JP2001023377A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
- G11C11/565—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency using capacitive charge storage elements
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Abstract
(57)【要約】
【課題】副ビット線、主ビット線よりなる階層ビット線
方式の多値のダイナミック型半導体記憶装置おいて、多
値書き込みレベルをばらつきなく正確に生成することを
可能とする半導体記憶装置の提供。 【解決手段】主センスアンプに多値レベル分の異なる電
位を複数の電源線に供給する主センスアンプ駆動回路を
備え、主センスアンプが、主ビット線対プリチャージ回
路と、主ビット線対から上位ビットを読み出し保持する
上位ビット読み出し保持回路と、主ビット線対から下位
ビットを読み出し保持する下位ビット読み出し回路と、
保持された上位、下位ビットの状態に応じて、主センス
アンプ駆動回路から供給される複数の電源線の電位を選
択して増幅して主ビット線対に供給する主ビット線増幅
回路とを備え、メモリセルからのデータの読み出しの際
の再書き込みレベルが、主センスアンプの主ビット線増
幅回路から直接主ビット線対に供給され書込スイッチに
より主ビット線に接続される副ビット線対を介してメモ
リセルに書き込む。
方式の多値のダイナミック型半導体記憶装置おいて、多
値書き込みレベルをばらつきなく正確に生成することを
可能とする半導体記憶装置の提供。 【解決手段】主センスアンプに多値レベル分の異なる電
位を複数の電源線に供給する主センスアンプ駆動回路を
備え、主センスアンプが、主ビット線対プリチャージ回
路と、主ビット線対から上位ビットを読み出し保持する
上位ビット読み出し保持回路と、主ビット線対から下位
ビットを読み出し保持する下位ビット読み出し回路と、
保持された上位、下位ビットの状態に応じて、主センス
アンプ駆動回路から供給される複数の電源線の電位を選
択して増幅して主ビット線対に供給する主ビット線増幅
回路とを備え、メモリセルからのデータの読み出しの際
の再書き込みレベルが、主センスアンプの主ビット線増
幅回路から直接主ビット線対に供給され書込スイッチに
より主ビット線に接続される副ビット線対を介してメモ
リセルに書き込む。
Description
【０００１】
【発明の属する技術分野】本発明は、半導体記憶装置に
関し、特に、１つのメモリセルに複数ビット情報を記憶
するダイナミック型半導体記憶装置に関する。
関し、特に、１つのメモリセルに複数ビット情報を記憶
するダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】この種のダイナミック型半導体記憶装置
においては、メモリセルへの書き込みは、ビット線の容
量結合により、多値レベルを生成している。
においては、メモリセルへの書き込みは、ビット線の容
量結合により、多値レベルを生成している。
【０００３】この種の従来のダイナミック型半導体記憶
装置として、本願発明者による特開平９−３２０２８０
号公報に提案される４値のダイナミック型半導体記憶装
置の構成を図５に示す。図５において、１はダイナミッ
ク型半導体記憶装置のメモリセル、２は蓄積容量、３は
トランスファゲート、４は蓄積ノード、５は副センスア
ンプである。ビット線は、相補型の主ビット線と副ビッ
ト線とに階層化されており、１組の主ビット線には、図
示されない１つの主センスアンプ及び複数の副センスア
ンプに接続されている。
装置として、本願発明者による特開平９−３２０２８０
号公報に提案される４値のダイナミック型半導体記憶装
置の構成を図５に示す。図５において、１はダイナミッ
ク型半導体記憶装置のメモリセル、２は蓄積容量、３は
トランスファゲート、４は蓄積ノード、５は副センスア
ンプである。ビット線は、相補型の主ビット線と副ビッ
ト線とに階層化されており、１組の主ビット線には、図
示されない１つの主センスアンプ及び複数の副センスア
ンプに接続されている。
【０００４】副センスアンプ５の副ビット線と主ビット
線との間に、フィードバック用キャパシタ１２、１３を
それぞれ設け、選択されたメモリセルから副ビット線に
読み出された差電位が、主ビット線に伝達され、不図示
の主センスアンプにより増幅され、まず上位ビットの読
出しが行われると同時に、このフィードバック用キャパ
シタを通して、主ビット線のデータが、副ビット線にフ
ィードバックされる。その後、再度、副ビット線から主
ビット線への読出し動作を行うことにより、下位ビット
の読出しを行うことができる。
線との間に、フィードバック用キャパシタ１２、１３を
それぞれ設け、選択されたメモリセルから副ビット線に
読み出された差電位が、主ビット線に伝達され、不図示
の主センスアンプにより増幅され、まず上位ビットの読
出しが行われると同時に、このフィードバック用キャパ
シタを通して、主ビット線のデータが、副ビット線にフ
ィードバックされる。その後、再度、副ビット線から主
ビット線への読出し動作を行うことにより、下位ビット
の読出しを行うことができる。
【０００５】また、副ビット線の間に、この副ビット線
を２つに切り離すトランスファゲートを有し、副ビット
線のトランスファゲートのそれぞれの側に別々の電圧を
書込み、その後に、このトランスファゲートを活性化さ
せて、電荷の配分によって４つの電圧状態をつくり、メ
モリセルに４つの状態を書き込む。
を２つに切り離すトランスファゲートを有し、副ビット
線のトランスファゲートのそれぞれの側に別々の電圧を
書込み、その後に、このトランスファゲートを活性化さ
せて、電荷の配分によって４つの電圧状態をつくり、メ
モリセルに４つの状態を書き込む。
【０００６】メモリセルは、１つの蓄積容量に２ビット
の情報を蓄えるため、メモリセルが情報を保持している
ときの蓄積ノード４の電圧は、電源電圧Ｖｃｃ、２／３
Ｖｃｃ、１／３Ｖｃｃ、ＧＮＤ（接地電位）の４種類あ
る。これらの４つの状態は、２ビットの２進数“１
１”、“１０”、“０１”、“００”にそれぞれ対応す
る。
の情報を蓄えるため、メモリセルが情報を保持している
ときの蓄積ノード４の電圧は、電源電圧Ｖｃｃ、２／３
Ｖｃｃ、１／３Ｖｃｃ、ＧＮＤ（接地電位）の４種類あ
る。これらの４つの状態は、２ビットの２進数“１
１”、“１０”、“０１”、“００”にそれぞれ対応す
る。
【０００７】
【発明が解決しようとする課題】上記した従来の多値の
ダイナミック型半導体記憶装置においては、書き込みレ
ベルを副ビット線の容量分割によって生成しているた
め、製造によるビット線容量のばらつき、選択されたメ
モリセル部の寄生容量、センスアンプ部の容量等によ
り、書き込みレベルを正確に設定することが困難であ
る、という問題点を有している。
ダイナミック型半導体記憶装置においては、書き込みレ
ベルを副ビット線の容量分割によって生成しているた
め、製造によるビット線容量のばらつき、選択されたメ
モリセル部の寄生容量、センスアンプ部の容量等によ
り、書き込みレベルを正確に設定することが困難であ
る、という問題点を有している。
【０００８】すなわち、製造ばらつきによるビット線容
量の変動等により、書き込みレベルが変動し、動作マー
ジンを悪化させる。
量の変動等により、書き込みレベルが変動し、動作マー
ジンを悪化させる。
【０００９】また、上記した従来の多値のダイナミック
型半導体記憶装置においては、２つの部分のビット線に
異なるレベルの書き込みを行ってから、両者をバランス
することにより４つのレベルを生成しているため、バラ
ンスするための時間が必要となる。
型半導体記憶装置においては、２つの部分のビット線に
異なるレベルの書き込みを行ってから、両者をバランス
することにより４つのレベルを生成しているため、バラ
ンスするための時間が必要となる。
【００１０】さらに、２つのレベルをバランスするため
に、副ビット線の間に、この副ビット線を２つに切り離
すトランスファゲートが必要とされており、チップ面積
の縮小を困難としている。
に、副ビット線の間に、この副ビット線を２つに切り離
すトランスファゲートが必要とされており、チップ面積
の縮小を困難としている。
【００１１】したがって、本発明は、上記問題点に鑑み
てなされたものであって、その目的は、多値書き込みレ
ベルをばらつきなく正確に生成することを可能とするダ
イナミック型半導体記憶装置を提供することにある。
てなされたものであって、その目的は、多値書き込みレ
ベルをばらつきなく正確に生成することを可能とするダ
イナミック型半導体記憶装置を提供することにある。
【００１２】また本発明の他の目的は、書き込み速度を
高速化するダイナミック型半導体記憶装置を提供するこ
とにある。
高速化するダイナミック型半導体記憶装置を提供するこ
とにある。
【００１３】
【課題を解決するための手段】前記目的を達成する本発
明は、階層ビット線構成の多値のダイナミック型半導体
記憶装置において、主センスアンプから多値のレベルを
直接メモリセルに書き込む手段を備える。より詳細に
は、本発明は、副ビット線及び主ビット線よりなる階層
ビット線方式の多値のダイナミック型半導体記憶装置に
おいて、メモリセルへの４値の再書き込みレベルを、前
記主ビット線に接続する主センスアンプで生成し、前記
主ビット線及び副ビット線を介してメモリセルに書き込
むように構成されてなるものである。
明は、階層ビット線構成の多値のダイナミック型半導体
記憶装置において、主センスアンプから多値のレベルを
直接メモリセルに書き込む手段を備える。より詳細に
は、本発明は、副ビット線及び主ビット線よりなる階層
ビット線方式の多値のダイナミック型半導体記憶装置に
おいて、メモリセルへの４値の再書き込みレベルを、前
記主ビット線に接続する主センスアンプで生成し、前記
主ビット線及び副ビット線を介してメモリセルに書き込
むように構成されてなるものである。
【００１４】
【発明の実施の形態】本発明の実施の形態について以下
に説明する。本発明は、その好ましい実施の形態におい
て、メモリセルに接続された副ビット線対、及び、主ビ
ット線対よりなる階層ビット線方式の多値のダイナミッ
ク型半導体記憶装置おいて、主センスアンプに多値レベ
ル分の異なる電位を、複数の電源線（図２のＭＶ３、Ｍ
Ｖ２、ＭＶ１、ＭＶ１）から供給する主センスアンプ駆
動回路（ＭＳＡ駆動回路）を備え、主センスアンプ（Ｍ
ＳＡ）は、主ビット線対（ＧＢＬ、／ＧＢＬ）をプリチ
ャージする回路（１０３）と、主ビット線対から上位ビ
ットを読み出して保持する上位ビット読み出し保持回路
（１０４）と、主ビット線対から下位ビットを読み出し
て保持する下位ビット読み出し保持回路（１０５）と、
前記保持された上位、下位ビットの状態（図２のノード
ＭＬＭ、／ＭＬＭ、ＭＬＬ、／ＭＬＬの状態）に応じ
て、複数の電源線（ＭＶ３、ＭＶ２、ＭＶ１、ＭＶ１）
を選択してその電位を増幅し主ビット線対に供給する主
ビット線増幅回路（１０６）と、を備え、メモリセル
（図１の１０１）からのデータの読み出しの際の再書き
込みレベルが、主センスアンプの主ビット線増幅回路
（１０６）から、読み出し値に対応する電位が直接主ビ
ット線対に供給され、書込スイッチ（ＷＳ）により前記
主ビット線対に接続される副ビット線対（ＢＬ、／Ｂ
Ｌ）を介してメモリセル（１０１）に書き込まれる。な
お／ＧＢＬ、／ＢＬは主ビット線ＧＢＬ、副ビット線Ｂ
Ｌの相補（逆相）信号を示している。
に説明する。本発明は、その好ましい実施の形態におい
て、メモリセルに接続された副ビット線対、及び、主ビ
ット線対よりなる階層ビット線方式の多値のダイナミッ
ク型半導体記憶装置おいて、主センスアンプに多値レベ
ル分の異なる電位を、複数の電源線（図２のＭＶ３、Ｍ
Ｖ２、ＭＶ１、ＭＶ１）から供給する主センスアンプ駆
動回路（ＭＳＡ駆動回路）を備え、主センスアンプ（Ｍ
ＳＡ）は、主ビット線対（ＧＢＬ、／ＧＢＬ）をプリチ
ャージする回路（１０３）と、主ビット線対から上位ビ
ットを読み出して保持する上位ビット読み出し保持回路
（１０４）と、主ビット線対から下位ビットを読み出し
て保持する下位ビット読み出し保持回路（１０５）と、
前記保持された上位、下位ビットの状態（図２のノード
ＭＬＭ、／ＭＬＭ、ＭＬＬ、／ＭＬＬの状態）に応じ
て、複数の電源線（ＭＶ３、ＭＶ２、ＭＶ１、ＭＶ１）
を選択してその電位を増幅し主ビット線対に供給する主
ビット線増幅回路（１０６）と、を備え、メモリセル
（図１の１０１）からのデータの読み出しの際の再書き
込みレベルが、主センスアンプの主ビット線増幅回路
（１０６）から、読み出し値に対応する電位が直接主ビ
ット線対に供給され、書込スイッチ（ＷＳ）により前記
主ビット線対に接続される副ビット線対（ＢＬ、／Ｂ
Ｌ）を介してメモリセル（１０１）に書き込まれる。な
お／ＧＢＬ、／ＢＬは主ビット線ＧＢＬ、副ビット線Ｂ
Ｌの相補（逆相）信号を示している。
【００１５】図２を参照すると、上位ビット読み出し保
持回路（１０４）は、上位ビット増幅用電源線（ＭＰ
Ｍ、ＭＮＭ）間に並列に接続された第１、第２のＣＭＯ
Ｓインバータ（トランシスタＭ３２とＭ３４、Ｍ３３と
Ｍ３５）の入力端と出力端を互いに接続してなるフリッ
プフロップと、正相主ビット線（ＧＢＬ）と第１のＣＭ
ＯＳインバータの入力端、逆相主ビット線（／ＧＢＬ）
と第２のＣＭＯＳインバータの入力端に接続され、上位
ビット用トランスファゲート制御信号（ＭＴＧＭ）でオ
ン・オフ制御される第１、第２のトランスファゲート
（Ｍ３０、Ｍ３１）を備えて構成される。
持回路（１０４）は、上位ビット増幅用電源線（ＭＰ
Ｍ、ＭＮＭ）間に並列に接続された第１、第２のＣＭＯ
Ｓインバータ（トランシスタＭ３２とＭ３４、Ｍ３３と
Ｍ３５）の入力端と出力端を互いに接続してなるフリッ
プフロップと、正相主ビット線（ＧＢＬ）と第１のＣＭ
ＯＳインバータの入力端、逆相主ビット線（／ＧＢＬ）
と第２のＣＭＯＳインバータの入力端に接続され、上位
ビット用トランスファゲート制御信号（ＭＴＧＭ）でオ
ン・オフ制御される第１、第２のトランスファゲート
（Ｍ３０、Ｍ３１）を備えて構成される。
【００１６】また、下位ビット読み出し保持回路（１０
５）は、下位ビット増幅用電源線（ＭＰＬ、ＭＮＬ）間
に並列に接続された第３、第４のＣＭＯＳインバータ
（Ｍ４２とＭ４４、Ｍ４３とＭ４５）の入力端と出力端
を互いに接続してなるフリップフロップと、正相主ビッ
ト線（ＧＢＬ）と第３のＣＭＯＳインバータの入力端と
の間、逆相主ビット線（／ＧＢＬ）と第４のＣＭＯＳイ
ンバータの入力端との間に接続され、下位ビット用トラ
ンスファゲート制御信号（ＭＴＧＬ）でオン・オフ制御
される第３、第４のトランスファゲート（Ｍ４０、Ｍ４
１）を備えて構される。
５）は、下位ビット増幅用電源線（ＭＰＬ、ＭＮＬ）間
に並列に接続された第３、第４のＣＭＯＳインバータ
（Ｍ４２とＭ４４、Ｍ４３とＭ４５）の入力端と出力端
を互いに接続してなるフリップフロップと、正相主ビッ
ト線（ＧＢＬ）と第３のＣＭＯＳインバータの入力端と
の間、逆相主ビット線（／ＧＢＬ）と第４のＣＭＯＳイ
ンバータの入力端との間に接続され、下位ビット用トラ
ンスファゲート制御信号（ＭＴＧＬ）でオン・オフ制御
される第３、第４のトランスファゲート（Ｍ４０、Ｍ４
１）を備えて構される。
【００１７】さらに主ビット線増幅回路（１０６）は、
複数の電源線（ＭＶ３、ＭＶ２、ＭＶ１、ＭＶ０）と正
相主ビット線（ＧＢＬ）、複数の電源線と逆相主ビット
線（／ＧＢＬ）との間に接続される第１、第２のスイッ
チ群（Ｍ５０〜Ｍ５５、Ｍ６０〜Ｍ６５）を備え、前記
上位ビット読み出し保持回路（１０４）の保持状態（Ｍ
ＬＭ、／ＭＬＭ）、前記下位ビット読み出し保持回路
（１０５）の保持状態（ＭＬＬ、／ＭＬＬ）で前記スイ
ッチ群をオン・オフする。
複数の電源線（ＭＶ３、ＭＶ２、ＭＶ１、ＭＶ０）と正
相主ビット線（ＧＢＬ）、複数の電源線と逆相主ビット
線（／ＧＢＬ）との間に接続される第１、第２のスイッ
チ群（Ｍ５０〜Ｍ５５、Ｍ６０〜Ｍ６５）を備え、前記
上位ビット読み出し保持回路（１０４）の保持状態（Ｍ
ＬＭ、／ＭＬＭ）、前記下位ビット読み出し保持回路
（１０５）の保持状態（ＭＬＬ、／ＭＬＬ）で前記スイ
ッチ群をオン・オフする。
【００１８】また図１を参照すると、副ビット線対（Ｂ
Ｌ、／ＢＬ）に対して一つ設けられる副センスアンプ
（ＳＳＡ）は、副ビット線対をプリチャージする回路
（Ｍ９、Ｍ１０、Ｍ１１）と、読み出しスイッチ（Ｒ
Ｓ）がオンのときオンするスイッチ（Ｍ３、Ｍ４）、及
び前記副ビット線対（ＢＬ、／ＢＬ）がゲートに接続さ
れるトランジスタ（Ｍ２、Ｍ１）を介して前記主ビット
線対をグランド電位に接続し、書き込みスイッチ（Ｒ
Ｓ）がオンのとき、主ビット線対（ＧＢＬ、／ＧＢＬ）
と副ビット線対（ＢＬ、／ＢＬ）を接続するスイッチ
（Ｍ７、Ｍ８）と、を備え、正相の主ビット線（ＧＢ
Ｌ）と逆相の副ビット線（／ＢＬ）との間に、容量（Ｃ
１）と、キャパシタ制御信号（ＣＳＰ）でオン・オフ制
御されるスイッチ（Ｍ５）とが直列に接続され、逆相の
主ビット線（／ＧＢＬ）と正相の副ビット線（ＢＬ）と
の間に、容量（Ｃ２）と、キャパシタ制御信号（ＣＰ
Ｓ）でオン・オフ制御されるスイッチ（Ｍ６）とが直列
に接続されている。
Ｌ、／ＢＬ）に対して一つ設けられる副センスアンプ
（ＳＳＡ）は、副ビット線対をプリチャージする回路
（Ｍ９、Ｍ１０、Ｍ１１）と、読み出しスイッチ（Ｒ
Ｓ）がオンのときオンするスイッチ（Ｍ３、Ｍ４）、及
び前記副ビット線対（ＢＬ、／ＢＬ）がゲートに接続さ
れるトランジスタ（Ｍ２、Ｍ１）を介して前記主ビット
線対をグランド電位に接続し、書き込みスイッチ（Ｒ
Ｓ）がオンのとき、主ビット線対（ＧＢＬ、／ＧＢＬ）
と副ビット線対（ＢＬ、／ＢＬ）を接続するスイッチ
（Ｍ７、Ｍ８）と、を備え、正相の主ビット線（ＧＢ
Ｌ）と逆相の副ビット線（／ＢＬ）との間に、容量（Ｃ
１）と、キャパシタ制御信号（ＣＳＰ）でオン・オフ制
御されるスイッチ（Ｍ５）とが直列に接続され、逆相の
主ビット線（／ＧＢＬ）と正相の副ビット線（ＢＬ）と
の間に、容量（Ｃ２）と、キャパシタ制御信号（ＣＰ
Ｓ）でオン・オフ制御されるスイッチ（Ｍ６）とが直列
に接続されている。
【００１９】
【実施例】上記した本発明の実施の形態について更に詳
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例をなすダ
イナミック型半導体記憶装置の副センスアンプ回路１０
２の構成を示す図である。
細に説明すべく、本発明の実施例について図面を参照し
て以下に説明する。図１は、本発明の一実施例をなすダ
イナミック型半導体記憶装置の副センスアンプ回路１０
２の構成を示す図である。
【００２０】複数のメモリセルが接続された相補型の副
ビット線対ＢＬ、／ＢＬに対して、１つの副センスアン
プ（ＳＳＡ）１０２が設けられる。副ビット線対ＢＬ、
／ＢＬと平行に、副ビット線対とは異なる配線層で形成
された、主ビット線（グローバルビットライン）対ＧＢ
Ｌ、／ＧＢＬは、複数の副センスアンプＳＳＡで共有さ
れ、不図示の１つの主センスアンプＭＳＡに接続され
る。
ビット線対ＢＬ、／ＢＬに対して、１つの副センスアン
プ（ＳＳＡ）１０２が設けられる。副ビット線対ＢＬ、
／ＢＬと平行に、副ビット線対とは異なる配線層で形成
された、主ビット線（グローバルビットライン）対ＧＢ
Ｌ、／ＧＢＬは、複数の副センスアンプＳＳＡで共有さ
れ、不図示の１つの主センスアンプＭＳＡに接続され
る。
【００２１】主ビット線ＧＢＬは、トランジスタＭ３及
びＭ２を介して、ＧＮＤ線に接続される。
びＭ２を介して、ＧＮＤ線に接続される。
【００２２】トランジスタＭ３のゲートは読み出しスイ
ッチＲＳに接続され、トランジスタＭ２のゲートは副ビ
ット線／ＢＬに接続されている。
ッチＲＳに接続され、トランジスタＭ２のゲートは副ビ
ット線／ＢＬに接続されている。
【００２３】同様に、主ビット線／ＧＢＬは、トランジ
スタＭ４及びＭ１を介してＧＮＤ線に接続され、トラン
ジスタＭ４のゲートは読み出しスイッチＲＳに接続さ
れ、トランジスタＭ１のゲートは副ビット線ＢＬに接続
されている。
スタＭ４及びＭ１を介してＧＮＤ線に接続され、トラン
ジスタＭ４のゲートは読み出しスイッチＲＳに接続さ
れ、トランジスタＭ１のゲートは副ビット線ＢＬに接続
されている。
【００２４】選択されたワード線ＷＬｉがＨｉｇｈレベ
ルに立ち上がると、該ワード線がゲートに接続されたメ
モリセルに蓄えられたデータが、副ビット線ＢＬ、／Ｂ
Ｌ間の微小電位差として読み出される。
ルに立ち上がると、該ワード線がゲートに接続されたメ
モリセルに蓄えられたデータが、副ビット線ＢＬ、／Ｂ
Ｌ間の微小電位差として読み出される。
【００２５】読み出しスイッチＲＳがＨｉｇｈレベルに
立ち上がると、１／２Ｖｃｃレベルにプリチャージされ
た主ビット線対ＧＢＬ、／ＧＢＬは、そのときの副ビッ
ト線の電位状態に応じて、プリチャージされた電荷がＧ
ＮＤに引き抜かれる。すなわち、副ビット線対ＢＬ、／
ＢＬ間の微小電位差が、主ビット線対ＧＢＬ、／ＧＢＬ
間の微小電位差として主ビット線対に転送される。
立ち上がると、１／２Ｖｃｃレベルにプリチャージされ
た主ビット線対ＧＢＬ、／ＧＢＬは、そのときの副ビッ
ト線の電位状態に応じて、プリチャージされた電荷がＧ
ＮＤに引き抜かれる。すなわち、副ビット線対ＢＬ、／
ＢＬ間の微小電位差が、主ビット線対ＧＢＬ、／ＧＢＬ
間の微小電位差として主ビット線対に転送される。
【００２６】また、主ビット線ＧＢＬは、トランジスタ
Ｍ５及びキャパシタＣ１を介して副ビット線／ＢＬに接
続され、同様に、主ビット線／ＧＢＬはトランジスタＭ
６及びキャパシタＣ２を介して副ビット線ＢＬに接続さ
れる。
Ｍ５及びキャパシタＣ１を介して副ビット線／ＢＬに接
続され、同様に、主ビット線／ＧＢＬはトランジスタＭ
６及びキャパシタＣ２を介して副ビット線ＢＬに接続さ
れる。
【００２７】キャパシタ制御信号ＣＰＳがＨｉｇｈレベ
ルのとき、主ビット線対ＧＢＬ、／ＧＢＬの電位差が主
センスアンプＭＳＡにより増幅されると、その電位の変
化がキャパシタＣ１及びＣ２を介して、副ビット線／Ｂ
Ｌ、ＢＬの電位に影響を与える。
ルのとき、主ビット線対ＧＢＬ、／ＧＢＬの電位差が主
センスアンプＭＳＡにより増幅されると、その電位の変
化がキャパシタＣ１及びＣ２を介して、副ビット線／Ｂ
Ｌ、ＢＬの電位に影響を与える。
【００２８】これにより、上位ビットＭＳＢの読み出し
結果から、下位ビットＬＳＢの読み出しのための、副ビ
ット線のリファレンスレベルが生成される。
結果から、下位ビットＬＳＢの読み出しのための、副ビ
ット線のリファレンスレベルが生成される。
【００２９】また、主ビット線ＧＢＬは、トランジスタ
Ｍ７を介して副ビット線ＢＬに、また主ビット線／ＧＢ
Ｌは、トランジスタＭ８を介して副ビット線／ＢＬにそ
れぞれ接続される。
Ｍ７を介して副ビット線ＢＬに、また主ビット線／ＧＢ
Ｌは、トランジスタＭ８を介して副ビット線／ＢＬにそ
れぞれ接続される。
【００３０】トランジスタＭ７及びトランジスタＭ８の
ゲートは、書き込みスイッチＷＳに接続される。
ゲートは、書き込みスイッチＷＳに接続される。
【００３１】主ビット線対ＧＢＬ、／ＧＢＬ間の電位が
主センスアンプＭＳＡにより増幅され、書き込みスイッ
チＷＳがＨｉｇｈレベルに立ち上がると、書き込みデー
タである主ビット線対ＧＢＬ、／ＧＢＬの電位は、副ビ
ット線対ＢＬ、／ＢＬに転送される。
主センスアンプＭＳＡにより増幅され、書き込みスイッ
チＷＳがＨｉｇｈレベルに立ち上がると、書き込みデー
タである主ビット線対ＧＢＬ、／ＧＢＬの電位は、副ビ
ット線対ＢＬ、／ＢＬに転送される。
【００３２】副ビット線対ＢＬ、／ＢＬ間に挿入され、
ゲートが副ビット線プリチャージ制御信号ＰＢＬに接続
されるトランジスタＭ９と、副ビット線対ＢＬ、／ＢＬ
間に直列に接続され、接続点が１／２Ｖｃｃに接続さ
れ、ゲートが副ビット線プリチャージ制御信号ＰＢＬに
接続されるトランジスタＭ１０及びＭ１１で構成される
回路は、副ビット線対ＢＬ、／ＢＬをプリチャージする
ための回路であり、副ビット線プリチャージ制御信号Ｐ
ＢＬがＨｉｇｈレベルのとき、副ビット線対ＢＬ、／Ｂ
Ｌは１／２Ｖｃｃレベルにプリチャージされる。
ゲートが副ビット線プリチャージ制御信号ＰＢＬに接続
されるトランジスタＭ９と、副ビット線対ＢＬ、／ＢＬ
間に直列に接続され、接続点が１／２Ｖｃｃに接続さ
れ、ゲートが副ビット線プリチャージ制御信号ＰＢＬに
接続されるトランジスタＭ１０及びＭ１１で構成される
回路は、副ビット線対ＢＬ、／ＢＬをプリチャージする
ための回路であり、副ビット線プリチャージ制御信号Ｐ
ＢＬがＨｉｇｈレベルのとき、副ビット線対ＢＬ、／Ｂ
Ｌは１／２Ｖｃｃレベルにプリチャージされる。
【００３３】図２は、本発明の一実施例をなすダイナミ
ック型半導体記憶装置の主センスアンプ回路の構成を示
す図である。
ック型半導体記憶装置の主センスアンプ回路の構成を示
す図である。
【００３４】１対の主ビット線対ＧＢＬ、／ＧＢＬに対
して１つ主センスアンプＭＳＡが設けられる。
して１つ主センスアンプＭＳＡが設けられる。
【００３５】図２を参照すると、トランジスタＭ２０、
Ｍ２１，Ｍ２２は、主ビット線ＧＢＬ、／ＧＢＬをプリ
チャージするための主ビット線プリチャージ回路１０３
を構成している。トランジスタＭ２０は、主ビット線対
ＧＢＬ、／ＧＢＬ間に挿入されゲートが主ビット線プリ
チャージ制御信号ＰＧＢに接続され、トランジスタＭ２
１及びＭ２２は、主ビット線対ＧＢＬ、／ＧＢＬ間に直
列に接続され、接続点が１／２Ｖｃｃに接続され、ゲー
トが主ビット線プリチャージ制御信号ＰＧＢに接続され
る。主ビット線プリチャージ制御信号ＰＧＢがＨｉｇｈ
レベルに立ち上がっているとき、主ビット線ＧＢＬ、／
ＧＢＬは１／２Ｖｃｃレベルにプリチャージされる。
Ｍ２１，Ｍ２２は、主ビット線ＧＢＬ、／ＧＢＬをプリ
チャージするための主ビット線プリチャージ回路１０３
を構成している。トランジスタＭ２０は、主ビット線対
ＧＢＬ、／ＧＢＬ間に挿入されゲートが主ビット線プリ
チャージ制御信号ＰＧＢに接続され、トランジスタＭ２
１及びＭ２２は、主ビット線対ＧＢＬ、／ＧＢＬ間に直
列に接続され、接続点が１／２Ｖｃｃに接続され、ゲー
トが主ビット線プリチャージ制御信号ＰＧＢに接続され
る。主ビット線プリチャージ制御信号ＰＧＢがＨｉｇｈ
レベルに立ち上がっているとき、主ビット線ＧＢＬ、／
ＧＢＬは１／２Ｖｃｃレベルにプリチャージされる。
【００３６】トランジスタＭ３０〜Ｍ３５で構成される
回路は、メモリセルに記憶された複数ビットの上位ビッ
トＭＳＢの読み出し回路１０４である。上位ビットＭＳ
Ｂの読み出し回路１０４は、ソースが電源線ＭＰＭに接
続されたＰチャネルＭＯＳトランジスタＭ３２、Ｍ３３
と、ドレインがトランジスタＭ３２、Ｍ３３のドレイン
に接続され、ソースが電源線ＭＮＭに接続されたＮチャ
ネルＭＯＳトランジスタＭ３４、Ｍ３５と、ゲートがＭ
ＴＧＭに接続され主ビット線ＧＢＬと、トランジスタＭ
３２、Ｍ３４の接続点の間に接続されたトランスファゲ
ートとして機能するＮチャネルＭＯＳトランジスタＭ３
０と、ゲートがＭＴＧＭに接続され主ビット線／ＧＢＬ
と、トランジスタＭ３３、Ｍ３５の接続点の間に接続さ
れたトランスファゲートとして機能するＮチャネルＭＯ
ＳトランジスタＭ３１と、を備え、トランジスタＭ３
２、３４のゲートは共通接続され、トランジスタＭ３
３、Ｍ３５のドレインの接続点に接続され、トランジス
タＭ３３、３５のゲートは共通接続され、トランジスタ
Ｍ３２、Ｍ３４のドレインの接続点に接続される。
回路は、メモリセルに記憶された複数ビットの上位ビッ
トＭＳＢの読み出し回路１０４である。上位ビットＭＳ
Ｂの読み出し回路１０４は、ソースが電源線ＭＰＭに接
続されたＰチャネルＭＯＳトランジスタＭ３２、Ｍ３３
と、ドレインがトランジスタＭ３２、Ｍ３３のドレイン
に接続され、ソースが電源線ＭＮＭに接続されたＮチャ
ネルＭＯＳトランジスタＭ３４、Ｍ３５と、ゲートがＭ
ＴＧＭに接続され主ビット線ＧＢＬと、トランジスタＭ
３２、Ｍ３４の接続点の間に接続されたトランスファゲ
ートとして機能するＮチャネルＭＯＳトランジスタＭ３
０と、ゲートがＭＴＧＭに接続され主ビット線／ＧＢＬ
と、トランジスタＭ３３、Ｍ３５の接続点の間に接続さ
れたトランスファゲートとして機能するＮチャネルＭＯ
ＳトランジスタＭ３１と、を備え、トランジスタＭ３
２、３４のゲートは共通接続され、トランジスタＭ３
３、Ｍ３５のドレインの接続点に接続され、トランジス
タＭ３３、３５のゲートは共通接続され、トランジスタ
Ｍ３２、Ｍ３４のドレインの接続点に接続される。
【００３７】主ビット線ＧＢＬ、／ＧＢＬに転送された
読み出し電位差は、上位ビット用トランスファゲート制
御信号ＭＴＧＭがＨｉｇｈレベルに立ち上がると、トラ
ンジスタＭ３２、Ｍ３４の接続点ノード、トランジスタ
Ｍ３３、Ｍ３５の接続点ノードであるノードＭＬＭ、／
ＭＬＭにそれぞれ転送される。
読み出し電位差は、上位ビット用トランスファゲート制
御信号ＭＴＧＭがＨｉｇｈレベルに立ち上がると、トラ
ンジスタＭ３２、Ｍ３４の接続点ノード、トランジスタ
Ｍ３３、Ｍ３５の接続点ノードであるノードＭＬＭ、／
ＭＬＭにそれぞれ転送される。
【００３８】その後、上位ビット用トランスファゲート
制御信号ＭＴＧＭをＬｏｗレベルに立ち下げ、上位ビッ
ト増幅用電源線ＭＰＭ、ＭＮＭを、Ｖｃｃ及びＧＮＤレ
ベルに活性化させると、ノードＭＬＭ、／ＭＬＭはＶｃ
ｃ及びＧＮＤレベルに増幅される。これらは、データバ
ス、出力バッファ等を経由して、チップ外部に読み出さ
れる。
制御信号ＭＴＧＭをＬｏｗレベルに立ち下げ、上位ビッ
ト増幅用電源線ＭＰＭ、ＭＮＭを、Ｖｃｃ及びＧＮＤレ
ベルに活性化させると、ノードＭＬＭ、／ＭＬＭはＶｃ
ｃ及びＧＮＤレベルに増幅される。これらは、データバ
ス、出力バッファ等を経由して、チップ外部に読み出さ
れる。
【００３９】トランジスタＭ４０〜Ｍ４５で構成される
回路は、下位ビットＬＳＢの読み出し回路１０５であ
る。
回路は、下位ビットＬＳＢの読み出し回路１０５であ
る。
【００４０】下位ビットＬＳＢの読み出し回路は、ソー
スが電源線ＭＰＬに接続されたＰチャネルＭＯＳトラン
ジスタＭ４２、Ｍ４３と、ドレインがトランジスタＭ４
２、Ｍ４３のドレインに接続され、ソースが電源線ＭＮ
Ｌに接続されたＮチャネルＭＯＳトランジスタＭ４４、
Ｍ４５と、ゲートがＭＴＧＬに接続され主ビット線ＧＢ
Ｌと、トランジスタＭ４２、Ｍ４４の接続点の間に接続
されたトランスファゲートとして機能するＮチャネルＭ
ＯＳトランジスタＭ４０と、ゲートがＭＴＧＬに接続さ
れ主ビット線／ＧＢＬと、トランジスタＭ４３、Ｍ４５
の接続点の間に接続されたトランスファゲートとして機
能するＮチャネルＭＯＳトランジスタＭ４１と、を備
え、トランジスタＭ４２、４４のゲートは共通接続さ
れ、トランジスタＭ４３、Ｍ４５のドレインの接続点に
接続され、トランジスタＭ４３、４５のゲートは、トラ
ンジスタＭ４２、Ｍ４４のドレインの接続点に接続され
る。
スが電源線ＭＰＬに接続されたＰチャネルＭＯＳトラン
ジスタＭ４２、Ｍ４３と、ドレインがトランジスタＭ４
２、Ｍ４３のドレインに接続され、ソースが電源線ＭＮ
Ｌに接続されたＮチャネルＭＯＳトランジスタＭ４４、
Ｍ４５と、ゲートがＭＴＧＬに接続され主ビット線ＧＢ
Ｌと、トランジスタＭ４２、Ｍ４４の接続点の間に接続
されたトランスファゲートとして機能するＮチャネルＭ
ＯＳトランジスタＭ４０と、ゲートがＭＴＧＬに接続さ
れ主ビット線／ＧＢＬと、トランジスタＭ４３、Ｍ４５
の接続点の間に接続されたトランスファゲートとして機
能するＮチャネルＭＯＳトランジスタＭ４１と、を備
え、トランジスタＭ４２、４４のゲートは共通接続さ
れ、トランジスタＭ４３、Ｍ４５のドレインの接続点に
接続され、トランジスタＭ４３、４５のゲートは、トラ
ンジスタＭ４２、Ｍ４４のドレインの接続点に接続され
る。
【００４１】主ビット線ＧＢＬ、／ＧＢＬに転送された
読み出し電位差は、下位ビット用トランスファゲート制
御信号ＭＴＧＬがＨｉｇｈレベルに立ち上がると、トラ
ンジスタＭ４２、Ｍ４４の接続点ノード、トランジスタ
Ｍ４３、Ｍ４５の接続点ノードであるノードＭＬＬ、／
ＭＬＬにそれぞれ転送される。
読み出し電位差は、下位ビット用トランスファゲート制
御信号ＭＴＧＬがＨｉｇｈレベルに立ち上がると、トラ
ンジスタＭ４２、Ｍ４４の接続点ノード、トランジスタ
Ｍ４３、Ｍ４５の接続点ノードであるノードＭＬＬ、／
ＭＬＬにそれぞれ転送される。
【００４２】その後、下位ビット用トランスファゲート
制御信号ＭＴＧＬをＬｏｗレベルに立ち下げ、下位ビッ
ト増幅用電源線ＭＰＬ、ＭＮＬをＶｃｃ及びＧＮＤレベ
ルに活性化させると、ノードＭＬＬ、／ＭＬＬは、Ｖｃ
ｃ及びＧＮＤレベルに増幅される。これらは、データバ
ス、出力バッファ等を経由して、チップ外部に読み出さ
れる。
制御信号ＭＴＧＬをＬｏｗレベルに立ち下げ、下位ビッ
ト増幅用電源線ＭＰＬ、ＭＮＬをＶｃｃ及びＧＮＤレベ
ルに活性化させると、ノードＭＬＬ、／ＭＬＬは、Ｖｃ
ｃ及びＧＮＤレベルに増幅される。これらは、データバ
ス、出力バッファ等を経由して、チップ外部に読み出さ
れる。
【００４３】トランジスタＭ５０〜Ｍ５５、及びＭ６０
〜Ｍ６５で構成される回路は、主ビット線増幅回路１０
６である。ＰチャネルＭＯＳトランジスタＭ５０は、ソ
ースがＭＶ３に接続され、ゲートが、／ＭＬＬに接続さ
れ、ＰチャネルＭＯＳトランジスタＭ５１は、ソースが
ＭＶ２に接続され、ゲートがＭＬＬに接続され、Ｐチャ
ネルＭＯＳトランジスタＭ５２は、ソースがトランジス
タＭ５０、Ｍ５１のドレインの共通接続点に接続され、
ゲートが／ＭＬＭに接続され、ＮチャネルＭＯＳトラン
ジスタＭ５３は、ドレインがトランジスタＭ５２のドレ
インに接続され、ゲートが／ＭＬＭに接続され、Ｎチャ
ネルＭＯＳトランジスタＭ５４は、ドレインがトランジ
スタＭ５３のソースに接続され、ゲートがＭＬＬに接続
され、ソースがＭＶ１に接続され、ＮチャネルＭＯＳト
ランジスタＭ５５は、ドレインがトランジスタＭ５３の
ソースに接続され、ゲートが／ＭＬＬに接続され、ソー
スがＭＶ０に接続され、トランジスタＭ５２とＭ５３の
接続点に主ビット線ＧＢＬが接続されている。
〜Ｍ６５で構成される回路は、主ビット線増幅回路１０
６である。ＰチャネルＭＯＳトランジスタＭ５０は、ソ
ースがＭＶ３に接続され、ゲートが、／ＭＬＬに接続さ
れ、ＰチャネルＭＯＳトランジスタＭ５１は、ソースが
ＭＶ２に接続され、ゲートがＭＬＬに接続され、Ｐチャ
ネルＭＯＳトランジスタＭ５２は、ソースがトランジス
タＭ５０、Ｍ５１のドレインの共通接続点に接続され、
ゲートが／ＭＬＭに接続され、ＮチャネルＭＯＳトラン
ジスタＭ５３は、ドレインがトランジスタＭ５２のドレ
インに接続され、ゲートが／ＭＬＭに接続され、Ｎチャ
ネルＭＯＳトランジスタＭ５４は、ドレインがトランジ
スタＭ５３のソースに接続され、ゲートがＭＬＬに接続
され、ソースがＭＶ１に接続され、ＮチャネルＭＯＳト
ランジスタＭ５５は、ドレインがトランジスタＭ５３の
ソースに接続され、ゲートが／ＭＬＬに接続され、ソー
スがＭＶ０に接続され、トランジスタＭ５２とＭ５３の
接続点に主ビット線ＧＢＬが接続されている。
【００４４】ＰチャネルＭＯＳトランジスタＭ６０は、
ソースがＭＶ３に接続され、ゲートが、／ＭＬＬに接続
され、ＰチャネルＭＯＳトランジスタＭ６１は、ソース
がＭＶ２に接続され、ゲートがＭＬＬに接続され、Ｐチ
ャネルＭＯＳトランジスタＭ６２は、ソースがトランジ
スタＭ５０、Ｍ５１のドレインの共通接続点に接続さ
れ、ゲートが／ＭＬＭに接続され、ＮチャネルＭＯＳト
ランジスタＭ６３は、ドレインがトランジスタＭ６２の
ドレインに接続され、ゲートが／ＭＬＭに接続され、Ｎ
チャネルＭＯＳトランジスタＭ６４は、ドレインがトラ
ンジスタＭ５３のソースに接続され、ゲートがＭＬＬに
接続され、ソースがＭＶ１に接続され、ＮチャネルＭＯ
ＳトランジスタＭ６５は、ドレインがトランジスタＭ６
３のソースに接続され、ゲートが／ＭＬＬに接続され、
ソースがＭＶ０に接続され、トランジスタＭ６２とＭ６
３の接続点に／ＧＢＬが接続されている。
ソースがＭＶ３に接続され、ゲートが、／ＭＬＬに接続
され、ＰチャネルＭＯＳトランジスタＭ６１は、ソース
がＭＶ２に接続され、ゲートがＭＬＬに接続され、Ｐチ
ャネルＭＯＳトランジスタＭ６２は、ソースがトランジ
スタＭ５０、Ｍ５１のドレインの共通接続点に接続さ
れ、ゲートが／ＭＬＭに接続され、ＮチャネルＭＯＳト
ランジスタＭ６３は、ドレインがトランジスタＭ６２の
ドレインに接続され、ゲートが／ＭＬＭに接続され、Ｎ
チャネルＭＯＳトランジスタＭ６４は、ドレインがトラ
ンジスタＭ５３のソースに接続され、ゲートがＭＬＬに
接続され、ソースがＭＶ１に接続され、ＮチャネルＭＯ
ＳトランジスタＭ６５は、ドレインがトランジスタＭ６
３のソースに接続され、ゲートが／ＭＬＬに接続され、
ソースがＭＶ０に接続され、トランジスタＭ６２とＭ６
３の接続点に／ＧＢＬが接続されている。
【００４５】主ビット線増幅回路１０６の電源線ＭＶ
０、ＭＶ１、ＭＶ２、及びＭＶ３は、いずれもスタンバ
イ時には１／２Ｖｃｃレベルとなっている。
０、ＭＶ１、ＭＶ２、及びＭＶ３は、いずれもスタンバ
イ時には１／２Ｖｃｃレベルとなっている。
【００４６】主ビット線増幅回路１０６が活性化される
とき、これらＭＶ０、ＭＶ１、ＭＶ２、及びＭＶ３は、
それぞれ、ＧＮＤ、１／３Ｖｃｃ、２／３Ｖｃｃ、及び
Ｖｃｃレベルに活性化される。
とき、これらＭＶ０、ＭＶ１、ＭＶ２、及びＭＶ３は、
それぞれ、ＧＮＤ、１／３Ｖｃｃ、２／３Ｖｃｃ、及び
Ｖｃｃレベルに活性化される。
【００４７】従って、主ビット線ＧＢＬ、／ＧＢＬは、
書き込み時に、ノードＭＬＬ、／ＭＬＬ、ＭＬＭ、及び
／ＭＬＭの状態に応じて、ＧＮＤ、１／３Ｖｃｃ、２／
３Ｖｃｃ、及び、Ｖｃｃのうちのいずれかのレベルに増
幅される。
書き込み時に、ノードＭＬＬ、／ＭＬＬ、ＭＬＭ、及び
／ＭＬＭの状態に応じて、ＧＮＤ、１／３Ｖｃｃ、２／
３Ｖｃｃ、及び、Ｖｃｃのうちのいずれかのレベルに増
幅される。
【００４８】図３は、本発明の一実施例のダイナミック
型半導体記憶装置の主センスアンプ（ＭＳＡ）駆動回路
１０７を示す図である。
型半導体記憶装置の主センスアンプ（ＭＳＡ）駆動回路
１０７を示す図である。
【００４９】図３を参照すると、ＭＳＡ駆動回路１０７
は、複数の主センスアンプＭＳＡに対して１つ設けら
れ、ソースをＶｃｃに接続しゲートにＶ０３Ｅをインバ
ータＩＮＶ１で反転した信号を入力とするＰチャネルＭ
ＯＳトランジスタＭ７３と、ドレインをトランジスタＭ
７３のドレインに接続し、ゲートにＶ０３Ｅをインバー
タＩＮＶ１で反転した信号を入力とするＮチャネルＭＯ
ＳトランジスタＭ７２と、ドレインをトランジスタＭ７
２のソースに接続しゲートにＶ０３Ｅを入力としソース
をＧＮＤに接続したＮチャネルＭＯＳトランジスタＭ７
４と、１／２ＶｃｃとトランジスタＭ７３とトランジス
タＭ７２の接続点、１／２ＶｃｃとトランジスタＭ７２
とトランジスタＭ７４の接続点の間に接続されゲートに
Ｖ０３ＥをインバータＩＮＶ１で反転した信号を入力と
するＮチャネルＭＯＳトランジスタＭ７０、M７１とを
備え、ソースを２／３Ｖｃｃに接続しゲートにＶ１２Ｅ
をインバータＩＮＶ２で反転した信号を入力とするＰチ
ャネルＭＯＳトランジスタＭ８３と、ドレインをトラン
ジスタＭ８３のドレインを接続し、ゲートにＶ１２Ｅを
インバータＩＮＶ２で反転した信号を入力とするＮチャ
ネルＭＯＳトランジスタＭ８２と、ドレインをＮチャネ
ルＭＯＳトランジスタＭ８２のソースに接続しゲートに
Ｖ１２Ｅを入力としソースを１／３Ｖｃｃに接続したＮ
チャネルＭＯＳトランジスタＭ８４と、１／２Ｖｃｃと
トランジスタＭ８３とトランジスタＭ８２の接続点、１
／２ＶｃｃとトランジスタＭ８２とトランジスタＭ８４
の接続点の間に接続されゲートにＶ１２Ｅをインバータ
ＩＮＶ２で反転した信号を入力とするＮチャネルＭＯＳ
トランジスタＭ８０、Ｍ８１とを備え、トランジスタＭ
７３とトランジスタＭ７２の接続点、トランジスタＭ７
２とトランジスタＭ７４の接続点、トランジスタＭ８３
とトランジスタＭ８２の接続点、トランジスタＭ８２と
トランジスタＭ８４の接続点は、それぞれ主ビット線増
幅回路１０６の電源線ＭＶ３、ＭＶ０、ＭＶ２、ＭＶ１
に接続される。
は、複数の主センスアンプＭＳＡに対して１つ設けら
れ、ソースをＶｃｃに接続しゲートにＶ０３Ｅをインバ
ータＩＮＶ１で反転した信号を入力とするＰチャネルＭ
ＯＳトランジスタＭ７３と、ドレインをトランジスタＭ
７３のドレインに接続し、ゲートにＶ０３Ｅをインバー
タＩＮＶ１で反転した信号を入力とするＮチャネルＭＯ
ＳトランジスタＭ７２と、ドレインをトランジスタＭ７
２のソースに接続しゲートにＶ０３Ｅを入力としソース
をＧＮＤに接続したＮチャネルＭＯＳトランジスタＭ７
４と、１／２ＶｃｃとトランジスタＭ７３とトランジス
タＭ７２の接続点、１／２ＶｃｃとトランジスタＭ７２
とトランジスタＭ７４の接続点の間に接続されゲートに
Ｖ０３ＥをインバータＩＮＶ１で反転した信号を入力と
するＮチャネルＭＯＳトランジスタＭ７０、M７１とを
備え、ソースを２／３Ｖｃｃに接続しゲートにＶ１２Ｅ
をインバータＩＮＶ２で反転した信号を入力とするＰチ
ャネルＭＯＳトランジスタＭ８３と、ドレインをトラン
ジスタＭ８３のドレインを接続し、ゲートにＶ１２Ｅを
インバータＩＮＶ２で反転した信号を入力とするＮチャ
ネルＭＯＳトランジスタＭ８２と、ドレインをＮチャネ
ルＭＯＳトランジスタＭ８２のソースに接続しゲートに
Ｖ１２Ｅを入力としソースを１／３Ｖｃｃに接続したＮ
チャネルＭＯＳトランジスタＭ８４と、１／２Ｖｃｃと
トランジスタＭ８３とトランジスタＭ８２の接続点、１
／２ＶｃｃとトランジスタＭ８２とトランジスタＭ８４
の接続点の間に接続されゲートにＶ１２Ｅをインバータ
ＩＮＶ２で反転した信号を入力とするＮチャネルＭＯＳ
トランジスタＭ８０、Ｍ８１とを備え、トランジスタＭ
７３とトランジスタＭ７２の接続点、トランジスタＭ７
２とトランジスタＭ７４の接続点、トランジスタＭ８３
とトランジスタＭ８２の接続点、トランジスタＭ８２と
トランジスタＭ８４の接続点は、それぞれ主ビット線増
幅回路１０６の電源線ＭＶ３、ＭＶ０、ＭＶ２、ＭＶ１
に接続される。
【００５０】制御信号Ｖ０３Ｅ、及びＶ１２Ｅはスタン
バイ時Ｌｏｗレベルであり、トランジスタＭ７０、Ｍ７
１、Ｍ７２、及びＭ８０、Ｍ８１、Ｍ８２はオンし、ト
ランジスタＭ７３、Ｍ７４、Ｍ８３、及びＭ８４はオフ
するため、主ビット線増幅回路１０６の電源線ＭＶ０〜
ＭＶ３は、いずれも１／２Ｖｃｃレベルとなっている。
バイ時Ｌｏｗレベルであり、トランジスタＭ７０、Ｍ７
１、Ｍ７２、及びＭ８０、Ｍ８１、Ｍ８２はオンし、ト
ランジスタＭ７３、Ｍ７４、Ｍ８３、及びＭ８４はオフ
するため、主ビット線増幅回路１０６の電源線ＭＶ０〜
ＭＶ３は、いずれも１／２Ｖｃｃレベルとなっている。
【００５１】制御信号Ｖ０３ＥがＨｉｇｈレベルに立ち
上がると、トランジスタＭ７０〜Ｍ７２はオフし、トラ
ンジスタＭ７３、Ｍ７４がオンするため、主ビット線増
幅回路の電源線ＭＶ０はＧＮＤレベル、ＭＶ３はＶｃｃ
レベルにそれぞれ活性化され、主センスアンプＭＳＡに
供給される。
上がると、トランジスタＭ７０〜Ｍ７２はオフし、トラ
ンジスタＭ７３、Ｍ７４がオンするため、主ビット線増
幅回路の電源線ＭＶ０はＧＮＤレベル、ＭＶ３はＶｃｃ
レベルにそれぞれ活性化され、主センスアンプＭＳＡに
供給される。
【００５２】また、制御信号Ｖ１２ＥがＨｉｇｈレベル
に立ち上がると、トランジスタＭ８０〜Ｍ８２はオフ
し、トランジスタＭ８３、Ｍ８４がオンするため、主ビ
ット線増幅回路の電源線ＭＶ１は１／３Ｖｃｃレベル、
ＭＶ２は２／３Ｖｃｃレベルにそれぞれ活性化され、主
センスアンプＭＳＡに供給される。
に立ち上がると、トランジスタＭ８０〜Ｍ８２はオフ
し、トランジスタＭ８３、Ｍ８４がオンするため、主ビ
ット線増幅回路の電源線ＭＶ１は１／３Ｖｃｃレベル、
ＭＶ２は２／３Ｖｃｃレベルにそれぞれ活性化され、主
センスアンプＭＳＡに供給される。
【００５３】本発明の一実施例の動作について説明す
る。本発明のダイナミック型半導体記憶装置は、ダイナ
ミック型のメモリセルに４つの電位、すなわち、Ｖｃ
ｃ、２／３Ｖｃｃ、１／３Ｖｃｃ、及びＧＮＤレベルを
記憶し、また、この４つの状態を読み出して、２ビット
分の情報“１１”、“１０”、“０１”、及び“００”
として外部に出力することが可能である。
る。本発明のダイナミック型半導体記憶装置は、ダイナ
ミック型のメモリセルに４つの電位、すなわち、Ｖｃ
ｃ、２／３Ｖｃｃ、１／３Ｖｃｃ、及びＧＮＤレベルを
記憶し、また、この４つの状態を読み出して、２ビット
分の情報“１１”、“１０”、“０１”、及び“００”
として外部に出力することが可能である。
【００５４】図４は、本発明の一実施例のダイナミック
型半導体記憶装置の読み出しサイクルの動作を説明する
ためのタイミング図である。
型半導体記憶装置の読み出しサイクルの動作を説明する
ためのタイミング図である。
【００５５】副ビット線プリチャージ制御信号ＰＢＬが
立ち下がり、時刻ｔ１においてワード線ＷＬｉがＨｉｇ
ｈに立ち上がると、メモリセルに保持されていたデータ
が微小電位差として１／２Ｖｃｃレベルにプリチャージ
された副ビット線対ＢＬ、／ＢＬに読み出される。
立ち下がり、時刻ｔ１においてワード線ＷＬｉがＨｉｇ
ｈに立ち上がると、メモリセルに保持されていたデータ
が微小電位差として１／２Ｖｃｃレベルにプリチャージ
された副ビット線対ＢＬ、／ＢＬに読み出される。
【００５６】このとき、メモリセルに、例えば情報“１
０”、すなわち２／３Ｖｃｃレベルが保持されていたと
きに、副ビット線ＢＬが変動する微小電位差をΔＶとす
ると、メモリセルに情報“１１”、すなわちＶｃｃレベ
ルが保持されていたときに副ビット線ＢＬが変動する微
小電位差は３ΔＶとなる。
０”、すなわち２／３Ｖｃｃレベルが保持されていたと
きに、副ビット線ＢＬが変動する微小電位差をΔＶとす
ると、メモリセルに情報“１１”、すなわちＶｃｃレベ
ルが保持されていたときに副ビット線ＢＬが変動する微
小電位差は３ΔＶとなる。
【００５７】同様に、メモリセルに“０１”、“００”
が保持されていたときの副ビット線ＢＬの変動量は、そ
れぞれ、−ΔＶ、−３ΔＶとなる。
が保持されていたときの副ビット線ＢＬの変動量は、そ
れぞれ、−ΔＶ、−３ΔＶとなる。
【００５８】その後、時刻ｔ２において、読み出しスイ
ッチＲＳがＨｉｇｈレベルに立ち上がると、読み出しス
イッチＲＳをゲート入力とするトランジスタＭ３、Ｍ４
（図１参照）がオンし、トランジスタＭ１、Ｍ２を介し
て、１／２Ｖｃｃにプリチャージされた主ビット線ＧＢ
Ｌ、／ＧＢＬの電位が引き下げられる。
ッチＲＳがＨｉｇｈレベルに立ち上がると、読み出しス
イッチＲＳをゲート入力とするトランジスタＭ３、Ｍ４
（図１参照）がオンし、トランジスタＭ１、Ｍ２を介し
て、１／２Ｖｃｃにプリチャージされた主ビット線ＧＢ
Ｌ、／ＧＢＬの電位が引き下げられる。
【００５９】このとき、副ビット線ＢＬと／ＢＬとでは
電位が異なるため、副ビット線ＢＬと／ＢＬをゲート電
位として入力するトランジスタＭ１、Ｍ２により、主ビ
ット線ＧＢＬと／ＧＢＬの電位の引き下げられるレベル
が異なる。これにより、副ビット線ＢＬ、／ＢＬのデー
タが主ビット線ＧＢＬ、／ＧＢＬに転送される。
電位が異なるため、副ビット線ＢＬと／ＢＬをゲート電
位として入力するトランジスタＭ１、Ｍ２により、主ビ
ット線ＧＢＬと／ＧＢＬの電位の引き下げられるレベル
が異なる。これにより、副ビット線ＢＬ、／ＢＬのデー
タが主ビット線ＧＢＬ、／ＧＢＬに転送される。
【００６０】このとき、図２を参照すると、主センスア
ンプ（ＭＳＡ）内のトランスファゲート制御信号ＭＴＧ
Ｌ、及びＭＴＧＭはＨｉｇｈレベルとなっているため、
ノードＭＬＬ及びＭＬＭは主ビット線ＧＢＬと、ノード
／ＭＬＬ及び／ＭＬＭは、主ビット線／ＧＢＬと同様に
電位が変化する。
ンプ（ＭＳＡ）内のトランスファゲート制御信号ＭＴＧ
Ｌ、及びＭＴＧＭはＨｉｇｈレベルとなっているため、
ノードＭＬＬ及びＭＬＭは主ビット線ＧＢＬと、ノード
／ＭＬＬ及び／ＭＬＭは、主ビット線／ＧＢＬと同様に
電位が変化する。
【００６１】次に、時刻ｔ３において、主センスアンプ
（ＭＳＡ）内のトランスファゲート制御信号ＭＴＧＬ及
びＭＴＧＭをＬｏｗレベルに立ち下げ、主センスアンプ
内の増幅用電源線ＭＰＬ及びＭＰＭをＶｃｃレベルに、
ＭＮＬ及びＭＮＭをＧＮＤレベルに活性化させると、ノ
ードＭＬＬ、／ＭＬＬ、ＭＬＭ、及び／ＭＬＭはＶｃｃ
及びＧＮＤレベルに増幅される。
（ＭＳＡ）内のトランスファゲート制御信号ＭＴＧＬ及
びＭＴＧＭをＬｏｗレベルに立ち下げ、主センスアンプ
内の増幅用電源線ＭＰＬ及びＭＰＭをＶｃｃレベルに、
ＭＮＬ及びＭＮＭをＧＮＤレベルに活性化させると、ノ
ードＭＬＬ、／ＭＬＬ、ＭＬＭ、及び／ＭＬＭはＶｃｃ
及びＧＮＤレベルに増幅される。
【００６２】例えば、メモリセルに情報“１０”、すな
わち２／３Ｖｃｃレベルが保持されていたとき、主ビッ
ト線ＧＢＬの電位は／ＧＢＬの電位より高いので、ノー
ドＭＬＬ及びＭＬＭはＶｃｃレベル、ノード／ＭＬＬ及
び／ＭＬＭはＧＮＤレベルにそれぞれ増幅される。
わち２／３Ｖｃｃレベルが保持されていたとき、主ビッ
ト線ＧＢＬの電位は／ＧＢＬの電位より高いので、ノー
ドＭＬＬ及びＭＬＭはＶｃｃレベル、ノード／ＭＬＬ及
び／ＭＬＭはＧＮＤレベルにそれぞれ増幅される。
【００６３】ノードＭＬＭ及び／ＭＬＭのデータは、上
位ビットＭＳＢのデータ”１”として外部に読み出され
る。
位ビットＭＳＢのデータ”１”として外部に読み出され
る。
【００６４】同時に、主ビット線増幅回路の電源線ＭＶ
０及びＭＶ３がＧＮＤ及びＶｃｃレベルに活性化され
る。
０及びＭＶ３がＧＮＤ及びＶｃｃレベルに活性化され
る。
【００６５】このとき、メモリセルに情報“１１”また
は“１０”が保持されていたとすると、ノードＭＬＬ及
びＭＬＭはＶｃｃレベル、ノード／ＭＬＬ及び／ＭＬＭ
はＧＮＤレベルとなっているので、主ビット線増幅回路
１０６内のトランジスタＭ５０、Ｍ５２、Ｍ５４、Ｍ６
１、Ｍ６３、及びＭ６５はオンし、トランジスタＭ５
１、Ｍ５３、Ｍ５５、Ｍ６０、Ｍ６２、及びＭ６４はオ
フする。
は“１０”が保持されていたとすると、ノードＭＬＬ及
びＭＬＭはＶｃｃレベル、ノード／ＭＬＬ及び／ＭＬＭ
はＧＮＤレベルとなっているので、主ビット線増幅回路
１０６内のトランジスタＭ５０、Ｍ５２、Ｍ５４、Ｍ６
１、Ｍ６３、及びＭ６５はオンし、トランジスタＭ５
１、Ｍ５３、Ｍ５５、Ｍ６０、Ｍ６２、及びＭ６４はオ
フする。
【００６６】従って、主ビット線ＧＢＬはＶｃｃレベル
に、／ＧＢＬはＧＮＤレベルにそれぞれ増幅される。
に、／ＧＢＬはＧＮＤレベルにそれぞれ増幅される。
【００６７】メモリセルに情報“０１”または“００”
が保持されていたとき、ノードＭＬＬ及びＭＬＭはＧＮ
Ｄレベル、ノード／ＭＬＬ及び／ＭＬＭはＶｃｃレベル
となり、主ビット線ＧＢＬはＧＮＤレベル、／ＧＢＬは
Ｖｃｃレベルにそれぞれ増幅される。
が保持されていたとき、ノードＭＬＬ及びＭＬＭはＧＮ
Ｄレベル、ノード／ＭＬＬ及び／ＭＬＭはＶｃｃレベル
となり、主ビット線ＧＢＬはＧＮＤレベル、／ＧＢＬは
Ｖｃｃレベルにそれぞれ増幅される。
【００６８】以上のように、主ビット線ＧＢＬ、／ＧＢ
Ｌは、主ビット線増幅回路１０６により、１／２Ｖｃｃ
のプリチャージレベルからＶｃｃ及びＧＮＤレベルに増
幅される。
Ｌは、主ビット線増幅回路１０６により、１／２Ｖｃｃ
のプリチャージレベルからＶｃｃ及びＧＮＤレベルに増
幅される。
【００６９】このとき、図１の副センスアンプ１０２内
のキャパシタ制御信号ＣＰＳは、Ｈｉｇｈレベルとなっ
ているため、主ビット線ＧＢＬ、／ＧＢＬの電位の変動
は、キャパシタＣ１、Ｃ２を介して副ビット線ＢＬ、／
ＢＬの電位を変動させる。
のキャパシタ制御信号ＣＰＳは、Ｈｉｇｈレベルとなっ
ているため、主ビット線ＧＢＬ、／ＧＢＬの電位の変動
は、キャパシタＣ１、Ｃ２を介して副ビット線ＢＬ、／
ＢＬの電位を変動させる。
【００７０】主ビット線対ＧＢＬ、／ＧＢＬが１／２Ｖ
ｃｃだけ変動したときに、副ビット線対／ＢＬ、ＢＬが
ΔＶだけ変動するように、キャパシタＣ１及びＣ２の容
量値を調整することにより、例えば前記のようにメモリ
セルに情報"１０”が保持されていたとすると、主ビッ
ト線による影響を受ける前の副ビット線ＢＬのレベル
が、副ビット線／ＢＬのレベルよりΔＶだけ高かったの
が、主ビット線による影響を受けた後、逆にΔＶだけ低
くなる。
ｃｃだけ変動したときに、副ビット線対／ＢＬ、ＢＬが
ΔＶだけ変動するように、キャパシタＣ１及びＣ２の容
量値を調整することにより、例えば前記のようにメモリ
セルに情報"１０”が保持されていたとすると、主ビッ
ト線による影響を受ける前の副ビット線ＢＬのレベル
が、副ビット線／ＢＬのレベルよりΔＶだけ高かったの
が、主ビット線による影響を受けた後、逆にΔＶだけ低
くなる。
【００７１】一方、メモリセルに情報“１１”が保持さ
れていたとすると、主ビット線による影響を受ける前の
副ビット線ＢＬのレベルが副ビット線／ＢＬのレベルよ
り３ΔＶだけ高かったのが、主ビット線による影響を受
けた後、依然としてΔＶだけ高くなっている。
れていたとすると、主ビット線による影響を受ける前の
副ビット線ＢＬのレベルが副ビット線／ＢＬのレベルよ
り３ΔＶだけ高かったのが、主ビット線による影響を受
けた後、依然としてΔＶだけ高くなっている。
【００７２】主ビット線が十分に増幅された後、時刻ｔ
４において、キャパシタ制御信号ＣＰＳはＬｏｗレベル
に立ち下がり、これ以降、副ビット線ＢＬ、／ＢＬは主
ビット線の電位変動の影響を受けなくなる。
４において、キャパシタ制御信号ＣＰＳはＬｏｗレベル
に立ち下がり、これ以降、副ビット線ＢＬ、／ＢＬは主
ビット線の電位変動の影響を受けなくなる。
【００７３】続いて、時刻ｔ５において、主ビット線増
幅回路１０６の電源線ＭＶ０及びＭＶ３を１／２Ｖｃｃ
レベルに戻し、主ビット線プリチャージ制御信号ＰＧＢ
をＨｉｇｈレベルに立ち上げ、主ビット線を１／２Ｖｃ
ｃレベルにプリチャージする。
幅回路１０６の電源線ＭＶ０及びＭＶ３を１／２Ｖｃｃ
レベルに戻し、主ビット線プリチャージ制御信号ＰＧＢ
をＨｉｇｈレベルに立ち上げ、主ビット線を１／２Ｖｃ
ｃレベルにプリチャージする。
【００７４】次に、時刻ｔ６において、再び読み出しス
イッチＲＳをＨｉｇｈレベルに立ち上げると、トランジ
スタＭ１〜Ｍ４がオンし、１／２Ｖｃｃにプリチャージ
された主ビット線ＧＢＬ、／ＧＢＬの電位が引き下げら
れる。
イッチＲＳをＨｉｇｈレベルに立ち上げると、トランジ
スタＭ１〜Ｍ４がオンし、１／２Ｖｃｃにプリチャージ
された主ビット線ＧＢＬ、／ＧＢＬの電位が引き下げら
れる。
【００７５】このとき副ビット線から主ビット線に転送
されるデータは、上位ビットＭＳＢのデータを主ビット
線ＧＢＬ、／ＧＢＬ上で増幅した結果を、キャパシタＣ
１、Ｃ２を介して副ビット線ＢＬ、／ＢＬの電位に影響
を与えた後のデータ、すなわち、下位ビットＬＳＢのデ
ータとなる。
されるデータは、上位ビットＭＳＢのデータを主ビット
線ＧＢＬ、／ＧＢＬ上で増幅した結果を、キャパシタＣ
１、Ｃ２を介して副ビット線ＢＬ、／ＢＬの電位に影響
を与えた後のデータ、すなわち、下位ビットＬＳＢのデ
ータとなる。
【００７６】メモリセルに情報“１０”が保持されてい
たとき、上位ビットの増幅時に副ビット線ＢＬ、／ＢＬ
の電位が逆転しているので、今度は主ビット線／ＧＢＬ
の電位がＧＢＬの電位より高くなる。
たとき、上位ビットの増幅時に副ビット線ＢＬ、／ＢＬ
の電位が逆転しているので、今度は主ビット線／ＧＢＬ
の電位がＧＢＬの電位より高くなる。
【００７７】また、このとき主センスアンプ内のトラン
スファゲート制御信号ＭＴＧＬはＨレベルとなっている
ので、主ビット線ＧＢＬ、／ＧＢＬの電位はノードＭＬ
Ｌ、／ＭＬＬにそのまま伝達される。
スファゲート制御信号ＭＴＧＬはＨレベルとなっている
ので、主ビット線ＧＢＬ、／ＧＢＬの電位はノードＭＬ
Ｌ、／ＭＬＬにそのまま伝達される。
【００７８】しかし、主センスアンプ（ＭＳＡ）内のト
ランスファゲート制御信号ＭＴＧＭはＬｏｗレベルとな
っているので、ノードＭＬＭ、／ＭＬＭの電位は変化し
ない。
ランスファゲート制御信号ＭＴＧＭはＬｏｗレベルとな
っているので、ノードＭＬＭ、／ＭＬＭの電位は変化し
ない。
【００７９】従って、ノードＭＬＭ、／ＭＬＭは上位ビ
ットＭＳＢの読み出しデータを保持している。
ットＭＳＢの読み出しデータを保持している。
【００８０】次に、時刻ｔ７において、主センスアンプ
内のトランスファゲート制御信号ＭＴＧＬをＬｏｗレベ
ルに立ち下げ、主センスアンプ内の増幅用電源線ＭＰＬ
をＶｃｃレベルに、ＭＮＬをＧＮＤレベルに活性化させ
ると、ノードＭＬＬ及び／ＭＬＬはＶｃｃ及びＧＮＤレ
ベルに増幅される。
内のトランスファゲート制御信号ＭＴＧＬをＬｏｗレベ
ルに立ち下げ、主センスアンプ内の増幅用電源線ＭＰＬ
をＶｃｃレベルに、ＭＮＬをＧＮＤレベルに活性化させ
ると、ノードＭＬＬ及び／ＭＬＬはＶｃｃ及びＧＮＤレ
ベルに増幅される。
【００８１】例えば、メモリセルに情報“１０”、すな
わち２／３Ｖｃｃレベルが保持されていたとき、今度は
主ビット線／ＧＢＬの電位がＧＢＬの電位より高いの
で、ノードＭＬＬはＧＮＤレベル、ノード／ＭＬＬはＶ
ｃｃレベルにそれぞれ増幅される。ノードＭＬＬ及び／
ＭＬＬのデータは、下位ビットＬＳＢのデータ”０”と
して外部に読み出される。
わち２／３Ｖｃｃレベルが保持されていたとき、今度は
主ビット線／ＧＢＬの電位がＧＢＬの電位より高いの
で、ノードＭＬＬはＧＮＤレベル、ノード／ＭＬＬはＶ
ｃｃレベルにそれぞれ増幅される。ノードＭＬＬ及び／
ＭＬＬのデータは、下位ビットＬＳＢのデータ”０”と
して外部に読み出される。
【００８２】同時に、主ビット線増幅回路１０６の電源
線ＭＶ０、ＭＶ１、ＭＶ２、及びＭＶ３がＧＮＤ、１／
３Ｖｃｃ、２／３Ｖｃｃ、及びＶｃｃレベルに活性化さ
れる。
線ＭＶ０、ＭＶ１、ＭＶ２、及びＭＶ３がＧＮＤ、１／
３Ｖｃｃ、２／３Ｖｃｃ、及びＶｃｃレベルに活性化さ
れる。
【００８３】このとき、メモリセルから読み出され、ノ
ードＭＬＭ、／ＭＬＭ、ＭＬＬ、及び／ＭＬＬに保持さ
れた上位、下位２ビットの４つの状態に応じて、主ビッ
ト線ＧＢＬ、／ＧＢＬが異なる４つの電位に増幅され
る。
ードＭＬＭ、／ＭＬＭ、ＭＬＬ、及び／ＭＬＬに保持さ
れた上位、下位２ビットの４つの状態に応じて、主ビッ
ト線ＧＢＬ、／ＧＢＬが異なる４つの電位に増幅され
る。
【００８４】読み出された情報が“１１”のとき、ノー
ドＭＬＭ及びＭＬＬがＨレベル、ノード／ＭＬＭ及び／
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
０、Ｍ５２、Ｍ５４、Ｍ６１、Ｍ６３、及びＭ６５がオ
ンし、トランジスタＭ５１、Ｍ５３、Ｍ５５、Ｍ６０、
Ｍ６２、Ｍ６４がオフし、主ビット線ＧＢＬはＶｃｃレ
ベルに、主ビット線／ＧＢＬはＧＮＤレベルにそれぞれ
増幅される。
ドＭＬＭ及びＭＬＬがＨレベル、ノード／ＭＬＭ及び／
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
０、Ｍ５２、Ｍ５４、Ｍ６１、Ｍ６３、及びＭ６５がオ
ンし、トランジスタＭ５１、Ｍ５３、Ｍ５５、Ｍ６０、
Ｍ６２、Ｍ６４がオフし、主ビット線ＧＢＬはＶｃｃレ
ベルに、主ビット線／ＧＢＬはＧＮＤレベルにそれぞれ
増幅される。
【００８５】読み出された情報が“１０”のとき、ノー
ドＭＬＭ及び／ＭＬＬがＨレベル、ノード／ＭＬＭ及び
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
１、Ｍ５２、Ｍ５５、Ｍ６０、Ｍ６３、及びＭ６４がオ
ンし、トランジスタＭ５０、Ｍ５３、Ｍ５４、Ｍ６１、
Ｍ６２、Ｍ６５がオフし、主ビット線ＧＢＬは２／３Ｖ
ｃｃレベルに、主ビット線／ＧＢＬは１／３Ｖｃｃレベ
ルにそれぞれ増幅される。
ドＭＬＭ及び／ＭＬＬがＨレベル、ノード／ＭＬＭ及び
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
１、Ｍ５２、Ｍ５５、Ｍ６０、Ｍ６３、及びＭ６４がオ
ンし、トランジスタＭ５０、Ｍ５３、Ｍ５４、Ｍ６１、
Ｍ６２、Ｍ６５がオフし、主ビット線ＧＢＬは２／３Ｖ
ｃｃレベルに、主ビット線／ＧＢＬは１／３Ｖｃｃレベ
ルにそれぞれ増幅される。
【００８６】読み出された情報が“０１”のとき、ノー
ド／ＭＬＭ及びＭＬＬがＨレベル、ノードＭＬＭ及び／
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
０、Ｍ５３、Ｍ５４、Ｍ６１、Ｍ６２、及びＭ６５がオ
ンし、トランジスタＭ５１、Ｍ５２、Ｍ５５、Ｍ６０、
Ｍ６３、Ｍ６４がオフし、主ビット線ＧＢＬは１／３Ｖ
ｃｃレベルに、主ビット線／ＧＢＬは２／３Ｖｃｃレベ
ルにそれぞれ増幅される。
ド／ＭＬＭ及びＭＬＬがＨレベル、ノードＭＬＭ及び／
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
０、Ｍ５３、Ｍ５４、Ｍ６１、Ｍ６２、及びＭ６５がオ
ンし、トランジスタＭ５１、Ｍ５２、Ｍ５５、Ｍ６０、
Ｍ６３、Ｍ６４がオフし、主ビット線ＧＢＬは１／３Ｖ
ｃｃレベルに、主ビット線／ＧＢＬは２／３Ｖｃｃレベ
ルにそれぞれ増幅される。
【００８７】読み出された情報が“００”のとき、ノー
ド／ＭＬＭ及び／ＭＬＬがＨレベル、ノードＭＬＭ及び
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
１、Ｍ５３、Ｍ５５、Ｍ６０、Ｍ６２、及びＭ６４がオ
ンし、トランジスタＭ５０、Ｍ５２、Ｍ５４、Ｍ６１、
Ｍ６３、Ｍ６５がオフし、主ビット線ＧＢＬはＧＮＤレ
ベルに、主ビット線／ＧＢＬはＶｃｃレベルにそれぞれ
増幅される。
ド／ＭＬＭ及び／ＭＬＬがＨレベル、ノードＭＬＭ及び
ＭＬＬがＬレベルとなっているので、トランジスタＭ５
１、Ｍ５３、Ｍ５５、Ｍ６０、Ｍ６２、及びＭ６４がオ
ンし、トランジスタＭ５０、Ｍ５２、Ｍ５４、Ｍ６１、
Ｍ６３、Ｍ６５がオフし、主ビット線ＧＢＬはＧＮＤレ
ベルに、主ビット線／ＧＢＬはＶｃｃレベルにそれぞれ
増幅される。
【００８８】次に、時刻ｔ８において、書き込みスイッ
チＷＳがＨレベルに立ち上がると、主ビット線ＧＢＬの
レベルはトランジスタＭ７を介して副ビット線ＢＬに、
主ビット線／ＧＢＬのレベルはトランジスタＭ８を介し
て副ビット線／ＢＬに、それぞれ転送される。副ビット
線ＢＬに転送された、４つのうちの１つのレベルがメモ
リセルに書き込まれ、時刻ｔ９においてワード線ＷＬｉ
をＬレベルに立ち下げることにより、メモリセルに保持
される。
チＷＳがＨレベルに立ち上がると、主ビット線ＧＢＬの
レベルはトランジスタＭ７を介して副ビット線ＢＬに、
主ビット線／ＧＢＬのレベルはトランジスタＭ８を介し
て副ビット線／ＢＬに、それぞれ転送される。副ビット
線ＢＬに転送された、４つのうちの１つのレベルがメモ
リセルに書き込まれ、時刻ｔ９においてワード線ＷＬｉ
をＬレベルに立ち下げることにより、メモリセルに保持
される。
【００８９】書き込みサイクルにおいては、読み出しサ
イクルと同様のタイミングでメモリセルから主センスア
ンプＭＳＡへの読み出し動作を行った後に、書き込むべ
きカラムアドレスに対応する主センスアンプＭＳＡのノ
ードＭＬＬ、／ＭＬＬ、ＭＬＭ、及び／ＭＬＭの状態
を、外部からデータバス等を介して書き込みデータに書
き替えて、主ビット線ＧＢＬ、／ＧＢＬを増幅すること
により副ビット線、メモリセルへの書き込み動作が行わ
れる。
イクルと同様のタイミングでメモリセルから主センスア
ンプＭＳＡへの読み出し動作を行った後に、書き込むべ
きカラムアドレスに対応する主センスアンプＭＳＡのノ
ードＭＬＬ、／ＭＬＬ、ＭＬＭ、及び／ＭＬＭの状態
を、外部からデータバス等を介して書き込みデータに書
き替えて、主ビット線ＧＢＬ、／ＧＢＬを増幅すること
により副ビット線、メモリセルへの書き込み動作が行わ
れる。
【００９０】上記した従来の半導体記憶装置のように、
書き込みレベルを副ビット線の容量分割によって生成す
る場合、製造によるビット線容量のばらつき、選択され
たメモリセル部の寄生容量、センスアンプ部の容量等に
より、書き込みレベルを正確に設定することが困難であ
った。
書き込みレベルを副ビット線の容量分割によって生成す
る場合、製造によるビット線容量のばらつき、選択され
たメモリセル部の寄生容量、センスアンプ部の容量等に
より、書き込みレベルを正確に設定することが困難であ
った。
【００９１】これに対して、本発明のように、書き込み
レベルを４つの電源線ＭＶ０、ＭＶ１、ＭＶ２、及びＭ
Ｖ３により生成することによって、書き込みレベルを正
確に、ばらつきなく生成することが可能となる。
レベルを４つの電源線ＭＶ０、ＭＶ１、ＭＶ２、及びＭ
Ｖ３により生成することによって、書き込みレベルを正
確に、ばらつきなく生成することが可能となる。
【００９２】また、上記した従来の半導体記憶装置で
は、２つの部分のビット線に異なるレベルの書き込みを
行ってから、両者をバランスすることにより４つのレベ
ルを生成するため、バランスするための時間が必要とな
るが、本発明によれば、直接４つのレベルを書き込むた
め、書き込み速度を高速化できる。
は、２つの部分のビット線に異なるレベルの書き込みを
行ってから、両者をバランスすることにより４つのレベ
ルを生成するため、バランスするための時間が必要とな
るが、本発明によれば、直接４つのレベルを書き込むた
め、書き込み速度を高速化できる。
【００９３】さらに、上記した従来の半導体記憶装置で
は、２つのレベルをバランスするためのトランスファゲ
ートが副ビット線上に必要とされているが、本発明で
は、これを不要とし、チップ面積の縮小を可能としてい
る。
は、２つのレベルをバランスするためのトランスファゲ
ートが副ビット線上に必要とされているが、本発明で
は、これを不要とし、チップ面積の縮小を可能としてい
る。
【００９４】
【発明の効果】以上説明したように、本発明によれば、
多値書き込みレベルを複数の電源線により生成する構成
としたことにより、書き込みレベルを正確に、ばらつき
なく生成することができる、という効果を奏する。
多値書き込みレベルを複数の電源線により生成する構成
としたことにより、書き込みレベルを正確に、ばらつき
なく生成することができる、という効果を奏する。
【００９５】本発明によれば、電源線から多値レベルを
直接メモリセルに書き込むため、書き込み速度を高速化
することができる、という効果を奏する。
直接メモリセルに書き込むため、書き込み速度を高速化
することができる、という効果を奏する。
【００９６】さらに、本発明によれば、チップ面積の縮
小を可能とする、という効果も奏する。
小を可能とする、という効果も奏する。
【図面の簡単な説明】
【図１】本発明の一実施例における副センスアンプ部の
構成を示す図である。
構成を示す図である。
【図２】本発明の一実施例における主センスアンプ部の
構成を示す図である。
構成を示す図である。
【図３】本発明の一実施例における主センスアンプ駆動
回路の構成を示す図である。
回路の構成を示す図である。
【図４】従来のダイナミック型半導体記憶装置の構成を
示す図である。
示す図である。
【図５】従来のダイナミック型半導体記憶装置の構成を
示す図である。
示す図である。
ＳＳＡ 副センスアンプ ＭＳＡ 主センスアンプ ＢＬ、／ＢＬ 副ビット線 ＧＢＬ、／ＧＢＬ 主ビット線 Ｍ１〜Ｍ８、Ｍ２０〜Ｍ２２、Ｍ３０〜Ｍ３５、Ｍ４０
〜Ｍ４５、Ｍ５０〜Ｍ５５、Ｍ６０〜Ｍ６５、Ｍ７０〜
Ｍ７４、Ｍ８０〜Ｍ８４ トランジスタ ＭＶ０〜ＭＶ３ 電源線 １ メモリセル ２ 蓄積容量 ３ トランスファゲート ４ 蓄積ノード ５ 副センスアンプ １２、１３ フィードバックキャパシタ １０１ メモリセル １０２ 副センスアンプ １０３ 主ビット線プリチャージ回路 １０４ 上位ビット読み出し保持回路 １０５ 下位ビット読み出し保持装路 １０６ 主ビット線増幅回路 １０７ ＭＳＡ駆動回路
〜Ｍ４５、Ｍ５０〜Ｍ５５、Ｍ６０〜Ｍ６５、Ｍ７０〜
Ｍ７４、Ｍ８０〜Ｍ８４ トランジスタ ＭＶ０〜ＭＶ３ 電源線 １ メモリセル ２ 蓄積容量 ３ トランスファゲート ４ 蓄積ノード ５ 副センスアンプ １２、１３ フィードバックキャパシタ １０１ メモリセル １０２ 副センスアンプ １０３ 主ビット線プリチャージ回路 １０４ 上位ビット読み出し保持回路 １０５ 下位ビット読み出し保持装路 １０６ 主ビット線増幅回路 １０７ ＭＳＡ駆動回路
Claims (8)
- 【請求項１】階層ビット線構成の多値のダイナミック型
半導体記憶装置において、 主センスアンプから多値のレベルを直接メモリセルに書
き込むように構成されてなることを特徴とするダイナミ
ック型半導体記憶装置。 - 【請求項２】副ビット線及び主ビット線よりなる階層ビ
ット線構成の多値のダイナミック型半導体記憶装置おい
て、 メモリセルへの多値の再書き込みレベルを、前記主ビッ
ト線に接続する主センスアンプで生成し、前記主ビット
線及び副ビット線を介してメモリセルに書き込むように
構成されてなる、ことを特徴とするダイナミック型半導
体記憶装置。 - 【請求項３】メモリセルに接続された相補型の副ビット
線対、及び、前記副ビット線対とスイッチを介して接続
する相補型の主ビット線対よりなる階層ビット線構成と
され、一つのメモリセルに複数ビットよりなる多値を記
憶するダイナミック型半導体記憶装置において、 主センスアンプに多値レベル分の異なる電位を複数の電
源線に供給する主センスアンプ駆動回路を備え、 前記主センスアンプが、 前記主ビット線対をプリチャージする回路と、 前記主ビット線対から多値データの上位ビットを読み出
して保持する上位ビット読み出し保持回路と、 前記主ビット線対から前記多値データの下位ビットを読
み出して保持する下位ビット読み出し回路と、 前記保持された上位、及び下位ビットの状態に応じて、
前記主センスアンプ駆動回路から供給される複数の電源
線の電位を選択して増幅して前記主ビット線対に供給す
る主ビット線増幅回路と、 を備え、 前記メモリセルからのデータの読み出しの際の再書き込
みレベルが、前記主センスアンプの前記主ビット線増幅
回路から直接主ビット線対に供給され、書込スイッチに
より前記主ビット線対に接続される副ビット線対を介し
て前記メモリセルに書き込まれるように構成されてな
る、ことを特徴とするダイナミック型半導体記憶装置。 - 【請求項４】前記上位ビット読み出し保持回路が、上位
ビット増幅用電源線間に並列に接続された第１、第２の
ＣＭＯＳインバータの入力端と出力端を互いに接続して
なるフリップフロップと、 前記主ビット線対の正相主ビット線と前記第１のＣＭＯ
Ｓインバータの入力端との間と、前記主ビット線対の逆
相主ビット線と前記第２のＣＭＯＳインバータの入力端
との間にそれぞれ接続され、上位ビット用トランスファ
ゲート制御信号でオン・オフ制御される第１、第２のト
ランスファゲートを備えてなる、ことを特徴とする請求
項３記載のダイナミック型半導体記憶装置。 - 【請求項５】前記下位ビット読み出し保持回路が、下位
ビット増幅用電源線間に並列に接続された第３、第４の
ＣＭＯＳインバータの入力端と出力端を互いに接続して
なるフリップフロップと、 前記主ビット線対の正相主ビット線と前記第３のＣＭＯ
Ｓインバータの入力端との間と、前記主ビット線対の逆
相主ビット線と前記第４のＣＭＯＳインバータの入力端
との間にそれぞれ接続され、下位ビット用トランスファ
ゲート制御信号でオン・オフ制御される第３、第４のト
ランスファゲートを備えてなる、ことを特徴とする請求
項３記載のダイナミック型半導体記憶装置。 - 【請求項６】前記主ビット線増幅回路が、前記複数の電
源線と前記主ビット線対の正相主ビット線、前記複数の
電源線と前記主ビット線対の逆相主ビット線との間にそ
れぞれ接続される第１、第２のスイッチ群を備え、前記
上位ビット読み出し保持回路の保持状態、及び前記下位
ビット読み出し保持回路の保持状態で、前記各スイッチ
群がオン・オフ制御される、ことを特徴とする請求項３
記載のダイナミック型半導体記憶装置。 - 【請求項７】前記副ビット線対に対して一つ設けられる
副センスアンプが、 前記副ビット線対をプリチャージする回路と、 読み出しスイッチがオンのときオンするスイッチ、及び
ゲートか前記副ビット線対にそれぞれ接続されたトラン
ジスタを介して前記主ビット線対をグランド電位に接続
する回路と、 書き込みスイッチがオンのとき、前記主ビット線対と前
記副ビット線対を接続するスイッチと、 を備え、 正相の主ビット線と逆相の副ビット線との間に、容量
と、キャパシタ制御信号でオン・オフ制御されるスイッ
チとが直列に接続され、 逆相の主ビット線と正相の副ビット線との間に、容量
と、キャパシタ制御信号でオン・オフされるスイッチと
が直列に接続されている、ことを特徴とする請求項３記
載のダイナミック型半導体記憶装置。 - 【請求項８】前記多値が４値であることを特徴とする請
求項１乃至７のいずれか一に記載のダイナミック型半導
体記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188476A JP2001023377A (ja) | 1999-07-02 | 1999-07-02 | 半導体記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11188476A JP2001023377A (ja) | 1999-07-02 | 1999-07-02 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2001023377A true JP2001023377A (ja) | 2001-01-26 |
Family
ID=16224403
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11188476A Withdrawn JP2001023377A (ja) | 1999-07-02 | 1999-07-02 | 半導体記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2001023377A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10950295B2 (en) | 2019-03-22 | 2021-03-16 | Toshiba Memory Corporation | Memory cell array having three-dimensional structure |
-
1999
- 1999-07-02 JP JP11188476A patent/JP2001023377A/ja not_active Withdrawn
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US10950295B2 (en) | 2019-03-22 | 2021-03-16 | Toshiba Memory Corporation | Memory cell array having three-dimensional structure |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A300 | Withdrawal of application because of no request for examination |
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