KR20070039805A - 동적 메모리 장치 - Google Patents

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KR20070039805A
KR20070039805A KR1020050095097A KR20050095097A KR20070039805A KR 20070039805 A KR20070039805 A KR 20070039805A KR 1020050095097 A KR1020050095097 A KR 1020050095097A KR 20050095097 A KR20050095097 A KR 20050095097A KR 20070039805 A KR20070039805 A KR 20070039805A
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memory cell
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이원석
박영관
이근호
김지영
조민희
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삼성전자주식회사
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Abstract

동적 메모리 장치가 제공된다. 동적 메모리 장치는 센스 앰프열을 중심으로 일측과 타측에 각각 배치되고, 다수의 메모리 셀을 포함하는 제 1 및 제2 서브 어레이로, 제1 및 제2 서브 어레이의 각 메모리 셀은 워드 라인과 비트 라인의 교차부에 대응하여 배치되고, 플레이트 전극과 스토리지 전극을 구비하여 데이터를 저장하는 커패시터와, 커패시터의 스토리지 전극과 비트 라인 사이에 연결되고 워드 라인의 신호에 의해 게이팅되는 억세스 트랜지스터를 포함하고, 제1 서브 어레이의 각 비트 라인과 제2 서브 어레이의 각 비트 라인은 각각 상보적인 비트 라인쌍을 구성하는 제1 및 제2 서브 어레이, 및 다수의 메모리 셀 중 선택된 메모리 셀의 스토리지 전극과 비트 라인의 전하 분배시, 선택된 메모리 셀의 플레이트 전극의 전위를 상승시키는 플레이트 전극 전압 제공 회로를 포함한다.
오픈 비트 라인, 데이터 유지 시간, 플레이트 전극

Description

동적 메모리 장치{Dynamic memory device}
도 1은 본 발명의 일 실시예에 따른 동적 메모리 장치를 설명하기 위한 회로도이다.
도 2 및 도 3는 본 발명의 일 실시예에 따른 동적 메모리 장치의 메모리 셀을 설명하기 위한 회로도 및 단면도이다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 동적 메모리 장치의 동작을 설명하기 위한 타이밍도이다.
도 5는 스토리지 전극과 비트 라인의 전하 분배시 플레이트 전극의 전위를 상승시켜 시뮬레이션한 결과를 도시한 도면이다.
(도면의 주요부분에 대한 부호의 설명)
1 : 동적 메모리 장치 10, 20: 제1 및 제2 서브 어레이
30 : 센스 앰프열 40 : 플레이트 전극 전압 제공 회로
162 : 스토리지 전극 166 : 플레이트 전극
본 발명은 동적 메모리 장치에 관한 것으로, 보다 상세하게는 tRET(data retention time)이 증가된 동적 메모리 장치에 관한 것이다.
동적 메모리 장치(dynamic random access memory)의 메모리 셀은 1개의 억세스 트랜지스터와 1개의 커패시터로 구성된다. 커패시터에 저장된 데이터는 억세스 트랜지스터, 통상적으로 MOSFET(metal-oxide semiconductor field oxide transistor)을 통해서 억세스된다. 그러나, 커패시터에 저장된 전하들 중 많은 양이 누설되기 때문에, 잘 알려져 있듯이 동적 메모리 장치는 리프레시 동작과 같은 데이터 유지 동작이 필요하다.
메모리 셀의 커패시터에서 누설 전류가 발생되는 원인으로는 정션 누설 전류(junction leakage)와 채널 누설 전류(channel leakage)가 있다. 정션 누설 전류는 억세스 트랜지스터의 역포화 전류(reverse saturation current)가 원인이 되고, 이러한 역포화 전류는 공정 파라미터(process parameter)에 많은 영향을 받는다. 한편, 채널 누설 전류는 노이즈 소스로부터 발생된 노이즈가 워드 라인과 커플링될 때 발생된다. 워드 라인은 억세스 트랜지스터의 게이트와 연결되어 있으므로, 커플링된 노이즈는 억세스 트랜지스터가 순간적으로 턴온되도록 한다. 결과적으로, 커패시터 내에 저장된 전하는 억세스 트랜지스터를 통해서 비트 라인으로 빠져 나오게 된다.
동적 메모리 장치의 미세화에 따라, 비트 라인에 연결된 메모리 셀의 수가 증가하고 단위 메모리 셀의 점유 면적이 축소되기 때문에, 커패시터의 커패시턴스를 확보하는 데 어려움이 있다. 따라서, 이러한 누설 전류에 따른 메모리 셀의 데이터 유지(retention) 특성이 취약해 지므로 tRET(data retention time)가 감소된 다. 특히 데이터 0 대비 데이터 1의 유지 특성이 취약하다.
본 발명이 이루고자 하는 기술적 과제는, tRET(data retention time)이 증가된 동적 메모리 장치를 제공하는 것이다.
본 발명의 기술적 과제는 이상에서 언급한 기술적 과제로 제한되지 않으며, 언급되지 않은 또 다른 기술적 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 동적 메모리 장치는 센스 앰프열을 중심으로 일측과 타측에 각각 배치되고, 다수의 메모리 셀을 포함하는 제 1 및 제2 서브 어레이로, 제1 및 제2 서브 어레이의 각 메모리 셀은 워드 라인과 비트 라인의 교차부에 대응하여 배치되고, 플레이트 전극과 스토리지 전극을 구비하여 데이터를 저장하는 커패시터와, 커패시터의 스토리지 전극과 비트 라인 사이에 연결되고 워드 라인의 신호에 의해 게이팅되는 억세스 트랜지스터를 포함하고, 제1 서브 어레이의 각 비트 라인과 제2 서브 어레이의 각 비트 라인은 각각 상보적인 비트 라인쌍을 구성하는 제1 및 제2 서브 어레이, 및 다수의 메모리 셀 중 선택된 메모리 셀의 스토리지 전극과 비트 라인의 전하 분배시, 선택된 메모리 셀의 플레이트 전극의 전위를 상승시키는 플레이트 전극 전압 제공 회로를 포함한다.
본 발명의 기타 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도 1은 본 발명의 일 실시예에 따른 동적 메모리 장치를 설명하기 위한 회로도이다. 도 2 및 도 3는 본 발명의 일 실시예에 따른 동적 메모리 장치의 메모리 셀을 설명하기 위한 회로도 및 단면도이다.
도 1 및 도 2을 참조하면, 본 발명의 일 실시예에 따른 동적 메모리 장치(1)는 센스 앰프열(30)을 중심으로 일측과 타측으로 각각 배치된 제1 및 제2 서브 어레이(10, 20)를 포함한다.
각 서브 어레이(10, 20)는 다수의 메모리 셀(MC)을 포함하고, 각 메모리 셀(MC)은 메모리 셀(MC)은 워드 라인(WL)과 비트 라인(BL)의 교차부에 대응하여 배치되고, 정보를 기억하는 커패시터(MQ)와, 커패시터(MQ)와 비트 라인(BL) 사이에 형성되고 워드 라인(WL)의 신호에 의해 게이팅되는 억세스 트랜지스터(MT)를 포함한다.
그런데, 본 발명에서 동적 메모리 장치(1)는 오픈 비트 라인(open bit line) 방식으로 구성된다. 즉, 제1 서브 어레이(10)의 각 비트 라인(BL)과 제2 서브 어레 이(20)의 각 비트 라인(BL)은 상보적인 비트 라인쌍을 구성하게 된다.
여기서 도 3을 참조하여 메모리 셀을 구체적으로 설명한다.
반도체 기판(130)의 서브 어레이 영역에는 액티브 영역을 정의하기 위한 소자 분리막(132)이 형성되어 있다.
반도체 기판(130)의 서브 어레이 영역 상부에 게이트 절연막(134), 스페이서(138) 및 소스/드레인 영역(139)을 포함하는 트랜지스터가 형성되어 있다. 구체적으로, 반도체 기판(130)의 서브 어레이 영역 상부에 게이트 절연막(134)이 형성되어 있고, 그 위에는 비트 라인(148)과 연결된 게이트 전극(136)이 형성되어 있다. 게이트 전극(136)의 측벽에는 스페이서(spacer)(138)가 형성되고, 이러한 스페이서(138)가 형성되어 있는 게이트 전극(136)을 자기정렬된 이온주입 마스크로 이용하여 불순물을 이온주입하여 소스/드레인 영역(139)이 반도체 기판(130) 내에 형성되어 있다.
이러한 반도체 기판(130) 상에는 소스/드레인 영역(239)에 접촉하는 자기 정렬 콘택(self-aligned contact)(141)이 형성되어 있고, 그 외 영역에는 제1 층간 절연막(ILD; Inter-Layer Dielectric)이 형성되어 있다. 이와 같이 제1 층간 절연막과 자기 정렬 콘택(141)이 형성된 반도체 기판(130) 상에 제2 층간 절연막이 형성되어 있다.
제2 층간 절연막 내에 형성된 비트 라인 콘택(bit line contact)(146)은 반도체 기판(130)의 소스/드레인 영역(139) 중 드레인 영역에 접촉하는 자기 정렬 콘택(141)과 제2 층간 절연막 상에 형성된 비트 라인(bit line)(148)을 연결한다. 비 트 라인(148)이 형성된 제2 층간 절연막 상에 제3 층간 절연막이 형성되어 있다.
제2 및 제3 층간 절연막 내에 형성된 스토리지 전극 콘택(storage electrode contact)(154)은 반도체 기판(130)의 소스/드레인 영역(139) 중 소스 영역에 접촉하는 자기 정렬 콘택(141)과 제3 층간 절연막 상에 형성된 스토리지 전극(storage electrode)(162)을 연결한다.
스토리지 전극(162)은 집적도와 커패시턴스를 높이기 위해 원통형으로 형성될 수 있다. 스토리지 전극(162) 상에는 스토리지 전극(162)의 프로파일을 따라 컨포말하게 유전막(164)이 형성되어 있다. 유전막(164)으로 절연된 원통형 스토리지 전극(162) 상부에는 플레이트 전극(plate electrode)(166)이 다수의 스토리지 전극(162)에 공통되어 서브 셀 어레이 영역 전반에 걸쳐 형성된다.
다시, 도 1 및 도2를 참조하면, 센스 앰프열(30)은 다수의 비트 라인 센스 앰프(SA0, SA1, …, SAn)를 포함하고, 도면에 도시하지 않았으나 각 비트 라인 센스 앰프(SA0, SA1, …, SAn)는 P형 센스 앰프와 N형 센스 앰프를 포함한다. 구체적으로 P형 센스 앰프는 2개의 PMOS 트랜지스터로 구성되어 데이터 1을 증폭하고, N형 센스 앰프는 2개의 NMOS 트랜지스터로 구성되어 데이터 0을 증폭한다.
제1 및 제2 워드 라인 드라이버(WD1, WD2)는 각각 제1 및 제2 서브 어레이(10, 20)의 일측에 배치되어, 워드 라인(WL)에 신호를 인가하여 워드라인(WL)에 연결된 메모리 셀(MC)을 게이팅한다.
플레이트 전극 전압 제공 회로(40)는 플레이트 전극(도 3의 166)에 플레이트 전압을 제공한다. 구체적으로, 플레이트 전극 전압 제공 회로(40)은 플레이트 전위 를 1/2Vcc로 유지하다가, 다수의 메모리 셀 중 적어도 하나의 메모리 셀(MC)이 선택되어 억세스 트랜지스터(MT)가 턴온되어 스토리지 전극(도 3의 162)과 비트 라인(도 3의 148)이 전하 분배(charge sharing)시, 선택된 메모리 셀의 플레이트 전극(도 3의 166)의 전위를 상승시킨다. 전하 분배하는 시점은 예를 들어, 리드(read) 동작 또는 리프레시(refresh) 동작할 때이다. 여기서, "전하 분배시"의 의미는 스토리지 전극(162)과 비트 라인(148)이 전하 분배를 정확하게 시작하는 시점뿐만 아니라, 전하 분배를 시작하는 시점의 소정 시간 전과 후를 모두 포함하는 의미이다.
또한, 도 3에서와 같이 플레이트 전극(166)이 각 서브 어레이(10, 20)별로 분리되어 있는 경우에는, 선택된 메모리 셀(MC)이 포함된 서브 어레이(예를 들어 10)의 플레이트 전극(166)의 전위를 상승시키게 된다.
도 4a 및 도 4b는 본 발명의 일 실시예에 따른 동적 메모리 장치의 동작을 설명하기 위한 타이밍도이다. 여기서, 도 4a는 종래와 같이 전하 분배와 무관하게 일정한 정전압을 제공한 경우이고, 도 4b는 본 발명의 일 실시예와 같이 스토리지 전극과 비트 라인 전하 분배시 플레이트 전극의 전위를 상승시킨 경우이다. 또한, 이하에서는 설명의 편의상 선택된 메모리 셀은 제1 서브 어레이에 포함된다고 가정한다.
우선 도 4a를 참조하면, 제1 및 제2 서브 어레이의 플레이트 전극(PP1, PP2)은 전하 분배와 무관하게 1/2Vcc로 일정하다. 메모리 셀에 데이터 1을 라이트(write)하였으나 누설 전류로 인해 스토리지 전극의 전위가 1/2Vcc 이하로 내려간 경우, 제1 서브 어레이에 포함된 비트 라인(BL)의 전위가 제2 서브 어레이에 포함 된 상보적인 비트 라인(BLB)의 전위보다 낮아지게 되므로 데이터 0으로 잘못 리드되게 된다.
도 3 및 도 4b를 참조하면, 오픈 비트 라인 방식의 경우, 상보적인 비트 라인쌍(BL/BLB)이 센스 앰프열을 중심으로 일측과 타측으로 분리되어 배치되므로, 예를 들어 제1 서브 어레이(도 1의 10)의 플레이트 전극(166)의 전위 변화에 의해 비트 라인(BL)의 전위는 변화되지만, 제2 서브 어레이(도 1의 20)의 상보적인 비트 라인(BLB)의 전위는 변화되지 않는다.
즉, 데이터 1이 저장된 메모리 셀에서 누설 전류로 인해 스토리지 전극(162)의 전위가 프리차지 전압(즉, 1/2Vcc) 이하로 떨어지더라도 선택된 메모리 셀의 스토리지 전극(162)과 비트 라인(148)이 전하 분배시(도 4b의 t1) 선택된 셀의 플레이트 전극(166)의 전위를 상승시키면, 플레이트 전극(166)과 스토리지 전극(162) 사이의 커플링 커패시턴스, 플레이트 전극(166)과 비트 라인(148) 사이의 커플링 커패시턴스에 의해서 스토리지 전극(162)의 전위 및 비트 라인(BL)의 전위가 동반 상승하게 된다. 따라서, 스토리지 전극(162)의 전위가 프리차지 전압 이하의 전위에서 프리차지 전압 이상의 전위로 상승되어, 데이터 1을 정확하게 읽어내게 된다.
또한, 플레이트 전극(166)을 상승시키는 전위(α)의 크기는, 예를 들어, Vcc가 1.4 내지 1.6V일 때, 10 ~ 100mV 수준일 수 있다. 상승시키는 전위(α)의 크기가 클수록 누설 전류로 인해 떨어진 스토리지 전극(162)의 전위가 프리차지 전압 이상으로 쉽게 상승할 수 있다. 그러나, 상승시키는 전위(α)의 크기가 너무 클 경우, 데이터 0이 기입된 데이터 셀의 스토리지 전극(162)의 전위가 프리차지 전압 이상으로 상승되어 데이터 1로 잘못 리드될 수 있다. 따라서, 플레이트 전극(166)을 상승시키는 전위(α)의 크기는 이러한 점을 고려하여 조절되어야 한다.
한편, 선택된 메모리 셀의 플레이트 전위는 리드 동작 또는 리프레시 동작이 종료되어 비트 라인 이퀄라이징할 때(도 4b의 t2), 상승시킨 전위를 다시 하강시킬 수 있다. 왜냐하면, 리드 동작 또는 리프레시 동작이 종료되기 전에 상승시킨 전위를 하강시키면, 리드 동작 또는 리프레시 동작 중에 스토리지 전극(162)의 전위가 떨어져 정확하게 데이터를 읽어내지 못할 수 있기 때문이다.
본 발명에 관한 보다 상세한 내용은 다음의 구체적인 실험예들을 통하여 설명하며, 여기에 기재되지 않은 내용은 이 기술 분야에서 숙련된 자이면 충분히 기술적으로 유추할 수 있는 것이므로 설명을 생략한다.
실험예
오프 비트 라인 방식으로 제1 및 제2 서브 어레이가 배치되고, 제1 서브 어레이 중 정해진 하나의 메모리 셀에 데이터 1을 기입하였으나, 누설 전류로 인해 스토리지 전극의 전위가 1/2Vcc 이하로 충분히 떨어진 후, 스토리지 전극과 비트 라인이 전하 분배시(정확하게는 전하 분배를 시작한 시점에서 소정 시간 후) 메모리 셀의 플레이트 전극의 전위를 상승시키는 플레이트 전극 전압 제공 회로를 포함하는 동적 메모리 장치를 HSPICE를 이용하여 시뮬레이션하였다.
그 결과를 도 5에 도시하였다.
도 5를 참조하면, x축은 시간(nsec)을 나타내고, y축은 전압(V)를 나타낸다. a는 비트 라인, b는 스토리지 전극, c는 플레이트 전극을 나타낸다.
누설 전류로 인해 스토리지 전극의 전위가 1/2Vcc 이하로 충분히 낮아져 있었으므로, 스토리지 전극과 비트 라인이 전하 분배하여도 1/2Vcc 이하였으나, 플레이트 전극의 전위가 상승되면서 스토리지 전극 및 비트 라인의 전위가 동반 상승되어 1/2Vcc 이상으로 상승됨을 알 수 있다. 따라서, 누설 전류가 발생되어도 데이터 1로 정확하게 읽어낼 수 있음을 알 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
상기한 바와 같은 동적 메모리 장치에 따르면 다음과 같은 효과가 하나 혹은 그 이상 있다. 데이터 1을 기입한 후 누설 전류가 발생되어 스토리지 전극의 전위가 1/2Vcc 이하로 떨어지더라도, 스토리지 전극과 비트 라인의 전하 분배시 플레이트 전극의 전위를 상승시킴으로써 데이터 1로 정확하게 읽어낼 수 있다. 따라서, tRET(data retention time)이 증가한다.

Claims (4)

  1. 센스 앰프열을 중심으로 일측과 타측에 각각 배치되고, 다수의 메모리 셀을 포함하는 제 1 및 제2 서브 어레이로, 상기 제1 및 제2 서브 어레이의 각 메모리 셀은 워드 라인과 비트 라인의 교차부에 대응하여 배치되고, 플레이트 전극과 스토리지 전극을 구비하여 데이터를 저장하는 커패시터와, 상기 커패시터의 스토리지 전극과 상기 비트 라인 사이에 연결되고 상기 워드 라인의 신호에 의해 게이팅되는 억세스 트랜지스터를 포함하고, 상기 제1 서브 어레이의 각 비트 라인과 상기 제2 서브 어레이의 각 비트 라인은 각각 상보적인 비트 라인쌍을 구성하는 제1 및 제2 서브 어레이; 및
    상기 다수의 메모리 셀 중 선택된 메모리 셀의 스토리지 전극과 상기 비트 라인의 전하 분배시, 상기 선택된 메모리 셀의 플레이트 전극의 전위를 상승시키는 플레이트 전극 전압 제공 회로를 포함하는 동적 메모리 장치.
  2. 제 1항에 있어서,
    상기 플레이트 전극 전압 제공 회로는 리드 동작 또는 리프레시 동작시, 상기 선택된 메모리 셀의 플레이트 전극의 전위를 상승시키는 동적 메모리 장치.
  3. 제 1항 또는 제 2항에 있어서,
    상기 플레이트 전극은 상기 각 서브 어레이별로 다수의 메모리 셀들의 스토 리지 전극에 공통되고,
    상기 플레이트 전극 전압 제공 회로는 상기 선택된 메모리 셀이 포함된 서브 어레이의 플레이트 전극의 전위를 상승시키는 동적 메모리 장치.
  4. 제 1항에 있어서,
    상기 플레이트 전극 전압 제공 회로는 상기 선택된 메모리 셀의 비트 라인 이퀄라이징시, 상기 상승시킨 전위를 하강시키는 동적 메모리 장치.
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