JPH04302892A - ダイナミック型半導体記憶装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

［発明の目的］

【０００１】

【産業上の利用分野】本発明は、ダイナミック型半導体
記憶装置（ＤＲＡＭ）に係り、特にビット線間の干渉ノ
イズの低減を図ったＤＲＡＭに関する。

【０００２】

【従来の技術】１トランジスタ／１キャパシタのメモリ
セルを用いたＤＲＡＭは、微細化技術の進歩により著し
く高集積化が進んでいる。加工技術の進歩と共に、キャ
パシタ領域に溝を掘るトレンチ・セル構造やＭＯＳトラ
ンジスタとキャパシタを重ねるスタックト・セル構造の
採用がさらにＤＲＡＭの高集積化を進めている。

【０００３】ＤＲＡＭのより一層の高集積化を図るため
、半導体基板に溝を掘って形成した柱状半導体層の側面
を利用した縦型のＭＯＳトランジスタ（Ｓｕｒｒｏｕｎ
ｄｉｎｇ　　Ｇａｔｅ　　　Ｔｒａｎｓｉｓｔｅｒ　，
以下ＳＧＴという）をスイッチング・トランジスタとし
て用いたＳＧＴセルが提案されている。

【０００４】図２５（ａ）　（ｂ）　は、ＳＧＴセルの
斜視図と断面図である。柱状半導体層の下部側周面に蓄
積ノードとなるｎ−　型層が形成され、この部分をキャ
パシタ絶縁膜を介して取り囲んで溝に埋め込まれたセル
プレート電極ＣＰが形成される。柱状半導体層の上部側
面はチャネル領域であってこの部分をゲート絶縁膜を介
して取り囲むゲート電極が形成されて、これがワード線
ＷＬとなる。各柱状半導体層の上面にはｎ＋　型層が形
成されていて、これにコンタクトするビット線ＢＬが配
設される。

【０００５】このようなＳＧＴセルは、オープンビット
線方式のレイアウトに適しており、平面構造のＭＯＳト
ランジスタを用いてフォールデッド・ビット線方式でレ
イアウトしたＤＲＡＭに比べてセルのチップ占有面積を
大幅に小さくすることができる。

【０００６】しかしながら、オープンビット線方式で微
細寸法をもってメモリセルをレイアウトしたＤＲＡＭで
は、セルデータ読出し時に発生するビット線間の干渉ノ
イズが大きな問題となる。この問題を、図２６および図
２７を用いて具体的に説明する。

【０００７】図２６は、オープンビット線方式のＤＲＡ
Ｍの隣接する３つのビット線対（ＢＬ１　，／ＢＬ１　
），（ＢＬ２　，／ＢＬ２　），（ＢＬ３　，／ＢＬ３
　）と、これらに接続されるセンスアンプＳＡ１　，Ｓ
Ａ２　，ＳＡ３　の部分の等価回路である。図２７はそ
の動作時の各部の電圧波形である。

【０００８】ＤＲＡＭがアクティブ状態になり、ワード
線ＷＬが選択されてビット線ＢＬ２に−ｖｓ　（データ
“０”）、その両側のビット線ＢＬ１，ＢＬ３　に＋ｖ
ｓ　（データ“１”）の信号電圧がメモリセルから読み
出されたとする。ここで、ｖｓ　は、ＤＲＡＭの電源電
圧Ｖｃｃ、メモリセルの容量Ｃｓ　、ビット線容量ＣＢ
　を用いて、 　　ｖｓ　＝（Ｖｃｃ／２）・（Ｃｓ　／ＣＢ　）　　
　　　　　　　　…（１）と表される。

【０００９】このとき注目としているビット線ＢＬ２　
は、結合容量Ｃを介して、両側のビット線ＢＬ１　，Ｂ
Ｌ３　から合計＋δ１　の干渉ノイズを受ける。ここで
、結合容量Ｃは、ビット線間の容量ＣＢＢとビット線自
身の容量ＣＢ　を用いて、 　　Ｃ＝ＣＢＢ／ＣＢ　　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　　…（２）と表され、
干渉ノイズδ１　は、 　　δ１　＝２Ｃ・ｖｓ　　　　　　　　　　　　　　
　　　　　　　　　　　　　　　…（３）と表される。

【００１０】次に、センスアンプの活性化信号φｓ　を
、図２７に一定鎖線で示すように“Ｌ”レベルに遷移さ
せると、次のような現象が起きる。まず時刻ｔ１　で、
センスアンプの中で最もゲート・ソース間電圧の大きい
ＭＯＳトランジスタＱ２　，Ｑ６　が導通し、ビット線
／ＢＬ１　，／ＢＬ３　のレベルが徐々に降下する。こ
のときＭＯＳトランジスタＱ３　は、セルデータが“０
”であるため、導通するタイミングが遅れる。したがっ
て、ビット線／ＢＬ２　は依然高インピーダンス状態に
あり、さらに結合容量Ｃによる干渉ノイズが発生して、
ビット線／ＢＬ２　の電圧を下げる。

【００１１】この状態は、時刻ｔ２　にＭＯＳトランジ
スタＱ３　が導通してビット線ＢＬ２　が立ち下がるま
で続き、図２７に示すように、ビット線／ＢＬ２　には
、隣接ビット線／ＢＬ１　，／ＢＬ３　の両方から合計
して−δ２　の干渉ノイズを受ける。この干渉ノイズの
大きさは、センスアンプのＭＯＳトランジスタのしきい
値をＶｔｈと定数η（＝約０．５）を用いて、 　　δ２　＝２ＣηＶｔｈ　　　　　　　　　　　　　
　　　　　　　　　　　　　　　…（４）と表される。

【００１２】結局、注目するビット線対ＢＬ２　，ＢＬ
２　は、センスアンプ動作前に、 　　δ１　＋δ２　＝２Ｃｖｓ　＋２ＣηＶｔｈ　　　
　　　　　　　　　…（５）だけの干渉ノイズを両側の
ビット線対から受けることになる。

【００１３】具体的に、数値例を挙げる。１６Ｍビット
ＤＲＡＭでは、ＣＢ　＝４００ｆＦ，ＣＢＢ＝２４ｆＦ
，Ｖｃｃ＝４Ｖ，Ｃｓ　＝３５ｆＦ，Ｖｔｈ＝０．５Ｖ
として、信号電圧がｖｓ　＝１７５ｍＶ、ノイズ電圧が
δ１　＋δ２　＝５１ｍＶとなる。ノイズレベルは信号
レベルの約３０％と大きいものの、まだ誤動作する程度
のレベルではない。

【００１４】これに対して、１Ｇビット・レベルのＤＲ
ＡＭについて、（５）式のノイズを計算してみると、Ｃ
Ｂ　＝２５０ｆＦ，ＣＢＢ＝６０ｆＦ，Ｖｃｃ＝１．５
Ｖ，Ｃｓ　＝３５ｆＦ，Ｖｔｈ＝０．２４Ｖとして、δ
１　＋δ２　＝１１０ｍＶとなる。これは、信号電圧ｖ
ｓ　よりも大きい値である。したがって、誤動作の危険
が大きく、ＤＲＡＭの信頼性は極めて低いものとなる。

【００１５】

【発明が解決しようとする課題】以上のように、オープ
ンビット線方式では、高集積化に伴ってビット線間干渉
ノイズが大きな問題となる。

【００１６】本発明は上記の点に鑑みなされたもので、
ビット線間干渉ノイズを効果的に低減したＤＲＡＭを提
供することを目的とする。

【００１７】［発明の構成］

【００１８】

【課題を解決するための手段】本発明に係るＤＲＡＭは
、第１に、ビット線とワード線の各交差位置に配置され
るメモリセルとして、ＮＭＯＳトランジスタをトランス
ファゲートとする第１のダイナミック型メモリセルとＰ
ＭＯＳトランジスタをトランスファゲートとする第２の
ダイナミック型メモリセルとを有し、これらが所定の繰
り返しをもって配置される。同じワード線に沿う第１の
ダイナミック型メモリセルと第２のダイナミック型メモ
リセルとは、極性の異なるワード線駆動信号により選択
されて前記ビット線との間で信号電荷の授受が行われる
。このデータ読出し時、データ読出しが行われたビット
線に隣接するビット線はプリチャージ電位のまま保たれ
て、実質的にシールド導体として機能するようになって
いる。

【００１９】本発明に係るＤＲＡＭは、第２に、隣接す
るビット線間にシールド導体層が配設されていることを
特徴とする。

【００２０】本発明に係るＤＲＡＭは、第３に、一つの
柱状半導体層が二つのメモリセル領域となるＳＧＴセル
構造であって、各柱状半導体層の相対向する第１，第２
の側面に形成された蓄積ノード層にキャパシタ絶縁膜を
介して対向するようにこれらの側面に沿う溝にセルプレ
ート電極が埋込み形成される。各柱状半導体層の第１，
第２の側面と交差する第３の側面には共通ドレイン拡散
層が形成され、この共通ドレイン拡散層にダイレクト・
コンタクトして第３の側面に沿う溝にビット線が埋込み
形成される。そして各柱状半導体層の第３の側面のドレ
イン拡散層の両側にゲート絶縁膜を介して対向して二本
ずつ、ビット線と交差する方向にワード線が配設される
。

【００２１】本発明に係るＤＲＡＭは、第４に、オープ
ンビット線方式のメモリセルアレイを有し、ワード線に
沿って隣接するメモリセルのビット線へのデータ転送開
始時刻が異なるように設計されていることを特徴とする
。

【００２２】

【作用】第１の発明によれば、あるビット線にデータが
読み出された時にこれに隣接するビット線がシールド導
体として働く結果、ビット線間干渉ノイズが効果的に低
減される。第４の発明によっても同様である。また実際
にシールド導体がビット線間に配置される第３の発明に
よってもビット線間干渉ノイズは低減される。第３の発
明によれば、隣接ビット線が柱状半導体層によってシー
ルドさせることになり、やはりビット線間干渉ノイズは
低減される。

【００２３】

【実施例】以下、図面を参照しながら本発明の実施例を
説明する。

【００２４】図１は、本発明の第１の実施例に係るＤＲ
ＡＭのメモリセルアレイの平面図であり、図２の（ａ）
　，（ｂ）　はそれぞれ図１のＡ−Ａ′，Ｂ−Ｂ′断面
図である。

【００２５】シリコン基板１には縦横に走る溝２が形成
されて、これによりメモリセル領域となる柱状シリコン
層３がマトリクス配列されている。溝２の底部には素子
分離絶縁膜４が形成されている。素子分離絶縁膜４はこ
の実施例では柱状シリコン層３を横切って形成されて、
柱状シリコン層３は基板１から電気的に分離されている
。

【００２６】各柱状シリコン層３は、トランスファゲー
ト・トランジスタとしてＮＭＯＳトランジスタを作るべ
く、底部のｎ＋　型層５、中間部にｐ−　型層６、表面
部にｎ＋　型層７が形成されたものと、ＰＭＯＳトラン
ジスタを作るべく底部にｐ＋　型層８、中間部にｎ−　
型層９、表面部にｐ＋　型層１０が形成されたものが、
同数ずつ配列されている。この実施例の場合、あるビッ
ト線につながるメモリセルはすべてＮＭＯＳトランジス
タを用いたもの（以下、これをＮＭＯＳセルＭＮ　とい
う）とし、これに隣接するビット線につながるメモリセ
ルはすべてＰＭＯＳトランジスタを用いたもの（以下、
これをＰＭＯＳセルＭＰ　という）とすべく、各柱状シ
リコン層３の導電型が設定されている。

【００２７】各柱状シリコン層３の底部のＭＯＳトラン
ジスタのソースとなるｎ＋　型５およびｐ＋　型層８は
それぞれ蓄積ノード層であって、これを取り囲むように
キャパシタ絶縁膜１１を介してプレート電極１２が溝２
に埋込み形成されている。プレート電極１２は、第１層
多結晶シリコンにより形成されて、縦横に走る溝２内に
連続的に配設されている。

【００２８】各柱状シリコン層３のｐ−　型層６および
ｎ−　型層９の部分の側周面がチャネル領域である。こ
の部分をゲート絶縁膜１３を介して取り囲むようにゲー
ト電極を兼ねるワード線１４がプレート電極１２上に埋
込み形成されている。ワード線１４は、各柱状シリコン
層３を取り囲みながら、一方向に連続的に配設されてい
る。 ワード線１４は、その下のプレート電極１２とは層間絶
縁膜により分離されている。

【００２９】ワード線１４が埋込み形成された基板上は
絶縁膜１５で覆われている。この絶縁膜１５をエッチン
グして各柱状シリコン層上面のｎ＋　型層７およびｐ＋
　型層１０を露出させて、これらにコンタクトするＡｌ
　膜からなるビット線１６が、ワード線１４とは交差す
る方向に連続的に配設されている。

【００３０】図１に示したように、一つビット線に沿う
メモリセルはすべてＮＭＯＳセルＭＮ　であり、隣接す
るビット線に沿うメモリセルはすべてＰＭＯＳセルＭＰ
　である。ＮＭＯＳセルＭＮ　のトランスファゲート・
トランジスタのしきい値は、（１／２）Ｖｃｃ＋αとし
、ＰＭＯＳセルＭＰ　のトランスファゲート・トランジ
スタのしきい値は、（１／２）Ｖｃｃ−α′とする。こ
こで、α，α′共に正である。そしてワード線電位は通
常、ＰＭＯＳセルＭＰ　，ＮＭＯＳセルＭＮ　共にオフ
状態とになる例えば（１／２）Ｖｃｃに設定される。

【００３１】このようなＳＧＴセル構造は例えば、次の
ようにして作られる。まず基板１上ストライプ状に交互
にｎ＋　型層５とｐ＋　型層８を形成した後、この上に
エピタキシャル成長を行う。エピタキシャル成長層は、
例えばｐ−　型層６として、これに選択的に不純物をド
ープしてストライプ状にｎ−　型層９を形成する。その
後エピタキシャル・ウェハを反応性イオンエッチングに
より基板に達する深さにエッチングして溝２を形成する
。そして、高温長時間の選択酸化法で各柱状シリコン層
３を横切るようまで素子分離絶縁膜４を形成する。その
後、キャパシタ絶縁膜１１の形成、第１層多結晶シリコ
ンによるセルプレート電極１２の形成、ゲート絶縁膜６
の形成、第２層多結晶シリコンによるワード線１４の形
成を順次行う。そして各柱状シリコン層３の表面に選択
的にｎ＋　型層７およびｐ＋　型層１０を形成し、層間
絶縁膜１５を形成した後、コンタクト孔を開けてＡｌ　
ビット線１６を形成する。

【００３２】なお、柱状シリコン層および溝形成に先立
って、基板上にまず全面に素子分離絶縁膜を形成し、そ
の後シリコン層の成長、溝形成という工程をとってもよ
い。

【００３３】図３は、この実施例のＤＲＡＭのメモリセ
ルアレイとビット線センスアンプの接続関係を示す。例
えば、ＮＭＯＳセルＭＮ　が接続されたビット線対ＢＬ
１Ｎ、／ＢＬ１Ｎに注目すると、これはセンスアンプＳ
Ａ２　の両側に接続されたオープンビット線方式である
。そしてこの実施例では更に同じセンスアンプＳＡ２１
に、ＰＭＯＳセルＭＰ　が接続されたビット線対ＢＬ１
ｐ，／ＢＬ１Ｐが接続されている。つまりセンスアンプ
ピッチは、ビット線４本分であり、これは従来のリラッ
クスド・オープンビット線方式の２倍である。

【００３４】図４は、この実施例によるＤＲＡＭの動作
タイミングを示している。プリチャージ時、ワード線は
（１／２）Ｖｃｃにプリチャージされている。アクティ
ブサイクルに入り、例えばワード線ＷＬ１　上のＮＭＯ
ＳセルＭＮ　を選択する場合には、この選択ワード線に
、Ｖｃｃ＋（１／２）Ｖｃｃ＋α＝（３／２）Ｖｃｃ＋
αなる電位を与える。非選択ワード線例えばＷＬ２　は
（１／２）Ｖｃｃのまま保つ。

【００３５】これにより、選択されたワード線ＷＬ１　
に沿うＮＭＯＳセルＭＮ　のデータがビット線ＢＬ１Ｎ
に読み出される。図では省略しているが、ダミーセルの
データはビット線／ＢＬ１Ｎに読み出される。この読出
し動作の間、選択ワード線ＷＬ１　に沿うＰＭＯＳセル
ＭＰ　はオフ状態に保たれており、これが接続されたビ
ット線ＢＬ１Ｐ，／ＢＬ１Ｐは（１／２）Ｖｃｃのプリ
チャージ状態である。

【００３６】ワード線ＷＬ１　に沿うＰＭＯＳセルＭＰ
　を選択する場合には、これに、−Ｖｃｃ−｛（１／２
）Ｖｃｃ−α′｝＝−（３／２）Ｖｃｃ＋α′なる電位
を与える。 これにより、ワード線ＷＬ１　に沿うＰＭＯＳセルＭＰ
　のデータをビット線ＢＬ１Ｐに読出すことができる。

【００３７】以上のようにこの実施例のＤＲＡＭでは、
データ読出し動作において、ビット線ＢＬ１Ｎ，／ＢＬ
１Ｎにデータが読み出される時には、これらに隣接する
ビット線ＢＬ１Ｐ，／ＢＬ１Ｐはプリチャージ状態に保
たれ、逆にビット線ＢＬ１Ｐ，／ＢＬ１Ｐにデータが読
み出される時には、これらに隣接するビット線ＢＬ１Ｎ
，／ＢＬ１Ｎはプリチャージ状態に保たれる。すなわち
選択ビット線に挟まれて非選択ビット線がプリチャージ
状態に保たれているため、選択ビット線間は非選択ビッ
ト線によりシールドされることになる。以上により、ビ
ット線間干渉ノイズはほとんど問題にならないまでに低
減される。

【００３８】メモリセル配置およびこれとセンスアンプ
の接続関係は、種々変形することができる。その例を、
図５〜図７に示す。

【００３９】図５は、メモリセルをオープンビット線方
式に並べたまま、センスアンプとの接続をフォールデッ
ド・ビット線方式としたものである。このとき、ビット
線ＢＬ１　にはＮＭＯＳセルＭＮ　とＰＭＯＳセルＭＰ
　が交互に配列され、このビット線と対をなすビット線
／ＢＬ１　には、ビット線ＢＬ１　とは互い違いになる
ようにやはりＮＭＯＳセルＭＮ　とＰＭＯＳセルＭＰ　
が交互に配列されている。

【００４０】一つのワード線例えば、ＷＬ１　に注目す
ると、これと交差するビット線対ＢＬ１　，／ＢＬ１　
上のメモリセルは一方がＮＭＯＳセルＭＮ　、他方がＰ
ＭＯＳセルＭＰ　である。したがって、図３の例と同様
にワード線を選択駆動してデータ読出しを行うことがで
きる。

【００４１】図６は、フォールデッド・ビット線方式で
、ビット線対ＢＬ１　，／ＢＬ１　の間の隣接ビット線
対ＢＬ１　，／ＢＬ２　の一本を配置して、さらにビッ
ト線対ＢＬ１，／ＢＬ１　を途中で交差させた実施例で
ある。この場合も、一つのワード線により駆動されるビ
ット線対のメモリセルは、一方がＮＭＯＳセルＭＮ　、
他方がＰＭＯＳセルＭＰ　となっている。

【００４２】この実施例によれば、一層ビット線間干渉
ノイズは低減される。

【００４３】図７は、図６の方式を更に拡張して、ビッ
ト線対の交差数を多くした実施例である。

【００４４】なおここまでの実施例では、ＳＧＴセルを
用いたが、ＮＭＯＳセルとＰＭＯＳセルを平面構造のＭ
ＯＳトランジスタを用いて構成しても、同様の効果が得
られる。

【００４５】図８は、ＳＧＴセル構造を用いた他の実施
例のＤＲＡＭの平面図であり、図９はそのＡ−Ａ′およ
びＢ−Ｂ′断面図である。ｐ−　型シリコン基板１に縦
横に走る溝２を形成して柱状シリコン層３が配列形成さ
れている。溝底部には素子分離絶縁膜が形成され、この
溝に第１層多結晶シリコンによりプレート電極２３が埋
込み形成されている。プレート電極２３は、柱状シリコ
ン層３の底部に形成された蓄積ノード層としてのｎ−　
型層を薄いキャパシタ絶縁膜２２を介して取り囲むよう
に、連続的に形成されている。

【００４６】各柱状シリコン層３の上部には、ゲート絶
縁膜２４を介して対向するようにワード線２５が一方向
に連続的に配設されている。各柱状シリコン層３の表面
部にはｎ＋　型層２６が形成され、これにコンタクトし
てビット線２８がワード線と交差する方向に配設されて
いる。ビット線２８が形成された面は絶縁膜２９で覆わ
れ、その表面のビット線２８間にできる凹部にはシール
ド導体層３０が配設されている。

【００４７】シールド導体層３０の形成法は例えば、次
の通りである。ビット線２８が形成された後の絶縁膜２
９をステップカバレージの優れた絶縁膜として、ビット
線間の溝が表面に反映されて凹部が形成された状態を得
る。そして、その上に不純物がドープされた多結晶シリ
コンを堆積し、これを全面エッチングして凹部に埋め込
む。

【００４８】具体的な形状寸法を例示すれば、０．１μ
ｍ　ルールの１ＧビットＤＲＡＭの場合、ビット線間隔
は約０．１５μｍ　となり、このビット線間に幅が約０
．０３μｍ　のシールド導体層を埋め込む。このシール
ド導体層の幅は、フォトリソグラフィの加工限界以下で
あるが、上述したセルフアライン技術を用いれば実現可
能である。

【００４９】実用上、シールド導体層の幅はビット線間
隔の１／４以下であればよい。

【００５０】この実施例によれば、シールド導体層３０
を所定電位に固定することによって、隣接ビット線間の
干渉ノイズは効果的に低減される。

【００５１】図１０および図１１は、上記実施例を僅か
に変形した実施例である。図１０は図８の平面図に対応
し、図１１（ａ）　（ｂ）　はそれぞれ図９（ａ）　（
ｂ）　の断面図に対応する。

【００５２】この実施例では、シールド導体層２８がビ
ット線の間の凹部に一部埋め込まれた状態で全面に形成
されている。この実施例でも上記実施例と同様の効果が
得られる。

【００５３】図１２および図１３は、同様に上記実施例
を僅かに変形した実施例である。この実施例では、シー
ルド導体層３０は、ビット線２８をそのコンタクト部を
除く領域でぐるりと取り囲むように形成されている。

【００５４】この構造は例えば、次のようにして形成さ
れる。ワード線２５を形成するまでは先の実施例と同様
である。その後、シリコン窒化膜等のエッチングストッ
パとなる絶縁膜３１を形成し、その上にリンガラス等の
層間絶縁膜を堆積した後、これらにビット線コンタクト
孔を開けてビット線２８を形成する。そしてエッチング
ストップとしての絶縁膜３１上の層間絶縁膜をエッチン
グ除去する。例えば、絶縁膜３１がシリコン窒化膜であ
り、その上の層間絶縁膜がリンガラスである場合には、
ＮＨ４　Ｆ液によりリンガラスを除去する。これにより
ビット線２５は、コンタクト部を除いて空中に浮いた状
態になる。

【００５５】その後、ＬＰＣＶＤ法を用いてビット線２
５の回りに絶縁膜３２を薄く堆積形成する。さらにＬＰ
ＣＶＤ法によって多結晶シリコンを堆積することにより
、ビット線２５の空中に浮いた部分ではこれをぐるりと
取り囲むようにシールド導体層３０を形成することがで
きる。

【００５６】したがってこの実施例によっても、効果的
にビット線間干渉ノイズが低減される。

【００５７】以上に説明したシールド導体層を配設する
発明による効果を、具体的に図１４を用いて説明する。 図１４は、１ＧビットレベルのＤＲＡＭを想定し、メモ
リセルサイズ０．３μｍ　に対して、１セル当たりのシ
ールド導体層の長さを横軸に取り、ビット線間隔とシー
ルド導体層幅の比をパラメータとして縦軸に信号電圧ｖ
ｓ　−ノイズ電圧Ｖｎ　をとって示したものである。１
セル当たりのシールド導体層長さ０は、シールド導体層
がない場合であ、１セル当たりのシールド導体層長さ０
．３μｍ　はメモリセル全体にシールド導体層を設けた
場合に相当する。シールド導体層がない場合のビット線
容量を２５０ｆＦとして、各特性曲線上にシールド導体
層が設けられた場合のビット線容量を示してある。

【００５８】たとえば、シールド導体層幅０．０３μｍ
　／ビット線間隔０．１５μｍ　の曲線を見ると、シー
ルド導体層が全ビット線長に入ったとき、ビット線容量
は４３０ｆＦと大きくなるが、ビット線間干渉がなくな
るために、信号電圧ｖｓ　−ノイズ電圧Ｖｎ　＝＋６１
ｍＶとなる。これは、シールド導体層がない場合の値−
５ｍＶに比べて十分大きく、効果的に干渉ノイズが低減
されることが分かる。

【００５９】次に、ＳＧＴセル構造であって、ビット線
を溝に埋め込んで柱状シリコン層の側面にビット線をコ
ンタクトさせることにより、ビット線間をシールドする
ようにした実施例を説明する。

【００６０】図１５はその様な実施例のメモリセルアレ
イの平面図であり、図１６（ａ）　（ｂ）（ｃ）　は図
１５のＡ−Ａ′，Ｂ−Ｂ′，Ｃ−Ｃ′断面図である。

【００６１】ｐ−　型シリコン基板１に縦横に走る溝２
を形成し、柱状シリコン層３がマトリクス配列された状
態を形成した後、溝底部に素子分離絶縁膜４を形成する
。 ここまでは先の実施例と同様である。この実施例では、
一つの柱状シリコン層３に二つのメモリセルが形成され
る。

【００６２】即ち、図１５に示す柱状シリコン層３の４
つの側面ａ，ｂ，ｃ，ｄのうち、相対向する第１，第２
の側面ａ，ｂにそれぞれ別のメモリセルの蓄積ノードと
なるｎ−　型層４１が形成されている。これらの側面ａ
，ｂにキャパシタ絶縁膜４２が形成され、これらの側面
ａ，ｂに沿って走る溝２に、ストライプ状にプレート電
極４３が埋め込まれている。プレート電極４３は第１層
多結晶シリコンにより形成される。

【００６３】ＭＯＳトランジスタは、柱状シリコン層３
の第１，第２の側面ａ，ｂとは直交する第３，第４の側
面ｃ，ｄのうちのひとつ、この実施例では第３の側面ｃ
に形成される。すなわち、第３の側面ｃには薄いゲート
絶縁膜４５が形成され、上面および第４の側面ｄには厚
い絶縁膜４６が形成された状態で、各柱状シリコン層３
の両側をプレート電極４３と同じ方向に走るワード線４
７が配設されている。ワード線４７は第２層多結晶シリ
コンにより形成される。

【００６４】そして柱状シリコン層の第３の側面ｃのワ
ード線４７で挟まれた領域に共通ドレイン拡散層として
のｎ＋　型層４９が形成され、これにダイレクト・コン
タクトする形でワード線４７とは交差する方向の溝にビ
ット線５０が埋込み形成されている。ビット線５０のダ
イレクト・コンタクトを取るには、図１５に破線で示す
窓５１を持つマスクを用いた絶縁膜エッチングを行うこ
とにより、柱状シリコン層３の側面ｃのワード線４７で
挟まれた領域を露出させればよい。

【００６５】なお、プレート電極４３が埋め込まれる方
向の溝は、ビット線５０が埋め込まれる方向の溝より深
く形成することが好ましい。

【００６６】この実施例によれば、ビット線が溝に埋め
込まれて、各ビット線間は柱状シリコン層３によってシ
ールドされた状態になり、したがってビット線間干渉ノ
イズの低減が図られる。また、一つの柱状シリコン層に
二つのメモリセルが形成されるから、セルアレイの高密
度化が可能である。具体的なメモリセルサイズは例えば
、最小加工寸法をＦとして、ビット線の走る方向が２Ｆ
、ワード線の走る方向が２．５Ｆで、占有面積は５Ｆ２
　となる。

【００６７】図１７は、上記実施例を変形した実施例の
平面図であり、図１８（ａ）　はそのＡ−Ａ′断面図で
ある。この実施例では、各柱状シリコン層３の第１，第
２の側面ａ，ｂにダイレクト・コンタクトさせた蓄積ノ
ード電極６１が形成されている。この蓄積ノード電極６
１は隣接セル間で互いにキャパシタ絶縁膜６２を介して
対向させることで、一方が他方のセルプレートとなるよ
うにしている。この実施例では、溝３はビット線が埋め
込まれる領域も蓄積ノード電極６１が埋め込まれる領域
も同じ深さである。そこで蓄積ノード電極６１は、容量
を稼ぐために、基板上に一部突き出す状態で形成されて
いる。

【００６８】図１８（ｂ）　は、図１８（ａ）　をさら
に変形したもので、蓄積ノード電極６１が形成される領
域の溝３を深くして、蓄積ノード電極６１が完全に溝３
に埋め込まれるようにした例である。

【００６９】図１８（ｃ）　は、浅い溝でキャパシタ容
量を大きくするために、蓄積ノード電極６１を柱状シリ
コン層３の上部まで延在させて、柱状シリコン層３の上
部で隣接する蓄積ノード電極６１をキャパシタ絶縁膜６
２を介して積層した状態としている。

【００７０】これらの実施例によっても、先の実施例と
同様にビット線間干渉ノイズの低いＤＲＡＭが得られる
。

【００７１】次に、メモリセルデータのビット線への転
送開始時刻を隣接セルで異ならせることで、ビット線間
干渉ノイズの低減を図った実施例のオープンビット線方
式ＤＲＡＭを説明する。

【００７２】図１９はその様な実施例の要部等価回路で
ある。対をなすビット線ＢＬｉｊ，／ＢＬｉｊは、セン
スアンプＳＡｉｊの両側に配設されて、センスアンプＳ
Ａｉｊがビット線２本に一つずつ設けられた所謂リラッ
クスト・オープンビット線方式となっている。ビット線
ＢＬｉｊとワード線ＷＬの各交差位置にメモリセルＭＡ
　，ＭＢ　が設けられているが、ワード線ＷＬに沿う隣
接するメモリセルＭＡ　，ＭＢ　は、トランスファゲー
ト・トランジスタのしきい値が異なる値に設定されてい
る。例えば、センスアンプＳＡ１２に注目すると、これ
に接続されるビット線対ＢＬ１２，／ＢＬ１２上のメモ
リセルはすべてＭＡ　であり、このビット線に隣接する
ビット線上ではすべてＭＢ　である。ダミーセルも二種
のメモリセルに対応して、しきい値の異なるダミーセル
ＤＭＡ　，ＤＭＢ　の二種がある。

【００７３】メモリセルＭＡ　，ＭＢ　のトランスファ
ゲート・トランジスタのしきい値を異なるものとするた
めには、それらのチャネルイオン注入のドーズ量を変え
る、ゲート長またはチャネル幅を変える、ゲート絶縁膜
厚を変える等の方法を用いる。具体的にたとえば、メモ
リセルＭＡ　はトランスファゲート・トランジスタのし
きい値を０．３Ｖとし、メモリセルＭＢ　はトランスフ
ァゲート・トランジスタのしきい値を１．０Ｖとする。

【００７４】この様に二種のメモリセルＭＡ　，ＭＢ　
を用いることに対応して、センスアンプＳＡｉｊも二種
になる。たとえばメモリセルＭＡ用のセンスアンプＳＡ
１２は図２０（ａ）　であり、メモリセルＭｂ　用のセ
ンスアンプＳＡ１１，ＳＡ１３が図２０（ｂ）　である
。図２０（ａ）　に示すセンスアンプは、ＰＭＯＳセン
スアンプＰＳＡ１　，ＮＭＯＳセンスアンプＮＳＡ１　
，イコライズ回路ＥＱ１　により構成される。図２０（
ｂ）に示すセンスアンプは同様に、ＰＭＯＳセンスアン
プＰＳＡ２　，ＮＭＯＳセンスアンプＮＳＡ２　，イコ
ライズ回路ＥＱ２　により構成される。回路構成は同様
であるが、センスアンプの各駆動信号φＰ１１　とφＰ
２１　，φＮ　１１とφＮ２１　、イコライズ信号φＥ
Ｑ１　とφＥＱ２　とは、互いにタイミングが異なる。

【００７５】図２１はこの実施例のＤＲＡＭの動作タイ
ミング図を示す。なお、電源電位はＶｃｃ＝１．５Ｖ、
ダミーセル書き込み電位は０．７５Ｖ、メモリセル書き
込み電位は“０”が０Ｖ，“１”が１．５Ｖ、ビット線
プリチャージ電位はＶＢＬ＝０Ｖとする。

【００７６】／ＲＡＳが“Ｌ”レベルになってアクティ
ブサイクルに入り、時刻ｔ０　で選択ワード線、たとえ
ばＷＬ１　とダミーワード線ＤＷＬ１，ＤＷＬ３　…が
ゆっくり立ち上がる。これらのレベルが０．３Ｖになる
時刻ｔ１　で、ビット線ＢＬ１２，／ＢＬ１２にメモリ
セルＭＡおよびダミーセルＤＭＡ　のデータ転送が開始
される。次に時刻ｔ２　で、センスアンプＳＡ１２のＰ
ＭＯＳセンスアンプＰＳＡ１　（図２０（ａ））の駆動
信号φＰ１１　が中間電位まで立ち上がり、このＰＭＯ
ＳセンスアンプＰＳＡ１　がビット線対ＢＬ１２，／Ｂ
Ｌ１２の電位差を若干増幅する。その間、隣接するビッ
ト線対ＢＬ１１，／ＢＬ１１等は０Ｖにプリチャージさ
れたままに保たれる。したがって、ビット線対ＢＬ１２
，／ＢＬ１２に隣接ビット線からの干渉ノイズは乗らな
い。

【００７７】次に、ワード線ＷＬ１　，ダミーワード線
ＤＷＬ１　，ＤＷＬ３　の電位が１．０Ｖになる時刻ｔ
３　で、ビット線ＢＬ１１，／ＢＬ１１にメモリセルＭ
Ｂ　およびダミーセルＤＭＢ　のデータが転送開始され
る。そして時刻ｔ４　でＰＭＯＳセンスアンプＰＳＡ２
　（　図２０（ｂ）　）の駆動信号φＰ２１　が中間電
位まで立ち上がり、ＰＭＯＳセンスアンプＰＳＡ２　に
よりビット線対ＢＬ１１，／ＢＬ１１の電位差が若干増
幅される。このときビット線対ＢＬ１２，／ＢＬ１２に
対して若干干渉ノイズが乗るが、ビット線対ＢＬ１２，
／ＢＬ１２のデータはすでにある程度増幅されているた
め、この干渉ノイズの影響はほとんどない。

【００７８】そして、時刻ｔ５　でＰＭＯＳセンスアン
プＰＳＡ１　，ＰＳＡ２　の駆動信号φＰ１１　，φＰ
２１　共に“Ｈ”レベルまで立ち上がり、これらＰＭＯ
ＳセンスアンプＰＳＡ１　，ＰＳＡ２　によるメイン増
幅が行われる。 その後、時刻ｔ６　でＮＭＯＳセンスアンプの駆動信号
φＮ１１　，φＮ２１　が立ち上がり、ＮＭＯＳセンス
アンプＮＳＡ１　，ＮＳＡ２　によるセンスが行われた
後、プリチャージ状態に戻る。

【００７９】この様にこの実施例によれば、隣接ビット
線へのデータ読出しのタイミングを異ならせことによっ
て、ビット線間干渉ノイズの低減が図られる。

【００８０】図２２は、メモリセルからビット線へのデ
ータ転送の開始時刻にずれを持たせる別の実施例のＤＲ
ＡＭである。メモリセルアレイとセンスアンプの関係は
図１９と同じであるが、この実施例ではすべてのメモリ
セルＭＣ，ダミーセルＤＭが同じしきい値を持つ。ただ
し、隣接ビット線へのデータ転送開始時刻に差を与える
ために、ビット線のプリチャージ電位およびメモリセル
ＭＣ，ダミーセルＤＭの書き込み電位に差を与える。

【００８１】図２３（ａ）　は、ビット線センスアンプ
ＳＡ１１の構成であり、同図（ｂ）　はセンスアンプＳ
Ａ１２の構成である。

【００８２】図２４の動作タイミング図を用いて、具体
的にこの実施例のＤＲＡＭの動作を説明する。

【００８３】ビット線対ＢＬ１１，／ＢＬ１１とＢＬ１
２，／ＢＬに着目するが、他のビット線対の関係も同様
である。電源電位は１．５Ｖであり、セルの書込み電位
は、ビット線対ＢＬ１１，／ＢＬ１１に沿うメモリセル
ＭＣでは、“０”が−０．３Ｖ，“１”が１．２Ｖ、ダ
ミーセルＤＭが０．４５Ｖであり、ビット線対ＢＬ１２
，／ＢＬ１２に沿うメモリセルＭＣでは“０”が０．３
Ｖ、“１”が１．８Ｖ、ダミーセルＤＭが１．０５Ｖと
する。プリチャージ時、センスアンプＳＡ１１のイコラ
イズ信号φＥＱ１が１．２Ｖ、センスアンプＳＡ１２の
イコライズ信号φＥＱ２　が２．５Ｖとなり、プリチャ
ージ電位ＶＢＬ１＝−０．３Ｖ、ＶＢＬ２　＝０．３Ｖ
によりビット線対ＢＬ１１，／ＢＬ１１は−０．３Ｖに
、ビット線対ＢＬ１２，／ＢＬ１２は０．３Ｖにそれぞ
れプリチャージされる。

【００８４】アクティブサイクルに入って、時刻ｔ０　
で選択ワード線ＷＬ１　とダミーワード線ＤＷＬ１　，
ＤＷＬ３　がゆっくり立ち上がり、時刻ｔ１　でビット
線対ＢＬ１１，／ＢＬ１１にメモリセルＭＣおよびダミ
ーセルＤＭのデータが転送開始される。時刻ｔ２　でＰ
ＭＯＳセンスアンプ駆動信号φＰ１１　が−０．３Ｖか
ら立ち上がると、ビット線対ＢＬ１１，／ＢＬ１１のデ
ータが増幅される。この間、ビット線対ＢＬ１２，／Ｂ
Ｌ１２はプリチャージ状態のまま保たれる。

【００８５】ワード線およびダミーワード線電位がさら
に上って、時刻ｔ３　でビット線対ＢＬ１２，ＢＬ１２
にメモリセルおよびダミーセルデータが転送開始される
。そして時刻で時刻ｔ４　でＰＭＯＳセンスアンプ駆動
信号φ２１が０．３Ｖから立ち上がり、ビット線対ＢＬ
１２，／ＢＬ１２のデータが増幅される。時刻ｔ５　で
ＰＭＯＳセンスアンプ駆動信号がφＰ１１　＝１．２Ｖ
、φＰ２１　＝１．８Ｖとなると、各ビット線データは
十分増幅される。時刻ｔ６　でＮＭＯＳセンスアンプ駆
動信号φＮ１１　が１．２Ｖから−０．３Ｖに、φＮ２
１　が１．８Ｖから０．３Ｖになると、リストアがなさ
れる。

【００８６】このようにしてこの実施例でも、先の実施
例と同様に隣接するメモリセルデータの読出し開始時刻
に差がつけられて、ビット線間干渉ノイズが低減される
。

【００８７】

【発明の効果】以上述べたように本発明によれば、メモ
リセルがオープンビット線方式で配置されているにも拘
らず、ビット線間の干渉ノイズを効果的に低減したＤＲ
ＡＭを提供することができる。

【図面の簡単な説明】

【図１】本発明の第１の実施例のＤＲＡＭのメモリセル
アレイを示す平面図。

【図２】図１のＡ−Ａ′およびＢ−Ｂ′断面図。

【図３】同実施例のメモリセルアレイとセンスアンプの
接続関係を示す図。

【図４】同実施例の動作を説明するための波形図。

【図５】同実施例のメモリセルアレイとセンスアンプの
他の接続関係の例を示す図。

【図６】同実施例のメモリセルアレイとセンスアンプの
さらに他の接続関係を示す図。

【図７】同実施例のメモリセルアレイとセンスアンプの
さらに他の接続関係を示す図。

【図８】本発明の第２の実施例のメモリセルアレイを示
す平面図。

【図９】図８のＡ−Ａ′およびＢ−Ｂ′断面図。

【図１０】図８の実施例を変形した実施例のメモリセル
アレイを示す平面図。

【図１１】図１０のＡ−Ａ′およびＢ−Ｂ′断面図。

【図１２】図８の実施例をさらに変形した実施例のメモ
リセルアレイを示す平面図。

【図１３】図１２のＡ−Ａ′およびＢ−Ｂ′断面図。

【図１４】第２の実施例の効果を説明するための特性図
。

【図１５】本発明の第３の実施例のメモリセルアレイを
示す平面図。

【図１６】図１５のＡ−Ａ′，Ｂ−Ｂ′およびＣ−Ｃ′
断面図。

【図１７】図１５の実施例を変形した実施例のメモリセ
ルアレイの平面図。

【図１８】図１７のＡ−Ａ′断面の構造例を示す図。

【図１９】本発明の第４の実施例のメモリセルアレイと
センスアンプの接続関係を示す等価回路図。

【図２０】図１９のセンスアンプ構成を示す等価回路図
。

【図２１】同実施例の動作を説明するためのタイミング
図。

【図２２】図１９の実施例を変形した実施例のメモリセ
ルアレイとセンスアンプの接続関係を示す等価回路図。

【図２３】図２２のセンスアンプ構成を示す等価回路図
。

【図２４】同実施例の動作を説明するためのタイミング
図。

【図２５】ＳＧＴセルの構造を示す斜視図と断面図。

【図２６】オープンビット線方式ＤＲＡＭのビット線干
渉ノイズを説明するための等価回路図。

【図２７】オープンビット線方式ＤＲＡＭのビット線干
渉ノイズを説明するための動作波形図。

【符号の説明】

ＭＮ　…ＮＭＯＳセル、 ＭＰ　…ＰＭＯＳセル、 １…シリコン基板、 ２…溝、 ３…柱状シリコン層、 ４…素子分離絶縁膜、 ５…ｎ＋　型層、 ６…ｐ−　型層、 ７…ｎ＋　型層、 ８…ｐ＋　型層、 ９…ｎ−　型層、 １０…ｐ＋　型層、 １１…キャパシタ絶縁膜、 １２…プレート電極、 １３…ゲート絶縁膜、 １４…ワード線、 １６…ビット線、 ＳＡ１　，ＳＡ２　，ＳＡ３　…センスアンプ、ＢＬ，
／ＢＬ…ビット線、 ＷＬ…ワード線。

Claims (8)

【特許請求の範囲】
1. 【請求項１】複数本配設されたビット線と、前記ビット
   線と交差して配設された複数本のワード線と、前記ビッ
   ト線の両端部に４本のビット線毎に一つずつ設けられた
   ビット線センスアンプと、前記ビット線とワード線の各
   交差位置にＮＭＯＳトランジスタをトランスファゲート
   とする第１のダイナミック型メモリセルとＰＭＯＳトラ
   ンジスタをトランスファゲートとする第２のダイナミッ
   ク型メモリセルが所定の繰り返しをもって配置され、前
   記第１のダイナミック型メモリセルと第２のダイナミッ
   ク型メモリセルとが極性の異なるワード線駆動信号によ
   り選択されて前記ビット線との間で信号電荷の授受が行
   われるメモリセルアレイと、を備えたことを特徴とする
   ダイナミック型半導体記憶装置。
2. 【請求項２】一つのビット線センスアンプの片側に、第
   １のダイナミック型メモリセルが配列されたビット線と
   、これに隣接して対をなす第２のダイナミック型メモリ
   セルが配列されたビット線とが接続されていることを特
   徴とする請求項１記載のダイナミック型半導体記憶装置
   。
3. 【請求項３】一つのビット線センスアンプの片側に、第
   １のダイナミック型メモリセルと第２のダイナミック型
   メモリセルが交互に配列された第１のビット線と、第１
   のダイナミック型メモリセルと第２のダイナミック型メ
   モリセルが第１のビット線とは一つずつずれた状態で配
   列された第１のビット線とは対をなす第２のビット線が
   接続されていることを特徴とする請求項１記載のダイナ
   ミック型半導体記憶装置。
4. 【請求項４】複数本配設されたビット線と、前記ビット
   線と交差して配設された複数本のワード線と、前記ビッ
   ト線とワード線の各交差位置に設けられて、ワード線に
   より駆動されたビット線との間で電荷の授受が行われる
   ダイナミック型メモリセルと、前記各ビット線の間に配
   設されたシールド導体層と、を備えたことを特徴とする
   ダイナミック型半導体記憶装置。
5. 【請求項５】半導体基板と、前記基板に縦横に走る溝を
   形成して得られる、それぞれがメモリセル領域となる複
   数の第１導電型の柱状半導体層と、前記各柱状半導体層
   の下部側周面に形成された蓄積ノード層をキャパシタ絶
   縁膜を介して取り囲むように溝に埋込み形成されたセル
   プレート電極と、各柱状半導体層の上部側周面をゲート
   絶縁膜を介して取り囲み、一方向に連続的に配設された
   ワード線と、前記各柱状半導体層上面に形成された第２
   導電型拡散層に接続されて前記ワード線と交差する方向
   に並ぶメモリセルについて連続的に配設されたビット線
   と、前記ビット線の間に埋込み形成されたシールド導体
   層と、を有することを特徴とするダイナミック型半導体
   記憶装置。
6. 【請求項６】半導体基板と、前記基板に縦横に走る溝を
   形成して得られる、それぞれが二つのメモリセル領域と
   なる複数の第１導電型の柱状半導体層と、前記各柱状半
   導体層の相対向する第１，第２の側面に形成された蓄積
   ノード層にキャパシタ絶縁膜を介して対向するようにこ
   れらの側面に沿う溝に埋込み形成されたセルプレート電
   極と、前記各柱状半導体層の前記第１，第２の側面と交
   差する第３の側面に形成された共通ドレイン拡散層と、
   前記共通ドレイン拡散層にダイレクト・コンタクトして
   前記第３の側面に沿う溝に埋込み形成されたビット線と
   、前記各柱状半導体層の前記第３の側面のドレイン拡散
   層の両側にゲート絶縁膜を介して対向して二本ずつ前記
   ビット線と交差する方向に配設されたワード線と、を備
   えたことを特徴とするダイナミック型半導体記憶装置。
7. 【請求項７】複数本配設されたビット線と、前記ビット
   線と交差して配設された複数本のワード線と、前記ビッ
   ト線とワード線の各交差位置にワード線により駆動され
   てビット線との間で電荷の授受が行われるダイナミック
   型メモリセルが配置されて構成され、ワード線に沿って
   隣接するメモリセルのビット線へのデータ転送開始時刻
   が異なるように設計されたメモリセルアレイと、オープ
   ンビット線方式でビット線対が接続されたセンスアンプ
   と、を備えたことを特徴とするダイナミック型半導体記
   憶装置。
8. 【請求項８】ワード線に沿って隣接するメモリセルのト
   ランスファゲートＭＯＳトランジスタのしきい値が異な
   る値に設定されていることを特徴とする請求項７記載の
   ダイナミック型半導体記憶装置。