JP2002083945A - 半導体メモリ装置及びその製造方法 - Google Patents
半導体メモリ装置及びその製造方法Info
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- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
-
- H—ELECTRICITY
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/01—Manufacture or treatment
- H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
- H10B12/05—Making the transistor
-
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- H10B—ELECTRONIC MEMORY DEVICES
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- H10B12/05—Making the transistor
- H10B12/053—Making the transistor the transistor being at least partially in a trench in the substrate
Abstract
(57)【要約】
【課題】 小さいセル面積で且つ少ない信号線で二値デ
ータのダイナミック記憶を可能とした半導体メモリ装置
を提供する。 【解決手段】 １ビットのメモリセルＭＣが他から電気
的に分離されたフローティングのバルク領域を持つ一つ
のトランジスタにより構成される。トランジスタは、柱
状半導体層２と、この柱状半導体層２を取り囲むように
ゲート絶縁膜３を介して形成されたゲート電極４と、柱
状半導体層２の上端部及び下端部に形成されたドレイン
拡散層５及びソース拡散層６とを有する。トランジスタ
のゲート電極４はワード線９に、ドレイン拡散層５はビ
ット線８に、ソース拡散層６は固定電位線にそれぞれ接
続される。トランジスタは、柱状半導体層２に多数キャ
リアが注入された第１のしきい値電圧を有する第１デー
タ状態と、柱状半導体層２の多数キャリアがドレイン拡
散層５に放出された第２のしきい値電圧を有する第２デ
ータ状態とをダイナミックに記憶する。
ータのダイナミック記憶を可能とした半導体メモリ装置
を提供する。 【解決手段】 １ビットのメモリセルＭＣが他から電気
的に分離されたフローティングのバルク領域を持つ一つ
のトランジスタにより構成される。トランジスタは、柱
状半導体層２と、この柱状半導体層２を取り囲むように
ゲート絶縁膜３を介して形成されたゲート電極４と、柱
状半導体層２の上端部及び下端部に形成されたドレイン
拡散層５及びソース拡散層６とを有する。トランジスタ
のゲート電極４はワード線９に、ドレイン拡散層５はビ
ット線８に、ソース拡散層６は固定電位線にそれぞれ接
続される。トランジスタは、柱状半導体層２に多数キャ
リアが注入された第１のしきい値電圧を有する第１デー
タ状態と、柱状半導体層２の多数キャリアがドレイン拡
散層５に放出された第２のしきい値電圧を有する第２デ
ータ状態とをダイナミックに記憶する。
Description
【０００１】
【発明の属する技術分野】この発明は、ダイナミック型
半導体メモリ装置（ＤＲＡＭ）とその製造方法に関す
る。
半導体メモリ装置（ＤＲＡＭ）とその製造方法に関す
る。
【０００２】
【従来の技術】従来のＤＲＡＭは、ＭＯＳトランジスタ
とキャパシタによりメモリセルが構成されている。ＤＲ
ＡＭの微細化は、トレンチキャパシタ構造やスタックト
キャパシタ構造の採用により大きく進んでいる。現在、
単位メモリセルの大きさ（セルサイズ）は、最小加工寸
法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小され
ている。つまり、最小加工寸法Ｆが世代と共に小さくな
り、セルサイズを一般にαＦ2としたとき、係数αも世
代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８
が実現されている。
とキャパシタによりメモリセルが構成されている。ＤＲ
ＡＭの微細化は、トレンチキャパシタ構造やスタックト
キャパシタ構造の採用により大きく進んでいる。現在、
単位メモリセルの大きさ（セルサイズ）は、最小加工寸
法をＦとして、２Ｆ×４Ｆ＝８Ｆ2の面積まで縮小され
ている。つまり、最小加工寸法Ｆが世代と共に小さくな
り、セルサイズを一般にαＦ2としたとき、係数αも世
代と共に小さくなり、Ｆ＝０．１８μｍの現在、α＝８
が実現されている。
【０００３】今後も従来と変わらないセルサイズ或いは
チップサイズのトレンドを確保するためには、Ｆ＜０．
１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α
＜６を満たすことが要求され、微細加工と共に如何にセ
ルサイズを小さい面積に形成するかが大きな課題にな
る。そのため、１トランジスタ／１キャパシタのメモリ
セルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされて
いる。しかし、隣接メモリセル間の電気的干渉が大きく
なるといった問題、更に加工や膜生成等の製造技術上の
困難があり、実用化は容易ではない。
チップサイズのトレンドを確保するためには、Ｆ＜０．
１８μｍでは、α＜８、更にＦ＜０．１３μｍでは、α
＜６を満たすことが要求され、微細加工と共に如何にセ
ルサイズを小さい面積に形成するかが大きな課題にな
る。そのため、１トランジスタ／１キャパシタのメモリ
セルを６Ｆ2や４Ｆ2の大きさにする提案も種々なされて
いる。しかし、隣接メモリセル間の電気的干渉が大きく
なるといった問題、更に加工や膜生成等の製造技術上の
困難があり、実用化は容易ではない。
【０００４】これに対して、キャパシタを用いず、１ト
ランジスタをメモリセルとするＤＲＡＭの提案も、以下
に挙げるようにいくつかなされている。 JOHN E.LEISS et al,"dRAM Design Using the Taper-
Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344) 特開平３−１７１７６８号公報 Marnix R.Tack et al,"The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICE
S,VOL.37,MAY,1990,pp1373-1382) Hsing-jen Wann et al,"A Capacitorless DRAM Cell
on SOI Substrate"(IEDM93,pp635-638)
ランジスタをメモリセルとするＤＲＡＭの提案も、以下
に挙げるようにいくつかなされている。 JOHN E.LEISS et al,"dRAM Design Using the Taper-
Isolated Dynamic Cell"(IEEE JOURNAL OF SOLID-STATE
CIRCUITS,VOL.SC-17,NO.2,APRIL 1982,pp337-344) 特開平３−１７１７６８号公報 Marnix R.Tack et al,"The Multistable Charge-Cont
rolled Memory Effect in SOI MOS Transistors at Low
Temperatures"(IEEE TRANSACTIONS ON ELECTRONDEVICE
S,VOL.37,MAY,1990,pp1373-1382) Hsing-jen Wann et al,"A Capacitorless DRAM Cell
on SOI Substrate"(IEDM93,pp635-638)
【０００５】
【発明が解決しようとする課題】のメモリセルは、埋
め込みチャネル構造のＭＯＳトランジスタを用いて構成
される。素子分離絶縁膜のテーパ部に形成される寄生ト
ランジスタを利用して、表面反転層の充放電を行い、二
値記憶を行う。のメモリセルは、個々にウェル分離さ
れたＭＯＳトランジスタを用い、ＭＯＳトランジスタの
ウェル電位により決まるしきい値を二値データとする。
のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタ
により構成される。ＳＯＩ基板の側から大きな負電圧を
印加してシリコン層の酸化膜と界面部でのホール蓄積を
利用し、このホールの放出、注入により二値記憶を行
う。のメモリセルは、ＳＯＩ基板上のＭＯＳトランジ
スタにより構成される。ＭＯＳトランジスタは構造上一
つであるが、ドレイン拡散層の表面に重ねて逆導電型層
が形成され、実質的に書き込み用ＰＭＯＳトランジスタ
と読み出し用ＮＭＯＳトランジスタを一体に組み合わせ
た構造としている。ＮＭＯＳトランジスタの基板領域を
フローティングのノードとして、その電位により二値デ
ータを記憶する。
め込みチャネル構造のＭＯＳトランジスタを用いて構成
される。素子分離絶縁膜のテーパ部に形成される寄生ト
ランジスタを利用して、表面反転層の充放電を行い、二
値記憶を行う。のメモリセルは、個々にウェル分離さ
れたＭＯＳトランジスタを用い、ＭＯＳトランジスタの
ウェル電位により決まるしきい値を二値データとする。
のメモリセルは、ＳＯＩ基板上のＭＯＳトランジスタ
により構成される。ＳＯＩ基板の側から大きな負電圧を
印加してシリコン層の酸化膜と界面部でのホール蓄積を
利用し、このホールの放出、注入により二値記憶を行
う。のメモリセルは、ＳＯＩ基板上のＭＯＳトランジ
スタにより構成される。ＭＯＳトランジスタは構造上一
つであるが、ドレイン拡散層の表面に重ねて逆導電型層
が形成され、実質的に書き込み用ＰＭＯＳトランジスタ
と読み出し用ＮＭＯＳトランジスタを一体に組み合わせ
た構造としている。ＮＭＯＳトランジスタの基板領域を
フローティングのノードとして、その電位により二値デ
ータを記憶する。
【０００６】しかし、は構造が複雑であり、寄生トラ
ンジスタを利用していることから、特性の制御性にも難
点がある。は、構造は単純であるが、トランジスタの
ドレイン、ソース共に信号線に接続して電位制御する必
要がある。また、ウェル分離であるため、セルサイズが
大きく、しかもビット毎の書き換えができない。で
は、ＳＯＩ基板側からの電位制御を必要としており、従
ってビット毎の書き換えができず、制御性に難点があ
る。は特殊トランジスタ構造を必要とし、またメモリ
セルには、ワード線、ライトビット線、リードビット
線、パージ線を必要とするため、信号線数が多くなる。
ンジスタを利用していることから、特性の制御性にも難
点がある。は、構造は単純であるが、トランジスタの
ドレイン、ソース共に信号線に接続して電位制御する必
要がある。また、ウェル分離であるため、セルサイズが
大きく、しかもビット毎の書き換えができない。で
は、ＳＯＩ基板側からの電位制御を必要としており、従
ってビット毎の書き換えができず、制御性に難点があ
る。は特殊トランジスタ構造を必要とし、またメモリ
セルには、ワード線、ライトビット線、リードビット
線、パージ線を必要とするため、信号線数が多くなる。
【０００７】この発明は、１トランジスタのメモリセル
構造を用いて、少ない信号線で二値データのダイナミッ
ク記憶を可能とした半導体メモリ装置を提供することを
目的としている。
構造を用いて、少ない信号線で二値データのダイナミッ
ク記憶を可能とした半導体メモリ装置を提供することを
目的としている。
【０００８】
【課題を解決するための手段】この発明に係る半導体メ
モリ装置は、１ビットのメモリセルが他から電気的に分
離されたフローティングの半導体層に形成された一つの
トランジスタにより構成され、前記トランジスタは、柱
状半導体層と、この柱状半導体層の側面に柱状半導体層
を取り囲むようにゲート絶縁膜を介して形成されたゲー
ト電極と、前記柱状半導体層の上端部及び下端部に形成
されたドレイン及びソース拡散層とを有し、前記トラン
ジスタのゲート電極はワード線に、ドレイン拡散層はビ
ット線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ、前記トランジスタは、前記柱状半導体層に過剰の多
数キャリアが蓄積された第１のしきい値電圧を有する第
１データ状態と、前記柱状半導体層の過剰の多数キャリ
アが放出された第２のしきい値電圧を有する第２データ
状態とをダイナミックに記憶することを特徴とする。
モリ装置は、１ビットのメモリセルが他から電気的に分
離されたフローティングの半導体層に形成された一つの
トランジスタにより構成され、前記トランジスタは、柱
状半導体層と、この柱状半導体層の側面に柱状半導体層
を取り囲むようにゲート絶縁膜を介して形成されたゲー
ト電極と、前記柱状半導体層の上端部及び下端部に形成
されたドレイン及びソース拡散層とを有し、前記トラン
ジスタのゲート電極はワード線に、ドレイン拡散層はビ
ット線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ、前記トランジスタは、前記柱状半導体層に過剰の多
数キャリアが蓄積された第１のしきい値電圧を有する第
１データ状態と、前記柱状半導体層の過剰の多数キャリ
アが放出された第２のしきい値電圧を有する第２データ
状態とをダイナミックに記憶することを特徴とする。
【０００９】この発明において具体的に、柱状半導体層
は、半導体基板を加工して形成されたものであり且つ、
ソース拡散層は、柱状半導体層の下端部を横切って形成
されて、柱状半導体層を半導体基板から電気的に分離さ
れたフローティング状態に保つものとする。
は、半導体基板を加工して形成されたものであり且つ、
ソース拡散層は、柱状半導体層の下端部を横切って形成
されて、柱状半導体層を半導体基板から電気的に分離さ
れたフローティング状態に保つものとする。
【００１０】またこの発明において、より具体的には、
第１データ状態は、ゲート電極から所定電位が与えられ
た柱状半導体層に前記ドレイン拡散層からチャネル電流
を流してインパクトイオン化により生成された過剰の多
数キャリアを前記柱状半導体層に保持することにより書
き込まれ、第２データ状態は、ゲート電極から所定電位
が与えられた柱状半導体層とドレイン拡散層との間に順
方向バイアスを与えて、柱状半導体層の過剰の多数キャ
リアをドレイン拡散層に引き抜くことにより書き込まれ
る。
第１データ状態は、ゲート電極から所定電位が与えられ
た柱状半導体層に前記ドレイン拡散層からチャネル電流
を流してインパクトイオン化により生成された過剰の多
数キャリアを前記柱状半導体層に保持することにより書
き込まれ、第２データ状態は、ゲート電極から所定電位
が与えられた柱状半導体層とドレイン拡散層との間に順
方向バイアスを与えて、柱状半導体層の過剰の多数キャ
リアをドレイン拡散層に引き抜くことにより書き込まれ
る。
【００１１】この発明において、好ましくは半導体基板
はｐ型シリコン基板であり、トランジスタはＮＭＯＳト
ランジスタである。この場合、データ書き込み時、固定
電位線を基準電位として、選択ワード線に基準電位より
高い第１の電位を与え、非選択ワード線に基準電位より
低い第２の電位を与え、ビット線には第１及び第２デー
タ状態に応じてそれぞれ基準電位より高い第３の電位及
び基準電位より低い第４の電位を与える。これにより、
ビット線から第１データが与えられた選択セルでは、大
きなチャネル電流が流れてインパクトイオン化が生じ、
半導体層にホールが保持される。また第２データが与え
られた選択セルでは、柱状半導体層のホールがドレイン
拡散層に放出される。
はｐ型シリコン基板であり、トランジスタはＮＭＯＳト
ランジスタである。この場合、データ書き込み時、固定
電位線を基準電位として、選択ワード線に基準電位より
高い第１の電位を与え、非選択ワード線に基準電位より
低い第２の電位を与え、ビット線には第１及び第２デー
タ状態に応じてそれぞれ基準電位より高い第３の電位及
び基準電位より低い第４の電位を与える。これにより、
ビット線から第１データが与えられた選択セルでは、大
きなチャネル電流が流れてインパクトイオン化が生じ、
半導体層にホールが保持される。また第２データが与え
られた選択セルでは、柱状半導体層のホールがドレイン
拡散層に放出される。
【００１２】データ読み出しは、固定電位線を基準電位
として、選択ワード線に前記第１のしきい値電圧と第２
のしきい値電圧の間にある前記基準電位より高い第５の
電位を与え、選択されたメモリセルの導通又は非導通を
検出する方式が用いられる。或いは、固定電位線を基準
電位として、選択ワード線に第１及び第２のしきい値電
圧より高く且つ基準電位より高い第５の電位を与え、選
択されたメモリセルの導通度を検出する方式を用いるこ
ともできる。
として、選択ワード線に前記第１のしきい値電圧と第２
のしきい値電圧の間にある前記基準電位より高い第５の
電位を与え、選択されたメモリセルの導通又は非導通を
検出する方式が用いられる。或いは、固定電位線を基準
電位として、選択ワード線に第１及び第２のしきい値電
圧より高く且つ基準電位より高い第５の電位を与え、選
択されたメモリセルの導通度を検出する方式を用いるこ
ともできる。
【００１３】この発明によると、一つのメモリセルは、
電気的にフローティング状態に保持される柱状半導体層
をバルク領域とする一つのトランジスタにより形成され
る。従ってセルサイズを極めて小さくすることができ
る。トランジスタのソースは固定電位線に接続され、ま
た半導体層に対するバックゲートバイアス制御を行うこ
となく、ドレインに接続されたビット線とゲート電極に
接続されたワード線の制御のみによって、読み出し，書
き換え及びリフレッシュの制御が行われる。即ち任意ビ
ット単位でのデータ書き換えも可能である。
電気的にフローティング状態に保持される柱状半導体層
をバルク領域とする一つのトランジスタにより形成され
る。従ってセルサイズを極めて小さくすることができ
る。トランジスタのソースは固定電位線に接続され、ま
た半導体層に対するバックゲートバイアス制御を行うこ
となく、ドレインに接続されたビット線とゲート電極に
接続されたワード線の制御のみによって、読み出し，書
き換え及びリフレッシュの制御が行われる。即ち任意ビ
ット単位でのデータ書き換えも可能である。
【００１４】また、この発明では、柱状半導体層の外周
部をチャネルとして、縦方向に電流を流す縦型トランジ
スタを構成している。従って、通常の平面型トランジス
タと比べて、トランジスタのレイアウト面積が小さいも
のであっても大きなゲート面積を確保することができ
る。前述のようにこの発明では、データ書き込み時のフ
ローティングの半導体層の電位制御をゲート容量を利用
して行うので、縦型トランジスタ構造として大きなゲー
ト面積を確保できることは、有利である。
部をチャネルとして、縦方向に電流を流す縦型トランジ
スタを構成している。従って、通常の平面型トランジス
タと比べて、トランジスタのレイアウト面積が小さいも
のであっても大きなゲート面積を確保することができ
る。前述のようにこの発明では、データ書き込み時のフ
ローティングの半導体層の電位制御をゲート容量を利用
して行うので、縦型トランジスタ構造として大きなゲー
ト面積を確保できることは、有利である。
【００１５】この発明に係る半導体メモリ装置はまた、
１ビットのメモリセルが他から電気的に分離されたフロ
ーティングのバルク領域を持つ一つのトランジスタによ
り構成され、前記トランジスタは、底部に絶縁膜が埋め
込まれた柱状半導体層と、この柱状半導体層を横切って
配設されて上面及び両側面にゲート絶縁膜を介して対向
するように形成されたゲート電極と、前記柱状半導体層
の前記ゲート電極の両側に形成されたドレイン及びソー
ス拡散層とを有し、前記トランジスタのゲート電極はワ
ード線に、ドレイン拡散層はビット線に、ソース拡散層
は固定電位線にそれぞれ接続され、前記トランジスタ
は、前記柱状半導体層に過剰の多数キャリアが蓄積され
た第１のしきい値電圧を有する第１データ状態と、前記
柱状半導体層の過剰の多数キャリアが放出された第２の
しきい値電圧を有する第２データ状態とをダイナミック
に記憶することを特徴とする。
１ビットのメモリセルが他から電気的に分離されたフロ
ーティングのバルク領域を持つ一つのトランジスタによ
り構成され、前記トランジスタは、底部に絶縁膜が埋め
込まれた柱状半導体層と、この柱状半導体層を横切って
配設されて上面及び両側面にゲート絶縁膜を介して対向
するように形成されたゲート電極と、前記柱状半導体層
の前記ゲート電極の両側に形成されたドレイン及びソー
ス拡散層とを有し、前記トランジスタのゲート電極はワ
ード線に、ドレイン拡散層はビット線に、ソース拡散層
は固定電位線にそれぞれ接続され、前記トランジスタ
は、前記柱状半導体層に過剰の多数キャリアが蓄積され
た第１のしきい値電圧を有する第１データ状態と、前記
柱状半導体層の過剰の多数キャリアが放出された第２の
しきい値電圧を有する第２データ状態とをダイナミック
に記憶することを特徴とする。
【００１６】この発明に係る半導体メモリ装置は更に、
１ビットのメモリセルが他から電気的に分離されたフロ
ーティングのバルク領域を持つ一つのトランジスタによ
り構成され、前記トランジスタは、横方向に貫通する空
孔を持って形成された柱状半導体層と、この柱状半導体
層の表面及び前記空孔の内壁面に形成されたゲート絶縁
膜と、前記柱状半導体層の表面を前記空孔の方向に横切
って配設される部分と前記空孔の内部に埋め込まれる部
分とが前記空孔の端部で連続して一体となるゲート電極
と、このゲート電極を挟んで前記柱状半導体層に形成さ
れたソース及びドレイン拡散層とを有し、前記トランジ
スタのゲート電極はワード線に、ドレイン拡散層はビッ
ト線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ、前記トランジスタは、前記柱状半導体層に過剰の多
数キャリアが蓄積された第１のしきい値電圧を有する第
１データ状態と、前記柱状半導体層の過剰の多数キャリ
アが放出された第２のしきい値電圧を有する第２データ
状態とをダイナミックに記憶する。
１ビットのメモリセルが他から電気的に分離されたフロ
ーティングのバルク領域を持つ一つのトランジスタによ
り構成され、前記トランジスタは、横方向に貫通する空
孔を持って形成された柱状半導体層と、この柱状半導体
層の表面及び前記空孔の内壁面に形成されたゲート絶縁
膜と、前記柱状半導体層の表面を前記空孔の方向に横切
って配設される部分と前記空孔の内部に埋め込まれる部
分とが前記空孔の端部で連続して一体となるゲート電極
と、このゲート電極を挟んで前記柱状半導体層に形成さ
れたソース及びドレイン拡散層とを有し、前記トランジ
スタのゲート電極はワード線に、ドレイン拡散層はビッ
ト線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ、前記トランジスタは、前記柱状半導体層に過剰の多
数キャリアが蓄積された第１のしきい値電圧を有する第
１データ状態と、前記柱状半導体層の過剰の多数キャリ
アが放出された第２のしきい値電圧を有する第２データ
状態とをダイナミックに記憶する。
【００１７】この発明は更に、トランジスタが集積形成
された半導体集積回路装置において、前記トランジスタ
は、半導体基板と、この半導体基板に、横方向に貫通す
る空孔を持って形成された柱状半導体層と、この柱状半
導体層の表面及び前記空孔の内壁面に形成されたゲート
絶縁膜と、前記柱状半導体層の表面を前記空孔の方向に
横切って配設される部分と前記空孔の内部に埋め込まれ
る部分とが前記空孔の端部で連続して一体となるゲート
電極と、このゲート電極を挟んで前記柱状半導体層に形
成されたソース及びドレイン拡散層とを有することを特
徴とする。
された半導体集積回路装置において、前記トランジスタ
は、半導体基板と、この半導体基板に、横方向に貫通す
る空孔を持って形成された柱状半導体層と、この柱状半
導体層の表面及び前記空孔の内壁面に形成されたゲート
絶縁膜と、前記柱状半導体層の表面を前記空孔の方向に
横切って配設される部分と前記空孔の内部に埋め込まれ
る部分とが前記空孔の端部で連続して一体となるゲート
電極と、このゲート電極を挟んで前記柱状半導体層に形
成されたソース及びドレイン拡散層とを有することを特
徴とする。
【００１８】この発明はまた、１ビットのメモリセルが
他から電気的に分離されたフローティングのバルク領域
を持つ一つのトランジスタにより構成され、前記トラン
ジスタのゲート電極はワード線に、ドレイン拡散層はビ
ット線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ且つ、前記トランジスタは、前記バルク領域に過剰の
多数キャリアが蓄積された第１のしきい値電圧を有する
第１データ状態と、前記柱状半導体層の過剰の多数キャ
リアが放出された第２のしきい値電圧を有する第２デー
タ状態とをダイナミックに記憶するようにした半導体メ
モリ装置の製造方法であって、半導体基板に、活性層が
形成される部分を覆うように絶縁膜をパターン形成する
工程と、前記半導体基板に前記絶縁膜が内部に埋め込ま
れるように半導体層をエピタキシャル成長させる工程
と、前記半導体層の素子分離領域を前記絶縁膜の位置よ
り深くエッチングして素子分離溝を形成することによ
り、前記絶縁膜が底部に埋め込まれた状態の活性層を形
成する工程と、前記素子分離溝の底部に素子分離絶縁膜
を埋め込む工程と、前記活性層の上面及び両側面にゲー
ト絶縁膜を形成する工程と、前記活性層を横切って上面
及び両側面に対向するようにゲート電極を形成する工程
と、前記活性層に前記ゲート電極に自己整合されたソー
ス及びドレイン拡散層を形成する工程と、を有すること
を特徴とする。
他から電気的に分離されたフローティングのバルク領域
を持つ一つのトランジスタにより構成され、前記トラン
ジスタのゲート電極はワード線に、ドレイン拡散層はビ
ット線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ且つ、前記トランジスタは、前記バルク領域に過剰の
多数キャリアが蓄積された第１のしきい値電圧を有する
第１データ状態と、前記柱状半導体層の過剰の多数キャ
リアが放出された第２のしきい値電圧を有する第２デー
タ状態とをダイナミックに記憶するようにした半導体メ
モリ装置の製造方法であって、半導体基板に、活性層が
形成される部分を覆うように絶縁膜をパターン形成する
工程と、前記半導体基板に前記絶縁膜が内部に埋め込ま
れるように半導体層をエピタキシャル成長させる工程
と、前記半導体層の素子分離領域を前記絶縁膜の位置よ
り深くエッチングして素子分離溝を形成することによ
り、前記絶縁膜が底部に埋め込まれた状態の活性層を形
成する工程と、前記素子分離溝の底部に素子分離絶縁膜
を埋め込む工程と、前記活性層の上面及び両側面にゲー
ト絶縁膜を形成する工程と、前記活性層を横切って上面
及び両側面に対向するようにゲート電極を形成する工程
と、前記活性層に前記ゲート電極に自己整合されたソー
ス及びドレイン拡散層を形成する工程と、を有すること
を特徴とする。
【００１９】この発明は更に、１ビットのメモリセルが
他から電気的に分離されたフローティングのバルク領域
を持つ一つのトランジスタにより構成され、前記トラン
ジスタのゲート電極はワード線に、ドレイン拡散層はビ
ット線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ且つ、前記トランジスタは、前記バルク領域に過剰の
多数キャリアが蓄積された第１のしきい値電圧を有する
第１データ状態と、前記柱状半導体層の過剰の多数キャ
リアが放出された第２のしきい値電圧を有する第２デー
タ状態とをダイナミックに記憶するようにした半導体メ
モリ装置の製造方法であって、半導体基板に、第１の方
向には密に、第１の方向と直交する第２の方向には疎に
トレンチを配列形成する工程と、前記半導体基板をアニ
ール処理して表面マイグレーションを生じさせることに
より、前記トレンチの上部開口が閉じられ、前記半導体
基板に前記第１の方向に連続する空孔が埋め込まれた状
態を形成する工程と、前記半導体基板の素子分離領域に
前記空孔より深い素子分離溝を形成することにより、底
部を前記空孔が貫通した状態の活性層を形成する工程
と、前記素子分離溝に前記空孔の両端を閉じない深さに
素子分離溝を埋め込む工程と、前記活性層の表面及び前
記空孔の内壁面にゲート絶縁膜を形成する工程と、前記
活性層を横切って、前記活性層の上面に対向すると同時
に前記空孔内部に埋め込まれて空孔の上部壁面に対向す
るようにゲート電極を形成する工程と、前記活性層に前
記ゲート電極に自己整合されたソース及びドレイン拡散
層を形成する工程と、を有することを特徴とする。
他から電気的に分離されたフローティングのバルク領域
を持つ一つのトランジスタにより構成され、前記トラン
ジスタのゲート電極はワード線に、ドレイン拡散層はビ
ット線に、ソース拡散層は固定電位線にそれぞれ接続さ
れ且つ、前記トランジスタは、前記バルク領域に過剰の
多数キャリアが蓄積された第１のしきい値電圧を有する
第１データ状態と、前記柱状半導体層の過剰の多数キャ
リアが放出された第２のしきい値電圧を有する第２デー
タ状態とをダイナミックに記憶するようにした半導体メ
モリ装置の製造方法であって、半導体基板に、第１の方
向には密に、第１の方向と直交する第２の方向には疎に
トレンチを配列形成する工程と、前記半導体基板をアニ
ール処理して表面マイグレーションを生じさせることに
より、前記トレンチの上部開口が閉じられ、前記半導体
基板に前記第１の方向に連続する空孔が埋め込まれた状
態を形成する工程と、前記半導体基板の素子分離領域に
前記空孔より深い素子分離溝を形成することにより、底
部を前記空孔が貫通した状態の活性層を形成する工程
と、前記素子分離溝に前記空孔の両端を閉じない深さに
素子分離溝を埋め込む工程と、前記活性層の表面及び前
記空孔の内壁面にゲート絶縁膜を形成する工程と、前記
活性層を横切って、前記活性層の上面に対向すると同時
に前記空孔内部に埋め込まれて空孔の上部壁面に対向す
るようにゲート電極を形成する工程と、前記活性層に前
記ゲート電極に自己整合されたソース及びドレイン拡散
層を形成する工程と、を有することを特徴とする。
【００２０】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
ＤＲＡＭセルアレイのレイアウトであり、図２及び図の
３はそれぞれ、図１のＡ−Ａ’及びＢ−Ｂ’断面図であ
る。ｐ型シリコン基板１を加工することにより、各メモ
リセルＭＣの位置に柱状シリコン層２が形成されてい
る。メモリセルＭＣは、この柱状シリコン層２を用いて
形成された縦型のＭＯＳトランジスタにより構成されて
いる。
の実施の形態を説明する。 ［実施の形態１］図１は、この発明の実施の形態による
ＤＲＡＭセルアレイのレイアウトであり、図２及び図の
３はそれぞれ、図１のＡ−Ａ’及びＢ−Ｂ’断面図であ
る。ｐ型シリコン基板１を加工することにより、各メモ
リセルＭＣの位置に柱状シリコン層２が形成されてい
る。メモリセルＭＣは、この柱状シリコン層２を用いて
形成された縦型のＭＯＳトランジスタにより構成されて
いる。
【００２１】即ち、各メモリセルＭＣのトランジスタ
は、柱状シリコン層２の周囲をゲート絶縁膜２を介して
ゲート電極が取り巻くように形成され、上端部にｎ+型
ドレイン拡散層５が、下端部にｎ+型ソース拡散層６が
それぞれ形成されたＮＭＯＳトランジスタとして構成さ
れている。このトランジスタ構造は、いわゆる”ＳＧ
Ｔ”として、Ｈ．Ｔａｋａｔｏ等による論文”Impact o
f Surrounding Gate Transistor(SGT) for high densit
y LSI's”（IEEE Transactions on Electron Devices,v
ol.38,No.3,pp.573-577,March 1991）により公表されて
いる。
は、柱状シリコン層２の周囲をゲート絶縁膜２を介して
ゲート電極が取り巻くように形成され、上端部にｎ+型
ドレイン拡散層５が、下端部にｎ+型ソース拡散層６が
それぞれ形成されたＮＭＯＳトランジスタとして構成さ
れている。このトランジスタ構造は、いわゆる”ＳＧ
Ｔ”として、Ｈ．Ｔａｋａｔｏ等による論文”Impact o
f Surrounding Gate Transistor(SGT) for high densit
y LSI's”（IEEE Transactions on Electron Devices,v
ol.38,No.3,pp.573-577,March 1991）により公表されて
いる。
【００２２】ここで、柱状シリコン層２の下端部に形成
されるソース拡散層６は、柱状シリコン層２の下端部を
完全に横切って、基板１のｐ型領域と柱状シリコン層２
のｐ型領域とを電気的に分離していることが重要であ
る。これにより、各メモリセルＭＣ毎に、柱状シリコン
層２がフローティング状態に保持されてそのバルク電位
が制御可能とされ、後述するようにこの発明の１トラン
ジスタによるダイナミック記憶動作が可能になる。ま
た、ソース拡散層６は基板１の全面を覆うように形成さ
れ、これが全メモリセルＭＣに共通の固定電位線ＳＳと
なる。
されるソース拡散層６は、柱状シリコン層２の下端部を
完全に横切って、基板１のｐ型領域と柱状シリコン層２
のｐ型領域とを電気的に分離していることが重要であ
る。これにより、各メモリセルＭＣ毎に、柱状シリコン
層２がフローティング状態に保持されてそのバルク電位
が制御可能とされ、後述するようにこの発明の１トラン
ジスタによるダイナミック記憶動作が可能になる。ま
た、ソース拡散層６は基板１の全面を覆うように形成さ
れ、これが全メモリセルＭＣに共通の固定電位線ＳＳと
なる。
【００２３】柱状シリコン層２を取り囲むゲート電極４
は多結晶シリコン膜により形成されるが、このゲート電
極４と同じ多結晶シリコン膜をセルアレイの一方向に連
続的に残すことにより、ゲート電極４を共通接続したワ
ード線（ＷＬ）９が形成される。トランジスタが形成さ
れた面は層間絶縁膜７で覆われ、この上にビット線（Ｂ
Ｌ）８が形成される。ビット線８は、ワード線９と直交
する方向に配設されて、各メモリセルＭＣのドレイン拡
散層４に接続される。
は多結晶シリコン膜により形成されるが、このゲート電
極４と同じ多結晶シリコン膜をセルアレイの一方向に連
続的に残すことにより、ゲート電極４を共通接続したワ
ード線（ＷＬ）９が形成される。トランジスタが形成さ
れた面は層間絶縁膜７で覆われ、この上にビット線（Ｂ
Ｌ）８が形成される。ビット線８は、ワード線９と直交
する方向に配設されて、各メモリセルＭＣのドレイン拡
散層４に接続される。
【００２４】このＤＲＡＭセルアレイは、図１に示すよ
うに、ワード線９及びビット線８をそれぞれ、最小加工
寸法Ｆのライン／スペースで加工した場合、単位セル面
積は、２Ｆ×２Ｆ＝４Ｆ2となる。
うに、ワード線９及びビット線８をそれぞれ、最小加工
寸法Ｆのライン／スペースで加工した場合、単位セル面
積は、２Ｆ×２Ｆ＝４Ｆ2となる。
【００２５】図４はこのＤＲＡＭセルアレイの等価回路
を示している。各メモリセルＭＣは一つのＮＭＯＳトラ
ンジスタのみにより構成され、ドレインがビット線ＢＬ
に、ゲートがワード線ＷＬに接続され、ソースは共通に
固定電位線ＳＳに接続される。この場合、センスアンプ
ＳＡの接続は、オープンビット線方式とされ、センスア
ンプＳＡの両側に配置されるセルアレイの対をなすビッ
ト線ＢＬ，ＢＢＬがセンスアンプＳＡに接続される。従
って、図では省略したが、ビット線ＢＬ，ＢＢＬ側のセ
ルアレイには少なくとも一つずつのダミーセルが配置さ
れる。
を示している。各メモリセルＭＣは一つのＮＭＯＳトラ
ンジスタのみにより構成され、ドレインがビット線ＢＬ
に、ゲートがワード線ＷＬに接続され、ソースは共通に
固定電位線ＳＳに接続される。この場合、センスアンプ
ＳＡの接続は、オープンビット線方式とされ、センスア
ンプＳＡの両側に配置されるセルアレイの対をなすビッ
ト線ＢＬ，ＢＢＬがセンスアンプＳＡに接続される。従
って、図では省略したが、ビット線ＢＬ，ＢＢＬ側のセ
ルアレイには少なくとも一つずつのダミーセルが配置さ
れる。
【００２６】ＮＭＯＳトランジスタからなるＤＲＡＭセ
ルの動作原理は、ＭＯＳトランジスタのバルク領域（他
から絶縁分離されたｐ型柱状シリコン層２）の多数キャ
リアであるホールの過剰蓄積を利用する。即ち、ゲート
電極に所定の正電位を印加し、ドレイン拡散層５から大
きなチャネル電流を流してインパクトイオン化によりホ
ットなキャリアを生成し、シリコン層２の多数キャリア
であるホールを過剰にシリコン層２に保持させる。その
過剰なホールの蓄積状態（熱平衡状態より電位が高い状
態）を例えばデータ“１”とする。ドレイン拡散層５と
シリコン層２の間のｐｎ接合を順方向バイアスして、シ
リコン層２の過剰ホールをドレイン側に放出した状態を
データ“０”とする。
ルの動作原理は、ＭＯＳトランジスタのバルク領域（他
から絶縁分離されたｐ型柱状シリコン層２）の多数キャ
リアであるホールの過剰蓄積を利用する。即ち、ゲート
電極に所定の正電位を印加し、ドレイン拡散層５から大
きなチャネル電流を流してインパクトイオン化によりホ
ットなキャリアを生成し、シリコン層２の多数キャリア
であるホールを過剰にシリコン層２に保持させる。その
過剰なホールの蓄積状態（熱平衡状態より電位が高い状
態）を例えばデータ“１”とする。ドレイン拡散層５と
シリコン層２の間のｐｎ接合を順方向バイアスして、シ
リコン層２の過剰ホールをドレイン側に放出した状態を
データ“０”とする。
【００２７】データ“０”，“１”は、バルク領域の電
位の差であり、ＭＯＳトランジスタのしきい値電圧の差
として記憶される。即ち、ホール蓄積によりバルク領域
の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１
は、データ“０”状態のしきい値電圧Ｖｔｈ０より低
い。バルク領域に多数キャリアであるホールを蓄積した
“１”データ状態を保持するためには、ワード線ＷＬに
は負のバイアス電圧を印加することが必要になる。この
データ保持状態は、逆データの書き込み動作（消去）を
行わない限り、読み出し動作を行っても変わない。即
ち、キャパシタの電荷蓄積を利用する１トランジスタ／
１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可
能である。
位の差であり、ＭＯＳトランジスタのしきい値電圧の差
として記憶される。即ち、ホール蓄積によりバルク領域
の電位が高いデータ“１”状態のしきい値電圧Ｖｔｈ１
は、データ“０”状態のしきい値電圧Ｖｔｈ０より低
い。バルク領域に多数キャリアであるホールを蓄積した
“１”データ状態を保持するためには、ワード線ＷＬに
は負のバイアス電圧を印加することが必要になる。この
データ保持状態は、逆データの書き込み動作（消去）を
行わない限り、読み出し動作を行っても変わない。即
ち、キャパシタの電荷蓄積を利用する１トランジスタ／
１キャパシタのＤＲＡＭと異なり、非破壊読み出しが可
能である。
【００２８】データ読み出しの方式には、いくつか考え
られる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係
は、データ“０”，“１”と関係で図５のようになる。
従ってデータ読み出しの第１の方法は、ワード線ＷＬに
データ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ
１の中間になる読み出し電位を与えて、“０”データの
メモリセルでは電流が流れず、“１”データのメモリセ
ルでは電流が流れることを利用する。具体的には例え
ば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージし
て、その後ワード線ＷＬを駆動する。これにより、図６
に示すように、“０”データの場合、ビット線プリチャ
ージ電位ＶＢＬの変化がなく、“１”データの場合はプ
リチャージ電位ＶＢＬが低下する。
られる。ワード線電位Ｖｗｌとバルク電位ＶＢの関係
は、データ“０”，“１”と関係で図５のようになる。
従ってデータ読み出しの第１の方法は、ワード線ＷＬに
データ“０”，“１”のしきい値電圧Ｖｔｈ０，Ｖｔｈ
１の中間になる読み出し電位を与えて、“０”データの
メモリセルでは電流が流れず、“１”データのメモリセ
ルでは電流が流れることを利用する。具体的には例え
ば、ビット線ＢＬを所定の電位ＶＢＬにプリチャージし
て、その後ワード線ＷＬを駆動する。これにより、図６
に示すように、“０”データの場合、ビット線プリチャ
ージ電位ＶＢＬの変化がなく、“１”データの場合はプ
リチャージ電位ＶＢＬが低下する。
【００２９】第２の読み出し方式は、ワード線ＷＬを立
ち上げてから、ビット線ＢＬに電流を供給して、
“０”，“１”の導通度に応じてビット線電位の上昇速
度が異なることを利用する。簡単には、ビット線ＢＬを
０Ｖにプリチャージし、図７に示すようにワード線ＷＬ
を立ち上げて、ビット線電流を供給する。このとき、ビ
ット線の電位上昇の差をダミーセルを利用して検出する
ことにより、データ判別が可能となる。
ち上げてから、ビット線ＢＬに電流を供給して、
“０”，“１”の導通度に応じてビット線電位の上昇速
度が異なることを利用する。簡単には、ビット線ＢＬを
０Ｖにプリチャージし、図７に示すようにワード線ＷＬ
を立ち上げて、ビット線電流を供給する。このとき、ビ
ット線の電位上昇の差をダミーセルを利用して検出する
ことにより、データ判別が可能となる。
【００３０】第３の読み出し方式は、ビット線ＢＬを所
定の電位にクランプしたときの、“０”，“１”で異な
るビット線電流の差を読む方式である。電流差を読み出
すには、電流−電圧変換回路が必要であるが、最終的に
は電位差を差動増幅して、センス出力を出す。
定の電位にクランプしたときの、“０”，“１”で異な
るビット線電流の差を読む方式である。電流差を読み出
すには、電流−電圧変換回路が必要であるが、最終的に
は電位差を差動増幅して、センス出力を出す。
【００３１】この発明において、選択的に“０”データ
を書き込むためには、即ちメモリセルアレイのなかで選
択されたワード線ＷＬとビット線ＢＬの電位により選択
されたメモリセルのバルク領域のみからホールを放出さ
せるには、ワード線ＷＬとバルク領域の間の容量結合が
本質的になる。データ“１”でバルク領域にホールが過
剰に蓄積された状態は、ワード線ＷＬを十分負方向にバ
イアスして、メモリセルのゲート・バルク間容量が、ゲ
ート酸化膜容量となる状態（即ち表面に空乏層が形成さ
れていない状態）で保持することが必要である。また、
書き込み動作は、“０”，“１”共に、パルス書き込み
として消費電力を減らすことが好ましい。“０”書き込
み時、選択トランジスタのバルク領域からドレインにホ
ール電流が、ドレインからバルク領域に電子電流が流れ
るが、バルク領域にホールが注入されることはない。
を書き込むためには、即ちメモリセルアレイのなかで選
択されたワード線ＷＬとビット線ＢＬの電位により選択
されたメモリセルのバルク領域のみからホールを放出さ
せるには、ワード線ＷＬとバルク領域の間の容量結合が
本質的になる。データ“１”でバルク領域にホールが過
剰に蓄積された状態は、ワード線ＷＬを十分負方向にバ
イアスして、メモリセルのゲート・バルク間容量が、ゲ
ート酸化膜容量となる状態（即ち表面に空乏層が形成さ
れていない状態）で保持することが必要である。また、
書き込み動作は、“０”，“１”共に、パルス書き込み
として消費電力を減らすことが好ましい。“０”書き込
み時、選択トランジスタのバルク領域からドレインにホ
ール電流が、ドレインからバルク領域に電子電流が流れ
るが、バルク領域にホールが注入されることはない。
【００３２】より具体的な動作波形を説明する。図８〜
図１１は、選択セルによるビット線の放電の有無により
データ判別を行う第１の読み出し方式を用いた場合のリ
ード／リフレッシュ及びリード／ライトの動作波形であ
る。各メモリセルＭＣのソースを共通接続した固定電位
線ＳＳに与えられる基準電位は０Ｖとする。図８及び図
９は、それぞれ“１”データ及び“０”データのリード
／リフレッシュ動作である。時刻ｔ１までは、データ保
持状態（非選択状態）であり、ワード線ＷＬには負電位
が与えられている。時刻ｔ１でワード線ＷＬを正の所定
電位に立ち上げる。このときワード線電位は、“０”，
“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定
する。これにより、“１”データの場合、予めプリチャ
ージされていたビット線ＶＢＬは放電により低電位にな
る。“０”データの場合はビット線電位ＶＢＬは保持さ
れる。これにより“１”，“０”データが判別される。
図１１は、選択セルによるビット線の放電の有無により
データ判別を行う第１の読み出し方式を用いた場合のリ
ード／リフレッシュ及びリード／ライトの動作波形であ
る。各メモリセルＭＣのソースを共通接続した固定電位
線ＳＳに与えられる基準電位は０Ｖとする。図８及び図
９は、それぞれ“１”データ及び“０”データのリード
／リフレッシュ動作である。時刻ｔ１までは、データ保
持状態（非選択状態）であり、ワード線ＷＬには負電位
が与えられている。時刻ｔ１でワード線ＷＬを正の所定
電位に立ち上げる。このときワード線電位は、“０”，
“１”データのしきい値Ｖｔｈ０，Ｖｔｈ１の間に設定
する。これにより、“１”データの場合、予めプリチャ
ージされていたビット線ＶＢＬは放電により低電位にな
る。“０”データの場合はビット線電位ＶＢＬは保持さ
れる。これにより“１”，“０”データが判別される。
【００３３】そして、時刻ｔ２で、ワード線ＷＬの電位
を更に高くし、同時に読み出しデータが“１”の場合に
は、ビット線ＢＬに正電位を与え（図８）、読み出しデ
ータが“０”の場合はビット線ＢＬに負電位を与える
（図９）。これにより、選択メモリセルが“１”データ
の場合、大きなチャネル電流が流れてインパクトイオン
化が起こり、バルク領域に過剰ホールが流入して再度
“１”データが書き込まれる。“０”データの場合に
は、ドレイン接合が順方向バイアスになり、バルク領域
のホールが放出されて、再度“０”が書き込まれる。
を更に高くし、同時に読み出しデータが“１”の場合に
は、ビット線ＢＬに正電位を与え（図８）、読み出しデ
ータが“０”の場合はビット線ＢＬに負電位を与える
（図９）。これにより、選択メモリセルが“１”データ
の場合、大きなチャネル電流が流れてインパクトイオン
化が起こり、バルク領域に過剰ホールが流入して再度
“１”データが書き込まれる。“０”データの場合に
は、ドレイン接合が順方向バイアスになり、バルク領域
のホールが放出されて、再度“０”が書き込まれる。
【００３４】そして、時刻ｔ３でワード線ＷＬを負方向
にバイアスして、リード／リフレッシュ動作を終了す
る。“１”データ読み出しを行ったメモリセルと同じビ
ット線ＢＬにつながる他の非選択メモリセルでは、ワー
ド線ＷＬが負電位、従ってバルク領域が負電位に保持さ
れてチャネル電流が流れず、書き込みは生じない。
“０”データ読み出しを行ったメモリセルと同じビット
線ＢＬにつながる他の非選択メモリセルでは、やはりワ
ード線ＷＬが負電位に保持されて、ホール放出は起こら
ない。
にバイアスして、リード／リフレッシュ動作を終了す
る。“１”データ読み出しを行ったメモリセルと同じビ
ット線ＢＬにつながる他の非選択メモリセルでは、ワー
ド線ＷＬが負電位、従ってバルク領域が負電位に保持さ
れてチャネル電流が流れず、書き込みは生じない。
“０”データ読み出しを行ったメモリセルと同じビット
線ＢＬにつながる他の非選択メモリセルでは、やはりワ
ード線ＷＬが負電位に保持されて、ホール放出は起こら
ない。
【００３５】図１０及び図１１は、同じ読み出し方式に
よるそれぞれ“１”データ及び“０”データのリード／
ライト動作である。図１０及び図１１での時刻ｔ１での
読み出し動作はそれぞれ、図８及び図９と同様である。
読み出し後、時刻ｔ２でワード線ＷＬを更に高電位と
し、同じ選択セルに“０”データを書き込む場合には同
時に、ビット線ＢＬに負電位を与え（図１０）、“１”
データを書き込む場合にはビット線ＢＬに正電位を与え
る（図１１）。これにより、“０”データが与えられた
セルでは、ドレイン接合が順方向バイアスになり、バル
ク領域のホールが放出される。“１”データが与えられ
たセルでは、チャネル電流が流れて、インパクトイオン
化が起こり、バルク領域にホールが蓄積される。
よるそれぞれ“１”データ及び“０”データのリード／
ライト動作である。図１０及び図１１での時刻ｔ１での
読み出し動作はそれぞれ、図８及び図９と同様である。
読み出し後、時刻ｔ２でワード線ＷＬを更に高電位と
し、同じ選択セルに“０”データを書き込む場合には同
時に、ビット線ＢＬに負電位を与え（図１０）、“１”
データを書き込む場合にはビット線ＢＬに正電位を与え
る（図１１）。これにより、“０”データが与えられた
セルでは、ドレイン接合が順方向バイアスになり、バル
ク領域のホールが放出される。“１”データが与えられ
たセルでは、チャネル電流が流れて、インパクトイオン
化が起こり、バルク領域にホールが蓄積される。
【００３６】以上のようにこの発明によるＤＲＡＭセル
は、他から電気的に分離されたフローティングのバルク
領域を持つＳＧＴにより構成され、４Ｆ2のセルサイズ
が実現可能である。また、フローティングのバルク領域
の電位制御は、ゲート電極からの容量結合を利用してお
り、バックゲート制御は利用していないし、ソース拡散
層も固定電位である。即ち、読み出し／書き込みの制御
は、ワード線ＷＬとビット線ＢＬのみで行われ、簡単で
ある。更にメモリセルは基本的に非破壊読み出しである
ので、センスアンプをビット線毎に設ける必要がなく、
センスアンプのレイアウトは容易になる。更に電流読み
出し方式であるので、ノイズにも強く、オープンビット
線方式でも読み出しが可能である。
は、他から電気的に分離されたフローティングのバルク
領域を持つＳＧＴにより構成され、４Ｆ2のセルサイズ
が実現可能である。また、フローティングのバルク領域
の電位制御は、ゲート電極からの容量結合を利用してお
り、バックゲート制御は利用していないし、ソース拡散
層も固定電位である。即ち、読み出し／書き込みの制御
は、ワード線ＷＬとビット線ＢＬのみで行われ、簡単で
ある。更にメモリセルは基本的に非破壊読み出しである
ので、センスアンプをビット線毎に設ける必要がなく、
センスアンプのレイアウトは容易になる。更に電流読み
出し方式であるので、ノイズにも強く、オープンビット
線方式でも読み出しが可能である。
【００３７】更に、メモリセルに柱状シリコン層を用い
たＳＧＴを利用することにより、多くの作用効果が得ら
れる。上述したこの発明の動作原理によるメモリセルで
は、バルク電位がワード線（ゲート電極）によく追随し
て変動することが好ましく、これによりバルクに蓄積さ
れた電荷を、ｐｎ接合をオンさせることなく保持するこ
とが可能になる。通常の平面型ＭＯＳトランジスタで
は、ゲート電極即ちワード線とバルク間の容量は、トラ
ンジスタを微細化すればするほど小さくなり、またソー
ス、ドレインのｐｎ接合容量も無視できない。
たＳＧＴを利用することにより、多くの作用効果が得ら
れる。上述したこの発明の動作原理によるメモリセルで
は、バルク電位がワード線（ゲート電極）によく追随し
て変動することが好ましく、これによりバルクに蓄積さ
れた電荷を、ｐｎ接合をオンさせることなく保持するこ
とが可能になる。通常の平面型ＭＯＳトランジスタで
は、ゲート電極即ちワード線とバルク間の容量は、トラ
ンジスタを微細化すればするほど小さくなり、またソー
ス、ドレインのｐｎ接合容量も無視できない。
【００３８】これに対して、ＳＧＴ構造にすると、チャ
ネル領域が柱状シリコン層を取り囲み、且つチャネル長
は柱状シリコン層の高さにより決まるため、リソグラフ
ィにより決まる平面上の寸法とは独立に、大きなチャネ
ル長を得ることができる。言い換えれば、平面面積を大
きくすることなく、ビット線コンタクトとほぼ同面積内
で、大きなチャネル長を実現することができる。従っ
て、ワード線とバルク領域との容量結合を大きくするこ
とができ、ワード線からのバルク電位制御による動作制
御が確実になる。
ネル領域が柱状シリコン層を取り囲み、且つチャネル長
は柱状シリコン層の高さにより決まるため、リソグラフ
ィにより決まる平面上の寸法とは独立に、大きなチャネ
ル長を得ることができる。言い換えれば、平面面積を大
きくすることなく、ビット線コンタクトとほぼ同面積内
で、大きなチャネル長を実現することができる。従っ
て、ワード線とバルク領域との容量結合を大きくするこ
とができ、ワード線からのバルク電位制御による動作制
御が確実になる。
【００３９】また、この発明のメモリセルでは、バルク
電位変化に対してしきい値の変化が大きいことが望まし
い。これも、ＳＧＴ構造を採用することにより容易に実
現可能である。即ち、チャネル中央部の基板不純物濃度
を高く、且つｐｎ接合近傍のチャネル濃度を低くすると
いう基板の厚み方向の濃度分布を与えることにより、接
合リークを小さく抑えながら、基板バイアス効果によ
り、バルク電位変化に対するしきい値変化を大きいもの
とすることができる。更に、ビット線がコンタクトする
柱状シリコン層の上端面積を小さくすることにより、ビ
ット線に接続されるｐｎ接合容量を小さくすることが可
能であり、これも、ワード線とバルク領域の容量カップ
リング比を相対的に大きくする。またこれにより、ビッ
ト線容量も小さくなるので、読み出しや書き込み時のビ
ット線容量の充放電電流が小さくなり、高速化、低消費
電力化が図られる。
電位変化に対してしきい値の変化が大きいことが望まし
い。これも、ＳＧＴ構造を採用することにより容易に実
現可能である。即ち、チャネル中央部の基板不純物濃度
を高く、且つｐｎ接合近傍のチャネル濃度を低くすると
いう基板の厚み方向の濃度分布を与えることにより、接
合リークを小さく抑えながら、基板バイアス効果によ
り、バルク電位変化に対するしきい値変化を大きいもの
とすることができる。更に、ビット線がコンタクトする
柱状シリコン層の上端面積を小さくすることにより、ビ
ット線に接続されるｐｎ接合容量を小さくすることが可
能であり、これも、ワード線とバルク領域の容量カップ
リング比を相対的に大きくする。またこれにより、ビッ
ト線容量も小さくなるので、読み出しや書き込み時のビ
ット線容量の充放電電流が小さくなり、高速化、低消費
電力化が図られる。
【００４０】次に、図１乃至図３で説明したセルアレイ
の具体的な製造工程を、図２の断面に対応する工程断面
図である図１２〜図１７を用いて、以下に説明する。図
１２に示すように、ｐ型のシリコン基板１に、バッファ
用シリコン酸化膜１１を１０ｎｍ程度形成した後、２０
０ｎｍ程度のシリコン窒化膜１２を堆積し、この上にリ
ソグラフィによりレジスト１３をパターン形成する。
の具体的な製造工程を、図２の断面に対応する工程断面
図である図１２〜図１７を用いて、以下に説明する。図
１２に示すように、ｐ型のシリコン基板１に、バッファ
用シリコン酸化膜１１を１０ｎｍ程度形成した後、２０
０ｎｍ程度のシリコン窒化膜１２を堆積し、この上にリ
ソグラフィによりレジスト１３をパターン形成する。
【００４１】続いて、図１３に示すように、レジスト１
３をマスクとして、ＲＩＥによりシリコン窒化膜１２、
シリコン酸化膜１１をエッチングし、更にシリコン基板
１をエッチングして、縦横に走る溝１４を加工し、柱状
シリコン層２を形成する。その後、レジスト１３及びシ
リコン窒化膜１２を除去し、Ａｓをイオン注入して、図
１４に示すように、溝１４及び柱状シリコン層２の上部
にそれぞれソース、ドレインとなる拡散層６，５を形成
する。
３をマスクとして、ＲＩＥによりシリコン窒化膜１２、
シリコン酸化膜１１をエッチングし、更にシリコン基板
１をエッチングして、縦横に走る溝１４を加工し、柱状
シリコン層２を形成する。その後、レジスト１３及びシ
リコン窒化膜１２を除去し、Ａｓをイオン注入して、図
１４に示すように、溝１４及び柱状シリコン層２の上部
にそれぞれソース、ドレインとなる拡散層６，５を形成
する。
【００４２】次に、図１５に示すように、柱状シリコン
層２の外周面に熱酸化によりゲート酸化膜３を形成し、
続いてゲート電極を形成するための多結晶シリコン膜４
０を堆積する。ゲート酸化を含む熱酸化工程及びその後
の熱工程により、溝１４の底部に形成されたｎ+型ソー
ス拡散層６は、横方向に拡散する。これにより、柱状シ
リコン層２のｐ型領域と基板１のｐ型領域はソース拡散
層６により電気的に分離されるようになる。
層２の外周面に熱酸化によりゲート酸化膜３を形成し、
続いてゲート電極を形成するための多結晶シリコン膜４
０を堆積する。ゲート酸化を含む熱酸化工程及びその後
の熱工程により、溝１４の底部に形成されたｎ+型ソー
ス拡散層６は、横方向に拡散する。これにより、柱状シ
リコン層２のｐ型領域と基板１のｐ型領域はソース拡散
層６により電気的に分離されるようになる。
【００４３】その後、ＲＩＥにより多結晶シリコン膜４
０を全面エッチングして、図１６に示すように、柱状シ
リコン層２の側壁のみにゲート電極４を形成する。但し
このエッチング工程で、図１６の面に直交する方向に並
ぶ柱状シリコン層２の間隙部はレジストで覆う。これに
より、図１及び図３に示したように、ゲート電極４を連
結するワード線９が同じ多結晶シリコン膜４０により形
成される。
０を全面エッチングして、図１６に示すように、柱状シ
リコン層２の側壁のみにゲート電極４を形成する。但し
このエッチング工程で、図１６の面に直交する方向に並
ぶ柱状シリコン層２の間隙部はレジストで覆う。これに
より、図１及び図３に示したように、ゲート電極４を連
結するワード線９が同じ多結晶シリコン膜４０により形
成される。
【００４４】この後、図１７に示すようにシリコン酸化
膜を堆積し、これをＣＭＰにより平坦化処理して、層間
絶縁膜７を形成する。その後、図２に示すように、柱状
シリコン層２の位置にコンタクト孔を形成した後、Ａｌ
膜を堆積し、パターニングしてビット線８を形成する。
ビット線８には、Ａｌの他、Ｗ等の他の金属膜或いは多
結晶シリコン等、他の導電材料膜を用い得る。更にこの
後、図示しないが、層間絶縁膜を堆積し、周辺回路との
配線を形成する。柱状シリコン層２の底部に形成される
ソース拡散層６は、セルアレイの周辺部で固定電位とさ
れる信号線、例えば接地線に接続される。
膜を堆積し、これをＣＭＰにより平坦化処理して、層間
絶縁膜７を形成する。その後、図２に示すように、柱状
シリコン層２の位置にコンタクト孔を形成した後、Ａｌ
膜を堆積し、パターニングしてビット線８を形成する。
ビット線８には、Ａｌの他、Ｗ等の他の金属膜或いは多
結晶シリコン等、他の導電材料膜を用い得る。更にこの
後、図示しないが、層間絶縁膜を堆積し、周辺回路との
配線を形成する。柱状シリコン層２の底部に形成される
ソース拡散層６は、セルアレイの周辺部で固定電位とさ
れる信号線、例えば接地線に接続される。
【００４５】以上のような製造プロセスにより、小さい
セル面積でしかも大きなゲート容量を確保した、ＳＧＴ
構造の１トランジスタをメモリセルとするセルアレイを
得ることができる。
セル面積でしかも大きなゲート容量を確保した、ＳＧＴ
構造の１トランジスタをメモリセルとするセルアレイを
得ることができる。
【００４６】上述の例では、ソース拡散層６の横方向拡
散を利用して各柱状シリコン層２を基板１から完全に電
気的に分離するようにした。これは、柱状シリコン層２
の径が十分に小さい場合には容易であるが、ある程度径
が大きい場合には必ずしも容易ではない。その様な場合
には、ソース拡散層６となるｎ+型層を予め基板１内に
作り込んでおくことが好ましい。即ち、シリコン基板１
として、図１８に示すような構造を予め用意する。
散を利用して各柱状シリコン層２を基板１から完全に電
気的に分離するようにした。これは、柱状シリコン層２
の径が十分に小さい場合には容易であるが、ある程度径
が大きい場合には必ずしも容易ではない。その様な場合
には、ソース拡散層６となるｎ+型層を予め基板１内に
作り込んでおくことが好ましい。即ち、シリコン基板１
として、図１８に示すような構造を予め用意する。
【００４７】これは例えば、ｐ型層２０を基板として、
その表面にｎ+型埋め込み層２１を全面形成して、更に
ｐ型シリコン層２１をエピタキシャル成長させることに
より得られる。図１８の基板はまた、ｐ型層２０，２１
としてそれぞれ独立のシリコン基板を用意し、その一方
にｎ+型層２１を形成した後に、これらを直接接着する
ことにより作ることもできる。この様なエピタキシャル
基板或いは貼り合わせ基板を用いて、ｎ+型層２１に達
するまでエッチングを行って、柱状シリコン層を形成す
れば、柱状シリコン層と基板との電気的分離は確実にな
る。
その表面にｎ+型埋め込み層２１を全面形成して、更に
ｐ型シリコン層２１をエピタキシャル成長させることに
より得られる。図１８の基板はまた、ｐ型層２０，２１
としてそれぞれ独立のシリコン基板を用意し、その一方
にｎ+型層２１を形成した後に、これらを直接接着する
ことにより作ることもできる。この様なエピタキシャル
基板或いは貼り合わせ基板を用いて、ｎ+型層２１に達
するまでエッチングを行って、柱状シリコン層を形成す
れば、柱状シリコン層と基板との電気的分離は確実にな
る。
【００４８】また、柱状シリコン層２の底部がｎ+型層
６により完全に閉じられることは必ずしも必要ではな
い。例えば、図１９に示すように、溝底部から延びるｎ
+型層６が完全に柱状シリコン層２を横切らなくても、
破線で示すように、ゼロバイアスで柱状シリコン層２の
周辺から中心に延びる空乏層２３が中心部でつながるよ
うにすれば、柱状シリコン層２のｐ型領域と基板１のｐ
型領域とは電気的に分離される。
６により完全に閉じられることは必ずしも必要ではな
い。例えば、図１９に示すように、溝底部から延びるｎ
+型層６が完全に柱状シリコン層２を横切らなくても、
破線で示すように、ゼロバイアスで柱状シリコン層２の
周辺から中心に延びる空乏層２３が中心部でつながるよ
うにすれば、柱状シリコン層２のｐ型領域と基板１のｐ
型領域とは電気的に分離される。
【００４９】図２０は、別のセルアレイ構造を図２に対
応する断面で示している。この例では、柱状シリコン層
２の上端部を、上に行くほど径が小さくなるようなテー
パ状に加工している。これにより、柱状シリコン層２の
上端部に形成されるドレイン拡散層５とビット線８のコ
ンタクト面積を小さいものとすることができる。
応する断面で示している。この例では、柱状シリコン層
２の上端部を、上に行くほど径が小さくなるようなテー
パ状に加工している。これにより、柱状シリコン層２の
上端部に形成されるドレイン拡散層５とビット線８のコ
ンタクト面積を小さいものとすることができる。
【００５０】更にここまでの例において、ｎ+型ソース
拡散層６及びドレイン拡散層５のｐ型シリコン層２との
間の接合は、好ましくは、階段状接合ではなく、ｎ+型
層から次第に低濃度となるｎ型層を挟んでｐ型層に接合
するような緩傾斜接合（Ｇｒａｄｅｄ Ｊｕｎｃｔｉｏ
ｎ）とする。これにより、接合リークを小さいものとす
ることができ、接合容量も小さくすることができる。ま
た、この様な接合構造を用いたとしても、平面型トラン
ジスタと異なり、チャネル長は柱状シリコン層の高さに
より確保することができるから、チャネル中央部のｐ型
不純物濃度を十分高く保持することができる。従って、
ゲート容量を利用したバルク電位制御によるダイナミッ
ク記憶動作にとって好都合となる。
拡散層６及びドレイン拡散層５のｐ型シリコン層２との
間の接合は、好ましくは、階段状接合ではなく、ｎ+型
層から次第に低濃度となるｎ型層を挟んでｐ型層に接合
するような緩傾斜接合（Ｇｒａｄｅｄ Ｊｕｎｃｔｉｏ
ｎ）とする。これにより、接合リークを小さいものとす
ることができ、接合容量も小さくすることができる。ま
た、この様な接合構造を用いたとしても、平面型トラン
ジスタと異なり、チャネル長は柱状シリコン層の高さに
より確保することができるから、チャネル中央部のｐ型
不純物濃度を十分高く保持することができる。従って、
ゲート容量を利用したバルク電位制御によるダイナミッ
ク記憶動作にとって好都合となる。
【００５１】［実施の形態２］上記実施の形態１では、
柱状シリコン層の側周面をチャネル領域とするＳＧＴ構
造のトランジスタをメモリセルＭＣとして用いた。これ
に対して、実施の形態２では、柱状シリコン層を用いた
一つのトランジスタをメモリセルＭＣとすることは同じ
であるが、そのトランジスタ構造は、図２１のようなも
のとする。即ち、シリコン基板１０１上に凸型に形成さ
れた柱状シリコン層１０２を活性層として用い、この柱
状シリコン層１０２を横切って、上面及び両側面にゲー
ト絶縁膜１０３を介して対向するようにゲート電極１０
４が配設され、このゲート電極１０５の両側にドレイン
及びソース拡散層が形成される。但し、柱状シリコン層
１０２はその底部に絶縁膜が埋め込まれて、フローティ
ング状態に保持されるようにする。
柱状シリコン層の側周面をチャネル領域とするＳＧＴ構
造のトランジスタをメモリセルＭＣとして用いた。これ
に対して、実施の形態２では、柱状シリコン層を用いた
一つのトランジスタをメモリセルＭＣとすることは同じ
であるが、そのトランジスタ構造は、図２１のようなも
のとする。即ち、シリコン基板１０１上に凸型に形成さ
れた柱状シリコン層１０２を活性層として用い、この柱
状シリコン層１０２を横切って、上面及び両側面にゲー
ト絶縁膜１０３を介して対向するようにゲート電極１０
４が配設され、このゲート電極１０５の両側にドレイン
及びソース拡散層が形成される。但し、柱状シリコン層
１０２はその底部に絶縁膜が埋め込まれて、フローティ
ング状態に保持されるようにする。
【００５２】図２２は、この実施の形態によるＤＲＡＭ
セルアレイのレイアウトを示し、図２３及び図２４はそ
れぞれ、図２２のＡ−Ａ’及びＢ−Ｂ’断面図を示して
いる。柱状シリコン層１０２は、後に説明するように、
シリコン基板１０１上にエピタキシャル成長させたｐ型
シリコン層を用いている。このｐ型シリコン層を加工し
て得られる凸型シリコン層である活性層１０２は、ビッ
ト線方向に隣接するメモリセルＭＣでドレイン拡散層を
共有し、ワード線方向にソース拡散層を共通ソース線と
して連続的に形成するために、格子状パターンでレイア
ウトされる。
セルアレイのレイアウトを示し、図２３及び図２４はそ
れぞれ、図２２のＡ−Ａ’及びＢ−Ｂ’断面図を示して
いる。柱状シリコン層１０２は、後に説明するように、
シリコン基板１０１上にエピタキシャル成長させたｐ型
シリコン層を用いている。このｐ型シリコン層を加工し
て得られる凸型シリコン層である活性層１０２は、ビッ
ト線方向に隣接するメモリセルＭＣでドレイン拡散層を
共有し、ワード線方向にソース拡散層を共通ソース線と
して連続的に形成するために、格子状パターンでレイア
ウトされる。
【００５３】活性層１０２の底部にはシリコン酸化膜１
１０が埋め込まれる。素子分離領域にもシリコン酸化膜
１１１が埋め込まれる。そして、活性層１０２を横切
り、その３面に対向するようにワード線となるゲート電
極１０４が配設される。ゲート電極１０４に自己整合的
にｎ+型ソース、ドレイン拡散層１０５が形成される。
トランジスタが形成された面は層間絶縁膜１０６で覆わ
れ、この上にビット線１０７が配設される。
１０が埋め込まれる。素子分離領域にもシリコン酸化膜
１１１が埋め込まれる。そして、活性層１０２を横切
り、その３面に対向するようにワード線となるゲート電
極１０４が配設される。ゲート電極１０４に自己整合的
にｎ+型ソース、ドレイン拡散層１０５が形成される。
トランジスタが形成された面は層間絶縁膜１０６で覆わ
れ、この上にビット線１０７が配設される。
【００５４】この様に、一つのＮＭＯＳトランジスタを
メモリセルＭＣとして構成されるＤＲＡＭセルアレイの
動作原理は、先の実施の形態１と同様である。先の実施
の形態１で説明したように、データ書き込み／読み出し
動作において、ゲート電極からのフローティングのバル
ク領域への容量結合の大きさが重要である。この実施の
形態の場合も、ゲート電極１０４は柱状シリコン層から
なる活性層１０２の３面に対向させているため、大きな
結合容量が得られ、好ましい特性が得られる。
メモリセルＭＣとして構成されるＤＲＡＭセルアレイの
動作原理は、先の実施の形態１と同様である。先の実施
の形態１で説明したように、データ書き込み／読み出し
動作において、ゲート電極からのフローティングのバル
ク領域への容量結合の大きさが重要である。この実施の
形態の場合も、ゲート電極１０４は柱状シリコン層から
なる活性層１０２の３面に対向させているため、大きな
結合容量が得られ、好ましい特性が得られる。
【００５５】この実施の形態２のセルアレイ構造を得る
ための製造工程を、図２３の断面に対応する断面を用い
た図２５以下を参照して、説明する。図２５に示すよう
に、シリコン基板１０１の表面に、後に格子状パターン
の活性領域となるシリコン層を形成すべき領域に、合わ
せずれに対する余裕をもってシリコン酸化膜１１０をパ
ターン形成する。そして、このシリコン基板１０１上
に、図２６に示すように、ｐ型シリコン層１０２０をエ
ピタキシャル成長させる。
ための製造工程を、図２３の断面に対応する断面を用い
た図２５以下を参照して、説明する。図２５に示すよう
に、シリコン基板１０１の表面に、後に格子状パターン
の活性領域となるシリコン層を形成すべき領域に、合わ
せずれに対する余裕をもってシリコン酸化膜１１０をパ
ターン形成する。そして、このシリコン基板１０１上
に、図２６に示すように、ｐ型シリコン層１０２０をエ
ピタキシャル成長させる。
【００５６】次に、図２７に示すように、シリコン層１
０２０上にバッファ用シリコン酸化膜１２０、シリコン
窒化膜１２１を堆積し、この上にリソグラフィにより活
性領域となるべき領域を覆うレジスト１２３をパターン
形成する。このレジスト１２３を用いたＲＩＥにより、
シリコン窒化膜１２２、シリコン酸化膜１２１、シリコ
ン層１０２０を順次エッチングする。引き続き、シリコ
ン酸化膜１１０をエッチングし、露出したシリコン基板
１０１を所定の深さまでエッチングする。
０２０上にバッファ用シリコン酸化膜１２０、シリコン
窒化膜１２１を堆積し、この上にリソグラフィにより活
性領域となるべき領域を覆うレジスト１２３をパターン
形成する。このレジスト１２３を用いたＲＩＥにより、
シリコン窒化膜１２２、シリコン酸化膜１２１、シリコ
ン層１０２０を順次エッチングする。引き続き、シリコ
ン酸化膜１１０をエッチングし、露出したシリコン基板
１０１を所定の深さまでエッチングする。
【００５７】これにより、エピタキシャル成長層である
ｐ型シリコン層１０２０を凸型の格子状パターンに加工
した活性層１０２が得られる。その底部にはシリコン酸
化膜１１０が埋め込まれる。この後、シリコン酸化膜１
１１を堆積し、ＣＭＰ処理により平坦化した後、ＲＩＥ
によりシリコン酸化膜１１１をエッチバックして、図２
８に示すように、略シリコン酸化膜１１０の表面位置ま
で埋め込む。このシリコン酸化膜１１１は、各トランジ
スタの横方向を分離する素子分離絶縁膜となる。
ｐ型シリコン層１０２０を凸型の格子状パターンに加工
した活性層１０２が得られる。その底部にはシリコン酸
化膜１１０が埋め込まれる。この後、シリコン酸化膜１
１１を堆積し、ＣＭＰ処理により平坦化した後、ＲＩＥ
によりシリコン酸化膜１１１をエッチバックして、図２
８に示すように、略シリコン酸化膜１１０の表面位置ま
で埋め込む。このシリコン酸化膜１１１は、各トランジ
スタの横方向を分離する素子分離絶縁膜となる。
【００５８】図２８の状態を斜視図で示すと、図３０の
ようになる。ｐ型の活性層１０２は、格子状パターンに
形成され、間隙部には素子分離絶縁膜が埋め込まれる。
続いて、図２９に示すように、ｐ型活性層１０２の表面
（上面及び両側面の３面）にゲート絶縁膜１０３を形成
した後、多結晶シリコン膜を堆積し、これをパターニン
グして、ワード線となるゲート電極１０４を形成する。
ようになる。ｐ型の活性層１０２は、格子状パターンに
形成され、間隙部には素子分離絶縁膜が埋め込まれる。
続いて、図２９に示すように、ｐ型活性層１０２の表面
（上面及び両側面の３面）にゲート絶縁膜１０３を形成
した後、多結晶シリコン膜を堆積し、これをパターニン
グして、ワード線となるゲート電極１０４を形成する。
【００５９】この後は、図２４に示すように、ゲート電
極１０４をマスクとしてＡｓのイオン注入を行って、ソ
ース、ドレイン拡散層１０５を形成する。これらの拡散
層１０５は、図２４に示すように、埋め込まれたシリコ
ン酸化膜１１０に達する深さとする。これにより、各ト
ランジスタのｐ型バルク領域は、独立して電位制御可能
なフローティング状態にできる。そして、層間絶縁膜１
０６を堆積し、これにドレイン拡散層位置にコンタクト
孔を開けて、ワード線と直交するようにビット線１０７
を形成する。
極１０４をマスクとしてＡｓのイオン注入を行って、ソ
ース、ドレイン拡散層１０５を形成する。これらの拡散
層１０５は、図２４に示すように、埋め込まれたシリコ
ン酸化膜１１０に達する深さとする。これにより、各ト
ランジスタのｐ型バルク領域は、独立して電位制御可能
なフローティング状態にできる。そして、層間絶縁膜１
０６を堆積し、これにドレイン拡散層位置にコンタクト
孔を開けて、ワード線と直交するようにビット線１０７
を形成する。
【００６０】［実施の形態３］図３１は、更に別のトラ
ンジスタ構造を用いてメモリセルＭＣを構成する実施の
形態である。シリコン基板２０１上に形成される活性層
２０２に対して、その上下面及び両側面にゲート絶縁膜
２０３が形成され、ゲート電極２０４は、この活性層２
０２を横切って、且つ活性層２０２の上下面及び側面に
対向するように配設される。そして、ゲート電極２０４
の両側にソース、ドレイン拡散層が形成される。図で
は、活性層２０２は、基板２０１から浮いた状態に示さ
れているが、実際には後に説明するように、この構造
は、シリコン基板内部に空孔を形成する技術を利用して
作られるもので、活性層２０２が浮いている訳ではな
い。
ンジスタ構造を用いてメモリセルＭＣを構成する実施の
形態である。シリコン基板２０１上に形成される活性層
２０２に対して、その上下面及び両側面にゲート絶縁膜
２０３が形成され、ゲート電極２０４は、この活性層２
０２を横切って、且つ活性層２０２の上下面及び側面に
対向するように配設される。そして、ゲート電極２０４
の両側にソース、ドレイン拡散層が形成される。図で
は、活性層２０２は、基板２０１から浮いた状態に示さ
れているが、実際には後に説明するように、この構造
は、シリコン基板内部に空孔を形成する技術を利用して
作られるもので、活性層２０２が浮いている訳ではな
い。
【００６１】この実施の形態の場合も、一つのＮＭＯＳ
トランジスタをメモリセルＭＣとしてＤＲＡＭセルアレ
イが構成され、そのデータ書き込み及び読み出しは実施
の形態１，２と同様に行われる。この場合も先の実施の
形態１で説明したように、データ書き込み／読み出し動
作において、ゲート電極からのフローティングのバルク
領域への容量結合の大きさが重要である。ゲート電極２
０４は柱状シリコン層からなる活性層２０２の上下面に
対向させているため、大きな結合容量が得られ、好まし
い特性が得られる。
トランジスタをメモリセルＭＣとしてＤＲＡＭセルアレ
イが構成され、そのデータ書き込み及び読み出しは実施
の形態１，２と同様に行われる。この場合も先の実施の
形態１で説明したように、データ書き込み／読み出し動
作において、ゲート電極からのフローティングのバルク
領域への容量結合の大きさが重要である。ゲート電極２
０４は柱状シリコン層からなる活性層２０２の上下面に
対向させているため、大きな結合容量が得られ、好まし
い特性が得られる。
【００６２】具体的にこの実施の形態３によるＤＲＡＭ
セルアレイの製造工程を図３２Ａ以下を用いて説明す
る。まず、シリコン基板２０１に、パイプ状に走る空孔
を埋め込み形成する。そのためには、図３２Ａ及びその
Ａ−Ａ’断面図である図３２Ｂに示すように、シリコン
基板２０１に、トレンチ型ＤＲＡＭで用いられていると
同様の技術により、後にワード線が形成される領域にそ
のワード線方向に沿って多数のトレンチ３０４を形成す
る。即ち、バッファ用シリコン酸化膜３０１、シリコン
窒化膜３０２を堆積し、この上にレジスト３０３をパタ
ーン形成し、シリコン基板３０１をＲＩＥによりエッチ
ングして、トレンチ３０４を形成する。トレンチ３０４
の配列は、ワード線の方向には密に、これと直交する方
向には疎にする。トレンチ３０４の深さは、径の数倍程
度とする。
セルアレイの製造工程を図３２Ａ以下を用いて説明す
る。まず、シリコン基板２０１に、パイプ状に走る空孔
を埋め込み形成する。そのためには、図３２Ａ及びその
Ａ−Ａ’断面図である図３２Ｂに示すように、シリコン
基板２０１に、トレンチ型ＤＲＡＭで用いられていると
同様の技術により、後にワード線が形成される領域にそ
のワード線方向に沿って多数のトレンチ３０４を形成す
る。即ち、バッファ用シリコン酸化膜３０１、シリコン
窒化膜３０２を堆積し、この上にレジスト３０３をパタ
ーン形成し、シリコン基板３０１をＲＩＥによりエッチ
ングして、トレンチ３０４を形成する。トレンチ３０４
の配列は、ワード線の方向には密に、これと直交する方
向には疎にする。トレンチ３０４の深さは、径の数倍程
度とする。
【００６３】そして、レジスト３０３を除去し、更にシ
リコン窒化膜３０２及びシリコン酸化膜３０１を除去し
た後、水素雰囲気中、１１００℃程度のアニールを行
う。このとき、表面マイグレーションが生じ、シリコン
原子の移動によって、トレンチ３０４の開口が閉じら
れ、密にトレンチが配列された方向には空洞がパイプ状
に連続する複数本の空孔３０５が埋め込まれた状態が形
成される。図３３Ａと図３３Ｂはこの状態のレイアウト
とそのＡ−Ａ’断面図である。
リコン窒化膜３０２及びシリコン酸化膜３０１を除去し
た後、水素雰囲気中、１１００℃程度のアニールを行
う。このとき、表面マイグレーションが生じ、シリコン
原子の移動によって、トレンチ３０４の開口が閉じら
れ、密にトレンチが配列された方向には空洞がパイプ状
に連続する複数本の空孔３０５が埋め込まれた状態が形
成される。図３３Ａと図３３Ｂはこの状態のレイアウト
とそのＡ−Ａ’断面図である。
【００６４】この様に、シリコン基板内部にパイプ状空
孔を形成する技術については、Ｔ．Ｓａｔｏ等により発
表された論文”A New Substrate Engineering for Form
ation Empty Space in Silicon(ESS) Induced by Silic
on Surface Migration”（IEDM'99 Technical Digest,p
p.517-520）に詳しい。
孔を形成する技術については、Ｔ．Ｓａｔｏ等により発
表された論文”A New Substrate Engineering for Form
ation Empty Space in Silicon(ESS) Induced by Silic
on Surface Migration”（IEDM'99 Technical Digest,p
p.517-520）に詳しい。
【００６５】この様に、空孔３０４が埋め込まれたシリ
コン基板２０１を用いて、図３４に示すように、素子分
離領域３０６によって格子状に区画された活性領域を形
成し、空孔３０５に重なる状態のワード線２０４、これ
と直交するビット線２０５を配設したセルアレイを構成
する。具体的に、図３４のＡ−Ａ’断面，Ｂ−Ｂ’断面
に対応する図３５Ａ，図３５Ｂ〜図３９Ａ，図３９Ｂを
用いて、素子分離工程から素子形成工程を以下に説明す
る。
コン基板２０１を用いて、図３４に示すように、素子分
離領域３０６によって格子状に区画された活性領域を形
成し、空孔３０５に重なる状態のワード線２０４、これ
と直交するビット線２０５を配設したセルアレイを構成
する。具体的に、図３４のＡ−Ａ’断面，Ｂ−Ｂ’断面
に対応する図３５Ａ，図３５Ｂ〜図３９Ａ，図３９Ｂを
用いて、素子分離工程から素子形成工程を以下に説明す
る。
【００６６】まず、図３５Ａ及び図３５Ｂに示すよう
に、シリコン酸化膜３１０とシリコン窒化膜３１１を堆
積し、この上に活性層領域を覆うようにレジスト３１２
をパターン形成する。そして、シリコン窒化膜３１１、
シリコン酸化膜３１０をＲＩＥによりエッチングし、更
にシリコン基板２０１をエッチングして、素子分離溝３
１３を加工する。素子分離溝３１３の深さは、空孔３０
５より深くなるようにする。これにより、空孔３０５が
横方向に貫通する状態の柱状（凸型）の活性層２０２が
各トランジスタ形成領域に形成される。実際には活性層
２０２は、ビット線方向に隣接するトランジスタのドレ
イン拡散層を共通に形成し、またソース拡散層をワード
線方向に共通に形成するために、先の実施の形態２と同
様に、格子状に連続するパターンとして形成されること
になる。
に、シリコン酸化膜３１０とシリコン窒化膜３１１を堆
積し、この上に活性層領域を覆うようにレジスト３１２
をパターン形成する。そして、シリコン窒化膜３１１、
シリコン酸化膜３１０をＲＩＥによりエッチングし、更
にシリコン基板２０１をエッチングして、素子分離溝３
１３を加工する。素子分離溝３１３の深さは、空孔３０
５より深くなるようにする。これにより、空孔３０５が
横方向に貫通する状態の柱状（凸型）の活性層２０２が
各トランジスタ形成領域に形成される。実際には活性層
２０２は、ビット線方向に隣接するトランジスタのドレ
イン拡散層を共通に形成し、またソース拡散層をワード
線方向に共通に形成するために、先の実施の形態２と同
様に、格子状に連続するパターンとして形成されること
になる。
【００６７】この後、図３６Ａ及び図３６Ｂに示すよう
に、シリコン窒化膜３１１及びシリコン酸化膜３１０を
エッチング除去し、改めてシリコン酸化膜３１５を堆積
し、これをエッチバックして、素子分離溝３１３内に素
子分離絶縁膜として埋め込む。シリコン酸化膜３１５の
表面は、空孔３０５の底部に略一致する状態とし、活性
層２０２を貫通する空孔３０５の開口端を閉じないよう
にする。
に、シリコン窒化膜３１１及びシリコン酸化膜３１０を
エッチング除去し、改めてシリコン酸化膜３１５を堆積
し、これをエッチバックして、素子分離溝３１３内に素
子分離絶縁膜として埋め込む。シリコン酸化膜３１５の
表面は、空孔３０５の底部に略一致する状態とし、活性
層２０２を貫通する空孔３０５の開口端を閉じないよう
にする。
【００６８】この後、図３７Ａ及び図３７Ｂに示すよう
に、ゲート絶縁膜２０３を形成し、空孔３０５に沿って
ワード線となる多結晶シリコン膜によるゲート電極２０
４をパターン形成する。ゲート電極２０４の上面は、シ
リコン窒化膜３１６で覆われた状態とする。ゲート絶縁
膜２０３は、熱酸化により形成した場合、活性層２０２
の上面のみならず、空孔３０５の内壁にも形成される。
また、ゲート電極２０４は、空孔３０５にも埋め込まれ
る。即ち、活性層２０２の上面に形成されるゲート電極
部２０４ａと、空孔３０５内に埋め込まれるゲート電極
部２０４ｂとが空孔３０５の端部で一体につながり、ワ
ード線として連続する。言い換えれば、活性層２０２の
上下面更にこれに連続する側面をチャネルとして、トラ
ンジスタが形成される。このトランジスタ構造は、先の
実施の形態１におけるＳＧＴ構造を９０°回転させた状
態になる。
に、ゲート絶縁膜２０３を形成し、空孔３０５に沿って
ワード線となる多結晶シリコン膜によるゲート電極２０
４をパターン形成する。ゲート電極２０４の上面は、シ
リコン窒化膜３１６で覆われた状態とする。ゲート絶縁
膜２０３は、熱酸化により形成した場合、活性層２０２
の上面のみならず、空孔３０５の内壁にも形成される。
また、ゲート電極２０４は、空孔３０５にも埋め込まれ
る。即ち、活性層２０２の上面に形成されるゲート電極
部２０４ａと、空孔３０５内に埋め込まれるゲート電極
部２０４ｂとが空孔３０５の端部で一体につながり、ワ
ード線として連続する。言い換えれば、活性層２０２の
上下面更にこれに連続する側面をチャネルとして、トラ
ンジスタが形成される。このトランジスタ構造は、先の
実施の形態１におけるＳＧＴ構造を９０°回転させた状
態になる。
【００６９】その後、図３８Ａ及び図３８Ｂに示すよう
に、シリコン窒化膜３１７を堆積してＲＩＥによりエッ
チバックすることにより、ゲート電極側壁のみに残し、
Ａｓイオンの注入により、ソース、ドレイン拡散層２０
６を形成する。ソース、ドレイン拡散層２０６は、空孔
３０５の上端位置より深くする。これにより、各トラン
ジスタのバルク領域は、ゲート絶縁膜２０３、拡散層及
び素子分離絶縁膜により互いに電気的に分離されて、フ
ローティング状態に保つことが可能になる。
に、シリコン窒化膜３１７を堆積してＲＩＥによりエッ
チバックすることにより、ゲート電極側壁のみに残し、
Ａｓイオンの注入により、ソース、ドレイン拡散層２０
６を形成する。ソース、ドレイン拡散層２０６は、空孔
３０５の上端位置より深くする。これにより、各トラン
ジスタのバルク領域は、ゲート絶縁膜２０３、拡散層及
び素子分離絶縁膜により互いに電気的に分離されて、フ
ローティング状態に保つことが可能になる。
【００７０】その後、図３９Ａ及び図３９Ｂに示すよう
に、層間絶縁膜２０７を堆積し、ドレイン拡散層領域に
コンタクト孔を開けて、ワード線と直交する方向にビッ
ト線２０５を配設する。このときビット線コンタクトと
ワード線の合わせずれにより、コンタクトがワード線に
かかっても、ワード線の上面及び側面にはシリコン窒化
膜があるため、これがコンタクトのシリコン酸化膜エッ
チング時の保護膜となり、ビット線とワード線の短絡が
防止される。これにより、ワード線を最小ピッチで配設
することが可能になる。この実施の形態による１トラン
ジスタのメモリセルＭＣも実施の形態１と同様の原理
で、ダイナミックな書き込み／読み出しが行われる。Ｓ
ＧＴ構造の場合と同様に、ゲート電極はシリコン層を取
り囲む状態で４面に対向して形成されるため、小さいセ
ル面積で大きなゲート容量が得られ、従って好ましい書
き込み、読み出し特性が得られる。
に、層間絶縁膜２０７を堆積し、ドレイン拡散層領域に
コンタクト孔を開けて、ワード線と直交する方向にビッ
ト線２０５を配設する。このときビット線コンタクトと
ワード線の合わせずれにより、コンタクトがワード線に
かかっても、ワード線の上面及び側面にはシリコン窒化
膜があるため、これがコンタクトのシリコン酸化膜エッ
チング時の保護膜となり、ビット線とワード線の短絡が
防止される。これにより、ワード線を最小ピッチで配設
することが可能になる。この実施の形態による１トラン
ジスタのメモリセルＭＣも実施の形態１と同様の原理
で、ダイナミックな書き込み／読み出しが行われる。Ｓ
ＧＴ構造の場合と同様に、ゲート電極はシリコン層を取
り囲む状態で４面に対向して形成されるため、小さいセ
ル面積で大きなゲート容量が得られ、従って好ましい書
き込み、読み出し特性が得られる。
【００７１】なおこの実施の形態２，３によるトランジ
スタ構造は、１トランジスタのＤＲＡＭセルに限らず、
より一般的に、小さい面積で大きなゲート容量を持つト
ランジスタを集積した集積回路に適用することができ
る。また実施の形態３の場合、シリコン層の上下を同時
にチャネルとして利用しているが、いずれか一方のみを
チャネルとして利用することも可能である。例えば、空
孔３０５の上壁のみをチャネルとするトランジスタを形
成することもできる。
スタ構造は、１トランジスタのＤＲＡＭセルに限らず、
より一般的に、小さい面積で大きなゲート容量を持つト
ランジスタを集積した集積回路に適用することができ
る。また実施の形態３の場合、シリコン層の上下を同時
にチャネルとして利用しているが、いずれか一方のみを
チャネルとして利用することも可能である。例えば、空
孔３０５の上壁のみをチャネルとするトランジスタを形
成することもできる。
【００７２】
【発明の効果】以上述べたようにこの発明によれば、小
さいセル面積で大きなゲート容量を持つ１トランジスタ
のメモリセルを用いて、少ない信号線で二値データのダ
イナミック記憶を可能とした半導体メモリ装置を提供す
ることができる。
さいセル面積で大きなゲート容量を持つ１トランジスタ
のメモリセルを用いて、少ない信号線で二値データのダ
イナミック記憶を可能とした半導体メモリ装置を提供す
ることができる。
【図１】この発明の実施の形態によるＤＲＡＭセルアレ
イのレイアウトを示す図である。
イのレイアウトを示す図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】同ＤＲＡＭセルアレイの等価回路図である。
【図５】同ＤＲＡＭセルのワード線電位とバルク電位の
関係を示す図である。
関係を示す図である。
【図６】同ＤＲＡＭセルのデータ読み出し方式を説明す
るための図である。
るための図である。
【図７】同ＤＲＡＭセルのデータ読み出し方式を説明す
るための図である。
るための図である。
【図８】同ＤＲＡＭセルの“１”データ読み出し／リフ
レッシュの動作波形である。
レッシュの動作波形である。
【図９】同じく“０”データ読み出し／リフレッシュの
動作波形である。
動作波形である。
【図１０】同じく“１”データ読み出し／“０”データ
書き込みの動作波形である。
書き込みの動作波形である。
【図１１】同じく“０”データ読み出し／“１”データ
書き込みの動作波形である。
書き込みの動作波形である。
【図１２】同ＤＲＡＭセルアレイの製造工程を示す図で
ある。
ある。
【図１３】同ＤＲＡＭセルアレイの製造工程を示す図で
ある。
ある。
【図１４】同ＤＲＡＭセルアレイの製造工程を示す図で
ある。
ある。
【図１５】同ＤＲＡＭセルアレイの製造工程を示す図で
ある。
ある。
【図１６】同ＤＲＡＭセルアレイの製造工程を示す図で
ある。
ある。
【図１７】同ＤＲＡＭセルアレイの製造工程を示す図で
ある。
ある。
【図１８】他の基板構造を示す図である。
【図１９】他のＤＲＡＭセルアレイの断面図である。
【図２０】他のＤＲＡＭセルアレイの断面図である。
【図２１】他の実施の形態によるメモリセル構造を示す
図である。
図である。
【図２２】同実施の形態によるＤＲＡＭセルアレイのレ
イアウトを示す図である。
イアウトを示す図である。
【図２３】図２２のＢ−Ｂ’断面図である。
【図２４】図２２のＡ−Ａ’断面図である阿。
【図２５】同実施の形態によるＤＲＡＭセルアレイの製
造工程を示す図である。
造工程を示す図である。
【図２６】同実施の形態によるＤＲＡＭセルアレイの製
造工程を示す図である。
造工程を示す図である。
【図２７】同実施の形態によるＤＲＡＭセルアレイの製
造工程を示す図である。
造工程を示す図である。
【図２８】同実施の形態によるＤＲＡＭセルアレイの製
造工程を示す図である。
造工程を示す図である。
【図２９】同実施の形態によるＤＲＡＭセルアレイの製
造工程を示す図である。
造工程を示す図である。
【図３０】図２８の工程で得られる構造の斜視図であ
る。
る。
【図３１】他の実施の形態によるメモリセル構造を示す
図である。
図である。
【図３２Ａ】同実施の形態による基板前処理工程を示す
平面図である。
平面図である。
【図３２Ｂ】図３２ＡのＡ−Ａ’断面図である。
【図３３Ａ】同実施の形態による基板前処理工程を示す
平面図である。
平面図である。
【図３３Ｂ】図３３ＡのＡ−Ａ’断面図である。
【図３４】同実施の形態によるＤＲＡＭセルアレイの平
面図である。
面図である。
【図３５Ａ】同実施の形態の製造工程を示す図３４のＡ
−Ａ’断面図である。
−Ａ’断面図である。
【図３５Ｂ】同実施の形態の製造工程を示す図３４のＢ
−Ｂ’断面図である。
−Ｂ’断面図である。
【図３６Ａ】同実施の形態の製造工程を示す図３４のＡ
−Ａ’断面図である。
−Ａ’断面図である。
【図３６Ｂ】同実施の形態の製造工程を示す図３４のＢ
−Ｂ’断面図である。
−Ｂ’断面図である。
【図３７Ａ】同実施の形態の製造工程を示す図３４のＡ
−Ａ’断面図である。
−Ａ’断面図である。
【図３７Ｂ】同実施の形態の製造工程を示す図３４のＢ
−Ｂ’断面図である。
−Ｂ’断面図である。
【図３８Ａ】同実施の形態の製造工程を示す図３４のＡ
−Ａ’断面図である。
−Ａ’断面図である。
【図３８Ｂ】同実施の形態の製造工程を示す図３４のＢ
−Ｂ’断面図である。
−Ｂ’断面図である。
【図３９Ａ】同実施の形態の製造工程を示す図３４のＡ
−Ａ’断面図である。
−Ａ’断面図である。
【図３９Ｂ】同実施の形態の製造工程を示す図３４のＢ
−Ｂ’断面図である。
−Ｂ’断面図である。
１…ｐ型シリコン基板、２…柱状シリコン層、３…ゲー
ト酸化膜、４…ゲート電極、５…ドレイン拡散層、６…
ソース拡散層、７…層間絶縁膜、８…ビット線、９…ワ
ード線、１０１…シリコン基板、１０２…活性層、１０
３…ゲート絶縁膜、１０４…ゲート電極、１０５…ソー
ス、ドレイン拡散層、１１０…シリコン酸化膜、１０２
０…ｐ型シリコン層、２０１…シリコン基板、２０２…
活性層、２０３…ゲート絶縁膜、２０４…ゲート電極、
２０５…ビット線、３０４…トレンチ、３０５…空孔。
ト酸化膜、４…ゲート電極、５…ドレイン拡散層、６…
ソース拡散層、７…層間絶縁膜、８…ビット線、９…ワ
ード線、１０１…シリコン基板、１０２…活性層、１０
３…ゲート絶縁膜、１０４…ゲート電極、１０５…ソー
ス、ドレイン拡散層、１１０…シリコン酸化膜、１０２
０…ｐ型シリコン層、２０１…シリコン基板、２０２…
活性層、２０３…ゲート絶縁膜、２０４…ゲート電極、
２０５…ビット線、３０４…トレンチ、３０５…空孔。
Claims (12)
- 【請求項１】 １ビットのメモリセルが他から電気的に
分離されたフローティングのバルク領域を持つ一つのト
ランジスタにより構成され、 前記トランジスタは、柱状半導体層と、この柱状半導体
層の側面に柱状半導体層を取り囲むようにゲート絶縁膜
を介して形成されたゲート電極と、前記柱状半導体層の
上端部及び下端部に形成されたドレイン及びソース拡散
層とを有し、 前記トランジスタのゲート電極はワード線に、ドレイン
拡散層はビット線に、ソース拡散層は固定電位線にそれ
ぞれ接続され、 前記トランジスタは、前記柱状半導体層に過剰の多数キ
ャリアが蓄積された第１のしきい値電圧を有する第１デ
ータ状態と、前記柱状半導体層の過剰の多数キャリアが
放出された第２のしきい値電圧を有する第２データ状態
とをダイナミックに記憶することを特徴とする半導体メ
モリ装置。 - 【請求項２】 前記柱状半導体層は、半導体基板を加工
して形成されたものであり且つ、前記ソース拡散層は、
前記柱状半導体層の下端部を横切って形成されて、前記
柱状半導体層を前記半導体基板から電気的に分離された
フローティング状態に保つことを特徴とする請求項１記
載の半導体メモリ装置。 - 【請求項３】 前記第１データ状態は、前記ゲート電極
から所定電位が与えられた前記柱状半導体層に前記ドレ
イン拡散層からチャネル電流を流してインパクトイオン
化により生成された過剰の多数キャリアを前記柱状半導
体層に保持することにより書き込まれ、 前記第２データ状態は、前記ゲート電極から所定電位が
与えられた前記柱状半導体層と前記ドレイン拡散層との
間に順方向バイアスを与えて、前記柱状半導体層の過剰
の多数キャリアをドレイン拡散層に引き抜くことにより
書き込まれることを特徴とする請求項２記載の半導体メ
モリ装置。 - 【請求項４】 前記半導体基板はｐ型シリコン基板であ
り、前記トランジスタはＮＭＯＳトランジスタであるこ
とを特徴とする請求項２記載の半導体メモリ装置。 - 【請求項５】 データ書き込み時、前記固定電位線を基
準電位として、選択ワード線に前記基準電位より高い第
１の電位を与え、非選択ワード線に前記基準電位より低
い第２の電位を与え、ビット線には第１及び第２データ
状態に応じてそれぞれ前記基準電位より高い第３の電位
及び前記基準電位より低い第４の電位を与えるようにし
たことを特徴とする請求項４記載の半導体メモリ装置。 - 【請求項６】 データ読み出し時、前記固定電位線を基
準電位として、選択ワード線に前記第１のしきい値電圧
と第２のしきい値電圧の間にある前記基準電位より高い
第５の電位を与え、選択されたメモリセルの導通又は非
導通を検出することを特徴とする請求項５記載の半導体
メモリ装置。 - 【請求項７】 データ読み出し時、前記固定電位線を基
準電位として、選択ワード線に前記第１及び第２のしき
い値電圧より高く且つ前記基準電位より高い第５の電位
を与え、選択されたメモリセルの導通度を検出するよう
にしたことを特徴とする請求項５記載の半導体メモリ装
置。 - 【請求項８】 １ビットのメモリセルが他から電気的に
分離されたフローティングのバルク領域を持つ一つのト
ランジスタにより構成され、 前記トランジスタは、底部に絶縁膜が埋め込まれた柱状
半導体層と、この柱状半導体層を横切って配設されて上
面及び両側面にゲート絶縁膜を介して対向するように形
成されたゲート電極と、前記柱状半導体層の前記ゲート
電極の両側に形成されたドレイン及びソース拡散層とを
有し、 前記トランジスタのゲート電極はワード線に、ドレイン
拡散層はビット線に、ソース拡散層は固定電位線にそれ
ぞれ接続され、 前記トランジスタは、前記柱状半導体層に過剰の多数キ
ャリアが蓄積された第１のしきい値電圧を有する第１デ
ータ状態と、前記柱状半導体層の過剰の多数キャリアが
放出された第２のしきい値電圧を有する第２データ状態
とをダイナミックに記憶することを特徴とする半導体メ
モリ装置。 - 【請求項９】 １ビットのメモリセルが他から電気的に
分離されたフローティングのバルク領域を持つ一つのト
ランジスタにより構成され、 前記トランジスタは、横方向に貫通する空孔を持って形
成された柱状半導体層と、この柱状半導体層の表面及び
前記空孔の内壁面に形成されたゲート絶縁膜と、前記柱
状半導体層の表面を前記空孔の方向に横切って配設され
る部分と前記空孔の内部に埋め込まれる部分とが前記空
孔の端部で連続して一体となるゲート電極と、このゲー
ト電極を挟んで前記柱状半導体層に形成されたソース及
びドレイン拡散層とを有し、 前記トランジスタのゲート電極はワード線に、ドレイン
拡散層はビット線に、ソース拡散層は固定電位線にそれ
ぞれ接続され、 前記トランジスタは、前記柱状半導体層に過剰の多数キ
ャリアが蓄積された第１のしきい値電圧を有する第１デ
ータ状態と、前記柱状半導体層の過剰の多数キャリアが
放出された第２のしきい値電圧を有する第２データ状態
とをダイナミックに記憶することを特徴とする半導体メ
モリ装置。 - 【請求項１０】 トランジスタが集積形成された半導体
集積回路装置において、前記トランジスタは、 半導体基板と、 この半導体基板に、横方向に貫通する空孔を持って形成
された柱状半導体層と、 この柱状半導体層の表面及び前記空孔の内壁面に形成さ
れたゲート絶縁膜と、 前記柱状半導体層の表面を前記空孔の方向に横切って配
設される部分と前記空孔の内部に埋め込まれる部分とが
前記空孔の端部で連続して一体となるゲート電極と、 このゲート電極を挟んで前記柱状半導体層に形成された
ソース及びドレイン拡散層とを有することを特徴とする
半導体集積回路装置。 - 【請求項１１】 １ビットのメモリセルが他から電気的
に分離されたフローティングのバルク領域を持つ一つの
トランジスタにより構成され、前記トランジスタのゲー
ト電極はワード線に、ドレイン拡散層はビット線に、ソ
ース拡散層は固定電位線にそれぞれ接続され且つ、前記
トランジスタは、前記バルク領域に過剰の多数キャリア
が蓄積された第１のしきい値電圧を有する第１データ状
態と、前記柱状半導体層の過剰の多数キャリアが放出さ
れた第２のしきい値電圧を有する第２データ状態とをダ
イナミックに記憶するようにした半導体メモリ装置の製
造方法であって、 半導体基板に、活性層が形成される部分を覆うように絶
縁膜をパターン形成する工程と、 前記半導体基板に前記絶縁膜が内部に埋め込まれるよう
に半導体層をエピタキシャル成長させる工程と、 前記半導体層の素子分離領域を前記絶縁膜の位置より深
くエッチングして素子分離溝を形成することにより、前
記絶縁膜が底部に埋め込まれた状態の活性層を形成する
工程と、 前記素子分離溝の底部に素子分離絶縁膜を埋め込む工程
と、 前記活性層の上面及び両側面にゲート絶縁膜を形成する
工程と、 前記活性層を横切って上面及び両側面に対向するように
ゲート電極を形成する工程と、 前記活性層に前記ゲート電極に自己整合されたソース及
びドレイン拡散層を形成する工程と、を有することを特
徴とする半導体メモリ装置の製造方法。 - 【請求項１２】 １ビットのメモリセルが他から電気的
に分離されたフローティングのバルク領域を持つ一つの
トランジスタにより構成され、前記トランジスタのゲー
ト電極はワード線に、ドレイン拡散層はビット線に、ソ
ース拡散層は固定電位線にそれぞれ接続され且つ、前記
トランジスタは、前記バルク領域に過剰の多数キャリア
が蓄積された第１のしきい値電圧を有する第１データ状
態と、前記柱状半導体層の過剰の多数キャリアが放出さ
れた第２のしきい値電圧を有する第２データ状態とをダ
イナミックに記憶するようにした半導体メモリ装置の製
造方法であって、 半導体基板に、第１の方向には密に、第１の方向と直交
する第２の方向には疎にトレンチを配列形成する工程
と、 前記半導体基板をアニール処理して表面マイグレーショ
ンを生じさせることにより、前記トレンチの上部開口が
閉じられ、前記半導体基板に前記第１の方向に連続する
空孔が埋め込まれた状態を形成する工程と、 前記半導体基板の素子分離領域に前記空孔より深い素子
分離溝を形成することにより、底部を前記空孔が貫通し
た状態の活性層を形成する工程と、 前記素子分離溝に前記空孔の両端を閉じない深さに素子
分離溝を埋め込む工程と、 前記活性層の表面及び前記空孔の内壁面にゲート絶縁膜
を形成する工程と、 前記活性層を横切って、前記活性層の上面に対向すると
同時に前記空孔内部に埋め込まれて空孔の上部壁面に対
向するようにゲート電極を形成する工程と、 前記活性層に前記ゲート電極に自己整合されたソース及
びドレイン拡散層を形成する工程と、を有することを特
徴とする半導体メモリ装置の製造方法。
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