JPH11224907A - 半導体メモリセル及びその製造方法 - Google Patents
半導体メモリセル及びその製造方法Info
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- JPH11224907A JPH11224907A JP10024651A JP2465198A JPH11224907A JP H11224907 A JPH11224907 A JP H11224907A JP 10024651 A JP10024651 A JP 10024651A JP 2465198 A JP2465198 A JP 2465198A JP H11224907 A JPH11224907 A JP H11224907A
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Abstract
(57)【要約】
【課題】トランジスタの動作が安定しており、より少な
い工程に基づき、より小さい面積にて実現できる半導体
メモリセルを提供する。 【解決手段】半導体メモリセルは、読み出し用トランジ
スタＴＲ1とスイッチ用トランジスタＴＲ2とダイオード
Ｄから成り、読み出し用トランジスタＴＲ1に関して
は、ゲート領域Ｇ1はワード線に接続され、一方のソー
ス・ドレイン領域はビット線に接続され、他方のソース
・ドレイン領域は、ダイオードＤの一端を構成し、スイ
ッチ用トランジスタＴＲ2に関しては、ゲート領域Ｇ2は
読み出し用トランジスタＴＲ1のゲート領域Ｇ1と共通で
あり、一方のソース・ドレイン領域は書き込み情報設定
線に接続され、且つ、ダイオードＤの他端を構成し、他
方のソース・ドレイン領域は、読み出し用トランジスタ
ＴＲ1のチャネル形成領域ＣＨ1と共通である。
い工程に基づき、より小さい面積にて実現できる半導体
メモリセルを提供する。 【解決手段】半導体メモリセルは、読み出し用トランジ
スタＴＲ1とスイッチ用トランジスタＴＲ2とダイオード
Ｄから成り、読み出し用トランジスタＴＲ1に関して
は、ゲート領域Ｇ1はワード線に接続され、一方のソー
ス・ドレイン領域はビット線に接続され、他方のソース
・ドレイン領域は、ダイオードＤの一端を構成し、スイ
ッチ用トランジスタＴＲ2に関しては、ゲート領域Ｇ2は
読み出し用トランジスタＴＲ1のゲート領域Ｇ1と共通で
あり、一方のソース・ドレイン領域は書き込み情報設定
線に接続され、且つ、ダイオードＤの他端を構成し、他
方のソース・ドレイン領域は、読み出し用トランジスタ
ＴＲ1のチャネル形成領域ＣＨ1と共通である。
Description
【０００１】
【発明の属する技術分野】本発明は、２つトランジスタ
と１つのダイオードが融合された構成を有する半導体メ
モリセルに関する。
と１つのダイオードが融合された構成を有する半導体メ
モリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図２６に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図２７参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
て、図２６に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図２７参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
【０００３】また、半導体メモリセルを構成するトラン
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１２の（Ａ）及び図１３に開示
された半導体メモリセルは、半導体基板に設けられたｐ
形ウエル（第４の導電性領域）ＳＣ4内に形成された第
１導電形の第１の導電性領域ＳＣ1と、第４の導電性領
域ＳＣ4の表面領域に設けられ且つ整流接合を形成して
接する第２の導電性領域ＳＣ2と、第１の導電性領域Ｓ
Ｃ1の表面領域に設けられ且つ第２の導電性領域ＳＣ2と
は離間して設けられた第２導電形の第３の導電性領域Ｓ
Ｃ3と、第１の導電性領域ＳＣ1と第２の導電性領域ＳＣ
2、及び第３の導電性領域ＳＣ3と第４の導電性領域ＳＣ
4を橋渡すごとくバリア層を介して設けられた導電ゲー
トＧから成り、導電ゲートＧはメモリセル選択用の第１
の配線に接続され、第２の導電性領域ＳＣ2は書き込み
情報設定線に接続され、第３の導電性領域ＳＣ3はメモ
リセル選択用の第２の配線に接続されている。第３の導
電性領域ＳＣ3は、ｐ形半導体領域ＳＣ3p、及びｐ形半
導体領域ＳＣ3pに隣接し、そしてショットキ接合を形成
する金属層ＳＣ3sから構成されており、これらの領域Ｓ
Ｃ3p及び金属層ＳＣ3sは、第１の導電性領域ＳＣ1の表
面領域に形成されている。
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１２の（Ａ）及び図１３に開示
された半導体メモリセルは、半導体基板に設けられたｐ
形ウエル（第４の導電性領域）ＳＣ4内に形成された第
１導電形の第１の導電性領域ＳＣ1と、第４の導電性領
域ＳＣ4の表面領域に設けられ且つ整流接合を形成して
接する第２の導電性領域ＳＣ2と、第１の導電性領域Ｓ
Ｃ1の表面領域に設けられ且つ第２の導電性領域ＳＣ2と
は離間して設けられた第２導電形の第３の導電性領域Ｓ
Ｃ3と、第１の導電性領域ＳＣ1と第２の導電性領域ＳＣ
2、及び第３の導電性領域ＳＣ3と第４の導電性領域ＳＣ
4を橋渡すごとくバリア層を介して設けられた導電ゲー
トＧから成り、導電ゲートＧはメモリセル選択用の第１
の配線に接続され、第２の導電性領域ＳＣ2は書き込み
情報設定線に接続され、第３の導電性領域ＳＣ3はメモ
リセル選択用の第２の配線に接続されている。第３の導
電性領域ＳＣ3は、ｐ形半導体領域ＳＣ3p、及びｐ形半
導体領域ＳＣ3pに隣接し、そしてショットキ接合を形成
する金属層ＳＣ3sから構成されており、これらの領域Ｓ
Ｃ3p及び金属層ＳＣ3sは、第１の導電性領域ＳＣ1の表
面領域に形成されている。
【０００５】そして、第１の導電性領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第４の導電性領域Ｓ
Ｃ4及び第３の導電性領域ＳＣ3（これらはソース／ドレ
イン領域に相当する）と、導電ゲートＧによって、スイ
ッチ用トランジスタＴＲ2が構成される。また、第４の
導電性領域ＳＣ4（チャネル形成領域Ｃｈ1に相当する）
と、第１の導電性領域ＳＣ1及び第２の導電性領域ＳＣ2
（これらはソース／ドレイン領域に相当する）と、導電
ゲートＧによって、情報蓄積用トランジスタＴＲ1が構
成される。尚、金属層ＳＣ3sそれ自体は、スイッチ用ト
ランジスタＴＲ2のソース／ドレイン領域を構成しては
いない。
ル形成領域Ｃｈ2に相当する）と、第４の導電性領域Ｓ
Ｃ4及び第３の導電性領域ＳＣ3（これらはソース／ドレ
イン領域に相当する）と、導電ゲートＧによって、スイ
ッチ用トランジスタＴＲ2が構成される。また、第４の
導電性領域ＳＣ4（チャネル形成領域Ｃｈ1に相当する）
と、第１の導電性領域ＳＣ1及び第２の導電性領域ＳＣ2
（これらはソース／ドレイン領域に相当する）と、導電
ゲートＧによって、情報蓄積用トランジスタＴＲ1が構
成される。尚、金属層ＳＣ3sそれ自体は、スイッチ用ト
ランジスタＴＲ2のソース／ドレイン領域を構成しては
いない。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】
【発明が解決しようとする課題】しかしながら、このよ
うな構造の半導体メモリセルにおいては、第３の導電性
領域ＳＣ3は、ｐ形半導体領域ＳＣ3p及びショットキ接
合を形成する金属層ＳＣ3 sから構成されており、金属層
ＳＣ3sを形成するための工程が別途必要とされ、更に
は、第３の導電性領域ＳＣ3の面積が大きくなる結果、
半導体メモリセル全体の面積も大きくなるといった問題
を有する。
うな構造の半導体メモリセルにおいては、第３の導電性
領域ＳＣ3は、ｐ形半導体領域ＳＣ3p及びショットキ接
合を形成する金属層ＳＣ3 sから構成されており、金属層
ＳＣ3sを形成するための工程が別途必要とされ、更に
は、第３の導電性領域ＳＣ3の面積が大きくなる結果、
半導体メモリセル全体の面積も大きくなるといった問題
を有する。
【０００８】従って、本発明の目的は、トランジスタの
動作が安定しており、しかも、より少ない工程に基づ
き、より小さい面積にて実現でき、更には、従来のＤＲ
ＡＭのような大容量のキャパシタを必要とせず、寸法を
微小化することができる、２つのトランジスタと１つの
ダイオードとが融合された構成を有する半導体メモリセ
ルを提供することにある。
動作が安定しており、しかも、より少ない工程に基づ
き、より小さい面積にて実現でき、更には、従来のＤＲ
ＡＭのような大容量のキャパシタを必要とせず、寸法を
微小化することができる、２つのトランジスタと１つの
ダイオードとが融合された構成を有する半導体メモリセ
ルを提供することにある。
【０００９】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、図
１の（Ａ）あるいは図２の（Ａ）に原理図を示すよう
に、第１導電形の読み出し用トランジスタＴＲ1と、第
２導電形のスイッチ用トランジスタＴＲ2と、ダイオー
ドＤから成り、（Ａ−１）読み出し用トランジスタＴＲ
1のゲート領域Ｇ1は、メモリセル選択用の第１の配線に
接続され、（Ａ−２）読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域は、メモリセル選択用の第
２の配線に接続され、（Ａ−３）読み出し用トランジス
タＴＲ1の他方のソース／ドレイン領域は、ダイオード
Ｄの一端を構成し、（Ｂ−１）スイッチ用トランジスタ
ＴＲ2のゲート領域Ｇ2は、読み出し用トランジスタＴＲ
1のゲート領域と共通であり、（Ｂ−２）スイッチ用ト
ランジスタＴＲ2の一方のソース／ドレイン領域は、書
き込み情報設定線に接続され、且つ、ダイオードＤの他
端を構成し、（Ｂ−３）スイッチ用トランジスタＴＲ2
の他方のソース／ドレイン領域は、読み出し用トランジ
スタＴＲ1のチャネル形成領域ＣＨ1と共通であることを
特徴とする。
めの本発明の第１の態様に係る半導体メモリセルは、図
１の（Ａ）あるいは図２の（Ａ）に原理図を示すよう
に、第１導電形の読み出し用トランジスタＴＲ1と、第
２導電形のスイッチ用トランジスタＴＲ2と、ダイオー
ドＤから成り、（Ａ−１）読み出し用トランジスタＴＲ
1のゲート領域Ｇ1は、メモリセル選択用の第１の配線に
接続され、（Ａ−２）読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域は、メモリセル選択用の第
２の配線に接続され、（Ａ−３）読み出し用トランジス
タＴＲ1の他方のソース／ドレイン領域は、ダイオード
Ｄの一端を構成し、（Ｂ−１）スイッチ用トランジスタ
ＴＲ2のゲート領域Ｇ2は、読み出し用トランジスタＴＲ
1のゲート領域と共通であり、（Ｂ−２）スイッチ用ト
ランジスタＴＲ2の一方のソース／ドレイン領域は、書
き込み情報設定線に接続され、且つ、ダイオードＤの他
端を構成し、（Ｂ−３）スイッチ用トランジスタＴＲ2
の他方のソース／ドレイン領域は、読み出し用トランジ
スタＴＲ1のチャネル形成領域ＣＨ1と共通であることを
特徴とする。
【００１０】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、図１の（Ｂ）あるい
は図２の（Ｂ）に原理図を示すように、第１導電形の読
み出し用トランジスタＴＲ1と、第２導電形のスイッチ
用トランジスタＴＲ2と、ダイオードＤから成り、（Ａ
−１）読み出し用トランジスタＴＲ1のゲート領域Ｇ
1は、メモリセル選択用の第１の配線に接続され、（Ａ
−２）読み出し用トランジスタＴＲ1の一方のソース／
ドレイン領域は、所定の電位に接続され、（Ａ−３）読
み出し用トランジスタＴＲ1の他方のソース／ドレイン
領域は、ダイオードＤの一端を構成し、（Ｂ−１）スイ
ッチ用トランジスタＴＲ2のゲート領域Ｇ2は、読み出し
用トランジスタＴＲ1のゲート領域と共通であり、（Ｂ
−２）スイッチ用トランジスタＴＲ2の一方のソース／
ドレイン領域は、メモリセル選択用の第２の配線に接続
され、且つ、ダイオードＤの他端を構成し、（Ｂ−３）
スイッチ用トランジスタＴＲ2の他方のソース／ドレイ
ン領域は、読み出し用トランジスタＴＲ1のチャネル形
成領域ＣＨ1と共通であることを特徴とする。
の態様に係る半導体メモリセルは、図１の（Ｂ）あるい
は図２の（Ｂ）に原理図を示すように、第１導電形の読
み出し用トランジスタＴＲ1と、第２導電形のスイッチ
用トランジスタＴＲ2と、ダイオードＤから成り、（Ａ
−１）読み出し用トランジスタＴＲ1のゲート領域Ｇ
1は、メモリセル選択用の第１の配線に接続され、（Ａ
−２）読み出し用トランジスタＴＲ1の一方のソース／
ドレイン領域は、所定の電位に接続され、（Ａ−３）読
み出し用トランジスタＴＲ1の他方のソース／ドレイン
領域は、ダイオードＤの一端を構成し、（Ｂ−１）スイ
ッチ用トランジスタＴＲ2のゲート領域Ｇ2は、読み出し
用トランジスタＴＲ1のゲート領域と共通であり、（Ｂ
−２）スイッチ用トランジスタＴＲ2の一方のソース／
ドレイン領域は、メモリセル選択用の第２の配線に接続
され、且つ、ダイオードＤの他端を構成し、（Ｂ−３）
スイッチ用トランジスタＴＲ2の他方のソース／ドレイ
ン領域は、読み出し用トランジスタＴＲ1のチャネル形
成領域ＣＨ1と共通であることを特徴とする。
【００１１】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形のスイッチ用ト
ランジスタＴＲ2と、ダイオードＤから成り、（イ）第
２導電形を有する半導体性の第１の領域ＳＣ1、（ロ）
第１の領域ＳＣ1と整流接合を形成して接する半導体性
若しくは導電性の第２の領域ＳＣ2、（ハ）第１の領域
ＳＣ1と接し、第２の領域ＳＣ2とは離間して設けられ、
且つ、第１導電形を有する半導体性の第３の領域Ｓ
Ｃ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性若しくは導電性
の第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第
３の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4を橋渡すごとくバリア層を介して設けられ、読み出
し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2
とで共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メ
モリセルであって、（ａ−１）読み出し用トランジスタ
ＴＲ1の一方のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2から構成され、（ａ−２）読み出し用トランジスタ
ＴＲ1の他方のソース／ドレイン領域は、第３の領域Ｓ
Ｃ3から構成され、（ａ−３）読み出し用トランジスタ
ＴＲ1のチャネル形成領域ＣＨ1は、第２の領域ＳＣ2と
第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領
域から構成され、（ｂ−１）スイッチ用トランジスタＴ
Ｒ2の一方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（ｂ−２）スイッチ用トランジスタＴＲ
2の他方のソース／ドレイン領域は、第１の領域ＳＣ1か
ら構成され、（ｂ−３）スイッチ用トランジスタＴＲ2
のチャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の
領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域から
構成され、（ｃ）ダイオードＤは、第３の領域ＳＣ3と
第４の領域ＳＣ4から構成されており、（ｄ）読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2は、メモリセル選択用
の第１の配線に接続され、（ｅ）第２の領域ＳＣ2は、
メモリセル選択用の第２の配線に接続され、（ｆ）第４
の領域ＳＣ4は、書き込み情報設定線に接続されている
ことを特徴とする。
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形のスイッチ用ト
ランジスタＴＲ2と、ダイオードＤから成り、（イ）第
２導電形を有する半導体性の第１の領域ＳＣ1、（ロ）
第１の領域ＳＣ1と整流接合を形成して接する半導体性
若しくは導電性の第２の領域ＳＣ2、（ハ）第１の領域
ＳＣ1と接し、第２の領域ＳＣ2とは離間して設けられ、
且つ、第１導電形を有する半導体性の第３の領域Ｓ
Ｃ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性若しくは導電性
の第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第
３の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4を橋渡すごとくバリア層を介して設けられ、読み出
し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2
とで共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メ
モリセルであって、（ａ−１）読み出し用トランジスタ
ＴＲ1の一方のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2から構成され、（ａ−２）読み出し用トランジスタ
ＴＲ1の他方のソース／ドレイン領域は、第３の領域Ｓ
Ｃ3から構成され、（ａ−３）読み出し用トランジスタ
ＴＲ1のチャネル形成領域ＣＨ1は、第２の領域ＳＣ2と
第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領
域から構成され、（ｂ−１）スイッチ用トランジスタＴ
Ｒ2の一方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（ｂ−２）スイッチ用トランジスタＴＲ
2の他方のソース／ドレイン領域は、第１の領域ＳＣ1か
ら構成され、（ｂ−３）スイッチ用トランジスタＴＲ2
のチャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の
領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域から
構成され、（ｃ）ダイオードＤは、第３の領域ＳＣ3と
第４の領域ＳＣ4から構成されており、（ｄ）読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2は、メモリセル選択用
の第１の配線に接続され、（ｅ）第２の領域ＳＣ2は、
メモリセル選択用の第２の配線に接続され、（ｆ）第４
の領域ＳＣ4は、書き込み情報設定線に接続されている
ことを特徴とする。
【００１２】尚、本発明の第３の態様に係る半導体メモ
リセルにおいては、第２の領域ＳＣ2は、メモリセル選
択用の第２の配線に接続される代わりに、所定の電位に
接続され、第４の領域ＳＣ4は、書き込み情報設定線に
接続される代わりに、メモリ選択用の第２の配線に接続
されている構成とすることもできる。また、第１の領域
ＳＣ1の下に、第１導電形の高濃度不純物含有領域ＳＣ5
を更に備えれば、読み出し用トランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増
加を図ることができる。
リセルにおいては、第２の領域ＳＣ2は、メモリセル選
択用の第２の配線に接続される代わりに、所定の電位に
接続され、第４の領域ＳＣ4は、書き込み情報設定線に
接続される代わりに、メモリ選択用の第２の配線に接続
されている構成とすることもできる。また、第１の領域
ＳＣ1の下に、第１導電形の高濃度不純物含有領域ＳＣ5
を更に備えれば、読み出し用トランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増
加を図ることができる。
【００１３】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形のスイッチ用ト
ランジスタＴＲ2と、ダイオードＤから成り、（イ）第
１導電形を有する半導体性の第１の領域ＳＣ1、（ロ）
第１の領域ＳＣ1と整流接合を形成して接する半導体性
若しくは導電性の第２の領域ＳＣ2、（ハ）第１の領域
ＳＣ1と接し、第２の領域ＳＣ2とは離間して設けられ、
且つ、第２導電形を有する半導体性の第３の領域Ｓ
Ｃ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性若しくは導電性
の第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第
３の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4を橋渡すごとくバリア層を介して設けられ、読み出
し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2
とで共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メ
モリセルであって、（ａ−１）読み出し用トランジスタ
ＴＲ1の一方のソース／ドレイン領域は、第４の領域Ｓ
Ｃ4から構成され、（ａ−２）読み出し用トランジスタ
ＴＲ1の他方のソース／ドレイン領域は、第１の領域Ｓ
Ｃ1から構成され、（ａ−３）読み出し用トランジスタ
ＴＲ1のチャネル形成領域ＣＨ1は、第１の領域ＳＣ1と
第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領
域から構成され、（ｂ−１）スイッチ用トランジスタＴ
Ｒ2の一方のソース／ドレイン領域は、第２の領域ＳＣ2
から構成され、（ｂ−２）スイッチ用トランジスタＴＲ
2の他方のソース／ドレイン領域は、第３の領域ＳＣ3か
ら構成され、（ｂ−３）スイッチ用トランジスタＴＲ2
のチャネル形成領域ＣＨ2は、第２の領域ＳＣ2と第３の
領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から
構成され、（ｃ）ダイオードＤは、第１の領域ＳＣ1と
第２の領域ＳＣ2から構成されており、（ｄ）読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2は、メモリセル選択用
の第１の配線に接続され、（ｅ）第４の領域ＳＣ4は、
メモリセル選択用の第２の配線に接続され、（ｆ）第２
の領域ＳＣ2は、書き込み情報設定線に接続されている
ことを特徴とする。
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形のスイッチ用ト
ランジスタＴＲ2と、ダイオードＤから成り、（イ）第
１導電形を有する半導体性の第１の領域ＳＣ1、（ロ）
第１の領域ＳＣ1と整流接合を形成して接する半導体性
若しくは導電性の第２の領域ＳＣ2、（ハ）第１の領域
ＳＣ1と接し、第２の領域ＳＣ2とは離間して設けられ、
且つ、第２導電形を有する半導体性の第３の領域Ｓ
Ｃ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性若しくは導電性
の第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第
３の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4を橋渡すごとくバリア層を介して設けられ、読み出
し用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2
とで共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メ
モリセルであって、（ａ−１）読み出し用トランジスタ
ＴＲ1の一方のソース／ドレイン領域は、第４の領域Ｓ
Ｃ4から構成され、（ａ−２）読み出し用トランジスタ
ＴＲ1の他方のソース／ドレイン領域は、第１の領域Ｓ
Ｃ1から構成され、（ａ−３）読み出し用トランジスタ
ＴＲ1のチャネル形成領域ＣＨ1は、第１の領域ＳＣ1と
第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領
域から構成され、（ｂ−１）スイッチ用トランジスタＴ
Ｒ2の一方のソース／ドレイン領域は、第２の領域ＳＣ2
から構成され、（ｂ−２）スイッチ用トランジスタＴＲ
2の他方のソース／ドレイン領域は、第３の領域ＳＣ3か
ら構成され、（ｂ−３）スイッチ用トランジスタＴＲ2
のチャネル形成領域ＣＨ2は、第２の領域ＳＣ2と第３の
領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から
構成され、（ｃ）ダイオードＤは、第１の領域ＳＣ1と
第２の領域ＳＣ2から構成されており、（ｄ）読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2は、メモリセル選択用
の第１の配線に接続され、（ｅ）第４の領域ＳＣ4は、
メモリセル選択用の第２の配線に接続され、（ｆ）第２
の領域ＳＣ2は、書き込み情報設定線に接続されている
ことを特徴とする。
【００１４】尚、本発明の第４の態様に係る半導体メモ
リセルにおいては、第４の領域ＳＣ4は、メモリセル選
択用の第２の配線に接続される代わりに、所定の電位に
接続され、第２の領域ＳＣ2は、書き込み情報設定線に
接続される代わりに、メモリ選択用の第２の配線に接続
されている構成とすることもできる。また、第３の領域
ＳＣ3の下に、第１導電形の高濃度不純物含有領域ＳＣ5
を更に備えれば、読み出し用トランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増
加を図ることができる。
リセルにおいては、第４の領域ＳＣ4は、メモリセル選
択用の第２の配線に接続される代わりに、所定の電位に
接続され、第２の領域ＳＣ2は、書き込み情報設定線に
接続される代わりに、メモリ選択用の第２の配線に接続
されている構成とすることもできる。また、第３の領域
ＳＣ3の下に、第１導電形の高濃度不純物含有領域ＳＣ5
を更に備えれば、読み出し用トランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に蓄積される電位あるいは電荷の増
加を図ることができる。
【００１５】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板あるいは支持基板に設けられた絶
縁層（絶縁体）上、半導体基板に設けられたウエル（第
３の態様に係る半導体メモリセルにおいては第２導電
形、第４の態様に係る半導体メモリセルにおいては第１
導電形を有するウエル）構造内、あるいは絶縁体上に形
成することができるが、α線対策の面から、半導体メモ
リセルは、ウエル構造内に形成され、あるいは又、絶縁
体上に形成されていることが好ましい。
表面領域、半導体基板あるいは支持基板に設けられた絶
縁層（絶縁体）上、半導体基板に設けられたウエル（第
３の態様に係る半導体メモリセルにおいては第２導電
形、第４の態様に係る半導体メモリセルにおいては第１
導電形を有するウエル）構造内、あるいは絶縁体上に形
成することができるが、α線対策の面から、半導体メモ
リセルは、ウエル構造内に形成され、あるいは又、絶縁
体上に形成されていることが好ましい。
【００１６】チャネル形成領域は、従来の方法に基づ
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。ゲート領域は、従来の方法により、金属、不純物
を添加又はドープされたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、高濃度に不純物
を添加したＧａＡｓ等から形成することができる。バリ
ア層は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2
Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性に応じて、従来の方法により、不
純物を添加されたシリコン、アモルファスシリコンある
いはポリシリコン、シリサイド、シリサイド層と半導体
層の２層構造、高濃度に不純物を添加されたＧａＡｓ等
から形成することができる。
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。ゲート領域は、従来の方法により、金属、不純物
を添加又はドープされたシリコン、アモルファスシリコ
ンあるいはポリシリコン、シリサイド、高濃度に不純物
を添加したＧａＡｓ等から形成することができる。バリ
ア層は、従来の方法により、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2
Ｏ3、ＧａＡｌＡｓ等から形成することができる。各領
域は、要求される特性に応じて、従来の方法により、不
純物を添加されたシリコン、アモルファスシリコンある
いはポリシリコン、シリサイド、シリサイド層と半導体
層の２層構造、高濃度に不純物を添加されたＧａＡｓ等
から形成することができる。
【００１７】本発明の第３あるいは第４の態様に係る半
導体メモリセルにおいて、第２の領域ＳＣ2あるいは第
４の領域ＳＣ4を導電性の領域とする場合には、これら
の領域をシリサイドや金属から構成することができる。
尚、これらの領域をシリサイドや金属、金属化合物から
構成する場合であって、しかも、これらの領域が配線と
接続されている構造の場合には、これらの領域を配線と
共通の材料（例えば、バリア層、グルーレイヤーとして
用いられるチタンシリサイドやＴｉＮ等の材料）から構
成することもできる。即ち、これらの領域を配線の一部
分と共通にする構造とすることも可能である。
導体メモリセルにおいて、第２の領域ＳＣ2あるいは第
４の領域ＳＣ4を導電性の領域とする場合には、これら
の領域をシリサイドや金属から構成することができる。
尚、これらの領域をシリサイドや金属、金属化合物から
構成する場合であって、しかも、これらの領域が配線と
接続されている構造の場合には、これらの領域を配線と
共通の材料（例えば、バリア層、グルーレイヤーとして
用いられるチタンシリサイドやＴｉＮ等の材料）から構
成することもできる。即ち、これらの領域を配線の一部
分と共通にする構造とすることも可能である。
【００１８】本発明の半導体メモリセルにおいては、読
み出し用トランジスタＴＲ1及びスイッチ用トランジス
タＴＲ2の各々のゲート領域は共通であり、メモリセル
選択用の第１の配線に接続されている。従って、メモリ
セル選択用の第１の配線は１本でよく、チップ面積を小
さくすることができる。
み出し用トランジスタＴＲ1及びスイッチ用トランジス
タＴＲ2の各々のゲート領域は共通であり、メモリセル
選択用の第１の配線に接続されている。従って、メモリ
セル選択用の第１の配線は１本でよく、チップ面積を小
さくすることができる。
【００１９】本発明の第１若しくは第２の態様に係る半
導体メモリセルにおいては、スイッチ用トランジスタＴ
Ｒ2の他方のソース／ドレイン領域は、読み出し用トラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1と共通である。
また、本発明の第３の態様に係る半導体メモリセルにお
いては、スイッチ用トランジスタＴＲ2の他方のソース
／ドレイン領域である第１の領域ＳＣ1は、読み出し用
トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当して
いる。更には、本発明の第４の態様に係る半導体メモリ
セルにおいては、スイッチ用トランジスタＴＲ2の他方
のソース／ドレイン領域である第３の領域ＳＣ3は、読
み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に
相当している。そして、情報の書き込み時、スイッチ用
トランジスタＴＲ2は導通し、その結果、情報は、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に電
位あるいは電荷の形態で蓄積される。情報の読み出し
時、読み出し用トランジスタＴＲ1においては、チャネ
ル形成領域ＣＨ1に蓄積された電位あるいは電荷（情
報）に依存して、ゲート領域から見た読み出し用トラン
ジスタＴＲ1のスレッショールド値が変化する。従っ
て、情報の読み出し時、適切に選定された電位をゲート
領域に印加することによって、読み出し用トランジスタ
ＴＲ1の情報蓄積状態をチャネル電流の大小（０も含め
て）で判定することができる。即ち、この読み出し用ト
ランジスタＴＲ1の動作状態を検出することによって、
情報の読み出しを行うことができる。
導体メモリセルにおいては、スイッチ用トランジスタＴ
Ｒ2の他方のソース／ドレイン領域は、読み出し用トラ
ンジスタＴＲ1のチャネル形成領域ＣＨ1と共通である。
また、本発明の第３の態様に係る半導体メモリセルにお
いては、スイッチ用トランジスタＴＲ2の他方のソース
／ドレイン領域である第１の領域ＳＣ1は、読み出し用
トランジスタＴＲ1のチャネル形成領域ＣＨ1に相当して
いる。更には、本発明の第４の態様に係る半導体メモリ
セルにおいては、スイッチ用トランジスタＴＲ2の他方
のソース／ドレイン領域である第３の領域ＳＣ3は、読
み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に
相当している。そして、情報の書き込み時、スイッチ用
トランジスタＴＲ2は導通し、その結果、情報は、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に電
位あるいは電荷の形態で蓄積される。情報の読み出し
時、読み出し用トランジスタＴＲ1においては、チャネ
ル形成領域ＣＨ1に蓄積された電位あるいは電荷（情
報）に依存して、ゲート領域から見た読み出し用トラン
ジスタＴＲ1のスレッショールド値が変化する。従っ
て、情報の読み出し時、適切に選定された電位をゲート
領域に印加することによって、読み出し用トランジスタ
ＴＲ1の情報蓄積状態をチャネル電流の大小（０も含め
て）で判定することができる。即ち、この読み出し用ト
ランジスタＴＲ1の動作状態を検出することによって、
情報の読み出しを行うことができる。
【００２０】しかも、スイッチ用トランジスタＴＲ2の
チャネル形成領域ＣＨ2に相当し且つ読み出し用トラン
ジスタＴＲ1のソース／ドレイン領域の他方に相当する
第３の領域ＳＣ3若しくは第１の領域ＳＣ1は、ダイオー
ドＤを介して書き込み情報設定線若しくはメモリセル選
択用の第２の配線に接続されているので、所謂読み出し
線を省略することができ、配線構成を簡素化することが
できる。
チャネル形成領域ＣＨ2に相当し且つ読み出し用トラン
ジスタＴＲ1のソース／ドレイン領域の他方に相当する
第３の領域ＳＣ3若しくは第１の領域ＳＣ1は、ダイオー
ドＤを介して書き込み情報設定線若しくはメモリセル選
択用の第２の配線に接続されているので、所謂読み出し
線を省略することができ、配線構成を簡素化することが
できる。
【００２１】更には、本発明の第１若しくは第２の態様
に係る半導体メモリセルにおいては、読み出し用トラン
ジスタＴＲ1の他方のソース／ドレイン領域とスイッチ
用トランジスタＴＲ2の一方のソース／ドレイン領域に
よってダイオードＤが構成され、本発明の第３若しくは
第４の態様に係る半導体メモリセルにおいては、第３の
領域ＳＣ3と第４の領域ＳＣ4、若しくは、第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2からダイオードＤが構成されてい
るので、半導体メモリセルの構成の簡素化、面積の縮小
化を図ることができる。
に係る半導体メモリセルにおいては、読み出し用トラン
ジスタＴＲ1の他方のソース／ドレイン領域とスイッチ
用トランジスタＴＲ2の一方のソース／ドレイン領域に
よってダイオードＤが構成され、本発明の第３若しくは
第４の態様に係る半導体メモリセルにおいては、第３の
領域ＳＣ3と第４の領域ＳＣ4、若しくは、第１の領域Ｓ
Ｃ1と第２の領域ＳＣ2からダイオードＤが構成されてい
るので、半導体メモリセルの構成の簡素化、面積の縮小
化を図ることができる。
【００２２】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００２３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００２４】（実施の形態１）実施の形態１は、本発明
の第１及び第３の態様に係る半導体メモリセルに関す
る。図１の（Ａ）に原理図を、そして図３に構成の一例
を示すように、実施の形態１の半導体メモリセルは、第
１導電形（例えばｎ形）の読み出し用トランジスタＴＲ
1と、第２導電形（例えばｐ形）のスイッチ用トランジ
スタＴＲ2と、ダイオードＤから構成されている。尚、
図３の（Ａ）は模式的な一部断面図であり、図３の
（Ｂ）は各領域及びゲート領域の模式的な配置図であ
る。
の第１及び第３の態様に係る半導体メモリセルに関す
る。図１の（Ａ）に原理図を、そして図３に構成の一例
を示すように、実施の形態１の半導体メモリセルは、第
１導電形（例えばｎ形）の読み出し用トランジスタＴＲ
1と、第２導電形（例えばｐ形）のスイッチ用トランジ
スタＴＲ2と、ダイオードＤから構成されている。尚、
図３の（Ａ）は模式的な一部断面図であり、図３の
（Ｂ）は各領域及びゲート領域の模式的な配置図であ
る。
【００２５】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ゲート領域Ｇ1は、メモリセル選
択用の第１の配線（例えばワード線）に接続され、（Ａ
−２）一方のソース／ドレイン領域は、メモリセル選択
用の第２の配線（例えばビット線）に接続され、（Ａ−
３）他方のソース／ドレイン領域は、ダイオードＤの一
端を構成している。
関しては、（Ａ−１）ゲート領域Ｇ1は、メモリセル選
択用の第１の配線（例えばワード線）に接続され、（Ａ
−２）一方のソース／ドレイン領域は、メモリセル選択
用の第２の配線（例えばビット線）に接続され、（Ａ−
３）他方のソース／ドレイン領域は、ダイオードＤの一
端を構成している。
【００２６】一方、スイッチ用トランジスタＴＲ2に関
しては、（Ｂ−１）ゲート領域Ｇ2は読み出し用トラン
ジスタＴＲ1のゲート領域Ｇ1と共通であり、メモリセル
選択用の第１の配線（例えばワード線）に接続され、
（Ｂ−２）一方のソース／ドレイン領域は、書き込み情
報設定線に接続され、且つ、ダイオードＤの他端を構成
し、（Ｂ−３）他方のソース／ドレイン領域は、読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1と共通
である。
しては、（Ｂ−１）ゲート領域Ｇ2は読み出し用トラン
ジスタＴＲ1のゲート領域Ｇ1と共通であり、メモリセル
選択用の第１の配線（例えばワード線）に接続され、
（Ｂ−２）一方のソース／ドレイン領域は、書き込み情
報設定線に接続され、且つ、ダイオードＤの他端を構成
し、（Ｂ−３）他方のソース／ドレイン領域は、読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1と共通
である。
【００２７】あるいは又、実施の形態１における半導体
メモリセルは、（イ）第２導電形（例えばｐ形）を有す
る半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1
と整流接合を形成して接する半導体性若しくは導電性の
第２の領域ＳＣ2、（実施の形態１においては、より具
体的には、第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形とは逆の第
１導電形（例えばｎ+形）を有する半導体性の、あるい
は又、シリサイドや金属、金属化合物等から構成された
導電性の第２の領域ＳＣ2、）（ハ）第１の領域ＳＣ1と
接し（具体的には、第１の領域ＳＣ1の表面領域に設け
られ）、第２の領域ＳＣ2とは離間して設けられ、且
つ、第１導電形（例えばｎ+形）を有する半導体性の第
３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設
けられ、且つ、整流接合を形成して接する、第２導電形
（例えばｐ++形）を有する半導体性の、あるいは又、シ
リサイドや金属、金属化合物等から構成された導電性の
第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第３
の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域ＳＣ
4を橋渡すごとくバリア層を介して設けられ、読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メモ
リセルである。
メモリセルは、（イ）第２導電形（例えばｐ形）を有す
る半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1
と整流接合を形成して接する半導体性若しくは導電性の
第２の領域ＳＣ2、（実施の形態１においては、より具
体的には、第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第２導電形とは逆の第
１導電形（例えばｎ+形）を有する半導体性の、あるい
は又、シリサイドや金属、金属化合物等から構成された
導電性の第２の領域ＳＣ2、）（ハ）第１の領域ＳＣ1と
接し（具体的には、第１の領域ＳＣ1の表面領域に設け
られ）、第２の領域ＳＣ2とは離間して設けられ、且
つ、第１導電形（例えばｎ+形）を有する半導体性の第
３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設
けられ、且つ、整流接合を形成して接する、第２導電形
（例えばｐ++形）を有する半導体性の、あるいは又、シ
リサイドや金属、金属化合物等から構成された導電性の
第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第３
の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域ＳＣ
4を橋渡すごとくバリア層を介して設けられ、読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メモ
リセルである。
【００２８】そして、読み出し用トランジスタＴＲ1に
関しては、（ａ−１）一方のソース／ドレイン領域は、
第２の領域ＳＣ2から構成され、（ａ−２）他方のソー
ス／ドレイン領域は、第３の領域ＳＣ3から構成され、
（ａ−３）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
関しては、（ａ−１）一方のソース／ドレイン領域は、
第２の領域ＳＣ2から構成され、（ａ−２）他方のソー
ス／ドレイン領域は、第３の領域ＳＣ3から構成され、
（ａ−３）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
【００２９】一方、スイッチ用トランジスタＴＲ2に関
しては、（ｂ−１）一方のソース／ドレイン領域は、第
４の領域ＳＣ4から構成され、（ｂ−２）他方のソース
／ドレイン領域は、第１の領域ＳＣ1から構成され、
（ｂ−３）チャネル形成領域ＣＨ2は、第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面
領域から構成されている。
しては、（ｂ−１）一方のソース／ドレイン領域は、第
４の領域ＳＣ4から構成され、（ｂ−２）他方のソース
／ドレイン領域は、第１の領域ＳＣ1から構成され、
（ｂ−３）チャネル形成領域ＣＨ2は、第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面
領域から構成されている。
【００３０】更には、ダイオードＤは、第３の領域ＳＣ
3と第４の領域ＳＣ4から構成されている。また、読み出
し用トランジスタＴＲ1のゲート領域Ｇ1及びスイッチ用
トランジスタＴＲ2のゲート領域Ｇ2はメモリセル選択用
の第１の配線（例えばワード線）に接続され、第２の領
域ＳＣ2はメモリセル選択用の第２の配線（例えばビッ
ト線）に接続され、第４の領域ＳＣ4は書き込み情報設
定線に接続されている。尚、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1及びスイッチ用トランジスタＴＲ2
のゲート領域Ｇ2を総称して、単にゲート領域Ｇと呼ぶ
場合もある。
3と第４の領域ＳＣ4から構成されている。また、読み出
し用トランジスタＴＲ1のゲート領域Ｇ1及びスイッチ用
トランジスタＴＲ2のゲート領域Ｇ2はメモリセル選択用
の第１の配線（例えばワード線）に接続され、第２の領
域ＳＣ2はメモリセル選択用の第２の配線（例えばビッ
ト線）に接続され、第４の領域ＳＣ4は書き込み情報設
定線に接続されている。尚、読み出し用トランジスタＴ
Ｒ1のゲート領域Ｇ1及びスイッチ用トランジスタＴＲ2
のゲート領域Ｇ2を総称して、単にゲート領域Ｇと呼ぶ
場合もある。
【００３１】実施の形態１の半導体メモリセルにおい
て、第４の領域ＳＣ4と第３の領域ＳＣ3からｐｎ接合を
形成する場合、第３の領域ＳＣ3の電位設定、あるい
は、第３の領域ＳＣ3及び第１の領域ＳＣ1の不純物濃度
関係の設計が不適切であると、情報の読み出し時、ラッ
チアップを生じる可能性がある。これを回避するため
に、書き込み情報設定線に印加する電圧は、第４の領域
ＳＣ4と第３の領域ＳＣ3との接合部（即ち、ダイオード
Ｄ）、及び、第３の領域ＳＣ3と第１の領域ＳＣ1との接
合部に、同時に高い順方向電流が流れない程度の電圧
（例えば０．８ボルト以下）とする必要がある。第４の
領域ＳＣ4をシリサイドや金属等から構成することによ
って第４の領域ＳＣ4と第３の領域ＳＣ3との間にショッ
トキ接合を形成し、多数キャリアが主として順方向電流
を構成する形態とすれば、ラッチアップの危険性を回避
することができ、書き込み情報設定線に印加する電圧へ
の制限は実質的に無くなる。
て、第４の領域ＳＣ4と第３の領域ＳＣ3からｐｎ接合を
形成する場合、第３の領域ＳＣ3の電位設定、あるい
は、第３の領域ＳＣ3及び第１の領域ＳＣ1の不純物濃度
関係の設計が不適切であると、情報の読み出し時、ラッ
チアップを生じる可能性がある。これを回避するため
に、書き込み情報設定線に印加する電圧は、第４の領域
ＳＣ4と第３の領域ＳＣ3との接合部（即ち、ダイオード
Ｄ）、及び、第３の領域ＳＣ3と第１の領域ＳＣ1との接
合部に、同時に高い順方向電流が流れない程度の電圧
（例えば０．８ボルト以下）とする必要がある。第４の
領域ＳＣ4をシリサイドや金属等から構成することによ
って第４の領域ＳＣ4と第３の領域ＳＣ3との間にショッ
トキ接合を形成し、多数キャリアが主として順方向電流
を構成する形態とすれば、ラッチアップの危険性を回避
することができ、書き込み情報設定線に印加する電圧へ
の制限は実質的に無くなる。
【００３２】実施の形態１においては、半導体メモリセ
ルは、半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。
ルは、半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。
【００３３】以下、図４及び図５を参照して、実施の形
態１の半導体メモリセルの製造方法を説明する。
態１の半導体メモリセルの製造方法を説明する。
【００３４】［工程−１００］先ず、第１導電形（例え
ばｎ形）のシリコン半導体基板に、第２導電形（例えば
ｐ形）の第１の領域ＳＣ1をイオン注入法にて形成する
（図４の（Ａ）参照）。尚、この第２導電形（例えばｐ
形）を有する第１の領域ＳＣ1はｐ形ウエルに相当す
る。
ばｎ形）のシリコン半導体基板に、第２導電形（例えば
ｐ形）の第１の領域ＳＣ1をイオン注入法にて形成する
（図４の（Ａ）参照）。尚、この第２導電形（例えばｐ
形）を有する第１の領域ＳＣ1はｐ形ウエルに相当す
る。
【００３５】［工程−１１０］次いで、例えば熱酸化法
にて、シリコン半導体基板の表面に厚さ１０ｎｍ程度の
バリア層に相当するゲート酸化膜を形成し、次いで、不
純物がドープされたポリシリコン層をＣＶＤ法にて全面
に堆積させる。そして、このポリシリコン層上にパター
ニングされたレジストを形成した後、かかるレジストを
マスクとしてポリシリコン層をパターニングして、ゲー
ト領域Ｇ及びダミーパターンを形成する。次いで、ｎ形
不純物をイオン注入することによって、ｐ+形不純物を
含有した第１の領域ＳＣ1の表面領域にｎ形不純物を含
有する層を形成する。その後、例えばＳｉＮ層を全面に
形成し、次いで、ＳｉＮ層を異方性エッチングすること
によって、ゲート領域Ｇ及びダミーパターンの側壁にサ
イドウオールを形成する。その後、薄い酸化膜を形成
し、高濃度のｎ形不純物をイオン注入する。これによっ
て、図４の（Ｂ）に示すように、半導体性の第１の領域
ＳＣ1の表面領域に設けられ、且つ、整流接合を形成し
て接する第２の領域ＳＣ2（ｎ+形の半導体性の第２の領
域ＳＣ2）、及び、第１の領域ＳＣ1の表面領域に設けら
れ、且つ、第２の領域ＳＣ2とは離間して設けられた、
第１導電形（例えばｎ+形）の半導体性の第３の領域Ｓ
Ｃ3を形成することができる。
にて、シリコン半導体基板の表面に厚さ１０ｎｍ程度の
バリア層に相当するゲート酸化膜を形成し、次いで、不
純物がドープされたポリシリコン層をＣＶＤ法にて全面
に堆積させる。そして、このポリシリコン層上にパター
ニングされたレジストを形成した後、かかるレジストを
マスクとしてポリシリコン層をパターニングして、ゲー
ト領域Ｇ及びダミーパターンを形成する。次いで、ｎ形
不純物をイオン注入することによって、ｐ+形不純物を
含有した第１の領域ＳＣ1の表面領域にｎ形不純物を含
有する層を形成する。その後、例えばＳｉＮ層を全面に
形成し、次いで、ＳｉＮ層を異方性エッチングすること
によって、ゲート領域Ｇ及びダミーパターンの側壁にサ
イドウオールを形成する。その後、薄い酸化膜を形成
し、高濃度のｎ形不純物をイオン注入する。これによっ
て、図４の（Ｂ）に示すように、半導体性の第１の領域
ＳＣ1の表面領域に設けられ、且つ、整流接合を形成し
て接する第２の領域ＳＣ2（ｎ+形の半導体性の第２の領
域ＳＣ2）、及び、第１の領域ＳＣ1の表面領域に設けら
れ、且つ、第２の領域ＳＣ2とは離間して設けられた、
第１導電形（例えばｎ+形）の半導体性の第３の領域Ｓ
Ｃ3を形成することができる。
【００３６】［工程−１２０］その後、パターニングさ
れたレジストを形成し、かかるレジストをマスクとして
ダミーパターン、ダミーパターン側壁のサイドウオール
及び酸化膜を除去する。こうして、図５の（Ａ）に示す
構造を得ることができる。
れたレジストを形成し、かかるレジストをマスクとして
ダミーパターン、ダミーパターン側壁のサイドウオール
及び酸化膜を除去する。こうして、図５の（Ａ）に示す
構造を得ることができる。
【００３７】［工程−１３０］次に、パターニングされ
たレジストを形成した後、かかるレジストをマスクとし
てｐ形不純物のイオン注入を行い、レジストを除去す
る。これによって、図５の（Ｂ）に示すように、第３の
領域ＳＣ3の表面領域に設けられ、且つ、整流接合を形
成して接する第４の領域ＳＣ4（第２導電形、例えばｐ
++形の半導体性の第４の領域ＳＣ4）を形成することが
できる。尚、以上に説明した各種のイオン注入法におい
ては、各領域における不純物濃度が最適化されるよう
に、不純物のイオン注入条件をコンピュータシミュレー
ションや実験によって最適化する必要がある。また、イ
オン注入の順序は、本質的には任意である。
たレジストを形成した後、かかるレジストをマスクとし
てｐ形不純物のイオン注入を行い、レジストを除去す
る。これによって、図５の（Ｂ）に示すように、第３の
領域ＳＣ3の表面領域に設けられ、且つ、整流接合を形
成して接する第４の領域ＳＣ4（第２導電形、例えばｐ
++形の半導体性の第４の領域ＳＣ4）を形成することが
できる。尚、以上に説明した各種のイオン注入法におい
ては、各領域における不純物濃度が最適化されるよう
に、不純物のイオン注入条件をコンピュータシミュレー
ションや実験によって最適化する必要がある。また、イ
オン注入の順序は、本質的には任意である。
【００３８】［工程−１４０］その後、全面に層間絶縁
層を形成し、この層間絶縁層に開口部を設け、開口部内
を含む層間絶縁層上に配線材料層を堆積させた後、配線
材料層をパターニングすることによって各種配線を形成
する。こうして、図３に示した実施の形態１の半導体メ
モリセルを製造することができる。尚、第１の領域ＳＣ
1の下に、第１導電形（例えばｎ++形）の高濃度不純物
含有領域ＳＣ5を更に備えていることが、読み出し用ト
ランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される
電位あるいは電荷の増加を図るといった観点から望まし
い。
層を形成し、この層間絶縁層に開口部を設け、開口部内
を含む層間絶縁層上に配線材料層を堆積させた後、配線
材料層をパターニングすることによって各種配線を形成
する。こうして、図３に示した実施の形態１の半導体メ
モリセルを製造することができる。尚、第１の領域ＳＣ
1の下に、第１導電形（例えばｎ++形）の高濃度不純物
含有領域ＳＣ5を更に備えていることが、読み出し用ト
ランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される
電位あるいは電荷の増加を図るといった観点から望まし
い。
【００３９】実施の形態１の半導体メモリセルの変形例
を図６の（Ａ）及び（Ｂ）に示す。図６に示す半導体メ
モリセルは、例えばＳｉＯ2から成る絶縁体上に形成さ
れている、所謂ＳＯＩ構造を有する。かかる半導体メモ
リセルは、半導体基板に凸部を形成し、次いで、全面に
絶縁体（絶縁層）を形成した後、絶縁体（絶縁層）と支
持基板とを張り合わせ、次に、半導体基板を裏面から研
削、研磨することによって得られた、所謂張り合わせ基
板に基づき製造することができる。あるいは又、例えば
シリコン半導体基板に酸素をイオン注入した後に熱処理
を行って得られるＳＩＭＯＸ法による絶縁体（絶縁層）
を形成し、その上に残されたシリコン層に半導体メモリ
セルを作製すればよい。
を図６の（Ａ）及び（Ｂ）に示す。図６に示す半導体メ
モリセルは、例えばＳｉＯ2から成る絶縁体上に形成さ
れている、所謂ＳＯＩ構造を有する。かかる半導体メモ
リセルは、半導体基板に凸部を形成し、次いで、全面に
絶縁体（絶縁層）を形成した後、絶縁体（絶縁層）と支
持基板とを張り合わせ、次に、半導体基板を裏面から研
削、研磨することによって得られた、所謂張り合わせ基
板に基づき製造することができる。あるいは又、例えば
シリコン半導体基板に酸素をイオン注入した後に熱処理
を行って得られるＳＩＭＯＸ法による絶縁体（絶縁層）
を形成し、その上に残されたシリコン層に半導体メモリ
セルを作製すればよい。
【００４０】あるいは又、図７に示すように、半導体メ
モリセルは、所謂ＴＦＴ構造を有していてもよい。即
ち、例えばアモルファスシリコン層やポリシリコン層を
ＣＶＤ法等によって絶縁体（絶縁層）の上に成膜し、次
いで、レーザビームや電子ビームを用いた帯域溶融結晶
化法、絶縁体（絶縁層）に設けられた開口部を介して結
晶成長を行うラテラル固相結晶成長法等の各種の公知の
単結晶化技術によってシリコン層を形成し、かかるシリ
コン層に半導体メモリセルを作製すればよい。又は、支
持基板上に成膜された絶縁体（絶縁層）上に、例えばポ
リシリコン層あるいはアモルファスシリコン層を形成し
た後、かかるポリシリコン層あるいはアモルファスシリ
コン層に半導体メモリセルを作製することによって得る
ことができる。
モリセルは、所謂ＴＦＴ構造を有していてもよい。即
ち、例えばアモルファスシリコン層やポリシリコン層を
ＣＶＤ法等によって絶縁体（絶縁層）の上に成膜し、次
いで、レーザビームや電子ビームを用いた帯域溶融結晶
化法、絶縁体（絶縁層）に設けられた開口部を介して結
晶成長を行うラテラル固相結晶成長法等の各種の公知の
単結晶化技術によってシリコン層を形成し、かかるシリ
コン層に半導体メモリセルを作製すればよい。又は、支
持基板上に成膜された絶縁体（絶縁層）上に、例えばポ
リシリコン層あるいはアモルファスシリコン層を形成し
た後、かかるポリシリコン層あるいはアモルファスシリ
コン層に半導体メモリセルを作製することによって得る
ことができる。
【００４１】更に、実施の形態１の半導体メモリセルの
変形例を図８の（Ａ）及び（Ｂ）並びに図９の（Ａ）及
び（Ｂ）に示す。図８に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。尚、図８の（Ｂ）に示す構造におい
ては、第２の領域ＳＣ2が、図８の（Ａ）に示す構造の
半導体メモリセルよりも絶縁層側へと深く延びている。
これによって、第２の領域ＳＣ2の側部から書き込み情
報設定線への電極を取り出すことが可能となる。図９の
（Ａ）及び（Ｂ）に示す半導体メモリセルは、ＴＦＴ構
造を有する。
変形例を図８の（Ａ）及び（Ｂ）並びに図９の（Ａ）及
び（Ｂ）に示す。図８に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。尚、図８の（Ｂ）に示す構造におい
ては、第２の領域ＳＣ2が、図８の（Ａ）に示す構造の
半導体メモリセルよりも絶縁層側へと深く延びている。
これによって、第２の領域ＳＣ2の側部から書き込み情
報設定線への電極を取り出すことが可能となる。図９の
（Ａ）及び（Ｂ）に示す半導体メモリセルは、ＴＦＴ構
造を有する。
【００４２】（実施の形態２）実施の形態２は、本発明
の第２の態様及び第３の態様の変形に係る半導体メモリ
セルに関する。図１の（Ｂ）に原理図を、そして図１０
に一例を示すように、読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域は、所定の電位に接続さ
れ、スイッチ用トランジスタＴＲ2の一方のソース／ド
レイン領域は、メモリセル選択用の第２の配線（例えば
ビット線）に接続されている。また、第２の領域ＳＣ2
は、メモリセル選択用の第２の配線（例えばビット線）
に接続される代わりに、所定の電位に接続されている。
更には、第４の領域ＳＣ4は、書き込み情報設定線に接
続される代わりに、メモリ選択用の第２の配線（例えば
ビット線）に接続されている。尚、実施の形態２におい
ては、第２の配線（例えばビット線）は、実施の形態１
における書き込み情報設定線を兼ねている。ここで、図
１０の（Ａ）は模式的な一部断面図であり、図１０の
（Ｂ）は各領域及びゲート領域の模式的な配置図であ
る。以上の点を除き、実施の形態２の半導体メモリセル
の構造は、実施の形態１にて説明した半導体メモリセル
の構造と同一であるので、詳細な説明は省略する。
の第２の態様及び第３の態様の変形に係る半導体メモリ
セルに関する。図１の（Ｂ）に原理図を、そして図１０
に一例を示すように、読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域は、所定の電位に接続さ
れ、スイッチ用トランジスタＴＲ2の一方のソース／ド
レイン領域は、メモリセル選択用の第２の配線（例えば
ビット線）に接続されている。また、第２の領域ＳＣ2
は、メモリセル選択用の第２の配線（例えばビット線）
に接続される代わりに、所定の電位に接続されている。
更には、第４の領域ＳＣ4は、書き込み情報設定線に接
続される代わりに、メモリ選択用の第２の配線（例えば
ビット線）に接続されている。尚、実施の形態２におい
ては、第２の配線（例えばビット線）は、実施の形態１
における書き込み情報設定線を兼ねている。ここで、図
１０の（Ａ）は模式的な一部断面図であり、図１０の
（Ｂ）は各領域及びゲート領域の模式的な配置図であ
る。以上の点を除き、実施の形態２の半導体メモリセル
の構造は、実施の形態１にて説明した半導体メモリセル
の構造と同一であるので、詳細な説明は省略する。
【００４３】実施の形態２の半導体メモリセルの変形例
を図１１の（Ａ）及び（Ｂ）並びに図１２の（Ａ）及び
（Ｂ）に示す。図１１に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。一方、図１２に示す半導体メモリセ
ルは、ＴＦＴ構造を有する。
を図１１の（Ａ）及び（Ｂ）並びに図１２の（Ａ）及び
（Ｂ）に示す。図１１に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。一方、図１２に示す半導体メモリセ
ルは、ＴＦＴ構造を有する。
【００４４】更に、実施の形態１の半導体メモリセルの
変形例を図１３の（Ａ）及び（Ｂ）並びに図１４の
（Ａ）及び（Ｂ）に示す。図１３に示す半導体メモリセ
ルは、例えばＳｉＯ2から成る絶縁体上に形成されてい
る、所謂ＳＯＩ構造を有する。尚、図１３の（Ｂ）に示
す構造においては、第２の領域ＳＣ2が、図１３の
（Ａ）に示す構造の半導体メモリセルよりも絶縁層側へ
と深く延びている。これによって、第２の領域ＳＣ2の
側部から書き込み情報設定線への電極を取り出すことが
可能となる。図１４の（Ａ）及び（Ｂ）に示す半導体メ
モリセルは、ＴＦＴ構造を有する。
変形例を図１３の（Ａ）及び（Ｂ）並びに図１４の
（Ａ）及び（Ｂ）に示す。図１３に示す半導体メモリセ
ルは、例えばＳｉＯ2から成る絶縁体上に形成されてい
る、所謂ＳＯＩ構造を有する。尚、図１３の（Ｂ）に示
す構造においては、第２の領域ＳＣ2が、図１３の
（Ａ）に示す構造の半導体メモリセルよりも絶縁層側へ
と深く延びている。これによって、第２の領域ＳＣ2の
側部から書き込み情報設定線への電極を取り出すことが
可能となる。図１４の（Ａ）及び（Ｂ）に示す半導体メ
モリセルは、ＴＦＴ構造を有する。
【００４５】（実施の形態３）実施の形態３は、本発明
の第１及び第４の態様に係る半導体メモリセルに関す
る。図２の（Ａ）に原理図を、そして図１５に一例を示
すように、実施の形態３の半導体メモリセルは、第１導
電形（例えばｎ形）の読み出し用トランジスタＴＲ
1と、第２導電形（例えばｐ形）のスイッチ用トランジ
スタＴＲ2と、ダイオードＤから構成されている。尚、
図１５の（Ａ）は模式的な一部断面図であり、図１５の
（Ｂ）は各領域及びゲート領域の模式的な配置図であ
る。
の第１及び第４の態様に係る半導体メモリセルに関す
る。図２の（Ａ）に原理図を、そして図１５に一例を示
すように、実施の形態３の半導体メモリセルは、第１導
電形（例えばｎ形）の読み出し用トランジスタＴＲ
1と、第２導電形（例えばｐ形）のスイッチ用トランジ
スタＴＲ2と、ダイオードＤから構成されている。尚、
図１５の（Ａ）は模式的な一部断面図であり、図１５の
（Ｂ）は各領域及びゲート領域の模式的な配置図であ
る。
【００４６】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ゲート領域Ｇ1は、メモリセル選
択用の第１の配線（例えばワード線）に接続され、（Ａ
−２）一方のソース／ドレイン領域は、メモリセル選択
用の第２の配線（例えばビット線）に接続され、（Ａ−
３）他方のソース／ドレイン領域は、ダイオードＤの一
端を構成している。
関しては、（Ａ−１）ゲート領域Ｇ1は、メモリセル選
択用の第１の配線（例えばワード線）に接続され、（Ａ
−２）一方のソース／ドレイン領域は、メモリセル選択
用の第２の配線（例えばビット線）に接続され、（Ａ−
３）他方のソース／ドレイン領域は、ダイオードＤの一
端を構成している。
【００４７】一方、スイッチ用トランジスタＴＲ2に関
しては、（Ｂ−１）ゲート領域Ｇ2は読み出し用トラン
ジスタＴＲ1のゲート領域Ｇ1と共通であり、メモリセル
選択用の第１の配線（例えばワード線）に接続され、
（Ｂ−２）一方のソース／ドレイン領域は、書き込み情
報設定線に接続され、且つ、ダイオードＤの他端を構成
し、（Ｂ−３）他方のソース／ドレイン領域は、読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1と共通
である。
しては、（Ｂ−１）ゲート領域Ｇ2は読み出し用トラン
ジスタＴＲ1のゲート領域Ｇ1と共通であり、メモリセル
選択用の第１の配線（例えばワード線）に接続され、
（Ｂ−２）一方のソース／ドレイン領域は、書き込み情
報設定線に接続され、且つ、ダイオードＤの他端を構成
し、（Ｂ−３）他方のソース／ドレイン領域は、読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1と共通
である。
【００４８】あるいは又、実施の形態３における半導体
メモリセルは、（イ）第１導電形（例えばｎ形）を有す
る半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1
と整流接合を形成して接する半導体性若しくは導電性の
第２の領域ＳＣ2、（実施の形態３においては、より具
体的には、第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第１導電形とは逆の第
２導電形（例えばｐ+形）を有する半導体性の、あるい
は又、シリサイドや金属、金属化合物等から構成された
導電性の第２の領域ＳＣ2、）（ハ）第１の領域ＳＣ1と
接し（具体的には、第１の領域ＳＣ1の表面領域に設け
られ）、第２の領域ＳＣ2とは離間して設けられ、且
つ、第２導電形（例えばｐ+形）を有する半導体性の第
３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設
けられ、且つ、整流接合を形成して接する、第１導電形
（例えばｎ+形）を有する半導体性の、あるいは又、シ
リサイドや金属、金属化合物等から構成された導電性の
第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第３
の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域ＳＣ
4を橋渡すごとくバリア層を介して設けられ、読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メモ
リセルである。
メモリセルは、（イ）第１導電形（例えばｎ形）を有す
る半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1
と整流接合を形成して接する半導体性若しくは導電性の
第２の領域ＳＣ2、（実施の形態３においては、より具
体的には、第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する、第１導電形とは逆の第
２導電形（例えばｐ+形）を有する半導体性の、あるい
は又、シリサイドや金属、金属化合物等から構成された
導電性の第２の領域ＳＣ2、）（ハ）第１の領域ＳＣ1と
接し（具体的には、第１の領域ＳＣ1の表面領域に設け
られ）、第２の領域ＳＣ2とは離間して設けられ、且
つ、第２導電形（例えばｐ+形）を有する半導体性の第
３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設
けられ、且つ、整流接合を形成して接する、第１導電形
（例えばｎ+形）を有する半導体性の、あるいは又、シ
リサイドや金属、金属化合物等から構成された導電性の
第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第３
の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域ＳＣ
4を橋渡すごとくバリア層を介して設けられ、読み出し
用トランジスタＴＲ1とスイッチ用トランジスタＴＲ2と
で共有されたゲート領域Ｇ1，Ｇ2、を有する半導体メモ
リセルである。
【００４９】そして、読み出し用トランジスタＴＲ1に
関しては、（ａ−１）一方のソース／ドレイン領域は、
第４の領域ＳＣ4から構成され、（ａ−２）他方のソー
ス／ドレイン領域は、第１の領域ＳＣ1から構成され、
（ａ−３）チャネル形成領域ＣＨ1は、第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面
領域から構成されている。
関しては、（ａ−１）一方のソース／ドレイン領域は、
第４の領域ＳＣ4から構成され、（ａ−２）他方のソー
ス／ドレイン領域は、第１の領域ＳＣ1から構成され、
（ａ−３）チャネル形成領域ＣＨ1は、第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面
領域から構成されている。
【００５０】一方、スイッチ用トランジスタＴＲ2に関
しては、（ｂ−１）一方のソース／ドレイン領域は、第
２の領域ＳＣ2から構成され、（ｂ−２）他方のソース
／ドレイン領域は、第３の領域ＳＣ3から構成され、
（ｂ−３）チャネル形成領域ＣＨ2は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
しては、（ｂ−１）一方のソース／ドレイン領域は、第
２の領域ＳＣ2から構成され、（ｂ−２）他方のソース
／ドレイン領域は、第３の領域ＳＣ3から構成され、
（ｂ−３）チャネル形成領域ＣＨ2は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
【００５１】更には、ダイオードＤは、第１の領域ＳＣ
1と第２の領域ＳＣ2から構成されている。また、読み出
し用トランジスタＴＲ1のゲート領域Ｇ1及びスイッチ用
トランジスタＴＲ2のゲート領域Ｇ2はメモリセル選択用
の第１の配線（例えばワード線）に接続され、第４の領
域ＳＣ4はメモリセル選択用の第２の配線（例えばビッ
ト線）に接続され、第２の領域ＳＣ2は書き込み情報設
定線に接続されている。
1と第２の領域ＳＣ2から構成されている。また、読み出
し用トランジスタＴＲ1のゲート領域Ｇ1及びスイッチ用
トランジスタＴＲ2のゲート領域Ｇ2はメモリセル選択用
の第１の配線（例えばワード線）に接続され、第４の領
域ＳＣ4はメモリセル選択用の第２の配線（例えばビッ
ト線）に接続され、第２の領域ＳＣ2は書き込み情報設
定線に接続されている。
【００５２】実施の形態３の半導体メモリセルにおい
て、第２の領域ＳＣ2と第１の領域ＳＣ1からｐｎ接合を
形成する場合、第２の領域ＳＣ2の電位設定、あるい
は、第２の領域ＳＣ2及び第１の領域ＳＣ1の不純物濃度
関係の設計が不適切であると、情報の読み出し時、ラッ
チアップを生じる可能性がある。これを回避するため
に、書き込み情報設定線に印加する電圧は、第２の領域
ＳＣ2と第１の領域ＳＣ1との接合部、即ち、ダイオード
Ｄに高い順方向電流が流れない程度の電圧（例えば０．
８ボルト以下）とする必要がある。第２の領域ＳＣ2を
シリサイドや金属等から構成することによって第２の領
域ＳＣ2と第１の領域ＳＣ1との間にショットキ接合を形
成し、多数キャリアが主として順方向電流を構成する形
態とすれば、ラッチアップの危険性を回避することがで
き、書き込み情報設定線に印加する電圧への制限は実質
的に無くなる。
て、第２の領域ＳＣ2と第１の領域ＳＣ1からｐｎ接合を
形成する場合、第２の領域ＳＣ2の電位設定、あるい
は、第２の領域ＳＣ2及び第１の領域ＳＣ1の不純物濃度
関係の設計が不適切であると、情報の読み出し時、ラッ
チアップを生じる可能性がある。これを回避するため
に、書き込み情報設定線に印加する電圧は、第２の領域
ＳＣ2と第１の領域ＳＣ1との接合部、即ち、ダイオード
Ｄに高い順方向電流が流れない程度の電圧（例えば０．
８ボルト以下）とする必要がある。第２の領域ＳＣ2を
シリサイドや金属等から構成することによって第２の領
域ＳＣ2と第１の領域ＳＣ1との間にショットキ接合を形
成し、多数キャリアが主として順方向電流を構成する形
態とすれば、ラッチアップの危険性を回避することがで
き、書き込み情報設定線に印加する電圧への制限は実質
的に無くなる。
【００５３】実施の形態３においては、半導体メモリセ
ルは、半導体基板に設けられた第１導電形（例えばｎ
形）のウエル構造内に形成されている。
ルは、半導体基板に設けられた第１導電形（例えばｎ
形）のウエル構造内に形成されている。
【００５４】以下、図１６〜図１８を参照して、実施の
形態３の半導体メモリセルの製造方法を説明する。
形態３の半導体メモリセルの製造方法を説明する。
【００５５】［工程−３００］先ず、公知の方法に従
い、ｐ形シリコン半導体基板１０に素子分離領域（図示
せず）、ｎ形ウエル、ｎ形の半導体性の第１の領域ＳＣ
1、バリア層に相当するゲート酸化膜１１を形成した
後、例えば不純物を含有するポリシリコンあるいはポリ
サイド構造を有するゲート領域Ｇを形成する。こうし
て、図１６の（Ａ）に示す構造を得ることができる。
い、ｐ形シリコン半導体基板１０に素子分離領域（図示
せず）、ｎ形ウエル、ｎ形の半導体性の第１の領域ＳＣ
1、バリア層に相当するゲート酸化膜１１を形成した
後、例えば不純物を含有するポリシリコンあるいはポリ
サイド構造を有するゲート領域Ｇを形成する。こうし
て、図１６の（Ａ）に示す構造を得ることができる。
【００５６】［工程−３１０］次いで、レジスト材料か
らイオン注入用マスク１２を形成した後、第２導電形
（例えば、ｐ形）の不純物をイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ且つ整流接合を形成して接
する半導体性の第２の領域ＳＣ2を形成する（図１６の
（Ｂ）参照）。
らイオン注入用マスク１２を形成した後、第２導電形
（例えば、ｐ形）の不純物をイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ且つ整流接合を形成して接
する半導体性の第２の領域ＳＣ2を形成する（図１６の
（Ｂ）参照）。
【００５７】［工程−３２０］その後、イオン注入用マ
スク１２を除去し、レジスト材料からイオン注入用マス
ク１３を形成した後、第２導電形（例えば、ｐ形）の不
純物を斜めイオン注入法にてイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ、且つ第２の領域ＳＣ2とは
離間して設けられた第２導電形の半導体性の第３の領域
ＳＣ3を形成する。斜めイオン注入法にてイオン注入を
行うことによって、ゲート領域Ｇの下方にも第３の領域
ＳＣ3が形成される（図１７の（Ａ）参照）。
スク１２を除去し、レジスト材料からイオン注入用マス
ク１３を形成した後、第２導電形（例えば、ｐ形）の不
純物を斜めイオン注入法にてイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ、且つ第２の領域ＳＣ2とは
離間して設けられた第２導電形の半導体性の第３の領域
ＳＣ3を形成する。斜めイオン注入法にてイオン注入を
行うことによって、ゲート領域Ｇの下方にも第３の領域
ＳＣ3が形成される（図１７の（Ａ）参照）。
【００５８】［工程−３３０］次いで、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第３の領域ＳＣ
3の表面領域に設けられ且つ整流接合を形成して接する
半導体性の第４の領域ＳＣ4を形成する（図１７の
（Ｂ）参照）。
えば、ｎ形）の不純物をイオン注入し、第３の領域ＳＣ
3の表面領域に設けられ且つ整流接合を形成して接する
半導体性の第４の領域ＳＣ4を形成する（図１７の
（Ｂ）参照）。
【００５９】［工程−３４０］その後、イオン注入用マ
スク１３を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇの側壁にサイドウオール１４を形成す
る。
スク１３を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇの側壁にサイドウオール１４を形成す
る。
【００６０】［工程−３５０］次いで、レジスト材料か
らイオン注入用マスク１５を形成した後、第１導電形
（例えば、ｎ形）の不純物をイオン注入し、第４の領域
ＳＣ4の不純物濃度を１０19〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図１８の（Ａ）参照）。
らイオン注入用マスク１５を形成した後、第１導電形
（例えば、ｎ形）の不純物をイオン注入し、第４の領域
ＳＣ4の不純物濃度を１０19〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図１８の（Ａ）参照）。
【００６１】［工程−３６０］その後、イオン注入用マ
スク１５を除去し、レジスト材料からイオン注入用マス
ク１６を形成した後、第２導電形（例えば、ｐ形）の不
純物をイオン注入し、第２の領域ＳＣ2の一部分の不純
物濃度を１０19〜１０20ｃｍ-3程度まで高くすることに
よって、第２の領域ＳＣ2の低抵抗化を図る（図１８の
（Ｂ）参照）。
スク１５を除去し、レジスト材料からイオン注入用マス
ク１６を形成した後、第２導電形（例えば、ｐ形）の不
純物をイオン注入し、第２の領域ＳＣ2の一部分の不純
物濃度を１０19〜１０20ｃｍ-3程度まで高くすることに
よって、第２の領域ＳＣ2の低抵抗化を図る（図１８の
（Ｂ）参照）。
【００６２】［工程−３７０］その後、従来のＭＯＳト
ランジスタの製造方法に従い、半導体メモリセルを完成
させる。
ランジスタの製造方法に従い、半導体メモリセルを完成
させる。
【００６３】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−３１０］を省
略することができる。［工程−３２０］、［工程−３３
０］、［工程−３５０］の順序は任意の順序することが
できる。ゲート領域や素子分離領域の形成を、［工程−
３６０］の後に行ってもよい。尚、第３の領域ＳＣ3の
下に、第１導電形（例えばｎ++形）の高濃度不純物含有
領域ＳＣ5を更に備えていることが、読み出し用トラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位
あるいは電荷の増加を図るといった観点から望ましい。
の方法に限定されない。例えば、［工程−３１０］を省
略することができる。［工程−３２０］、［工程−３３
０］、［工程−３５０］の順序は任意の順序することが
できる。ゲート領域や素子分離領域の形成を、［工程−
３６０］の後に行ってもよい。尚、第３の領域ＳＣ3の
下に、第１導電形（例えばｎ++形）の高濃度不純物含有
領域ＳＣ5を更に備えていることが、読み出し用トラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位
あるいは電荷の増加を図るといった観点から望ましい。
【００６４】実施の形態３の半導体メモリセルの変形例
を図１９の（Ａ）及び（Ｂ）並びに図２０の（Ａ）及び
（Ｂ）に示す。図１９に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。尚、図１９の（Ｂ）に示す構造にお
いては、第２の領域ＳＣ2が、図１９の（Ａ）に示す構
造の半導体メモリセルよりも絶縁層側へと深く延びてい
る。これによって、第２の領域ＳＣ2の側部から書き込
み情報設定線への電極を取り出すことが可能となる。図
２０の（Ａ）及び（Ｂ）に示す半導体メモリセルは、Ｔ
ＦＴ構造を有する。
を図１９の（Ａ）及び（Ｂ）並びに図２０の（Ａ）及び
（Ｂ）に示す。図１９に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。尚、図１９の（Ｂ）に示す構造にお
いては、第２の領域ＳＣ2が、図１９の（Ａ）に示す構
造の半導体メモリセルよりも絶縁層側へと深く延びてい
る。これによって、第２の領域ＳＣ2の側部から書き込
み情報設定線への電極を取り出すことが可能となる。図
２０の（Ａ）及び（Ｂ）に示す半導体メモリセルは、Ｔ
ＦＴ構造を有する。
【００６５】（実施の形態４）実施の形態４は、本発明
の第２の態様及び第４の態様の変形に係る半導体メモリ
セルに関する。図２の（Ｂ）に原理図を、そして図２１
の（Ａ）及び（Ｂ）に一例を示すように、読み出し用ト
ランジスタＴＲ1の一方のソース／ドレイン領域は、所
定の電位に接続され、スイッチ用トランジスタＴＲ2の
一方のソース／ドレイン領域は、メモリセル選択用の第
２の配線（例えばビット線）に接続されている。また、
第４の領域ＳＣ4は、メモリセル選択用の第２の配線
（例えばビット線）に接続される代わりに、所定の電位
に接続され、第２の領域ＳＣ2は、書き込み情報設定線
に接続される代わりに、メモリ選択用の第２の配線（例
えばビット線）に接続されている。尚、実施の形態４に
おいては、第２の配線（例えばビット線）は、実施の形
態３における書き込み情報設定線を兼ねている。以上の
点を除き、実施の形態４の半導体メモリセルの構造は、
実施の形態３にて説明した半導体メモリセルの構造と同
一であるので、詳細な説明は省略する。
の第２の態様及び第４の態様の変形に係る半導体メモリ
セルに関する。図２の（Ｂ）に原理図を、そして図２１
の（Ａ）及び（Ｂ）に一例を示すように、読み出し用ト
ランジスタＴＲ1の一方のソース／ドレイン領域は、所
定の電位に接続され、スイッチ用トランジスタＴＲ2の
一方のソース／ドレイン領域は、メモリセル選択用の第
２の配線（例えばビット線）に接続されている。また、
第４の領域ＳＣ4は、メモリセル選択用の第２の配線
（例えばビット線）に接続される代わりに、所定の電位
に接続され、第２の領域ＳＣ2は、書き込み情報設定線
に接続される代わりに、メモリ選択用の第２の配線（例
えばビット線）に接続されている。尚、実施の形態４に
おいては、第２の配線（例えばビット線）は、実施の形
態３における書き込み情報設定線を兼ねている。以上の
点を除き、実施の形態４の半導体メモリセルの構造は、
実施の形態３にて説明した半導体メモリセルの構造と同
一であるので、詳細な説明は省略する。
【００６６】実施の形態４の半導体メモリセルの変形例
を図２２の（Ａ）及び（Ｂ）並びに図２３の（Ａ）及び
（Ｂ）に示す。図２２に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。一方、図２３に示す半導体メモリセ
ルは、ＴＦＴ構造を有する。
を図２２の（Ａ）及び（Ｂ）並びに図２３の（Ａ）及び
（Ｂ）に示す。図２２に示す半導体メモリセルは、例え
ばＳｉＯ2から成る絶縁体上に形成されている、所謂Ｓ
ＯＩ構造を有する。一方、図２３に示す半導体メモリセ
ルは、ＴＦＴ構造を有する。
【００６７】以下、実施の形態１の半導体メモリセルの
動作を説明するが、実施の形態２〜実施の形態４の半導
体メモリセルの動作原理は、実質的に実施の形態１の半
導体メモリセルの動作原理と同じである。尚、実施の形
態２あるいは実施の形態４における半導体メモリセルで
は、第２の配線（例えばビット線）が書き込み情報設定
線を兼ねているので、以下の説明において、書き込み情
報設定線を第２の配線（例えばビット線）と読み替えれ
ばよい。
動作を説明するが、実施の形態２〜実施の形態４の半導
体メモリセルの動作原理は、実質的に実施の形態１の半
導体メモリセルの動作原理と同じである。尚、実施の形
態２あるいは実施の形態４における半導体メモリセルで
は、第２の配線（例えばビット線）が書き込み情報設定
線を兼ねているので、以下の説明において、書き込み情
報設定線を第２の配線（例えばビット線）と読み替えれ
ばよい。
【００６８】書き込み時の各部位における電位を以下の
表１のとおりとする。
表１のとおりとする。
【００６９】
【表１】 メモリセル選択用の第１の配線（例えば、ワード線）：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【００７０】また、読み出し時の各部位における電位を
以下の表２のとおりとする。尚、このとき、書き込み情
報設定線（実施の形態２においては第２の領域ＳＣ2、
実施の形態４においては第４の領域ＳＣ4）には０電位
を含む所定の電位が与えられている。
以下の表２のとおりとする。尚、このとき、書き込み情
報設定線（実施の形態２においては第２の領域ＳＣ2、
実施の形態４においては第４の領域ＳＣ4）には０電位
を含む所定の電位が与えられている。
【００７１】
【表２】メモリセル選択用の第１の配線（例えば、ワー
ド線）：ＶR メモリセル選択用の第２の配線（例えば、ビット線）：
Ｖ2
ド線）：ＶR メモリセル選択用の第２の配線（例えば、ビット線）：
Ｖ2
【００７２】読み出し時、ゲート領域から見た読み出し
用トランジスタＴＲ1のスレッショールド値を以下の表
３のとおりとする。また、読み出し用トランジスタＴＲ
1における電位の関係を以下の表３のように設定する。
尚、”０”の読み出し時と、”１”の読み出し時とで
は、チャネル形成領域ＣＨ1の電位が異なる。この影響
を受けて、”０”の読み出し時、及び”１”の読み出し
時において、ゲート領域から見た読み出し用トランジス
タＴＲ1のスレッショールド値が変化する。但し、従来
のＤＲＡＭが必要とするような大きなキャパシタを必要
としない。
用トランジスタＴＲ1のスレッショールド値を以下の表
３のとおりとする。また、読み出し用トランジスタＴＲ
1における電位の関係を以下の表３のように設定する。
尚、”０”の読み出し時と、”１”の読み出し時とで
は、チャネル形成領域ＣＨ1の電位が異なる。この影響
を受けて、”０”の読み出し時、及び”１”の読み出し
時において、ゲート領域から見た読み出し用トランジス
タＴＲ1のスレッショールド値が変化する。但し、従来
のＤＲＡＭが必要とするような大きなキャパシタを必要
としない。
【００７３】
【表３】”０”の読み出し時：ＶTH_0 ”１”の読み出し時：ＶTH_1 |VTH_1｜＞｜ＶR｜＞｜ＶTH_0｜
【００７４】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、第１の配線の電
位をＶW（＜０）とする。その結果、スイッチ用トラン
ジスタＴＲ2のゲート領域Ｇ2の電位もＶW（＜０）とな
る。従って、スイッチ用トランジスタＴＲ2はオンの状
態である。それ故、読み出し用トランジスタＴＲ1のチ
ャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場
合）又はＶ1（”１”の情報の場合）となる。
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、第１の配線の電
位をＶW（＜０）とする。その結果、スイッチ用トラン
ジスタＴＲ2のゲート領域Ｇ2の電位もＶW（＜０）とな
る。従って、スイッチ用トランジスタＴＲ2はオンの状
態である。それ故、読み出し用トランジスタＴＲ1のチ
ャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場
合）又はＶ1（”１”の情報の場合）となる。
【００７５】情報を書き込み後、読み出し前の情報保持
状態においては、読み出し用トランジスタＴＲ1及びス
イッチ用トランジスタＴＲ2が導通しないように、各ト
ランジスタの各部分における電位を設定する。このため
には、例えば、第１の配線の電位を０（Ｖ）とし、書き
込み情報設定線の電位をＶ1とすればよい。
状態においては、読み出し用トランジスタＴＲ1及びス
イッチ用トランジスタＴＲ2が導通しないように、各ト
ランジスタの各部分における電位を設定する。このため
には、例えば、第１の配線の電位を０（Ｖ）とし、書き
込み情報設定線の電位をＶ1とすればよい。
【００７６】情報の書き込み時、読み出し用トランジス
タＴＲ1のゲート領域の電位はＶW（＜０）である。従っ
て、読み出し用トランジスタＴＲ1はオフ状態である。
こうして、”０”又は”１”の情報の書き込み時、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電
位は、Ｖ0（”０”の情報の場合）、又はＶ1（”１”の
情報の場合）となり、この状態は情報の読み出し時ま
で、漏洩電流（読み出し用トランジスタＴＲ1のチャネ
ル形成領域ＣＨ1と例えば半導体基板間、スイッチ用ト
ランジスタＴＲ2のオフ電流等）のために経時変化する
が、許容範囲内に保持される。尚、読み出し用トランジ
スタＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が
読み出し動作に誤りを与える程大きくなる前に、所謂リ
フレッシュ動作を行う。
タＴＲ1のゲート領域の電位はＶW（＜０）である。従っ
て、読み出し用トランジスタＴＲ1はオフ状態である。
こうして、”０”又は”１”の情報の書き込み時、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電
位は、Ｖ0（”０”の情報の場合）、又はＶ1（”１”の
情報の場合）となり、この状態は情報の読み出し時ま
で、漏洩電流（読み出し用トランジスタＴＲ1のチャネ
ル形成領域ＣＨ1と例えば半導体基板間、スイッチ用ト
ランジスタＴＲ2のオフ電流等）のために経時変化する
が、許容範囲内に保持される。尚、読み出し用トランジ
スタＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が
読み出し動作に誤りを与える程大きくなる前に、所謂リ
フレッシュ動作を行う。
【００７７】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、第１の配線の電位はＶR（＞０）で
ある。その結果、スイッチ用トランジスタＴＲ2のゲー
ト領域の電位はＶR（＞０）となり、スイッチ用トラン
ジスタＴＲ2はオフの状態である。
情報の読み出し時、第１の配線の電位はＶR（＞０）で
ある。その結果、スイッチ用トランジスタＴＲ2のゲー
ト領域の電位はＶR（＞０）となり、スイッチ用トラン
ジスタＴＲ2はオフの状態である。
【００７８】読み出し用トランジスタＴＲ1のゲート領
域の電位はＶR（＞０）である。また、ゲート領域から
見た読み出し用トランジスタＴＲ1のスレッショールド
値は、ＶT H_0又はＶTH_1である。この読み出し用トラン
ジスタＴＲ1のスレッショールド値は、チャネル形成領
域ＣＨ1の電位の状態に依存する。これらの電位の間に
は、 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用トランジスタＴＲ1はオン状態とな
る。また、蓄積された情報が”１”の場合、読み出し用
トランジスタＴＲ1はオフ状態となる。
域の電位はＶR（＞０）である。また、ゲート領域から
見た読み出し用トランジスタＴＲ1のスレッショールド
値は、ＶT H_0又はＶTH_1である。この読み出し用トラン
ジスタＴＲ1のスレッショールド値は、チャネル形成領
域ＣＨ1の電位の状態に依存する。これらの電位の間に
は、 ｜ＶTH_1｜＞｜ＶR｜＞｜ＶTH_0｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用トランジスタＴＲ1はオン状態とな
る。また、蓄積された情報が”１”の場合、読み出し用
トランジスタＴＲ1はオフ状態となる。
【００７９】こうして、蓄積された情報に依存して読み
出し用トランジスタＴＲ1は、確実にオン状態又はオフ
状態となる。第２の領域ＳＣ2は、第２の配線に接続さ
れているので、蓄積された情報（”０”あるいは”
１”）に依存して、読み出し用トランジスタＴＲ1に電
流が流れ、あるいは流れない。こうして、蓄積された情
報を読み出し用トランジスタＴＲ1によって読み出すこ
とができる。
出し用トランジスタＴＲ1は、確実にオン状態又はオフ
状態となる。第２の領域ＳＣ2は、第２の配線に接続さ
れているので、蓄積された情報（”０”あるいは”
１”）に依存して、読み出し用トランジスタＴＲ1に電
流が流れ、あるいは流れない。こうして、蓄積された情
報を読み出し用トランジスタＴＲ1によって読み出すこ
とができる。
【００８０】以上に説明した読み出し用トランジスタＴ
Ｒ1及びスイッチ用トランジスタＴＲ2の動作状態を表４
に纏めた。尚、表４中、各電位の値は例示であり、上記
の条件を満足する値ならば如何なる値をとることも可能
である。
Ｒ1及びスイッチ用トランジスタＴＲ2の動作状態を表４
に纏めた。尚、表４中、各電位の値は例示であり、上記
の条件を満足する値ならば如何なる値をとることも可能
である。
【００８１】
【表４】
【００８２】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタＴ
Ｒ1をｐチャネル形トランジスタとし、スイッチ用トラ
ンジスタＴＲ2をｎチャネル形トランジスタとすること
ができる。各トランジスタにおける各要素の配置は例示
であり、適宜変更することができる。また、各種の領域
への不純物の導入はイオン注入法だけでなく、拡散法に
て行うこともできる。尚、シリコン半導体のみならず、
例えばＧａＡｓ系等の化合物半導体から構成されたメモ
リセルにも本発明を適用することができる。発明の実施
の形態１や発明の実施の形態２にて説明した半導体メモ
リセルを発明の実施の形態３にて説明した半導体メモリ
セルの作製方法にて作製することもできるし、発明の実
施の形態３や発明の実施の形態４にて説明した半導体メ
モリセルを発明の実施の形態１にて説明した半導体メモ
リセルの作製方法にて作製することもできる。更には、
本発明の半導体メモリセルはＭＥＳ型ＦＥＴ構造を有す
る半導体メモリセルにも適用することができる。
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタＴ
Ｒ1をｐチャネル形トランジスタとし、スイッチ用トラ
ンジスタＴＲ2をｎチャネル形トランジスタとすること
ができる。各トランジスタにおける各要素の配置は例示
であり、適宜変更することができる。また、各種の領域
への不純物の導入はイオン注入法だけでなく、拡散法に
て行うこともできる。尚、シリコン半導体のみならず、
例えばＧａＡｓ系等の化合物半導体から構成されたメモ
リセルにも本発明を適用することができる。発明の実施
の形態１や発明の実施の形態２にて説明した半導体メモ
リセルを発明の実施の形態３にて説明した半導体メモリ
セルの作製方法にて作製することもできるし、発明の実
施の形態３や発明の実施の形態４にて説明した半導体メ
モリセルを発明の実施の形態１にて説明した半導体メモ
リセルの作製方法にて作製することもできる。更には、
本発明の半導体メモリセルはＭＥＳ型ＦＥＴ構造を有す
る半導体メモリセルにも適用することができる。
【００８３】また、本発明の半導体メモリセルを、ゲー
ト領域がチャネル形成領域を取り囲む形式の半導体メモ
リセル、あるいは又、所謂サイドゲート型の半導体メモ
リセルに適用することができる。例えば発明の実施の形
態１の図８の（Ｂ）にて説明した半導体メモリセルをゲ
ート領域がチャネル形成領域を取り囲む形式の半導体メ
モリセルに適用した例を、図２４の模式的な斜視図に示
す。この形式の半導体メモリセルにおいては、絶縁層か
ら突出した略直方形のシリコン層に、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2、第３の領域ＳＣ3及び第４の領
域ＳＣ4が形成されている。また、ゲート領域Ｇが直方
体のシリコン層の頂面だけでなく、シリコン層の側面の
一部分にまで延びており、「コ」の字形状のゲート領域
Ｇがチャネル形成領域を取り囲んでいる。尚、図２４の
矢印Ａ−Ａに沿って半導体メモリセルを切断したときの
各領域の配置は、図８の（Ｂ）に示したと同様である。
ト領域がチャネル形成領域を取り囲む形式の半導体メモ
リセル、あるいは又、所謂サイドゲート型の半導体メモ
リセルに適用することができる。例えば発明の実施の形
態１の図８の（Ｂ）にて説明した半導体メモリセルをゲ
ート領域がチャネル形成領域を取り囲む形式の半導体メ
モリセルに適用した例を、図２４の模式的な斜視図に示
す。この形式の半導体メモリセルにおいては、絶縁層か
ら突出した略直方形のシリコン層に、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2、第３の領域ＳＣ3及び第４の領
域ＳＣ4が形成されている。また、ゲート領域Ｇが直方
体のシリコン層の頂面だけでなく、シリコン層の側面の
一部分にまで延びており、「コ」の字形状のゲート領域
Ｇがチャネル形成領域を取り囲んでいる。尚、図２４の
矢印Ａ−Ａに沿って半導体メモリセルを切断したときの
各領域の配置は、図８の（Ｂ）に示したと同様である。
【００８４】更には、例えば発明の実施の形態１の図８
の（Ｂ）にて説明した半導体メモリセルをサイドゲート
型の半導体メモリセルに適用した例を、図２５の（Ａ）
の模式的な斜視図に示す。この例においても、絶縁層か
ら突出した略直方形のシリコン層に、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2、第３の領域ＳＣ3及び第４の領
域ＳＣ4が形成されている。また、ゲート領域Ｇが直方
体のシリコン層の側面の一部分に形成されている。ま
た、図２５の（Ｂ）に模式的な斜視図を示すように、ゲ
ート領域Ｇが直方体のシリコン層の側面の一部分から頂
面の一部に延びる「Ｌ」字形状とすることもできる。
尚、図２５の（Ａ）の矢印Ａ−Ａ及び図２５の（Ｂ）の
矢印Ｂ−Ｂに沿って半導体メモリセルを切断したときの
各領域の配置は、図８の（Ｂ）に示したと同様である。
図２４及び図２５では、各領域及びゲート領域のみを表
示し、配線の図示は省略した。
の（Ｂ）にて説明した半導体メモリセルをサイドゲート
型の半導体メモリセルに適用した例を、図２５の（Ａ）
の模式的な斜視図に示す。この例においても、絶縁層か
ら突出した略直方形のシリコン層に、第１の領域Ｓ
Ｃ1、第２の領域ＳＣ2、第３の領域ＳＣ3及び第４の領
域ＳＣ4が形成されている。また、ゲート領域Ｇが直方
体のシリコン層の側面の一部分に形成されている。ま
た、図２５の（Ｂ）に模式的な斜視図を示すように、ゲ
ート領域Ｇが直方体のシリコン層の側面の一部分から頂
面の一部に延びる「Ｌ」字形状とすることもできる。
尚、図２５の（Ａ）の矢印Ａ−Ａ及び図２５の（Ｂ）の
矢印Ｂ−Ｂに沿って半導体メモリセルを切断したときの
各領域の配置は、図８の（Ｂ）に示したと同様である。
図２４及び図２５では、各領域及びゲート領域のみを表
示し、配線の図示は省略した。
【００８５】
【発明の効果】本発明の半導体メモリセルにおいては、
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。
【００８６】そして、本発明の第１若しくは第２の態様
に係る半導体メモリセルにおいては、読み出し用トラン
ジスタの他方のソース／ドレイン領域とスイッチ用トラ
ンジスタの一方のソース／ドレイン領域によってダイオ
ードが構成され、本発明の第３若しくは第４の態様に係
る半導体メモリセルにおいては、第３の領域と第４の領
域若しくは第１の領域と第２の領域からダイオードが構
成されているので、ダイオードそれ自体が半導体メモリ
セル内に占める面積は０であり、しかも、所謂読み出し
線を省略することができ、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができる。更には、Ｍ
ＯＳロジック回路内にＤＲＡＭ機能をほんの僅かの工程
の増加のみで組み込むことができる。また、必ずしもＳ
ＯＩ技術を用いることなく、従来の半導体メモリセルの
製造技術で、ほぼ１トランジスタ分の面積の半導体メモ
リセルを実現することができる。
に係る半導体メモリセルにおいては、読み出し用トラン
ジスタの他方のソース／ドレイン領域とスイッチ用トラ
ンジスタの一方のソース／ドレイン領域によってダイオ
ードが構成され、本発明の第３若しくは第４の態様に係
る半導体メモリセルにおいては、第３の領域と第４の領
域若しくは第１の領域と第２の領域からダイオードが構
成されているので、ダイオードそれ自体が半導体メモリ
セル内に占める面積は０であり、しかも、所謂読み出し
線を省略することができ、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができる。更には、Ｍ
ＯＳロジック回路内にＤＲＡＭ機能をほんの僅かの工程
の増加のみで組み込むことができる。また、必ずしもＳ
ＯＩ技術を用いることなく、従来の半導体メモリセルの
製造技術で、ほぼ１トランジスタ分の面積の半導体メモ
リセルを実現することができる。
【図１】本発明の第１の態様及び第２の態様に係る半導
体メモリセルの原理図である。
体メモリセルの原理図である。
【図２】本発明の第１の態様及び第２の態様に係る半導
体メモリセルの原理図である。
体メモリセルの原理図である。
【図３】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図並びに各領域及びゲート領域の模式的な
配置図である。
的な一部断面図並びに各領域及びゲート領域の模式的な
配置図である。
【図４】発明の実施の形態１の半導体メモリセルの作製
方法を説明するための半導体基板等の模式的な一部断面
図である。
方法を説明するための半導体基板等の模式的な一部断面
図である。
【図５】図４に引き続き、発明の実施の形態１の半導体
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
メモリセルの作製方法を説明するための半導体基板等の
模式的な一部断面図である。
【図６】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
【図７】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
【図８】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
【図９】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
例の模式的な一部断面図並びに各領域及びゲート領域の
模式的な配置図である。
【図１０】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図並びに各領域及びゲート領域の模式的
な配置図である。
式的な一部断面図並びに各領域及びゲート領域の模式的
な配置図である。
【図１１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
【図１２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
【図１３】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
【図１４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
形例の模式的な一部断面図並びに各領域及びゲート領域
の模式的な配置図である。
【図１５】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図並びに各領域及びゲート領域の模式的
な配置図である。
式的な一部断面図並びに各領域及びゲート領域の模式的
な配置図である。
【図１６】発明の実施の形態３の半導体メモリセルの作
製方法を説明するための半導体基板等の模式的な一部断
面図である。
製方法を説明するための半導体基板等の模式的な一部断
面図である。
【図１７】図１６に引き続き、発明の実施の形態３の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１８】図１７に引き続き、発明の実施の形態３の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図１９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２１】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図並びに各領域及びゲート領域の模式的
な配置図である。
式的な一部断面図並びに各領域及びゲート領域の模式的
な配置図である。
【図２２】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２３】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
形例の模式的な一部断面図である。
【図２４】発明の実施の形態１にて説明した半導体メモ
リセルの変形例の模式的な斜視図である。
リセルの変形例の模式的な斜視図である。
【図２５】発明の実施の形態１にて説明した半導体メモ
リセルの変形例の模式的な斜視図である。
リセルの変形例の模式的な斜視図である。
【図２６】従来の１トランジスタメモリセルの概念図で
ある。
ある。
【図２７】従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
メモリセルの断面図である。
ＴＲ1・・・読み出し用トランジスタ、ＴＲ2・・・スイ
ッチ用トランジスタ、ＳＣ1・・・第１の領域、ＳＣ2・
・・第２の領域、ＳＣ3・・・第３の領域、ＳＣ4・・・
第４の領域、ＳＣ5・・・高濃度不純物含有領域、Ｃ
Ｈ1，ＣＨ2・・・チャネル形成領域、Ｇ，Ｇ1，Ｇ2・・
・ゲート領域
ッチ用トランジスタ、ＳＣ1・・・第１の領域、ＳＣ2・
・・第２の領域、ＳＣ3・・・第３の領域、ＳＣ4・・・
第４の領域、ＳＣ5・・・高濃度不純物含有領域、Ｃ
Ｈ1，ＣＨ2・・・チャネル形成領域、Ｇ，Ｇ1，Ｇ2・・
・ゲート領域
Claims (12)
- 【請求項１】第１導電形の読み出し用トランジスタと、
第２導電形のスイッチ用トランジスタと、ダイオードか
ら成り、 （Ａ−１）読み出し用トランジスタのゲート領域は、メ
モリセル選択用の第１の配線に接続され、 （Ａ−２）読み出し用トランジスタの一方のソース／ド
レイン領域は、メモリセル選択用の第２の配線に接続さ
れ、 （Ａ−３）読み出し用トランジスタの他方のソース／ド
レイン領域は、ダイオードの一端を構成し、 （Ｂ−１）スイッチ用トランジスタのゲート領域は、読
み出し用トランジスタのゲート領域と共通であり、 （Ｂ−２）スイッチ用トランジスタの一方のソース／ド
レイン領域は、書き込み情報設定線に接続され、且つ、
ダイオードの他端を構成し、 （Ｂ−３）スイッチ用トランジスタの他方のソース／ド
レイン領域は、読み出し用トランジスタのチャネル形成
領域と共通であることを特徴とする半導体メモリセル。 - 【請求項２】第１導電形の読み出し用トランジスタと、
第２導電形のスイッチ用トランジスタと、ダイオードか
ら成り、 （Ａ−１）読み出し用トランジスタのゲート領域は、メ
モリセル選択用の第１の配線に接続され、 （Ａ−２）読み出し用トランジスタの一方のソース／ド
レイン領域は、所定の電位に接続され、 （Ａ−３）読み出し用トランジスタの他方のソース／ド
レイン領域は、ダイオードの一端を構成し、 （Ｂ−１）スイッチ用トランジスタのゲート領域は、読
み出し用トランジスタのゲート領域と共通であり、 （Ｂ−２）スイッチ用トランジスタの一方のソース／ド
レイン領域は、メモリセル選択用の第２の配線に接続さ
れ、且つ、ダイオードの他端を構成し、 （Ｂ−３）スイッチ用トランジスタの他方のソース／ド
レイン領域は、読み出し用トランジスタのチャネル形成
領域と共通であることを特徴とする半導体メモリセル。 - 【請求項３】第１導電形の読み出し用トランジスタと、
第２導電形のスイッチ用トランジスタと、ダイオードか
ら成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域と整流接合を形成して接する半導体性
若しくは導電性の第２の領域、 （ハ）第１の領域と接し、第２の領域とは離間して設け
られ、且つ、第１導電形を有する半導体性の第３の領
域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性若しくは導電性の第４の領
域、及び、 （ホ）第２の領域と第３の領域、及び、第１の領域と第
４の領域を橋渡すごとくバリア層を介して設けられ、読
み出し用トランジスタとスイッチ用トランジスタとで共
有されたゲート領域、を有する半導体メモリセルであっ
て、 （ａ−１）読み出し用トランジスタの一方のソース／ド
レイン領域は、第２の領域から構成され、 （ａ−２）読み出し用トランジスタの他方のソース／ド
レイン領域は、第３の領域から構成され、 （ａ−３）読み出し用トランジスタのチャネル形成領域
は、第２の領域と第３の領域とで挟まれた第１の領域の
表面領域から構成され、 （ｂ−１）スイッチ用トランジスタの一方のソース／ド
レイン領域は、第４の領域から構成され、 （ｂ−２）スイッチ用トランジスタの他方のソース／ド
レイン領域は、第１の領域から構成され、 （ｂ−３）スイッチ用トランジスタのチャネル形成領域
は、第１の領域と第４の領域とで挟まれた第３の領域の
表面領域から構成され、 （ｃ）ダイオードは、第３の領域と第４の領域から構成
されており、 （ｄ）読み出し用トランジスタとスイッチ用トランジス
タとで共有されたゲート領域は、メモリセル選択用の第
１の配線に接続され、 （ｅ）第２の領域は、メモリセル選択用の第２の配線に
接続され、 （ｆ）第４の領域は、書き込み情報設定線に接続されて
いることを特徴とする半導体メモリセル。 - 【請求項４】請求項３に記載の半導体メモリセルにおい
て、 第２の領域は、メモリセル選択用の第２の配線に接続さ
れる代わりに、所定の電位に接続され、 第４の領域は、書き込み情報設定線に接続される代わり
に、メモリ選択用の第２の配線に接続されていることを
特徴とする半導体メモリセル。 - 【請求項５】第１の領域の下に、第１導電形の高濃度不
純物含有領域を更に備えていることを特徴とする請求項
３又は請求項４に記載の半導体メモリセル。 - 【請求項６】半導体メモリセルは第２導電形のウエル構
造内に形成されていることを特徴とする請求項３又は請
求項４に記載の半導体メモリセル。 - 【請求項７】半導体メモリセルは絶縁体上に形成されて
いることを特徴とする請求項３又は請求項４に記載の半
導体メモリセル。 - 【請求項８】第１導電形の読み出し用トランジスタと、
第２導電形のスイッチ用トランジスタと、ダイオードか
ら成り、 （イ）第１導電形を有する半導体性の第１の領域、 （ロ）第１の領域と整流接合を形成して接する半導体性
若しくは導電性の第２の領域、 （ハ）第１の領域と接し、第２の領域とは離間して設け
られ、且つ、第２導電形を有する半導体性の第３の領
域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
合を形成して接する半導体性若しくは導電性の第４の領
域、及び、 （ホ）第２の領域と第３の領域、及び、第１の領域と第
４の領域を橋渡すごとくバリア層を介して設けられ、読
み出し用トランジスタとスイッチ用トランジスタとで共
有されたゲート領域、を有する半導体メモリセルであっ
て、 （ａ−１）読み出し用トランジスタの一方のソース／ド
レイン領域は、第４の領域から構成され、 （ａ−２）読み出し用トランジスタの他方のソース／ド
レイン領域は、第１の領域から構成され、 （ａ−３）読み出し用トランジスタのチャネル形成領域
は、第１の領域と第４の領域とで挟まれた第３の領域の
表面領域から構成され、 （ｂ−１）スイッチ用トランジスタの一方のソース／ド
レイン領域は、第２の領域から構成され、 （ｂ−２）スイッチ用トランジスタの他方のソース／ド
レイン領域は、第３の領域から構成され、 （ｂ−３）スイッチ用トランジスタのチャネル形成領域
は、第２の領域と第３の領域とで挟まれた第１の領域の
表面領域から構成され、 （ｃ）ダイオードは、第１の領域と第２の領域から構成
されており、 （ｄ）読み出し用トランジスタとスイッチ用トランジス
タとで共有されゲート領域は、メモリセル選択用の第１
の配線に接続され、 （ｅ）第４の領域は、メモリセル選択用の第２の配線に
接続され、 （ｆ）第２の領域は、書き込み情報設定線に接続されて
いることを特徴とする半導体メモリセル。 - 【請求項９】請求項８に記載の半導体メモリセルにおい
て、 第４の領域は、メモリセル選択用の第２の配線に接続さ
れる代わりに、所定の電位に接続され、 第２の領域は、書き込み情報設定線に接続される代わり
に、メモリ選択用の第２の配線に接続されていることを
特徴とする半導体メモリセル。 - 【請求項１０】第３の領域の下に、第１導電形の高濃度
不純物含有領域を更に備えていることを特徴とする請求
項８又は請求項９に記載の半導体メモリセル。 - 【請求項１１】半導体メモリセルは第１導電形のウエル
構造内に形成されていることを特徴とする請求項８又は
請求項９に記載の半導体メモリセル。 - 【請求項１２】半導体メモリセルは絶縁体上に形成され
ていることを特徴とする請求項８又は請求項９に記載の
半導体メモリセル。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024651A JPH11224907A (ja) | 1998-02-05 | 1998-02-05 | 半導体メモリセル及びその製造方法 |
| US09/177,390 US6274912B1 (en) | 1997-10-29 | 1998-10-23 | Semiconductor memory cell and method of manufacturing the same |
| KR1019980045696A KR100536928B1 (ko) | 1997-10-29 | 1998-10-29 | 반도체 메모리 셀 및 그 제조방법 |
| EP98402702A EP0913867B1 (en) | 1997-10-29 | 1998-10-29 | DRAM cell with separate read and write transistors |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10024651A JPH11224907A (ja) | 1998-02-05 | 1998-02-05 | 半導体メモリセル及びその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH11224907A true JPH11224907A (ja) | 1999-08-17 |
Family
ID=12144054
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10024651A Pending JPH11224907A (ja) | 1997-10-29 | 1998-02-05 | 半導体メモリセル及びその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH11224907A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191596A3 (en) * | 2000-09-08 | 2008-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its manufacturing method |
-
1998
- 1998-02-05 JP JP10024651A patent/JPH11224907A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP1191596A3 (en) * | 2000-09-08 | 2008-10-08 | Kabushiki Kaisha Toshiba | Semiconductor memory device and its manufacturing method |
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