JP2000294657A - 半導体メモリセル - Google Patents

半導体メモリセル

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JP2000294657A
JP2000294657A JP11097679A JP9767999A JP2000294657A JP 2000294657 A JP2000294657 A JP 2000294657A JP 11097679 A JP11097679 A JP 11097679A JP 9767999 A JP9767999 A JP 9767999A JP 2000294657 A JP2000294657 A JP 2000294657A
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JP11097679A
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Mikio Mukai
幹雄 向井
Toshio Kobayashi
敏夫 小林
Yutaka Hayashi
豊 林
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Sony Corp
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Abstract

(57)【要約】 【課題】閾値電位を下げることを可能とし、トランジス
タの動作が安定しており、ＤＲＡＭのような大容量のキ
ャパシタを必要としない半導体メモリセルを提供する。 【解決手段】半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域ＣＨ1、及びゲート領域Ｇ1
を有する読み出し用の第１のトランジスタＴＲ1、並び
に、（２）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ2、及びゲート領域Ｇ2を有するスイッチ用の第２のト
ランジスタＴＲ2から成り、第１のトランジスタＴＲ1の
一方のソース／ドレイン領域は第２のトランジスタＴＲ
2のチャネル形成領域ＣＨ2に相当し、第２のトランジス
タＴＲ2の一方のソース／ドレイン領域は第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に相当し、ゲート
領域Ｇ1の導電形はゲート領域Ｇ2の導電形と異なる。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、２つのトランジス
タ、あるいは、２つのトランジスタとダイオードから成
る半導体メモリセル、あるいは、これらを１つに融合し
た半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図２８の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図２８の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】
【発明が解決しようとする課題】しかしながら、この特
許公開公報に開示された半導体メモリセルにおいては、
情報蓄積用トランジスタＴＲ1を構成する導電ゲートＧ
とスイッチ用トランジスタＴＲ2を構成する導電ゲート
Ｇが共有されているため（即ち、同じ導電ゲートである
ため）、情報蓄積用トランジスタＴＲ1やスイッチ用ト
ランジスタＴＲ2の閾値電位を下げることができず、半
導体メモリセルの低電圧化に対処し難いという問題があ
る。
【０００９】従って、本発明の目的は、閾値電位を下げ
ることを可能とし、トランジスタの動作が安定してお
り、従来のＤＲＡＭのような大容量のキャパシタを必要
とせず、情報の書き込み／読み出しを確実に行うことが
でき、しかも、寸法を微小化することができる半導体メ
モリセル、あるいはロジック用の半導体メモリセル、更
には、２つのトランジスタ、あるいは、２つのトランジ
スタとダイオードから成る半導体メモリセル、あるい
は、これらを１つに融合した半導体メモリセルを提供す
ることにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、そ
の原理図を図１〜図４に示すように、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域、及び、該チャネル形成領域と容量結合したゲ
ート領域を有する第１導電形の読み出し用の第１のトラ
ンジスタ、並びに、（２）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域、及び、
該チャネル形成領域と容量結合したゲート領域を有する
第２導電形のスイッチ用の第２のトランジスタ、から成
り、第１のトランジスタの一方のソース／ドレイン領域
は、第２のトランジスタのチャネル形成領域に相当し、
第２のトランジスタの一方のソース／ドレイン領域は、
第１のトランジスタのチャネル形成領域に相当し、第１
のトランジスタを構成するゲート領域の導電形は、第２
のトランジスタを構成するゲート領域の導電形と異なる
ことを特徴とする。
【００１１】尚、「第１のトランジスタの一方のソース
／ドレイン領域が第２のトランジスタのチャネル形成領
域に相当する」とは、第１のトランジスタの一方のソー
ス／ドレイン領域と第２のトランジスタのチャネル形成
領域とが共有されている構成、あるいは、第１のトラン
ジスタの一方のソース／ドレイン領域と第２のトランジ
スタのチャネル形成領域とが繋がっている構成を指す。
また、「第２のトランジスタの一方のソース／ドレイン
領域が第１のトランジスタのチャネル形成領域に相当す
る」とは、第２のトランジスタの一方のソース／ドレイ
ン領域と第１のトランジスタのチャネル形成領域とが共
有されている構成、あるいは、第２のトランジスタの一
方のソース／ドレイン領域と第１のトランジスタのチャ
ネル形成領域とが繋がっている構成を指す。
【００１２】本発明の第１の態様に係る半導体メモリセ
ルにおいては、図１及び図３に原理図を示すように、第
１のトランジスタのゲート領域は、メモリセル選択用の
第１Ａの配線に接続され、第２のトランジスタのゲート
領域は、メモリセル選択用の第１Ｂの配線に接続され、
第１のトランジスタの他方のソース／ドレイン領域は第
２の配線に接続され、第１のトランジスタの一方のソー
ス／ドレイン領域は第３の配線に接続され、第２のトラ
ンジスタの他方のソース／ドレイン領域は書き込み情報
設定線に接続されている構成とすることができる。尚、
第２の配線をビット線とし、第３の配線に所定の電位を
加える構成、あるいは、第３の配線をビット線とし、第
２の配線に所定の電位を加える構成とすることが好まし
い。また、メモリセル選択用の第１Ａの配線とメモリセ
ル選択用の第１Ｂの配線とを１つの配線（第１の配線と
呼ぶ）から構成してもよい。
【００１３】この場合、図２の（Ａ）及び（Ｂ）、並び
に図４の（Ａ）及び（Ｂ）に原理図を示すように、ダイ
オードを更に備え、第１のトランジスタの一方のソース
／ドレイン領域は、第３の配線に接続される代わりに、
ダイオードを介して書き込み情報設定線に接続されてい
る構成とすることもでき、これによって、配線構造の簡
素化を図ることができる。尚、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線をビット線と
兼用させ、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【００１４】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
１導電形の読み出し用の第１のトランジスタ、並びに、
（２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、から成り、（ａ）第２導電形を有する半導体
性の第１の領域、（ｂ）第１の領域の表面領域に設けら
れた、第１導電形を有する半導体性の第２の領域、
（ｃ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第３の領域、並びに、（ｄ）第２の
領域とは離間して第１の領域の表面領域に設けられ、且
つ、整流接合を形成して接する第４の領域、を有する半
導体メモリセルであって、（Ａ−１）第１のトランジス
タの一方のソース／ドレイン領域は、第２の領域の表面
領域の一部から構成され、（Ａ−２）第１のトランジス
タの他方のソース／ドレイン領域は、第４の領域から構
成され、（Ａ−３）第１のトランジスタのチャネル形成
領域は、第２の領域の表面領域の該一部と第４の領域と
で挟まれた第１の領域の表面領域の一部から構成され、
（Ａ−４）第１のトランジスタのゲート領域は、第１の
トランジスタのチャネル形成領域の上方に絶縁膜を介し
て設けられており、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第１の領域の表面領域の
他の部分から構成され、（Ｂ−２）第２のトランジスタ
の他方のソース／ドレイン領域は、第３の領域から構成
され、（Ｂ−３）第２のトランジスタのチャネル形成領
域は、第１の領域の表面領域の該他の部分と第３の領域
とで挟まれた第２の領域の表面領域の他の部分から構成
され、（Ｂ−４）第２のトランジスタのゲート領域は、
第２のトランジスタのチャネル形成領域の上方に絶縁膜
を介して設けられており、（Ｃ）第１のトランジスタの
ゲート領域は、メモリセル選択用の第１Ａの配線に接続
され、第２のトランジスタのゲート領域は、メモリセル
選択用の第１Ｂの配線に接続され、（Ｄ）第３の領域
は、書き込み情報設定線に接続され、（Ｅ）第４の領域
は、第２の配線に接続され、（Ｆ）第１のトランジスタ
を構成するゲート領域の導電形は、第２のトランジスタ
を構成するゲート領域の導電形と異なることを特徴とす
る。尚、第２の領域を第３の配線に接続し、第２の配線
をビット線とし、第３の配線に所定の電位を加える構
成、あるいは、第３の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。ま
た、メモリセル選択用の第１Ａの配線とメモリセル選択
用の第１Ｂの配線とを１つの配線（第１の配線）から構
成してもよい。
【００１５】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第２の領域と第３の領域との間でダイオ
ードが形成され、第２の領域は、第３の領域を介して書
き込み情報設定線に接続されている構成とすることがで
きる。あるいは又、第２の領域、及び第２の領域の表面
領域に設けられた導電性の第５の領域から構成された多
数キャリア・ダイオードを更に備え、第２の領域は、第
３の配線に接続される代わりに、該第５の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。これらの場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線をビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００１６】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルにおいては、各領域の配
置関係点が、本発明の第２の態様に係る半導体メモリセ
ルと相違する。即ち、本発明の第３の態様に係る半導体
メモリセルは、（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、並びに、（２）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
２導電形のスイッチ用の第２のトランジスタ、から成
り、（ａ）第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域の表面領域に形成された、第２導電形
を有する半導体性の第２の領域、（ｃ）第２の領域とは
離間した第１の領域の表面領域に設けられ、且つ、整流
接合を形成して接する第３の領域、並びに、（ｄ）第２
の領域の表面領域に設けられ、且つ、整流接合を形成し
て接する第４の領域、を有する半導体メモリセルであっ
て、（Ａ−１）第１のトランジスタの一方のソース／ド
レイン領域は、第１の領域の表面領域の一部から構成さ
れ、（Ａ−２）第１のトランジスタの他方のソース／ド
レイン領域は、第４の領域から構成され、（Ａ−３）第
１のトランジスタのチャネル形成領域は、第１の領域の
表面領域の該一部と第４の領域とで挟まれた第２の領域
の表面領域の一部から構成され、（Ａ−４）第１のトラ
ンジスタのゲート領域は、第１のトランジスタのチャネ
ル形成領域の上方に絶縁膜を介して設けられており、
（Ｂ−１）第２のトランジスタの一方のソース／ドレイ
ン領域は、第２の領域の表面領域の他の部分から構成さ
れ、（Ｂ−２）第２のトランジスタの他方のソース／ド
レイン領域は、第３の領域から構成され、（Ｂ−３）第
２のトランジスタのチャネル形成領域は、第２の領域の
表面領域の該他の部分と第３の領域とで挟まれた第１の
領域の表面領域の他の部分から構成され、（Ｂ−４）第
２のトランジスタのゲート領域は、第２のトランジスタ
のチャネル形成領域の上方に絶縁膜を介して設けられて
おり、（Ｃ）第１のトランジスタのゲート領域は、メモ
リセル選択用の第１Ａの配線に接続され、第２のトラン
ジスタのゲート領域は、メモリセル選択用の第１Ｂの配
線に接続され、（Ｄ）第３の領域は、書き込み情報設定
線に接続され、（Ｅ）第４の領域は、第２の配線に接続
され、（Ｆ）第１のトランジスタを構成するゲート領域
の導電形は、第２のトランジスタを構成するゲート領域
の導電形と異なることを特徴とする。尚、第１の領域を
第３の配線に接続し、第２の配線をビット線とし、第３
の配線に所定の電位を加える構成、あるいは、第３の配
線をビット線とし、第２の配線に所定の電位を加える構
成とすることが好ましい。また、メモリセル選択用の第
１Ａの配線とメモリセル選択用の第１Ｂの配線とを１つ
の配線（第１の配線）から構成してもよい。
【００１７】本発明の第３の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域とによってダイ
オードが構成され、第１の領域は、第３の配線に接続さ
れる代わりに、第３の領域を介して書き込み情報設定線
に接続されている構成とすることができる。あるいは
又、第１の領域、及び第１の領域の表面領域に設けられ
た導電性の第５の領域から構成された多数キャリア・ダ
イオードを更に備え、第１の領域は、第３の配線に接続
される代わりに、該第５の領域を介して書き込み情報設
定線に接続されている構成とすることができる。これら
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線をビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００１８】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルにおいては、第１のトラ
ンジスタと第２のトランジスタとが１つに融合されてい
る点が、本発明の第３の態様に係る半導体メモリセルと
相違する。即ち、本発明の第４の態様に係る半導体メモ
リセルは、（１）ソース／ドレイン領域、チャネル形成
領域及びゲート領域を有する第１導電形の読み出し用の
第１のトランジスタ、並びに、（２）ソース／ドレイン
領域、チャネル形成領域及びゲート領域を有する第２導
電形のスイッチ用の第２のトランジスタ、から成り、
（ａ）第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域と接し、第２導電形を有する半導体性
の第２の領域、（ｃ）第２の領域とは離間した第１の領
域の表面領域に設けられ、且つ、整流接合を形成して接
する第３の領域、並びに、（ｄ）第１の領域とは離間し
た第２の領域の表面領域に設けられ、且つ、整流接合を
形成して接する第４の領域、を有する半導体メモリセル
であって、（Ａ−１）第１のトランジスタの一方のソー
ス／ドレイン領域は、第１の領域の表面領域から構成さ
れ、（Ａ−２）第１のトランジスタの他方のソース／ド
レイン領域は、第４の領域から構成され、（Ａ−３）第
１のトランジスタのチャネル形成領域は、第１の領域の
該表面領域と第４の領域とで挟まれた第２の領域の表面
領域から構成され、（Ａ−４）第１のトランジスタのゲ
ート領域は、第１のトランジスタのチャネル形成領域の
上方に絶縁膜を介して設けられており、（Ｂ−１）第２
のトランジスタの一方のソース／ドレイン領域は、第１
のトランジスタのチャネル形成領域を構成する第２の領
域の該表面領域から構成され、（Ｂ−２）第２のトラン
ジスタの他方のソース／ドレイン領域は、第３の領域か
ら構成され、（Ｂ−３）第２のトランジスタのチャネル
形成領域は、第１のトランジスタの一方のソース／ドレ
イン領域を構成する第１の領域の該表面領域から構成さ
れ、（Ｂ−４）第２のトランジスタのゲート領域は、第
２のトランジスタのチャネル形成領域の上方に絶縁膜を
介して設けられており、（Ｃ）第１のトランジスタのゲ
ート領域は、メモリセル選択用の第１Ａの配線に接続さ
れ、第２のトランジスタのゲート領域は、メモリセル選
択用の第１Ｂの配線に接続され、（Ｄ）第３の領域は、
書き込み情報設定線に接続され、（Ｅ）第４の領域は、
第２の配線に接続され、（Ｆ）第１のトランジスタを構
成するゲート領域の導電形は、第２のトランジスタを構
成するゲート領域の導電形と異なることを特徴とする。
尚、第１の領域を第３の配線に接続し、第２の配線をビ
ット線とし、第３の配線に所定の電位を加える構成、あ
るいは、第３の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。また、メモ
リセル選択用の第１Ａの配線とメモリセル選択用の第１
Ｂの配線とを１つの配線（第１の配線）から構成しても
よい。
【００１９】本発明の第４の態様に係る半導体メモリセ
ルにおいては、第１の領域と第３の領域とによってダイ
オードが構成され、第１の領域は、第３の配線に接続さ
れる代わりに、第３の領域を介して書き込み情報設定線
に接続されている構成とすることができる。あるいは
又、第１の領域、及び第１の領域の表面領域に設けられ
た導電性の第５の領域から構成された多数キャリア・ダ
イオードを更に備え、第１の領域は、第３の配線に接続
される代わりに、該第５の領域を介して書き込み情報設
定線に接続されている構成とすることができる。これら
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線をビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００２０】本発明の第１〜第４の態様に係る半導体メ
モリセルにおいて、第１のトランジスタを構成するゲー
ト領域の導電形を第１導電形とする場合には、第２のト
ランジスタを構成するゲート領域の導電形を第２導電形
とし、第１のトランジスタを構成するゲート領域の導電
形を第２導電形とする場合には、第２のトランジスタを
構成するゲート領域の導電形を第１導電形とする。
【００２１】本発明の第２の態様〜第４の態様に係る半
導体メモリセルにおいて、第３の領域が書き込み情報設
定線に接続された構造には、第３の領域が書き込み情報
設定線の一部分と共通に形成された構造も含まれる。ま
た、第４の領域が第２の配線に接続された構造には、第
４の領域が第２の配線の一部分と共通に形成された構造
も含まれる。
【００２２】本発明の第２の態様に係る半導体メモリセ
ルの変形例においては、第２の領域と第３の領域との間
でダイオードが形成されている。また、本発明の第３の
態様及び第４の態様に係る半導体メモリセルの変形例に
おいては、第１の領域と第３の領域との間でダイオード
が形成されている。第３の領域が第２の領域若しくは第
１の領域とは逆の導電形を有する半導体性の領域から構
成されている場合、ダイオードはｐｎ接合ダイオードで
あり、かかるｐｎ接合ダイオードは、ｐｎ接合ダイオー
ドを構成する領域の不純物濃度を適切な値とすることに
よって形成することができる。ところで、ｐｎ接合ダイ
オードを形成する各領域における電位設定、あるいは、
各領域の不純物濃度関係の設計が不適切であると、この
ｐｎ接合ダイオードからの注入キャリアが半導体メモリ
セルをラッチアップさせる可能性がある。
【００２３】このような場合には、第５の領域を第２の
領域若しくは第１の領域の表面領域に形成し、第５の領
域を構成する材料を、第２の領域若しくは第１の領域の
多数キャリアに基づき動作し、しかも、接合部に順方向
バイアスが印加されたときにも多数キャリアを注入しな
いショットキ接合あるいはＩＳＯ型ヘテロ接合を形成す
る材料とすることが好ましい。即ち、整流接合を、ショ
ットキ接合又はＩＳＯ型ヘテロ接合といった多数キャリ
ア接合とすることが好ましい。ここで、ＩＳＯ型ヘテロ
接合とは、同じ導電形を有し、しかも異種の２種類の半
導体性の領域間に形成されるヘテロ接合を意味する。Ｉ
ＳＯ型ヘテロ接合の詳細は、例えば、S.M. Sze 著、"Ph
ysics of Semiconductor Devices"、第２版、第１２２
頁（Johnand Sons 出版）に記載されている。尚、これ
らのショットキ接合あるいはＩＳＯ型ヘテロ接合におい
ては、順方向電圧はｐｎ接合における順方向電圧よりも
低い。多数キャリア・ダイオードのこのような性質によ
り、ラッチアップ現象を回避することができる。ショッ
トキ接合は、第５の領域がアルミニウム、モリブデン、
チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2といったシ
リサイドから構成されている場合に、形成される。ＩＳ
Ｏ型ヘテロ接合は、第５の領域が、第２の領域若しくは
第１の領域を構成する材料とは異なり、しかも、第２の
領域若しくは第１の領域と同じ導電形を有する半導体材
料から構成されている場合に、形成される。尚、第５の
領域は、書き込み情報設定線と共通の材料（例えば、バ
リア層、グルーレイヤーとして用いられるチタンシリサ
イドやＴｉＮ等の材料）から構成することもできる。即
ち、第５の領域を第２の領域若しくは第１の領域の表面
領域に設け、この第５の領域を書き込み情報設定線の一
部分と共通とする構造とすることも可能である。この場
合、配線材料とシリコン半導体基板のシリコンとが反応
して形成された化合物から第５の領域が構成された状態
も、第５の領域が書き込み情報設定線の一部分と共通で
ある構造に含まれる。
【００２４】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体や絶縁層上に形
成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を有
することが好ましい。
【００２５】本発明の第２の態様に係る半導体メモリセ
ルにおいては、第１の領域の下に、第１導電形の高濃度
不純物含有層が形成されていることが、第１のトランジ
スタのチャネル形成領域に蓄積される電位あるいは電荷
の増加を図ることができる面から好ましい。また、本発
明の第３の態様及び第４の態様に係る半導体メモリセル
においては、第２の領域の下に、第１導電形の高濃度不
純物含有層が形成されていることが、第１のトランジス
タのチャネル形成領域に蓄積される電位あるいは電荷の
増加を図ることができる面から好ましい。
【００２６】チャネル形成領域は、従来の方法に基づ
き、シリコンあるいはＧａＡｓ等から形成することがで
きる。第１のトランジスタあるいは第２のトランジスタ
のゲート領域は、従来の方法により、不純物が添加又は
ドープされたシリコン、アモルファスシリコンあるいは
ポリシリコン、これらとシリサイドの積層構造であるポ
リサイド構造、高濃度に不純物を添加したＧａＡｓ等か
ら形成することができる。絶縁膜は、従来の方法によ
り、ＳｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等か
ら形成することができる。各領域は、要求される特性や
構造に応じ、従来の方法により、不純物が添加されたシ
リコン、アモルファスシリコンあるいはポリシリコン、
シリサイド、シリサイド層と半導体層の２層構造、高濃
度に不純物が添加されたＧａＡｓ等から形成することが
できる。
【００２７】本発明の半導体メモリセルにおいては第３
の領域及び第４の領域を、シリサイドや金属、金属化合
物から構成してもよいが、半導体から構成することが好
ましい。尚、本発明の半導体メモリセルにおいて、第５
の領域を設ける場合には、この第５の領域を、半導体か
ら構成してもよいし、シリサイドや金属、金属化合物か
ら構成してもよい。
【００２８】本発明の半導体メモリセルにおいては、第
１のトランジスタを構成するゲート領域の導電形と、第
２のトランジスタを構成するゲート領域の導電形とが異
なるので、それぞれのトランジスタの閾値電位を下げる
ことができ、半導体メモリセルの低電圧化に容易に対処
することができる。
【００２９】また、本発明の第２〜第４の態様に係る半
導体メモリセルにおいては、第１のトランジスタ及び第
２のトランジスタの各々のゲート領域を、メモリセル選
択用の第１の配線に接続すれば、メモリセル選択用の配
線を１本でとすることが可能となり、チップ面積を小さ
くすることができる。更には、本発明の半導体メモリセ
ルにおいて、読み出し用の第１のトランジスタとスイッ
チ用の第２のトランジスタとを１つに融合すれば、小さ
いセル面積とリーク電流の低減を図ることができる。
【００３０】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１Ａの配線及び第１Ｂの配線の電位
を適切に選択することにより、第１のトランジスタ及び
第２のトランジスタのオン・オフ状態を制御することが
できる。即ち、情報の書き込み時、メモリセル選択用の
第１Ｂの配線の電位を第２のトランジスタが充分オンと
なる電位に設定し、メモリセル選択用の第１Ａの配線の
電位を第１のトランジスタが充分オフとなる電位に設定
すると、第２のトランジスタは導通し、書き込み情報設
定線の電位に依存して第２のトランジスタにおけるチャ
ネル形成領域と一方のソース／ドレイン領域との間に形
成されたキャパシタに電荷が充電される。その結果、情
報は、第１のトランジスタのチャネル形成領域に、第２
のトランジスタのチャネル形成領域との電位差あるいは
電荷の形態で蓄積される。情報の読み出し時、第１のト
ランジスタにおいて、チャネル形成領域に蓄積された電
位あるいは電荷（情報）は、チャネル形成領域と他方の
ソース／ドレイン領域との間の電位差又は電荷に変換さ
れ、その電荷（情報）に依存して、ゲート領域から見た
第１のトランジスタのスレッショールド値が変化する。
従って、情報の読み出し時、メモリセル選択用の第１Ａ
の配線の電位を第１のトランジスタが充分オンとなる電
位に設定し、メモリセル選択用の第１Ｂの配線の電位を
第２のトランジスタが充分オフとなる電位に設定するこ
とによって、第１のトランジスタのオン／オフ動作を制
御することができる。この第１のトランジスタの動作状
態を検出することによって、情報の読み出しを行うこと
ができる。
【００３１】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域（第１の領域若
しくは第２の領域）に接続すべき第３の配線を設ける必
要がなくなる。ところで、本発明の第２〜第４の態様に
係る半導体メモリセルにおいて、ダイオードを形成する
各領域における電位設定、あるいは、各領域の不純物濃
度関係の設計が不適切であると、情報の書き込み時、書
き込み情報設定線に印加する電圧が、第３の領域と第２
の領域若しくは第１の領域の接合部において大きな順方
向電流が流れない程度の小電圧（ｐｎ接合の場合、０．
４ボルト以下）でないと、ラッチアップの危険性があ
る。ラッチアップを除く１つの方法として、先に説明し
たように、第２の領域若しくは第１の領域の表面領域に
第５の領域を形成し、第５の領域をシリサイドや金属、
金属化合物で構成して第５の領域と第２の領域若しくは
第１の領域との接合をショットキ接合とし、あるいは
又、第５の領域と第２の領域若しくは第１の領域との接
合をＩＳＯ型ヘテロ接合とするといった、多数キャリア
が主として順方向電流を構成する接合とする方法を挙げ
ることができる。
【００３２】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００３３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。尚、以下の説明における半導体メモリセ
ルの模式的な一部断面図は、ゲート領域が延びる方向と
直角の垂直面で半導体メモリセルを切断したときの図で
ある。
【００３４】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第２の態様に係る半導体メモリセルに
関する。図１にその原理図を示すように、実施の形態１
の半導体メモリセルは、（１）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
1、及び、該チャネル形成領域ＣＨ1と容量結合したゲー
ト領域Ｇ1を有する第１導電形（例えば、ｎチャネル
形）の読み出し用の第１のトランジスタＴＲ1、並び
に、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ2、及び、該チャネ
ル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する
第２導電形（例えば、ｐチャネル形）のスイッチ用の第
２のトランジスタＴＲ2、から成り、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域は、第２のトラ
ンジスタＴＲ2のチャネル形成領域ＣＨ2に相当し、第２
のトランジスタＴＲ2の一方のソース／ドレイン領域
は、第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
に相当し、第１のトランジスタＴＲ1を構成するゲート
領域Ｇ1の導電形は、第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2の導電形と異なる。具体的には、第１
のトランジスタＴＲ1を構成するゲート領域Ｇ1の導電形
をｎ形とし、第２のトランジスタＴＲ2を構成するゲー
ト領域Ｇ2の導電形をｐ形とした。
【００３５】実施の形態１及び後述する実施の形態２の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域と第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2とが繋がっており、第２
のトランジスタＴＲ2の一方のソース／ドレイン領域と
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1とが
繋がっている。
【００３６】そして、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1は、メモリセル選択用の第１Ａの配線（例え
ば、第１のワード線）に接続され、第２のトランジスタ
ＴＲ2のゲート領域Ｇ2は、メモリセル選択用の第１Ｂの
配線（例えば、第２のワード線）に接続され、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域は第２
の配線に接続され、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は第３の配線に接続され、第２の
トランジスタＴＲ2の他方のソース／ドレイン領域は書
き込み情報設定線ＷＩＳＬに接続されている。尚、第２
の配線をビット線とし、第２の配線に所定の電位を加え
る構成、あるいは、第３の配線をビット線とし、第２の
配線に所定の電位を加える構成とすることが好ましい。
第１Ａの配線と第１Ｂの配線の接続は、１つの半導体メ
モリセル毎に、第１のトランジスタＴＲ1のゲート領域
Ｇ1と第２のトランジスタＴＲ2のゲート領域Ｇ2とを第
１の配線に接続してもよいし（この場合には、メモリセ
ル選択用の第１Ａの配線とメモリセル選択用の第１Ｂの
配線とが１つの配線である第１の配線から構成され
る）、所定の数の第１のトランジスタＴＲ1のゲート領
域Ｇ1相互を第１Ａの配線で接続し、所定の数の第２の
トランジスタＴＲ2のゲート領域Ｇ2相互を第１Ｂの配線
で接続し、これらの第１Ａ及び第１Ｂの配線を接続して
もよい。尚、所定の数の第１のトランジスタＴＲ1のゲ
ート領域Ｇ1相互を第１Ａの配線で接続する形態には、
ゲート領域Ｇ1の延在部がかかる第１Ａの配線に該当す
る形態を含み、所定の数の第２のトランジスタＴＲ2の
ゲート領域Ｇ2相互を第１Ｂの配線で接続する形態に
は、ゲート領域Ｇ2の延在部がかかる第１Ｂの配線に該
当する形態を含む。更には、第１のトランジスタＴＲ1
を構成するゲート領域Ｇ1と第２のトランジスタＴＲ2を
構成するゲート領域Ｇ2とが接触し、ゲート領域Ｇ1の延
在部とゲート領域Ｇ2の延在部も接触している形態も含
まれる。尚、この場合、ゲート領域Ｇ1の延在部及びゲ
ート領域Ｇ2の延在部は、それら自体が第１Ａ及び第１
Ｂの配線（更には第１の配線）に該当する。以下に説明
する本発明の半導体メモリセルにおいても同様である。
【００３７】あるいは又、図５に模式的な一部断面図を
示すように、実施の形態１の半導体メモリセルは、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇ1を有する第１導電形（例えば、ｎチ
ャネル形）の読み出し用の第１のトランジスタＴＲ1、
並びに、（２）ソース／ドレイン領域、チャネル形成領
域ＣＨ2及びゲート領域Ｇ2を有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、から成り、（ａ）第２導電形（例えば、ｐ+形）
を有する半導体性の第１の領域ＳＣ1、（ｂ）第１の領
域ＳＣ1の表面領域に設けられた、第１導電形（例え
ば、ｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ｃ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
++形）の半導体性の、又は、シリサイドや金属、金属化
合物等の導電性の第３の領域ＳＣ3、並びに、（ｄ）第
２の領域ＳＣ2とは離間して第１の領域ＳＣ1の表面領域
に設けられ、且つ、整流接合を形成して接する、第１導
電形（例えばｎ+形）の半導体性の、又は、シリサイド
や金属、金属化合物等の導電性の第４の領域ＳＣ4、を
有する。
【００３８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
【００３９】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【００４０】そして、（Ｃ）第１のトランジスタＴＲ1
のゲート領域Ｇ1はメモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、第２のトラン
ジスタＴＲ2のゲート領域Ｇ2はメモリセル選択用の第１
Ｂの配線（例えば、第２のワード線）に接続され、
（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｅ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｆ）第１のトランジスタＴＲ1を構成す
るゲート領域Ｇ1の導電形は、第２のトランジスタＴＲ2
を構成するゲート領域Ｇ2の導電形と異なる。尚、第２
の領域ＳＣ2を第３の配線に接続し、第２の配線をビッ
ト線とし、第３の配線に所定の電位を加える構成、ある
いは、第３の配線をビット線とし、第２の配線に所定の
電位を加える構成とすることが好ましい。また、メモリ
セル選択用の第１Ａの配線とメモリセル選択用の第１Ｂ
の配線とを１つの配線（第１の配線）から構成してもよ
い。
【００４１】図中、符号「ＩＲ」は素子分離領域を示
し、「ＩＬ」は絶縁層を示す。
【００４２】実施の形態１においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。また、実施の形態１の半導
体メモリセルにおいて、第１の領域ＳＣ1の直下に、第
１導電形（例えばｎ++形）の高濃度不純物含有層ＳＣ1 0
を形成すれば、読み出し用の第１のトランジスタＴＲ1
のチャネル形成領域ＣＨ 1に蓄積される電位あるいは電
荷の増加を図ることができる。
【００４３】図５に示した半導体メモリセルの変形例
を、図６〜図８に示す。
【００４４】図６に模式的な一部断面図を示し、原理図
を図２の（Ａ）に示す半導体メモリセルにおいては、第
１のトランジスタＴＲ1の一方のソース／ドレイン領域
は、第３の配線に接続される代わりに、ｐｎ接合ダイオ
ードＤを介して書き込み情報設定線ＷＩＳＬに接続され
ている。即ち、第２の領域ＳＣ2と第３の領域ＳＣ3との
間でｐｎ接合ダイオードＤが形成され、第２の領域ＳＣ
2は第３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳ
Ｌに接続されている。第２の領域ＳＣ2及び第３の領域
ＳＣ3の不純物濃度を最適化することによって、第２の
領域ＳＣ2と第３の領域ＳＣ3との間にｐｎ接合ダイオー
ドＤを形成することができる。そして、第２の領域ＳＣ
2は、第３の領域ＳＣ3を介して書き込み情報設定線ＷＩ
ＳＬに接続されている。尚、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に所定の電位を加える構成
とすることができる。
【００４５】図７に示す半導体メモリセルは、支持基板
上の絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、図
６に示した構造を有する半導体メモリセルが形成されて
いる。このような構造を有する半導体メモリセルは、半
導体基板の全面に絶縁体（絶縁層）を形成した後、絶縁
体（絶縁層）と支持基板とを張り合わせ、次に、半導体
基板を裏面から研削、研磨することによって得られた、
所謂張り合わせ基板に基づき製造することができる。あ
るいは又、例えばシリコン半導体基板に酸素をイオン注
入した後に熱処理を行って得られるＳＩＭＯＸ法による
絶縁体（絶縁層）を形成し、その上に残されたシリコン
層に半導体メモリセルを作製すればよい。即ち、これら
の半導体メモリセルは、所謂ＳＯＩ構造を有する。ある
いは又、例えばアモルファスシリコン層やポリシリコン
層をＣＶＤ法等によって絶縁体（絶縁層）の上に製膜
し、次いで、レーザビームや電子ビームを用いた帯域溶
融結晶化法、絶縁体（絶縁層）に設けられた開口部を介
して結晶成長を行うラテラル固相結晶成長法等の各種の
公知の単結晶化技術によってシリコン層を形成し、かか
るシリコン層に半導体メモリセルを作製すればよい。あ
るいは又、支持基板上に製膜された絶縁体（絶縁層）上
に、例えばポリシリコン層あるいはアモルファスシリコ
ン層を形成した後、かかるポリシリコン層あるいはアモ
ルファスシリコン層に半導体メモリセルを作製すること
によって得ることができ、所謂ＴＦＴ構造を有する。
【００４６】原理図を図２の（Ｂ）に示し、模式的な一
部断面図を図８に示す半導体メモリセルは、第２の領域
ＳＣ2の表面領域に設けられ、整流接合を形成して接す
る第５の領域ＳＣ5を更に有し、この第５の領域ＳＣ5と
第２の領域ＳＣ2とによってショットキ接合を有する多
数キャリア・ダイオードＤＳが構成されている。そし
て、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は、第３の配線に接続される代わりに、多数キャ
リア・ダイオードＤＳを介して書き込み情報設定線ＷＩ
ＳＬに接続されている。即ち、第２の領域ＳＣ2は、第
５の領域ＳＣ5を介して書き込み情報設定線ＷＩＳＬに
接続されている。図８に示す半導体メモリセルにおいて
は、第５の領域ＳＣ5は第３の領域ＳＣ3に隣接して設け
られているが、このような配置に限定するものではな
い。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線ＷＩＳＬをビット線と兼用させ、第
２の配線に所定の電位を加える構成とすることができ
る。
【００４７】（実施の形態２）実施の形態２は、本発明
の第１の態様及び第３の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルの原理図を図
３に示す。図９に模式的な一部断面図を示すように、実
施の形態２の半導体メモリセルは、各領域の配置関係が
実施の形態１の半導体メモリセルと相違する。即ち、実
施の形態２の半導体メモリセルは、（１）ソース／ドレ
イン領域、チャネル形成領域ＣＨ1及びゲート領域Ｇ1を
有する第１導電形（例えば、ｎチャネル形）の読み出し
用の第１のトランジスタＴＲ1、並びに、（２）ソース
／ドレイン領域、チャネル形成領域ＣＨ2及びゲート領
域Ｇ2を有する第２導電形（例えば、ｐチャネル形）の
スイッチ用の第２のトランジスタＴＲ2、から成り、
（ａ）第１導電形（例えば、ｎ形）を有する半導体性の
第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に
形成された、第２導電形（例えば、ｐ+形）を有する半
導体性の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2とは
離間した第１の領域ＳＣ1の表面領域に設けられ、且
つ、整流接合を形成して接する第２導電形（例えばｐ+
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第３の領域ＳＣ3、並びに、（ｄ）第２
の領域ＳＣ2の表面領域に設けられ、且つ、整流接合を
形成して接する、第１導電形（例えばｎ+形）の半導体
性の、又は、シリサイドや金属、金属化合物等の導電性
の第４の領域ＳＣ4、を有する。
【００４８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第１の領域ＳＣ1の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第２の領域ＳＣ2の表面領域の一部から構
成され、（Ａ−４）ゲート領域Ｇ1は、第１のトランジ
スタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を介
して設けられている。
【００４９】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第２の領域ＳＣ2の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域の他の部
分から構成され、（Ｂ−４）ゲート領域Ｇ2は、第２の
トランジスタＴＲ2のチャネル形成領域ＣＨ2の上方に絶
縁膜を介して設けられている。
【００５０】そして、（Ｃ）第１のトランジスタＴＲ1
のゲート領域Ｇ1は、メモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、第２のトラン
ジスタＴＲ2のゲート領域Ｇ2は、メモリセル選択用の第
１Ｂの配線（例えば、第２のワード線）に接続され、
（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｅ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｆ）第１のトランジスタＴＲ1を構成す
るゲート領域Ｇ1の導電形は、第２のトランジスタＴＲ2
を構成するゲート領域Ｇ2の導電形と異なる。具体的に
は、第１のトランジスタＴＲ1を構成するゲート領域Ｇ1
の導電形をｎ形とし、第２のトランジスタＴＲ2を構成
するゲート領域Ｇ2の導電形をｐ形とした。
【００５１】尚、第１の領域ＳＣ1を第３の配線に接続
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。また、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11を設ければ、これによって、配線構
造の簡素化を図ることができる。また、メモリセル選択
用の第１Ａの配線とメモリセル選択用の第１Ｂの配線と
を１つの配線（第１の配線）から構成してもよい。
【００５２】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【００５３】尚、実施の形態２の半導体メモリセルにお
いて、第２の領域ＳＣ2の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ10を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
【００５４】実施の形態２の半導体メモリセルの変形例
を、図１０及び図１１の模式的な一部断面図に示す。
【００５５】図１０に示す半導体メモリセル（原理図は
図４の（Ａ）参照）においては、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第３の配線に接
続される代わりに、ｐｎ接合ダイオードＤを介して書き
込み情報設定線ＷＩＳＬに接続されている。即ち、第１
の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最適化
することによって、第１の領域ＳＣ1と第３の領域ＳＣ3
との間でｐｎ接合ダイオードＤが形成されている。そし
て、第１の領域ＳＣ1は、第３の領域ＳＣ3を介して書き
込み情報設定線ＷＩＳＬに接続されている。この場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００５６】図１１に示す半導体メモリセル（原理図は
図４の（Ｂ）参照）においては、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第３の配線に接
続される代わりに、ショットキ接合形の多数キャリア・
ダイオードＤＳを介して書き込み情報設定線ＷＩＳＬに
接続されている。即ち、第１の領域ＳＣ1の表面領域に
設けられ、整流接合を形成して接する第５の領域ＳＣ5
を更に有し、第５の領域ＳＣ5と第１の領域ＳＣ1とによ
ってショットキ接合形の多数キャリア・ダイオードＤＳ
が構成され、第１の領域ＳＣ1は、第５の領域ＳＣ5を介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
の場合にも、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
【００５７】（実施の形態３）実施の形態３は、本発明
の第１の態様及び第４の態様に係る半導体メモリセルに
関する。実施の形態３の半導体メモリセルの原理図は図
３と同じである。実施の形態３の半導体メモリセルにお
いては、読み出し用の第１のトランジスタＴＲ 1とスイ
ッチ用の第２のトランジスタＴＲ2とが１つに融合され
ている点が、実施の形態２の半導体メモリセルと相違し
ている。即ち、図１２及び図１６に模式的な一部断面図
を示す実施の形態３の半導体メモリセルは、（１）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ1及びゲート
領域Ｇ1を有する第１導電形（例えば、ｎチャネル形）
の読み出し用の第１のトランジスタＴＲ1、並びに、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇ2を有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
から成り、（ａ）第１導電形（例えば、ｎ形）を有する
半導体性の第１の領域ＳＣ1、（ｂ）第１の領域ＳＣ1と
接し、第２導電形（例えば、ｐ+形）を有する半導体性
の第２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2とは離間し
た第１の領域ＳＣ1の表面領域に設けられ、且つ、整流
接合を形成して接する、第２導電形（例えばｐ++形）の
半導体性の、又は、シリサイドや金属、金属化合物等の
導電性の第３の領域ＳＣ3、並びに、（ｄ）第１の領域
ＳＣ1とは離間した第２の領域ＳＣ2の表面領域に設けら
れ、且つ、整流接合を形成して接する、第１導電形（例
えばｎ++形）の半導体性の、又は、シリサイドや金属、
金属化合物等の導電性の第４の領域ＳＣ4、を有する。
【００５８】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成され、（Ａ−４）第
１のトランジスタＴＲ1のゲート領域は、第１のトラン
ジスタＴＲ1のチャネル形成領域ＣＨ1の上方に絶縁膜を
介して設けられている。
【００５９】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れ、（Ｂ−４）ゲート領域Ｇ2は、第２のトランジスタ
ＴＲ2のチャネル形成領域ＣＨ2の上方に絶縁膜を介して
設けられている。
【００６０】そして、（Ｃ）第１のトランジスタＴＲ1
のゲート領域Ｇ1は、メモリセル選択用の第１Ａの配線
（例えば、第１のワード線）に接続され、第２のトラン
ジスタＴＲ2のゲート領域Ｇ2は、メモリセル選択用の第
１Ｂの配線（例えば、第２のワード線）に接続され、
（Ｄ）第３の領域ＳＣ3は、書き込み情報設定線ＷＩＳ
Ｌに接続され、（Ｅ）第４の領域ＳＣ4は、第２の配線
に接続され、（Ｆ）第１のトランジスタＴＲ1を構成す
るゲート領域の導電形は、第２のトランジスタＴＲ2を
構成するゲート領域の導電形と異なる。具体的には、第
１のトランジスタＴＲ1を構成するゲート領域Ｇ1の導電
形をｎ形とし、第２のトランジスタＴＲ2を構成するゲ
ート領域Ｇ2の導電形をｐ形とした。
【００６１】尚、第１の領域ＳＣ1と第２の領域ＳＣ2と
は接しているが、図１２、あるいは後述する図１３〜図
１５に示す半導体メモリセルにおいては、具体的には、
第１の領域ＳＣ1の表面領域に第２の領域ＳＣ2が設けら
れている。一方、図１６、あるいは後述する図１７〜図
１８に示す半導体メモリセルにおいては、具体的には、
第２の領域ＳＣ2の表面領域に第１の領域ＳＣ1が設けら
れている。
【００６２】ここで、図１２に示す半導体メモリセルに
おいては、第１のトランジスタＴＲ 1を構成するゲート
領域Ｇ1は、サイドウオール状であり、第２のトランジ
スタＴＲ2を構成するゲート領域Ｇ2の側面であって、第
２の領域ＳＣ2の上方に形成されている。一方、図１６
に示す半導体メモリセルにおいては、第２のトランジス
タＴＲ2を構成するゲート領域Ｇ2は、サイドウオール状
であり、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1の側面であって、第１の領域ＳＣ1の上方に形成さ
れている。第１のトランジスタＴＲ1を構成するゲート
領域Ｇ1と第２のトランジスタＴＲ2を構成するゲート領
域Ｇ2とは、図示しない部分で接続されている。また、
ゲート領域Ｇ1とゲート領域Ｇ2とは絶縁材料層ＩＦによ
って隔てられている。尚、メモリセル選択用の第１Ａの
配線とメモリセル選択用の第１Ｂの配線とを１つの配線
（第１の配線）から構成してもよい。
【００６３】尚、第１の領域ＳＣ1を第３の配線に接続
し、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。また、第１の領域ＳＣ1の下部に、第３の配
線として機能する第１導電形（例えばｎ++形）の高濃度
不純物含有層ＳＣ11を設ければ、これによって、配線構
造の簡素化を図ることができる。
【００６４】尚、図１２に示す半導体メモリセル（具体
的には、第１の領域ＳＣ1）は、例えばｐ形半導体基板
に設けられた第１導電形（例えばｎ形）のウエル構造内
に形成されている。そして、第２の領域ＳＣ2の直下
に、第１導電形（例えばｎ++形）の高濃度不純物含有層
ＳＣ10を形成すれば、読み出し用の第１のトランジスタ
ＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位あるい
は電荷の増加を図ることができる。一方、図１６に示す
半導体メモリセル（具体的には、第２の領域ＳＣ 2）
は、例えばｎ形半導体基板に設けられた第２導電形（例
えばｐ形）のウエル構造内に形成されている。そして、
第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ10を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【００６５】実施の形態３の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域と第２のトランジスタＴＲ2のチャネル形成領域
ＣＨ2とが共有されており、第２のトランジスタＴＲ2の
一方のソース／ドレイン領域と第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1とが共有されている。
【００６６】図１３〜図１５、図１７〜図１８に、実施
の形態３の半導体メモリセルの変形例の模式的な一部断
面図を示す。
【００６７】図１３に示す半導体メモリセルにおいて
は、支持基板上の絶縁層ＩＬ0の上に形成された半導体
層ＳＣ0に、図１２に示した構造を有する半導体メモリ
セルが形成されている。このような構造を有する半導体
メモリセルは、半導体基板の全面に絶縁体（絶縁層）を
形成した後、絶縁体（絶縁層）と支持基板とを張り合わ
せ、次に、半導体基板を裏面から研削、研磨することに
よって得られた、所謂張り合わせ基板に基づき製造する
ことができる。あるいは又、例えばシリコン半導体基板
に酸素をイオン注入した後に熱処理を行って得られるＳ
ＩＭＯＸ法による絶縁体（絶縁層）を形成し、その上に
残されたシリコン層に半導体メモリセルを作製すればよ
い。即ち、これらの半導体メモリセルは、所謂ＳＯＩ構
造を有する。あるいは又、例えばアモルファスシリコン
層やポリシリコン層をＣＶＤ法等によって絶縁体（絶縁
層）の上に製膜し、次いで、レーザビームや電子ビーム
を用いた帯域溶融結晶化法、絶縁体（絶縁層）に設けら
れた開口部を介して結晶成長を行うラテラル固相結晶成
長法等の各種の公知の単結晶化技術によってシリコン層
を形成し、かかるシリコン層に半導体メモリセルを作製
すればよい。あるいは又、支持基板上に製膜された絶縁
体（絶縁層）上に、例えばポリシリコン層あるいはアモ
ルファスシリコン層を形成した後、かかるポリシリコン
層あるいはアモルファスシリコン層に半導体メモリセル
を作製することによって得ることができ、所謂ＴＦＴ構
造を有する。
【００６８】図１４及び図１７に示す半導体メモリセル
においては、その原理図を図４の（Ａ）に示すように、
第１の領域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最
適化することによって、第１の領域ＳＣ1と第３の領域
ＳＣ3との間でｐｎ接合ダイオードＤが形成されてい
る。そして、第１の領域ＳＣ1は、第３の領域ＳＣ3を介
して書き込み情報設定線ＷＩＳＬに接続されている。ま
た、図１５及び図１８に示す半導体メモリセルにおいて
は、その原理図を図４の（Ｂ）に示すように、第１の領
域ＳＣ1の表面領域に設けられ、整流接合を形成して接
する第５の領域ＳＣ5を更に有し、第５の領域ＳＣ5と第
１の領域ＳＣ1とによってショットキ接合形の多数キャ
リア・ダイオードＤＳが構成され、第１の領域ＳＣ
1は、第５の領域ＳＣ5を介して書き込み情報設定線ＷＩ
ＳＬに接続されている。第５の領域ＳＣ5は、第３の領
域ＳＣ3の略中央部に形成されており、第３の領域ＳＣ3
は第５の領域ＳＣ5を取り囲んでいるが、このような配
置に限定するものではない。これらの場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に所定の電
位を加える構成とすることが好ましい。
【００６９】（半導体メモリセルの製造方法）以下、本
発明の半導体メモリセルの製造方法の概要を、図１２を
参照して説明した実施の形態３の半導体メモリセルを例
にとり、図２５〜図２７を参照して説明する。
【００７０】［工程−１０］先ず、公知の方法に従い、
ｐ形シリコン半導体基板１０に素子分離領域（図示せ
ず）、第１導電形のウエル（例えばｎ形ウエル）、ｎ形
の半導体の第１の領域ＳＣ1、第１導電形（例えばｎ++
形）の高濃度不純物含有層ＳＣ10（図示せず）や、絶縁
膜に相当するゲート絶縁膜１１を形成した後、例えばｐ
形不純物を含有するポリシリコンから成り、あるいは
又、ポリサイド構造を有するゲート領域Ｇ 2を形成す
る。こうして、図２５の（Ａ）に示す構造を得ることが
できる。尚、ｎ形の第１の領域ＳＣ1の不純物含有濃度
を、１．０×１０17／ｃｍ3とした。また、ゲート領域
Ｇ2のゲート長を０．２８μｍとした。
【００７１】［工程−２０］次いで、レジスト材料から
イオン注入用マスク１２を形成した後、第２導電形（例
えば、ｐ形）の不純物をイオン注入し、第１の領域ＳＣ
1の表面領域に設けられ且つ整流接合を形成して接する
第３の領域ＳＣ3を形成する（図２５の（Ｂ）参照）。
イオン注入の条件を以下の表１に例示する。
【００７２】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13ｃｍ-2 イオン入射角 ：７度
【００７３】［工程−３０］その後、イオン注入用マス
ク１２を除去し、ゲート領域Ｇ2を被覆するように絶縁
材料層ＩＦを形成する。その後、レジスト材料からイオ
ン注入用マスク１３を形成した後、第２導電形（例え
ば、ｐ形）の不純物をイオン注入法にてイオン注入し、
第１の領域ＳＣ1の表面領域に設けられ、且つ第３の領
域ＳＣ3とは離間して設けられた第２導電形の第２の領
域ＳＣ2を形成する（図２６の（Ａ）参照）。
【００７４】［表２］ イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．０×１０13ｃｍ-2 イオン入射角 ：７度
【００７５】［工程−４０］次いで、イオン注入用マス
ク１３を除去し、全面にｎ形不純物を含有するポリシリ
コン層を堆積させ、かかるポリシリコン層をエッチバッ
クすることによって、サイドウオール状のゲート領域Ｇ
1をゲート領域Ｇ2の側面であって、第２の領域ＳＣ2の
上方に形成する（図２６の（Ｂ）参照）。ゲート領域Ｇ
1とゲート領域Ｇ2とは、絶縁材料層ＩＦによって隔てら
れている。
【００７６】［工程−５０］その後、イオン注入用マス
ク１４を形成し、第１導電形（例えば、ｎ形）の不純物
をイオン注入し、第２の領域ＳＣ2の表面領域に設けら
れ且つ整流接合を形成して接する第４の領域ＳＣ4を形
成する（図２７の（Ａ）参照）。イオン注入の条件を以
下の表３に例示する。尚、第４の領域ＳＣ4の不純物濃
度を１０19〜１０20ｃｍ-3程度まで高くすることによっ
て、第４の領域ＳＣ4の低抵抗化を図る。
【００７７】［表３］ イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15ｃｍ-2 イオン入射角 ：７度
【００７８】［工程−６０］その後、イオン注入用マス
ク１４を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇ2の側壁にゲートサイドウオール１５
を形成する。その後、レジスト材料からイオン注入用マ
スク１６を形成した後、第２導電形（例えば、ｐ形）の
不純物をイオン注入し、第３の領域ＳＣ3の不純物濃度
を１０19〜１０20ｃｍ-3程度まで高くすることによっ
て、第２の領域ＳＣ2の低抵抗化を図る（図２７の
（Ｂ）参照）。イオン注入の条件を以下の表４に例示す
る。
【００７９】［表４］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15ｃｍ-2 イオン入射角 ：７度
【００８０】［工程−７０］その後、従来のＭＯＳトラ
ンジスタの製造方法に従い、半導体メモリセルを完成さ
せる。
【００８１】以上のイオン注入条件により、第２の領域
ＳＣ2及び第３の領域ＳＣ3の不純物含有濃度は以下の表
５のとおりとなった。
【００８２】［表５］ 第２の領域ＳＣ2：１．５×１０18／ｃｍ3 第３の領域ＳＣ3：２．１×１０19／ｃｍ3
【００８３】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−２０］を省略
することができる。［工程−３０］、［工程−５０］、
［工程−６０］の順序は任意の順序することができる。
ゲート領域Ｇ1，Ｇ2や素子分離領域ＩＲの形成を、［工
程−６０］の後に行ってもよい。イオン注入の条件も例
示であり、適宜変更することができる。
【００８４】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、例えば、第１の領域ＳＣ1
の表面領域に、例えばチタンシリサイド層から成る導電
性の第５の領域ＳＣ5を形成する。かかるチタンシリサ
イド層の形成は、例えば、以下の方法で行うことができ
る。即ち、例えば、全面に層間絶縁層を形成し、チタン
シリサイド層を形成すべきシリコン半導体基板１０の領
域の層間絶縁層を除去する。次いで、露出したシリコン
半導体基板１０の表面を含む層間絶縁層の上にチタン層
をスパッタ法にて形成する。その後、第１回目のアニー
ル処理を施し、チタン層とシリコン半導体基板とを反応
させて、シリコン半導体基板の表面にチタンシリサイド
層を形成する。次いで、層間絶縁層上の未反応のチタン
層を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2
Ｏの混合溶液）で除去した後、第２回目のアニール処理
を行うことによって、安定なチタンシリサイド層を得る
ことができる。多数キャリア・ダイオードＤＳを形成す
るための材料はチタンシリサイドに限定されず、コバル
トシリサイド、タングステンシリサイド等の材料を用い
ることもできる。
【００８５】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを形成するための方法、あるいは又、各種の領
域の表面領域に導電性の領域を形成する方法は、上述の
方法に限定されない。例えば書き込み情報設定線ＷＩＳ
Ｌを形成する際、例えば、チタンシリサイドやＴｉＮか
ら成るバリア層やグルーレイヤーを形成するが、かかる
バリア層やグルーレイヤーを第１の領域ＳＣ1の表面に
も形成する。これによって、書き込み情報設定線ＷＩＳ
Ｌの一部分（より具体的には、バリア層やグルーレイヤ
ーの一部分）と共通である第５の領域ＳＣ5を第１の領
域ＳＣ1の表面に形成することができる。同様にして、
各種の領域の表面領域に導電性の領域を形成することも
できる。
【００８６】その他の実施の形態の半導体メモリセル
も、実質的には同様の方法で製造することができるの
で、詳細な説明は省略する。
【００８７】以下、図５に示した実施の形態１の半導体
メモリセルを参照して、本発明の半導体メモリセルの動
作を説明するが、実施の形態２及び実施の形態３の半導
体メモリセルの動作原理も実質的には同じである。ま
た、第１Ａの配線と第１Ｂの配線を総称して第１の配線
と呼ぶ。
【００８８】書き込み時、各部位における電位を以下の
表６のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表７のとおりとする。
【００８９】［表６］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【００９０】［表７］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【００９１】読み出し時、ゲート領域から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表８のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表８の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、チャネル形成領域ＣＨ1の電位が異
なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域から見た
読み出し用の第１のトランジスタＴＲ1のスレッショー
ルド値が変化する。但し、従来のＤＲＡＭが必要とする
ような大きなキャパシタを必要としない。
【００９２】［表８］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【００９３】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【００９４】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
Ａの配線の電位を−０．３ボルト程度とし、メモリセル
選択用の第１Ｂの配線の電位を０．７ボルト程度とし、
書き込み情報設定線の電位をＶ1とすればよい。
【００９５】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【００９６】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【００９７】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
【００９８】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【００９９】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表９に纏めた。尚、表９中、各電位の値は
例示であり、上記の条件を満足する値ならば如何なる値
をとることも可能である。
【０１００】［表９］
【０１０１】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
をｐチャネル形とし、第２のトランジスタＴＲ2をｎチ
ャネル形とすることができる。各トランジスタにおける
各要素の配置は例示であり、適宜変更することができ
る。更には、図７や図１３に示したＳＯＩ構造やＴＦＴ
構造を、各種の本発明の半導体メモリセルに適用するこ
とができる。また、各種の領域への不純物の導入はイオ
ン注入法だけでなく、拡散法にて行うこともできる。ま
た、シリコン半導体のみならず、例えばＧａＡｓ系等の
化合物半導体から構成されたメモリセルにも本発明を適
用することができる。更には、本発明の半導体メモリセ
ルを、ＭＩＳ型ＦＥＴ構造を有する半導体メモリセルに
も適用することができる。
【０１０２】発明の実施の形態においては、サイドウオ
ール状のゲート領域Ｇ1をゲート領域Ｇ2の側面に形成
し、あるいは又、サイドウオール状のゲート領域Ｇ2を
ゲート領域Ｇ1の側面に形成したが、ゲート領域Ｇ1，Ｇ
2の形状はこのようなサイドウオール状に限定されな
い。図１４及び図１７に示した発明の実施の形態３の半
導体メモリセルの変形例において、ゲート領域Ｇ1，Ｇ2
を変形した例を図１９、図２１、及び図２０、図２２に
示す。図１９に示す半導体メモリセルにおいては、第１
のトランジスタＴＲ1を構成するゲート領域Ｇ1は、絶縁
材料層ＩＦを介して第２のトランジスタＴＲ2を構成す
るゲート領域Ｇ2と平行に設けられており、しかも、ゲ
ート領域Ｇ1の延在部はゲート領域Ｇ2の上方まで延びて
いる。一方、図２０に示す半導体メモリセルにおいて
は、第２のトランジスタＴＲ2を構成するゲート領域Ｇ2
は、絶縁材料層ＩＦを介して第１のトランジスタＴＲ1
を構成するゲート領域Ｇ1と平行に設けられており、し
かも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の上方ま
で延びている。
【０１０３】また、図２１に示す半導体メモリセルにお
いては、第１のトランジスタＴＲ1を構成するゲート領
域Ｇ1は、絶縁材料層ＩＦを介して第２のトランジスタ
ＴＲ2を構成するゲート領域Ｇ2と平行に設けられてお
り、しかも、ゲート領域Ｇ1の延在部はゲート領域Ｇ2の
上方まで延びている。更には、ゲート領域Ｇ2はポリサ
イド構造を有し、ゲート領域Ｇ2の頂面はゲート領域Ｇ1
と接している。一方、図２２に示す半導体メモリセルに
おいては、第２のトランジスタＴＲ2を構成するゲート
領域Ｇ2は、絶縁材料層ＩＦを介して第１のトランジス
タＴＲ1を構成するゲート領域Ｇ1と平行に設けられてお
り、しかも、ゲート領域Ｇ2の延在部はゲート領域Ｇ1の
上方まで延びている。更には、ゲート領域Ｇ1はポリサ
イド構造を有し、ゲート領域Ｇ1の頂面はゲート領域Ｇ2
と接している。
【０１０４】図１９及び図２０に示した発明の実施の形
態３の半導体メモリセルの変形例において、メモリセル
選択用の第１Ａの配線とメモリセル選択用の第１Ｂの配
線とを１つの配線（第１の配線，ワード線）から構成し
た例を図２３及び図２４に示す。第１のトランジスタＴ
Ｒ1を構成するゲート領域Ｇ1と第２のトランジスタＴＲ
2を構成するゲート領域Ｇ2とは共通のコンタクトホール
を介してメモリセル選択用の第１の配線（ワード線）に
接続されている。
【０１０５】
【発明の効果】本発明の半導体メモリセルにおいては、
第１のトランジスタを構成するゲート領域の導電形と、
第２のトランジスタを構成するゲート領域の導電形とが
異なるので、それぞれのトランジスタの閾値電位を下げ
ることができ、半導体メモリセルの低電圧化に容易に対
処することができる。また、第１Ａの配線と第１Ｂの配
線に異なる電位を加えることが可能となるため、半導体
メモリセルの設計自由度を高めることができる。
【０１０６】しかも、読み出し用の第１のトランジスタ
のチャネル形成領域に蓄積された電位あるいは電荷（情
報）に依存して、読み出し用の第１のトランジスタの動
作が規定され、リフレッシュ時間内に読み出されるトラ
ンジスタの電流としての情報は、付加的に追加されたと
してもそのコンデンサ容量（例えば、ゲート領域の容量
＋付加容量等）の大きさに依存することがない。従っ
て、従来の半導体メモリセルにおけるキャパシタ容量の
問題を解決することができるし、リフレッシュ時間調整
のために付加的なキャパシタを加えることがあっても、
従来のＤＲＡＭのような著しく大きなキャパシタを必要
としない。そして、半導体メモリセルの最大面積は２つ
のトランジスタの面積に等しいかそれ以下である。
【０１０７】また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
【０１０８】本発明の半導体メモリセルのプロセスは、
図２５〜図２７に示したように、ＭＯＳロジック回路形
成プロセスとコンパチブルである。従って、半導体メモ
リセルの構成にも依るが、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができ、しかも、ＭＯ
Ｓロジック回路内にＤＲＡＭ機能をほんの僅かの工程の
増加のみで組み込むことができる。また、必ずしもＳＯ
Ｉ技術を用いることなく、従来の半導体メモリセルの製
造技術で、ほぼ１トランジスタ分の面積の半導体メモリ
セルを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリセルの原理図である。
【図２】本発明の半導体メモリセルの変形例の原理図で
ある。
【図３】本発明の半導体メモリセルの変形例の原理図で
ある。
【図４】本発明の半導体メモリセルの変形例の原理図で
ある。
【図５】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
【図６】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図７】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図８】発明の実施の形態１の半導体メモリセルの変形
例の模式的な一部断面図である。
【図９】発明の実施の形態２の半導体メモリセルの模式
的な一部断面図である。
【図１０】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１１】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１２】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
【図１３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１４】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１５】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１６】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２１】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２２】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２３】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２４】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２５】発明の実施の形態３にて説明した半導体メモ
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
【図２６】図２５に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図２７】図２６に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図２８】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
【符号の説明】
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、Ｄ，ＤＳ・・・ダイオード、ＳＣ0・・・
半導体層、ＳＣ1・・・第１の領域、ＳＣ2・・・第２の
領域、ＳＣ3・・・第３の領域、ＳＣ4・・・第４の領
域、ＳＣ5・・・第５の領域、ＳＣ10・・・高濃度不純
物含有層、ＣＨ1，ＣＨ2・・・チャネル形成領域、
Ｇ1，Ｇ2・・・ゲート領域、ＩＲ・・・素子分離領域、
ＩＬ・・・層間絶縁層、ＩＬ0・・・支持基板上の絶縁
層、ＩＦ・・・絶縁材料層、１０・・・シリコン半導体
基板、１１・・・ポリシリコン層、１２，１３，１４，
１６・・・イオン注入用マスク、１５・・・ゲートサイ
ドウオール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5F083 AD69 AD70 JA32 JA35 KA01 PR36 PR39 5F110 DD05 EE05 EE09 EE14 GG02 GG13 GG15 GG44 HJ13 PP03 QQ17

Claims (12)

    【特許請求の範囲】
  1. 【請求項１】（１）ソース／ドレイン領域、該ソース／
    ドレイン領域に接触し、且つ、該ソース／ドレイン領域
    を離間する半導体性のチャネル形成領域、及び、該チャ
    ネル形成領域と容量結合したゲート領域を有する第１導
    電形の読み出し用の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、から成り、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、 第１のトランジスタを構成するゲート領域の導電形は、
    第２のトランジスタを構成するゲート領域の導電形と異
    なることを特徴とする半導体メモリセル。
  2. 【請求項２】第１のトランジスタのゲート領域は、メモ
    リセル選択用の第１Ａの配線に接続され、第２のトラン
    ジスタのゲート領域は、メモリセル選択用の第１Ｂの配
    線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第３の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  3. 【請求項３】ダイオードを更に備え、 第１のトランジスタの一方のソース／ドレイン領域は、
    第３の配線に接続される代わりに、ダイオードを介して
    書き込み情報設定線に接続されていることを特徴とする
    請求項２に記載の半導体メモリセル。
  4. 【請求項４】（１）ソース／ドレイン領域、チャネル形
    成領域及びゲート領域を有する第１導電形の読み出し用
    の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第２導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、並びに、 （ｄ）第２の領域とは離間して第１の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する第４の領
    域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域とで挟まれ
    た第１の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｃ）第１のトランジスタのゲート領域は、メモリセル
    選択用の第１Ａの配線に接続され、第２のトランジスタ
    のゲート領域は、メモリセル選択用の第１Ｂの配線に接
    続され、 （Ｄ）第３の領域は、書き込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第１のトランジスタを構成するゲート領域の導電
    形は、第２のトランジスタを構成するゲート領域の導電
    形と異なることを特徴とする半導体メモリセル。
  5. 【請求項５】第２の領域と第３の領域とによってダイオ
    ードが構成され、第２の領域は、第３の領域を介して書
    き込み情報設定線に接続されていることを特徴とする請
    求項４に記載の半導体メモリセル。
  6. 【請求項６】第２の領域、及び第２の領域の表面領域に
    設けられた導電性の第５の領域から構成された多数キャ
    リア・ダイオードを更に備え、第２の領域は、該第５の
    領域を介して書き込み情報設定線に接続されていること
    を特徴とする請求項４に記載の半導体メモリセル。
  7. 【請求項７】（１）ソース／ドレイン領域、チャネル形
    成領域及びゲート領域を有する第１導電形の読み出し用
    の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域の表面領域に形成された、第２導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域とは離間した第１の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する第３の領
    域、並びに、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、を有する半導体メモリ
    セルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該一部と第４の領域とで挟まれ
    た第２の領域の表面領域の一部から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第１の領域の表面領域の他の部分から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｃ）第１のトランジスタのゲート領域は、メモリセル
    選択用の第１Ａの配線に接続され、第２のトランジスタ
    のゲート領域は、メモリセル選択用の第１Ｂの配線に接
    続され、 （Ｄ）第３の領域は、書き込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第１のトランジスタを構成するゲート領域の導電
    形は、第２のトランジスタを構成するゲート領域の導電
    形と異なることを特徴とする半導体メモリセル。
  8. 【請求項８】第１の領域と第３の領域とによってダイオ
    ードが構成され、第１の領域は、第３の領域を介して書
    き込み情報設定線に接続されていることを特徴とする請
    求項７に記載の半導体メモリセル。
  9. 【請求項９】第１の領域、及び第１の領域の表面領域に
    設けられた導電性の第５の領域から構成された多数キャ
    リア・ダイオードを更に備え、 第１の領域は、該第５の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項７に記載の
    半導体メモリセル。
  10. 【請求項１０】（１）ソース／ドレイン領域、チャネル
    形成領域及びゲート領域を有する第１導電形の読み出し
    用の第１のトランジスタ、並びに、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、から成り、 （ａ）第１導電形を有する半導体性の第１の領域、 （ｂ）第１の領域と接し、第２導電形を有する半導体性
    の第２の領域、 （ｃ）第２の領域とは離間した第１の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する第３の領
    域、並びに、 （ｄ）第１の領域とは離間した第２の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する第４の領
    域、を有する半導体メモリセルであって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ａ−４）第１のトランジスタのゲート領域は、第１の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｂ−４）第２のトランジスタのゲート領域は、第２の
    トランジスタのチャネル形成領域の上方に絶縁膜を介し
    て設けられており、 （Ｃ）第１のトランジスタのゲート領域は、メモリセル
    選択用の第１Ａの配線に接続され、第２のトランジスタ
    のゲート領域は、メモリセル選択用の第１Ｂの配線に接
    続され、 （Ｄ）第３の領域は、書き込み情報設定線に接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第１のトランジスタを構成するゲート領域の導電
    形は、第２のトランジスタを構成するゲート領域の導電
    形と異なることを特徴とする半導体メモリセル。
  11. 【請求項１１】第１の領域と第３の領域とによってダイ
    オードが構成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項１０に記載の
    半導体メモリセル。
  12. 【請求項１２】第１の領域、及び第１の領域の表面領域
    に設けられた導電性の第５の領域から構成された多数キ
    ャリア・ダイオードを更に備え、 第１の領域は、該第５の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項１０に記載
    の半導体メモリセル。
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