JP2000269360A - 半導体メモリセル - Google Patents

半導体メモリセル

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JP2000269360A
JP2000269360A JP11074444A JP7444499A JP2000269360A JP 2000269360 A JP2000269360 A JP 2000269360A JP 11074444 A JP11074444 A JP 11074444A JP 7444499 A JP7444499 A JP 7444499A JP 2000269360 A JP2000269360 A JP 2000269360A
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Mikio Mukai
幹雄 向井
Toshio Kobayashi
敏夫 小林
Yutaka Hayashi
豊 林
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Sony Corp
Original Assignee
Sony Corp
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Abstract

(57)【要約】 【課題】従来のＤＲＡＭのような大容量のキャパシタを
必要とせず、素子分離領域をＬＯＣＯＳ構造やトレンチ
構造から構成する必要が無い少なくとも３つのトランジ
スタから成る半導体メモリセルを提供する。 【解決手段】素子分離領域によって取り囲まれた活性領
域には、読み出し用の第１のトランジスタＴＲ1、スイ
ッチ用の第２のトランジスタＴＲ2、及び電流制御用の
接合型トランジスタＪＦ1が設けられており、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域は、第
２のトランジスタＴＲ2のチャネル形成領域ＣＨ2に相当
し、且つ、接合型トランジスタＪＦ1のチャネル領域Ｃ
ＨJ1に相当し、第２のトランジスタＴＲ2の一方のソー
ス／ドレイン領域は、第１のトランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に相当し、且つ、接合型トランジス
タＪＦ1の一方のゲート領域に相当し、半導体性の素子
分離領域ＩＲの上には、絶縁膜ＩＦを介して素子分離用
電極ＧＤAが設けられている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、少なくとも３つの
トランジスタ、あるいは、少なくとも３つのトランジス
タとダイオードから成る半導体メモリセル、あるいは、
これらを１つに融合した半導体メモリセルに関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図８９の（Ａ）に示すような、１つのトランジスタ
と１つのキャパシタで構成された１トランジスタメモリ
セルとも呼ばれるダイナミックメモリセルが使用されて
いる。このようなメモリセルにおいては、キャパシタに
蓄積された電荷は、ビット線に電圧変化が生じるような
電荷とする必要がある。ところが、メモリセルの平面寸
法の縮小化に伴い、平行平板状に形成されたキャパシタ
の大きさが小さくなり、その結果、メモリセルのキャパ
シタに電荷として蓄えられた情報を読み出したとき、か
かる情報が雑音に埋もれてしまうという問題、あるい
は、ビット線の浮遊容量がメモリセルの世代毎に大きく
なるために、ビット線に小さな電圧変化しか生じないと
いう問題が顕著になっている。この問題を解決する一手
段として、トレンチキャパシタセル構造（図８９の
（Ｂ）参照）、あるいはスタックトキャパシタセル構造
を有するダイナミックメモリセルが提案されている。し
かしながら、トレンチ（溝）の深さやスタック（積層）
の高さには加工技術上の限界があるため、キャパシタの
容量にも限界がある。それ故、これらの構造を有するダ
イナミックメモリセルは、ディープ・サブミクロン・ル
ール以下の寸法領域では、キャパシタ用の高価な新規材
料を導入しない限り、限界に至ると言われている。
【０００３】また、メモリセルを構成するトランジスタ
に関しても、ディープ・サブミクロン・ルール以下の平
面寸法では、耐圧劣化やパンチスルー等の問題が生じる
ため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2及び第２の半導体領域ＳＣ3（これらの領域はソース
／ドレイン領域に相当する）と、導電ゲートＧによっ
て、スイッチ用トランジスタＴＲ 2が構成される。ま
た、第２の半導体領域ＳＣ3（チャネル形成領域Ｃｈ1に
相当する）と、第１の半導体領域ＳＣ1及び第２の導電
性領域ＳＣ4（これらの領域はソース／ドレイン領域に
相当する）と、導電ゲートＧによって、情報蓄積用トラ
ンジスタＴＲ1が構成される。
【０００６】この半導体メモリセルにおいては、情報の
書き込み時、スイッチ用トランジスタＴＲ2が導通し、
その結果、情報は、情報蓄積用トランジスタＴＲ1のチ
ャネル形成領域Ｃｈ1に電位あるいは電荷の形態で蓄積
される。情報の読み出し時、情報蓄積用トランジスタＴ
Ｒ1においては、チャネル形成領域Ｃｈ1に蓄積された電
位あるいは電荷（情報）に依存して、導電ゲートＧから
見た情報蓄積用トランジスタＴＲ1のスレッショールド
値が変化する。従って、情報の読み出し時、適切に選定
された電位を導電ゲートＧに印加することによって、情
報蓄積用トランジスタＴＲ1の情報蓄積状態をチャネル
電流の大小（０も含めて）で判定することができる。こ
の情報蓄積用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に電流が流れ、あるいは流れない。こうして、蓄積
された情報を情報蓄積用トランジスタＴＲ1によって読
み出すことができる。
【０００８】また、本出願人は、特願平９−２５１６４
６号（特開平１０−１５４７５７号公報）にて、読み出
し用のトランジスタＴＲ1、スイッチ用のトランジスタ
ＴＲ2、及び、電流制御用の接合型トランジスタＴＲ3の
３つのトランジスタから構成された半導体メモリセルを
提案した。
【０００９】
【発明が解決しようとする課題】しかしながら、これら
の特許公開公報に開示された半導体メモリセルにおいて
は、素子分離領域がＬＯＣＯＳ構造あるいはトレンチ構
造を有するので、素子分離領域の形成に起因して半導体
基板に生じたストレスや欠陥のため、接合リーク電流が
大きくなり易く、半導体メモリセルの情報保持時間が短
くなるという問題がある。また、ＬＯＣＯＳ構造あるい
はトレンチ構造の素子分離領域を形成するための工程が
必要とされるといった問題もある。
【００１０】従って、本発明の目的は、素子分離領域を
ＬＯＣＯＳ構造やトレンチ構造から構成する必要が無
く、トランジスタの動作が安定しており、従来のＤＲＡ
Ｍのような大容量のキャパシタを必要とせず、情報の書
き込み／読み出しを確実に行うことができ、しかも、寸
法を微小化することができる半導体メモリセル、あるい
はロジック用の半導体メモリセル、更には、少なくとも
３つのトランジスタ、あるいは、少なくとも３つのトラ
ンジスタとダイオードから成る半導体メモリセル、ある
いは、これらを１つに融合した半導体メモリセルを提供
することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、そ
の原理図を図１〜図８に示すように、半導体層に設けら
れた活性領域及び素子分離領域から構成され、素子分離
領域によって取り囲まれた活性領域には、（１）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と
容量結合したゲート領域Ｇ1を有する第１導電形の読み
出し用の第１のトランジスタＴＲ1、（２）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量
結合したゲート領域Ｇ2を有する第２導電形のスイッチ
用の第２のトランジスタＴＲ2、並びに、（３）チャネ
ル領域ＣＨJ1及びゲート領域を有する電流制御用の接合
型トランジスタＪＦ1、が設けられており、第１のトラ
ンジスタＴＲ1の一方のソース／ドレイン領域は、第２
のトランジスタＴＲ2のチャネル形成領域ＣＨ2に相当
し、且つ、接合型トランジスタＪＦ1のチャネル領域Ｃ
ＨJ1に相当し、第２のトランジスタＴＲ2の一方のソー
ス／ドレイン領域は、第１のトランジスタＴＲ1のチャ
ネル形成領域ＣＨ1に相当し、且つ、接合型トランジス
タＪＦ1の一方のゲート領域に相当し、半導体性の素子
分離領域の上には、絶縁膜を介して素子分離用電極が設
けられていることを特徴とする。
【００１２】本発明の第１の態様に係る半導体メモリセ
ルにおいては、図１に示すように、第１のトランジスタ
ＴＲ1のゲート領域Ｇ1及び第２のトランジスタＴＲ2の
ゲート領域Ｇ2は、メモリセル選択用の第１の配線（例
えば、ワード線）に接続され、第１のトランジスタＴＲ
1の他方のソース／ドレイン領域は、第２の配線に接続
され、接合型トランジスタＪＦ1の他方のゲート領域
は、第３の配線に接続され、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域は、接合型トランジスタ
ＪＦ1を介して第４の配線に接続され、第２のトランジ
スタＴＲ2の他方のソース／ドレイン領域は、書き込み
情報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００１３】また、図２の（Ａ）及び（Ｂ）に示すよう
に、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は、接合型トランジスタＪＦ1を介して第４の配
線に接続される代わりに、接合型トランジスタＪＦ1及
びダイオードＤ，ＤＳを介して書き込み情報設定線に接
続されている構成とすることもできる。この場合、第２
の配線をビット線とする構成、あるいは、書き込み情報
設定線をビット線と兼用させ、第２の配線に所定の電位
を加える構成とすることが好ましい。
【００１４】あるいは又、図３の（Ａ）及び（Ｂ）に示
すように、接合型トランジスタＪＦ 1の他方のゲート領
域は、第３の配線に接続される代わりに、書き込み情報
設定線に接続されている構成とすることもできる。そし
て、この場合、図４の（Ａ）及び（Ｂ）あるいは図５の
（Ａ）及び（Ｂ）に示すように、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1を介して第４の配線に接続される代わりに、
接合型トランジスタＪＦ1及びダイオードＤ，ＤＳを介
して書き込み情報設定線に接続されている構成とするこ
ともできる。尚、ダイオードが設けられたこれらの場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線をビット線と兼用させ、第２の配線に所
定の電位を加える構成とすることが好ましい。
【００１５】あるいは又、図６に示すように、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域は、接
合型トランジスタＪＦ1を介して第４の配線に接続され
る代わりに、接合型トランジスタＪＦ1及びダイオード
Ｄ1を介して第３の配線に接続されている構成とするこ
ともできる。
【００１６】あるいは又、図７に示すように、接合型ト
ランジスタＪＦ1の他方のゲート領域は、第３の配線に
接続される代わりに、接合型トランジスタＪＦ1の一方
のゲート領域に接続されている構成とすることもでき
る。そして、この場合、図８の（Ａ）及び（Ｂ）に示す
ように、第１のトランジスタＴＲ1の一方のソース／ド
レイン領域は、接合型トランジスタＪＦ1を介して第４
の配線に接続される代わりに、接合型トランジスタＪＦ
1及びダイオードＤ，ＤＳを介して書き込み情報設定線
に接続されている構成とすることもできる。尚、ダイオ
ードが設けられたこれらの場合、第２の配線をビット線
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００１７】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、その原理図を図３１
〜図４１に示すように、半導体層に設けられた活性領域
及び素子分離領域から構成され、素子分離領域によって
取り囲まれた活性領域には、（１）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領域
ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合した
ゲート領域を有する第１導電形の読み出し用の第１のト
ランジスタＴＲ1、（２）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ2、
及び、該チャネル形成領域ＣＨ2と容量結合したゲート
領域Ｇ2を有する第２導電形のスイッチ用の第２のトラ
ンジスタＴＲ2、並びに、（３）チャネル領域ＣＨJ1及
びゲート領域を有する電流制御用の接合型トランジスタ
ＪＦ1、が設けられており、第１のトランジスタＴＲ1の
一方のソース／ドレイン領域は、第２のトランジスタＴ
Ｒ2のチャネル形成領域ＣＨ2に相当し、第１のトランジ
スタＴＲ1の他方のソース／ドレイン領域は、接合型ト
ランジスタＪＦ1のチャネル領域ＣＨJ1に相当し、第２
のトランジスタＴＲ2の一方のソース／ドレイン領域
は、第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1
に相当し、且つ、接合型トランジスタＪＦ1の一方のゲ
ート領域に相当し、半導体性の素子分離領域の上には、
絶縁膜を介して素子分離用電極が設けられていることを
特徴とする。
【００１８】本発明の第２の態様に係る半導体メモリセ
ルにおいては、図３１の（Ａ）及び（Ｂ）に示すよう
に、第１のトランジスタＴＲ1のゲート領域Ｇ1及び第２
のトランジスタＴＲ2のゲート領域Ｇ2は、メモリセル選
択用の第１の配線（例えば、ワード線）に接続され、第
１のトランジスタの他方のソース／ドレイン領域は、接
合型トランジスタＪＦ1を介して第２の配線に接続さ
れ、接合型トランジスタの他方のゲート領域は、第３の
配線に接続され、第１のトランジスタの一方のソース／
ドレイン領域は、第４の配線に接続され、第２のトラン
ジスタの他方のソース／ドレイン領域は、書き込み情報
設定線に接続されている構成とすることができる。尚、
第２の配線をビット線とし、第４の配線に所定の電位を
加える構成、あるいは、第４の配線をビット線とし、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【００１９】また、図３２の（Ａ）、（Ｂ）及び図３３
の（Ａ）、（Ｂ）に示すように、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第４の配線に接
続される代わりに、ダイオードＤ，ＤＳを介して書き込
み情報設定線に接続されている構成とすることもでき
る。尚、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線をビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００２０】あるいは又、図３４及び図３６に示すよう
に、接合型トランジスタＪＦ1の他方のゲート領域は、
第３の配線に接続される代わりに、書き込み情報設定線
に接続されている構成とすることもできる。そして、こ
の場合、図３５の（Ａ）、（Ｂ）、及び図３７の
（Ａ）、（Ｂ）に示すように、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域は、第４の配線に接続
される代わりに、ダイオードＤ，ＤＳを介して書き込み
情報設定線に接続されている構成とすることもできる。
尚、ダイオードが設けられたこれらの場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
をビット線と兼用させ、第２の配線に所定の電位を加え
る構成とすることが好ましい。
【００２１】あるいは又、図３８及び図４０に示すよう
に、接合型トランジスタＪＦ1の他方のゲート領域は、
第３の配線に接続される代わりに、接合型トランジスタ
ＪＦ 1の一方のゲート領域に接続されている構成とする
こともできる。そして、この場合、図３９の（Ａ）、
（Ｂ）、及び図４１の（Ａ）、（Ｂ）に示すように、第
１のトランジスタＴＲ1の一方のソース／ドレイン領域
は、第４の配線に接続される代わりに、ダイオードＤ，
ＤＳを介して書き込み情報設定線に接続されている構成
とすることもできる。尚、ダイオードが設けられたこれ
らの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線をビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
【００２２】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、その原理図を図６
６、図６７、図７２及び図７３に示すように、半導体層
に設けられた活性領域及び素子分離領域から構成され、
素子分離領域によって取り囲まれた活性領域には、
（１）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ1、及び、該チャネル形
成領域ＣＨ1と容量結合したゲート領域Ｇ1を有する第１
導電形の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ2、及び、該チャネル形
成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する第２
導電形のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ3、及び、該チャネル形
成領域ＣＨ3と容量結合したゲート領域Ｇ3を有する第２
導電形の電流制御用の第３のトランジスタＴＲ3、並び
に、（４）チャネル領域ＣＨJ1及びゲート領域を有する
電流制御用の接合型トランジスタＪＦ1、が設けられて
おり、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第２のトランジスタＴＲ2のチャネル形成
領域ＣＨ2に相当し、第１のトランジスタＴＲ1の他方の
ソース／ドレイン領域は、接合型トランジスタＪＦ1の
チャネル領域ＣＨJ1に相当し、第２のトランジスタＴＲ
2の一方のソース／ドレイン領域は、第１のトランジス
タＴＲ1のチャネル形成領域ＣＨ1に相当し、且つ、接合
型トランジスタＪＦ1の一方のゲート領域に相当し、且
つ、第３のトランジスタＴＲ3の一方のソース／ドレイ
ン領域に相当し、第３のトランジスタＴＲ3の他方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1の他
方のゲート領域に相当し、半導体性の素子分離領域の上
には、絶縁膜を介して素子分離用電極が設けられている
ことを特徴とする。
【００２３】本発明の第３の態様に係る半導体メモリセ
ルにおいては、図６６及び図７２に示すように、第１の
トランジスタＴＲ1のゲート領域Ｇ1、第２のトランジス
タＴＲ2のゲート領域Ｇ2及び第３のトランジスタＴＲ3
のゲート領域Ｇ3は、メモリセル選択用の第１の配線
（例えば、ワード線）に接続され、第１のトランジスタ
ＴＲ1の他方のソース／ドレイン領域は、接合型トラン
ジスタＪＦ1を介して第２の配線に接続され、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域は、第
３の配線に接続され、第２のトランジスタＴＲ2の他方
のソース／ドレイン領域は、書き込み情報設定線に接続
されている構成とすることができる。尚、第２の配線を
ビット線とし、第３の配線に所定の電位を加える構成、
あるいは、第３の配線をビット線とし、第２の配線に所
定の電位を加える構成とすることが好ましい。
【００２４】この場合、図６７の（Ａ）、（Ｂ）、及び
図７３の（Ａ）、（Ｂ）に示すように、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域は、第３の配
線に接続される代わりに、ダイオードＤ，ＤＳを介して
書き込み情報設定線に接続されている構成とすることも
できる。尚、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線をビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
【００２５】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、その原理図を図７６
及び図７７に示すように、半導体層に設けられた活性領
域及び素子分離領域から構成され、素子分離領域によっ
て取り囲まれた活性領域には、（１）ソース／ドレイン
領域、該ソース／ドレイン領域に接触し、且つ、該ソー
ス／ドレイン領域を離間する半導体性のチャネル形成領
域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合し
たゲート領域Ｇ1を有する第１導電形の読み出し用の第
１のトランジスタＴＲ1、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領域
ＣＨ2、及び、該チャネル形成領域ＸＨ２と容量結合し
たゲート領域Ｇ2を有する第２導電形のスイッチ用の第
２のトランジスタＴＲ2、（３）チャネル領域ＣＨJ1及
びゲート領域を有する電流制御用の第１の接合型トラン
ジスタＪＦ1、並びに、（４）チャネル領域ＣＨJ2及び
ゲート領域を有する電流制御用の第２の接合型トランジ
スタＪＦ2、が設けられており、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、第２のトランジ
スタＴＲ2のチャネル形成領域ＣＨ2に相当し、且つ、第
１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1に
相当し、第１のトランジスタＴＲ1の他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2のチャ
ネル領域ＣＨJ2に相当し、第２のトランジスタＴＲ2の
一方のソース／ドレイン領域は、第１のトランジスタＴ
Ｒ1のチャネル形成領域ＣＨ1に相当し、且つ、第１の接
合型トランジスタＪＦ1の一方のゲート領域に相当し、
且つ、第２の接合型トランジスタＪＦ2の一方のゲート
領域に相当し、半導体性の素子分離領域の上には、絶縁
膜を介して素子分離用電極が設けられていることを特徴
とする。
【００２６】本発明の第４の態様に係る半導体メモリセ
ルにおいては、図７６の（Ａ）に示すように、第１のト
ランジスタＴＲ1のゲート領域Ｇ1及び第２のトランジス
タＴＲ2のゲート領域Ｇ2は、メモリセル選択用の第１の
配線（例えば、ワード線）に接続され、第１のトランジ
スタＴＲ1の他方のソース／ドレイン領域は、第２の接
合型トランジスタＪＦ2を介して第２の配線に接続さ
れ、第２の接合型トランジスタＪＦ2の他方のゲート領
域は、第３の配線に接続され、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1を介して第４の配線に接続され、第１の
接合型トランジスタＪＦ1の他方のゲート領域は、書き
込み情報設定線に接続され、第２のトランジスタＴＲ2
の他方のソース／ドレイン領域は、書き込み情報設定線
に接続されている構成とすることができる。
【００２７】あるいは又、図７６の（Ｂ）に示すよう
に、第２の接合型トランジスタＪＦ2の他方のゲート領
域を、第３の配線に接続する代わりに、第２の接合型ト
ランジスタＪＦ2の一方のゲート領域に接続する構成と
することもできる。
【００２８】図７６の（Ａ）及び（Ｂ）に示した半導体
メモリセルにおいては、第２の配線をビット線とし、第
４の配線に所定の電位を加える構成、あるいは、第４の
配線をビット線とし、第２の配線に所定の電位を加える
構成とすることが好ましい。
【００２９】また、図７７の（Ａ）及び（Ｂ）に示すよ
うに、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第１の接合型トランジスタＪＦ1を介して
第４の配線に接続される代わりに、第１の接合型トラン
ジスタＪＦ1及びダイオードＤ，ＤＳを介して書き込み
情報設定線に接続されている構成とすることもできる。
尚、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線をビット線と兼用させ、第２の配線に所
定の電位を加える構成とすることが好ましい。
【００３０】上記の目的を達成するための本発明の第５
の態様に係る半導体メモリセルは、その原理図を図８０
〜図８２に示すように、半導体層に設けられた活性領域
及び素子分離領域から構成され、素子分離領域によって
取り囲まれた活性領域には、（１）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領域
ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量結合した
ゲート領域Ｇ1を有する第１導電形の読み出し用の第１
のトランジスタＴＲ1、（２）ソース／ドレイン領域、
該ソース／ドレイン領域に接触し、且つ、該ソース／ド
レイン領域を離間する半導体性のチャネル形成領域ＣＨ
2、及び、該チャネル形成領域ＣＨ2と容量結合したゲー
ト領域Ｇ2を有する第２導電形のスイッチ用の第２のト
ランジスタＴＲ2、（３）ソース／ドレイン領域、該ソ
ース／ドレイン領域に接触し、且つ、該ソース／ドレイ
ン領域を離間する半導体性のチャネル形成領域ＣＨ3、
及び、該チャネル形成領域ＣＨ3と容量結合したゲート
領域Ｇ3を有する第２導電形の電流制御用の第３のトラ
ンジスタＴＲ3、（４）チャネル領域ＣＨJ1及びゲート
領域を有する電流制御用の第１の接合型トランジスタＪ
Ｆ1、並びに、（５）チャネル領域ＣＨJ2及びゲート領
域を有する電流制御用の第２の接合型トランジスタＪＦ
2、が設けられており、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1のチャネル領域ＣＨJ1に相当し、
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域は、第２の接合型トランジスタＪＦ2のチャネル領域
ＣＨJ2に相当し、第２のトランジスタＴＲ2の一方のソ
ース／ドレイン領域は、第１のトランジスタＴＲ1のチ
ャネル形成領域ＣＨ1に相当し、且つ、第１の接合型ト
ランジスタＪＦ1の一方のゲート領域に相当し、且つ、
第２の接合型トランジスタＪＦ2の一方のゲート領域に
相当し、且つ、第３のトランジスタＴＲ3の一方のソー
ス／ドレイン領域に相当し、第３のトランジスタＴＲ3
の他方のソース／ドレイン領域は、第２の接合型トラン
ジスタＪＦ2の他方のゲート領域に相当し、半導体性の
素子分離領域の上には、絶縁膜を介して素子分離用電極
が設けられていることを特徴とする。
【００３１】本発明の第５の態様に係る半導体メモリセ
ルにおいては、図８０に示すように、第１のトランジス
タＴＲ1のゲート領域Ｇ1、第２のトランジスタＴＲ2の
ゲート領域Ｇ2及び第３のトランジスタＴＲ3のゲート領
域Ｇ3は、メモリセル選択用の第１の配線（例えば、ワ
ード線）に接続され、第１のトランジスタＴＲ1の他方
のソース／ドレイン領域は、第２の接合型トランジスタ
ＪＦ2を介して第２の配線に接続され、第１の接合型ト
ランジスタＪＦ1の他方のゲート領域は、書き込み情報
設定線に接続され、第１のトランジスタＴＲ1の一方の
ソース／ドレイン領域は、第１の接合型トランジスタＪ
Ｆ1を介して第３の配線に接続され、第２のトランジス
タＴＲ2の他方のソース／ドレイン領域は、書き込み情
報設定線に接続されている構成とすることができる。
尚、第２の配線をビット線とし、第３の配線に所定の電
位を加える構成、あるいは、第３の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００３２】この場合、図８１あるいは図８２に示すよ
うに、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第１の接合型トランジスタＪＦ1を介して
第３の配線に接続される代わりに、第１の接合型トラン
ジスタＪＦ1及びダイオードＤ，ＤＳを介して書き込み
情報設定線に接続されている構成とすることもできる。
この場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線をビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
【００３３】上記の目的を達成するための本発明の第６
の態様に係る半導体メモリセルは、半導体層に設けられ
た活性領域及び素子分離領域から構成され、素子分離領
域によって取り囲まれた活性領域には、（１）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第１導電形の読み出し用の第１のトランジスタ、
（２）ソース／ドレイン領域、チャネル形成領域及びゲ
ート領域を有する第２導電形のスイッチ用の第２のトラ
ンジスタ、並びに、（３）チャネル領域及びゲート領域
を有する電流制御用の接合型トランジスタ、が設けられ
ており、（ａ）半導体層に設けられた、第２導電形を有
する半導体性の第１の領域、（ｂ）第１の領域の表面領
域に設けられた、第１導電形を有する半導体性の第２の
領域、（ｃ）第２の領域の表面領域に設けられ、且つ、
整流接合を形成して接する第３の領域、（ｄ）第１の領
域の表面領域に設けられ、整流接合を形成して接し、且
つ、第２の領域とは離間して設けられた第４の領域、
（ｅ）第２の領域の表面領域に設けられ、整流接合を形
成して接し、且つ、第３の領域とは離間して設けられた
第５の領域、並びに、（ｆ）半導体性の素子分離領域の
上に絶縁膜を介して設けられた素子分離用電極、を有す
る半導体メモリセルであって、（Ａ−１）第１のトラン
ジスタの一方のソース／ドレイン領域は、第２の領域の
表面領域の一部から構成され、（Ａ−２）第１のトラン
ジスタの他方のソース／ドレイン領域は、第４の領域か
ら構成され、（Ａ−３）第１のトランジスタのチャネル
形成領域は、第２の領域の表面領域の該一部と第４の領
域とで挟まれた第１の領域の表面領域の一部から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１の領域の表面領域の他の部分から構
成され、（Ｂ−２）第２のトランジスタの他方のソース
／ドレイン領域は、第３の領域から構成され、（Ｂ−
３）第２のトランジスタのチャネル形成領域は、第１の
領域の表面領域の該他の部分と第３の領域とで挟まれた
第２の領域の表面領域の他の部分から構成され、（Ｃ−
１）接合型トランジスタのゲート領域は、第５の領域、
及び、該第５の領域と対向する第１の領域の部分から構
成され、（Ｃ−２）接合型トランジスタのチャネル領域
は、第５の領域と第１の領域の該部分とで挟まれた第２
の領域の一部から構成され、（Ｃ−３）接合型トランジ
スタの一方のソース／ドレイン領域は、接合型トランジ
スタのチャネル領域の一端から延び、且つ、第１のトラ
ンジスタの一方のソース／ドレイン領域を構成する第２
の領域の表面領域の該一部から構成され、（Ｃ−４）接
合型トランジスタの他方のソース／ドレイン領域は、接
合型トランジスタのチャネル領域の他端から延びる第２
の領域の部分から構成され、（Ｄ）第１のトランジスタ
のゲート領域及び第２のトランジスタのゲート領域は、
メモリセル選択用の第１の配線（例えば、ワード線）に
接続され、（Ｅ）第３の領域は、書き込み情報設定線に
接続され、（Ｆ）第４の領域は、第２の配線に接続さ
れ、（Ｇ）第５の領域は、第３の配線に接続されている
ことを特徴とする。尚、第２の領域を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００３４】本発明の第６の態様に係る半導体メモリセ
ルにおいては、素子分離用電極は、第１の領域の縁部の
上方に延びている構成とすることが好ましい。
【００３５】また、本発明の第６の態様に係る半導体メ
モリセルにおいては、第２の領域と第３の領域との間で
ダイオードが形成され、第２の領域は、第３の領域を介
して書き込み情報設定線に接続されている構成とするこ
とができる。あるいは又、第２の領域の表面領域に設け
られ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第２の領域とによって多数キャリア
・ダイオードが構成され、第２の領域は、該第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。これらの場合、第２の配線をビット線
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００３６】また、本発明の第６の態様に係る半導体メ
モリセルにおいては、第５の領域は、第３の配線に接続
される代わりに、第１の領域に接続されている構成とす
ることができる。あるいは又、第５の領域は、第３の配
線に接続される代わりに、書き込み情報設定線に接続さ
れている構成とすることができる。これらの場合、第２
の領域と第３の領域との間でダイオードが形成され、第
２の領域は第３の領域を介して書き込み情報設定線に接
続されている構成とすることができ、あるいは又、第２
の領域の表面領域に設けられ、整流接合を形成して接す
る第６の領域を更に有し、該第６の領域と第２の領域と
によって多数キャリア・ダイオードが構成され、第２の
領域は、該第６の領域を介して書き込み情報設定線に接
続されている構成とすることができる。ダイオードや多
数キャリア・ダイオードが設けられたこれらの場合、第
２の配線をビット線とする構成、あるいは、書き込み情
報設定線をビット線と兼用させ、第２の配線に所定の電
位を加える構成とすることが好ましい。
【００３７】また、本発明の第６の態様に係る半導体メ
モリセルにおいては、第２の領域の表面領域に設けら
れ、整流接合を形成して接する第７の領域を更に有し、
該第７の領域と第２の領域とによってダイオードが構成
され、第２の領域は、該第７の領域を介して第３の配線
に接続されている構成とすることができる。
【００３８】上記の目的を達成するための本発明の第７
の態様に係る半導体メモリセルにおいては、第５の領域
が省略されている点、及び、第１のトランジスタと第２
のトランジスタとでゲート領域が共有されている点が、
本発明の第６の態様に係る半導体メモリセルと相違す
る。即ち、本発明の第７の態様に係る半導体メモリセル
は、半導体層に設けられた活性領域及び素子分離領域か
ら構成され、素子分離領域によって取り囲まれた活性領
域には、（１）ソース／ドレイン領域、チャネル形成領
域及びゲート領域を有する第１導電形の読み出し用の第
１のトランジスタ、（２）ソース／ドレイン領域、チャ
ネル形成領域及びゲート領域を有する第２導電形のスイ
ッチ用の第２のトランジスタ、並びに、（３）チャネル
領域及びゲート領域を有する電流制御用の接合型トラン
ジスタ、が設けられており、（ａ）半導体層に設けられ
た、第２導電形を有する半導体性の第１の領域、（ｂ）
第１の領域の表面領域に設けられた、第１導電形を有す
る半導体性の第２の領域、（ｃ）第２の領域の表面領域
に設けられ、且つ、整流接合を形成して接する第３の領
域、（ｄ）第１の領域の表面領域に設けられ、整流接合
を形成して接し、且つ、第２の領域とは離間して設けら
れた第４の領域、（ｅ）第１の領域と第３の領域、及
び、第２の領域と第４の領域を橋渡すごとくバリア層を
介して設けられ、第１のトランジスタと第２のトランジ
スタとで共有されたゲート領域、並びに、（ｆ）半導体
性の素子分離領域の上に絶縁膜を介して設けられた素子
分離用電極、を有する半導体メモリセルであって、（Ａ
−１）第１のトランジスタの一方のソース／ドレイン領
域は、第２の領域の表面領域から構成され、（Ａ−２）
第１のトランジスタの他方のソース／ドレイン領域は、
第４の領域から構成され、（Ａ−３）第１のトランジス
タのチャネル形成領域は、第２の領域の該表面領域と第
４の領域とで挟まれた第１の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第１のトランジスタのチャネル形成領域
を構成する第１の領域の該表面領域から構成され、（Ｂ
−２）第２のトランジスタの他方のソース／ドレイン領
域は、第３の領域から構成され、（Ｂ−３）第２のトラ
ンジスタのチャネル形成領域は、第１のトランジスタの
一方のソース／ドレイン領域を構成する第２の領域の該
表面領域から構成され、（Ｃ−１）接合型トランジスタ
のゲート領域は、第３の領域、及び、該第３の領域と対
向する第１の領域の部分から構成され、（Ｃ−２）接合
型トランジスタのチャネル領域は、第３の領域と第１の
領域の該部分とで挟まれた第２の領域の一部から構成さ
れ、（Ｃ−３）接合型トランジスタの一方のソース／ド
レイン領域は、接合型トランジスタのチャネル領域の一
端から延び、且つ、第１のトランジスタの一方のソース
／ドレイン領域を構成する第２の領域の部分から構成さ
れ、（Ｃ−４）接合型トランジスタの他方のソース／ド
レイン領域は、接合型トランジスタのチャネル領域の他
端から延びる第２の領域の該表面領域から構成され、
（Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
接続され、（Ｅ）第３の領域は、書き込み情報設定線に
接続され、（Ｆ）第４の領域は、第２の配線に接続され
ていることを特徴とする。尚、第２の領域を第４の配線
に接続し、第２の配線をビット線とし、第４の配線に所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に所定の電位を加える構成とするこ
とが好ましい。
【００３９】本発明の第７の態様に係る半導体メモリセ
ルにおいては、各領域の構成にも依るが、素子分離用電
極は、第１の領域の縁部の上方に延びている構成とする
ことが好ましい。あるいは又、素子分離用電極は、第１
の領域の縁部の上方を越えて、第２の領域の縁部の上方
及び第４の領域の縁部の上方に延びている構成とするこ
とが好ましい。
【００４０】また、本発明の第７の態様に係る半導体メ
モリセルにおいては、第２の領域と第３の領域との間で
ダイオードが形成され、第２の領域は、第３の領域を介
して書き込み情報設定線に接続されている構成とするこ
とができる。あるいは又、第２の領域の表面領域に設け
られ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第２の領域とによって多数キャリア
・ダイオードが構成され、該第２の領域は、第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。これらの場合、第２の配線をビット線
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００４１】上記の目的を達成するための本発明の第８
の態様に係る半導体メモリセルにおいては、各領域の配
置が、本発明の第７の態様に係る半導体メモリセルと相
違している。即ち、本発明の第８の態様に係る半導体メ
モリセルは、半導体層に設けられた活性領域及び素子分
離領域から構成され、素子分離領域によって取り囲まれ
た活性領域には、（１）ソース／ドレイン領域、チャネ
ル形成領域及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、（２）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第２導電
形のスイッチ用の第２のトランジスタ、並びに、（３）
チャネル領域及びゲート領域を有する電流制御用の接合
型トランジスタ、が設けられており、（ａ）半導体層に
設けられた、第１導電形を有する半導体性の第１の領
域、（ｂ）第１の領域の表面領域に設けられた、第２導
電形を有する半導体性の第２の領域、（ｃ）第１の領域
の表面領域に設けられ、整流接合を形成して接し、且
つ、第２の領域とは離間して設けられた第３の領域、
（ｄ）第２の領域の表面領域に設けられ、且つ、整流接
合を形成して接する第４の領域、（ｅ）第１の領域と第
４の領域、及び、第２の領域と第３の領域を橋渡すごと
くバリア層を介して設けられ、第１のトランジスタと第
２のトランジスタとで共有されたゲート領域、並びに、
（ｆ）半導体性の素子分離領域の上に絶縁膜を介して設
けられた素子分離用電極、を有する半導体メモリセルで
あって、（Ａ−１）第１のトランジスタの一方のソース
／ドレイン領域は、第１の領域の表面領域から構成さ
れ、（Ａ−２）第１のトランジスタの他方のソース／ド
レイン領域は、第４の領域から構成され、（Ａ−３）第
１のトランジスタのチャネル形成領域は、第１の領域の
該表面領域と第４の領域とで挟まれた第２の領域の表面
領域から構成され、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第１のトランジスタのチ
ャネル形成領域を構成する第２の領域の該表面領域から
構成され、（Ｂ−２）第２のトランジスタの他方のソー
ス／ドレイン領域は、第３の領域から構成され、（Ｂ−
３）第２のトランジスタのチャネル形成領域は、第１の
トランジスタの一方のソース／ドレイン領域を構成する
第１の領域の該表面領域から構成され、（Ｃ−１）接合
型トランジスタのゲート領域は、第３の領域、及び、該
第３の領域と対向する第２の領域の部分から構成され、
（Ｃ−２）接合型トランジスタのチャネル領域は、第２
の領域と第３の領域の該部分とで挟まれた第１の領域の
一部から構成され、（Ｃ−３）接合型トランジスタの一
方のソース／ドレイン領域は、接合型トランジスタのチ
ャネル領域の一端から延び、且つ、第１のトランジスタ
の一方のソース／ドレイン領域を構成する第１の領域の
該表面領域から構成され、（Ｃ−４）接合型トランジス
タの他方のソース／ドレイン領域は、接合型トランジス
タのチャネル領域の他端から延びる第１の領域の部分か
ら構成され、（Ｄ）ゲート領域は、メモリセル選択用の
第１の配線に接続され、（Ｅ）第４の領域は、第２の配
線に接続され、（Ｆ）第３の領域は、書き込み情報設定
線に接続されていることを特徴とする。尚、第１の領域
を第４の配線に接続し、第２の配線をビット線とし、第
４の配線に所定の電位を加える構成、あるいは、第４の
配線をビット線とし、第２の配線に所定の電位を加える
構成とすることが好ましい。
【００４２】本発明の第８の態様に係る半導体メモリセ
ルにおいては、素子分離用電極は、第２の領域の縁部の
上方及び第３の領域の縁部の上方に延びている構成とす
ることが望ましい。また、第１の領域と第３の領域との
間でダイオードが形成され、第１の領域は、第３の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。あるいは又、第１の領域の表面領域に
設けられ、整流接合を形成して接する第６の領域を更に
有し、該第６の領域と第１の領域とによって多数キャリ
ア・ダイオードが構成され、該第１の領域は、第６の領
域を介して書き込み情報設定線に接続されている構成と
することができる。これらの場合、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線をビット
線と兼用させ、第２の配線に所定の電位を加える構成と
することが好ましい。尚、接合型トランジスタのチャネ
ル領域に、斜めイオン注入法によって第１導電形の不純
物をイオン注入し、第１導電形領域を形成すれば、チャ
ネル領域の不純物濃度を制御することができ、接合型ト
ランジスタの動作安定を図ることができる。
【００４３】上記の目的を達成するための本発明の第９
の態様に係る半導体メモリセルにおいては、電流制御用
の接合型トランジスタの設けられた位置（電流制御用の
接合型トランジスタを構成する領域）が、本発明の第６
の態様に係る半導体メモリセルと相違する。即ち、本発
明の第９の態様に係る半導体メモリセルは、半導体層に
設けられた活性領域及び素子分離領域から構成され、素
子分離領域によって取り囲まれた活性領域には、（１）
ソース／ドレイン領域、チャネル形成領域及びゲート領
域を有する第１導電形の読み出し用の第１のトランジス
タ、（２）ソース／ドレイン領域、チャネル形成領域及
びゲート領域を有する第２導電形のスイッチ用の第２の
トランジスタ、並びに、（３）チャネル領域及びゲート
領域を有する電流制御用の接合型トランジスタ、が設け
られており、（ａ）半導体層に設けられた、第２導電形
を有する半導体性の第１の領域、（ｂ）第１の領域の表
面領域に設けられた、第１導電形を有する半導体性の第
２の領域、（ｃ）第２の領域の表面領域に設けられ、整
流接合を形成して接する第３の領域、（ｄ）第１の領域
の表面領域に設けられ、且つ、第２の領域とは離間して
設けられた、第１導電形を有する半導体性の第４の領
域、（ｅ）第４の領域の表面領域に設けられ、整流接合
を形成して接する第５の領域、並びに、（ｆ）半導体性
の素子分離領域の上に絶縁膜を介して設けられた素子分
離用電極、を有する半導体メモリセルであって、（Ａ−
１）第１のトランジスタの一方のソース／ドレイン領域
は、第２の領域の表面領域の一部から構成され、（Ａ−
２）第１のトランジスタの他方のソース／ドレイン領域
は、第４の領域から構成され、（Ａ−３）第１のトラン
ジスタのチャネル形成領域は、第２の領域の表面領域の
該一部と第４の領域の該表面領域とで挟まれた第１の領
域の表面領域の一部から構成され、（Ｂ−１）第２のト
ランジスタの一方のソース／ドレイン領域は、第１の領
域の表面領域の他の部分から構成され、（Ｂ−２）第２
のトランジスタの他方のソース／ドレイン領域は、第３
の領域から構成され、（Ｂ−３）第２のトランジスタの
チャネル形成領域は、第１の領域の表面領域の該他の部
分と第３の領域とで挟まれた第２の領域の表面領域の他
の部分から構成され、（Ｃ−１）接合型トランジスタの
ゲート領域は、第５の領域、及び、該第５の領域と対向
する第１の領域の部分から構成され、（Ｃ−２）接合型
トランジスタのチャネル領域は、第５の領域と第１の領
域の該部分とで挟まれた第４の領域の一部から構成さ
れ、（Ｃ−３）接合型トランジスタの一方のソース／ド
レイン領域は、接合型トランジスタのチャネル領域の一
端から延び、且つ、第１のトランジスタの他方のソース
／ドレイン領域を構成する第４の領域の該表面領域から
構成され、（Ｃ−４）接合型トランジスタの他方のソー
ス／ドレイン領域は、接合型トランジスタのチャネル領
域の他端から延びる第４の領域の部分から構成され、
（Ｄ）第１のトランジスタのゲート領域及び第２のトラ
ンジスタのゲート領域は、メモリセル選択用の第１の配
線に接続され、（Ｅ）第３の領域は、書き込み情報設定
線に接続され、（Ｆ）第４の領域は、第２の配線に接続
され、（Ｇ）第５の領域は、第３の配線に接続されてい
ることを特徴とする。尚、第２の領域を第４の配線に接
続し、第２の配線をビット線とし、第４の配線に所定の
電位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【００４４】本発明の第９の態様に係る半導体メモリセ
ルにおいては、素子分離用電極は、第１の領域の縁部の
上方に延びている構成とすることが望ましい。
【００４５】また、本発明の第９の態様に係る半導体メ
モリセルにおいては、第２の領域と第３の領域との間で
ダイオードが形成され、第２の領域は、第３の領域を介
して書き込み情報設定線に接続されている構成とするこ
とができる。あるいは又、第２の領域の表面領域に設け
られ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第２の領域とによって多数キャリア
・ダイオードが構成され、該第２の領域は、第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。
【００４６】あるいは又、本発明の第９の態様に係る半
導体メモリセルにおいては、第５の領域は、第３の配線
に接続される代わりに、書き込み情報設定線に接続され
ている構成とすることができる。あるいは又、第５の領
域は、第３の配線に接続される代わりに、第１の領域に
接続されている構成とすることができる。これらの場
合、第２の領域と第３の領域との間でダイオードが形成
され、第２の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができ、あるい
は又、第２の領域の表面領域に設けられ、整流接合を形
成して接する第６の領域を更に有し、該第６の領域と第
２の領域とによって多数キャリア・ダイオードが構成さ
れ、該第２の領域は、第６の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ダイ
オードや多数キャリア・ダイオードが設けられたこれら
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線をビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００４７】上記の目的を達成するための本発明の第１
０の態様に係る半導体メモリセルにおいては、第１のト
ランジスタと第２のトランジスタとでゲート領域が共有
されている点が、本発明の第９の態様に係る半導体メモ
リセルと相違する。即ち、本発明の第１０の態様に係る
半導体メモリセルは、半導体層に設けられた活性領域及
び素子分離領域から構成され、素子分離領域によって取
り囲まれた活性領域には、（１）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第１導電
形の読み出し用の第１のトランジスタ、（２）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第２導電形のスイッチ用の第２のトランジスタ、並び
に、（３）チャネル領域及びゲート領域を有する電流制
御用の接合型トランジスタ、が設けられており、（ａ）
半導体層に設けられた、第２導電形を有する半導体性の
第１の領域、（ｂ）第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第２の領域、（ｃ）
第２の領域の表面領域に設けられ、整流接合を形成して
接する第３の領域、（ｄ）第１の領域の表面領域に設け
られ、且つ、第２の領域とは離間して設けられた、第１
導電形を有する半導体性の第４の領域、（ｅ）第４の領
域の表面領域に設けられ、整流接合を形成して接する第
５の領域、（ｆ）第１の領域と第３の領域、及び、第２
の領域と第４の領域を橋渡すごとくバリア層を介して設
けられ、第１のトランジスタと第２のトランジスタとで
共有されたゲート領域、並びに、（ｇ）半導体性の素子
分離領域の上に絶縁膜を介して設けられた素子分離用電
極、を有する半導体メモリセルであって、（Ａ−１）第
１のトランジスタの一方のソース／ドレイン領域は、第
２の領域の表面領域から構成され、（Ａ−２）第１のト
ランジスタの他方のソース／ドレイン領域は、第４の領
域の表面領域から構成され、（Ａ−３）第１のトランジ
スタのチャネル形成領域は、第２の領域の該表面領域と
第４の領域の該表面領域とで挟まれた第１の領域の表面
領域から構成され、（Ｂ−１）第２のトランジスタの一
方のソース／ドレイン領域は、第１のトランジスタのチ
ャネル形成領域を構成する第１の領域の該表面領域から
構成され、（Ｂ−２）第２のトランジスタの他方のソー
ス／ドレイン領域は、第３の領域から構成され、（Ｂ−
３）第２のトランジスタのチャネル形成領域は、第１の
トランジスタの一方のソース／ドレイン領域を構成する
第２の領域の該表面領域から構成され、（Ｃ−１）接合
型トランジスタのゲート領域は、第５の領域、及び、該
第５の領域と対向する第１の領域の部分から構成され、
（Ｃ−２）接合型トランジスタのチャネル領域は、第５
の領域と第１の領域の該部分とで挟まれた第４の領域の
一部から構成され、（Ｃ−３）接合型トランジスタの一
方のソース／ドレイン領域は、接合型トランジスタのチ
ャネル領域の一端から延び、且つ、第１のトランジスタ
の他方のソース／ドレイン領域を構成する第４の領域の
該表面領域から構成され、（Ｃ−４）接合型トランジス
タの他方のソース／ドレイン領域は、接合型トランジス
タのチャネル領域の他端から延びる第４の領域の部分か
ら構成され、（Ｄ）ゲート領域は、メモリセル選択用の
第１の配線に接続され、（Ｅ）第３の領域は、書き込み
情報設定線に接続され、（Ｆ）第４の領域は、第２の配
線に接続され、（Ｇ）第５の領域は、第３の配線に接続
されていることを特徴とする。尚、第２の領域を第４の
配線に接続し、第２の配線をビット線とし、第４の配線
に所定の電位を加える構成、あるいは、第４の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００４８】本発明の第１０の態様に係る半導体メモリ
セルにおいては、各領域の構成にも依るが、素子分離用
電極は、第１の領域の縁部の上方に延びている構成とす
ることが好ましい。あるいは又、素子分離用電極は、第
１の領域の縁部の上方を越えて、第２の領域の縁部の上
方及び第４の領域の縁部の上方に延びている構成とする
ことが好ましい。
【００４９】また、本発明の第１０の態様に係る半導体
メモリセルにおいては、第２の領域と第３の領域との間
でダイオードが形成され、第２の領域は、第３の領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。あるいは又、第２の領域の表面領域に設
けられ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第２の領域とによって多数キャリア
・ダイオードが構成され、第２の領域は、該第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。これらの場合、第２の配線をビット線
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００５０】更には、本発明の第１０の態様に係る半導
体メモリセルにおいては、第５の領域は、第３の配線に
接続される代わりに、書き込み情報設定線に接続されて
いる構成とすることもできる。あるいは又、第５の領域
は、第３の配線に接続される代わりに、第１の領域に接
続されている構成とすることもできる。これらの場合に
も、第２の領域と第３の領域との間でダイオードが形成
され、第２の領域は、第３の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ある
いは又、第２の領域の表面領域に設けられ、整流接合を
形成して接する第６の領域を更に有し、該第６の領域と
第２の領域とによって多数キャリア・ダイオードが構成
され、第２の領域は、該第６の領域を介して書き込み情
報設定線に接続されている構成とすることができる。ダ
イオードや多数キャリア・ダイオードが設けられたこれ
らの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線をビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
【００５１】上記の目的を達成するための本発明の第１
１の態様に係る半導体メモリセルにおいては、各領域の
配置が、本発明の第１０の態様に係る半導体メモリセル
と相違している。即ち、本発明の第１１の態様に係る半
導体メモリセルは、半導体層に設けられた活性領域及び
素子分離領域から構成され、素子分離領域によって取り
囲まれた活性領域には、（１）ソース／ドレイン領域、
チャネル形成領域及びゲート領域を有する第１導電形の
読み出し用の第１のトランジスタ、（２）ソース／ドレ
イン領域、チャネル形成領域及びゲート領域を有する第
２導電形のスイッチ用の第２のトランジスタ、並びに、
（３）チャネル領域及びゲート領域を有する電流制御用
の接合型トランジスタ、が設けられており、（ａ）半導
体層に設けられた、第１導電形を有する半導体性の第１
の領域、（ｂ）第１の領域の表面領域に設けられた、第
２導電形を有する半導体性の第２の領域、（ｃ）第１の
領域の表面領域に設けられ、整流接合を形成して接し、
且つ、第２の領域とは離間して設けられた第３の領域、
（ｄ）第２の領域の表面領域に設けられた、第１導電形
を有する半導体性の第４の領域、（ｅ）第４の領域の表
面領域に設けられ、整流接合を形成して接する第５の領
域、（ｆ）第１の領域と第４の領域、及び、第２の領域
と第３の領域を橋渡すごとくバリア層を介して設けら
れ、第１のトランジスタと第２のトランジスタとで共有
されたゲート領域、並びに、（ｇ）半導体性の素子分離
領域の上に絶縁膜を介して設けられた素子分離用電極、
を有する半導体メモリセルであって、（Ａ−１）第１の
トランジスタの一方のソース／ドレイン領域は、第１の
領域の表面領域から構成され、（Ａ−２）第１のトラン
ジスタの他方のソース／ドレイン領域は、第４の領域の
表面領域から構成され、（Ａ−３）第１のトランジスタ
のチャネル形成領域は、第１の領域の該表面領域と第４
の領域の該表面領域とで挟まれた第２の領域の表面領域
から構成され、（Ｂ−１）第２のトランジスタの一方の
ソース／ドレイン領域は、第１のトランジスタのチャネ
ル形成領域を構成する第２の領域の該表面領域から構成
され、（Ｂ−２）第２のトランジスタの他方のソース／
ドレイン領域は、第３の領域から構成され、（Ｂ−３）
第２のトランジスタのチャネル形成領域は、第１のトラ
ンジスタの一方のソース／ドレイン領域を構成する第１
の領域の該表面領域から構成され、（Ｃ−１）接合型ト
ランジスタのゲート領域は、第５の領域、及び、該第５
の領域と対向する第２の領域の部分から構成され、（Ｃ
−２）接合型トランジスタのチャネル領域は、第５の領
域と第２の領域の該部分とで挟まれた第４の領域の一部
から構成され、（Ｃ−３）接合型トランジスタの一方の
ソース／ドレイン領域は、接合型トランジスタのチャネ
ル領域の一端から延び、且つ、第１のトランジスタの他
方のソース／ドレイン領域を構成する第４の領域の該表
面領域から構成され、（Ｃ−４）接合型トランジスタの
他方のソース／ドレイン領域は、接合型トランジスタの
チャネル領域の他端から延びる第４の領域の部分から構
成され、（Ｄ）ゲート領域は、メモリセル選択用の第１
の配線に接続され、（Ｅ）第３の領域は、書き込み情報
設定線に接続され、（Ｆ）第４の領域は、第２の配線に
接続され、（Ｇ）第５の領域は、第３の配線に接続され
ていることを特徴とする。尚、第１の領域を第４の配線
に接続し、第２の配線をビット線とし、第４の配線に所
定の電位を加える構成、あるいは、第４の配線をビット
線とし、第２の配線に所定の電位を加える構成とするこ
とが好ましい。
【００５２】本発明の第１１の態様に係る半導体メモリ
セルにおいては、素子分離用電極は、第２の領域の縁部
の上方及び第３の領域の縁部の上方に延びている構成と
することが好ましい。
【００５３】本発明の第１１の態様に係る半導体メモリ
セルにおいては、第１の領域と第３の領域との間でダイ
オードが形成され、第１の領域は、第３の領域を介して
書き込み情報設定線に接続されている構成とすることが
できる。あるいは又、第１の領域の表面領域に設けら
れ、整流接合を形成して接する第６の領域を更に有し、
該第６の領域と第１の領域とによって多数キャリア・ダ
イオードが構成され、第１の領域は、該第６の領域を介
して書き込み情報設定線に接続されている構成とするこ
とができる。
【００５４】また、本発明の第１１の態様に係る半導体
メモリセルにおいては、第５の領域は、第３の配線に接
続される代わりに、書き込み情報設定線に接続されてい
る構成とすることができる。あるいは又、第５の領域
は、第３の配線に接続される代わりに、第１の領域に接
続されている構成とすることができる。これらの場合、
第１の領域と第３の領域との間でダイオードが形成さ
れ、第１の領域は、第３の領域を介して書き込み情報設
定線に接続されている構成とすることができ、あるいは
又、第１の領域の表面領域に設けられ、整流接合を形成
して接する第６の領域を更に有し、該第６の領域と第１
の領域とによって多数キャリア・ダイオードが構成さ
れ、第１の領域は、該第６の領域を介して書き込み情報
設定線に接続されている構成とすることができる。ダイ
オードや多数キャリア・ダイオードが設けられたこれら
の場合、第２の配線をビット線とする構成、あるいは、
書き込み情報設定線をビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００５５】上記の目的を達成するための本発明の第１
２の態様に係る半導体メモリセルにおいては、第２導電
形の電流制御用の第３のトランジスタが第１のトランジ
スタ及び第２のトランジスタと一体に設けられている点
が、本発明の第１０の態様に係る半導体メモリセルと相
違する。即ち、本発明の第１２の態様に係る半導体メモ
リセルは、半導体層に設けられた活性領域及び素子分離
領域から構成され、素子分離領域によって取り囲まれた
活性領域には、（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、（２）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第２導電
形のスイッチ用の第２のトランジスタ、（３）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第２導電形の電流制御用の第３のトランジスタ、並び
に、（４）チャネル領域及びゲート領域を有する電流制
御用の接合型トランジスタ、が設けられており、（ａ）
半導体層に設けられた、第２導電形を有する半導体性の
第１の領域、（ｂ）第１の領域の表面領域に設けられ
た、第１導電形を有する半導体性の第２の領域、（ｃ）
第２の領域の表面領域に設けられ、整流接合を形成して
接する第３の領域、（ｄ）第１の領域の表面領域に設け
られ、且つ、第２の領域とは離間して設けられた、第１
導電形を有する半導体性の第４の領域、（ｅ）第４の領
域の表面領域に設けられ、整流接合を形成して接する第
５の領域、（ｆ）第１の領域と第３の領域、第２の領域
と第３の領域、及び、第１の領域と第５の領域を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
と第２のトランジスタと第３のトランジスタとで共有さ
れたゲート領域、並びに、（ｇ）半導体性の素子分離領
域の上に絶縁膜を介して設けられた素子分離用電極、を
有する半導体メモリセルであって、（Ａ−１）第１のト
ランジスタの一方のソース／ドレイン領域は、第２の領
域の表面領域から構成され、（Ａ−２）第１のトランジ
スタの他方のソース／ドレイン領域は、第４の領域の表
面領域から構成され、（Ａ−３）第１のトランジスタの
チャネル形成領域は、第２の領域の該表面領域と第４の
領域の該表面領域とで挟まれた第１の領域の表面領域か
ら構成され、（Ｂ−１）第２のトランジスタの一方のソ
ース／ドレイン領域は、第１の領域の該表面領域から構
成され、（Ｂ−２）第２のトランジスタの他方のソース
／ドレイン領域は、第３の領域から構成され、（Ｂ−
３）第２のトランジスタのチャネル形成領域は、第２の
領域の該表面領域から構成され、（Ｃ−１）第３のトラ
ンジスタの一方のソース／ドレイン領域は、第１の領域
の該表面領域から構成され、（Ｃ−２）第３のトランジ
スタの他方のソース／ドレイン領域は、第５の領域から
構成され、（Ｃ−３）第３のトランジスタのチャネル形
成領域は、第４の領域の該表面領域から構成され、（Ｄ
−１）接合型トランジスタのゲート領域は、第５の領
域、及び、該第５の領域と対向する第１の領域の部分か
ら構成され、（Ｄ−２）接合型トランジスタのチャネル
領域は、第５の領域と第１の領域の該部分とで挟まれた
第４の領域の一部から構成され、（Ｄ−３）接合型トラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタのチャネル形成領域を構成
する第４の領域の該表面領域から構成され、（Ｄ−４）
接合型トランジスタの他方のソース／ドレイン領域は、
接合型トランジスタのチャネル領域の他端から延びる第
４の領域の該表面領域から構成され、（Ｅ）ゲート領域
は、メモリセル選択用の第１の配線に接続され、（Ｆ）
第３の領域は、書き込み情報設定線に接続され、（Ｇ）
第４の領域は、第２の配線に接続されていることを特徴
とする。尚、第２の領域を第３の配線に接続し、第２の
配線をビット線とし、第３の配線に所定の電位を加える
構成、あるいは、第３の配線をビット線とし、第２の配
線に所定の電位を加える構成とすることが好ましい。
【００５６】本発明の第１２の態様に係る半導体メモリ
セルにおいては、各領域の構成にも依るが、素子分離用
電極は、第１の領域の縁部の上方に延びている構成とす
ることが好ましい。あるいは又、素子分離用電極は、第
１の領域の縁部の上方を越えて、第２の領域の縁部の上
方及び第４の領域の縁部の上方に延びている構成とする
ことが好ましい。
【００５７】また、本発明の第１２の態様に係る半導体
メモリセルにおいては、第２の領域と第３の領域との間
でダイオードが形成され、第２の領域は、第３の領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。あるいは又、第２の領域の表面領域に設
けられ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第２の領域とによって多数キャリア
・ダイオードが構成され、第２の領域は、該第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。これらの場合、第２の配線をビット線
とする構成、あるいは、書き込み情報設定線をビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【００５８】上記の目的を達成するための本発明の第１
３の態様に係る半導体メモリセルにおいては、第２導電
形の電流制御用の第３のトランジスタが第１のトランジ
スタ及び第２のトランジスタと一体に設けられている点
が、本発明の第１１の態様に係る半導体メモリセルと相
違する。即ち、本発明の第１３の態様に係る半導体メモ
リセルは、半導体層に設けられた活性領域及び素子分離
領域から構成され、素子分離領域によって取り囲まれた
活性領域には、（１）ソース／ドレイン領域、チャネル
形成領域及びゲート領域を有する第１導電形の読み出し
用の第１のトランジスタ、（２）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第２導電
形のスイッチ用の第２のトランジスタ、（３）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第２導電形の電流制御用の第３のトランジスタ、並び
に、（４）チャネル領域及びゲート領域を有する電流制
御用の接合型トランジスタ、が設けられており、（ａ）
半導体層に設けられた、第１導電形を有する半導体性の
第１の領域、（ｂ）第１の領域の表面領域に設けられ
た、第２導電形を有する半導体性の第２の領域、（ｃ）
第１の領域の表面領域に設けられ、整流接合を形成して
接し、且つ、第２の領域とは離間して設けられた第３の
領域、（ｄ）第２の領域の表面領域に設けられた、第１
導電形を有する半導体性の第４の領域、（ｅ）第４の領
域の表面領域に設けられ、整流接合を形成して接する第
５の領域、（ｆ）第１の領域と第４の領域、第２の領域
と第３の領域、及び、第２の領域と第５の領域を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
と第２のトランジスタと第３のトランジスタとで共有さ
れたゲート領域、並びに、（ｇ）半導体性の素子分離領
域の上に絶縁膜を介して設けられた素子分離用電極、を
有する半導体メモリセルであって、（Ａ−１）第１のト
ランジスタの一方のソース／ドレイン領域は、第１の領
域の表面領域から構成され、（Ａ−２）第１のトランジ
スタの他方のソース／ドレイン領域は、第４の領域の表
面領域から構成され、（Ａ−３）第１のトランジスタの
チャネル形成領域は、第１の領域の該表面領域と第４の
領域の該表面領域とで挟まれた第２の領域の表面領域か
ら構成され、（Ｂ−１）第２のトランジスタの一方のソ
ース／ドレイン領域は、第２の領域の該表面領域から構
成され、（Ｂ−２）第２のトランジスタの他方のソース
／ドレイン領域は、第３の領域から構成され、（Ｂ−
３）第２のトランジスタのチャネル形成領域は、第１の
領域の該表面領域から構成され、（Ｃ−１）第３のトラ
ンジスタの一方のソース／ドレイン領域は、第２の領域
の該表面領域から構成され、（Ｃ−２）第３のトランジ
スタの他方のソース／ドレイン領域は、第５の領域から
構成され、（Ｃ−３）第３のトランジスタのチャネル形
成領域は、第４の領域の該表面領域から構成され、（Ｄ
−１）接合型トランジスタのゲート領域は、第５の領
域、及び、該第５の領域と対向する第２の領域の部分か
ら構成され、（Ｄ−２）接合型トランジスタのチャネル
領域は、第５の領域と第２の領域の該部分とで挟まれた
第４の領域の一部から構成され、（Ｄ−３）接合型トラ
ンジスタの一方のソース／ドレイン領域は、接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成し、
そして、第３のトランジスタのチャネル形成領域を構成
する第４の領域の該表面領域から構成され、（Ｄ−４）
接合型トランジスタの他方のソース／ドレイン領域は、
接合型トランジスタのチャネル領域の他端から延びる第
４の領域の部分から構成され、（Ｅ）ゲート領域は、メ
モリセル選択用の第１の配線に接続され、（Ｆ）第３の
領域は、書き込み情報設定線に接続され、（Ｇ）第４の
領域は、第２の配線に接続されていることを特徴とす
る。尚、第１の領域を第３の配線に接続し、第２の配線
をビット線とし、第３の配線に所定の電位を加える構
成、あるいは、第３の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。
【００５９】本発明の第１３の態様に係る半導体メモリ
セルにおいては、素子分離用電極は、第２の領域の縁部
の上方及び第３の領域の縁部の上方に延びている構成と
することが好ましい。
【００６０】また、本発明の第１３の態様に係る半導体
メモリセルにおいては、第１の領域と第３の領域との間
でダイオードが形成され、第１の領域は、第３の領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。あるいは又、第１の領域の表面領域に設
けられ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第１の領域とによって多数キャリア
・ダイオードが構成され、第１の領域は、該第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。ダイオードや多数キャリア・ダイオー
ドが設けられたこれらの場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線をビット線と
兼用させ、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【００６１】上記の目的を達成するための本発明の第１
４の態様に係る半導体メモリセルにおいては、電流制御
用の第２の接合型トランジスタが設けられている点が、
本発明の第１１の態様に係る半導体メモリセルと相違す
る。即ち、本発明の第１４の態様に係る半導体メモリセ
ルは、半導体層に設けられた活性領域及び素子分離領域
から構成され、素子分離領域によって取り囲まれた活性
領域には、（１）ソース／ドレイン領域、チャネル形成
領域及びゲート領域を有する第１導電形の読み出し用の
第１のトランジスタ、（２）ソース／ドレイン領域、チ
ャネル形成領域及びゲート領域を有する第２導電形のス
イッチ用の第２のトランジスタ、（３）チャネル領域及
びゲート領域を有する電流制御用の第１の接合型トラン
ジスタ、並びに、（４）チャネル領域及びゲート領域を
有する電流制御用の第２の接合型トランジスタ、が設け
られており、（ａ）半導体層に設けられた、第１導電形
を有する半導体性の第１の領域、（ｂ）第１の領域の表
面領域に設けられた、第２導電形を有する半導体性の第
２の領域、（ｃ）第１の領域の表面領域に設けられ、整
流接合を形成して接し、且つ、第２の領域とは離間して
設けられた第３の領域、（ｄ）第２の領域の表面領域に
設けられた、第１導電形を有する半導体性の第４の領
域、（ｅ）第４の領域の表面領域に設けられ、整流接合
を形成して接する第５の領域、（ｆ）第１の領域と第４
の領域、及び、第２の領域と第３の領域を橋渡すごとく
バリア層を介して設けられ、第１のトランジスタと第２
のトランジスタとで共有されたゲート領域、並びに、
（ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
けられた素子分離用電極、を有する半導体メモリセルで
あって、（Ａ−１）第１のトランジスタの一方のソース
／ドレイン領域は、第１の領域の表面領域から構成さ
れ、（Ａ−２）第１のトランジスタの他方のソース／ド
レイン領域は、第４の領域の表面領域から構成され、
（Ａ−３）第１のトランジスタのチャネル形成領域は、
第１の領域の該表面領域と第４の領域の該表面領域とで
挟まれた第２の領域の表面領域から構成され、（Ｂ−
１）第２のトランジスタの一方のソース／ドレイン領域
は、第２の領域の該表面領域から構成され、（Ｂ−２）
第２のトランジスタの他方のソース／ドレイン領域は、
第３の領域から構成され、（Ｂ−３）第２のトランジス
タのチャネル形成領域は、第１の領域の該表面領域から
構成され、（Ｃ−１）第１の接合型トランジスタのゲー
ト領域は、第３の領域、及び、該第３の領域と対向する
第２の領域の部分から構成され、（Ｃ−２）第１の接合
型トランジスタのチャネル領域は、第２の領域と第３の
領域の該部分とで挟まれた第１の領域の一部から構成さ
れ、（Ｃ−３）第１の接合型トランジスタの一方のソー
ス／ドレイン領域は、第１の接合型トランジスタのチャ
ネル領域の一端から延び、且つ、第１のトランジスタの
一方のソース／ドレイン領域を構成する第１の領域の該
表面領域から構成され、（Ｃ−４）第１の接合型トラン
ジスタの他方のソース／ドレイン領域は、第１の接合型
トランジスタのチャネル領域の他端から延びる第１の領
域の部分から構成され、（Ｄ−１）第２の接合型トラン
ジスタのゲート領域は、第５の領域、及び、該第５の領
域と対向する第２の領域の部分から構成され、（Ｄ−
２）第２の接合型トランジスタのチャネル領域は、第５
の領域と第２の領域の該部分とで挟まれた第４の領域の
一部から構成され、（Ｄ−３）第２の接合型トランジス
タの一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタのチャネル領域の一端から延び、且つ、第１の
トランジスタの他方のソース／ドレイン領域を構成する
第４の領域の該表面領域から構成され、（Ｄ−４）接合
型トランジスタの他方のソース／ドレイン領域は、第２
の接合型トランジスタのチャネル領域の他端から延びる
第４の領域の部分から構成され、（Ｅ）ゲート領域は、
メモリセル選択用の第１の配線に接続され、（Ｆ）第３
の領域は、書き込み情報設定線に接続され、（Ｇ）第４
の領域は、第２の配線に接続され、（Ｈ）第５の領域
は、第３の配線に接続されていることを特徴とする。
尚、第１の領域を第４の配線に接続し、第２の配線をビ
ット線とし、第４の配線に所定の電位を加える構成、あ
るいは、第４の配線をビット線とし、第２の配線に所定
の電位を加える構成とすることが好ましい。
【００６２】本発明の第１４の態様に係る半導体メモリ
セルにおいては、素子分離用電極は、第２の領域の縁部
の上方及び第３の領域の縁部の上方に延びている構成と
することが好ましい。
【００６３】また、本発明の第１４の態様に係る半導体
メモリセルにおいては、第１の領域と第３の領域との間
でダイオードが形成され、第１の領域は、第３の領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。あるいは又、第１の領域の表面領域に設
けられ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第１の領域とによって多数キャリア
・ダイオードが構成され、第１の領域は、該第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。ダイオードや多数キャリア・ダイオー
ドが設けられたこれらの場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線をビット線と
兼用させ、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【００６４】上記の目的を達成するための本発明の第１
５の態様に係る半導体メモリセルにおいては、第２導電
形の電流制御用の第３のトランジスタが設けられている
点が、本発明の第１４の態様に係る半導体メモリセルと
相違する。即ち、本発明の第１５の態様に係る半導体メ
モリセルは、半導体層に設けられた活性領域及び素子分
離領域から構成され、素子分離領域によって取り囲まれ
た活性領域には、（１）ソース／ドレイン領域、チャネ
ル形成領域及びゲート領域を有する第１導電形の読み出
し用の第１のトランジスタ、（２）ソース／ドレイン領
域、チャネル形成領域及びゲート領域を有する第２導電
形のスイッチ用の第２のトランジスタ、（３）ソース／
ドレイン領域、チャネル形成領域及びゲート領域を有す
る第２導電形の電流制御用の第３のトランジスタ、
（４）チャネル領域及びゲート領域を有する電流制御用
の第１の接合型トランジスタ、並びに、（５）チャネル
領域及びゲート領域を有する電流制御用の第２の接合型
トランジスタ、が設けられており、（ａ）半導体層に設
けられた、第１導電形を有する半導体性の第１の領域、
（ｂ）第１の領域の表面領域に設けられた、第２導電形
を有する半導体性の第２の領域、（ｃ）第１の領域の表
面領域に設けられ、整流接合を形成して接し、且つ、第
２の領域とは離間して設けられた第３の領域、（ｄ）第
２の領域の表面領域に設けられた、第１導電形を有する
半導体性の第４の領域、（ｅ）第４の領域の表面領域に
設けられ、整流接合を形成して接する第５の領域、
（ｆ）第１の領域と第４の領域、第２の領域と第３の領
域、及び、第２の領域と第５の領域を橋渡すごとくバリ
ア層を介して設けられ、第１のトランジスタと第２のト
ランジスタと第３のトランジスタとで共有されたゲート
領域、並びに、（ｇ）半導体性の素子分離領域の上に絶
縁膜を介して設けられた素子分離用電極、を有する半導
体メモリセルであって、（Ａ−１）第１のトランジスタ
の一方のソース／ドレイン領域は、第１の領域の表面領
域から構成され、（Ａ−２）第１のトランジスタの他方
のソース／ドレイン領域は、第４の領域の表面領域から
構成され、（Ａ−３）第１のトランジスタのチャネル形
成領域は、第１の領域の該表面領域と第４の領域の該表
面領域とで挟まれた第２の領域の表面領域から構成さ
れ、（Ｂ−１）第２のトランジスタの一方のソース／ド
レイン領域は、第２の領域の該表面領域から構成され、
（Ｂ−２）第２のトランジスタの他方のソース／ドレイ
ン領域は、第３の領域から構成され、（Ｂ−３）第２の
トランジスタのチャネル形成領域は、第１の領域の該表
面領域から構成され、（Ｃ−１）第３のトランジスタの
一方のソース／ドレイン領域は、第２の領域の該表面領
域から構成され、（Ｃ−２）第３のトランジスタの他方
のソース／ドレイン領域は、第５の領域から構成され、
（Ｃ−３）第３のトランジスタのチャネル形成領域は、
第４の領域の該表面領域から構成され、（Ｄ−１）第１
の接合型トランジスタのゲート領域は、第３の領域、及
び、該第３の領域と対向する第２の領域の部分から構成
され、（Ｄ−２）第１の接合型トランジスタのチャネル
領域は、第２の領域と第３の領域の該部分とで挟まれた
第１の領域の一部から構成され、（Ｄ−３）第１の接合
型トランジスタの一方のソース／ドレイン領域は、第１
の接合型トランジスタのチャネル領域の一端から延び、
且つ、第１のトランジスタの一方のソース／ドレイン領
域を構成する第１の領域の該表面領域から構成され、
（Ｄ−４）第１の接合型トランジスタの他方のソース／
ドレイン領域は、第１の接合型トランジスタのチャネル
領域の他端から延びる第１の領域の部分から構成され、
（Ｅ−１）第２の接合型トランジスタのゲート領域は、
第５の領域、及び、該第５の領域と対向する第２の領域
の部分から構成され、（Ｅ−２）第２の接合型トランジ
スタのチャネル領域は、第５の領域と第２の領域の該部
分とで挟まれた第４の領域の一部から構成され、（Ｅ−
３）第２の接合型トランジスタの一方のソース／ドレイ
ン領域は、第２の接合型トランジスタのチャネル領域の
一端から延び、且つ、第１のトランジスタの他方のソー
ス／ドレイン領域を構成し、そして、第３のトランジス
タのチャネル形成領域を構成する第４の領域の該表面領
域から構成され、（Ｅ−４）第２の接合型トランジスタ
の他方のソース／ドレイン領域は、第２の接合型トラン
ジスタのチャネル領域の他端から延びる第４の領域の部
分から構成され、（Ｆ）ゲート領域は、メモリセル選択
用の第１の配線に接続され、（Ｇ）第３の領域は、書き
込み情報設定線に接続され、（Ｈ）第４の領域は、第２
の配線に接続されていることを特徴とする。尚、第１の
領域を第３の配線に接続し、第２の配線をビット線と
し、第３の配線に所定の電位を加える構成、あるいは、
第３の配線をビット線とし、第２の配線に所定の電位を
加える構成とすることが好ましい。
【００６５】本発明の第１５の態様に係る半導体メモリ
セルにおいては、素子分離用電極は、第２の領域の縁部
の上方及び第３の領域の縁部の上方に延びている構成と
することが好ましい。
【００６６】また、本発明の第１５の態様に係る半導体
メモリセルにおいては、第１の領域と第３の領域との間
でダイオードが形成され、第１の領域は、第３の領域を
介して書き込み情報設定線に接続されている構成とする
ことができる。あるいは又、第１の領域の表面領域に設
けられ、整流接合を形成して接する第６の領域を更に有
し、該第６の領域と第１の領域とによって多数キャリア
・ダイオードが構成され、第１の領域は、該第６の領域
を介して書き込み情報設定線に接続されている構成とす
ることができる。ダイオードや多数キャリア・ダイオー
ドが設けられたこれらの場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線をビット線と
兼用させ、第２の配線に所定の電位を加える構成とする
ことが好ましい。
【００６７】尚、本発明の第６の態様〜第１５の態様に
係る半導体メモリセルにおいては、第３の領域が書き込
み情報設定線に接続された構造には、第３の領域が書き
込み情報設定線の一部分と共通に形成された構造も含ま
れる。また、第４の領域が第２の配線に接続された構造
には、半導体メモリセルの各領域の構成にも依るが、第
４の領域が第２の配線の一部分と共通に形成された構造
も含まれる。
【００６８】本発明の第６、第７、第９、第１０若しく
は第１２の態様に係る半導体メモリセルの変形例におい
ては、第２の領域と第３の領域との間で、ダイオードが
形成されている。また、本発明の第８、第１１、第１３
〜第１５の態様に係る半導体メモリセルの変形例におい
ては、第１の領域と第３の領域との間で、ダイオードが
形成されている。第３の領域が第２の領域若しくは第１
の領域とは逆の導電形を有する半導体性の領域から構成
されている場合、ダイオードはｐｎ接合ダイオードであ
り、かかるｐｎ接合ダイオードは、ｐｎ接合ダイオード
を構成する領域の不純物濃度を適切な値とすることによ
って形成することができる。ところで、ｐｎ接合ダイオ
ードを形成する各領域における電位設定、あるいは、各
領域の不純物濃度関係の設計が不適切であると、このｐ
ｎ接合ダイオードからの注入キャリアが半導体メモリセ
ルをラッチアップさせる可能性がある。
【００６９】このような場合には、第６の領域を第２の
領域若しくは第１の領域の表面領域に形成し、第６の領
域を構成する材料を、第２の領域若しくは第１の領域の
多数キャリアに基づき動作し、しかも、接合部に順方向
バイアスが印加されたときにも多数キャリアを注入しな
いショットキ接合あるいはＩＳＯ型ヘテロ接合を形成す
る材料とすることが好ましい。即ち、整流接合を、ショ
ットキ接合又はＩＳＯ型ヘテロ接合といった多数キャリ
ア接合とすることが好ましい。ここで、ＩＳＯ型ヘテロ
接合とは、同じ導電形を有し、しかも異種の２種類の半
導体性の領域間に形成されるヘテロ接合を意味する。Ｉ
ＳＯ型ヘテロ接合の詳細は、例えば、S.M. Sze 著、"Ph
ysics of Semiconductor Devices"、第２版、第１２２
頁（Johnand Sons 出版）に記載されている。尚、これ
らのショットキ接合あるいはＩＳＯ型ヘテロ接合におい
ては、順方向電圧はｐｎ接合における順方向電圧よりも
低い。多数キャリア・ダイオードのこのような性質によ
り、ラッチアップ現象を回避することができる。ショッ
トキ・バリアは、第６の領域がアルミニウム、モリブデ
ン、チタンといった金属や、ＴｉＳｉ2、ＷＳｉ2といっ
たシリサイドから構成されている場合に、形成される。
ＩＳＯ型ヘテロ接合は、第６の領域が、第２の領域若し
くは第１の領域を構成する材料とは異なり、しかも、第
２の領域若しくは第１の領域と同じ導電形を有する半導
体材料から構成されている場合に、形成される。尚、第
６の領域は、書き込み情報設定線と共通の材料（例え
ば、バリア層、グルーレイヤーとして用いられるチタン
シリサイドやＴｉＮ等の材料）から構成することもでき
る。即ち、第６の領域を第２の領域若しくは第１の領域
の表面領域に設け、この第６の領域を書き込み情報設定
線の一部分と共通とする構造とすることも可能である。
この場合、配線材料とシリコン半導体基板のシリコンと
が反応して形成された化合物から第６の領域が構成され
た状態も、第６の領域が書き込み情報設定線の一部分と
共通である構造に含まれる。
【００７０】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層上、半導体基
板に設けられたウエル構造内、あるいは絶縁体上に形成
することができるが、α粒子又は中性子に起因したソフ
ト・エラー対策の面から、半導体メモリセルは、ウエル
構造内に形成され、あるいは又、絶縁体や絶縁層上に形
成され、あるいは又、所謂ＳＯＩ構造やＴＦＴ構造を有
することが好ましい。
【００７１】本発明の第６、第７、第９、第１０若しく
は第１２の態様に係る半導体メモリセルにおいては、第
１の領域の下に、第１導電形の高濃度不純物含有層が形
成されていることが、第１のトランジスタのチャネル形
成領域に蓄積される電位あるいは電荷の増加を図ること
ができる面から好ましい。また、本発明の第８、第１
１、第１３〜第１５の態様に係る半導体メモリセルにお
いては、第２の領域の下に、第１導電形の高濃度不純物
含有層が形成されていることが、第１のトランジスタの
チャネル形成領域に蓄積される電位あるいは電荷の増加
を図ることができる面から好ましい。
【００７２】本発明の半導体メモリセルにおける接合型
トランジスタ（ＪＦＥＴ）、第１の接合型トランジス
タ、あるいは第２の接合型トランジスタは、 接合型トランジスタの対向するゲート領域の間の距
離（チャネル領域の厚さ）を最適化し、且つ、 接合型トランジスタの対向するそれぞれのゲート領
域における不純物濃度と、接合型トランジスタのチャネ
ル領域における不純物濃度とを最適化することによっ
て、形成することができる。尚、ゲート領域の間の距離
（チャネル領域の厚さ）、並びにゲート領域及びチャネ
ル領域における不純物濃度の最適化を図らない場合、空
乏層が広がらず、接合型トランジスタのオン／オフ動作
を得ることができない。これらの最適化は、コンピュー
タシミュレーションや実験によって行う必要がある。
【００７３】チャネル形成領域あるいはチャネル領域
は、従来の方法に基づき、シリコンあるいはＧａＡｓ等
から形成することができる。第１のトランジスタ、第２
のトランジスタあるいは第３のトランジスタのゲート領
域、若しくは素子分離用電極は、従来の方法により、金
属、不純物が添加又はドープされたシリコン、アモルフ
ァスシリコンあるいはポリシリコン、シリサイド、高濃
度に不純物を添加したＧａＡｓ等から形成することがで
きる。バリア層や絶縁膜は、従来の方法により、ＳｉＯ
2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成する
ことができる。各領域は、要求される特性や構造に応
じ、従来の方法により、不純物が添加されたシリコン、
アモルファスシリコンあるいはポリシリコン、シリサイ
ド、シリサイド層と半導体層の２層構造、高濃度に不純
物が添加されたＧａＡｓ等から形成することができる。
【００７４】本発明の第６の態様に係る半導体メモリセ
ルにおいては第３の領域、第４の領域及び第５の領域
を、また、本発明の第７若しくは第８の態様に係る半導
体メモリセルにおいては第３の領域及び第４の領域を、
また、本発明の第９〜第１５の態様に係る半導体メモリ
セルにおいては第３の領域及び第５の領域を、シリサイ
ドや金属、金属化合物から構成してもよいが、半導体か
ら構成することが好ましい。尚、本発明の半導体メモリ
セルにおいて、第６の領域を設ける場合には、この第６
の領域を、半導体から構成してもよいし、シリサイドや
金属、金属化合物から構成してもよい。
【００７５】本発明の半導体メモリセルにおいては、半
導体性の素子分離領域の上に絶縁膜を介して設けられた
素子分離用電極を適切な電位とすることによって素子分
離を達成することができる。従って、従来の半導体メモ
リセルと異なり、素子分離領域をＬＯＣＯＳ構造やトレ
ンチ構造とする必要が無く、素子分離領域の形成に起因
して半導体基板等に生じたストレスや欠陥のために、接
合リーク電流が大きくなり、半導体メモリセルの情報保
持時間が短くなるという問題の発生を回避することがで
きる。
【００７６】また、本発明の第６〜第１５の態様に係る
半導体メモリセルにおいては、第１のトランジスタ及び
第２のトランジスタの各々のゲート領域は、メモリセル
選択用の第１の配線に接続されている。従って、メモリ
セル選択用の第１の配線は１本でよく、チップ面積を小
さくすることができる。
【００７７】更には、本発明の半導体メモリセルにおい
て、読み出し用の第１のトランジスタとスイッチ用の第
２のトランジスタとを１つに融合すれば、小さいセル面
積とリーク電流の低減を図ることができる。
【００７８】本発明の半導体メモリセルにおいては、メ
モリセル選択用の第１の配線の電位を適切に選択するこ
とにより、第１のトランジスタ及び第２のトランジスタ
のオン・オフ状態を制御することができる。即ち、情報
の書き込み時、メモリセル選択用の第１の配線の電位を
第２のトランジスタが充分オンとなる電位に設定する
と、第２のトランジスタは導通し、書き込み情報設定線
の電位に依存して第２のトランジスタにおけるチャネル
形成領域と一方のソース／ドレイン領域との間に形成さ
れたキャパシタに電荷が充電される。その結果、情報
は、第１のトランジスタのチャネル形成領域に、第２の
トランジスタのチャネル形成領域との電位差あるいは電
荷の形態で蓄積される。情報の読み出し時、第１のトラ
ンジスタのソース／ドレイン領域の電位は読み出し電位
となり、第１のトランジスタにおいては、そのチャネル
形成領域に蓄積された電位あるいは電荷（情報）は、第
１のトランジスタのチャネル形成領域と他方のソース／
ドレイン領域との間の電位差又は電荷に変換され、その
電荷（情報）に依存して、ゲート領域から見た第１のト
ランジスタのスレッショールド値が変化する。従って、
情報の読み出し時、適切に選定された電位をゲート領域
に印加することによって、第１のトランジスタのオン／
オフ動作を制御することができる。この第１のトランジ
スタの動作状態を検出することによって、情報の読み出
しを行うことができる。
【００７９】しかも、本発明の半導体メモリセルにおい
ては、第１導電形の第１のトランジスタ及び第２導電形
の第２のトランジスタに加えて、接合型トランジスタが
備えられている。この接合型トランジスタは、情報の読
み出し時、オン／オフ動作の制御がなされるので、第１
のトランジスタのソース／ドレイン領域間を流れる電流
のマージンを非常に大きくとれる結果、例えば第２の配
線に接続し得る半導体メモリセルの数に制限を受け難
く、しかも、半導体メモリセルの情報保持時間（リテン
ション時間）を長くすることができる。
【００８０】また、ダイオードを設ければ、第１のトラ
ンジスタの一方のソース／ドレイン領域（第１の領域若
しくは第２の領域）に接続すべき配線を設ける必要がな
くなる。ところで、このような本発明の第６〜第１５の
態様に係る半導体メモリセルにおいて、ダイオードを形
成する各領域における電位設定、あるいは、各領域の不
純物濃度関係の設計が不適切であると、情報の書き込み
時、書き込み情報設定線に印加する電圧が、第３の領域
と第２の領域若しくは第１の領域の接合部において大き
な順方向電流が流れない程度の小電圧（ｐｎ接合の場
合、０．４ボルト以下）でないと、ラッチアップの危険
性がある。ラッチアップを除く１つの方法として、先に
説明したように、第２の領域若しくは第１の領域の表面
領域に第６の領域を形成し、第６の領域をシリサイドや
金属、金属化合物で構成して第６の領域と第２の領域若
しくは第１の領域との接合をショットキ接合とし、ある
いは又、第６の領域と第２の領域若しくは第１の領域と
の接合をＩＳＯ型ヘテロ接合とするといった、多数キャ
リアが主として順方向電流を構成する接合とする方法を
挙げることができる。
【００８１】本発明の第１２、第１３若しくは第１５の
態様に係る半導体メモリセルにおいては、接合型トラン
ジスタに加えて電流制御用の第３のトランジスタが設け
られており、情報の読み出し時、オン／オフ動作の制御
がなされるので、第１のトランジスタのソース／ドレイ
ン領域間を流れる電流のマージンを一層確実に非常に大
きくとれる結果、例えば第２の配線に接続し得る半導体
メモリセルの数に制限を一層受け難い。
【００８２】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００８３】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。尚、以下の説明における模式的な一部断面図
は、特に断りの無い限り、ゲート領域が延びる方向と直
角の垂直面で半導体メモリセルを切断したときの図であ
る。
【００８４】（実施の形態１）実施の形態１は、本発明
の第１の態様及び第６の態様に係る半導体メモリセルに
関する。図２の（Ａ）にその原理図を示すように、実施
の形態１の半導体メモリセルは、半導体層に設けられた
活性領域及び素子分離領域から構成され、素子分離領域
によって取り囲まれた活性領域には、（１）ソース／ド
レイン領域、該ソース／ドレイン領域に接触し、且つ、
該ソース／ドレイン領域を離間する半導体性のチャネル
形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と容量
結合したゲート領域Ｇ1を有する第１導電形（例えば、
ｎチャネル形）の読み出し用の第１のトランジスタＴＲ
1、（２）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ2、及び、該チャネ
ル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有する
第２導電形（例えば、ｐチャネル形）のスイッチ用の第
２のトランジスタＴＲ2、並びに、（３）チャネル領域
ＣＨJ1及びゲート領域を有する電流制御用の接合型トラ
ンジスタＪＦ1、が設けられている。
【００８５】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1に相当し；第２の
トランジスタＴＲ2の一方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に相
当し、且つ、接合型トランジスタＪＦ1の一方のゲート
領域に相当し；半導体性の素子分離領域の上には、絶縁
膜を介して素子分離用電極が設けられている。
【００８６】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1及び第２のトランジスタＴＲ2のゲート領域Ｇ
2は、メモリセル選択用の第１の配線（例えば、ワード
線）に接続され；第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は、第２の配線に接続され；接合型
トランジスタＪＦ1の他方のゲート領域は、第３の配線
に接続され；第１のトランジスタＴＲ1の一方のソース
／ドレイン領域は、接合型トランジスタＪＦ1及びｐｎ
接合ダイオードＤを介して書き込み情報設定線ＷＩＳＬ
に接続され；第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は、書き込み情報設定線ＷＩＳＬに接続
されている。尚、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
ができる。
【００８７】あるいは又、図９に模式的な一部断面図を
示すように、実施の形態１の半導体メモリセルは、半導
体層（実施の形態１においてはシリコン半導体基板）に
設けられた活性領域及び素子分離領域ＩＲから構成さ
れ、素子分離領域ＩＲによって取り囲まれた活性領域に
は、（１）ソース／ドレイン領域、チャネル形成領域Ｃ
Ｈ1及びゲート領域Ｇ1を有する第１導電形（例えば、ｎ
チャネル形）の読み出し用の第１のトランジスタＴ
Ｒ1、（２）ソース／ドレイン領域、チャネル形成領域
ＣＨ2及びゲート領域Ｇ2を有する第２導電形（例えば、
ｐチャネル形）のスイッチ用の第２のトランジスタＴＲ
2、並びに、（３）チャネル領域ＣＨJ1及びゲート領域
を有する電流制御用の接合型トランジスタＪＦ1、が設
けられている。
【００８８】そして、（ａ）半導体層に設けられた、第
２導電形（例えばｐ+形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第１導電形（例えばｎ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設
けられ、且つ、整流接合を形成して接する、第２導電形
（例えばｐ++形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）
第１の領域ＳＣ1の表面領域に設けられ、整流接合を形
成して接し、且つ、第２の領域ＳＣ2とは離間して設け
られた、第１導電形（例えばｎ+形）の半導体性の、又
は、シリサイドや金属、金属化合物等の導電性の第４の
領域ＳＣ4、（ｅ）第２の領域ＳＣ2の表面領域に設けら
れ、整流接合を形成して接し、且つ、第３の領域ＳＣ3
とは離間して設けられた、第２導電形（例えばｐ++形）
の半導体性の、又は、シリサイドや金属、金属化合物等
の導電性の第５の領域ＳＣ 5、並びに、（ｆ）半導体性
の素子分離領域ＩＲ（即ち、実施の形態１においては、
シリコン半導体基板それ自体から構成された素子分離領
域ＩＲ）の上に、絶縁膜ＩＦを介して設けられた素子分
離用電極ＧＤA、を有する。
【００８９】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
とで挟まれた第１の領域ＳＣ1の表面領域の一部から構
成されている。
【００９０】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成されている。
【００９１】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第２の領域ＳＣ2の表面領域の該一部から構成さ
れ、（Ｃ−４）他方のソース／ドレイン領域は、接合型
トランジスタＪＦ1のチャネル領域ＣＨJ1の他端から延
びる第２の領域ＳＣ2の部分から構成されている。
【００９２】更には、（Ｄ）第１のトランジスタＴＲ1
のゲート領域Ｇ1及び第２のトランジスタＴＲ 2のゲート
領域Ｇ2は、メモリセル選択用の第１の配線（例えば、
ワード線）に接続され、（Ｅ）第３の領域ＳＣ3は、書
き込み情報設定線ＷＩＳＬに接続され、（Ｆ）第４の領
域ＳＣ4は、第２の配線に接続され、（Ｇ）第５の領域
ＳＣ5は、第３の配線に接続されている。
【００９３】また、第２の領域ＳＣ2及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第２の領
域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第２の領域ＳＣ2は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることができる。
【００９４】実施の形態１の半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。第１導電形をｎ形とした場合、素子
分離用電極ＧＤAに正の電位を加えることによって、第
１導電形（ｎ形）を有する半導体性の素子分離領域ＩＲ
と、第２導電形（ｐ形）を有する第１の領域ＳＣ1との
間に、電流が流れることを抑制することができ、半導体
メモリセル間の素子分離を達成することができる。第３
の領域ＳＣ3、第２の領域ＳＣ2及び第１の領域ＳＣ1を
ゲート領域が延びる方向と平行な垂直面で切断したとき
の半導体メモリセルの模式的な一部断面図を図１０に示
す。尚、素子分離用電極ＧＤAは、独立した配線（図示
せず）に接続してもよいし、例えば第２の配線に接続し
てもよい。以下に説明する素子分離用電極ＧＤAの動作
も同様である。ここで、図１０や、後述する図１８、図
２３に示すように、ゲート領域とチャネル形成領域とが
短絡することを防止するために、チャネル形成領域の縁
部を越えるように絶縁膜ＩＦの端部を延在させておく必
要がある。また、ゲート領域と素子分離用電極との短絡
を防止するために、例えば、少なくとも、ゲート領域と
素子分離用電極とが重なり合う素子分離用電極の部分の
側面をサイドウオール状の絶縁材料（図示せず）で被覆
しておく必要がある。以下に説明する半導体メモリセル
においても同様である。
【００９５】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【００９６】実施の形態１においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【００９７】尚、実施の形態１の半導体メモリセルにお
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ8を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
【００９８】図９に示した半導体メモリセルの変形例を
図１１に示す。この半導体メモリセルは、支持基板上の
絶縁層ＩＬ0の上に形成された半導体層ＳＣ0に、図９に
示した構造を有する半導体メモリセルが形成されてい
る。このような構造を有する半導体メモリセルは、半導
体基板の全面に絶縁体（絶縁層）を形成した後、絶縁体
（絶縁層）と支持基板とを張り合わせ、次に、半導体基
板を裏面から研削、研磨することによって得られた、所
謂張り合わせ基板に基づき製造することができる。ある
いは又、例えばシリコン半導体基板に酸素をイオン注入
した後に熱処理を行って得られるＳＩＭＯＸ法による絶
縁体（絶縁層）を形成し、その上に残されたシリコン層
に半導体メモリセルを作製すればよい。即ち、これらの
半導体メモリセルは、所謂ＳＯＩ構造を有する。あるい
は又、例えばアモルファスシリコン層やポリシリコン層
をＣＶＤ法等によって絶縁体（絶縁層）の上に製膜し、
次いで、レーザビームや電子ビームを用いた帯域溶融結
晶化法、絶縁体（絶縁層）に設けられた開口部を介して
結晶成長を行うラテラル固相結晶成長法等の各種の公知
の単結晶化技術によってシリコン層を形成し、かかるシ
リコン層に半導体メモリセルを作製すればよい。あるい
は又、支持基板上に製膜された絶縁体（絶縁層）上に、
例えばポリシリコン層あるいはアモルファスシリコン層
を形成した後、かかるポリシリコン層あるいはアモルフ
ァスシリコン層に半導体メモリセルを作製することによ
って得ることができ、所謂ＴＦＴ構造を有する。
【００９９】尚、図９に示した半導体メモリセルにおい
て、原理図を図１に示すように、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域に相当する第２の領
域ＳＣ2を第４の配線（図９には図示せず）に接続して
もよい。更には、原理図を図３の（Ａ）に示すように、
接合型トランジスタＪＦ1の他方のゲート領域は、第３
の配線に接続される代わりに、書き込み情報設定線ＷＩ
ＳＬに接続されていてもよい。即ち、第５の領域ＳＣ5
を、第３の配線に接続する代わりに、書き込み情報設定
線ＷＩＳＬに接続してもよい。これらの場合、第２の配
線をビット線とし、第４の配線に所定の電位を加える構
成、あるいは、第４の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。
【０１００】図９に示した半導体メモリセルの変形例
を、更に、図１２〜図１９に示す。
【０１０１】原理図を図２の（Ｂ）に示し、模式的な一
部断面図を図１２に示す半導体メモリセルは、第２の領
域ＳＣ2の表面領域に設けられ、整流接合を形成して接
する第６の領域ＳＣ6を更に有し、この第６の領域ＳＣ6
と第２の領域ＳＣ2とによってショットキ接合形の多数
キャリア・ダイオードＤＳが構成されている。そして、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域は、接合型トランジスタＪＦ1を介して第４の配線に
接続される代わりに、接合型トランジスタＪＦ1及びシ
ョットキ接合形の多数キャリア・ダイオードＤＳを介し
て書き込み情報設定線ＷＩＳＬに接続されている。即
ち、第２の領域ＳＣ2は、第６の領域ＳＣ6を介して書き
込み情報設定線ＷＩＳＬに接続されている。図１２に示
す半導体メモリセルにおいては、第６の領域ＳＣ6は第
３の領域ＳＣ3に隣接して設けられている。
【０１０２】また、原理図を図４の（Ａ）及び（Ｂ）に
示し、模式的な一部断面図を図１３〜図１５に示す半導
体メモリセルにおいては、接合型トランジスタＪＦ1の
他方のゲート領域に相当する第５の領域ＳＣ5は、第３
の配線に接続される代わりに、書き込み情報設定線ＷＩ
ＳＬに接続されており、しかも、第１のトランジスタＴ
Ｒ1の一方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1を介して第４の配線に接続される代わりに、
接合型トランジスタＪＦ1及びダイオードＤ，ＤＳを介
して書き込み情報設定線ＷＩＳＬに接続されている。こ
こで、図１３に示す半導体メモリセルにおいては、第２
の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオ
ードＤが形成され、第２の領域ＳＣ2は、第３の領域Ｓ
Ｃ3を介して書き込み情報設定線ＷＩＳＬに接続されて
いる。加えて、第５の領域ＳＣ5も書き込み情報設定線
ＷＩＳＬに接続されている。あるいは又、図１４及び図
１５に示す半導体メモリセルにおいては、第２の領域Ｓ
Ｃ2の表面領域に設けられ、整流接合を形成して接する
第６の領域ＳＣ6を更に有し、この第６の領域ＳＣ6と第
２の領域ＳＣ2とによってショットキ接合形の多数キャ
リア・ダイオードＤＳが構成され、第２の領域ＳＣ
2は、第６の領域ＳＣ6を介して書き込み情報設定線ＷＩ
ＳＬに接続されている。加えて、第５の領域ＳＣ5も書
き込み情報設定線ＷＩＳＬに接続されている。尚、図１
４に示す半導体メモリセルにおいては、第６の領域ＳＣ
6は第３の領域ＳＣ3に隣接して設けられており、図１５
に示す半導体メモリセルにおいては、第６の領域ＳＣ6
は第５の領域ＳＣ5に隣接して設けられている。ダイオ
ードＤや多数キャリア・ダイオードＤＳが設けられたこ
れらの場合、第２の配線をビット線とする構成、あるい
は、書き込み情報設定線ＷＩＳＬをビット線と兼用さ
せ、第２の配線に所定の電位を加える構成とすることが
できる。
【０１０３】あるいは又、原理図を図６に示し、模式的
な一部断面図を図１６に示す半導体メモリセルにおいて
は、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域は、接合型トランジスタＪＦ1を介して第４の配
線に接続される代わりに、接合型トランジスタＪＦ1及
びダイオードＤ1を介して第３の配線に接続されてい
る。即ち、第２の領域ＳＣ2の表面領域に設けられ、整
流接合を形成して接する第７の領域ＳＣ7を更に有し、
この第７の領域ＳＣ7と第２の領域ＳＣ2とによってダイ
オードＤ1が構成され、第２の領域ＳＣ2は、第７の領域
ＳＣ7を介して第３の配線に接続されている。この場
合、第２の配線をビット線とする構成とすることが好ま
しい。尚、第７の領域ＳＣ7を第５の領域ＳＣ5に隣接し
て設けることが、構造の簡素化の面から好ましい。
【０１０４】また、原理図を図８の（Ａ）に示し、模式
的な一部断面図を図１７の（Ａ）に示す半導体メモリセ
ルにおいては、第５の領域ＳＣ5は、第３の配線に接続
される代わりに、第１の領域ＳＣ1に接続されている。
更には、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐ
ｎ接合ダイオードＤが形成され、第２の領域ＳＣ2は第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。尚、図１７の（Ｂ）に、各領域及びゲ
ート領域の配置を模式的に示す。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に所定の電
位を加える構成とすることが好ましい。尚、原理図を図
７に示すように、第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域に相当する第２の領域ＳＣ2を第４
の配線（図１７の（Ａ）には図示せず）に接続してもよ
く、この場合には、第２の領域ＳＣ2を第４の配線に接
続し、第２の配線をビット線とし、第４の配線に所定の
電位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１０５】第５の領域ＳＣ5と第１の領域ＳＣ1との接
続は、ゲート領域の延びる方向と平行な垂直面で半導体
メモリセルを切断したときの模式的な一部断面図である
図１８に示すように、例えば、第１の領域ＳＣ1の一部
分を半導体基板の表面近傍まで延在させ、第２の領域Ｓ
Ｃ2の外側で、第５の領域ＳＣ5と第１の領域ＳＣ1の延
在した部分とが接するような構造とすることによって、
得ることができる。半導体メモリセルをこのような構造
にすることにより、半導体メモリセルの配線構造の簡素
化を図ることができる。
【０１０６】更には、原理図を図８の（Ｂ）に示し、模
式的な一部断面図を図１９に示す半導体メモリセルにお
いても、第５の領域ＳＣ5は、第３の配線に接続される
代わりに、第１の領域ＳＣ1に接続されている。また、
第２の領域ＳＣ2の表面領域に設けられ、整流接合を形
成して接する第６の領域ＳＣ6を更に有し、この第６の
領域ＳＣ6と第２の領域ＳＣ2とによってショットキ接合
形の多数キャリア・ダイオードＤＳが構成され、第２の
領域ＳＣ2は、第６の領域ＳＣ6を介して書き込み情報設
定線ＷＩＳＬに接続されている。この場合、第２の配線
をビット線とする構成、あるいは、書き込み情報設定線
ＷＩＳＬをビット線と兼用させ、第２の配線に所定の電
位を加える構成とすることが好ましい。
【０１０７】（実施の形態２）実施の形態２は、本発明
の第１の態様及び第７の態様に係る半導体メモリセルに
関する。実施の形態２の半導体メモリセルの原理図を図
４の（Ａ）に示す。実施の形態２の半導体メモリセルに
おいては、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域は、接合型トランジスタＪＦ1を介して第
４の配線に接続される代わりに、接合型トランジスタＪ
Ｆ1及びｐｎ接合ダイオードＤを介して書き込み情報設
定線ＷＩＳＬに接続されている。また、接合型トランジ
スタＪＦ 1の他方のゲート領域は、第３の配線に接続さ
れる代わりに、書き込み情報設定線ＷＩＳＬに接続され
ている。
【０１０８】更には、図２０及び図２２に模式的な一部
断面図を示すように、実施の形態２の半導体メモリセル
は、第５の領域ＳＣ5が省略されている点、及び、第１
のトランジスタＴＲ1と第２のトランジスタＴＲ2とでゲ
ート領域が共有されている点が、実施の形態１の半導体
メモリセルと相違する。即ち、実施の形態２の半導体メ
モリセルは、半導体層（実施の形態２においてもシリコ
ン半導体基板）に設けられた活性領域及び素子分離領域
ＩＲから構成され、素子分離領域ＩＲによって取り囲ま
れた活性領域には、（１）ソース／ドレイン領域、チャ
ネル形成領域ＣＨ1及びゲート領域Ｇを有する第１導電
形（例えば、ｎチャネル形）の読み出し用の第１のトラ
ンジスタＴＲ1、（２）ソース／ドレイン領域、チャネ
ル形成領域ＣＨ2及びゲート領域Ｇを有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）チャネル領域ＣＨJ1及び
ゲート領域を有する電流制御用の接合型トランジスタＪ
Ｆ1、が設けられている。
【０１０９】そして、（ａ）半導体層に設けられた、第
２導電形（例えばｐ+形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第１導電形（例えばｎ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設
けられ、且つ、整流接合を形成して接する、第２導電形
（例えばｐ++形）の半導体性の、又は、シリサイドや金
属、金属化合物等の導電性の第３の領域ＳＣ3、（ｄ）
第１の領域ＳＣ1の表面領域に設けられ、整流接合を形
成して接し、且つ、第２の領域ＳＣ2とは離間して設け
られた、第１導電形（例えばｎ+形）の半導体性の、又
は、シリサイドや金属、金属化合物等の導電性の第４の
領域ＳＣ4、（ｅ）第１の領域ＳＣ1と第３の領域Ｓ
Ｃ3、及び、第２の領域ＳＣ2と第４の領域ＳＣ4を橋渡
すごとくバリア層を介して設けられ、第１のトランジス
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
領域Ｇ、並びに、（ｆ）半導体性の素子分離領域ＩＲ
（即ち、実施の形態２においては、シリコン半導体基板
それ自体から構成された素子分離領域ＩＲ）の上に、絶
縁膜ＩＦを介して設けられた素子分離用電極ＧＤA、を
有する。
【０１１０】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）ソース／ドレイン領域は、第２の領域
ＳＣ2の表面領域から構成され、（Ａ−２）他方のソー
ス／ドレイン領域は、第４の領域ＳＣ4から構成され、
（Ａ−３）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2
の該表面領域と第４の領域ＳＣ4とで挟まれた第１の領
域ＳＣ1の表面領域から構成されている。
【０１１１】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【０１１２】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート領域は、第３の領域ＳＣ3、及
び、該第３の領域ＳＣ3と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
３の領域ＳＣ3と第１の領域ＳＣ1の該部分とで挟まれた
第２の領域ＳＣ2の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第２の領域ＳＣ2の部分から構成され、（Ｃ−４）
他方のソース／ドレイン領域は、接合型トランジスタＪ
Ｆ1のチャネル領域ＣＨJ1の他端から延びる第２の領域
ＳＣ2の該表面領域から構成されている。
【０１１３】更には、（Ｄ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4は、第２の
配線に接続されている。
【０１１４】また、第２の領域ＳＣ2及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第２の領
域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第２の領域ＳＣ2は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。この場合、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に所定の電位を加える構成
とすることが好ましい。
【０１１５】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第１の領域ＳＣ1の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第１の領域ＳＣ1の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０１１６】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０１１７】尚、実施の形態２の半導体メモリセルにお
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ8を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
【０１１８】図２０に示した半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。図２１の（Ａ）に、活性領域、素子
分離領域ＩＲ、ゲート領域Ｇ、素子分離用電極ＧＤA及
び第２の配線の模式的な配置関係を示す。また、図２１
の（Ｂ）に、コンタクト部を含む部分をゲート領域が延
びる方向と平行な垂直面で切断したときの模式的な一部
断面図を示す。第２の配線と第４の領域ＳＣ4とのコン
タクト部、及び、第２の配線と素子分離用電極ＧＤAの
コンタクト部を共有化することによって、配線の面積低
減、半導体メモリセルの製造工程の簡略化を図ることが
できる。尚、図２１の（Ａ）において、コンタクト部を
模式的に楕円で示す。
【０１１９】図２２に示した半導体メモリセルにおいて
は、素子分離用電極ＧＤBは、第１の領域ＳＣ1の縁部の
上方を越えて、第２の領域ＳＣ2の縁部の上方及び第４
の領域ＳＣ4の縁部の上方に延びている。尚、ゲート領
域の延びる方向と平行な垂直面で第３の領域ＳＣ3、第
２の領域ＳＣ2及び第１の領域ＳＣ1を切断したときの模
式的な一部断面図を図２３の（Ａ）に示し、ゲート領域
の延びる方向と平行な垂直面で第４の領域ＳＣ4、第２
の領域ＳＣ2及び第１の領域ＳＣ1を垂直面で切断したと
きの模式的な一部断面図を図２３の（Ｂ）に示す。この
ような構成にすることによって、第１導電形の素子分離
領域ＩＲ、第２導電形の第１の領域ＳＣ 1、及び、第１
導電形の第２の領域ＳＣ2若しくは第４の領域ＳＣ4、並
びに、素子分離用電極ＧＤBと絶縁膜ＩＦとによってＭ
ＩＳ型トランジスタと類似のトランジスタが構成され
る。それ故、第１導電形を例えばｎ形としたとき、かか
るトランジスタの閾値よりも小さい正の電位を素子分離
用電極ＧＤBに加えることによって、かかるトランジス
タを常にオフ状態とすることができる結果、半導体メモ
リセル間の素子分離を達成することができる。尚、素子
分離用電極ＧＤBは、独立した配線（図示せず）に接続
してもよいし、例えば第２の配線に接続してもよい。以
下に説明する素子分離用電極ＧＤBの動作も同様であ
る。
【０１２０】図２４及び図２５には、実施の形態２の半
導体メモリセルの変形例の模式的な一部断面図を示す。
更に、これらの半導体メモリセルの原理図を図４の
（Ｂ）に示す。これらの半導体メモリセルにおいては、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域は、接合型トランジスタＪＦ1を介して第４の配線に
接続される代わりに、接合型トランジスタＪＦ1及びシ
ョットキ接合形の多数キャリア・ダイオードＤＳを介し
て書き込み情報設定線ＷＩＳＬに接続されている。ま
た、接合型トランジスタＪＦ1の他方のゲート領域は、
第３の配線に接続される代わりに、書き込み情報設定線
ＷＩＳＬに接続されている。即ち、第２の領域ＳＣ2の
表面領域に設けられ、整流接合を形成して接する第６の
領域ＳＣ6を更に有し、第６の領域ＳＣ6と第２の領域Ｓ
Ｃ2とによってショットキ接合形の多数キャリア・ダイ
オードＤＳが構成され、第２の領域ＳＣ2は、第６の領
域ＳＣ6を介して書き込み情報設定線ＷＩＳＬに接続さ
れている。
【０１２１】図２４に示した半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。また、図２５に示した半導体メモリ
セルにおいては、素子分離用電極ＧＤBは、第１の領域
ＳＣ1の縁部の上方を越えて、第２の領域ＳＣ2の縁部の
上方及び第４の領域ＳＣ4の縁部の上方に延びている。
【０１２２】尚、図３の（Ａ）に原理図を示すように、
第２の領域ＳＣ2を第４の配線（図示せず）に接続し、
第２の配線をビット線とし、第４の配線に所定の電位を
加える構成、あるいは、第４の配線をビット線とし、第
２の配線に所定の電位を加える構成とすることもでき
る。
【０１２３】（実施の形態３）実施の形態３は、本発明
の第１の態様及び第８の態様に係る半導体メモリセルに
関する。実施の形態３の半導体メモリセルの原理図を図
３の（Ｂ）に示す。実施の形態３の半導体メモリセルに
おいては、接合型トランジスタＪＦ1の他方のゲート領
域は、第３の配線に接続される代わりに、書き込み情報
設定線ＷＩＳＬに接続されている。実施の形態３の半導
体メモリセルにおいては、各領域の配置が、実施の形態
２の半導体メモリセルと相違している。即ち、図２６に
模式的な一部断面図を示す実施の形態３の半導体メモリ
セルは、半導体層（実施の形態３においてもシリコン半
導体基板）に設けられた活性領域及び素子分離領域ＩＲ
から構成され、素子分離領域ＩＲによって取り囲まれた
活性領域には、（１）ソース／ドレイン領域、チャネル
形成領域ＣＨ1及びゲート領域Ｇを有する第１導電形
（例えば、ｎチャネル形）の読み出し用の第１のトラン
ジスタＴＲ1、（２）ソース／ドレイン領域、チャネル
形成領域ＣＨ2及びゲート領域Ｇを有する第２導電形
（例えば、ｐチャネル形）のスイッチ用の第２のトラン
ジスタＴＲ2、並びに、（３）チャネル領域ＣＨJ1及び
ゲート領域を有する電流制御用の接合型トランジスタＪ
Ｆ1、が設けられている。
【０１２４】そして、（ａ）半導体層に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第２導電形（例えばｐ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設
けられ、整流接合を形成して接し、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形（例えばｐ++
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第３の領域ＳＣ 3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられ、且つ、整流接合を形成して
接する、第１導電形（例えばｎ++形）の半導体性の、又
は、シリサイドや金属、金属化合物等の導電性の第４の
領域ＳＣ4、（ｅ）第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡
すごとくバリア層を介して設けられ、第１のトランジス
タＴＲ1と第２のトランジスタＴＲ2とで共有されたゲー
ト領域Ｇ、並びに、（ｆ）半導体性の素子分離領域ＩＲ
（即ち、実施の形態３においては、シリコン半導体基板
それ自体から構成された素子分離領域ＩＲ）の上に、絶
縁膜ＩＦを介して設けられた素子分離用電極ＧＤA、を
有する。
【０１２５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4から構成
され、（Ａ−３）チャネル形成領域ＣＨ1は、第１の領
域ＳＣ1の該表面領域と第４の領域ＳＣ4とで挟まれた第
２の領域ＳＣ2の表面領域から構成されている。
【０１２６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０１２７】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート領域は、第３の領域ＳＣ3、及
び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで挟まれた
第１の領域ＳＣ1の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の一方のソース／ドレイン領域を構成
する第１の領域ＳＣ1の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第１
の領域ＳＣ1の部分から構成されている。
【０１２８】更には、（Ｄ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｅ）第４の領域ＳＣ4は、第２の配線に接続さ
れ、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続されている。
【０１２９】尚、第１の領域ＳＣ1を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１３０】実施の形態３においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【０１３１】実施の形態３の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０１３２】尚、接合型トランジスタＪＦ1は、対向
するゲート領域（第３の領域ＳＣ3及びこの第３の領域
ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
【０１３３】実施の形態３の半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第２の領域ＳＣ2の縁部の
上方及び第３の領域ＳＣ3の縁部の上方に延びている。
第１導電形をｎ形とした場合、素子分離用電極ＧＤAに
正の電位を加えることによって、第１導電形（ｎ形）を
有する半導体性の素子分離領域ＩＲと第２導電形（ｐ
形）を有する第２の領域ＳＣ2との間、素子分離領域Ｉ
Ｒと第２導電形（ｐ形）を有する第３の領域ＳＣ3との
間に、電流が流れることを抑制することができ、半導体
メモリセル間の素子分離を達成することができる。尚、
素子分離用電極ＧＤAは、独立した配線（図示せず）に
接続してもよいし、例えば第２の配線に接続してもよ
い。
【０１３４】図２７〜図３０に、実施の形態３の半導体
メモリセルの変形例の模式的な一部断面図を示す。
【０１３５】図２７に示す半導体メモリセルにおいて
は、接合型トランジスタＪＦ1のチャネル領域ＣＨ
J1に、斜めイオン注入法によって第１導電形の不純物を
イオン注入することで、第１導電形領域ＳＣ10が形成さ
れている。これによって、チャネル領域ＣＨJ1の不純物
濃度を制御することができ、接合型トランジスタＪＦ1
の動作を安定させることができる。
【０１３６】図２８に示す半導体メモリセルにおいて
は、支持基板上の絶縁層ＩＬ0の上に形成された半導体
層ＳＣ0に、図２６に示した構造を有する半導体メモリ
セルが形成されている。このような構造を有する半導体
メモリセルは、半導体基板の全面に絶縁体（絶縁層）を
形成した後、絶縁体（絶縁層）と支持基板とを張り合わ
せ、次に、半導体基板を裏面から研削、研磨することに
よって得られた、所謂張り合わせ基板に基づき製造する
ことができる。あるいは又、例えばシリコン半導体基板
に酸素をイオン注入した後に熱処理を行って得られるＳ
ＩＭＯＸ法による絶縁体（絶縁層）を形成し、その上に
残されたシリコン層に半導体メモリセルを作製すればよ
い。即ち、これらの半導体メモリセルは、所謂ＳＯＩ構
造を有する。あるいは又、例えばアモルファスシリコン
層やポリシリコン層をＣＶＤ法等によって絶縁体（絶縁
層）の上に製膜し、次いで、レーザビームや電子ビーム
を用いた帯域溶融結晶化法、絶縁体（絶縁層）に設けら
れた開口部を介して結晶成長を行うラテラル固相結晶成
長法等の各種の公知の単結晶化技術によってシリコン層
を形成し、かかるシリコン層に半導体メモリセルを作製
すればよい。あるいは又、支持基板上に製膜された絶縁
体（絶縁層）上に、例えばポリシリコン層あるいはアモ
ルファスシリコン層を形成した後、かかるポリシリコン
層あるいはアモルファスシリコン層に半導体メモリセル
を作製することによって得ることができ、所謂ＴＦＴ構
造を有する。
【０１３７】図２９に示す半導体メモリセルにおいて
は、その原理図を図５の（Ａ）に示すように、第１の領
域ＳＣ1及び第３の領域ＳＣ3の不純物濃度を最適化する
ことによって、第１の領域ＳＣ1と第３の領域ＳＣ3との
間でｐｎ接合ダイオードＤが形成されている。そして、
第１の領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み
情報設定線ＷＩＳＬに接続されている。また、図３０に
示す半導体メモリセルにおいては、その原理図を図５の
（Ｂ）に示すように、第１の領域ＳＣ1の表面領域に設
けられ、整流接合を形成して接する第６の領域ＳＣ6を
更に有し、第６の領域ＳＣ6と第１の領域ＳＣ1とによっ
てショットキ接合形の多数キャリア・ダイオードＤＳが
構成され、第１の領域ＳＣ1は、第６の領域ＳＣ6を介し
て書き込み情報設定線ＷＩＳＬに接続されている。第６
の領域ＳＣ6は、第３の領域ＳＣ3の略中央部に形成され
ており、第３の領域ＳＣ3は第６の領域ＳＣ6を取り囲ん
でいる。これらの場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【０１３８】（実施の形態４）実施の形態４は、本発明
の第２の態様及び第９の態様に係る半導体メモリセルに
関する。図３２の（Ａ）にその原理図を示すように、実
施の形態４の半導体メモリセルは、半導体層に設けられ
た活性領域及び素子分離領域から構成され、素子分離領
域によって取り囲まれた活性領域には、半導体層に設け
られた活性領域及び素子分離領域から構成され、素子分
離領域によって取り囲まれた活性領域には、（１）ソー
ス／ドレイン領域、該ソース／ドレイン領域に接触し、
且つ、該ソース／ドレイン領域を離間する半導体性のチ
ャネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1
と容量結合したゲート領域Ｇ1を有する第１導電形（例
えば、ｎチャネル形）の読み出し用の第１のトランジス
タＴＲ1、（２）ソース／ドレイン領域、該ソース／ド
レイン領域に接触し、且つ、該ソース／ドレイン領域を
離間する半導体性のチャネル形成領域ＣＨ2、及び、該
チャネル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を
有する第２導電形（例えば、ｐチャネル形）のスイッチ
用の第２のトランジスタＴＲ2、並びに、（３）チャネ
ル領域ＣＨJ1及びゲート領域を有する電流制御用の接合
型トランジスタＪＦ1、が設けられている。
【０１３９】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し；第１のトランジス
タＴＲ 1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1に相当し；第２の
トランジスタＴＲ2の一方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に相
当し、且つ、接合型トランジスタＪＦ1の一方のゲート
領域に相当し；半導体性の素子分離領域の上には、絶縁
膜を介して素子分離用電極が設けられている。
【０１４０】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1及び第２のトランジスタＴＲ2のゲート領域Ｇ
2は、メモリセル選択用の第１の配線（例えば、ワード
線）に接続され；第１のトランジスタＴＲ1の他方のソ
ース／ドレイン領域は、接合型トランジスタＪＦ1を介
して第２の配線に接続され；接合型トランジスタＪＦ1
の他方のゲート領域は、第３の配線に接続され；第１の
トランジスタＴＲ1の一方のソース／ドレイン領域は、
ｐｎ接合ダイオードＤを介して書き込み情報設定線ＷＩ
ＳＬに接続され；第２のトランジスタＴＲ2の他方のソ
ース／ドレイン領域は、書き込み情報設定線ＷＩＳＬに
接続されている。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【０１４１】あるいは又、図４２に模式的な一部断面図
を示すように、実施の形態４の半導体メモリセルは、電
流制御用の接合型トランジスタＪＦ1の設けられた位置
（電流制御用の接合型トランジスタＪＦ1を構成する領
域）が、実施の形態１の半導体メモリセルと相違する。
即ち、実施の形態４の半導体メモリセルは、半導体層
（実施の形態４においてもシリコン半導体基板）に設け
られた活性領域及び素子分離領域ＩＲから構成され、素
子分離領域ＩＲによって取り囲まれた活性領域には、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇ1を有する第１導電形（例えば、ｎチ
ャネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇ2を有する第２導電形（例えば、ｐチ
ャネル形）のスイッチ用の第２のトランジスタＴＲ2、
並びに、（３）チャネル領域ＣＨJ1及びゲート領域を有
する電流制御用の接合型トランジスタＪＦ1、が設けら
れている。
【０１４２】そして、（ａ）半導体層に設けられた、第
２導電形（例えばｐ+形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第１導電形（例えばｎ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設
けられ、整流接合を形成して接する、第２導電形（例え
ばｐ++形）の半導体性の、又は、シリサイドや金属、金
属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第１の
領域ＳＣ1の表面領域に設けられ、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、並びに、（ｆ）半導体性の素子分離領域
ＩＲ（即ち、実施の形態４においては、シリコン半導体
基板それ自体から構成された素子分離領域ＩＲ）の上
に、絶縁膜ＩＦを介して設けられた素子分離用電極ＧＤ
A、を有する。
【０１４３】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域の一部から構成され、（Ａ−
２）他方のソース／ドレイン領域は、第４の領域ＳＣ4
から構成され、（Ａ−３）チャネル形成領域ＣＨ1は、
第２の領域ＳＣ2の表面領域の該一部と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
の一部から構成されている。
【０１４４】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の表面領域の他の部分から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１の領域ＳＣ1の表面領域の該他の部分と第３の領域
ＳＣ3とで挟まれた第２の領域ＳＣ2の表面領域の他の部
分から構成されている。
【０１４５】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１４６】更には、（Ｄ）第１のトランジスタＴＲ1
のゲート領域Ｇ1及び第２のトランジスタＴＲ 2のゲート
領域Ｇ2は、メモリセル選択用の第１の配線（例えば、
ワード線）に接続され、（Ｅ）第３の領域ＳＣ3は、書
き込み情報設定線ＷＩＳＬに接続され、（Ｆ）第４の領
域ＳＣ4（より具体的には、接合型トランジスタＪＦ1の
他方のソース／ドレイン領域を構成し、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ 1の他端から延びる第４
の領域ＳＣ4の部分）は、第２の配線に接続され、
（Ｇ）第５の領域ＳＣ5は、第３の配線に接続されてい
る。
【０１４７】また、第２の領域ＳＣ2及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第２の領
域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第２の領域ＳＣ2は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることができる。
【０１４８】実施の形態４の半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。
【０１４９】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１５０】実施の形態４においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０１５１】尚、実施の形態４の半導体メモリセルにお
いて、第１の領域ＳＣ1の直下に、第１導電形（例えば
ｎ++形）の高濃度不純物含有層ＳＣ8を形成すれば、読
み出し用の第１のトランジスタＴＲ1のチャネル形成領
域ＣＨ1に蓄積される電位あるいは電荷の増加を図るこ
とができる。
【０１５２】尚、原理図を図３１の（Ａ）に示すよう
に、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域を第４の配線に接続してもよい。即ち、第２の領
域ＳＣ 2を第４の配線（図示せず）に接続してもよい。
この場合には、第２の領域ＳＣ2を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１５３】図４２に示した半導体メモリセルの変形例
を、図４３〜図４７に示す。
【０１５４】図４３に示す半導体メモリセルにおいて
は、その原理図を図３２の（Ｂ）に示すように、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域は、
第４の配線に接続される代わりに、多数キャリア・ダイ
オードＤＳを介して書き込み情報設定線ＷＩＳＬに接続
されている。即ち、第２の領域ＳＣ2の表面領域に設け
られ、整流接合を形成して接する第６の領域ＳＣ6を更
に有し、第６の領域ＳＣ6と第２の領域ＳＣ2とによって
ショットキ接合形の多数キャリア・ダイオードＤＳが構
成され、第２の領域ＳＣ2は、第６の領域ＳＣ6を介して
書き込み情報設定線ＷＩＳＬに接続されている。この場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることができる。
【０１５５】あるいは又、原理図を図３４、図３５の
（Ａ）及び（Ｂ）に示すように、接合型トランジスタＪ
Ｆ1の他方のゲート領域は、第３の配線に接続される代
わりに、書き込み情報設定線ＷＩＳＬに接続されている
構成とすることもできる。即ち、図４４及び図４５に模
式的な一部断面図を示すように、第５の領域ＳＣ5は、
第３の配線に接続される代わりに、書き込み情報設定線
ＷＩＳＬに接続されている。この場合、図４４に示すよ
うに、第２の領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ
接合ダイオードＤが形成され、第２の領域ＳＣ2は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されており、あるいは又、図４５に示すように、第
２の領域ＳＣ2の表面領域に設けられ、整流接合を形成
して接する第６の領域ＳＣ6を更に有し、第６の領域Ｓ
Ｃ6と第２の領域ＳＣ2とによってショットキ接合形の多
数キャリア・ダイオードＤＳが構成され、第２の領域Ｓ
Ｃ2は、第６の領域ＳＣ6を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている構成とすることもできる。尚、
ダイオードＤや多数キャリア・ダイオードＤＳが設けら
れたこれらの場合、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に所定の電位を加える構成とするこ
とが好ましい。
【０１５６】あるいは又、原理図を図３８に示すよう
に、接合型トランジスタＪＦ1の他方のゲート領域は、
第３の配線に接続される代わりに、接合型トランジスタ
ＪＦ1の一方のゲート領域に接続されている構成とする
こともできる。即ち、第５の領域ＳＣ5は、第３の配線
に接続される代わりに、第１の領域ＳＣ1に接続されて
いる構成とすることもできる。そして、この場合、図３
９の（Ａ）及び（Ｂ）に示すように、第１のトランジス
タＴＲ1の一方のソース／ドレイン領域は、第４の配線
に接続される代わりに、ダイオードＤ，ＤＳを介して書
き込み情報設定線ＷＩＳＬに接続されている構成とする
こともできる。尚、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に所定の電位を加える構成とするこ
とが好ましい。即ち、図４６に模式的な一部断面図を示
すように、第２の領域ＳＣ2と第３の領域ＳＣ3との間で
ｐｎ接合ダイオードＤが形成され、第２の領域ＳＣ
2は、第３の領域ＳＣ3を介して書き込み情報設定線ＷＩ
ＳＬに接続されており、あるいは又、図４７に模式的な
一部断面図を示すように、第２の領域ＳＣ2の表面領域
に設けられ、整流接合を形成して接する第６の領域ＳＣ
6を更に有し、第６の領域ＳＣ6と第２の領域ＳＣ2とに
よってショットキ接合形の多数キャリア・ダイオードＤ
Ｓが構成され、第２の領域ＳＣ2は、第６の領域ＳＣ6を
介して書き込み情報設定線ＷＩＳＬに接続されている構
成とすることもできる。
【０１５７】第５の領域ＳＣ5と第１の領域ＳＣ1との接
続は、図１８に模式的な一部断面図を示したと同様に、
例えば、第１の領域ＳＣ1の一部分を半導体基板の表面
近傍まで延在させ、第４の領域ＳＣ4の外側で、第５の
領域ＳＣ5と第１の領域ＳＣ1の延在した部分とが接する
ような構造とすることによって、得ることができる。半
導体メモリセルをこのような構造にすることにより、半
導体メモリセルの配線構造の簡素化を図ることができ
る。
【０１５８】（実施の形態５）実施の形態５は、本発明
の第２の態様及び第１０の態様に係る半導体メモリセル
に関する。実施の形態５の半導体メモリセルにおいて
は、第１のトランジスタＴＲ1と第２のトランジスタＴ
Ｒ2とでゲート領域が共有されている点が、実施の形態
４の半導体メモリセルと相違する。実施の形態５の半導
体メモリセルの原理図を図３２の（Ａ）に示す。実施の
形態５の半導体メモリセルにおいては、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域は、ｐｎ接合
ダイオードＤを介して書き込み情報設定線ＷＩＳＬに接
続されている。即ち、実施の形態５の半導体メモリセル
は、模式的な一部断面図を図４８及び図４９に示すよう
に、半導体層（実施の形態５においてもシリコン半導体
基板）に設けられた活性領域及び素子分離領域ＩＲから
構成され、素子分離領域ＩＲによって取り囲まれた活性
領域には、（１）ソース／ドレイン領域、チャネル形成
領域ＣＨ1及びゲート領域Ｇを有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、チャネル形成領
域ＣＨ2及びゲート領域Ｇを有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、並びに、（３）チャネル領域ＣＨJ1及びゲート
領域を有する電流制御用の接合型トランジスタＪＦ1、
が設けられている。
【０１５９】そして、（ａ）半導体層に設けられた、第
２導電形（例えばｐ+形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第１導電形（例えばｎ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設
けられ、整流接合を形成して接する、第２導電形（例え
ばｐ++形）の半導体性の、又は、シリサイドや金属、金
属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第１の
領域ＳＣ1の表面領域に設けられ、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第３の領域ＳＣ
3、及び、第２の領域ＳＣ2と第４の領域ＳＣ4を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
領域Ｇ、並びに、（ｇ）半導体性の素子分離領域ＩＲ
（即ち、実施の形態５においては、シリコン半導体基板
それ自体から構成された素子分離領域ＩＲ）の上に、絶
縁膜ＩＦを介して設けられた素子分離用電極ＧＤA、を
有する。
【０１６０】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【０１６１】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第１の領域ＳＣ1の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第２の領域ＳＣ2の該表面領域から構成さ
れている。
【０１６２】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１６３】更には、（Ｄ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4（より具体
的には、接合型トランジスタＪＦ1の他方のソース／ド
レイン領域を構成し、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ 1の他端から延びる第４の領域ＳＣ4の部
分）は、第２の配線に接続され、（Ｇ）第５の領域ＳＣ
5は、第３の配線に接続されている。
【０１６４】また、第２の領域ＳＣ2及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第２の領
域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第２の領域ＳＣ2は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。尚、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることができる。
【０１６５】図４８に示す半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。また、図４９に示した半導体メモリ
セルにおいては、素子分離用電極ＧＤBは、第１の領域
ＳＣ1の縁部の上方を越えて、第２の領域ＳＣ2の縁部の
上方及び第４の領域ＳＣ4の縁部の上方に延びている。
【０１６６】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１６７】実施の形態５においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０１６８】実施の形態５の半導体メモリセルにおい
て、第１の領域ＳＣ1の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０１６９】尚、原理図を図３１の（Ａ）に示すよう
に、第１のトランジスタＪＦ1の一方のソース／ドレイ
ン領域を第４の配線に接続してもよい。即ち、第２の領
域ＳＣ 2を第４の配線（図示せず）に接続してもよい。
この場合には、第２の領域ＳＣ2を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１７０】図４８及び図４９に示した半導体メモリセ
ルの変形例を、図５０〜図５９に示す。
【０１７１】原理図を図３２の（Ｂ）に示し、図５０及
び図５１に模式的な一部断面図を示す半導体メモリセル
においては、第２の領域ＳＣ2の表面領域に設けられ、
整流接合を形成して接する第６の領域ＳＣ6を更に有
し、第６の領域ＳＣ6と第２の領域ＳＣ2とによってショ
ットキ接合形の多数キャリア・ダイオードＤＳが構成さ
れ、第２の領域ＳＣ2は、第６の領域ＳＣ6を介して書き
込み情報設定線ＷＩＳＬに接続されている。この場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。尚、
図５０に示す半導体メモリセルにおいては、素子分離用
電極ＧＤAは、第１の領域ＳＣ1の縁部の上方に延びてい
る。また、図５１に示した半導体メモリセルにおいて
は、素子分離用電極ＧＤBは、第１の領域ＳＣ1の縁部の
上方を越えて、第２の領域ＳＣ2の縁部の上方及び第４
の領域ＳＣ4の縁部の上方に延びている。
【０１７２】また、原理図を図３５の（Ａ）及び（Ｂ）
に示し、模式的な一部断面図を図５２〜図５５に示すよ
うに、第５の領域ＳＣ5は、第３の配線に接続される代
わりに、書き込み情報設定線ＷＩＳＬに接続されている
構成とすることもできる。この場合にも、図５２及び図
５３に模式的な一部断面図を示すように、第２の領域Ｓ
Ｃ2と第３の領域ＳＣ3との間でｐｎ接合ダイオードＤが
形成され、第２の領域ＳＣ2は、第３の領域ＳＣ3を介し
て書き込み情報設定線ＷＩＳＬに接続されている構成と
することができる。あるいは又、図５４及び図５５に模
式的な一部断面図を示すように、第２の領域ＳＣ2の表
面領域に設けられ、整流接合を形成して接する第６の領
域ＳＣ6を更に有し、第６の領域ＳＣ6と第２の領域ＳＣ
2とによってショットキ接合形の多数キャリア・ダイオ
ードＤＳが構成され、第２の領域ＳＣ2は、第６の領域
ＳＣ6を介して書き込み情報設定線ＷＩＳＬに接続され
ている構成とすることができる。ダイオードＤやや多数
キャリア・ダイオードＤＳが設けられたこれらの場合、
第２の配線をビット線とする構成、あるいは、書き込み
情報設定線ＷＩＳＬをビット線と兼用させ、第２の配線
に所定の電位を加える構成とすることが好ましい。尚、
図５２及び図５４に示す半導体メモリセルにおいては、
素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の上方
に延びている。また、図５３及び図５５に示す半導体メ
モリセルにおいては、素子分離用電極ＧＤBは、第１の
領域ＳＣ1の縁部の上方を越えて、第２の領域ＳＣ2の縁
部の上方及び第４の領域ＳＣ4の縁部の上方に延びてい
る。尚、原理図を図３４に示すように、第１のトランジ
スタＴＲ1の一方のソース／ドレイン領域を第４の配線
に接続してもよい。即ち、第２の領域ＳＣ2を第４の配
線（図示せず）に接続してもよい。この場合には、第２
の領域ＳＣ2を第４の配線に接続し、第２の配線をビッ
ト線とし、第４の配線に所定の電位を加える構成、ある
いは、第４の配線をビット線とし、第２の配線に所定の
電位を加える構成とすることが好ましい。
【０１７３】あるいは又、原理図を図３９の（Ａ）及び
（Ｂ）に示すように、第５の領域ＳＣ5は、第３の配線
に接続される代わりに、第１の領域ＳＣ1に接続されて
いる構成とすることもできる。この場合にも、図５６及
び図５７に模式的な一部断面図を示すように、第２の領
域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成され、第２の領域ＳＣ2は、第３の領域ＳＣ3を
介して書き込み情報設定線ＷＩＳＬに接続されている構
成とすることができる。あるいは又、図５８及び図５９
に模式的な一部断面図を示すように、第２の領域ＳＣ2
の表面領域に設けられ、整流接合を形成して接する第６
の領域ＳＣ6を更に有し、第６の領域ＳＣ6と第２の領域
ＳＣ2とによってショットキ接合形の多数キャリア・ダ
イオードＤＳが構成され、第２の領域ＳＣ2は、第６の
領域ＳＣ6を介して書き込み情報設定線ＷＩＳＬに接続
されている構成とすることができる。ダイオードＤや多
数キャリア・ダイオードＤＳが設けられたこれらの場
合、第２の配線をビット線とする構成、あるいは、書き
込み情報設定線ＷＩＳＬをビット線と兼用させ、第２の
配線に所定の電位を加える構成とすることが好ましい。
尚、図５６及び図５８に示す半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。また、図５７及び図５９に示す半導
体メモリセルにおいては、素子分離用電極ＧＤBは、第
１の領域ＳＣ1の縁部の上方を越えて、第２の領域ＳＣ2
の縁部の上方及び第４の領域ＳＣ4の縁部の上方に延び
ている。尚、原理図を図３８に示すように、第１のトラ
ンジスタＴＲ1の一方のソース／ドレイン領域を第４の
配線に接続してもよい。即ち、第２の領域ＳＣ2を第４
の配線（図示せず）に接続してもよい。この場合には、
第２の領域ＳＣ2を第４の配線に接続し、第２の配線を
ビット線とし、第４の配線に所定の電位を加える構成、
あるいは、第４の配線をビット線とし、第２の配線に所
定の電位を加える構成とすることが好ましい。
【０１７４】（実施の形態６）実施の形態６は、本発明
の第２の態様及び第１１の態様に係る半導体メモリセル
に関する。実施の形態６の半導体メモリセルにおいて
は、各領域の配置が、実施の形態５の半導体メモリセル
と相違している。実施の形態６の半導体メモリセルの原
理図を図３３の（Ａ）に示す。実施の形態６の半導体メ
モリセルにおいては、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、ｐｎ接合ダイオードＤを介
して書き込み情報設定線ＷＩＳＬに接続されている。即
ち、実施の形態６の半導体メモリセルは、模式的な一部
断面図を図６０及び図６１に示すように、半導体層（実
施の形態６においてもシリコン半導体基板）に設けられ
た活性領域及び素子分離領域ＩＲから構成され、素子分
離領域ＩＲによって取り囲まれた活性領域には、（１）
ソース／ドレイン領域、チャネル形成領域ＣＨ1及びゲ
ート領域Ｇを有する第１導電形（例えば、ｎチャネル
形）の読み出し用の第１のトランジスタＴＲ1、（２）
ソース／ドレイン領域、チャネル形成領域ＣＨ2及びゲ
ート領域を有する第２導電形（例えば、ｐチャネル形）
のスイッチ用の第２のトランジスタＴＲ 2、並びに、
（３）チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の接合型トランジスタＪＦ1、が設けられてい
る。
【０１７５】そして、（ａ）半導体層に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第２導電形（例えばｐ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設
けられ、整流接合を形成して接し、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形（例えばｐ++
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第３の領域ＳＣ 3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ
4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
領域Ｇ、並びに、（ｇ）半導体性の素子分離領域ＩＲ
（即ち、実施の形態６においては、シリコン半導体基板
それ自体から構成された素子分離領域ＩＲ）の上に、絶
縁膜ＩＦを介して設けられた素子分離用電極ＧＤA、を
有する。
【０１７６】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０１７７】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
トランジスタＴＲ1のチャネル形成領域ＣＨ1を構成する
第２の領域ＳＣ2の該表面領域から構成され、（Ｂ−
２）他方のソース／ドレイン領域は、第３の領域ＳＣ3
から構成され、（Ｂ−３）チャネル形成領域ＣＨ2は、
第１のトランジスタＴＲ1の一方のソース／ドレイン領
域を構成する第１の領域ＳＣ1の該表面領域から構成さ
れている。
【０１７８】更には、接合型トランジスタＪＦ1に関し
ては、（Ｃ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｃ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｃ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
する第４の領域ＳＣ4の該表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、接合型トランジ
スタＪＦ1のチャネル領域ＣＨJ1の他端から延びる第４
の領域ＳＣ4の部分から構成されている。
【０１７９】更には、（Ｄ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｅ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｆ）第４の領域ＳＣ4（より具体
的には、接合型トランジスタＪＦ1の他方のソース／ド
レイン領域を構成し、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ 1の他端から延びる第４の領域ＳＣ4の部
分）は、第２の配線に接続され、（Ｇ）第５の領域ＳＣ
5は、第３の配線に接続されている。
【０１８０】また、図６０に示すように、第１の領域Ｓ
Ｃ1及び第３の領域ＳＣ3の不純物濃度を最適化すること
によって、第１の領域ＳＣ1と第３の領域ＳＣ3との間で
ｐｎ接合ダイオードＤが形成されている。そして、第１
の領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み情報
設定線ＷＩＳＬに接続されている。あるいは又、原理図
を図３３の（Ｂ）に示し、模式的な一部断面図を図６１
に示すように、第１の領域ＳＣ1の表面領域に設けら
れ、整流接合を形成して接する第６の領域ＳＣ6を更に
有し、第６の領域ＳＣ6と第１の領域ＳＣ1とによってシ
ョットキ接合形の多数キャリア・ダイオードＤＳが構成
され、第１の領域ＳＣ1は、第６の領域ＳＣ6を介して書
き込み情報設定線ＷＩＳＬに接続されている。第６の領
域ＳＣ6は、第３の領域ＳＣ3の略中央部に形成されてお
り、第３の領域ＳＣ3は第６の領域ＳＣ6を取り囲んでい
る。これらの場合、第２の配線をビット線とする構成、
あるいは、書き込み情報設定線ＷＩＳＬをビット線と兼
用させ、第２の配線に所定の電位を加える構成とするこ
とが好ましい。
【０１８１】実施の形態６の半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第２の領域ＳＣ2の縁部の
上方及び第３の領域ＳＣ3の縁部の上方に延びている。
【０１８２】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０１８３】実施の形態６においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【０１８４】実施の形態６の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０１８５】尚、原理図を図３１の（Ｂ）に示すよう
に、第１のトランジスタＴＲ1の一方のソース／ドレイ
ン領域を第４の配線に接続してもよい。即ち、第１の領
域ＳＣ 1を第４の配線（図示せず）に接続してもよい。
この場合には、第２の領域ＳＣ2を第４の配線に接続
し、第２の配線をビット線とし、第４の配線に所定の電
位を加える構成、あるいは、第４の配線をビット線と
し、第２の配線に所定の電位を加える構成とすることが
好ましい。
【０１８６】図６０及び図６１に示した半導体メモリセ
ルの変形例を、図６２〜図６５に示す。
【０１８７】原理図を３７の（Ａ）及び（Ｂ）に示し、
模式的な一部断面図を図６２及び図６３に示すように、
第５の領域ＳＣ5は、第３の配線に接続される代わり
に、書き込み情報設定線ＷＩＳＬに接続されている。こ
こで、図６２に示すように、第１の領域ＳＣ1と第３の
領域ＳＣ3との間でｐｎ接合ダイオードＤが形成され、
第１の領域ＳＣ1は、第３の領域ＳＣ3を介して書き込み
情報設定線ＷＩＳＬに接続されている構成とすることが
できる。あるいは又、図６３に模式的な一部断面図を示
すように、第１の領域ＳＣ1の表面領域に設けられ、整
流接合を形成して接する第６の領域ＳＣ6を更に有し、
第６の領域ＳＣ6と第１の領域ＳＣ1とによってショット
キ接合形の多数キャリア・ダイオードＤＳが構成され、
第１の領域ＳＣ1は、第６の領域ＳＣ6を介して書き込み
情報設定線ＷＩＳＬに接続されている構成とすることも
できる。尚、原理図を図３６に示すように、第１のトラ
ンジスタＴＲ1の一方のソース／ドレイン領域を第４の
配線に接続してもよい。即ち、第１の領域ＳＣ1を第４
の配線（図示せず）に接続してもよい。
【０１８８】あるいは又、原理図を図４１の（Ａ）及び
（Ｂ）に示し、模式的な一部断面図を図６４及び図６５
に示すように、第５の領域ＳＣ5は、第３の配線に接続
される代わりに、第２の領域ＳＣ2に接続されている構
成とすることもできる。ここで、図６４に示すように、
第１の領域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダ
イオードＤが形成され、第１の領域ＳＣ1は、第３の領
域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに接続さ
れている構成とすることができる。あるいは又、図６５
に示すように、第１の領域ＳＣ1の表面領域に設けら
れ、整流接合を形成して接する第６の領域ＳＣ6を更に
有し、第６の領域ＳＣ6と第１の領域ＳＣ1とによってシ
ョットキ接合形の多数キャリア・ダイオードＤＳが構成
され、第１の領域ＳＣ1は、第６の領域ＳＣ6を介して書
き込み情報設定線ＷＩＳＬに接続されている構成とする
こともできる。ダイオードＤや多数キャリア・ダイオー
ドＤＳが設けられたこれらの場合、第２の配線をビット
線とする構成、あるいは、書き込み情報設定線ＷＩＳＬ
をビット線と兼用させ、第２の配線に所定の電位を加え
る構成とすることが好ましい。尚、原理図を図４０に示
すように、第１のトランジスタＴＲ1の一方のソース／
ドレイン領域を第４の配線に接続してもよい。即ち、第
１の領域ＳＣ1を第４の配線（図示せず）に接続しても
よい。
【０１８９】第５の領域ＳＣ5と第２の領域ＳＣ2との接
続は、図１８に模式的な一部断面図を示したと同様に、
例えば、第２の領域ＳＣ2の一部分を半導体基板の表面
近傍まで延在させ、第４の領域ＳＣ4の外側で、第５の
領域ＳＣ5と第２の領域ＳＣ2の延在した部分とが接する
ような構造とすることによって、得ることができる。半
導体メモリセルをこのような構造にすることにより、半
導体メモリセルの配線構造の簡素化を図ることができ
る。
【０１９０】（実施の形態７）実施の形態７は、本発明
の第３の態様及び第１２の態様に係る半導体メモリセル
に関する。実施の形態７の半導体メモリセルにおいて
は、第２導電形の電流制御用の第３のトランジスタＴＲ
3が第１のトランジスタＴＲ1及び第２のトランジスタＴ
Ｒ2と一体に設けられている点が、実施の形態５の半導
体メモリセルと相違する。即ち、実施の形態７の半導体
メモリセルは、図６７の（Ａ）にその原理図を示すよう
に、半導体層に設けられた活性領域及び素子分離領域か
ら構成され、素子分離領域によって取り囲まれた活性領
域には、半導体層に設けられた活性領域及び素子分離領
域から構成され、素子分離領域によって取り囲まれた活
性領域には、（１）ソース／ドレイン領域、該ソース／
ドレイン領域に接触し、且つ、該ソース／ドレイン領域
を離間する半導体性のチャネル形成領域ＣＨ1、及び、
該チャネル形成領域ＣＨ1と容量結合したゲート領域Ｇ1
を有する第１導電形（例えば、ｎチャネル形）の読み出
し用の第１のトランジスタＴＲ1、（２）ソース／ドレ
イン領域、該ソース／ドレイン領域に接触し、且つ、該
ソース／ドレイン領域を離間する半導体性のチャネル形
成領域ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量結
合したゲート領域Ｇ2を有する第２導電形（例えば、ｐ
チャネル形）のスイッチ用の第２のトランジスタＴ
Ｒ2、（３）ソース／ドレイン領域、該ソース／ドレイ
ン領域に接触し、且つ、該ソース／ドレイン領域を離間
する半導体性のチャネル形成領域ＣＨ3、及び、該チャ
ネル形成領域ＣＨ3と容量結合したゲート領域Ｇ3を有す
る第２導電形（例えば、ｐチャネル形）の電流制御用の
第３のトランジスタＴＲ3、並びに、（４）チャネル領
域ＣＨJ1及びゲート領域を有する電流制御用の接合型ト
ランジスタＪＦ1、が設けられている。
【０１９１】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し；第１のトランジス
タＴＲ 1の他方のソース／ドレイン領域は、接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1に相当し；第２の
トランジスタＴＲ2の一方のソース／ドレイン領域は、
第１のトランジスタＴＲ1のチャネル形成領域ＣＨ1に相
当し、且つ、接合型トランジスタＪＦ1の一方のゲート
領域に相当し、且つ、第３のトランジスタＴＲ3の一方
のソース／ドレイン領域に相当し；第３のトランジスタ
ＴＲ3の他方のソース／ドレイン領域は、接合型トラン
ジスタＪＦ1の他方のゲート領域に相当し；半導体性の
素子分離領域の上には、絶縁膜を介して素子分離用電極
が設けられている。
【０１９２】更には、第１のトランジスタＴＲ1のゲー
ト領域Ｇ1、第２のトランジスタＴＲ 2のゲート領域Ｇ2
及び第３のトランジスタＴＲ3のゲート領域Ｇ3は、メモ
リセル選択用の第１の配線（例えば、ワード線）に接続
され；第１のトランジスタＴＲ 1の他方のソース／ドレ
イン領域は、接合型トランジスタＪＦ1を介して第２の
配線に接続され；第１のトランジスタＴＲ1の一方のソ
ース／ドレイン領域は、ｐｎ接合ダイオードＤを介して
書き込み情報設定線ＷＩＳＬに接続され；第２のトラン
ジスタＴＲ2の他方のソース／ドレイン領域は、書き込
み情報設定線ＷＩＳＬに接続されている。尚、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に所定の
電位を加える構成とすることが好ましい。
【０１９３】また、図６８及び図６９に模式的な一部断
面図を示すように、実施の形態７の半導体メモリセル
は、半導体層（実施の形態７においてもシリコン半導体
基板）に設けられた活性領域及び素子分離領域ＩＲから
構成され、素子分離領域ＩＲによって取り囲まれた活性
領域には、（１）ソース／ドレイン領域、チャネル形成
領域ＣＨ1及びゲート領域Ｇを有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、チャネル形成領
域ＣＨ2及びゲート領域Ｇを有する第２導電形（例え
ば、ｐチャネル形）のスイッチ用の第２のトランジスタ
ＴＲ2、（３）ソース／ドレイン領域、チャネル形成領
域ＣＨ3及びゲート領域Ｇを有する第２導電形（例え
ば、ｐチャネル形）の電流制御用の第３のトランジスタ
ＴＲ3、並びに、（４）チャネル領域ＣＨJ1及びゲート
領域を有する電流制御用の接合型トランジスタＪＦ1、
が設けられいる。
【０１９４】そして、（ａ）半導体層に設けられた、第
２導電形（例えばｐ+形）を有する半導体性の第１の領
域ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第１導電形（例えばｎ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第２の領域ＳＣ2の表面領域に設
けられ、整流接合を形成して接する、第２導電形（例え
ばｐ++形）の半導体性の、又は、シリサイドや金属、金
属化合物等の導電性の第３の領域ＳＣ3、（ｄ）第１の
領域ＳＣ1の表面領域に設けられ、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第３の領域ＳＣ
3、第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第１の
領域ＳＣ1と第５の領域ＳＣ5を橋渡すごとくバリア層を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2と第３のトランジスタＴＲ3とで共有さ
れたゲート領域Ｇ、並びに、（ｇ）半導体性の素子分離
領域ＩＲ（即ち、実施の形態７においては、シリコン半
導体基板それ自体から構成された素子分離領域ＩＲ）の
上に、絶縁膜ＩＦを介して設けられた素子分離用電極Ｇ
ＤA、を有する。
【０１９５】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第２の領域ＳＣ2の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第１の領域ＳＣ1の表面領域
から構成されている。
【０１９６】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第１の
領域ＳＣ1の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第２の領
域ＳＣ2の該表面領域から構成されている。
【０１９７】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【０１９８】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｄ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
し、そして、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第４の領域ＳＣ4の該表面領域から構成され
ている。
【０１９９】そして、（Ｅ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4（より具体
的には、接合型トランジスタＪＦ1の他方のソース／ド
レイン領域を構成し、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ 1の他端から延びる第４の領域ＳＣ4の部
分）は、第２の配線に接続されている。
【０２００】更には、第２の領域ＳＣ2及び第３の領域
ＳＣ3の不純物濃度を最適化することによって、第２の
領域ＳＣ2と第３の領域ＳＣ3との間でｐｎ接合ダイオー
ドＤが形成されている。そして、第２の領域ＳＣ2は、
第３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬ
に接続されている。
【０２０１】図６８に示す半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第１の領域ＳＣ1の縁部の
上方に延びている。一方、図６９に示す波面において
は、素子分離用電極ＧＤBは、第１の領域ＳＣ1の縁部の
上方を越えて、第２の領域ＳＣ 2の縁部の上方及び第４
の領域ＳＣ4の縁部の上方に延びている。
【０２０２】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第１の領域ＳＣ1の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第１の領域ＳＣ1の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０２０３】実施の形態７においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｎ形半
導体基板に設けられた第２導電形（例えばｐ形）のウエ
ル構造内に形成されている。
【０２０４】実施の形態７の半導体メモリセルにおい
て、第１の領域ＳＣ1の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０２０５】尚、原理図を図６６に示すように、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域を第
３の配線に接続してもよい。即ち、第２の領域ＳＣ2を
第３の配線（図示せず）に接続してもよい。この場合に
は、第２の領域ＳＣ2を第３の配線に接続し、第２の配
線をビット線とし、第３の配線に所定の電位を加える構
成、あるいは、第３の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。
【０２０６】図６８及び図６９に示した半導体メモリセ
ルの変形例の模式的な一部断面図を図７０及び図７１に
示し、原理図を図６７の（Ｂ）に示す。これらの図に示
した半導体メモリセルにおいては、第２の領域ＳＣ2の
表面領域に設けられ、整流接合を形成して接する第６の
領域ＳＣ6を更に有し、第６の領域ＳＣ6と第２の領域Ｓ
Ｃ2とによってショットキ接合形の多数キャリア・ダイ
オードＤＳが構成され、第２の領域ＳＣ2は、第６の領
域ＳＣ6を介して書き込み情報設定線ＷＩＳＬに接続さ
れている。この場合、第２の配線をビット線とする構
成、あるいは、書き込み情報設定線ＷＩＳＬをビット線
と兼用させ、第２の配線に所定の電位を加える構成とす
ることが好ましい。尚、図７０に示す半導体メモリセル
においては、素子分離用電極ＧＤAは、第１の領域ＳＣ1
の縁部の上方に延びている。一方、図７１に示す波面に
おいては、素子分離用電極ＧＤBは、第１の領域ＳＣ1の
縁部の上方を越えて、第２の領域ＳＣ2の縁部の上方及
び第４の領域ＳＣ4の縁部の上方に延びている。
【０２０７】（実施の形態８）実施の形態８は、本発明
の第３の態様及び第１３の態様に係る半導体メモリセル
に関する。実施の形態８の半導体メモリセルにおいて
は、第２導電形の電流制御用の第３のトランジスタＴＲ
3が第１のトランジスタＴＲ1及び第２のトランジスタＴ
Ｒ2と一体に設けられている点が、実施の形態６の半導
体メモリセルと相違する。実施の形態８の半導体メモリ
セルの原理図を図７３の（Ａ）に示す。実施の形態８の
半導体メモリセルにおいては、第１のトランジスタＴＲ
1の一方のソース／ドレイン領域は、ｐｎ接合ダイオー
ドＤを介して書き込み情報設定線ＷＩＳＬに接続されて
いる。即ち、実施の形態８の半導体メモリセルは、模式
的な一部断面図を図７４に示すように、半導体層（実施
の形態８においてもシリコン半導体基板）に設けられた
活性領域及び素子分離領域ＩＲから構成され、素子分離
領域ＩＲによって取り囲まれた活性領域には、（１）ソ
ース／ドレイン領域、チャネル形成領域ＣＨ1及びゲー
ト領域Ｇを有する第１導電形（例えば、ｎチャネル形）
の読み出し用の第１のトランジスタＴＲ1、（２）ソー
ス／ドレイン領域、チャネル形成領域ＣＨ2及びゲート
領域Ｇを有する第２導電形（例えば、ｐチャネル形）の
スイッチ用の第２のトランジスタＴＲ2、（３）ソース
／ドレイン領域、チャネル形成領域ＣＨ3及びゲート領
域Ｇを有する第２導電形（例えば、ｐチャネル形）の電
流制御用の第３のトランジスタＴＲ3、並びに、（４）
チャネル領域ＣＨJ1及びゲート領域を有する電流制御用
の接合型トランジスタＪＦ1、が設けられている。
【０２０８】そして、（ａ）半導体層に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第２導電形（例えばｐ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設
けられ、整流接合を形成して接し、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形（例えばｐ++
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第３の領域ＳＣ 3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ
4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第２の
領域ＳＣ2と第５の領域ＳＣ5を橋渡すごとくバリア層を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2と第３のトランジスタＴＲ3とで共有さ
れたゲート領域Ｇ、並びに、（ｇ）半導体性の素子分離
領域ＩＲ（即ち、実施の形態８においては、シリコン半
導体基板それ自体から構成された素子分離領域ＩＲ）の
上に、絶縁膜ＩＦを介して設けられた素子分離用電極Ｇ
ＤA、を有する。
【０２０９】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０２１０】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０２１１】更には、第３のトランジスタＴＲ3に関し
ては、（Ｃ−１）一方のソース／ドレイン領域は、第２
の領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他
方のソース／ドレイン領域は、第５の領域ＳＣ5から構
成され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の
領域ＳＣ4の該表面領域から構成されている。
【０２１２】また、接合型トランジスタＪＦ1に関して
は、（Ｄ−１）ゲート領域は、第５の領域ＳＣ5、及
び、該第５の領域ＳＣ5と対向する第２の領域ＳＣ2の部
分から構成され、（Ｄ−２）チャネル領域ＣＨJ1は、第
５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで挟まれた
第４の領域ＳＣ4の一部から構成され、（Ｄ−３）一方
のソース／ドレイン領域は、接合型トランジスタＪＦ1
のチャネル領域ＣＨJ1の一端から延び、且つ、第１のト
ランジスタＴＲ1の他方のソース／ドレイン領域を構成
し、そして、第３のトランジスタＴＲ3のチャネル形成
領域ＣＨ3を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
接合型トランジスタＪＦ1のチャネル領域ＣＨJ1の他端
から延びる第４の領域ＳＣ4の部分から構成されてい
る。
【０２１３】更には、（Ｅ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4（より具体
的には、接合型トランジスタＪＦ1の他方のソース／ド
レイン領域を構成し、接合型トランジスタＪＦ1のチャ
ネル領域ＣＨJ 1の他端から延びる第４の領域ＳＣ4の部
分）は、第２の配線に接続されている。
【０２１４】また、第１の領域ＳＣ1及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第１の領
域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第１の領域ＳＣ1は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。この場合、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に所定の電位を加える構成
とすることが好ましい。
【０２１５】実施の形態８の半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第２の領域ＳＣ2の縁部の
上方及び第３の領域ＳＣ3の縁部の上方に延びている。
【０２１６】接合型トランジスタＪＦ1は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ1の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ1における不純物濃度
とを最適化することによって、形成されている。
【０２１７】実施の形態８においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【０２１８】実施の形態８の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０２１９】尚、原理図を図７２に示すように、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域を第
３の配線に接続してもよい。即ち、第１の領域ＳＣ1を
第３の配線（図示せず）に接続してもよい。この場合に
は、第２の領域ＳＣ2を第３の配線に接続し、第２の配
線をビット線とし、第３の配線に所定の電位を加える構
成、あるいは、第３の配線をビット線とし、第２の配線
に所定の電位を加える構成とすることが好ましい。
【０２２０】図７４に示した半導体メモリセルの変形例
の模式的な一部断面図を図７５に示し、原理図を図７３
の（Ｂ）に示す。この半導体メモリセルにおいては、第
１の領域ＳＣ1の表面領域に設けられ、整流接合を形成
して接する第６の領域ＳＣ6を更に有し、第６の領域Ｓ
Ｃ6と第１の領域ＳＣ1とによってショットキ接合形の多
数キャリア・ダイオードＤＳが構成され、第１の領域Ｓ
Ｃ1は、第６の領域ＳＣ6を介して書き込み情報設定線Ｗ
ＩＳＬに接続されている。第６の領域ＳＣ6は、第３の
領域ＳＣ3の略中央部に形成されており、第３の領域Ｓ
Ｃ3は第６の領域ＳＣ6を取り囲んでいる。この場合、第
２の配線をビット線とする構成、あるいは、書き込み情
報設定線ＷＩＳＬをビット線と兼用させ、第２の配線に
所定の電位を加える構成とすることが好ましい。
【０２２１】（実施の形態９）実施の形態９は、本発明
の第４の態様及び第１４の態様に係る半導体メモリセル
に関する。図７７の（Ａ）にその原理図を示すように、
実施の形態９の半導体メモリセルは、半導体層に設けら
れた活性領域及び素子分離領域から構成され、素子分離
領域によって取り囲まれた活性領域には、（１）ソース
／ドレイン領域、該ソース／ドレイン領域に接触し、且
つ、該ソース／ドレイン領域を離間する半導体性のチャ
ネル形成領域ＣＨ1、及び、該チャネル形成領域ＣＨ1と
容量結合したゲート領域Ｇ1を有する第１導電形（例え
ば、ｎチャネル形）の読み出し用の第１のトランジスタ
ＴＲ1、（２）ソース／ドレイン領域、該ソース／ドレ
イン領域に接触し、且つ、該ソース／ドレイン領域を離
間する半導体性のチャネル形成領域ＣＨ2、及び、該チ
ャネル形成領域ＣＨ2と容量結合したゲート領域Ｇ2を有
する第２導電形（例えば、ｐチャネル形）のスイッチ用
の第２のトランジスタＴＲ2、（３）チャネル領域ＣＨ
J1及びゲート領域を有する電流制御用の第１の接合型ト
ランジスタＪＦ1、並びに、（４）チャネル領域ＣＨJ2
及びゲート領域を有する電流制御用の第２の接合型トラ
ンジスタＪＦ2、が設けられている。
【０２２２】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1のチャネル領域ＣＨJ1に相当し；
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域は、第２の接合型トランジスタＪＦ2のチャネル領域
ＣＨJ2に相当し；第２のトランジスタＴＲ2の一方のソ
ース／ドレイン領域は、第１のトランジスタＴＲ1のチ
ャネル形成領域ＣＨ1に相当し、且つ、第１の接合型ト
ランジスタＪＦ1の一方のゲート領域に相当し、且つ、
第２の接合型トランジスタＪＦ2の一方のゲート領域に
相当し；半導体性の素子分離領域の上には、絶縁膜を介
して素子分離用電極が設けられている。
【０２２３】第１のトランジスタＴＲ1のゲート領域Ｇ1
及び第２のトランジスタＴＲ2のゲート領域Ｇ2は、メモ
リセル選択用の第１の配線（例えば、ワード線）に接続
され；第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域は、第２の接合型トランジスタＪＦ2を介して
第２の配線に接続され；第２の接合型トランジスタＪＦ
2の他方のゲート領域は、第２の接合型トランジスタＪ
Ｆ2の一方のゲート領域に接続され；第３の配線に接続
され；第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第１の接合型トランジスタＪＦ1及びｐｎ
接合ダイオードＤを介して書き込み情報設定線ＷＩＳＬ
に接続され；第１の接合型トランジスタＪＦ1の他方の
ゲート領域は、書き込み情報設定線ＷＩＳＬに接続さ
れ；第２のトランジスタＴＲ2の他方のソース／ドレイ
ン領域は、書き込み情報設定線ＷＩＳＬに接続されてい
る。
【０２２４】また、実施の形態９の半導体メモリセル
は、模式的な一部断面図を図７８に示すように、電流制
御用の第２の接合型トランジスタＪＦ2が設けられてい
る点が、実施の形態６の半導体メモリセルと相違する。
即ち、実施の形態９の半導体メモリセルは、半導体層
（実施の形態９においてもシリコン半導体基板）に設け
られた活性領域及び素子分離領域ＩＲから構成され、素
子分離領域ＩＲによって取り囲まれた活性領域には、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の第１の接合型トランジスタＪＦ1、並びに、
（４）チャネル領域ＣＨJ2及びゲート領域を有する電流
制御用の第２の接合型トランジスタＪＦ2、が設けられ
ている。
【０２２５】そして、（ａ）半導体層に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第２導電形（例えばｐ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設
けられ、整流接合を形成して接し、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形（例えばｐ++
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第３の領域ＳＣ 3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ
4、及び、第２の領域ＳＣ2と第３の領域ＳＣ3を橋渡す
ごとくバリア層を介して設けられ、第１のトランジスタ
ＴＲ1と第２のトランジスタＴＲ2とで共有されたゲート
領域Ｇ、並びに、（ｇ）半導体性の素子分離領域ＩＲ
（即ち、実施の形態９においては、シリコン半導体基板
それ自体から構成された素子分離領域ＩＲ）の上に、絶
縁膜ＩＦを介して設けられた素子分離用電極ＧＤA、を
有する。
【０２２６】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０２２７】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０２２８】更には、第１の接合型トランジスタＪＦ1
に関しては、（Ｃ−１）ゲート領域は、第３の領域ＳＣ
3、及び、該第３の領域ＳＣ3と対向する第２の領域ＳＣ
2の部分から構成され、（Ｃ−２）チャネル領域ＣＨJ1
は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで挟
まれた第１の領域ＳＣ1の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｃ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０２２９】また、第２の接合型トランジスタＪＦ2に
関しては、（Ｄ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成する第４の領域ＳＣ4の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第２の接合型トランジスタＪＦ2のチャネル領域ＣＨJ2
の他端から延びる第４の領域ＳＣ4の部分から構成され
ている。
【０２３０】更には、（Ｅ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｆ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｇ）第４の領域ＳＣ4（より具体
的には、第２の接合型トランジスタＪＦ2の他方のソー
ス／ドレイン領域を構成し、第２の接合型トランジスタ
ＪＦ2のチャネル領域ＣＨJ2の他端から延びる第４の領
域ＳＣ4の部分）は、第２の配線に接続されている。
【０２３１】また、第１の領域ＳＣ1及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第１の領
域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第１の領域ＳＣ1は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。この場合、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に所定の電位を加える構成
とすることが好ましい。
【０２３２】実施の形態９の半導体メモリセルにおいて
は、素子分離用電極ＧＤAは、第２の領域ＳＣ2の縁部の
上方及び第３の領域ＳＣ3の縁部の上方に延びている。
【０２３３】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０２３４】実施の形態９においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、例えばｐ形半
導体基板に設けられた第１導電形（例えばｎ形）のウエ
ル構造内に形成されている。
【０２３５】実施の形態９の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０２３６】尚、原理図を図７６の（Ａ）に示すよう
に、第２の接合型トランジスタＪＦ2の他方のゲート領
域は第３の配線に接続され、第１のトランジスタＴＲ1
の一方のソース／ドレイン領域は、第１の接合型トラン
ジスタＪＦ1を介して第４の配線に接続された構成とす
ることもできる。即ち、第５の領域ＳＣ5を第３の配線
（図示せず）に接続し、第１の領域ＳＣ1を第４の配線
（図示せず）に接続してもよい。この場合には、第１の
領域ＳＣ1を第４の配線に接続し、第２の配線をビット
線とし、第４の配線に所定の電位を加える構成、あるい
は、第４の配線をビット線とし、第２の配線に所定の電
位を加える構成とすることが好ましい。
【０２３７】また、原理図を図７６の（Ｂ）に示すよう
に、第２の接合型トランジスタＪＦ 2の他方のゲート領
域は第２の接合トランジスタＪＦ2の一方のゲート領域
に接続され、第１のトランジスタＴＲ1の一方のソース
／ドレイン領域は、第１の接合型トランジスタＪＦ1を
介して第４の配線に接続された構成とすることもでき
る。即ち、第５の領域ＳＣ5を第２の領域ＳＣ2に接続
し、第１の領域ＳＣ1を第４の配線（図示せず）に接続
してもよい。この場合には、第１の領域ＳＣ1を第４の
配線に接続し、第２の配線をビット線とし、第４の配線
に所定の電位を加える構成、あるいは、第４の配線をビ
ット線とし、第２の配線に所定の電位を加える構成とす
ることが好ましい。
【０２３８】図７８に示した半導体メモリセルの変形例
を、図７９に示す。原理図を図７７の（Ｂ）に示すこの
半導体メモリセルにおいては、第１の領域ＳＣ1の表面
領域に設けられ、整流接合を形成して接する第６の領域
ＳＣ6を更に有し、第６の領域ＳＣ6と第１の領域ＳＣ1
とによってショットキ接合形の多数キャリア・ダイオー
ドＤＳが構成され、第１の領域ＳＣ1は、第６の領域Ｓ
Ｃ6を介して書き込み情報設定線ＷＩＳＬに接続されて
いる。第６の領域ＳＣ6は、第３の領域ＳＣ3の略中央部
に形成されており、第３の領域ＳＣ3は第６の領域ＳＣ6
を取り囲んでいる。この場合、第２の配線をビット線と
する構成、あるいは、書き込み情報設定線ＷＩＳＬをビ
ット線と兼用させ、第２の配線に所定の電位を加える構
成とすることが好ましい。
【０２３９】（実施の形態１０）実施の形態１０は、本
発明の第５の態様及び第１５の態様に係る半導体メモリ
セルに関する。図８１にその原理図を示すように、実施
の形態１０の半導体メモリセルは、実施の形態９の半導
体メモリセルに第３のトランジスタＴＲ3が付加されて
いる。即ち、実施の形態１０の半導体メモリセルは、半
導体層に設けられた活性領域及び素子分離領域から構成
され、素子分離領域によって取り囲まれた活性領域に
は、（１）ソース／ドレイン領域、該ソース／ドレイン
領域に接触し、且つ、該ソース／ドレイン領域を離間す
る半導体性のチャネル形成領域ＣＨ1、及び、該チャネ
ル形成領域ＣＨ1と容量結合したゲート領域Ｇ1を有する
第１導電形（例えば、ｎチャネル形）の読み出し用の第
１のトランジスタＴＲ1、（２）ソース／ドレイン領
域、該ソース／ドレイン領域に接触し、且つ、該ソース
／ドレイン領域を離間する半導体性のチャネル形成領域
ＣＨ2、及び、該チャネル形成領域ＣＨ2と容量結合した
ゲート領域Ｇ2を有する第２導電形（例えば、ｐチャネ
ル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、該ソース／ドレイン領域
に接触し、且つ、該ソース／ドレイン領域を離間する半
導体性のチャネル形成領域ＣＨ3、及び、該チャネル形
成領域ＣＨ3と容量結合したゲート領域Ｇ3を有する第２
導電形（例えば、ｐチャネル形）の電流制御用の第３の
トランジスタＴＲ3、（４）チャネル領域ＣＨJ1及びゲ
ート領域を有する電流制御用の第１の接合型トランジス
タＪＦ1、並びに、（５）チャネル領域ＣＨJ2及びゲー
ト領域を有する電流制御用の第２の接合型トランジスタ
ＪＦ2、が設けられている。
【０２４０】そして、第１のトランジスタＴＲ1の一方
のソース／ドレイン領域は、第２のトランジスタＴＲ2
のチャネル形成領域ＣＨ2に相当し、且つ、第１の接合
型トランジスタＪＦ1のチャネル領域ＣＨJ1に相当し；
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域は、第２の接合型トランジスタＪＦ2のチャネル領域
ＣＨJ2に相当し；第２のトランジスタＴＲ2の一方のソ
ース／ドレイン領域は、第１のトランジスタＴＲ1のチ
ャネル形成領域ＣＨ1に相当し、且つ、第１の接合型ト
ランジスタＪＦ1の一方のゲート領域に相当し、且つ、
第２の接合型トランジスタＪＦ2の一方のゲート領域に
相当し、且つ、第３のトランジスタＴＲ3の一方のソー
ス／ドレイン領域に相当し；第３のトランジスタＴＲ3
の他方のソース／ドレイン領域は、第２の接合型トラン
ジスタＪＦ2の他方のゲート領域に相当し；半導体性の
素子分離領域の上には、絶縁膜を介して素子分離用電極
が設けられている。
【０２４１】第１のトランジスタＴＲ1のゲート領域
Ｇ1、第２のトランジスタＴＲ2のゲート領域Ｇ2及び第
３のトランジスタＴＲ3のゲート領域Ｇ3は、メモリセル
選択用の第１の配線（例えば、ワード線）に接続され；
第１のトランジスタＴＲ1の他方のソース／ドレイン領
域は、第２の接合型トランジスタＪＦ2を介して第２の
配線に接続され；第１の接合型トランジスタＪＦ1の他
方のゲート領域は、書き込み情報設定線ＷＩＳＬに接続
され；第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域は、第１の接合型トランジスタＪＦ1及びｐｎ
接合ダイオードＤを介して書き込み情報設定線ＷＩＳＬ
に接続され；第２のトランジスタＴＲ2の他方のソース
／ドレイン領域は、書き込み情報設定線ＷＩＳＬに接続
されている。尚、第２の配線をビット線とする構成、あ
るいは、書き込み情報設定線ＷＩＳＬをビット線と兼用
させ、第２の配線に所定の電位を加える構成とすること
が好ましい。
【０２４２】また、模式的な一部断面図を図８３に示す
ように、実施の形態１０の半導体メモリセルは、半導体
層（実施の形態９においてもシリコン半導体基板）に設
けられた活性領域及び素子分離領域ＩＲから構成され、
素子分離領域ＩＲによって取り囲まれた活性領域には、
（１）ソース／ドレイン領域、チャネル形成領域ＣＨ1
及びゲート領域Ｇを有する第１導電形（例えば、ｎチャ
ネル形）の読み出し用の第１のトランジスタＴＲ1、
（２）ソース／ドレイン領域、チャネル形成領域ＣＨ2
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）のスイッチ用の第２のトランジスタＴＲ2、
（３）ソース／ドレイン領域、チャネル形成領域ＣＨ3
及びゲート領域Ｇを有する第２導電形（例えば、ｐチャ
ネル形）の電流制御用の第３のトランジスタＴＲ3、
（４）チャネル領域ＣＨJ1及びゲート領域を有する電流
制御用の第１の接合型トランジスタＪＦ1、並びに、
（５）チャネル領域ＣＨJ2及びゲート領域を有する電流
制御用の第２の接合型トランジスタＪＦ2、が設けられ
ている。
【０２４３】そして、（ａ）半導体層に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、（ｂ）第１の領域ＳＣ1の表面領域に設けられ
た、第２導電形（例えばｐ+形）を有する半導体性の第
２の領域ＳＣ2、（ｃ）第１の領域ＳＣ1の表面領域に設
けられ、整流接合を形成して接し、且つ、第２の領域Ｓ
Ｃ2とは離間して設けられた、第２導電形（例えばｐ++
形）の半導体性の、又は、シリサイドや金属、金属化合
物等の導電性の第３の領域ＳＣ 3、（ｄ）第２の領域Ｓ
Ｃ2の表面領域に設けられた、第１導電形（例えばｎ
+形）を有する半導体性の第４の領域ＳＣ4、（ｅ）第４
の領域ＳＣ4の表面領域に設けられ、整流接合を形成し
て接する、第２導電形（例えばｐ++形）の半導体性の、
又は、シリサイドや金属、金属化合物等の導電性の第５
の領域ＳＣ5、（ｆ）第１の領域ＳＣ1と第４の領域ＳＣ
4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第２の
領域ＳＣ2と第５の領域ＳＣ5を橋渡すごとくバリア層を
介して設けられ、第１のトランジスタＴＲ1と第２のト
ランジスタＴＲ2と第３のトランジスタＴＲ3とで共有さ
れたゲート領域Ｇ、並びに、（ｇ）半導体性の素子分離
領域ＩＲ（即ち、実施の形態１０においては、シリコン
半導体基板それ自体から構成された素子分離領域ＩＲ）
の上に、絶縁膜ＩＦを介して設けられた素子分離用電極
ＧＤA、を有する。
【０２４４】そして、第１のトランジスタＴＲ1に関し
ては、（Ａ−１）一方のソース／ドレイン領域は、第１
の領域ＳＣ1の表面領域から構成され、（Ａ−２）他方
のソース／ドレイン領域は、第４の領域ＳＣ4の表面領
域から構成され、（Ａ−３）チャネル形成領域ＣＨ
1は、第１の領域ＳＣ1の該表面領域と第４の領域ＳＣ4
の該表面領域とで挟まれた第２の領域ＳＣ2の表面領域
から構成されている。
【０２４５】また、第２のトランジスタＴＲ2に関して
は、（Ｂ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｂ−２）他方
のソース／ドレイン領域は、第３の領域ＳＣ3から構成
され、（Ｂ−３）チャネル形成領域ＣＨ2は、第１の領
域ＳＣ1の該表面領域から構成されている。
【０２４６】更に、第３のトランジスタＴＲ3に関して
は、（Ｃ−１）一方のソース／ドレイン領域は、第２の
領域ＳＣ2の該表面領域から構成され、（Ｃ−２）他方
のソース／ドレイン領域は、第５の領域ＳＣ5から構成
され、（Ｃ−３）チャネル形成領域ＣＨ3は、第４の領
域ＳＣ4の該表面領域から構成されている。
【０２４７】また、第１の接合型トランジスタＪＦ1に
関しては、（Ｄ−１）ゲート領域は、第３の領域Ｓ
Ｃ3、及び、該第３の領域ＳＣ3と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｄ−２）チャネル領域ＣＨ
J1は、第２の領域ＳＣ2と第３の領域ＳＣ3の該部分とで
挟まれた第１の領域ＳＣ1の一部から構成され、（Ｄ−
３）一方のソース／ドレイン領域は、第１の接合型トラ
ンジスタＪＦ1のチャネル領域ＣＨJ1の一端から延び、
且つ、第１のトランジスタＴＲ1の一方のソース／ドレ
イン領域を構成する第１の領域ＳＣ1の該表面領域から
構成され、（Ｄ−４）他方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1のチャネル領域ＣＨJ1
の他端から延びる第１の領域ＳＣ1の部分から構成され
ている。
【０２４８】更に、第２の接合型トランジスタＪＦ2に
関しては、（Ｅ−１）ゲート領域は、第５の領域Ｓ
Ｃ5、及び、該第５の領域ＳＣ5と対向する第２の領域Ｓ
Ｃ2の部分から構成され、（Ｅ−２）チャネル領域ＣＨ
J2は、第５の領域ＳＣ5と第２の領域ＳＣ2の該部分とで
挟まれた第４の領域ＳＣ4の一部から構成され、（Ｅ−
３）一方のソース／ドレイン領域は、第２の接合型トラ
ンジスタＪＦ2のチャネル領域ＣＨJ2の一端から延び、
且つ、第１のトランジスタＴＲ1の他方のソース／ドレ
イン領域を構成し、そして、第３のトランジスタＴＲ3
のチャネル形成領域ＣＨ3を構成する第４の領域ＳＣ4の
該表面領域から構成され、（Ｅ−４）他方のソース／ド
レイン領域は、第２の接合型トランジスタＪＦ2のチャ
ネル領域ＣＨJ2の他端から延びる第４の領域ＳＣ4の部
分から構成されている。
【０２４９】更には、（Ｆ）ゲート領域Ｇは、メモリセ
ル選択用の第１の配線（例えば、ワード線）に接続さ
れ、（Ｇ）第３の領域ＳＣ3は、書き込み情報設定線Ｗ
ＩＳＬに接続され、（Ｈ）第４の領域ＳＣ4（より具体
的には、第２の接合型トランジスタＪＦ2の他方のソー
ス／ドレイン領域を構成し、第２の接合型トランジスタ
ＪＦ2のチャネル領域ＣＨJ2の他端から延びる第４の領
域ＳＣ4の部分）は、第２の配線に接続されている。
【０２５０】また、第１の領域ＳＣ1及び第３の領域Ｓ
Ｃ3の不純物濃度を最適化することによって、第１の領
域ＳＣ1と第３の領域ＳＣ3との間でｐｎ接合ダイオード
Ｄが形成されている。そして、第１の領域ＳＣ1は、第
３の領域ＳＣ3を介して書き込み情報設定線ＷＩＳＬに
接続されている。この場合、第２の配線をビット線とす
る構成、あるいは、書き込み情報設定線ＷＩＳＬをビッ
ト線と兼用させ、第２の配線に所定の電位を加える構成
とすることが好ましい。
【０２５１】実施の形態１０の半導体メモリセルにおい
ては、素子分離用電極ＧＤAは、第２の領域ＳＣ2の縁部
の上方及び第３の領域ＳＣ3の縁部の上方に延びてい
る。
【０２５２】第１の接合型トランジスタＪＦ1は、対
向するゲート領域（第３の領域ＳＣ3及びこの第３の領
域ＳＣ3に対向する第２の領域ＳＣ2の部分）の間の距離
（チャネル領域ＣＨJ1の厚さ）を最適化し、且つ、対
向するそれぞれのゲート領域（第３の領域ＳＣ3及びこ
の第３の領域ＳＣ3に対向する第２の領域ＳＣ2の部分）
における不純物濃度とチャネル領域ＣＨJ1における不純
物濃度とを最適化することによって、形成されている。
また、第２の接合型トランジスタＪＦ2は、対向する
ゲート領域（第５の領域ＳＣ5及びこの第５の領域ＳＣ5
に対向する第２の領域ＳＣ2の部分）の間の距離（チャ
ネル領域ＣＨJ2の厚さ）を最適化し、且つ、対向する
それぞれのゲート領域（第５の領域ＳＣ5及びこの第５
の領域ＳＣ5に対向する第２の領域ＳＣ2の部分）におけ
る不純物濃度とチャネル領域ＣＨJ2における不純物濃度
とを最適化することによって、形成されている。
【０２５３】実施の形態１０においては、半導体メモリ
セル（具体的には、第１の領域ＳＣ 1）は、例えばｐ形
半導体基板に設けられた第１導電形（例えばｎ形）のウ
エル構造内に形成されている。
【０２５４】実施の形態１０の半導体メモリセルにおい
て、第２の領域ＳＣ2の直下に、第１導電形（例えばｎ
++形）の高濃度不純物含有層ＳＣ8を形成すれば、読み
出し用の第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1に蓄積される電位あるいは電荷の増加を図ること
ができる。
【０２５５】尚、原理図を図８０に示すように、第１の
トランジスタＴＲ1の一方のソース／ドレイン領域は、
第１の接合型トランジスタＪＦ1を介して第３の配線に
接続された構成とすることもできる。即ち、第１の領域
ＳＣ1を第３の配線（図示せず）に接続してもよい。こ
の場合には、第２の領域ＳＣ2を第３の配線に接続し、
第２の配線をビット線とし、第３の配線に所定の電位を
加える構成、あるいは、第３の配線をビット線とし、第
２の配線に所定の電位を加える構成とすることが好まし
い。
【０２５６】図８３に示した半導体メモリセルの変形例
の模式的な一部断面図を図８４に示し、原理図を図８２
に示す。この半導体メモリセルにおいては、第１の領域
ＳＣ 1の表面領域に設けられ、整流接合を形成して接す
る第６の領域ＳＣ6を更に有し、第６の領域ＳＣ6と第１
の領域ＳＣ1とによってショットキ接合形の多数キャリ
ア・ダイオードＤＳが構成され、第１の領域ＳＣ1は、
第６の領域ＳＣ6を介して書き込み情報設定線ＷＩＳＬ
に接続されている。第６の領域ＳＣ6は、第３の領域Ｓ
Ｃ3の略中央部に形成されており、第３の領域ＳＣ3は第
６の領域ＳＣ6を取り囲んでいる。この場合、第２の配
線をビット線とする構成、あるいは、書き込み情報設定
線ＷＩＳＬをビット線と兼用させ、第２の配線に所定の
電位を加える構成とすることが好ましい。
【０２５７】（半導体メモリセルの製造方法）以下、図
２６を参照して説明した実施の形態３の半導体メモリセ
ルの製造方法の概要を、図８５〜図８８を参照して説明
する。
【０２５８】［工程−１００］先ず、公知の方法に従
い、ｐ形シリコン半導体基板１０の表面に、第１導電形
の不純物を導入した後、ＳｉＯ2から成る絶縁膜ＩＦ
を、例えば熱酸化法に基づき形成する。次いで、全面
に、不純物を含有するポリシリコン層１１をＣＶＤ法に
基づき形成した後、ポリシリコン層の上にＳｉＯ2から
成る層間絶縁層１２をＣＶＤ法に基づき形成する。そし
て、リソグラフィ技術及びドライエッチング技術に基づ
き、活性領域を形成すべきシリコン半導体基板１０の上
の層間絶縁層１２、ポリシリコン層１１及び絶縁膜ＩＦ
を除去する。尚、ゲート領域とチャネル形成領域とが短
絡することを防止するために、チャネル形成領域の縁部
を越えるように絶縁膜ＩＦの端部を延在させておく。ま
た、ゲート領域と素子分離用電極との短絡を防止するた
めに、素子分離用電極の部分の側面をサイドウオール状
の絶縁材料で被覆しておく。図においては、絶縁膜ＩＦ
の延在した端部、及びサイドウオール状の絶縁材料の図
示を省略した。こうして、半導体層であるシリコン半導
体基板１０に素子分離領域ＩＲを設けることができ、且
つ、素子分離領域ＩＲの上に、絶縁膜ＩＦを介して素子
分離用電極ＧＤAを設けることができる。この状態を、
図８５の（Ａ）の模式的な一部端面図に示す。尚、素子
分離用電極ＧＤAは、ポリサイド構造を有していてもよ
い。
【０２５９】［工程−１１０］次に、露出したシリコン
半導体基板１０に、ｎ形ウエル、第１導電形（ｎ形）の
第１の領域ＳＣ1や、バリア層に相当するゲート絶縁膜
１３を形成した後、例えば不純物を含有するポリシリコ
ンあるいはポリサイド構造を有するゲート領域Ｇを活性
領域上に形成する。尚、ゲート領域Ｇの延在部は層間絶
縁層１２上に延び、ワード線として機能する。こうし
て、図８５の（Ｂ）に示す構造を得ることができる。こ
こで、ゲート領域Ｇは、図面の紙面垂直方向に延びてい
る。尚、ｎ形の第１の導電性領域ＳＣ1の不純物濃度
を、１．０×１０17ｃｍ-3とした。また、ゲート領域Ｇ
のゲート長を０．２８μｍとした。
【０２６０】［工程−１２０］次いで、レジスト材料か
らイオン注入用マスク１４を形成した後、第２導電形
（例えば、ｐ形）の不純物をイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ且つ整流接合を形成して接
する第３の領域ＳＣ3を形成する（図８６の（Ａ）参
照）。イオン注入の条件を以下の表１に例示する。
【０２６１】［表１］ イオン種 ：ＢＦ2 加速エネルギー：２０ｋｅＶ ドーズ量 ：１×１０13ｃｍ-2 イオン入射角 ：７度
【０２６２】［工程−１３０］その後、イオン注入用マ
スク１４を除去し、レジスト材料からイオン注入用マス
ク１５を形成した後、第２導電形（例えば、ｐ形）の不
純物を斜めイオン注入法にてイオン注入し、第１の領域
ＳＣ1の表面領域に設けられ、且つ第３の領域ＳＣ3とは
離間して設けられた第２導電形の第２の領域ＳＣ2を形
成する。斜めイオン注入法にてイオン注入を行うことに
よって、ゲート領域Ｇの下方にも第２の領域ＳＣ2が形
成される（図８６の（Ｂ）参照）。尚、表２に示すよう
に、イオン注入を２回行い、各イオン注入におけるイオ
ン入射角を異ならせた。特に、第１回目のイオン注入に
おけるイオン入射角を６０度に設定することで、ゲート
領域Ｇの下方の第２の領域ＳＣ2の不純物濃度を高い精
度で制御することができる。
【０２６３】［表２］ 第１回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：１０ｋｅＶ ドーズ量 ：３．４×１０13ｃｍ-2 イオン入射角 ：６０度 第２回目のイオン注入 イオン種 ：ホウ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：２．１×１０13ｃｍ-2 イオン入射角 ：１０度
【０２６４】［工程−１４０］次いで、第１導電形（例
えば、ｎ形）の不純物をイオン注入し、第２の領域ＳＣ
2の表面領域に設けられ且つ整流接合を形成して接する
第４の領域ＳＣ4を形成する（図８７の（Ａ）参照）。
イオン注入の条件を以下の表３に例示する。
【０２６５】［表３］ イオン種 ：ヒ素 加速エネルギー：２５ｋｅＶ ドーズ量 ：１×１０13ｃｍ-2 イオン入射角 ：７度
【０２６６】［工程−１５０］その後、イオン注入用マ
スク１５を除去し、ＣＶＤ法に全面にＳｉＯ2層を成膜
し、かかるＳｉＯ2層をエッチバックすることによっ
て、ゲート領域Ｇの側壁にサイドウオール１６を形成す
る。
【０２６７】［工程−１６０］次いで、レジスト材料か
らイオン注入用マスク１７を形成した後、第１導電形
（例えば、ｎ形）の不純物をイオン注入し、第４の領域
ＳＣ4の不純物濃度を１０19〜１０20ｃｍ-3程度まで高
くすることによって、第４の領域ＳＣ4の低抵抗化を図
る（図８７の（Ｂ）参照）。イオン注入の条件を以下の
表４に例示する。
【０２６８】［表４］ イオン種 ：ヒ素 加速エネルギー：３０ｋｅＶ ドーズ量 ：５×１０15ｃｍ-2 イオン入射角 ：７度
【０２６９】［工程−１７０］その後、イオン注入用マ
スク１７を除去し、レジスト材料からイオン注入用マス
ク１８を形成した後、第２導電形（例えば、ｐ形）の不
純物をイオン注入し、第２の領域ＳＣ2の不純物濃度を
１０19〜１０20ｃｍ-3程度まで高くすることによって、
第２の領域ＳＣ2の低抵抗化を図る（図８８参照）。イ
オン注入の条件を以下の表５に例示する。
【０２７０】［表５］ イオン種 ：ＢＦ2 加速エネルギー：３０ｋｅＶ ドーズ量 ：３×１０15ｃｍ-2 イオン入射角 ：７度
【０２７１】［工程−１８０］その後、従来のＭＯＳト
ランジスタの製造方法に従い、半導体メモリセルを完成
させる。
【０２７２】以上のイオン注入条件により、接合型トラ
ンジスタＪＦ1のゲート領域（第２の領域ＳＣ2及び第３
の領域ＳＣ3）並びにチャネル領域ＣＨJ1の不純物濃度
は、以下の表６のとおりとなった。また、接合型トラン
ジスタＪＦ1のチャネル領域ＣＨJ1の厚さは０．１μｍ
であった。
【０２７３】［表６］ 第２の領域ＳＣ2 ：１．５×１０18ｃｍ-3 第３の領域ＳＣ3 ：２．１×１０19ｃｍ-3 チャネル領域ＣＨJ1：５．０×１０17ｃｍ-3
【０２７４】尚、半導体メモリセルの製造工程は、上記
の方法に限定されない。例えば、［工程−１２０］を省
略することができる。［工程−１３０］、［工程−１４
０］、［工程−１５０］の順序は任意の順序することが
できる。ゲート領域Ｇや素子分離領域ＩＲの形成を、
［工程−１７０］の後に行ってもよい。イオン注入の条
件も例示であり、適宜変更することができる。ゲート領
域Ｇを形成した後、素子分離領域ＩＲを形成してもよ
い。
【０２７５】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを設ける場合には、第１の領域ＳＣ1の表面領
域に、例えばチタンシリサイド層から成る導電性の第６
の領域ＳＣ6を形成する。かかるチタンシリサイド層の
形成は、例えば、以下の方法で行うことができる。即
ち、例えば、全面に層間絶縁層を形成し、チタンシリサ
イド層を形成すべきシリコン半導体基板１０の領域の層
間絶縁層を除去する。次いで、露出したシリコン半導体
基板１０の表面を含む層間絶縁層の上にチタン層をスパ
ッタ法にて形成する。その後、第１回目のアニール処理
を施し、チタン層とシリコン半導体基板とを反応させ
て、シリコン半導体基板の表面にチタンシリサイド層を
形成する。次いで、層間絶縁層上の未反応のチタン層
を、例えばアンモニア過水（ＮＨ4ＯＨとＨ2Ｏ2とＨ2Ｏ
の混合溶液）で除去した後、第２回目のアニール処理を
行うことによって、安定なチタンシリサイド層を得るこ
とができる。多数キャリア・ダイオードＤＳを形成する
ための材料はチタンシリサイドに限定されず、コバルト
シリサイド、タングステンシリサイド等の材料を用いる
こともできる。
【０２７６】ショットキ接合形の多数キャリア・ダイオ
ードＤＳを形成するための方法、あるいは又、各種の領
域の表面領域に導電性の領域を形成する方法は、上述の
方法に限定されない。例えば書き込み情報設定線ＷＩＳ
Ｌを形成する際、例えば、チタンシリサイドやＴｉＮか
ら成るバリア層やグルーレイヤーを形成するが、かかる
バリア層やグルーレイヤーを第１の領域ＳＣ1の表面に
も形成する。これによって、書き込み情報設定線ＷＩＳ
Ｌの一部分（より具体的には、バリア層やグルーレイヤ
ーの一部分）と共通である第６の領域ＳＣ6を第１の領
域ＳＣ1の表面に形成することができる。同様にして、
各種の領域の表面領域に導電性の領域を形成することも
できる。
【０２７７】その他の実施の形態の半導体メモリセル
も、実質的には同様の方法で製造することができるの
で、詳細な説明は省略する。
【０２７８】以下、図９に示した実施の形態１の半導体
メモリセルを参照して、本発明の半導体メモリセルの動
作を説明するが、実施の形態２〜実施の形態１０の半導
体メモリセルの動作原理も実質的には同じである。
【０２７９】書き込み時、各部位における電位を以下の
表７のとおりとする。また、読み出し時、各部位におけ
る電位を以下の表８のとおりとする。尚、素子分離用電
極ＧＤAが接続された配線の電位を、常に、正の値とす
る。
【０２８０】［表７］ メモリセル選択用の第１の配線：ＶW 書き込み情報設定線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ1
【０２８１】［表８］ メモリセル選択用の第１の配線：ＶR 第２の配線 ：Ｖ2
【０２８２】読み出し時、ゲート領域から見た読み出し
用の第１のトランジスタＴＲ1のスレッショールド値を
以下の表９のとおりとする。また、読み出し用の第１の
トランジスタＴＲ1における電位の関係を以下の表９の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、チャネル形成領域ＣＨ1の電位が異
なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域から見た
読み出し用の第１のトランジスタＴＲ1のスレッショー
ルド値が変化する。但し、従来のＤＲＡＭが必要とする
ような大きなキャパシタを必要としない。尚、電流制御
用の接合型トランジスタＪＦ1のオン／オフ電流比が大
きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し
無く、読み出しを行うことができる。
【０２８３】［表９］ ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０２８４】［情報の書き込み時］”０”（書き込み情
報設定線の電位：Ｖ0）又は”１”（書き込み情報設定
線の電位：Ｖ1）の情報の書き込み時、メモリセル選択
用の第１の配線の電位をＶW（＜０）とする。その結
果、スイッチ用の第２のトランジスタＴＲ2のゲート領
域Ｇ2の電位もＶW（＜０）となる。従って、スイッチ用
の第２のトランジスタＴＲ2はオンの状態である。それ
故、読み出し用の第１のトランジスタＴＲ1のチャネル
形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の場合）又
はＶ1（”１”の情報の場合。尚、｜ＶW｜＜｜Ｖ1＋Ｖ
TH2｜の場合ＶW−ＶTH2）となる。
【０２８５】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用の第１のトランジスタＴＲ
1及びスイッチ用の第２のトランジスタＴＲ2が導通しな
いように、各トランジスタの各部分における電位を設定
する。このためには、例えば、メモリセル選択用の第１
の配線の電位を０（ボルト）とし、書き込み情報設定線
の電位をＶ1とすればよい。
【０２８６】情報の書き込み時、読み出し用の第１のト
ランジスタＴＲ1のゲート領域の電位はＶW（＜０）であ
る。従って、読み出し用の第１のトランジスタＴＲ1は
オフ状態である。こうして、”０”又は”１”の情報の
書き込み時、読み出し用の第１のトランジスタＴＲ1の
チャネル形成領域ＣＨ1の電位は、Ｖ0（”０”の情報の
場合）、又は、Ｖ1あるいはＶW−ＶTH2（”１”の情報
の場合）となり、この状態は情報の読み出し時まで、漏
洩電流（第１のトランジスタＴＲ1のチャネル形成領域
ＣＨ1と例えば半導体基板間、第２のトランジスタＴＲ2
のオフ電流等）のために経時変化するが、許容範囲内に
保持される。尚、読み出し用の第１のトランジスタＴＲ
1のチャネル形成領域ＣＨ1の電位の経時変化が読み出し
動作に誤りを与える程大きくなる前に、所謂リフレッシ
ュ動作を行う。
【０２８７】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、メモリセル選択用の第１の配線の電
位はＶR（＞０）である。その結果、スイッチ用の第２
のトランジスタＴＲ2のゲート領域の電位はＶR（＞０）
となり、スイッチ用の第２のトランジスタＴＲ2はオフ
の状態である。
【０２８８】読み出し用の第１のトランジスタＴＲ1の
ゲート領域の電位はＶR（＞０）である。また、ゲート
領域から見た読み出し用の第１のトランジスタＴＲ1の
スレッショールド値は、ＶTH_10又はＶTH_11である。こ
の読み出し用の第１のトランジスタＴＲ1のスレッショ
ールド値は、チャネル形成領域ＣＨ1の電位の状態に依
存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用の第１のトランジスタＴＲ1はオン状
態となる。また、蓄積された情報が”１”の場合、読み
出し用の第１のトランジスタＴＲ1はオフ状態となる。
但し、電流制御用の接合型トランジスタＪＦ1のオン／
オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜で
も、誤読み出し無く、読み出しを行うことができる。
【０２８９】更には、電流制御用の接合型トランジスタ
ＪＦ1のゲート領域を構成する第５の領域ＳＣ1及び第１
の領域ＳＣ1に対するバイアス条件に基づき、読み出し
用の第１のトランジスタＴＲ1は電流制御用の接合型ト
ランジスタＪＦ1によって制御される。即ち、蓄積され
た情報が”０”の場合、電流制御用の接合型トランジス
タＪＦ1をオン状態とし、蓄積された情報が”１”の場
合、電流制御用の接合型トランジスタＪＦ1をオフ状態
とする。
【０２９０】こうして、蓄積された情報に依存して読み
出し用の第１のトランジスタＴＲ1は、確実にオン状態
又はオフ状態となる。第４の領域ＳＣ4はメモリセル選
択用の第２の配線（例えばビット線）に接続されている
ので、蓄積された情報（”０”あるいは”１”）に依存
して、読み出し用の第１のトランジスタＴＲ1に電流が
流れ、あるいは流れない。こうして、蓄積された情報を
読み出し用の第１のトランジスタＴＲ1によって読み出
すことができる。
【０２９１】以上に説明した読み出し用の第１のトラン
ジスタＴＲ1及びスイッチ用の第２のトランジスタＴＲ2
の動作状態を表１０に纏めた。尚、表１０中、各電位の
値は例示であり、上記の条件を満足する値ならば如何な
る値をとることも可能である。
【０２９２】［表１０］
【０２９３】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、第１のトランジスタＴＲ1
や、接合型トランジスタＪＦ1，ＪＦ2をｐチャネル形と
し、第２のトランジスタＴＲ2や第３のトランジスタＴ
Ｒ3をｎチャネル形とすることができる。各トランジス
タにおける各要素の配置は例示であり、適宜変更するこ
とができる。更には、図１１や図２８に示したＳＯＩ構
造やＴＦＴ構造を、各種の本発明の半導体メモリセルに
適用することができる。また、各種の領域への不純物の
導入はイオン注入法だけでなく、拡散法にて行うことも
できる。また、シリコン半導体のみならず、例えばＧａ
Ａｓ系等の化合物半導体から構成されたメモリセルにも
本発明を適用することができる。更には、本発明の半導
体メモリセルを、ＭＩＳ型ＦＥＴ構造を有する半導体メ
モリセルにも適用することができる。
【０２９４】
【発明の効果】本発明の半導体メモリセルにおいては、
半導体性の素子分離領域の上に絶縁膜を介して設けられ
た素子分離用電極を適切な電位とすることによって素子
分離を達成することができるので、従来の半導体メモリ
セルと異なり、素子分離領域をＬＯＣＯＳ構造やトレン
チ構造とする必要が無く、半導体メモリセルの情報保持
時間の延長を図ることができる。
【０２９５】しかも、読み出し用の第１のトランジスタ
のチャネル形成領域に蓄積された電位あるいは電荷（情
報）に依存して、読み出し用の第１のトランジスタの動
作が規定され、リフレッシュ時間内に読み出されるトラ
ンジスタの電流としての情報は、付加的に追加されたと
してもそのコンデンサ容量（例えば、ゲート領域の容量
＋付加容量等）の大きさに依存することがない。従っ
て、従来の半導体メモリセルにおけるキャパシタ容量の
問題を解決することができるし、リフレッシュ時間調整
のために付加的なキャパシタを加えることがあっても、
従来のＤＲＡＭのような著しく大きなキャパシタを必要
としない。そして、半導体メモリセルの最大面積は２つ
のトランジスタの面積に等しいかそれ以下である。
【０２９６】しかも、電流制御用の接合型トランジスタ
が備えられており、この接合型トランジスタは、情報の
読み出し時、オン／オフ制御されるので、第１のトラン
ジスタＴＲ1を流れる電流のマージンを非常に大きくと
れる結果、ビット線に接続される半導体メモリセルの数
に制限を受け難く、また、半導体メモリセルの情報保持
時間（リテンション時間）を長くすることができる。
【０２９７】また、トランジスタを一体化すれば、半導
体メモリセルの面積を一層小さくすることができる。
【０２９８】本発明の半導体メモリセルのプロセスは、
図８５〜図８８に示したように、ＭＯＳロジック回路形
成プロセスとコンパチブルである。従って、半導体メモ
リセルの構成にも依るが、ほぼ１トランジスタの面積で
半導体メモリセルを実現することができ、しかも、ＭＯ
Ｓロジック回路内にＤＲＡＭ機能をほんの僅かの工程の
増加のみで組み込むことができる。また、必ずしもＳＯ
Ｉ技術を用いることなく、従来の半導体メモリセルの製
造技術で、ほぼ１トランジスタ分の面積の半導体メモリ
セルを実現することができる。
【図面の簡単な説明】
【図１】本発明の第１の態様に係る半導体メモリセルの
原理図である。
【図２】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図３】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図４】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図５】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図６】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図７】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図８】本発明の第１の態様に係る半導体メモリセルの
変形例の原理図である。
【図９】発明の実施の形態１の半導体メモリセルの模式
的な一部断面図である。
【図１０】図６に示した発明の実施の形態１の半導体メ
モリセルの模式的な一部断面図である。
【図１１】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１２】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１３】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１４】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１５】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１６】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１７】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図１８】図１７に示した発明の実施の形態１の半導体
メモリセルの変形例の模式的な一部断面図である。
【図１９】発明の実施の形態１の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２０】発明の実施の形態２の半導体メモリセルの模
式的な一部断面図である。
【図２１】図２０に示した発明の実施の形態２の半導体
メモリセルのゲート領域、第２の配線及び素子分離用電
極の配置を模式的に示す図である。
【図２２】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２３】図２２に示した発明の実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図である。
【図２４】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２５】発明の実施の形態２の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２６】発明の実施の形態３の半導体メモリセルの模
式的な一部断面図である。
【図２７】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２８】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図２９】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３０】発明の実施の形態３の半導体メモリセルの変
形例の模式的な一部断面図である。
【図３１】本発明の第２の態様に係る半導体メモリセル
の原理図である。
【図３２】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３３】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３４】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３５】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３６】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３７】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３８】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図３９】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４０】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４１】本発明の第２の態様に係る半導体メモリセル
の変形例の原理図である。
【図４２】発明の実施の形態４の半導体メモリセルの模
式的な一部断面図である。
【図４３】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４４】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４５】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４６】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４７】発明の実施の形態４の半導体メモリセルの変
形例の模式的な一部断面図である。
【図４８】発明の実施の形態５の半導体メモリセルの模
式的な一部断面図である。
【図４９】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５０】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５１】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５２】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５３】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５４】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５５】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５６】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５７】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５８】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図５９】発明の実施の形態５の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６０】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
【図６１】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６２】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６３】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６４】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６５】発明の実施の形態６の半導体メモリセルの変
形例の模式的な一部断面図である。
【図６６】本発明の第３の態様に係る半導体メモリセル
の原理図である。
【図６７】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
【図６８】発明の実施の形態７の半導体メモリセルの模
式的な一部断面図である。
【図６９】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７０】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７１】発明の実施の形態７の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７２】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
【図７３】本発明の第３の態様に係る半導体メモリセル
の変形例の原理図である。
【図７４】発明の実施の形態８の半導体メモリセルの模
式的な一部断面図である。
【図７５】発明の実施の形態８の半導体メモリセルの変
形例の模式的な一部断面図である。
【図７６】本発明の第４の態様に係る半導体メモリセル
の原理図である。
【図７７】本発明の第４の態様に係る半導体メモリセル
の変形例の原理図である。
【図７８】発明の実施の形態９の半導体メモリセルの模
式的な一部断面図である。
【図７９】発明の実施の形態９の半導体メモリセルの変
形例の模式的な一部断面図である。
【図８０】本発明の第５の態様に係る半導体メモリセル
の原理図である。
【図８１】本発明の第５の態様に係る半導体メモリセル
の変形例の原理図である。
【図８２】本発明の第５の態様に係る半導体メモリセル
の変形例の原理図である。
【図８３】発明の実施の形態１０の半導体メモリセルの
模式的な一部断面図である。
【図８４】発明の実施の形態１０の半導体メモリセルの
変形例の模式的な一部断面図である。
【図８５】発明の実施の形態３にて説明した半導体メモ
リセルの製造方法の概要を説明するための半導体基板等
の模式的な一部断面図である。
【図８６】図８５に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図８７】図８６に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図８８】図８７に引き続き、発明の実施の形態３にて
説明した半導体メモリセルの製造方法の概要を説明する
ための半導体基板等の模式的な一部断面図である。
【図８９】従来の１トランジスタメモリセルの概念図、
及び、従来のトレンチキャパシタセル構造を有するメモ
リセルの断面を概念的に示す図である。
【符号の説明】
ＴＲ1・・・第１のトランジスタ、ＴＲ2・・・第２のト
ランジスタ、ＴＲ3・・・第３のトランジスタ、ＪＦ1・
・・第１の接合型トランジスタ、ＪＦ2・・・第２の接
合型トランジスタ、Ｄ，ＤＳ・・・ダイオード、ＳＣ0
・・・半導体層、ＳＣ1・・・第１の領域、ＳＣ2・・・
第２の領域、ＳＣ3・・・第３の領域、ＳＣ4・・・第４
の領域、ＳＣ5・・・第５の領域、ＳＣ6・・・第６の領
域、ＳＣ7・・・第７の領域、ＳＣ8・・・高濃度不純物
含有層、ＳＣ10・・・第１導電形領域、ＣＨ1，ＣＨ2，
ＣＨ3・・・チャネル形成領域、ＣＨJ1，ＣＨJ2・・・
チャネル領域、Ｇ，Ｇ1，Ｇ2，Ｇ3・・・ゲート領域、
ＧＤA，ＧＤB・・・素子分離用電極、ＩＦ・・・絶縁
膜、ＩＲ・・・素子分離領域、ＩＬ・・・層間絶縁層、
ＩＬ0・・・支持基板上の絶縁層、１０・・・シリコン
半導体基板、１１・・・ポリシリコン層、１２・・・層
間絶縁層、１４，１５，１７，１８・・・イオン注入用
マスク、１６・・・サイドウオール
───────────────────────────────────────────────────── フロントページの続き (72)発明者 林 豊 東京都品川区北品川６丁目７番35号 ソニ ー株式会社内 Ｆターム(参考） 5B015 JJ31 KA13 QQ08 5F083 AD70 HA01 HA02 HA06 JA33 JA35 JA40 LA01 NA05 PR36

Claims (80)

    【特許請求の範囲】
  1. 【請求項１】半導体層に設けられた活性領域及び素子分
    離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタのチャネル領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、 半導体性の素子分離領域の上には、絶縁膜を介して素子
    分離用電極が設けられていることを特徴とする半導体メ
    モリセル。
  2. 【請求項２】第１のトランジスタのゲート領域及び第２
    のトランジスタのゲート領域は、メモリセル選択用の第
    １の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の配線に接続され、 接合型トランジスタの他方のゲート領域は、第３の配線
    に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    接合型トランジスタを介して第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項１に記載の半導体メモリセル。
  3. 【請求項３】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して書き込み情報設定線に接続されていることを
    特徴とする請求項２に記載の半導体メモリセル。
  4. 【請求項４】接合型トランジスタの他方のゲート領域
    は、第３の配線に接続される代わりに、書き込み情報設
    定線に接続されていることを特徴とする請求項２に記載
    の半導体メモリセル。
  5. 【請求項５】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して書き込み情報設定線に接続されていることを
    特徴とする請求項４に記載の半導体メモリセル。
  6. 【請求項６】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して第３の配線に接続されていることを特徴とす
    る請求項２に記載の半導体メモリセル。
  7. 【請求項７】接合型トランジスタの他方のゲート領域
    は、第３の配線に接続される代わりに、接合型トランジ
    スタの一方のゲート領域に接続されていることを特徴と
    する請求項２に記載の半導体メモリセル。
  8. 【請求項８】第１のトランジスタの一方のソース／ドレ
    イン領域は、接合型トランジスタを介して第４の配線に
    接続される代わりに、接合型トランジスタ及びダイオー
    ドを介して書き込み情報設定線に接続されていることを
    特徴とする請求項７に記載の半導体メモリセル。
  9. 【請求項９】半導体層に設けられた活性領域及び素子分
    離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタのチャネル領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、 半導体性の素子分離領域の上には、絶縁膜を介して素子
    分離用電極が設けられていることを特徴とする半導体メ
    モリセル。
  10. 【請求項１０】第１のトランジスタのゲート領域及び第
    ２のトランジスタのゲート領域は、メモリセル選択用の
    第１の配線に接続され、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 接合型トランジスタの他方のゲート領域は、第３の配線
    に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第４の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項９に記載の半導体メモリセル。
  11. 【請求項１１】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１０に記載の半導体メモリセル。
  12. 【請求項１２】接合型トランジスタの他方のゲート領域
    は、第３の配線に接続される代わりに、書き込み情報設
    定線に接続されていることを特徴とする請求項１０に記
    載の半導体メモリセル。
  13. 【請求項１３】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１２に記載の半導体メモリセル。
  14. 【請求項１４】接合型トランジスタの他方のゲート領域
    は、第３の配線に接続される代わりに、接合型トランジ
    スタの一方のゲート領域に接続されていることを特徴と
    する請求項１０に記載の半導体メモリセル。
  15. 【請求項１５】第１のトランジスタの一方のソース／ド
    レイン領域は、第４の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１４に記載の半導体メモリセル。
  16. 【請求項１６】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形の電流制
    御用の第３のトランジスタ、並びに、 （４）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタのチャネル領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、接合型トランジスタの一方のゲート領域に相当し、
    且つ、第３のトランジスタの一方のソース／ドレイン領
    域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタの他方のゲート領域に相当し、 半導体性の素子分離領域の上には、絶縁膜を介して素子
    分離用電極が設けられていることを特徴とする半導体メ
    モリセル。
  17. 【請求項１７】第１のトランジスタのゲート領域、第２
    のトランジスタのゲート領域及び第３のトランジスタの
    ゲート領域は、メモリセル選択用の第１の配線に接続さ
    れ、 第１のトランジスタの他方のソース／ドレイン領域は、
    接合型トランジスタを介して第２の配線に接続され、 第１のトランジスタの一方のソース／ドレイン領域は、
    第３の配線に接続され、 第２のトランジスタの他方のソース／ドレイン領域は、
    書き込み情報設定線に接続されていることを特徴とする
    請求項１６に記載の半導体メモリセル。
  18. 【請求項１８】第１のトランジスタの一方のソース／ド
    レイン領域は、第３の配線に接続される代わりに、ダイ
    オードを介して書き込み情報設定線に接続されているこ
    とを特徴とする請求項１７に記載の半導体メモリセル。
  19. 【請求項１９】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）チャネル領域及びゲート領域を有する電流制御用
    の第１の接合型トランジスタ、並びに、 （４）チャネル領域及びゲート領域を有する電流制御用
    の第２の接合型トランジスタ、が設けられており、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタのチャネル領域に相当
    し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタのチャネル領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート領域に相
    当し、且つ、第２の接合型トランジスタの一方のゲート
    領域に相当し、 半導体性の素子分離領域の上には、絶縁膜を介して素子
    分離用電極が設けられていることを特徴とする半導体メ
    モリセル。
  20. 【請求項２０】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第１導電形の読み出
    し用の第１のトランジスタ、 （２）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形のスイッ
    チ用の第２のトランジスタ、 （３）ソース／ドレイン領域、該ソース／ドレイン領域
    に接触し、且つ、該ソース／ドレイン領域を離間する半
    導体性のチャネル形成領域、及び、該チャネル形成領域
    と容量結合したゲート領域を有する第２導電形の電流制
    御用の第３のトランジスタ、 （４）チャネル領域及びゲート領域を有する電流制御用
    の第１の接合型トランジスタ、並びに、 （５）チャネル領域及びゲート領域を有する電流制御用
    の第２の接合型トランジスタ、が設けられており、 第１のトランジスタの一方のソース／ドレイン領域は、
    第２のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタのチャネル領域に相当
    し、 第１のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタのチャネル領域に相当し、 第２のトランジスタの一方のソース／ドレイン領域は、
    第１のトランジスタのチャネル形成領域に相当し、且
    つ、第１の接合型トランジスタの一方のゲート領域に相
    当し、且つ、第２の接合型トランジスタの一方のゲート
    領域に相当し、且つ、第３のトランジスタの一方のソー
    ス／ドレイン領域に相当し、 第３のトランジスタの他方のソース／ドレイン領域は、
    第２の接合型トランジスタの他方のゲート領域に相当
    し、 半導体性の素子分離領域の上には、絶縁膜を介して素子
    分離用電極が設けられていることを特徴とする半導体メ
    モリセル。
  21. 【請求項２１】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第２導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第４の領域、 （ｅ）第２の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第３の領域とは離間して設けられた
    第５の領域、並びに、 （ｆ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域とで挟まれ
    た第１の領域の表面領域の一部から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第２の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第２の領域の表面領域の該一部か
    ら構成され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第２の領域の部分から構成され、 （Ｄ）第１のトランジスタのゲート領域及び第２のトラ
    ンジスタのゲート領域は、メモリセル選択用の第１の配
    線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  22. 【請求項２２】素子分離用電極は、第１の領域の縁部の
    上方に延びていることを特徴とする請求項２１に記載の
    半導体メモリセル。
  23. 【請求項２３】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項２１に記載の
    半導体メモリセル。
  24. 【請求項２４】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項２１に記載
    の半導体メモリセル。
  25. 【請求項２５】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第７の領域を更に有し、 該第７の領域と第２の領域とによってダイオードが構成
    され、 第２の領域は、該第７の領域を介して第３の配線に接続
    されていることを特徴とする請求項２１に記載の半導体
    メモリセル。
  26. 【請求項２６】第５の領域は、第３の配線に接続される
    代わりに、第１の領域に接続されていることを特徴とす
    る請求項２１に記載の半導体メモリセル。
  27. 【請求項２７】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項２６に記載の
    半導体メモリセル。
  28. 【請求項２８】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項２６に記載
    の半導体メモリセル。
  29. 【請求項２９】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項２１に記載の半導体メモリセル。
  30. 【請求項３０】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項２９に記載の
    半導体メモリセル。
  31. 【請求項３１】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項２９に記載
    の半導体メモリセル。
  32. 【請求項３２】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第２導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第３の領域、 （ｄ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第４の領域、 （ｅ）第１の領域と第３の領域、及び、第２の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、第
    １のトランジスタと第２のトランジスタとで共有された
    ゲート領域、並びに、 （ｆ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の該表面領域と第４の領域とで挟まれた第１
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第２の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第３の
    領域、及び、該第３の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第３
    の領域と第１の領域の該部分とで挟まれた第２の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第２の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第２の領域の部分から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  33. 【請求項３３】素子分離用電極は、第１の領域の縁部の
    上方に延びていることを特徴とする請求項３２に記載の
    半導体メモリセル。
  34. 【請求項３４】素子分離用電極は、第１の領域の縁部の
    上方を越えて、第２の領域の縁部の上方及び第４の領域
    の縁部の上方に延びていることを特徴とする請求項３２
    に記載の半導体メモリセル。
  35. 【請求項３５】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項３２に記載の
    半導体メモリセル。
  36. 【請求項３６】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 該第２の領域は、第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項３２に記載
    の半導体メモリセル。
  37. 【請求項３７】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第１導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第３の領域、 （ｄ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する第４の領域、 （ｅ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとくバリア層を介して設けられ、第
    １のトランジスタと第２のトランジスタとで共有された
    ゲート領域、並びに、 （ｆ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域とで挟まれた第２
    の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第３の
    領域、及び、該第３の領域と対向する第２の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第２
    の領域と第３の領域の該部分とで挟まれた第１の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの一方のソース／ド
    レイン領域を構成する第１の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第１の領域の部分から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第４の領域は、第２の配線に接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続されて
    いることを特徴とする半導体メモリセル。
  38. 【請求項３８】素子分離用電極は、第２の領域の縁部の
    上方及び第３の領域の縁部の上方に延びていることを特
    徴とする請求項３７に記載の半導体メモリセル。
  39. 【請求項３９】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第２導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、並びに、 （ｆ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域の一部から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の表面領域の該一部と第４の領域の該表面領
    域とで挟まれた第１の領域の表面領域の一部から構成さ
    れ、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域の他の部分から構成さ
    れ、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の表面領域の該他の部分と第３の領域とで挟
    まれた第２の領域の表面領域の他の部分から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ）第１のトランジスタのゲート領域及び第２のトラ
    ンジスタのゲート領域は、メモリセル選択用の第１の配
    線に接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  40. 【請求項４０】素子分離用電極は、第１の領域の縁部の
    上方に延びていることを特徴とする請求項３９に記載の
    半導体メモリセル。
  41. 【請求項４１】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項３９に記載の
    半導体メモリセル。
  42. 【請求項４２】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 該第２の領域は、第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項３９に記載
    の半導体メモリセル。
  43. 【請求項４３】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項３９に記載の半導体メモリセル。
  44. 【請求項４４】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項４３に記載の
    半導体メモリセル。
  45. 【請求項４５】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 該第２の領域は、第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項４３に記載
    の半導体メモリセル。
  46. 【請求項４６】第５の領域は、第３の配線に接続される
    代わりに、第１の領域に接続されていることを特徴とす
    る請求項３９に記載の半導体メモリセル。
  47. 【請求項４７】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項４６に記載の
    半導体メモリセル。
  48. 【請求項４８】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 該第２の領域は、第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項４６に記載
    の半導体メモリセル。
  49. 【請求項４９】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第２導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、 （ｆ）第１の領域と第３の領域、及び、第２の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、第
    １のトランジスタと第２のトランジスタとで共有された
    ゲート領域、並びに、 （ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第２の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  50. 【請求項５０】素子分離用電極は、第１の領域の縁部の
    上方に延びていることを特徴とする請求項４９に記載の
    半導体メモリセル。
  51. 【請求項５１】素子分離用電極は、第１の領域の縁部の
    上方を越えて、第２の領域の縁部の上方及び第４の領域
    の縁部の上方に延びていることを特徴とする請求項４９
    に記載の半導体メモリセル。
  52. 【請求項５２】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項４９に記載の
    半導体メモリセル。
  53. 【請求項５３】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項４９に記載
    の半導体メモリセル。
  54. 【請求項５４】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項４９に記載の半導体メモリセル。
  55. 【請求項５５】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項５４に記載の
    半導体メモリセル。
  56. 【請求項５６】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項５４に記載
    の半導体メモリセル。
  57. 【請求項５７】第５の領域は、第３の配線に接続される
    代わりに、第１の領域に接続されていることを特徴とす
    る請求項４９に記載の半導体メモリセル。
  58. 【請求項５８】第２の領域と第３の領域との間でダイオ
    ードが形成され、第２の領域は、第３の領域を介して書
    き込み情報設定線に接続されていることを特徴とする請
    求項５７に記載の半導体メモリセル。
  59. 【請求項５９】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項５７に記載
    の半導体メモリセル。
  60. 【請求項６０】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、並びに、 （３）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第１導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとくバリア層を介して設けられ、第
    １のトランジスタと第２のトランジスタとで共有された
    ゲート領域、並びに、 （ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１のトランジスタのチャネル形成領域を構
    成する第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１のトランジスタの一方のソース／ドレイン領域を構
    成する第１の領域の該表面領域から構成され、 （Ｃ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｃ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｃ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成する第４の領域の該表面領域から構成
    され、 （Ｃ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第３の領域は、書き込み情報設定線に接続され、 （Ｆ）第４の領域は、第２の配線に接続され、 （Ｇ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  61. 【請求項６１】素子分離用電極は、第２の領域の縁部の
    上方及び第３の領域の縁部の上方に延びていることを特
    徴とする請求項６０に記載の半導体メモリセル。
  62. 【請求項６２】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６０に記載の
    半導体メモリセル。
  63. 【請求項６３】第１の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第１の領域とによって多数キャリア・ダ
    イオードが構成され、 第１の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項６０に記載
    の半導体メモリセル。
  64. 【請求項６４】第５の領域は、第３の配線に接続される
    代わりに、書き込み情報設定線に接続されていることを
    特徴とする請求項６０に記載の半導体メモリセル。
  65. 【請求項６５】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６４に記載の
    半導体メモリセル。
  66. 【請求項６６】第１の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第１の領域とによって多数キャリア・ダ
    イオードが構成され、 第１の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項６５に記載
    の半導体メモリセル。
  67. 【請求項６７】第５の領域は、第３の配線に接続される
    代わりに、第２の領域に接続されていることを特徴とす
    る請求項６０に記載の半導体メモリセル。
  68. 【請求項６８】第１の領域と第３の領域との間でダイオ
    ードが形成され、 第１の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項６７に記載の
    半導体メモリセル。
  69. 【請求項６９】第１の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第１の領域とによって多数キャリア・ダ
    イオードが構成され、 第１の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項６７に記載
    の半導体メモリセル。
  70. 【請求項７０】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形の電流制御用の第３のトラ
    ンジスタ、並びに、 （４）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第２導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ｃ）第２の領域の表面領域に設けられ、整流接合を形
    成して接する第３の領域、 （ｄ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、 （ｆ）第１の領域と第３の領域、第２の領域と第３の領
    域、及び、第１の領域と第５の領域を橋渡すごとくバリ
    ア層を介して設けられ、第１のトランジスタと第２のト
    ランジスタと第３のトランジスタとで共有されたゲート
    領域、並びに、 （ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第２の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第１の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第２の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第１の領域の部分
    から構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第１の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成し、そして、第３のトランジスタのチ
    ャネル形成領域を構成する第４の領域の該表面領域から
    構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の該表面領域から構成され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  71. 【請求項７１】素子分離用電極は、第１の領域の縁部の
    上方に延びていることを特徴とする請求項７０に記載の
    半導体メモリセル。
  72. 【請求項７２】素子分離用電極は、第１の領域の縁部の
    上方を越えて、第２の領域の縁部の上方及び第４の領域
    の縁部の上方に延びていることを特徴とする請求項７０
    に記載の半導体メモリセル。
  73. 【請求項７３】第２の領域と第３の領域との間でダイオ
    ードが形成され、 第２の領域は、第３の領域を介して書き込み情報設定線
    に接続されていることを特徴とする請求項７０に記載の
    半導体メモリセル。
  74. 【請求項７４】第２の領域の表面領域に設けられ、整流
    接合を形成して接する第６の領域を更に有し、 該第６の領域と第２の領域とによって多数キャリア・ダ
    イオードが構成され、 第２の領域は、該第６の領域を介して書き込み情報設定
    線に接続されていることを特徴とする請求項７０に記載
    の半導体メモリセル。
  75. 【請求項７５】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形の電流制御用の第３のトラ
    ンジスタ、並びに、 （４）チャネル領域及びゲート領域を有する電流制御用
    の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第１導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとくバリ
    ア層を介して設けられ、第１のトランジスタと第２のト
    ランジスタと第３のトランジスタとで共有されたゲート
    領域、並びに、 （ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）接合型トランジスタのゲート領域は、第５の
    領域、及び、該第５の領域と対向する第２の領域の部分
    から構成され、 （Ｄ−２）接合型トランジスタのチャネル領域は、第５
    の領域と第２の領域の該部分とで挟まれた第４の領域の
    一部から構成され、 （Ｄ−３）接合型トランジスタの一方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の一端か
    ら延び、且つ、第１のトランジスタの他方のソース／ド
    レイン領域を構成し、そして、第３のトランジスタのチ
    ャネル形成領域を構成する第４の領域の該表面領域から
    構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、接合型トランジスタのチャネル領域の他端か
    ら延びる第４の領域の部分から構成され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  76. 【請求項７６】素子分離用電極は、第２の領域の縁部の
    上方及び第３の領域の縁部の上方に延びていることを特
    徴とする請求項７５に記載の半導体メモリセル。
  77. 【請求項７７】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、 （３）チャネル領域及びゲート領域を有する電流制御用
    の第１の接合型トランジスタ、並びに、 （４）チャネル領域及びゲート領域を有する電流制御用
    の第２の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第１導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、 （ｆ）第１の領域と第４の領域、及び、第２の領域と第
    ３の領域を橋渡すごとくバリア層を介して設けられ、第
    １のトランジスタと第２のトランジスタとで共有された
    ゲート領域、並びに、 （ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第１の接合型トランジスタのゲート領域は、
    第３の領域、及び、該第３の領域と対向する第２の領域
    の部分から構成され、 （Ｃ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｃ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｃ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｄ−１）第２の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｄ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成する第４の領域の該表面
    領域から構成され、 （Ｄ−４）接合型トランジスタの他方のソース／ドレイ
    ン領域は、第２の接合型トランジスタのチャネル領域の
    他端から延びる第４の領域の部分から構成され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第３の領域は、書き込み情報設定線に接続され、 （Ｇ）第４の領域は、第２の配線に接続され、 （Ｈ）第５の領域は、第３の配線に接続されていること
    を特徴とする半導体メモリセル。
  78. 【請求項７８】素子分離用電極は、第２の領域の縁部の
    上方及び第３の領域の縁部の上方に延びていることを特
    徴とする請求項７７に記載の半導体メモリセル。
  79. 【請求項７９】半導体層に設けられた活性領域及び素子
    分離領域から構成され、 素子分離領域によって取り囲まれた活性領域には、 （１）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第１導電形の読み出し用の第１のトラ
    ンジスタ、 （２）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形のスイッチ用の第２のトラ
    ンジスタ、 （３）ソース／ドレイン領域、チャネル形成領域及びゲ
    ート領域を有する第２導電形の電流制御用の第３のトラ
    ンジスタ、 （４）チャネル領域及びゲート領域を有する電流制御用
    の第１の接合型トランジスタ、並びに、 （５）チャネル領域及びゲート領域を有する電流制御用
    の第２の接合型トランジスタ、が設けられており、 （ａ）半導体層に設けられた、第１導電形を有する半導
    体性の第１の領域、 （ｂ）第１の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第２の領域、 （ｃ）第１の領域の表面領域に設けられ、整流接合を形
    成して接し、且つ、第２の領域とは離間して設けられた
    第３の領域、 （ｄ）第２の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第４の領域、 （ｅ）第４の領域の表面領域に設けられ、整流接合を形
    成して接する第５の領域、 （ｆ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び、第２の領域と第５の領域を橋渡すごとくバリ
    ア層を介して設けられ、第１のトランジスタと第２のト
    ランジスタと第３のトランジスタとで共有されたゲート
    領域、並びに、 （ｇ）半導体性の素子分離領域の上に絶縁膜を介して設
    けられた素子分離用電極、を有する半導体メモリセルで
    あって、 （Ａ−１）第１のトランジスタの一方のソース／ドレイ
    ン領域は、第１の領域の表面領域から構成され、 （Ａ−２）第１のトランジスタの他方のソース／ドレイ
    ン領域は、第４の領域の表面領域から構成され、 （Ａ−３）第１のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域と第４の領域の該表面領域とで
    挟まれた第２の領域の表面領域から構成され、 （Ｂ−１）第２のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｂ−２）第２のトランジスタの他方のソース／ドレイ
    ン領域は、第３の領域から構成され、 （Ｂ−３）第２のトランジスタのチャネル形成領域は、
    第１の領域の該表面領域から構成され、 （Ｃ−１）第３のトランジスタの一方のソース／ドレイ
    ン領域は、第２の領域の該表面領域から構成され、 （Ｃ−２）第３のトランジスタの他方のソース／ドレイ
    ン領域は、第５の領域から構成され、 （Ｃ−３）第３のトランジスタのチャネル形成領域は、
    第４の領域の該表面領域から構成され、 （Ｄ−１）第１の接合型トランジスタのゲート領域は、
    第３の領域、及び、該第３の領域と対向する第２の領域
    の部分から構成され、 （Ｄ−２）第１の接合型トランジスタのチャネル領域
    は、第２の領域と第３の領域の該部分とで挟まれた第１
    の領域の一部から構成され、 （Ｄ−３）第１の接合型トランジスタの一方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの一方
    のソース／ドレイン領域を構成する第１の領域の該表面
    領域から構成され、 （Ｄ−４）第１の接合型トランジスタの他方のソース／
    ドレイン領域は、第１の接合型トランジスタのチャネル
    領域の他端から延びる第１の領域の部分から構成され、 （Ｅ−１）第２の接合型トランジスタのゲート領域は、
    第５の領域、及び、該第５の領域と対向する第２の領域
    の部分から構成され、 （Ｅ−２）第２の接合型トランジスタのチャネル領域
    は、第５の領域と第２の領域の該部分とで挟まれた第４
    の領域の一部から構成され、 （Ｅ−３）第２の接合型トランジスタの一方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の一端から延び、且つ、第１のトランジスタの他方
    のソース／ドレイン領域を構成し、そして、第３のトラ
    ンジスタのチャネル形成領域を構成する第４の領域の該
    表面領域から構成され、 （Ｅ−４）第２の接合型トランジスタの他方のソース／
    ドレイン領域は、第２の接合型トランジスタのチャネル
    領域の他端から延びる第４の領域の部分から構成され、 （Ｆ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｇ）第３の領域は、書き込み情報設定線に接続され、 （Ｈ）第４の領域は、第２の配線に接続されていること
    を特徴とする半導体メモリセル。
  80. 【請求項８０】素子分離用電極は、第２の領域の縁部の
    上方及び第３の領域の縁部の上方に延びていることを特
    徴とする請求項７９に記載の半導体メモリセル。
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* Cited by examiner, † Cited by third party
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JP2008057399A (ja) * 2006-08-30 2008-03-13 Nishigaki Pump Seizo Kk 非容積形ポンプ

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