JPH11251456A - 半導体メモリセル - Google Patents

半導体メモリセル

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JPH11251456A
JPH11251456A JP10050348A JP5034898A JPH11251456A JP H11251456 A JPH11251456 A JP H11251456A JP 10050348 A JP10050348 A JP 10050348A JP 5034898 A JP5034898 A JP 5034898A JP H11251456 A JPH11251456 A JP H11251456A
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transistor
memory cell
semiconductor memory
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JP10050348A
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Mikio Mukai
幹雄 向井
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Sony Corp
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Abstract

(57)【要約】 【課題】半導体メモリ素子が１つの半導体メモリセルを
形成すべき領域内に対向して配設された半導体メモリセ
ルを提供する。 【解決手段】半導体メモリセルは、導電体層10Aの第１
の主面MS1を含む領域に形成された、読み出し用トラ
ンジスタTR1A（Ｓ／Ｄ領域：領域SC4A，領域SC1、チャ
ネル形成領域CH1A領域SC3A）、スイッチ用トランジスタ
TR2A（Ｓ／Ｄ領域：領域SC4B，領域SC1、チャネル形成
領域CH2A：領域SC3B）、及び電流制御用接合型トランジ
スタ（ゲート領域：領域SC2A，領域SC3A、チャネル領
域：領域SC1）から成る第１の半導体メモリ素子と、第
２の主面MS2を含む領域に形成された、読み出し用ト
ランジスタTR1B（Ｓ／Ｄ領域：領域SC2A，領域SC3A、チ
ャネル形成領域CH1B：領域SC1）、スイッチ用トランジ
スタTR2B（Ｓ／Ｄ領域：領域SC2B，領域SC3 B、チャネル
形成領域CH2B：領域SC1）、及び電流制御用接合型トラ
ンジスタ（ゲート領域：領域SC2B，領域SC3B、チャネル
領域：領域SC1）から成る第２の半導体メモリ素子から
構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、読み出し用トラン
ジスタと書き込み用トランジスタと電流制御用接合型ト
ランジスタの少なくとも３つのトランジスタから成る半
導体メモリセル、あるいは、読み出し用トランジスタと
書き込み用トランジスタと電流制御用接合型トランジス
タと少なくとも１つのダイオードから成る半導体メモリ
セル、更には、読み出し用トランジスタと書き込み用ト
ランジスタと電流制御用接合型トランジスタと更に別の
書き込み用トランジスタの少なくとも４つのトランジス
タから成る半導体メモリセル、あるいは又、読み出し用
トランジスタと書き込み用トランジスタと電流制御用接
合型トランジスタと更に別の書き込み用トランジスタと
少なくとも１つのダイオードから成る半導体メモリセル
に関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図８９に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図９０参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
【０００３】また、半導体メモリセルを構成するトラン
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2（ソース／ドレイン領域に相当する）と、第２の半
導体領域ＳＣ3（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、スイッチ用トランジスタＴ
Ｒ2が構成される。また、第２の半導体領域ＳＣ3（チャ
ネル形成領域Ｃｈ1に相当する）と、第１の半導体領域
ＳＣ1（ソース／ドレイン領域に相当する）と、第２の
導電性領域ＳＣ4（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、情報蓄積用トランジスタＴ
Ｒ1が構成される。
【０００６】
【発明が解決しようとする課題】この半導体メモリセル
においては、情報の書き込み時、スイッチ用トランジス
タＴＲ2が導通し、その結果、情報は、情報蓄積用トラ
ンジスタＴＲ1のチャネル形成領域Ｃｈ1に電位あるいは
電荷の形態で蓄積される。情報の読み出し時、情報蓄積
用トランジスタＴＲ1においては、チャネル形成領域Ｃ
ｈ1に蓄積された電位あるいは電荷（情報）に依存し
て、導電ゲートＧから見た情報蓄積用トランジスタＴＲ
1のスレッショールド値が変化する。従って、情報の読
み出し時、適切に選定された電位を導電ゲートＧに印加
することによって、情報蓄積用トランジスタＴＲ1の情
報蓄積状態をチャネル電流の大小（０も含めて）で判定
することができる。この情報蓄積用トランジスタＴＲ1
の動作状態を検出することによって、情報の読み出しを
行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
【０００８】しかしながら、情報の読み出し時、第１の
半導体領域ＳＣ2と第２の半導体領域ＳＣ3とで挟まれた
第１の半導体領域ＳＣ1を流れる電流を制御する機構を
有していない。従って、導電ゲートＧによって情報蓄積
トランジスタＴＲ1に蓄積された情報を検出するとき、
第１の半導体領域ＳＣ1乃至第２の導電性領域ＳＣ4を流
れる電流のマージンが小さく、第２の配線（ビット線）
に接続し得る半導体メモリセルの数が制限されるという
問題がある。
【０００９】また、この半導体メモリセルにおいては、
情報蓄積用トランジスタＴＲ1とスイッチ用トランジス
タＴＲ2とを１つのトランジスタ素子に融合し、ほぼ１
つのトランジスタ素子の領域に半導体メモリセルを形成
することができる。しかしながら、半導体メモリセルの
集積度を更に増加させる場合、半導体メモリセルの数に
比例して面積が増加するため、一層高集積度の半導体メ
モリセルの製造といった要請を十分に満たすことは困難
である。
【００１０】従って、本発明の目的は、トランジスタの
動作が安定しており、メモリセルの蓄積情報読み出しウ
ィンドウ（電流差）が大きく、情報の書き込み／読み出
しを確実に行うことができ、しかも寸法を微小化するこ
とができる半導体メモリセル、あるいはロジック用の半
導体メモリセル、更には、読み出し用トランジスタと書
き込み用トランジスタと電流制御用接合型トランジスタ
の少なくとも３つのトランジスタから成る半導体メモリ
セル、あるいは、読み出し用トランジスタと書き込み用
トランジスタと電流制御用接合型トランジスタと少なく
とも１つのダイオードから成る半導体メモリセル、更に
は、読み出し用トランジスタと書き込み用トランジスタ
と電流制御用接合型トランジスタと更に別の書き込み用
トランジスタの少なくとも４つのトランジスタから成る
半導体メモリセル、あるいは又、読み出し用トランジス
タと書き込み用トランジスタと電流制御用接合型トラン
ジスタと更に別の書き込み用トランジスタと少なくとも
１つのダイオードから成る半導体メモリセル、これらの
各種のトランジスタやダイオードを融合して成る半導体
メモリセルであって、集積度を一層増加させ得る半導体
メモリセルを提供することにある。
【００１１】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、図
１にその原理図を示すように、対向して配置された２つ
の半導体メモリ素子から構成され、各半導体メモリ素子
は、読み出し用トランジスタと書き込み用トランジスタ
と電流制御用接合型トランジスタの３つのトランジスタ
から構成されている。即ち、第１及び第２の対向する２
つの主面を有する半導体層を備え、 第１導電形の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形の第１の書き込み用トランジスタＴＲ
2A、及び、第１導電形の第１の電流制御用接合型トラン
ジスタＴＲ3Aから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタＴ
Ｒ1B、第２導電形の第２の書き込み用トランジスタＴＲ
2B、及び、第１導電形の第２の電流制御用接合型トラン
ジスタＴＲ3Bから成る第２の半導体メモリ素子から構成
され、（イ）第１の主面から第２の主面に亙って該半導
体層に設けられた、第１導電形を有する半導体性の第１
の領域ＳＣ1、（ロ−１）第１の領域ＳＣ1の第１の主面
を含む表面領域に設けられ、第１の領域ＳＣ1と整流接
合を形成して接する半導体性若しくは導電性の第２Ａの
領域ＳＣ2A、（ロ−２）第１の領域ＳＣ1の第２の主面
を含む表面領域に設けられ、第１の領域ＳＣ1と整流接
合を形成して接する半導体性若しくは導電性の第２Ｂの
領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の主面
を含む表面領域に第２Ａの領域ＳＣ2 Aとは離間して設け
られ、第１導電形とは逆の第２導電形を有する半導体性
の第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ1の
第２の主面を含む表面領域に第２Ｂの領域ＳＣ2 Bとは離
間して設けられ、第２導電形を有する半導体性の第３Ｂ
の領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の
主面を含む表面領域に設けられ、第３Ａの領域ＳＣ3Aと
整流接合を形成して接する半導体性若しくは導電性の第
４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの領域ＳＣ3Bの第
２の主面を含む表面領域に設けられ、第３Ｂの領域ＳＣ
3Bと整流接合を形成して接する半導体性若しくは導電性
の第４Ｂの領域ＳＣ4B、（ホ−１）第１の主面に形成さ
れた第１のバリア層上に、第１の領域ＳＣ1と第４Ａの
領域ＳＣ4A、及び第２Ａの領域ＳＣ2Aと第３Ａの領域Ｓ
Ｃ3Aを橋渡すごとく設けられた第１の半導体メモリ素子
のゲート領域ＧA（Ｇ1A及びＧ2A）、並びに、（ホ−
２）第２の主面に形成された第２のバリア層上に、第１
の領域ＳＣ1と第４Ｂの領域ＳＣ4B、及び第２Ｂの領域
ＳＣ2Bと第３Ｂの領域ＳＣ3Bを橋渡すごとく設けられた
第２の半導体メモリ素子のゲート領域ＧB（Ｇ1B及びＧ
2B）、を有する半導体メモリセルである。そして、（Ａ
−１）第１の読み出し用トランジスタＴＲ1Aの一方のソ
ース／ドレイン領域は、第４Ａの領域ＳＣ4Aから構成さ
れ、（Ａ−２）第１の読み出し用トランジスタＴＲ1Aの
他方のソース／ドレイン領域は、第１の領域ＳＣ1の第
１の主面を含む表面領域から構成され、（Ａ−３）第１
の読み出し用トランジスタＴＲ1Aのチャネル形成領域Ｃ
Ｈ1Aは、第１の領域ＳＣ1の第１の主面を含む表面領域
と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域ＳＣ
3Aの第１の主面を含む表面領域から構成され、（ａ−
１）第２の読み出し用トランジスタＴＲ1Bの一方のソー
ス／ドレイン領域は、第４Ｂの領域ＳＣ4Bから構成さ
れ、（ａ−２）第２の読み出し用トランジスタＴＲ1Bの
他方のソース／ドレイン領域は、第１の領域ＳＣ1の第
２の主面を含む表面領域から構成され、（ａ−３）第２
の読み出し用トランジスタＴＲ1Bのチャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面を含む表面領域
と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ
3Bの第２の主面を含む表面領域から構成され、（Ｂ−
１）第１の書き込み用トランジスタＴＲ2Aの一方のソー
ス／ドレイン領域は、第２Ａの領域ＳＣ2Aから構成さ
れ、（Ｂ−２）第１の書き込み用トランジスタＴＲ2Aの
他方のソース／ドレイン領域は、第３Ａの領域ＳＣ3Aの
第１の主面を含む表面領域から構成され、（Ｂ−３）第
１の書き込み用トランジスタＴＲ2Aのチャネル形成領域
ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面を含む表面
領域と第２Ａの領域ＳＣ2Aとで挟まれた、第１の領域Ｓ
Ｃ1の第１の主面を含む表面領域から構成され、（ｂ−
１）第２の書き込み用トランジスタＴＲ2Bの一方のソー
ス／ドレイン領域は、第２Ｂの領域ＳＣ2Bから構成さ
れ、（ｂ−２）第２の書き込み用トランジスタＴＲ2Bの
他方のソース／ドレイン領域は、第３Ｂの領域ＳＣ3Bの
第２の主面を含む表面領域から構成され、（ｂ−３）第
２の書き込み用トランジスタＴＲ2Bのチャネル形成領域
ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面
領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面を含む表面領域から構成され、（Ｃ−
１）第１の電流制御用接合型トランジスタＴＲ3Aのゲー
ト領域は、第２Ａの領域ＳＣ2A及び第３Ａの領域ＳＣ3A
から構成され、（Ｃ−２）第１の電流制御用接合型トラ
ンジスタＴＲ3Aのチャネル領域ＣＨ３Ａは、第２Ａの領
域ＳＣ２Ａと第３Ａの領域ＳＣ3Aとで挟まれた第１の領
域ＳＣ1の部分から構成され、（ｃ−１）第２の電流制
御用接合型トランジスタＴＲ3Bのゲート領域は、第２Ｂ
の領域ＳＣ2B及び第３Ｂの領域ＳＣ3Bから構成され、
（ｃ−２）第２の電流制御用接合型トランジスタＴＲ3B
のチャネル領域ＣＨ3Bは、第２Ｂの領域ＳＣ2Bと第３Ｂ
の領域ＳＣ3Bとで挟まれた第１の領域ＳＣ1の部分から
構成され、（Ｄ）第１の半導体メモリ素子のゲート領域
ＧA（Ｇ1A及びＧ2A）は、メモリセル選択用の第１Ａの
配線に接続され、（ｄ）第２の半導体メモリ素子のゲー
ト領域ＧB（Ｇ1B及びＧ2B）は、メモリセル選択用の第
１Ｂの配線に接続され、（Ｅ）第２Ａの領域ＳＣ2Aは書
き込み情報設定線Ａに接続され、（ｅ）第２Ｂの領域Ｓ
Ｃ2Bは書き込み情報設定線Ｂに接続され、（Ｆ）第４Ａ
の領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接
続され、（ｆ）第４Ｂの領域ＳＣ4Bは、メモリセル選択
用の第２Ｂの配線に接続され、（Ｇ）第１の領域ＳＣ1
は、所定の電位に接続されていることを特徴とする。
【００１２】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルも、対向して配置された
２つの半導体メモリ素子から構成され、各半導体メモリ
素子は、読み出し用トランジスタと書き込み用トランジ
スタと電流制御用接合型トランジスタの３つのトランジ
スタから構成されている。本発明の第２の態様に係る半
導体メモリセルが第１の態様に係る半導体メモリセルと
相違する点は、電流制御用接合型トランジスタを構成す
る領域が相違している点、第４Ａの領域ＳＣ4A及び第４
Ｂの領域ＳＣ4Bが半導体性の領域から構成されている
点、第５Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bが設け
られている点にある。
【００１３】即ち、本発明の第２の態様に係る半導体メ
モリセルは、図５に原理図を示すように、第１及び第２
の対向する２つの主面を有する半導体層を備え、 第１導電形の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形の第１の書き込み用トランジスタＴＲ
2A、及び、第１導電形の第１の電流制御用接合型トラン
ジスタＴＲ4Aから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタＴ
Ｒ1B、第２導電形の第２の書き込み用トランジスタＴＲ
2B、及び、第１導電形の第２の電流制御用接合型トラン
ジスタＴＲ4Bから成る第２の半導体メモリ素子から構成
され、（イ）第１の主面から第２の主面に亙って該半導
体層に設けられた、第１導電形を有する半導体性の第１
の領域ＳＣ1、（ロ−１）第１の領域ＳＣ1の第１の主面
を含む表面領域に設けられ、第１の領域ＳＣ1と整流接
合を形成して接する半導体性若しくは導電性の第２Ａの
領域ＳＣ2A、（ロ−２）第１の領域ＳＣ1の第２の主面
を含む表面領域に設けられ、第１の領域ＳＣ1と整流接
合を形成して接する半導体性若しくは導電性の第２Ｂの
領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の主面
を含む表面領域に第２Ａの領域ＳＣ2 Aとは離間して設け
られ、第１導電形とは逆の第２導電形を有する半導体性
の第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ1の
第２の主面を含む表面領域に第２Ｂの領域ＳＣ2 Bとは離
間して設けられ、第２導電形を有する半導体性の第３Ｂ
の領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の
主面を含む表面領域に設けられ、第１導電形を有する半
導体性の第４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの領域
ＳＣ3Bの第２の主面を含む表面領域に設けられ、第１導
電形を有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−
１）第４Ａの領域ＳＣ4Aの第１の主面を含む表面領域に
設けられ、第４Ａの領域ＳＣ4Aと整流接合を形成して接
する半導体性若しくは導電性の第５Ａの領域ＳＣ5A、
（ホ−２）第４Ｂの領域ＳＣ4Bの第２の主面を含む表面
領域に設けられ、第４Ｂの領域ＳＣ4Bと整流接合を形成
して接する半導体性若しくは導電性の第５Ｂの領域ＳＣ
5B、（ヘ−１）第１の主面に形成された第１のバリア層
上に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第
２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3Aを橋渡すごとく
設けられた第１の半導体メモリ素子のゲート領域Ｇ
A（Ｇ1A及びＧ2A）、並びに、（ヘ−２）第２の主面に
形成された第２のバリア層上に、第１の領域ＳＣ1と第
４Ｂの領域ＳＣ4B、及び第２Ｂの領域ＳＣ2Bと第３Ｂの
領域ＳＣ3Bを橋渡すごとく設けられた第２の半導体メモ
リ素子のゲート領域ＧB（Ｇ1B及びＧ2B）、を有する半
導体メモリセルである。そして、（Ａ−１）第１の読み
出し用トランジスタＴＲ1Aの一方のソース／ドレイン領
域は、第４Ａの領域ＳＣ4Aから構成され、（Ａ−２）第
１の読み出し用トランジスタＴＲ1Aの他方のソース／ド
レイン領域は、第１の領域ＳＣ1の第１の主面を含む表
面領域から構成され、（Ａ−３）第１の読み出し用トラ
ンジスタＴＲ1Aのチャネル形成領域ＣＨ1Aは、第１の領
域ＳＣ1の第１の主面を含む表面領域と第４Ａの領域Ｓ
Ｃ4Aとで挟まれた、第３Ａの領域ＳＣ3Aの第１の主面を
含む表面領域から構成され、（ａ−１）第２の読み出し
用トランジスタＴＲ1Bの一方のソース／ドレイン領域
は、第４Ｂの領域ＳＣ4Bから構成され、（ａ−２）第２
の読み出し用トランジスタＴＲ1Bの他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面を含む表面
領域から構成され、（ａ−３）第２の読み出し用トラン
ジスタＴＲ1Bのチャネル形成領域ＣＨ1Bは、第１の領域
ＳＣ1の第２の主面を含む表面領域と第４Ｂの領域ＳＣ
4Bとで挟まれた、第３Ｂの領域ＳＣ3Bの第２の主面を含
む表面領域から構成され、（Ｂ−１）第１の書き込み用
トランジスタＴＲ2Aの一方のソース／ドレイン領域は、
第２Ａの領域ＳＣ2Aから構成され、（Ｂ−２）第１の書
き込み用トランジスタＴＲ2Aの他方のソース／ドレイン
領域は、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領
域から構成され、（Ｂ−３）第１の書き込み用トランジ
スタＴＲ2Aのチャネル形成領域ＣＨ2Aは、第３Ａの領域
ＳＣ3Aの第１の主面を含む表面領域と第２Ａの領域ＳＣ
2Aとで挟まれた、第１の領域ＳＣ1の第１の主面を含む
表面領域から構成され、（ｂ−１）第２の書き込み用ト
ランジスタＴＲ2Bの一方のソース／ドレイン領域は、第
２Ｂの領域ＳＣ2Bから構成され、（ｂ−２）第２の書き
込み用トランジスタＴＲ2Bの他方のソース／ドレイン領
域は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域
から構成され、（ｂ−３）第２の書き込み用トランジス
タＴＲ2Bのチャネル形成領域ＣＨ2Bは、第３Ｂの領域Ｓ
Ｃ3Bの第２の主面を含む表面領域と第２Ｂの領域ＳＣ2B
とで挟まれた、第１の領域ＳＣ1の第２の主面を含む表
面領域から構成され、（Ｃ−１）第１の電流制御用接合
型トランジスタＴＲ4Aのゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）第１の電流
制御用接合型トランジスタＴＲ4Aのチャネル領域ＣＨ4A
は、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3Aの該部分
とで挟まれた第４Ａの領域ＳＣ4Aの一部から構成され、
（Ｃ−３）第１の電流制御用接合型トランジスタＴＲ4A
のソース／ドレイン領域は、第１の電流制御用接合型ト
ランジスタＴＲ4Aのチャネル領域ＣＨ4Aの両端から延び
る第４Ａの領域ＳＣ4Aから構成され、（ｃ−１）第２の
電流制御用接合型トランジスタＴＲ4Bのゲート領域は、
第５Ｂの領域ＳＣ5B、及び、該第５Ｂの領域ＳＣ5Bと対
向する第３Ｂの領域ＳＣ3Bの部分から構成され、（ｃ−
２）第２の電流制御用接合型トランジスタＴＲ4Bのチャ
ネル領域ＣＨ4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域
ＳＣ3Bの該部分とで挟まれた第４Ｂの領域ＳＣ4Bの一部
から構成され、（ｃ−３）第２の電流制御用接合型トラ
ンジスタＴＲ4Bのソース／ドレイン領域は、第２の電流
制御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4B
の両端から延びる第４Ｂの領域ＳＣ4Bから構成され、
（Ｄ）第１の半導体メモリ素子のゲート領域ＧA（Ｇ1A
及びＧ2A）は、メモリセル選択用の第１Ａの配線に接続
され、（ｄ）第２の半導体メモリ素子のゲート領域ＧB
（Ｇ1B及びＧ2B）は、メモリセル選択用の第１Ｂの配線
に接続され、（Ｅ）第２Ａの領域ＳＣ2Aは書き込み情報
設定線Ａに接続され、（ｅ）第２Ｂの領域ＳＣ2Bは書き
込み情報設定線Ｂに接続され、（Ｆ）第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続され、
（ｆ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第２
Ｂの配線に接続され、（Ｇ）第１の領域ＳＣ1は、所定
の電位に接続され、（Ｈ）第５Ａの領域ＳＣ5Aは書き込
み情報設定線Ａに接続され、（ｈ）第５Ｂの領域ＳＣ5B
は書き込み情報設定線Ｂに接続されていることを特徴と
する。
【００１４】また、本発明の第２の態様に係る半導体メ
モリセルにおいては、原理図を図９に示すように、第１
の半導体メモリ素子は、第１導電形の第３の電流制御用
接合型トランジスタＴＲ5Aを更に備え、第２の半導体メ
モリ素子は、第１導電形の第４の電流制御用接合型トラ
ンジスタＴＲ5Bを更に備え、（Ｉ−１）第３の電流制御
用接合型トランジスタＴＲ5Aのゲート領域は、第２Ａの
領域ＳＣ2A及び第３Ａの領域ＳＣ3Aから構成され、（Ｉ
−２）第３の電流制御用接合型トランジスタＴＲ5Aのチ
ャネル領域ＣＨ5Aは、第２Ａの領域ＳＣ2Aと第３Ａの領
域ＳＣ3Aとで挟まれた第１の領域ＳＣ1の部分から構成
され、（ｉ−１）第４の電流制御用接合型トランジスタ
ＴＲ5Bのゲート領域は、第２Ｂの領域ＳＣ2B及び第３Ｂ
の領域ＳＣ3Bから構成され、（ｉ−２）第４の電流制御
用接合型トランジスタＴＲ5Bのチャネル領域ＣＨ5Bは、
第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bとで挟まれた
第１の領域ＳＣ1の部分から構成されている態様とする
こともできる。
【００１５】あるいは又、本発明の第２の態様に係る半
導体メモリセルにおいては、原理図を図１３に示すよう
に、前記第５Ａの領域ＳＣ5Aは、書き込み情報設定線Ａ
に接続に接続される代わりに、第３Ａの領域ＳＣ3Aに接
続され、前記第５Ｂの領域ＳＣ5Bは、書き込み情報設定
線Ｂに接続に接続される代わりに、第３Ｂの領域ＳＣ3B
に接続されている態様とすることもできる。尚、かかる
態様を、本発明の第２Ａの態様と呼ぶ場合がある。
【００１６】尚、本発明の第２Ａの態様に係る半導体メ
モリセルにおいては、原理図を図１８に示すように、第
１の半導体メモリ素子は、第１導電形の第３の電流制御
用接合型トランジスタＴＲ5Aを更に備え、第２の半導体
メモリ素子は、第１導電形の第４の電流制御用接合型ト
ランジスタＴＲ5Bを更に備え、（Ｉ−１）第３の電流制
御用接合型トランジスタＴＲ5Aのゲート領域は、第２Ａ
の領域ＳＣ2A及び第３Ａの領域ＳＣ3Aから構成され、
（Ｉ−２）第３の電流制御用接合型トランジスタＴＲ5A
のチャネル領域ＣＨ5Aは、第２Ａの領域ＳＣ2Aと第３Ａ
の領域ＳＣ3Aとで挟まれた第１の領域ＳＣ1の部分から
構成され、（ｉ−１）第４の電流制御用接合型トランジ
スタＴＲ5Bのゲート領域は、第２Ｂの領域ＳＣ2B及び第
３Ｂの領域ＳＣ3Bから構成され、（ｉ−２）第４の電流
制御用接合型トランジスタＴＲ5Bのチャネル領域ＣＨ5B
は、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bとで挟ま
れた第１の領域ＳＣ1の部分から構成されている態様と
することもできる。
【００１７】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、原理図を図２２に示
すように、対向して配置された２つの半導体メモリ素子
から構成され、各半導体メモリ素子は、読み出し用トラ
ンジスタと書き込み用トランジスタと電流制御用接合型
トランジスタと更に別の書き込み用トランジスタの４つ
のトランジスタから構成されている。即ち、第１及び第
２の対向する２つの主面を有する半導体層を備え、 第１導電形の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形の第１の書き込み用トランジスタＴＲ
2A、第１導電形の第１の電流制御用接合型トランジスタ
ＴＲ4A、及び、第２導電形の第３の書き込み用トランジ
スタＴＲ6Aから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタＴ
Ｒ1B、第２導電形の第２の書き込み用トランジスタＴＲ
2B、第１導電形の第２の電流制御用接合型トランジスタ
ＴＲ4B、及び、第２導電形の第４の書き込み用トランジ
スタＴＲ6Bから成る第２の半導体メモリ素子から構成さ
れ、（イ）第１の主面から第２の主面に亙って該半導体
層に設けられた、第１導電形を有する半導体性の第１の
領域ＳＣ1、（ロ−１）第１の領域ＳＣ1の第１の主面を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する半導体性若しくは導電性の第２Ａの領
域ＳＣ2A、（ロ−２）第１の領域ＳＣ1の第２の主面を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する半導体性若しくは導電性の第２Ｂの領
域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の主面を
含む表面領域に第２Ａの領域ＳＣ2 Aとは離間して設けら
れ、第１導電形とは逆の第２導電形を有する半導体性の
第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ1の第
２の主面を含む表面領域に第２Ｂの領域ＳＣ2 Bとは離間
して設けられ、第２導電形を有する半導体性の第３Ｂの
領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主
面を含む表面領域に設けられ、第１導電形を有する半導
体性の第４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの領域Ｓ
Ｃ3Bの第２の主面を含む表面領域に設けられ、第１導電
形を有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−１）
第４Ａの領域ＳＣ4Aの第１の主面を含む表面領域に設け
られ、第４Ａの領域ＳＣ4Aと整流接合を形成して接する
半導体性若しくは導電性の第５Ａの領域ＳＣ5A、（ホ−
２）第４Ｂの領域ＳＣ4Bの第２の主面を含む表面領域に
設けられ、第４Ｂの領域ＳＣ4Bと整流接合を形成して接
する半導体性若しくは導電性の第５Ｂの領域ＳＣ5B、
（ヘ−１）第１の主面に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、第２Ａの
領域ＳＣ2Aと第３Ａの領域ＳＣ3A、及び第３Ａの領域Ｓ
Ｃ3Aと第５Ａの領域ＳＣ5Aを橋渡すごとく設けられた第
１の半導体メモリ素子のゲート領域ＧA（Ｇ1A、Ｇ2A及
びＧ6A）、並びに、（ヘ−２）第２の主面に形成された
第２のバリア層上に、第１の領域ＳＣ1と第４Ｂの領域
ＳＣ4B、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3B、及
び第３Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5Bを橋渡すご
とく設けられた第２の半導体メモリ素子のゲート領域Ｇ
B（Ｇ1B、Ｇ2A及びＧ6B）、を有する半導体メモリセル
である。そして、（Ａ−１）第１の読み出し用トランジ
スタＴＲ1Aの一方のソース／ドレイン領域は、第４Ａの
領域ＳＣ4Aから構成され、（Ａ−２）第１の読み出し用
トランジスタＴＲ1Aの他方のソース／ドレイン領域は、
第１の領域ＳＣ1の第１の主面を含む表面領域から構成
され、（Ａ−３）第１の読み出し用トランジスタＴＲ1A
のチャネル形成領域ＣＨ1Aは、第１の領域ＳＣ1の第１
の主面を含む表面領域と第４Ａの領域ＳＣ4Aとで挟まれ
た、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領域か
ら構成され、（ａ−１）第２の読み出し用トランジスタ
ＴＲ1Bの一方のソース／ドレイン領域は、第４Ｂの領域
ＳＣ4Bから構成され、（ａ−２）第２の読み出し用トラ
ンジスタＴＲ1Bの他方のソース／ドレイン領域は、第１
の領域ＳＣ1の第２の主面を含む表面領域から構成さ
れ、（ａ−３）第２の読み出し用トランジスタＴＲ1Bの
チャネル形成領域ＣＨ1Bは、第１の領域ＳＣ1の第２の
主面を含む表面領域と第４Ｂの領域ＳＣ4Bとで挟まれ
た、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域か
ら構成され、（Ｂ−１）第１の書き込み用トランジスタ
ＴＲ2Aの一方のソース／ドレイン領域は、第２Ａの領域
ＳＣ2Aから構成され、（Ｂ−２）第１の書き込み用トラ
ンジスタＴＲ2Aの他方のソース／ドレイン領域は、第３
Ａの領域ＳＣ3Aの第１の主面を含む表面領域から構成さ
れ、（Ｂ−３）第１の書き込み用トランジスタＴＲ2Aの
チャネル形成領域ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１
の主面を含む表面領域と第２Ａの領域ＳＣ2Aとで挟まれ
た、第１の領域ＳＣ1の第１の主面を含む表面領域から
構成され、（ｂ−１）第２の書き込み用トランジスタＴ
Ｒ2Bの一方のソース／ドレイン領域は、第２Ｂの領域Ｓ
Ｃ2Bから構成され、（ｂ−２）第２の書き込み用トラン
ジスタＴＲ2Bの他方のソース／ドレイン領域は、第３Ｂ
の領域ＳＣ3Bの第２の主面を含む表面領域から構成さ
れ、（ｂ−３）第２の書き込み用トランジスタＴＲ2Bの
チャネル形成領域ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２
の主面を含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれ
た、第１の領域ＳＣ1の第２の主面を含む表面領域から
構成され、（Ｃ−１）第１の電流制御用接合型トランジ
スタＴＲ4Aのゲート領域は、第５Ａの領域ＳＣ5A、及
び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの領域ＳＣ
3Aの部分から構成され、（Ｃ−２）第１の電流制御用接
合型トランジスタＴＲ4Aのチャネル領域ＣＨ4Aは、第５
Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3Aの該部分とで挟ま
れた第４Ａの領域ＳＣ4Aの一部から構成され、（Ｃ−
３）第１の電流制御用接合型トランジスタＴＲ4Aのソー
ス／ドレイン領域は、第１の電流制御用接合型トランジ
スタＴＲ4Aのチャネル領域ＣＨ4Aの両端から延びる第４
Ａの領域ＳＣ4Aから構成され、（ｃ−１）第２の電流制
御用接合型トランジスタＴＲ4Bのゲート領域は、第５Ｂ
の領域ＳＣ5B、及び、該第５Ｂの領域ＳＣ5Bと対向する
第３Ｂの領域ＳＣ3Bの部分から構成され、（ｃ−２）第
２の電流制御用接合型トランジスタＴＲ4Bのチャネル領
域ＣＨ4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3B
の該部分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構
成され、（ｃ−３）第２の電流制御用接合型トランジス
タＴＲ4Bのソース／ドレイン領域は、第２の電流制御用
接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの両端
から延びる第４Ｂの領域ＳＣ4Bから構成され、（Ｄ−
１）第３の書き込み用トランジスタＴＲ6Aの一方のソー
ス／ドレイン領域は、第１の読み出し用トランジスタＴ
Ｒ1Aのチャネル形成領域ＣＨ1Aに相当する第３Ａの領域
ＳＣ3Aの該表面領域から構成され、（Ｄ−２）第３の書
き込み用トランジスタＴＲ6Aの他方のソース／ドレイン
領域は、第５Ａの領域ＳＣ5Aから構成され、（Ｄ−３）
第３の書き込み用トランジスタＴＲ6Aのチャネル形成領
域ＣＨ6Aは、第１の読み出し用トランジスタＴＲ1Aの一
方のソース／ドレイン領域に相当する第４Ａの領域ＳＣ
4Aの表面領域から構成され、（ｄ−１）第４の書き込み
用トランジスタＴＲ6Bの一方のソース／ドレイン領域
は、第２の読み出し用トランジスタＴＲ1Bのチャネル形
成領域ＣＨ1Bに相当する第３Ｂの領域ＳＣ3Bの該表面領
域から構成され、（ｄ−２）第４の書き込み用トランジ
スタＴＲ6Bの他方のソース／ドレイン領域は、第５Ｂの
領域ＳＣ5Bから構成され、（ｄ−３）第４の書き込み用
トランジスタＴＲ6Bのチャネル形成領域ＣＨ6Bは、第２
の読み出し用トランジスタＴＲ1Bの一方のソース／ドレ
イン領域に相当する第４Ｂの領域ＳＣ4Bの表面領域から
構成され、（Ｅ）第１の半導体メモリ素子のゲート領域
ＧA（Ｇ1A、Ｇ2A及びＧ6A）は、メモリセル選択用の第
１Ａの配線に接続され、（ｅ）第２の半導体メモリ素子
のゲート領域ＧB（Ｇ1B、Ｇ2B及びＧ6B）は、メモリセ
ル選択用の第１Ｂの配線に接続され、（Ｆ）第２Ａの領
域ＳＣ2Aは書き込み情報設定線Ａに接続され、（ｆ）第
２Ｂの領域ＳＣ2Bは書き込み情報設定線Ｂに接続され、
（Ｇ）第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２
Ａの配線に接続され、（ｇ）第４Ｂの領域ＳＣ4Bは、メ
モリセル選択用の第２Ｂの配線に接続され、（Ｈ）第１
の領域ＳＣ1は、所定の電位に接続されていることを特
徴とする。
【００１８】本発明の第３の態様に係る半導体メモリセ
ルにおいては、原理図を図２７に示すように、第１の半
導体メモリ素子は、第１導電形の第３の電流制御用接合
型トランジスタＴＲ5Aを更に備え、第２の半導体メモリ
素子は、第１導電形の第４の電流制御用接合型トランジ
スタＴＲ5Bを更に備え、（Ｉ−１）第３の電流制御用接
合型トランジスタＴＲ5Aのゲート領域は、第２Ａの領域
ＳＣ2A及び第３Ａの領域ＳＣ3Aから構成され、（Ｉ−
２）第３の電流制御用接合型トランジスタＴＲ5Aのチャ
ネル領域ＣＨ5Aは、第２Ａの領域ＳＣ2Aと第３Ａの領域
ＳＣ3Aとで挟まれた第１の領域ＳＣ1の部分から構成さ
れ、（ｉ−１）第４の電流制御用接合型トランジスタＴ
Ｒ5Bのゲート領域は、第２Ｂの領域ＳＣ2B及び第３Ｂの
領域ＳＣ3Bから構成され、（ｉ−２）第４の電流制御用
接合型トランジスタＴＲ5Bのチャネル領域ＣＨ5Bは、第
２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bとで挟まれた第
１の領域ＳＣ1の部分から構成されている態様とするこ
ともできる。
【００１９】各種の変形を含む本発明の第１〜第３の態
様に係る半導体メモリセルにおいては、第４Ａの領域Ｓ
Ｃ4Aは、メモリセル選択用の第２Ａの配線に接続される
代わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ
4Bは、メモリセル選択用の第２Ｂの配線に接続される代
わりに、所定の電位Ｂに接続され、第１の領域ＳＣ
1は、所定の電位に接続される代わりに、メモリセル選
択用の第２の配線に接続されている構成とすることもで
きる。
【００２０】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、原理図を図３１に示
すように、対向して配置された２つの半導体メモリ素子
から構成され、各半導体メモリ素子は、読み出し用トラ
ンジスタと書き込み用トランジスタと電流制御用接合型
トランジスタの３つのトランジスタ、及び１つのダイオ
ードから構成されており、これらの半導体メモリ素子の
構造は第２の態様に係る半導体メモリセルにおける半導
体メモリ素子の構造と類似している。即ち、第１及び第
２の対向する２つの主面を有する半導体層を備え、 第１導電形の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形の第１の書き込み用トランジスタＴＲ
2A、第１導電形の第１の電流制御用接合型トランジスタ
ＴＲ4A、及び、第１のダイオードＤAから成る第１の半
導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタＴ
Ｒ1B、第２導電形の第２の書き込み用トランジスタＴＲ
2B、第１導電形の第２の電流制御用接合型トランジスタ
ＴＲ4B、及び、第２のダイオードＤBから成る第２の半
導体メモリ素子から構成され、（イ）第１の主面から第
２の主面に亙って該半導体層に設けられた、第１導電形
を有する半導体性の第１の領域ＳＣ1、（ロ−１）第１
の領域ＳＣ1の第１の主面を含む表面領域に設けられ、
第１の領域ＳＣ1と整流接合を形成して接する半導体性
若しくは導電性の第２Ａの領域ＳＣ2A、（ロ−２）第１
の領域ＳＣ1の第２の主面を含む表面領域に設けられ、
第１の領域ＳＣ1と整流接合を形成して接する半導体性
若しくは導電性の第２Ｂの領域ＳＣ2B、（ハ−１）第１
の領域ＳＣ1の第１の主面を含む表面領域に第２Ａの領
域ＳＣ2 Aとは離間して設けられ、第１導電形とは逆の第
２導電形を有する半導体性の第３Ａの領域ＳＣ3A、（ハ
−２）第１の領域ＳＣ1の第２の主面を含む表面領域に
第２Ｂの領域ＳＣ2 Bとは離間して設けられ、第２導電形
を有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第
３Ａの領域ＳＣ3Aの第１の主面を含む表面領域に設けら
れ、第１導電形を有する半導体性の第４Ａの領域Ｓ
Ｃ4A、（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面を含
む表面領域に設けられ、第１導電形を有する半導体性の
第４Ｂの領域ＳＣ4B、（ホ−１）第４Ａの領域ＳＣ4Aの
第１の主面を含む表面領域に設けられ、第４Ａの領域Ｓ
Ｃ4Aと整流接合を形成して接する半導体性若しくは導電
性の第５Ａの領域ＳＣ5A、（ホ−２）第４Ｂの領域ＳＣ
4Bの第２の主面を含む表面領域に設けられ、第４Ｂの領
域ＳＣ4Bと整流接合を形成して接する半導体性若しくは
導電性の第５Ｂの領域ＳＣ5B、（ヘ−１）第１の主面に
形成された第１のバリア層上に、第１の領域ＳＣ1と第
４Ａの領域ＳＣ4A、及び第２Ａの領域ＳＣ2Aと第３Ａの
領域ＳＣ3Aを橋渡すごとく設けられた第１の半導体メモ
リ素子のゲート領域ＧA（Ｇ1A及びＧ2A）、並びに、
（ヘ−２）第２の主面に形成された第２のバリア層上
に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、及び第２
Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bを橋渡すごとく設
けられた第２の半導体メモリ素子のゲート領域ＧB（Ｇ
1B及びＧ2B）、を有する半導体メモリセルである。そし
て、（Ａ−１）第１の読み出し用トランジスタＴＲ1Aの
一方のソース／ドレイン領域は、第４Ａの領域ＳＣ4Aか
ら構成され、（Ａ−２）第１の読み出し用トランジスタ
ＴＲ1Aの他方のソース／ドレイン領域は、第１の領域Ｓ
Ｃ1の第１の主面を含む表面領域から構成され、（Ａ−
３）第１の読み出し用トランジスタＴＲ1Aのチャネル形
成領域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面を含む表面領域から構成され、
（ａ−１）第２の読み出し用トランジスタＴＲ1Bの一方
のソース／ドレイン領域は、第４Ｂの領域ＳＣ4Bから構
成され、（ａ−２）第２の読み出し用トランジスタＴＲ
1Bの他方のソース／ドレイン領域は、第１の領域ＳＣ1
の第２の主面を含む表面領域から構成され、（ａ−３）
第２の読み出し用トランジスタＴＲ1Bのチャネル形成領
域ＣＨ1Bは、第１の領域ＳＣ1の第２の主面を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面を含む表面領域から構成され、（Ｂ
−１）第１の書き込み用トランジスタＴＲ2Aの一方のソ
ース／ドレイン領域は、第２Ａの領域ＳＣ2Aから構成さ
れ、（Ｂ−２）第１の書き込み用トランジスタＴＲ2Aの
他方のソース／ドレイン領域は、第３Ａの領域ＳＣ3Aの
第１の主面を含む表面領域から構成され、（Ｂ−３）第
１の書き込み用トランジスタＴＲ2Aのチャネル形成領域
ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面を含む表面
領域と第２Ａの領域ＳＣ2Aとで挟まれた、第１の領域Ｓ
Ｃ1の第１の主面を含む表面領域から構成され、（ｂ−
１）第２の書き込み用トランジスタＴＲ2Bの一方のソー
ス／ドレイン領域は、第２Ｂの領域ＳＣ2Bから構成さ
れ、（ｂ−２）第２の書き込み用トランジスタＴＲ2Bの
他方のソース／ドレイン領域は、第３Ｂの領域ＳＣ3Bの
第２の主面を含む表面領域から構成され、（ｂ−３）第
２の書き込み用トランジスタＴＲ2Bのチャネル形成領域
ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面
領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１の領域Ｓ
Ｃ1の第２の主面を含む表面領域から構成され、（Ｃ−
１）第１の電流制御用接合型トランジスタＴＲ4Aのゲー
ト領域は、第５Ａの領域ＳＣ5A、及び、該第５Ａの領域
ＳＣ5Aと対向する第３Ａの領域ＳＣ3Aの部分から構成さ
れ、（Ｃ−２）第１の電流制御用接合型トランジスタＴ
Ｒ4Aのチャネル領域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第
３Ａの領域ＳＣ3Aの該部分とで挟まれた第４Ａの領域Ｓ
Ｃ4Aの一部から構成され、（Ｃ−３）第１の電流制御用
接合型トランジスタＴＲ4Aのソース／ドレイン領域は、
第１の電流制御用接合型トランジスタＴＲ4Aのチャネル
領域ＣＨ4Aの両端から延びる第４Ａの領域ＳＣ4Aから構
成され、（ｃ−１）第２の電流制御用接合型トランジス
タＴＲ4Bのゲート領域は、第５Ｂの領域ＳＣ5B、及び、
該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域ＳＣ3Bの
部分から構成され、（ｃ−２）第２の電流制御用接合型
トランジスタＴＲ4Bのチャネル領域ＣＨ4Bは、第５Ｂの
領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部分とで挟まれた
第４Ｂの領域ＳＣ4Bの一部から構成され、（ｃ−３）第
２の電流制御用接合型トランジスタＴＲ4Bのソース／ド
レイン領域は、第２の電流制御用接合型トランジスタＴ
Ｒ4Bのチャネル領域ＣＨ4Bの両端から延びる第４Ｂの領
域ＳＣ4Bから構成され、（Ｄ）第１のダイオードＤ
Aは、第２Ａの領域ＳＣ2Aと第１の領域ＳＣ1から構成さ
れ、（ｄ）第２のダイオードＤBは、第２Ｂの領域ＳＣ
2Bと第１の領域ＳＣ1から構成され、（Ｅ）第１の半導
体メモリ素子のゲート領域ＧA（Ｇ1A及びＧ2A）は、メ
モリセル選択用の第１Ａの配線に接続され、（ｅ）第２
の半導体メモリ素子のゲート領域ＧB（Ｇ1B及びＧ2B）
は、メモリセル選択用の第１Ｂの配線に接続され、
（Ｆ）第２Ａの領域ＳＣ2Aは書き込み情報設定線Ａに接
続され、（ｆ）第２Ｂの領域ＳＣ2Bは書き込み情報設定
線Ｂに接続され、（Ｇ）第４Ａの領域ＳＣ4Aは、メモリ
セル選択用の第２Ａの配線に接続され、（ｇ）第４Ｂの
領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接続
され、（Ｈ）第５Ａの領域ＳＣ5Aは書き込み情報設定線
Ａに接続され、（ｈ）第５Ｂの領域ＳＣ5Bは書き込み情
報設定線Ｂに接続されていることを特徴とする。
【００２１】また、本発明の第４の態様に係る半導体メ
モリセルにおいては、原理図を図３５に示すように、第
１の領域ＳＣ1の第１の主面を含む表面領域に設けられ
た導電性の第６Ａの領域ＳＣ6A、及び、第１の領域ＳＣ
1の第２の主面を含む表面領域に設けられた導電性の第
６Ｂの領域ＳＣ6Bを更に備え、第１のダイオードは、第
１の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成される
代わりに、第１の領域ＳＣ1及び第６Ａの領域ＳＣ6Aか
ら構成されたショットキダイオードＤSAから成り、第２
のダイオードは、第１の領域ＳＣ1及び第２Ｂの領域Ｓ
Ｃ2Bから構成される代わりに、第１の領域ＳＣ1及び第
６Ｂの領域ＳＣ6Bから構成されたショットキダイオード
ＤSBから成る構成とすることもできる。
【００２２】あるいは又、本発明の第４の態様に係る半
導体メモリセルにおいては、原理図を図３９に示すよう
に、書き込み情報設定線Ａ及び書き込み情報設定線Ｂは
共通であり、第１の主面から第２の主面に亙って前記半
導体層に設けられ、第１の領域ＳＣ1と接する導電性の
第６の領域ＳＣ6を更に備え、第１のダイオード並びに
第２のダイオードは、第１の領域ＳＣ1及び第２Ａの領
域ＳＣ2A、並びに、第１の領域ＳＣ1及び第２Ｂの領域
ＳＣ2Bから構成される代わりに、第１の領域ＳＣ1及び
第６の領域ＳＣ6から構成されたショットキダイオード
ＤSから成る構成とすることもできる。
【００２３】更には、本発明の第４の態様に係る半導体
メモリセルにおいては、原理図を図４３に示すように、
前記第５Ａの領域ＳＣ5Aは、書き込み情報設定線Ａに接
続に接続される代わりに、第３Ａの領域ＳＣ3Aに接続さ
れ、前記第５Ｂの領域ＳＣ5Bは、書き込み情報設定線Ｂ
に接続に接続される代わりに、第３Ｂの領域ＳＣ3Bに接
続されている態様とすることもできる。尚、このような
態様を、本発明の第４Ａの態様と呼ぶ場合がある。
【００２４】本発明の第４Ａの態様に係る半導体メモリ
セルにおいては、原理図を図４７に示すように、第１の
領域ＳＣ1の第１の主面を含む表面領域に設けられた導
電性の第６Ａの領域ＳＣ6A、及び、第１の領域ＳＣ1の
第２の主面を含む表面領域に設けられた導電性の第６Ｂ
の領域ＳＣ6Bを更に備え、第１のダイオードは、第１の
領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成される代わ
りに、第１の領域ＳＣ1及び第６Ａの領域ＳＣ6Aから構
成されたショットキダイオードＤSAから成り、第２のダ
イオードは、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ2B
から構成される代わりに、第１の領域ＳＣ1及び第６Ｂ
の領域ＳＣ6Bから構成されたショットキダイオードＤSB
から成る構成とすることもできる。
【００２５】あるいは又、本発明の第４Ａの態様に係る
半導体メモリセルにおいては、原理図を図５１に示すよ
うに、書き込み情報設定線Ａ及び書き込み情報設定線Ｂ
は共通であり、第１の主面から第２の主面に亙って前記
半導体層に設けられ、第１の領域ＳＣ1と接する導電性
の第６の領域ＳＣ6を更に備え、第１のダイオード並び
に第２のダイオードは、第１の領域ＳＣ1及び第２Ａの
領域ＳＣ2A、並びに、第１の領域ＳＣ1及び第２Ｂの領
域ＳＣ2Bから構成される代わりに、第１の領域ＳＣ1及
び第６の領域ＳＣ6から構成されたショットキダイオー
ドＤSから成る構成とすることができる。
【００２６】上記の目的を達成するための本発明の第５
の態様に係る半導体メモリセルは、原理図を図５５に示
すように、対向して配置された２つの半導体メモリ素子
から構成され、各半導体メモリ素子は、読み出し用トラ
ンジスタと書き込み用トランジスタと電流制御用接合型
トランジスタと更に別の書き込み用トランジスタの４つ
のトランジスタ、及び１つのダイオードから構成されて
おり、これらの半導体メモリ素子の構造は第３の態様に
係る半導体メモリセルにおける半導体メモリ素子の構造
と類似している。即ち、第１及び第２の対向する２つの
主面を有する半導体層を備え、 第１導電形の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形の第１の書き込み用トランジスタＴＲ
2A、第１導電形の第１の電流制御用接合型トランジスタ
ＴＲ4A、第２導電形の第３の書き込み用トランジスタＴ
Ｒ6A、及び、第１のダイオードＤAから成る第１の半導
体メモリ素子と、 第１導電形の第２の読み出し用トランジスタＴ
Ｒ1B、第２導電形の第２の書き込み用トランジスタＴＲ
2B、第１導電形の第２の電流制御用接合型トランジスタ
ＴＲ4B、第２導電形の第４の書き込み用トランジスタＴ
Ｒ6B、及び、第２のダイオードＤBから成る第２の半導
体メモリ素子から構成され、（イ）第１の主面から第２
の主面に亙って該半導体層に設けられた、第１導電形を
有する半導体性の第１の領域ＳＣ1、（ロ−１）第１の
領域ＳＣ1の第１の主面を含む表面領域に設けられ、第
１の領域ＳＣ1と整流接合を形成して接する半導体性若
しくは導電性の第２Ａの領域ＳＣ2A、（ロ−２）第１の
領域ＳＣ1の第２の主面を含む表面領域に設けられ、第
１の領域ＳＣ1と整流接合を形成して接する半導体性若
しくは導電性の第２Ｂの領域ＳＣ2B、（ハ−１）第１の
領域ＳＣ1の第１の主面を含む表面領域に第２Ａの領域
ＳＣ2 Aとは離間して設けられ、第１導電形とは逆の第２
導電形を有する半導体性の第３Ａの領域ＳＣ3A、（ハ−
２）第１の領域ＳＣ1の第２の主面を含む表面領域に第
２Ｂの領域ＳＣ2 Bとは離間して設けられ、第２導電形を
有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第３
Ａの領域ＳＣ3Aの第１の主面を含む表面領域に設けら
れ、第１導電形を有する半導体性の第４Ａの領域Ｓ
Ｃ4A、（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面を含
む表面領域に設けられ、第１導電形を有する半導体性の
第４Ｂの領域ＳＣ4B、（ホ−１）第４Ａの領域ＳＣ4Aの
第１の主面を含む表面領域に設けられ、第４Ａの領域Ｓ
Ｃ4Aと整流接合を形成して接する半導体性若しくは導電
性の第５Ａの領域ＳＣ5A、（ホ−２）第４Ｂの領域ＳＣ
4Bの第２の主面を含む表面領域に設けられ、第４Ｂの領
域ＳＣ4Bと整流接合を形成して接する半導体性若しくは
導電性の第５Ｂの領域ＳＣ5B、（ヘ−１）第１の主面に
形成された第１のバリア層上に、第１の領域ＳＣ1と第
４Ａの領域ＳＣ4A、第２Ａの領域ＳＣ2Aと第３Ａの領域
ＳＣ3A、及び第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A
を橋渡すごとく設けられた第１の半導体メモリ素子のゲ
ート領域ＧA（Ｇ1A、Ｇ2A及びＧ6A）、並びに、（ヘ−
２）第２の主面に形成された第２のバリア層上に、第１
の領域ＳＣ1と第４Ｂの領域ＳＣ4B、第２Ｂの領域ＳＣ
2Bと第３Ｂの領域ＳＣ3B、及び第３Ｂの領域ＳＣ3Bと第
５Ｂの領域ＳＣ5Bを橋渡すごとく設けられた第２の半導
体メモリ素子のゲート領域ＧB（Ｇ1B、Ｇ2B及び
Ｇ6B）、を有する半導体メモリセルであって、（Ａ−
１）第１の読み出し用トランジスタＴＲ1Aの一方のソー
ス／ドレイン領域は、第４Ａの領域ＳＣ4Aから構成さ
れ、（Ａ−２）第１の読み出し用トランジスタＴＲ1Aの
他方のソース／ドレイン領域は、第１の領域ＳＣ1の第
１の主面を含む表面領域から構成され、（Ａ−３）第１
の読み出し用トランジスタＴＲ1Aのチャネル形成領域
は、第１の領域ＳＣ1の第１の主面を含む表面領域と第
４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域ＳＣ3Aの
第１の主面を含む表面領域から構成され、（ａ−１）第
２の読み出し用トランジスタＴＲ1Bの一方のソース／ド
レイン領域は、第４Ｂの領域ＳＣ4Bから構成され、（ａ
−２）第２の読み出し用トランジスタＴＲ1Bの他方のソ
ース／ドレイン領域は、第１の領域ＳＣ1の第２の主面
を含む表面領域から構成され、（ａ−３）第２の読み出
し用トランジスタＴＲ1Bのチャネル形成領域は、第１の
領域ＳＣ1の第２の主面を含む表面領域と第４Ｂの領域
ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ3Bの第２の主面
を含む表面領域から構成され、（Ｂ−１）第１の書き込
み用トランジスタＴＲ2Aの一方のソース／ドレイン領域
は、第２Ａの領域ＳＣ2Aから構成され、（Ｂ−２）第１
の書き込み用トランジスタＴＲ2Aの他方のソース／ドレ
イン領域は、第３Ａの領域ＳＣ3Aの第１の主面を含む表
面領域から構成され、（Ｂ−３）第１の書き込み用トラ
ンジスタＴＲ2Aのチャネル形成領域ＣＨ2Aは、第３Ａの
領域ＳＣ3Aの第１の主面を含む表面領域と第２Ａの領域
ＳＣ2Aとで挟まれた、第１の領域ＳＣ1の第１の主面を
含む表面領域から構成され、（ｂ−１）第２の書き込み
用トランジスタＴＲ2Bの一方のソース／ドレイン領域
は、第２Ｂの領域ＳＣ2Bから構成され、（ｂ−２）第２
の書き込み用トランジスタＴＲ2Bの他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表
面領域から構成され、（ｂ−３）第２の書き込み用トラ
ンジスタＴＲ2Bのチャネル形成領域ＣＨ2Bは、第３Ｂの
領域ＳＣ3Bの第２の主面を含む表面領域と第２Ｂの領域
ＳＣ2Bとで挟まれた、第１の領域ＳＣ1の第２の主面を
含む表面領域から構成され、（Ｃ−１）第１の電流制御
用接合型トランジスタＴＲ4Aのゲート領域は、第５Ａの
領域ＳＣ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第
３Ａの領域ＳＣ3Aの部分から構成され、（Ｃ−２）第１
の電流制御用接合型トランジスタＴＲ4Aのチャネル領域
ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3Aの
該部分とで挟まれた第４Ａの領域ＳＣ4Aの一部から構成
され、（Ｃ−３）第１の電流制御用接合型トランジスタ
ＴＲ4Aのソース／ドレイン領域は、第１の電流制御用接
合型トランジスタＴＲ4Aのチャネル領域ＣＨ4Aの両端か
ら延びる第４Ａの領域ＳＣ4Aから構成され、（ｃ−１）
第２の電流制御用接合型トランジスタＴＲ4Bのゲート領
域は、第５Ｂの領域ＳＣ5B、及び、該第５Ｂの領域ＳＣ
5Bと対向する第３Ｂの領域ＳＣ3Bの部分から構成され、
（ｃ−２）第２の電流制御用接合型トランジスタＴＲ4B
のチャネル領域ＣＨ4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂ
の領域ＳＣ3Bの該部分とで挟まれた第４Ｂの領域ＳＣ4B
の一部から構成され、（ｃ−３）第２の電流制御用接合
型トランジスタＴＲ4Bのソース／ドレイン領域は、第２
の電流制御用接合型トランジスタＴＲ4Bのチャネル領域
ＣＨ4Bの両端から延びる第４Ｂの領域ＳＣ4Bから構成さ
れ、（Ｄ−１）第３の書き込み用トランジスタＴＲ6Aの
一方のソース／ドレイン領域は、第１の読み出し用トラ
ンジスタＴＲ1Aのチャネル形成領域ＣＨ1Aに相当する第
３Ａの領域ＳＣ3Aの該表面領域から構成され、（Ｄ−
２）第３の書き込み用トランジスタＴＲ6Aの他方のソー
ス／ドレイン領域は、第５Ａの領域ＳＣ5Aから構成さ
れ、（Ｄ−３）第３の書き込み用トランジスタＴＲ6Aの
チャネル形成領域ＣＨ6Aは、第１の読み出し用トランジ
スタＴＲ1Aの一方のソース／ドレイン領域に相当する第
４Ａの領域ＳＣ4Aの表面領域から構成され、（ｄ−１）
第４の書き込み用トランジスタＴＲ6Bの一方のソース／
ドレイン領域は、第２の読み出し用トランジスタＴＲ1B
のチャネル形成領域ＣＨ1Bに相当する第３Ｂの領域ＳＣ
3Bの該表面領域から構成され、（ｄ−２）第４の書き込
み用トランジスタＴＲ6Bの他方のソース／ドレイン領域
は、第５Ｂの領域ＳＣ5Bから構成され、（ｄ−３）第４
の書き込み用トランジスタＴＲ6Bのチャネル形成領域Ｃ
Ｈ6Bは、第２の読み出し用トランジスタＴＲ1Bの一方の
ソース／ドレイン領域に相当する第４Ｂの領域ＳＣ4Bの
表面領域から構成され、（Ｅ）第１のダイオードＤ
Aは、第２Ａの領域ＳＣ2A及び第１の領域ＳＣ1から構成
され、（ｅ）第２のダイオードＤBは、第２Ｂの領域Ｓ
Ｃ2B及び第１の領域ＳＣ1から構成され、（Ｆ）第１の
半導体メモリ素子のゲート領域ＧA（Ｇ1A、Ｇ2A及びＧ
6A）は、メモリセル選択用の第１Ａの配線に接続され、
（ｆ）第２の半導体メモリ素子のゲート領域Ｇ
B（Ｇ1B、Ｇ2B及びＧ6B）は、メモリセル選択用の第１
Ｂの配線に接続され、（Ｇ）第２Ａの領域ＳＣ2Aは書き
込み情報設定線Ａに接続され、（ｇ）第２Ｂの領域ＳＣ
2Bは書き込み情報設定線Ｂに接続され、（Ｈ）第４Ａの
領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続
され、（ｈ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用
の第２Ｂの配線に接続されていることを特徴とする。
【００２７】本発明の第５の態様に係る半導体メモリセ
ルにおいては、原理図を図５９に示すように、第１の領
域ＳＣ1の第１の主面を含む表面領域に設けられた導電
性の第６Ａの領域ＳＣ6A、及び、第１の領域ＳＣ1の第
２の主面を含む表面領域に設けられた導電性の第６Ｂの
領域ＳＣ6Bを更に備え、第１のダイオードは、第１の領
域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成される代わり
に、第１の領域ＳＣ1及び第６Ａの領域ＳＣ6Aから構成
されたショットキダイオードＤSAから成り、第２のダイ
オードは、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ2Bか
ら構成される代わりに、第１の領域ＳＣ1及び第６Ｂの
領域ＳＣ6Bから構成されたショットキダイオードＤSBか
ら成る構成とすることもできる。
【００２８】あるいは又、本発明の第５の態様に係る半
導体メモリセルにおいては、原理図を図６３に示すよう
に、書き込み情報設定線Ａ及び書き込み情報設定線Ｂは
共通であり、第１の主面から第２の主面に亙って前記半
導体層に設けられ、第１の領域ＳＣ1と接する導電性の
第６の領域ＳＣ6を更に備え、第１のダイオード並びに
第２のダイオードは、第１の領域ＳＣ1及び第２Ａの領
域ＳＣ2A、並びに、第１の領域ＳＣ1及び第２Ｂの領域
ＳＣ2Bから構成される代わりに、第１の領域ＳＣ1及び
第６の領域ＳＣ6から構成されたショットキダイオード
ＤSから成る構成とすることもできる。
【００２９】各種の変形を含む本発明の第４あるいは第
５の態様に係る半導体メモリセルにおいては、書き込み
情報設定線Ａと書き込み情報設定線Ｂとを共通とするこ
とができる。
【００３０】また、各種の変形を含む本発明の第４ある
いは第５の態様に係る半導体メモリセルにおいては、第
４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線
に接続される代わりに、所定の電位Ａに接続され、第４
Ｂの領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に
接続される代わりに、所定の電位Ｂに接続され、第２Ａ
の領域ＳＣ2Aは、書き込み情報設定線Ａに接続される代
わりに、メモリセル選択用の第２Ａの配線に接続され、
第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂに接続さ
れる代わりに、メモリセル選択用の第２Ｂの配線に接続
されている構成とすることもできる。そして、これらの
場合、メモリセル選択用の第２Ａとメモリセル選択用の
第２Ｂの配線とを共通とすることができる。あるいは
又、第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａ
の配線に接続される代わりに、所定の電位Ａに接続さ
れ、第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第２Ｂ
の配線に接続される代わりに、所定の電位Ｂに接続さ
れ、第２Ａの領域ＳＣ2A及び第２Ｂの領域ＳＣ2Bは、書
き込み情報設定線に接続される代わりに、メモリセル選
択用の第２の配線に接続されている構成とすることもで
きる。
【００３１】上記の目的を達成するための本発明の第６
の態様に係る半導体メモリセルは、原理図を図６７に示
すように、対向して配置された２つの半導体メモリ素子
から構成され、各半導体メモリ素子は、読み出し用トラ
ンジスタと書き込み用トランジスタと電流制御用接合型
トランジスタの３つのトランジスタ、及び１つのダイオ
ードから構成されており、これらの半導体メモリ素子の
構造は、第２の領域の構成が相違する点を除き、第４の
態様に係る半導体メモリセルにおける半導体メモリ素子
の構造と類似している。即ち、第１及び第２の対向する
２つの主面を有する半導体層を備え、 第１導電形の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形の第１の書き込み用トランジスタＴＲ
2A、第１導電形の第１の電流制御用接合型トランジスタ
ＴＲ4A、及び、第１のダイオードから成る第１の半導体
メモリ素子と、 第１導電形の第２の読み出し用トランジスタＴ
Ｒ1B、第２導電形の第２の書き込み用トランジスタＴＲ
2B、第１導電形の第２の電流制御用接合型トランジスタ
ＴＲ4B、及び、第２のダイオードから成る第２の半導体
メモリ素子から構成され、（イ）第１の主面から第２の
主面に亙って該半導体層に設けられた、第１導電形を有
する半導体性の第１の領域ＳＣ1、（ロ）第１の主面か
ら第２の主面に亙って該半導体層に設けられ、第１の領
域ＳＣ1と接し、第１導電形とは逆の第２導電形を有す
る半導体性の第２の領域ＳＣ2、（ハ−１）第１の領域
ＳＣ1の第１の主面を含む表面領域に第２の領域ＳＣ2と
は離間して設けられ、第２導電形を有する半導体性の第
３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ1の第２
の主面を含む表面領域に第２の領域ＳＣ2とは離間して
設けられ、第２導電形を有する半導体性の第３Ｂの領域
ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主面を
含む表面領域に設けられ、第１導電形を有する半導体性
の第４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの領域ＳＣ3B
の第２の主面を含む表面領域に設けられ、第１導電形を
有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−１）第４
Ａの領域ＳＣ4Aの第１の主面を含む表面領域に設けら
れ、第４Ａの領域ＳＣ4Aと整流接合を形成して接する半
導体性若しくは導電性の第５Ａの領域ＳＣ5A、（ホ−
２）第４Ｂの領域ＳＣ4Bの第２の主面を含む表面領域に
設けられ、第４Ｂの領域ＳＣ4Bと整流接合を形成して接
する半導体性若しくは導電性の第５Ｂの領域ＳＣ5B、
（ヘ−１）第１の主面に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第２
の領域ＳＣ2と第３Ａの領域ＳＣ3Aを橋渡すごとく設け
られた第１の半導体メモリ素子のゲート領域ＧA（Ｇ1A
及びＧ2A）、並びに、（ヘ−２）第２の主面に形成され
た第２のバリア層上に、第１の領域ＳＣ1と第４Ｂの領
域ＳＣ4B、及び第２の領域ＳＣ2と第３Ｂの領域ＳＣ3B
を橋渡すごとく設けられた第２の半導体メモリ素子のゲ
ート領域ＧB（Ｇ1B及びＧ2B）、を有する半導体メモリ
セルである。そして、（Ａ−１）第１の読み出し用トラ
ンジスタＴＲ1Aの一方のソース／ドレイン領域は、第４
Ａの領域ＳＣ4Aから構成され、（Ａ−２）第１の読み出
し用トランジスタＴＲ1Aの他方のソース／ドレイン領域
は、第１の領域ＳＣ1の第１の主面を含む表面領域から
構成され、（Ａ−３）第１の読み出し用トランジスタＴ
Ｒ1Aのチャネル形成領域ＣＨ1Aは、第１の領域ＳＣ1の
第１の主面を含む表面領域と第４Ａの領域ＳＣ4Aとで挟
まれた、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領
域から構成され、（ａ−１）第２の読み出し用トランジ
スタＴＲ1Bの一方のソース／ドレイン領域は、第４Ｂの
領域ＳＣ4Bから構成され、（ａ−２）第２の読み出し用
トランジスタＴＲ1Bの他方のソース／ドレイン領域は、
第１の領域ＳＣ1の第２の主面を含む表面領域から構成
され、（ａ−３）第２の読み出し用トランジスタＴＲ1B
のチャネル形成領域ＣＨ1Bは、第１の領域ＳＣ1の第２
の主面を含む表面領域と第４Ｂの領域ＳＣ4Bとで挟まれ
た、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域か
ら構成され、（Ｂ−１）第１の書き込み用トランジスタ
ＴＲ2Aの一方のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2の第１の主面を含む表面領域から構成され、（Ｂ−
２）第１の書き込み用トランジスタＴＲ2Aの他方のソー
ス／ドレイン領域は、第３Ａの領域ＳＣ3Aの第１の主面
を含む表面領域から構成され、（Ｂ−３）第１の書き込
み用トランジスタＴＲ2Aのチャネル形成領域は、第３Ａ
の領域ＳＣ3Aの第１の主面を含む表面領域と第２の領域
ＳＣ2の第１の主面を含む表面領域とで挟まれた、第１
の領域ＳＣ1の第１の主面を含む表面領域から構成さ
れ、（ｂ−１）第２の書き込み用トランジスタＴＲ2Bの
一方のソース／ドレイン領域は、第２の領域ＳＣ2の第
２の主面を含む表面領域から構成され、（ｂ−２）第２
の書き込み用トランジスタＴＲ2Bの他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表
面領域から構成され、（ｂ−３）第２の書き込み用トラ
ンジスタＴＲ2Bのチャネル形成領域ＣＨ2Bは、第３Ｂの
領域ＳＣ3Bの第２の主面を含む表面領域と第２の領域Ｓ
Ｃ2の第２の主面を含む表面領域とで挟まれた、第１の
領域ＳＣ1の第２の主面を含む表面領域から構成され、
（Ｃ−１）第１の電流制御用接合型トランジスタＴＲ4A
のゲート領域は、第５Ａの領域ＳＣ5A、及び、該第５Ａ
の領域ＳＣ5Aと対向する第３Ａの領域ＳＣ3Aの部分から
構成され、（Ｃ−２）第１の電流制御用接合型トランジ
スタＴＲ4Aのチャネル領域ＣＨ4Aは、第５Ａの領域ＳＣ
5Aと第３Ａの領域ＳＣ3Aの該部分とで挟まれた第４Ａの
領域ＳＣ4Aの一部から構成され、（Ｃ−３）第１の電流
制御用接合型トランジスタＴＲ4Aのソース／ドレイン領
域は、第１の電流制御用接合型トランジスタＴＲ4Aのチ
ャネル領域ＣＨ4Aの両端から延びる第４Ａの領域ＳＣ4A
から構成され、（ｃ−１）第２の電流制御用接合型トラ
ンジスタＴＲ4Bのゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域Ｓ
Ｃ3Bの部分から構成され、（ｃ−２）第２の電流制御用
接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bは、第
５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部分とで挟
まれた第４Ｂの領域ＳＣ4Bの一部から構成され、（ｃ−
３）第２の電流制御用接合型トランジスタＴＲ4Bのソー
ス／ドレイン領域は、第２の電流制御用接合型トランジ
スタＴＲ4Bのチャネル領域ＣＨ4Bの両端から延びる第４
Ｂの領域ＳＣ4Bから構成され、（Ｄ）第１のダイオード
及び第２のダイオードは、第２の領域ＳＣ2と第１の領
域ＳＣ1から構成され、（Ｅ）第１の半導体メモリ素子
のゲート領域ＧA（Ｇ1A及びＧ2A）は、メモリセル選択
用の第１Ａの配線に接続され、（ｅ）第２の半導体メモ
リ素子のゲート領域ＧB（Ｇ1B及びＧ2B）は、メモリセ
ル選択用の第１Ｂの配線に接続され、（Ｆ）第２の領域
ＳＣ2は書き込み情報設定線に接続され、（Ｇ）第４Ａ
の領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接
続され、（ｇ）第４Ｂの領域ＳＣ4Bは、メモリセル選択
用の第２Ｂの配線に接続され、（Ｈ）第５Ａの領域ＳＣ
5A及び第５Ｂの領域ＳＣ5Bは書き込み情報設定線に接続
されていることを特徴とする。
【００３２】本発明の第６の態様に係る半導体メモリセ
ルにおいては、原理図を図７１に示すように、前記第５
Ａの領域ＳＣ5Aは、書き込み情報設定線に接続に接続さ
れる代わりに、第３Ａの領域ＳＣ3Aに接続され、前記第
５Ｂの領域ＳＣ5Bは、書き込み情報設定線に接続に接続
される代わりに、第３Ｂの領域ＳＣ3Bに接続されている
構成とすることができる。
【００３３】尚、本発明の第６の態様に係る半導体メモ
リセルにおいては、第４Ａの領域ＳＣ4Aは、メモリセル
選択用の第２Ａの配線に接続される代わりに、所定の電
位Ａに接続され、第４Ｂの領域ＳＣ4Bは、メモリセル選
択用の第２Ｂの配線に接続される代わりに、所定の電位
Ｂに接続され、第２の領域ＳＣ2は、書き込み情報設定
線に接続される代わりに、メモリセル選択用の第２の配
線に接続されている構成とすることもできる。
【００３４】上記の目的を達成するための本発明の第７
の態様に係る半導体メモリセルは、原理図を図７５に示
すように、対向して配置された２つの半導体メモリ素子
から構成され、各半導体メモリ素子は、読み出し用トラ
ンジスタと書き込み用トランジスタと電流制御用接合型
トランジスタと更に別の書き込み用トランジスタの４つ
のトランジスタ、及び１つのダイオードから構成されて
おり、これらの半導体メモリ素子の構造は、第２の領域
の構成が相違する点を除き、第５の態様に係る半導体メ
モリセルにおける半導体メモリ素子の構造と類似してい
る。即ち、第１及び第２の対向する２つの主面を有する
半導体層を備え、 第１導電形の第１の読み出し用ト
ランジスタＴＲ1A、第２導電形の第１の書き込み用トラ
ンジスタＴＲ2A、第１導電形の第１の電流制御用接合型
トランジスタＴＲ4A、第２導電形の第３の書き込み用ト
ランジスタＴＲ6A、及び、第１のダイオードから成る第
１の半導体メモリ素子と、 第１導電形の第２の読み
出し用トランジスタＴＲ1B、第２導電形の第２の書き込
み用トランジスタＴＲ2B、第１導電形の第２の電流制御
用接合型トランジスタＴＲ4B、第２導電形の第４の書き
込み用トランジスタＴＲ6B、及び、第２のダイオードか
ら成る第２の半導体メモリ素子から構成され、（イ）第
１の主面から第２の主面に亙って該半導体層に設けられ
た、第１導電形を有する半導体性の第１の領域ＳＣ1、
（ロ）第１の主面から第２の主面に亙って該半導体層に
設けられ、第１の領域ＳＣ1と接し、第１導電形とは逆
の第２導電形を有する半導体性の第２の領域ＳＣ2、
（ハ−１）第１の領域ＳＣ1の第１の主面を含む表面領
域に第２の領域ＳＣ2とは離間して設けられ、第２導電
形を有する半導体性の第３Ａの領域ＳＣ3A、（ハ−２）
第１の領域ＳＣ1の第２の主面を含む表面領域に第２の
領域ＳＣ2とは離間して設けられ、第２導電形を有する
半導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第３Ａの領
域ＳＣ3Aの第１の主面を含む表面領域に設けられ、第１
導電形を有する半導体性の第４Ａの領域ＳＣ4A、（ニ−
２）第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域に
設けられ、第１導電形を有する半導体性の第４Ｂの領域
ＳＣ4B、（ホ−１）第４Ａの領域ＳＣ4Aの第１の主面を
含む表面領域に設けられ、第４Ａの領域ＳＣ4Aと整流接
合を形成して接する半導体性若しくは導電性の第５Ａの
領域ＳＣ5A、（ホ−２）第４Ｂの領域ＳＣ4Bの第２の主
面を含む表面領域に設けられ、第４Ｂの領域ＳＣ4Bと整
流接合を形成して接する半導体性若しくは導電性の第５
Ｂの領域ＳＣ5B、（ヘ−１）第１の主面に形成された第
１のバリア層上に、第１の領域ＳＣ1と第４Ａの領域Ｓ
Ｃ4A、第２の領域ＳＣ2と第３Ａの領域ＳＣ3A、及び第
３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5Aを橋渡すごとく
設けられた第１の半導体メモリ素子のゲート領域Ｇ
A（Ｇ1A、Ｇ2A及びＧ6A）、並びに、（ヘ−２）第２の
主面に形成された第２のバリア層上に、第１の領域ＳＣ
1と第４Ｂの領域ＳＣ4B、第２の領域ＳＣ2と第３Ｂの領
域ＳＣ3B、及び第３Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ
5Bを橋渡すごとく設けられた第２の半導体メモリ素子の
ゲート領域ＧB（Ｇ1B、Ｇ2B及びＧ6B）、を有する半導
体メモリセルである。そして、（Ａ−１）第１の読み出
し用トランジスタＴＲ1Aの一方のソース／ドレイン領域
は、第４Ａの領域ＳＣ4Aから構成され、（Ａ−２）第１
の読み出し用トランジスタＴＲ1Aの他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第１の主面を含む表面
領域から構成され、（Ａ−３）第１の読み出し用トラン
ジスタＴＲ1Aのチャネル形成領域ＣＨ1Aは、第１の領域
ＳＣ1の第１の主面を含む表面領域と第４Ａの領域ＳＣ
4Aとで挟まれた、第３Ａの領域ＳＣ3Aの第１の主面を含
む表面領域から構成され、（ａ−１）第２の読み出し用
トランジスタＴＲ1Bの一方のソース／ドレイン領域は、
第４Ｂの領域ＳＣ4Bから構成され、（ａ−２）第２の読
み出し用トランジスタＴＲ1Bの他方のソース／ドレイン
領域は、第１の領域ＳＣ1の第２の主面を含む表面領域
から構成され、（ａ−３）第２の読み出し用トランジス
タＴＲ1Bのチャネル形成領域ＣＨ1Bは、第１の領域ＳＣ
1の第２の主面を含む表面領域と第４Ｂの領域ＳＣ4Bと
で挟まれた、第３Ｂの領域ＳＣ3Bの第２の主面を含む表
面領域から構成され、（Ｂ−１）第１の書き込み用トラ
ンジスタＴＲ2Aの一方のソース／ドレイン領域は、第２
の領域ＳＣ2の第１の主面を含む表面領域から構成さ
れ、（Ｂ−２）第１の書き込み用トランジスタＴＲ2Aの
他方のソース／ドレイン領域は、第３Ａの領域ＳＣ3Aの
第１の主面を含む表面領域から構成され、（Ｂ−３）第
１の書き込み用トランジスタＴＲ2Aのチャネル形成領域
は、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領域と
第２の領域ＳＣ2の第１の主面を含む表面領域とで挟ま
れた、第１の領域ＳＣ1の第１の主面を含む表面領域か
ら構成され、（ｂ−１）第２の書き込み用トランジスタ
ＴＲ2Bの一方のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2の第２の主面を含む表面領域から構成され、（ｂ−
２）第２の書き込み用トランジスタＴＲ2Bの他方のソー
ス／ドレイン領域は、第３Ｂの領域ＳＣ3Bの第２の主面
を含む表面領域から構成され、（ｂ−３）第２の書き込
み用トランジスタＴＲ2Bのチャネル形成領域ＣＨ2Bは、
第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域と第２
の領域ＳＣ2の第２の主面を含む表面領域とで挟まれ
た、第１の領域ＳＣ1の第２の主面を含む表面領域から
構成され、（Ｃ−１）第１の電流制御用接合型トランジ
スタＴＲ4Aのゲート領域は、第５Ａの領域ＳＣ5A、及
び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの領域ＳＣ
3Aの部分から構成され、（Ｃ−２）第１の電流制御用接
合型トランジスタＴＲ4Aのチャネル領域ＣＨ4Aは、第５
Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3Aの該部分とで挟ま
れた第４Ａの領域ＳＣ4Aの一部から構成され、（Ｃ−
３）第１の電流制御用接合型トランジスタＴＲ4Aのソー
ス／ドレイン領域は、第１の電流制御用接合型トランジ
スタＴＲ4Aのチャネル領域ＣＨ4Aの両端から延びる第４
Ａの領域ＳＣ4Aから構成され、（ｃ−１）第２の電流制
御用接合型トランジスタＴＲ4Bのゲート領域は、第５Ｂ
の領域ＳＣ5B、及び、該第５Ｂの領域ＳＣ5Bと対向する
第３Ｂの領域ＳＣ3Bの部分から構成され、（ｃ−２）第
２の電流制御用接合型トランジスタＴＲ4Bのチャネル領
域ＣＨ4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3B
の該部分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構
成され、（ｃ−３）第２の電流制御用接合型トランジス
タＴＲ4Bのソース／ドレイン領域は、第２の電流制御用
接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの両端
から延びる第４Ｂの領域ＳＣ4Bから構成され、（Ｄ−
１）第３の書き込み用トランジスタＴＲ6Aの一方のソー
ス／ドレイン領域は、第１の読み出し用トランジスタＴ
Ｒ1Aのチャネル形成領域ＣＨ1Aに相当する第３Ａの領域
ＳＣ3Aの該表面領域から構成され、（Ｄ−２）第３の書
き込み用トランジスタＴＲ6Aの他方のソース／ドレイン
領域は、第５Ａの領域ＳＣ5Aから構成され、（Ｄ−３）
第３の書き込み用トランジスタＴＲ6Aのチャネル形成領
域ＣＨ6Aは、第１の読み出し用トランジスタＴＲ1Aの一
方のソース／ドレイン領域に相当する第４Ａの領域ＳＣ
4Aの表面領域から構成され、（ｄ−１）第４の書き込み
用トランジスタＴＲ6Bの一方のソース／ドレイン領域
は、第２の読み出し用トランジスタＴＲ1Bのチャネル形
成領域ＣＨ1Bに相当する第３Ｂの領域ＳＣ3Bの該表面領
域から構成され、（ｄ−２）第４の書き込み用トランジ
スタＴＲ6Bの他方のソース／ドレイン領域は、第５Ｂの
領域ＳＣ5Bから構成され、（ｄ−３）第４の書き込み用
トランジスタＴＲ6Bのチャネル形成領域ＣＨ6Bは、第２
の読み出し用トランジスタＴＲ1Bの一方のソース／ドレ
イン領域に相当する第４Ｂの領域ＳＣ4Bの表面領域から
構成され、（Ｅ）第１のダイオード及び第２のダイオー
ドは、第２の領域ＳＣ2及び第１の領域ＳＣ1から構成さ
れ、（Ｆ）第１の半導体メモリ素子のゲート領域Ｇ
A（Ｇ1A、Ｇ2A及びＧ6A）は、メモリセル選択用の第１
Ａの配線に接続され、（ｆ）第２の半導体メモリ素子の
ゲート領域ＧB（Ｇ1B、Ｇ2B及びＧ6B）は、メモリセル
選択用の第１Ｂの配線に接続され、（Ｇ）第２の領域Ｓ
Ｃ2は書き込み情報設定線に接続され、（Ｈ）第４Ａの
領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続
され、（ｈ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用
の第２Ｂの配線に接続されていることを特徴とする。
【００３５】本発明の第７の態様に係る半導体メモリセ
ルにおいては、原理図を図７７に示すように、第４Ａの
領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続
される代わりに、所定の電位Ａに接続され、第４Ｂの領
域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接続さ
れる代わりに、所定の電位Ｂに接続され、第２の領域Ｓ
Ｃ2は、書き込み情報設定線に接続される代わりに、メ
モリセル選択用の第２の配線に接続されている構成とす
ることもできる。
【００３６】本発明の半導体メモリセルにおける電流制
御用接合型トランジスタ（ＪＦＥＴ）は、 電流制御用接合型トランジスタの対向するゲート領
域の間の距離（チャネル領域の厚さ）を最適化し、且
つ、 電流制御用接合型トランジスタの対向するそれぞれ
のゲート領域における不純物濃度と、電流制御用接合型
トランジスタのチャネル領域における不純物濃度とを最
適化することによって、形成することができる。尚、ゲ
ート領域の間の距離（チャネル領域の厚さ）、並びにゲ
ート領域及びチャネル領域における不純物濃度の最適化
を図らない場合、空乏層が広がらず、接合型トランジス
タのオン／オフ動作を得ることができない。これらの最
適化は、コンピュータシミュレーションや実験によって
行う必要がある。
【００３７】本発明の第１〜第７の態様に係る半導体メ
モリセルにおいて、第３Ａの領域ＳＣ3Aと第１の領域Ｓ
Ｃ1の間、あるいは、第３Ｂの領域ＳＣ3Bと第１の領域
ＳＣ1の間に、第１導電形の高濃度不純物含有領域ＳＣ
7A，ＳＣ7Bを更に備えれば、読み出し用トランジスタＴ
Ｒ1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄積
される電位あるいは電荷の増加を図ることができる。
【００３８】本発明の第３〜第５の態様に係る半導体メ
モリセルにおいて、書き込み情報設定線Ａ及び書き込み
情報設定線Ｂを共通とし、あるいは又、第２Ａの配線及
び第２Ｂの配線を共通とする場合、半導体メモリセル毎
にこれらの書き込み情報設定線Ａ，Ｂあるいは第２Ａ，
第２Ｂの配線を互いに接続する必要はなく、規定数ある
いは規定配置の互いに隣接する半導体メモリセルにおけ
る書き込み情報設定線Ａ，Ｂあるいは第２Ａ，第２Ｂの
配線同士を接続してもよい。また、半導体メモリ素子の
セル毎に第１Ａの配線と第１Ｂの配線を互いに接続して
もよいし、規定数あるいは規定配置の互いに隣接する半
導体メモリセルにおける第１Ａの配線と第１Ｂの配線を
接続してもよい。
【００３９】本発明の半導体メモリセルは絶縁体（絶縁
層）上に形成することが好ましい。即ち、所謂ＳＯＩ構
造やＴＦＴ構造を有することが好ましい。
【００４０】半導体層は、シリコンあるいはＧａＡｓ等
から形成することができる。各ゲート領域は、従来の方
法により、金属、不純物を添加又はドープされたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、高濃度に不純物を添加したＧａＡｓ等から形成
することができる。バリア層は、従来の方法により、Ｓ
ｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成
することができる。各領域は、要求される特性や構造に
応じ、従来の方法により、不純物を添加されたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、シリサイド層と半導体から成る層の２層構造、
高濃度に不純物を添加されたＧａＡｓ等から形成するこ
とができる。
【００４１】本発明の第１〜第７の態様に係る半導体メ
モリセルにおける各領域を導電性の領域から構成する場
合、シリサイドやＭｏやＡｌ等の金属、あるいは金属化
合物から構成することができる。尚、本発明の第４の態
様あるいは第５の態様に係る半導体メモリセルにおい
て、導電性の第６の領域ＳＣ6、第６Ａの領域ＳＣ6A、
第６Ｂの領域ＳＣ6Bを形成する場合には、第２Ａの領域
ＳＣ2A、第２Ｂの領域ＳＣ2Bを半導体性の領域から構成
することが好ましい。
【００４２】本発明の半導体メモリセルにおいては、半
導体層の第１の主面及び第２の主面を含む部分に第１の
半導体メモリ素子、第２の半導体メモリ素子が対向して
形成されているので、本来１つの半導体メモリセルを形
成すべき領域内に２つの半導体メモリ素子を設けること
ができ、半導体メモリセルの集積度を高めることができ
る。
【００４３】また、本発明の半導体メモリセルにおいて
は、読み出し用トランジスタＴＲ1A，ＴＲ1B及び書き込
み用トランジスタＴＲ2A，ＴＲ2Bの各々のゲート領域
は、メモリセル選択用の第１Ａの配線、第１Ｂの配線に
接続されている。従って、メモリセル選択用の第１Ａの
配線、第１Ｂの配線は１本でよく、チップ面積を小さく
することができる。
【００４４】本発明の第１〜第７の態様に係る半導体メ
モリセルにおける第１の半導体メモリ素子においては、
第１の書き込み用トランジスタＴＲ2Aの他方のソース／
ドレイン領域である第３Ａの領域ＳＣ3Aは、第１の読み
出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ1Aに
相当している。そして、情報の書き込み時、第１の書き
込み用トランジスタＴＲ2Aは導通し、その結果、情報
は、第１の読み出し用トランジスタＴＲ1Aのチャネル形
成領域ＣＨ1Aに電位あるいは電荷の形態で蓄積される。
情報の読み出し時、第１の読み出し用トランジスタＴＲ
1Aにおいては、チャネル形成領域ＣＨ1Aに蓄積された電
位あるいは電荷（情報）に依存して、ゲート領域ＧAか
ら見た第１の読み出し用トランジスタＴＲ1Aのスレッシ
ョールド値が変化する。従って、情報の読み出し時、適
切に選定された電位をゲート領域ＧAに印加することに
よって、第１の読み出し用トランジスタＴＲ1Aの情報蓄
積状態をチャネル電流の大小（０も含めて）で判定する
ことができる。即ち、この第１の読み出し用トランジス
タＴＲ1Aの動作状態を検出することによって、情報の読
み出しを行うことができる。尚、第２の半導体メモリ素
子においても同様である。
【００４５】即ち、本発明の半導体メモリセルにおける
第１の半導体メモリ素子においては、情報の書き込み
時、第１Ａの配線の電位を第１の書き込み用トランジス
タＴＲ2Aが充分オンとなる電位に設定すると、第２Ａの
配線の電位に依存して第１の書き込み用トランジスタＴ
Ｒ2Aにおける第１の領域ＳＣ1と第３Ａの領域ＳＣ3A間
に形成されたキャパシタに電荷が充電される。その結
果、情報は、第１の読み出し用トランジスタＴＲ1Aのチ
ャネル形成領域ＣＨ1A（第３Ａの領域ＳＣ3A）に、第１
の領域ＳＣ1との電位差あるいは電荷の形態で蓄積され
る。情報の読み出し時、例えば第４Ａの領域ＳＣ4Aの電
位が読み出し電位となり、第１の読み出し用トランジス
タＴＲ1Aにおいては、チャネル形成領域ＣＨ1Aに蓄積さ
れた電位あるいは電荷（情報）が、チャネル形成領域Ｃ
Ｈ1Aに相当する第３Ａの領域ＳＣ3Aとソース／ドレイン
領域に相当する第１の領域ＳＣ1との間の電位差又は電
荷に変換され、その電荷（情報）に依存して、ゲート領
域ＧAから見た第１の読み出し用トランジスタＴＲ1Aの
スレッショールド値が変化する。従って、情報の読み出
し時、適切に選定された電位をゲート領域ＧAに印加す
ることによって、第１の読み出し用トランジスタＴＲ1A
のオン／オフ動作を制御することができる。即ち、この
第１の読み出し用トランジスタＴＲ1Aの動作状態を検出
することによって、情報の読み出しを行うことができ
る。尚、第２の半導体メモリ素子においても同様であ
る。
【００４６】しかも、本発明の半導体メモリセルにおい
ては、第１導電形の読み出し用トランジスタ及び第２導
電形の書き込み用トランジスタに加えて、第１導電形の
電流制御用接合型トランジスタが備えられている。この
電流制御用接合型トランジスタは、情報の読み出し時、
オン／オフ動作の制御がなされるので、第１の領域ＳＣ
1乃至第４Ａの領域ＳＣ4Aあるいは第１の領域ＳＣ1乃至
第４Ｂの領域ＳＣ4Bを流れる電流のマージンを非常に大
きくとれる結果、第２の配線に接続し得る半導体メモリ
セルの数に制限を受け難く、しかも、半導体メモリセル
の情報保持時間（リテンション時間）を長くすることが
できる。
【００４７】また、本発明の第３〜第７の態様に係る半
導体メモリセルにおいては、ダイオードＤが設けられて
いるので、例えば、本発明の第１の態様に係る半導体メ
モリセルにおける第１の領域ＳＣ1を所定の電位に接続
するような構造を必要とせず、配線構成の簡素化を図る
ことができる。ところで、このような本発明の第３〜第
７の態様に係る半導体メモリセルにおいて、ダイオード
をｐｎ接合から構成した場合、ダイオードを形成する各
領域における電位設定、あるいは、各領域の不純物濃度
関係の設計が不適切であると、情報の読み出し時、ラッ
チアップを生じる可能性がある。これを回避するため
に、情報の書き込み時や読み出し時、書き込み情報設定
線や第２の配線に印加する電圧を、第２Ａの領域ＳＣ2A
若しくは第２Ｂの領域ＳＣ2Bと第１の領域ＳＣ1の接合
部において大きな順方向電流が流れない程度の小電圧
（ｐｎ接合の場合、０．４Ｖ以下）とする必要がある。
ラッチアップを回避する方法の１つとして、第１の領域
ＳＣ1の表面領域に、第６Ａの領域ＳＣ6A、第６Ｂの領
域ＳＣ6Bを形成し、あるいは又、第１の領域ＳＣ1に第
６の領域ＳＣ6を形成し、第６Ａの領域ＳＣ6Aや第６Ｂ
の領域ＳＣ6B、あるいは第６の領域ＳＣ6をシリサイド
や金属、金属化合物で構成し、第６Ａの領域ＳＣ6Aや第
６Ｂの領域ＳＣ6B、あるいは第６の領域ＳＣ6と、第１
の領域ＳＣ1との接合をショットキ接合のように多数キ
ャリアが主として順方向電流を構成する接合とする方法
を挙げることができる。即ち、第６Ａの領域ＳＣ6Aや第
６Ｂの領域ＳＣ6B、第６の領域ＳＣ6を、シリサイド層
又はＭｏやＡｌ等から成る金属層、金属化合物層から構
成し、ショットキ接合形のダイオードを形成すれば、ラ
ッチアップの危険性を回避することができ、書き込み情
報設定線や第２の配線に印加する電圧への制限は実質的
に無くなる。
【００４８】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００４９】尚、本発明の半導体メモリセルにおいて、
第５Ａの領域ＳＣ5Aを第３Ａの領域ＳＣ3Aに接続し、あ
るいは又、第５Ｂの領域ＳＣ5Bを第３Ｂの領域ＳＣ3Bに
接続すれば、半導体モリセルの配線構造の簡素化を図る
ことができる。また、本発明の半導体メモリセルにおい
ては、読み出し用トランジスタと書き込み用トランジス
タとが１つに融合されているので、小さいセル面積とリ
ーク電流の低減を図ることができる。
【００５０】また、本発明の第３、第５あるいは第７の
態様に係る半導体メモリセルにおいては、電流制御用接
合型トランジスタに加えて更に別の書き込み用トランジ
スタが設けられており、情報の読み出し時、オン／オフ
動作の制御がなされるので、第１の領域ＳＣ1乃至第４
Ａの領域ＳＣ4A若しくは第４Ｂの領域ＳＣ4Bを流れる電
流のマージンを一層確実に非常に大きくとれる結果、第
２の配線に接続し得る半導体メモリセルの数に制限を一
層受け難い。
【００５１】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略称する）に基づき本発
明を説明する。
【００５２】（実施の形態１）実施の形態１は、本発明
の第１の態様に係る半導体メモリセルに関する。図１に
原理図を、そして図２に模式的な一部断面図の一例を示
すように、実施の形態１の半導体メモリセルは、対向し
て配置された２つの半導体メモリ素子ＴＲA，ＴＲBから
構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読み出
し用トランジスタと書き込み用トランジスタと電流制御
用接合型トランジスタの３つのトランジスタから構成さ
れている。即ち、第１及び第２の対向する２つの主面Ｍ
Ｓ1，ＭＳ2を有する半導体層１０Ａを備え、第１導電
形（例えばｎ形）の第１の読み出し用トランジスタＴＲ
1A、第２導電形（例えばｐ形）の第１の書き込み用トラ
ンジスタＴＲ2A、及び、第１導電形（例えばｎ形）の第
１の電流制御用接合型トランジスタＴＲ3Aから成る第１
の半導体メモリ素子ＴＲAと、第１導電形（例えばｎ
形）の第２の読み出し用トランジスタＴＲ1B、第２導電
形（例えばｐ形）の第２の書き込み用トランジスタＴＲ
2B、及び、第１導電形（例えばｎ形）の第２の電流制御
用接合型トランジスタＴＲ3Bから成る第２の半導体メモ
リ素子ＴＲBから構成されている。尚、半導体メモリセ
ルは、支持基板１４上に形成された絶縁層１１に囲まれ
て形成されている、所謂ＳＯＩ構造を有する。図２に示
す実施の形態１の半導体メモリセルにおいては、下か
ら、支持基板１４、絶縁層１３、第１の半導体メモリ素
子ＴＲA、第２の半導体メモリ素子ＴＲBの順に配置され
ている。
【００５３】そして、実施の形態１の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第１導電形とは逆の第２導電形（例えばｐ+形）を
有する半導体性の、又はシリサイドや金属等の導電性の
第２Ａの領域ＳＣ2A、（ロ−２）第１の領域ＳＣ1の第
２の主面を含む表面領域に設けられ、第１の領域ＳＣ1
と整流接合を形成して接する、第１導電形とは逆の第２
導電形（例えばｐ+形）を有する半導体性の、又はシリ
サイドや金属等の導電性の第２Ｂの領域ＳＣ2B、（ハ−
１）第１の領域ＳＣ1の第１の主面を含む表面領域に第
２Ａの領域ＳＣ2 Aとは離間して設けられ、第１導電形と
は逆の第２導電形（例えばｐ+形）を有する半導体性の
第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ1の第
２の主面を含む表面領域に第２Ｂの領域ＳＣ2 Bとは離間
して設けられ、第２導電形（例えばｐ+形）を有する半
導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第３Ａの領域
ＳＣ3Aの第１の主面を含む表面領域に設けられ、第３Ａ
の領域ＳＣ3Aと整流接合を形成して接する、第１導電形
（例えばｎ+形）を有する半導体性の、又はシリサイド
や金属等の導電性の第４Ａの領域ＳＣ4A、（ニ−２）第
３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域に設けら
れ、第３Ｂの領域ＳＣ3Bと整流接合を形成して接する、
第１導電形（例えばｎ+形）を有する半導体性の、又は
シリサイドや金属等の導電性の第４Ｂの領域ＳＣ4B、
（ホ−１）第１の主面に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第２
Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3Aを橋渡すごとく設
けられた第１の半導体メモリ素子ＴＲAのゲート領域ＧA
（Ｇ1A及びＧ2A）、並びに、（ホ−２）第２の主面に形
成された第２のバリア層上に、第１の領域ＳＣ1と第４
Ｂの領域ＳＣ4B、及び第２Ｂの領域ＳＣ2Bと第３Ｂの領
域ＳＣ3Bを橋渡すごとく設けられた第２の半導体メモリ
素子ＴＲBのゲート領域ＧB（Ｇ1B及びＧ2B）、を有す
る。
【００５４】尚、図２に示す実施の形態１の半導体メモ
リセルにおいては、第１の半導体メモリ素子ＴＲAのゲ
ート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲート
領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【００５５】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面を含む
表面領域から構成され、（Ａ−３）チャネル形成領域Ｃ
Ｈ1Aは、第１の領域ＳＣ1の第１の主面を含む表面領域
と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域ＳＣ
3Aの第１の主面を含む表面領域から構成されている。
【００５６】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面を含む表面
領域から構成され、（ａ−３）チャネル形成領域ＣＨ1B
は、第１の領域ＳＣ1の第２の主面を含む表面領域と第
４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ3Bの
第２の主面を含む表面領域から構成されている。
【００５７】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２Ａの領
域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／ドレ
イン領域は、第３Ａの領域ＳＣ3Aの第１の主面を含む表
面領域から構成され、（Ｂ−３）チャネル形成領域ＣＨ
2Aは、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領域
と第２Ａの領域ＳＣ2Aとで挟まれた、第１の領域ＳＣ1
の第１の主面を含む表面領域から構成されている。
【００５８】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表
面領域から構成され、（ｂ−３）チャネル形成領域ＣＨ
2Bは、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域
と第２Ｂの領域ＳＣ2Bとで挟まれた、第１の領域ＳＣ1
の第２の主面を含む表面領域から構成されている。
【００５９】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ3Aに関
しては、（Ｃ−１）ゲート領域は、第２Ａの領域ＳＣ2A
及び第３Ａの領域ＳＣ3Aから構成され、（Ｃ−２）チャ
ネル領域ＣＨ3Aは、第２Ａの領域ＳＣ2Aと第３Ａの領域
ＳＣ3Aとで挟まれた第１の領域ＳＣ1の部分から構成さ
れている。
【００６０】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ3Bに関し
ては、（ｃ−１）ゲート領域は、第２Ｂの領域ＳＣ2B及
び第３Ｂの領域ＳＣ3Bから構成され、（ｃ−２）チャネ
ル領域ＣＨ3Bは、第２Ｂの領域ＳＣ2Bと第３Ｂの領域Ｓ
Ｃ3Bとで挟まれた第１の領域ＳＣ1の部分から構成され
ている。
【００６１】そして、（Ｄ）第１の半導体メモリ素子Ｔ
ＲAのゲート領域ＧA（Ｇ1A及びＧ2A）は、メモリセル選
択用の第１Ａの配線（例えばワード線）に接続され、
（ｄ）第２の半導体メモリ素子ＴＲBのゲート領域Ｇ
B（Ｇ1B及びＧ2B）は、メモリセル選択用の第１Ｂの配
線（例えばワード線）に接続され、（Ｅ）第２Ａの領域
ＳＣ2Aは書き込み情報設定線Ａに接続され、（ｅ）第２
Ｂの領域ＳＣ2Bは書き込み情報設定線Ｂに接続され、
（Ｆ）第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２
Ａの配線（例えばビット線）に接続され、（ｆ）第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線（例
えばビット線）に接続され、（Ｇ）第１の領域ＳＣ
1は、所定の電位に接続されている。
【００６２】尚、第１の領域ＳＣ1の所定の電位への接
続は、例えば、第１の領域ＳＣ1を、図２の紙面垂直方
向に延在させ、この延在部にコンタクト部を形成するこ
とによって行うことができる。以下の実施の形態におけ
る半導体メモリセルにおいても同様とすればよい。
【００６３】尚、電流制御用接合型トランジスタＴ
Ｒ3A，ＴＲ3Bは、対向するゲート領域（第２Ａの領域
ＳＣ2Aと第３Ａの領域ＳＣ3A、第２Ｂの領域ＳＣ2Bと第
３Ｂの領域ＳＣ3B）の間の距離（チャネル領域ＣＨ3A，
ＣＨ3Bの厚さ）を最適化し、且つ、対向するそれぞれ
のゲート領域（第２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ
3A、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3B）におけ
る不純物濃度とチャネル領域（第１の領域ＳＣ1）にお
ける不純物濃度とを最適化することによって、形成され
ている。
【００６４】尚、第３Ａの領域ＳＣ3Aと第１の領域ＳＣ
1の間、あるいは、第３Ｂの領域ＳＣ3Bと第１の領域Ｓ
Ｃ1の間に、第１導電形の高濃度不純物含有領域Ｓ
Ｃ7A，ＳＣ7 Bを更に備えれば、読み出し用トランジスタ
ＴＲ1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄
積される電位あるいは電荷の増加を図ることができる。
【００６５】実施の形態１の半導体メモリセルの変形例
の原理図を図３に示し、模式的な一部断面図を図４に示
す。この変形例においては、第４Ａの領域ＳＣ4Aは、メ
モリセル選択用の第２Ａの配線（例えばビット線）に接
続される代わりに、所定の電位Ａに接続され、第４Ｂの
領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線（例え
ばビット線）に接続される代わりに、所定の電位Ｂに接
続され、第１の領域ＳＣ1は、所定の電位に接続される
代わりに、メモリセル選択用の第２の配線（例えばビッ
ト線）に接続されている。
【００６６】図２に示した実施の形態１の半導体メモリ
セルの製造方法を、支持基板等の模式的な一部断面図で
ある図７９〜図８７を参照して、以下説明する。
【００６７】［工程−１００］先ず、ｎ形シリコン半導
体基板１０をエッチング加工して、半導体メモリセルを
形成すべきシリコン半導体基板１０の領域を突起状に残
し、次いで、シリコン半導体基板１０の凹部を絶縁層１
１で埋め込み、シリコン半導体基板１０の突起部の表面
が露出した状態とする。尚、絶縁層１１は素子分離領域
に相当する。こうして、突起状のシリコン半導体基板１
０の部分に第１導電形（例えばｎ形）を有する半導体性
の第１の領域ＳＣ1を形成する。その後、突起状のシリ
コン半導体基板１０の表面に、例えば厚さ１０ｎｍ程度
のシリコン酸化膜１２（第１のバリア層に相当する）を
公知のシリコン酸化膜形成方法に基づき形成する。次い
で、全面に不純物を含有したポリシリコン層を成膜し、
かかるポリシリコン層をパターニングすることによっ
て、第１の半導体メモリ素子ＴＲAのゲート領域ＧAを形
成する。尚、このゲート領域ＧAの延在部は、メモリセ
ル選択用の第１Ａの配線（例えばワード線）としても機
能する。この状態を、模式的な一部断面図として図７９
の（Ａ）に示す。この突起状のシリコン半導体基板１０
の表面が第１の主面ＭＳ1に相当する。突起状のシリコ
ン半導体基板１０の部分の高さは、０．３〜０．４μｍ
とすればよい。
【００６８】［工程−１１０］次いで、レジスト２０Ａ
をマスクとして、イオン注入法により、第２導電形（例
えばｐ+形）を有する半導体性の第２Ａの領域ＳＣ2Aを
形成する。こうして、第１の主面ＭＳ1から第２の主面
（後述する）に亙って半導体層１０Ａ（突起状のシリコ
ン半導体基板１０の部分に相当する）に設けられた、第
１導電形（例えばｎ形）を有する半導体性の第１の領域
ＳＣ1、及び、第１の領域ＳＣ1の第１の主面ＭＳ1を含
む表面領域に設けられ、第１の領域ＳＣ1と整流接合を
形成して接するｐ形不純物を含有する半導体性の第２Ａ
の領域ＳＣ2Aを形成することができる（図７９の（Ｂ）
参照）。
【００６９】次に、レジスト２０Ａを除去し、レジスト
２１Ａをマスクとして、斜めイオン注入法により、第２
導電形（例えばｐ+形）を有する半導体性の第３Ａの領
域ＳＣ3Aを形成する。こうして、第１の領域ＳＣ1の第
１の主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aと
は離間して設けられ、且つ、第１導電形（例えばｎ形）
とは逆の第２導電形（例えばｐ+形）を有する半導体性
の第３Ａの領域ＳＣ3Aを形成することができる（図８０
の（Ａ）参照）。尚、第３Ａの領域ＳＣ3Aの形成にあた
っては、２回のイオン注入を実行し、各イオン注入にお
けるイオン入射角を異ならせることが好ましい。特に、
第１回目のイオン注入におけるイオン入射角を例えば６
０度に設定することで、ゲート領域ＧAの下方の第３Ａ
の領域ＳＣ3Aにおける不純物濃度を高い精度で制御する
ことができる。
【００７０】その後、イオン注入法により、第１導電形
（例えばｎ+形）を有する半導体性の第４Ａの領域ＳＣ
4Aを形成する。こうして、第３Ａの領域ＳＣ3Aの第１の
主面ＭＳ1を含む表面領域に設けられ、第３Ａの領域Ｓ
Ｃ3Aと整流接合を形成して接する半導体性の第４Ａの領
域ＳＣ4Aを形成することができる（図８０の（Ｂ）参
照）。しかも、第１の領域ＳＣ1の第１の主面を含む表
面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領
域ＳＣ3Aの第１の主面を含む表面領域から構成された、
第１の読み出し用トランジスタＴＲ1Aのチャネル形成領
域ＣＨ1Aが形成される。また、第３Ａの領域ＳＣ3Aの第
１の主面を含む表面領域と第２Ａの領域ＳＣ2Aとで挟ま
れた、第１の領域ＳＣ1の第１の主面を含む表面領域か
ら構成された、第１の書き込み用トランジスタＴＲ2Aの
チャネル形成領域ＣＨ2Aが形成される。更には、第２Ａ
の領域ＳＣ2Aと第３Ａの領域ＳＣ3Aとで挟まれた第１の
領域ＳＣ1の部分から構成された、第１の電流制御用接
合型トランジスタＴＲ3Aのチャネル領域ＣＨ3Aが形成さ
れる。
【００７１】尚、その後、全面に例えばＳｉＮ層をＣＶ
Ｄ法にて形成し、次いで、ＳｉＮ層を異方性エッチング
することによって、ゲート領域ＧAの側壁にサイドウオ
ールを形成した後、再び、第２Ａの領域ＳＣ2Aに高濃度
のｐ形不純物をイオン注入し、第４Ａの領域ＳＣ4Aに高
濃度のｎ形不純物をイオン注入してもよい。
【００７２】［工程−１２０］次に、レジスト２１Ａを
除去し、全面に、例えばＳｉＯ2から成る絶縁膜をＣＶ
Ｄ法にて成膜し、第２Ａの領域ＳＣ2A及び第４Ａの領域
ＳＣ4Aの上方の絶縁膜に開口部を形成する。そして、開
口部内を含む絶縁膜上に配線材料層を形成し、かかる配
線材料層をパターニングする。これによって、第２Ａの
領域ＳＣ2Aと接続された書き込み情報設定線Ａ、及び、
第４Ａの領域ＳＣ4Aと接続された第２Ａの配線（ビット
線）を形成することができる（図８１参照）。尚、第２
Ａの領域ＳＣ2Aや第４Ａの領域ＳＣ4Aは、必ずしも、イ
オン注入法にて設ける必要はない。書き込み情報設定線
Ａや第２Ａの配線を形成する際、例えば、チタンシリサ
イドやＴｉＮから成るバリア層やグルーレイヤーを形成
するが、かかるバリア層やグルーレイヤーを開口部の底
部に露出した第１の領域ＳＣ1の表面にも形成する。こ
れによって、書き込み情報設定線Ａや第２Ａの配線の一
部分（より具体的には、バリア層やグルーレイヤーの一
部分）と共通である導電性の第２Ａの領域ＳＣ2A及び第
４Ａの領域ＳＣ4Aを、第１の領域ＳＣ1の表面領域に形
成することができる。
【００７３】［工程−１３０］次いで、図８２に示すよ
うに、例えばＳｉＯ2から成る絶縁層１３をＣＶＤ法に
て全面に形成し、この絶縁層１３の表面を研磨して表面
を平坦化する。そして、例えばシリコン半導体基板から
成る支持基板１４の表面と絶縁層１３の表面とを貼り合
わせた後、シリコン半導体基板１０を裏面から研磨し、
絶縁層１１の底部１１Ａを露出させる（図８３参照）。
絶縁層１１内にシリコン半導体基板１０の突起部に相当
する半導体層１０Ａが残される。尚、半導体層１０Ａの
表面が第２の主面ＭＳ2に相当する。
【００７４】［工程−１４０］その後、半導体層１０Ａ
の第２の主面ＭＳ2に、例えば厚さ１０ｎｍ程度のシリ
コン酸化膜１５（第２のバリア層に相当する）を公知の
シリコン酸化膜形成方法に基づき形成する。次いで、全
面に不純物を含有したポリシリコン層を成膜し、かかる
ポリシリコン層をパターニングすることによって、第２
の半導体メモリ素子ＴＲBのゲート領域ＧBを形成する。
尚、このゲート領域ＧBの延在部は、メモリセル選択用
の第１Ｂの配線（例えばワード線）としても機能する。
この状態を、模式的な一部断面図として図８４に示す。
【００７５】［工程−１５０］次いで、レジスト２０Ｂ
をマスクとして、イオン注入法により、第２導電形（例
えばｐ+形）を有する半導体性の第２Ｂの領域ＳＣ2Bを
形成する。こうして、第１の領域ＳＣ1の第２の主面Ｍ
Ｓ2を含む表面領域に設けられ、第１の領域ＳＣ1と整流
接合を形成して接するｐ形不純物を含有する半導体性の
第２Ｂの領域ＳＣ2Bを形成することができる（図８５参
照）。
【００７６】次に、レジスト２０Ｂを除去し、レジスト
２１Ｂをマスクとして、斜めイオン注入法により、第２
導電形（例えばｐ+形）を有する半導体性の第３Ｂの領
域ＳＣ3Bを形成する。こうして、第１の領域ＳＣ1の第
２の主面ＭＳ2を含む表面領域に第２Ｂの領域ＳＣ2Bと
は離間して設けられ、且つ、第１導電形（例えばｎ形）
とは逆の第２導電形（例えばｐ形）を有する半導体性の
第３Ｂの領域ＳＣ3Bを形成することができる（図８６参
照）。尚、第３Ｂの領域ＳＣ3Bの形成にあたっては、２
回のイオン注入を実行し、各イオン注入におけるイオン
入射角を異ならせることが好ましい。特に、第１回目の
イオン注入におけるイオン入射角を例えば６０度に設定
することで、ゲート領域ＧBの下方の第３Ｂの領域ＳＣ
3Bにおける不純物濃度を高い精度で制御することができ
る。
【００７７】その後、イオン注入法により、第１導電形
（例えばｎ+形）を有する半導体性の第４Ｂの領域ＳＣ
4Bを形成する。こうして、第３Ｂの領域ＳＣ3Bの第２の
主面ＭＳ2を含む表面領域に設けられ、第３Ｂの領域Ｓ
Ｃ3Bと整流接合を形成して接する半導体性の第４Ｂの領
域ＳＣ4Bを形成することができる（図８７参照）。しか
も、第１の領域ＳＣ1の第２の主面を含む表面領域と第
４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ3Bの
第２の主面を含む表面領域から構成された、第２の読み
出し用トランジスタＴＲ1Bのチャネル形成領域ＣＨ1Bが
形成される。また、第３Ｂの領域ＳＣ3Bの第２の主面を
含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１
の領域ＳＣ1の第２の主面を含む表面領域から構成され
た、第２の書き込み用トランジスタＴＲ2Bのチャネル形
成領域ＣＨ2Bが形成される。更には、第２Ｂの領域ＳＣ
2Bと第３Ｂの領域ＳＣ3Bとで挟まれた第１の領域ＳＣ1
の部分から構成された、第２の電流制御用接合型トラン
ジスタＴＲ3Bのチャネル領域ＣＨ3Bが形成される。
【００７８】尚、その後、全面に例えばＳｉＮ層をＣＶ
Ｄ法にて形成し、次いで、ＳｉＮ層を異方性エッチング
することによって、ゲート領域ＧBの側壁にサイドウオ
ールを形成した後、再び、第２Ｂの領域ＳＣ2Bに高濃度
のｐ形不純物をイオン注入し、第４Ｂの領域ＳＣ4Bに高
濃度のｎ形不純物をイオン注入してもよい。
【００７９】［工程−１６０］次に、レジスト２１Ｂを
除去し、全面に、例えばＳｉＯ2から成る絶縁膜をＣＶ
Ｄ法にて成膜し、第２Ｂの領域ＳＣ2B及び第４Ｂの領域
ＳＣ4Bの上方の絶縁膜に開口部を形成する。そして、開
口部内を含む絶縁膜上に配線材料層を形成し、かかる配
線材料層をパターニングする。これによって、第２Ｂの
領域ＳＣ2Bと接続された書き込み情報設定線Ｂ、及び、
第４Ｂの領域ＳＣ4Bと接続された第２Ｂの配線（ビット
線）を形成することができる（図２参照）。尚、第２Ｂ
の領域ＳＣ2Bや第４Ｂの領域ＳＣ4Bは、必ずしも、イオ
ン注入法にて設ける必要はない。書き込み情報設定線Ｂ
や第２Ｂの配線を形成する際、例えば、チタンシリサイ
ドやＴｉＮから成るバリア層やグルーレイヤーを形成す
るが、かかるバリア層やグルーレイヤーを開口部の底部
に露出した第１の領域ＳＣ1の表面にも形成する。これ
によって、書き込み情報設定線Ｂや第２Ｂの配線の一部
分（より具体的には、バリア層やグルーレイヤーの一部
分）と共通である導電性の第２Ｂの領域ＳＣ2B及び第４
Ｂの領域ＳＣ4Bを、第１の領域ＳＣ1の表面領域に形成
することができる。
【００８０】半導体メモリセルの製造工程は、上記の方
法に限定されない。各領域のイオン注入による形成の順
序は、工程に依存するものの、本質的には任意である。
また、以上に説明した各種のイオン注入法においては、
各領域における不純物濃度とが最適化されるように、不
純物のイオン注入条件の最適化をコンピュータシミュレ
ーションや実験によって行う必要がある。
【００８１】（実施の形態２）実施の形態２は、本発明
の第２の態様に係る半導体メモリセルに関する。図５に
原理図を、そして図６に模式的な一部断面図の一例を示
すように、実施の形態２の半導体メモリセルも、対向し
て配置された２つの半導体メモリ素子ＴＲA，ＴＲBから
構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読み出
し用トランジスタと書き込み用トランジスタと電流制御
用接合型トランジスタの３つのトランジスタから構成さ
れている。実施の形態２の半導体メモリセルが実施の形
態１の半導体メモリセルと相違する点は、電流制御用接
合型トランジスタを構成する領域が相違している点、第
５Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bが設けられて
いる点にある。
【００８２】即ち、実施の形態２の半導体メモリセル
は、第１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を
有する半導体層１０Ａを備え、第１導電形（例えばｎ
形）の第１の読み出し用トランジスタＴＲ1A、第２導電
形（例えばｐ形）の第１の書き込み用トランジスタＴＲ
2A、及び、第１導電形（例えばｎ形）の第１の電流制御
用接合型トランジスタＴＲ4Aから成る第１の半導体メモ
リ素子ＴＲAと、第１導電形（例えばｎ形）の第２の
読み出し用トランジスタＴＲ1B、第２導電形（例えばｐ
形）の第２の書き込み用トランジスタＴＲ2B、及び、第
１導電形（例えばｎ形）の第２の電流制御用接合型トラ
ンジスタＴＲ4Bから成る第２の半導体メモリ素子ＴＲB
から構成されている。尚、半導体メモリセルは、支持基
板１４上に形成された絶縁層１１に囲まれて形成されて
いる、所謂ＳＯＩ構造を有する。図６に示す実施の形態
２の半導体メモリセルにおいては、下から、支持基板１
４、絶縁層１３、第１の半導体メモリ素子ＴＲA、第２
の半導体メモリ素子ＴＲBの順に配置されている。
【００８３】そして、実施の形態２の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第２Ａの領域Ｓ
Ｃ2A、（ロ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する、第２導電形（例えばｐ+形）を有す
る半導体性の、又はシリサイドや金属等の導電性の第２
Ｂの領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aとは離
間して設けられ、第１導電形とは逆の第２導電形（例え
ばｐ+形）を有する半導体性の第３Ａの領域ＳＣ3A、
（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含む表
面領域に第２Ｂの領域ＳＣ2Bとは離間して設けられ、第
２導電形（例えばｐ+形）を有する半導体性の第３Ｂの
領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主
面ＭＳ1を含む表面領域に設けられ、第１導電形（例え
ばｎ+形）を有する半導体性の第４Ａの領域ＳＣ4A、
（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を含
む表面領域に設けられ、第１導電形（例えばｎ+形）を
有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−１）第４
Ａの領域ＳＣ4Aの第１の主面ＭＳ1を含む表面領域に設
けられ、第４Ａの領域ＳＣ4Aと整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第５Ａの領域Ｓ
Ｃ5A、（ホ−２）第４Ｂの領域ＳＣ4Bの第２の主面ＭＳ
2を含む表面領域に設けられ、第４Ｂの領域ＳＣ4Bと整
流接合を形成して接する、第２導電形（例えばｐ+形）
を有する半導体性の、又はシリサイドや金属等の導電性
の第５Ｂの領域ＳＣ5B、（ヘ−１）第１の主面ＭＳ1に
形成された第１のバリア層上に、第１の領域ＳＣ1と第
４Ａの領域ＳＣ4A、及び第２Ａの領域ＳＣ2Aと第３Ａの
領域ＳＣ3Aを橋渡すごとく設けられた第１の半導体メモ
リ素子ＴＲAのゲート領域ＧA（Ｇ1A及びＧ2A）、並び
に、（ヘ−２）第２の主面ＭＳ2に形成された第２のバ
リア層上に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、
及び第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bを橋渡す
ごとく設けられた第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧB（Ｇ1B及びＧ2B）、を有する。
【００８４】尚、図６に示す実施の形態２の半導体メモ
リセルにおいては、第１の半導体メモリ素子ＴＲAのゲ
ート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲート
領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【００８５】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面を含む
表面領域から構成され、（Ａ−３）チャネル形成領域Ｃ
Ｈ1Aは、第１の領域ＳＣ1の第１の主面を含む表面領域
と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域ＳＣ
3Aの第１の主面を含む表面領域から構成されている。
【００８６】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面を含む表面
領域から構成され、（ａ−３）チャネル形成領域ＣＨ1B
は、第１の領域ＳＣ1の第２の主面を含む表面領域と第
４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ3Bの
第２の主面を含む表面領域から構成されている。
【００８７】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２Ａの領
域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／ドレ
イン領域は、第３Ａの領域ＳＣ3Aの第１の主面を含む表
面領域から構成され、（Ｂ−３）チャネル形成領域ＣＨ
2Aは、第３Ａの領域ＳＣ3Aの第１の主面を含む表面領域
と第２Ａの領域ＳＣ2Aとで挟まれた、第１の領域ＳＣ1
の第１の主面を含む表面領域から構成されている。
【００８８】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面を含む表
面領域から構成され、（ｂ−３）チャネル形成領域ＣＨ
2Bは、第３Ｂの領域ＳＣ3Bの第２の主面を含む表面領域
と第２Ｂの領域ＳＣ2Bとで挟まれた、第１の領域ＳＣ1
の第２の主面を含む表面領域から構成されている。
【００８９】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ4Aに関
しては、（Ｃ−１）ゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）チャネル領
域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3A
の該部分とで挟まれた第４Ａの領域ＳＣ4Aの一部から構
成され、（Ｃ−３）ソース／ドレイン領域は、第１の電
流制御用接合型トランジスタＴＲ4Aのチャネル領域ＣＨ
4Aの両端から延びる第４Ａの領域ＳＣ4Aから構成されて
いる。
【００９０】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ4Bに関し
ては、（ｃ−１）ゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域Ｓ
Ｃ3Bの部分から構成され、（ｃ−２）チャネル領域ＣＨ
4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部
分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構成さ
れ、（ｃ−３）ソース／ドレイン領域は、第２の電流制
御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの
両端から延びる第４Ｂの領域ＳＣ4Bから構成されてい
る。
【００９１】そして、（Ｄ）第１の半導体メモリ素子Ｔ
ＲAのゲート領域ＧA（Ｇ1A及びＧ2A）は、メモリセル選
択用の第１Ａの配線（例えばワード線）に接続され、
（ｄ）第２の半導体メモリ素子ＴＲBのゲート領域Ｇ
B（Ｇ1B及びＧ2B）は、メモリセル選択用の第１Ｂの配
線（例えばワード線）に接続され、（Ｅ）第２Ａの領域
ＳＣ2Aは書き込み情報設定線Ａに接続され、（ｅ）第２
Ｂの領域ＳＣ2Bは書き込み情報設定線Ｂに接続され、
（Ｆ）第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２
Ａの配線（例えばビット線）に接続され、（ｆ）第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線（例
えばビット線）に接続され、（Ｇ）第１の領域ＳＣ
1は、所定の電位に接続され、（Ｈ）第５Ａの領域ＳＣ
5Aは書き込み情報設定線Ａに接続され、（ｈ）第５Ｂの
領域ＳＣ5Bは書き込み情報設定線Ｂに接続されている。
【００９２】尚、第１の領域ＳＣ1の所定の電位への接
続は、第１の領域ＳＣ1を、図６の紙面垂直方向に延在
させ、この延在部にコンタクト部を形成することによっ
て行うことができる。
【００９３】電流制御用接合型トランジスタＴＲ4A，Ｔ
Ｒ4Bは、対向するゲート領域（第３Ａの領域ＳＣ3Aと
第５Ａの領域ＳＣ5A、第３Ｂの領域ＳＣ3Bと第５Ｂの領
域ＳＣ5B）の間の距離（チャネル領域ＣＨ4A，ＣＨ4Bの
厚さ）を最適化し、且つ、対向するそれぞれのゲート
領域（第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A、第３
Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5B）における不純物
濃度とチャネル領域（第４Ａの領域ＳＣ4A、第４Ｂの領
域ＳＣ4B）における不純物濃度とを最適化することによ
って、形成されている。
【００９４】尚、第３Ａの領域ＳＣ3Aと第１の領域ＳＣ
1の間、あるいは、第３Ｂの領域ＳＣ3Bと第１の領域Ｓ
Ｃ1の間に、第１導電形の高濃度不純物含有領域Ｓ
Ｃ7A，ＳＣ7 Bを更に備えれば、読み出し用トランジスタ
ＴＲ1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄
積される電位あるいは電荷の増加を図ることができる。
【００９５】実施の形態２の半導体メモリセルの変形例
の原理図を図７に示し、模式的な一部断面図を図８に示
す。この変形例においては、第４Ａの領域ＳＣ4Aは、メ
モリセル選択用の第２Ａの配線に接続される代わりに、
所定の電位Ａに接続され、第４Ｂの領域ＳＣ4Bは、メモ
リセル選択用の第２Ｂの配線に接続される代わりに、所
定の電位Ｂに接続され、第１の領域ＳＣ1は、所定の電
位に接続される代わりに、メモリセル選択用の第２の配
線（例えばビット線）に接続されている。
【００９６】実施の形態２の半導体メモリセルの別の変
形例の原理図を図９に示し、模式的な一部断面図を図１
０に示す。この変形例においては、第１の半導体メモリ
素子ＴＲAは、第１導電形（例えばｎ形）の第３の電流
制御用接合型トランジスタＴＲ5Aを更に備え、第２の半
導体メモリ素子ＴＲBは、第１導電形（例えばｎ形）の
第４の電流制御用接合型トランジスタＴＲ5Bを更に備
え、第３の電流制御用接合型トランジスタのゲート領域
ＴＲ5Aは第２Ａの領域ＳＣ2A及び第３Ａの領域ＳＣ3Aか
ら構成され、チャネル領域ＣＨ5Aは、第２Ａの領域ＳＣ
2Aと第３Ａの領域ＳＣ3Aとで挟まれた第１の領域ＳＣ1
の部分から構成され、第４の電流制御用接合型トランジ
スタＴＲ5Bのゲート領域は第２Ｂの領域ＳＣ2B及び第３
Ｂの領域ＳＣ3Bから構成され、チャネル領域ＣＨ5Bは第
２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bとで挟まれた第
１の領域の部分から構成されている。
【００９７】尚、第３及び第４の電流制御用接合型トラ
ンジスタＴＲ5A，ＴＲ5Bは、対向するゲート領域（第
２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3A、第２Ｂの領域
ＳＣ2Bと第３Ｂの領域ＳＣ3B）の間の距離（チャネル領
域ＣＨ5A，ＣＨ5Bの厚さ）を最適化し、且つ、対向す
るそれぞれのゲート領域（第２Ａの領域ＳＣ2Aと第３Ａ
の領域ＳＣ3A、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ
3B）における不純物濃度とチャネル領域（第１の領域Ｓ
Ｃ1）における不純物濃度とを最適化することによっ
て、形成されている。
【００９８】この変形例においても、原理図を図１１に
示し、模式的な一部断面図を図１２に示すように、第４
Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に
接続される代わりに、所定の電位Ａに接続され、第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接
続される代わりに、所定の電位Ｂに接続され、第１の領
域ＳＣ1は、所定の電位に接続される代わりに、メモリ
セル選択用の第２の配線（例えばビット線）に接続され
ている構成とすることができる。
【００９９】実施の形態２の半導体メモリセルの更に別
の変形例（本発明の第２Ａの態様に係る半導体メモリセ
ル）の原理図を図１３に示し、模式的な一部断面図を図
１４に示す。また、各領域とゲート領域の配置を図１５
の（Ａ）に示し、図１５の（Ａ）の矢印Ｂ−Ｂに沿った
模式的な断面図を図１５の（Ｂ）に示す。この変形例に
おいては、第５Ａの領域ＳＣ5Aは、書き込み情報設定線
Ａに接続に接続される代わりに、第３Ａの領域ＳＣ3Aに
接続され、第５Ｂの領域ＳＣ5Bは、書き込み情報設定線
Ｂに接続に接続される代わりに、第３Ｂの領域ＳＣ3Bに
接続されている。第５Ａの領域ＳＣ5Aと第３Ａの領域Ｓ
Ｃ3Aとの接続は、例えば、第３Ａの領域ＳＣ3Aの一部分
を第１の主面ＭＳ1近傍まで延在させ、第４Ａの領域Ｓ
Ｃ4Aの外側で、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ
3Aの延在した部分とが接するような構造とすることによ
って、得ることができる。第５Ｂの領域ＳＣ5Bと第３Ｂ
の領域ＳＣ3Bとの接続も同様とすればよい。半導体メモ
リセルをこのような構造にすることにより、半導体メモ
リセルの配線構造の簡素化を図ることができる。
【０１００】この本発明の第２Ａの態様に係る半導体メ
モリセルの変形例においても、原理図を図１６に示し、
模式的な一部断面図を図１７に示すように、第４Ａの領
域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続さ
れる代わりに、所定の電位Ａに接続され、第４Ｂの領域
ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接続され
る代わりに、所定の電位Ｂに接続され、第１の領域ＳＣ
1は、所定の電位に接続される代わりに、メモリセル選
択用の第２の配線（例えばビット線）に接続されている
構成とすることができる。
【０１０１】本発明の第２Ａの態様に係る半導体メモリ
セルの別の変形例の原理図を図１８に示し、模式的な一
部断面図を図１９に示す。この変形例においては、第１
の半導体メモリ素子ＴＲAは、第１導電形（例えばｎ
形）の第３の電流制御用接合型トランジスタＴＲ5Aを更
に備え、第２の半導体メモリ素子ＴＲBは、第１導電形
（例えばｎ形）の第４の電流制御用接合型トランジスタ
ＴＲ5Bを更に備え、第３の電流制御用接合型トランジス
タのゲート領域ＴＲ5Aは第２Ａの領域ＳＣ2A及び第３Ａ
の領域ＳＣ3Aから構成され、チャネル領域ＣＨ5Aは、第
２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3Aとで挟まれた第
１の領域ＳＣ1の部分から構成され、第４の電流制御用
接合型トランジスタＴＲ5Bのゲート領域は第２Ｂの領域
ＳＣ2B及び第３Ｂの領域ＳＣ3Bから構成され、チャネル
領域ＣＨ5Bは第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3B
とで挟まれた第１の領域の部分から構成されている。
【０１０２】尚、第３及び第４の電流制御用接合型トラ
ンジスタＴＲ5A，ＴＲ5Bは、対向するゲート領域（第
２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3A、第２Ｂの領域
ＳＣ2Bと第３Ｂの領域ＳＣ3B）の間の距離（チャネル領
域ＣＨ5A，ＣＨ5Bの厚さ）を最適化し、且つ、対向す
るそれぞれのゲート領域（第２Ａの領域ＳＣ2Aと第３Ａ
の領域ＳＣ3A、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ
3B）における不純物濃度とチャネル領域（第１の領域Ｓ
Ｃ1）における不純物濃度とを最適化することによっ
て、形成されている。
【０１０３】この変形例においても、原理図を図２０に
示し、模式的な一部断面図を図２１に示すように、第４
Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に
接続される代わりに、所定の電位Ａに接続され、第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接
続される代わりに、所定の電位Ｂに接続され、第１の領
域ＳＣ1は、所定の電位に接続される代わりに、メモリ
セル選択用の第２の配線（例えばビット線）に接続され
ている構成とすることができる。
【０１０４】実施の形態２の半導体メモリセルは、第５
Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bを形成する点を
除き、実質的には、実施の形態１にて説明した半導体メ
モリセルの製造方法と同様とすることができるので、製
造方法の詳細な説明は省略する。
【０１０５】（実施の形態３）実施の形態３は、本発明
の第３の態様に係る半導体メモリセルに関する。図２２
に原理図を、そして図２３に模式的な一部断面図の一例
を示すように、実施の形態３の半導体メモリセルは、対
向して配置された２つの半導体メモリ素子ＴＲA，ＴＲB
から構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読
み出し用トランジスタと書き込み用トランジスタと電流
制御用接合型トランジスタと更に別の書き込み用トラン
ジスタの４つのトランジスタから構成されている。実施
の形態３の半導体メモリセルが実施の形態２の半導体メ
モリセルと相違する点は、更に別の書き込み用トランジ
スタが設けられている点にある。尚、各領域とゲート領
域の配置を図２４に示す。
【０１０６】即ち、実施の形態３の半導体メモリセル
は、第１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を
有する半導体層１０Ａを備え、第１導電形（例えばｎ
形）の第１の読み出し用トランジスタＴＲ1A、第２導電
形（例えばｐ形）の第１の書き込み用トランジスタＴＲ
2A、第１導電形（例えばｎ形）の第１の電流制御用接合
型トランジスタＴＲ4A、及び、更に別の書き込み用トラ
ンジスタである第２導電形（例えばｐ形）の第３の書き
込み用トランジスタＴＲ6Aから成る第１の半導体メモリ
素子ＴＲAと、第１導電形（例えばｎ形）の第２の読
み出し用トランジスタＴＲ1B、第２導電形（例えばｐ
形）の第２の書き込み用トランジスタＴＲ2B、第１導電
形（例えばｎ形）の第２の電流制御用接合型トランジス
タＴＲ4B、及び、更に別の書き込み用トランジスタであ
る第２導電形（例えばｐ形）の第４の書き込み用トラン
ジスタＴＲ6Bから成る第２の半導体メモリ素子ＴＲBか
ら構成されている。尚、半導体メモリセルは、支持基板
１４上に形成された絶縁層１１に囲まれて形成されてい
る、所謂ＳＯＩ構造を有する。図２３に示す実施の形態
３の半導体メモリセルにおいては、下から、支持基板１
４、絶縁層１３、第１の半導体メモリ素子ＴＲA、第２
の半導体メモリ素子ＴＲBの順に配置されている。
【０１０７】そして、実施の形態３の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第２Ａの領域Ｓ
Ｃ2A、（ロ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する、第２導電形（例えばｐ+形）を有す
る半導体性の、又はシリサイドや金属等の導電性の第２
Ｂの領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aとは離
間して設けられ、第１導電形とは逆の第２導電形（例え
ばｐ+形）を有する半導体性の第３Ａの領域ＳＣ3A、
（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含む表
面領域に第２Ｂの領域ＳＣ2Bとは離間して設けられ、第
２導電形（例えばｐ+形）を有する半導体性の第３Ｂの
領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主
面ＭＳ1を含む表面領域に設けられ、第１導電形（例え
ばｎ+形）を有する半導体性の第４Ａの領域ＳＣ4A、
（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を含
む表面領域に設けられ、第１導電形（例えばｎ+形）を
有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−１）第４
Ａの領域ＳＣ4Aの第１の主面ＭＳ1を含む表面領域に設
けられ、第４Ａの領域ＳＣ4Aと整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第５Ａの領域Ｓ
Ｃ5A、（ホ−２）第４Ｂの領域ＳＣ4Bの第２の主面ＭＳ
2を含む表面領域に設けられ、第４Ｂの領域ＳＣ4Bと整
流接合を形成して接する、第２導電形（例えばｐ+形）
を有する半導体性の、又はシリサイドや金属等の導電性
の第５Ｂの領域ＳＣ5B、（ヘ−１）第１の主面ＭＳ1に
形成された第１のバリア層上に、第１の領域ＳＣ1と第
４Ａの領域ＳＣ4A、第２Ａの領域ＳＣ2Aと第３Ａの領域
ＳＣ3A、及び第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A
を橋渡すごとく設けられた第１の半導体メモリ素子ＴＲ
Aのゲート領域ＧA（Ｇ1A、Ｇ2A及びＧ6A）、並びに、
（ヘ−２）第２の主面ＭＳ2に形成された第２のバリア
層上に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、第２
Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3B、及び第３Ｂの領
域ＳＣ3Bと第５Ｂの領域ＳＣ5Bを橋渡すごとく設けられ
た第２の半導体メモリ素子ＴＲBのゲート領域Ｇ
B（Ｇ1B、Ｇ2A及びＧ6B）、を有する。
【０１０８】尚、図２３に示す実施の形態３の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【０１０９】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１１０】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【０１１１】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２Ａの領
域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／ドレ
イン領域は、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を
含む表面領域と第２Ａの領域ＳＣ2Aとで挟まれた、第１
の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１１２】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域から構成され、（ｂ−３）チャネル形成領
域ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１
の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域から構成
されている。
【０１１３】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ4Aに関
しては、（Ｃ−１）ゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）チャネル領
域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3A
の該部分とで挟まれた第４Ａの領域ＳＣ4Aの一部から構
成され、（Ｃ−３）ソース／ドレイン領域は、第１の電
流制御用接合型トランジスタＴＲ4Aのチャネル領域ＣＨ
4Aの両端から延びる第４Ａの領域ＳＣ4Aから構成されて
いる。
【０１１４】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ4Bに関し
ては、（ｃ−１）ゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域Ｓ
Ｃ3Bの部分から構成され、（ｃ−２）チャネル領域ＣＨ
4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部
分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構成さ
れ、（ｃ−３）ソース／ドレイン領域は、第２の電流制
御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの
両端から延びる第４Ｂの領域ＳＣ4Bから構成されてい
る。
【０１１５】更には、第１の半導体メモリ素子ＴＲAに
おける第３の書き込み用トランジスタＴＲ6Aに関して
は、（Ｄ−１）一方のソース／ドレイン領域は、第１の
読み出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ
1Aに相当する第３Ａの領域ＳＣ3Aの該表面領域から構成
され、（Ｄ−２）他方のソース／ドレイン領域は、第５
Ａの領域ＳＣ5Aから構成され、（Ｄ−３）チャネル形成
領域ＣＨ6Aは、第１の読み出し用トランジスタＴＲ1Aの
一方のソース／ドレイン領域に相当する第４Ａの領域Ｓ
Ｃ4Aの表面領域から構成されている。
【０１１６】一方、第２の半導体メモリ素子ＴＲBにお
ける第４の書き込み用トランジスタＴＲ6Bに関しては、
（ｄ−１）一方のソース／ドレイン領域は、第２の読み
出し用トランジスタＴＲ1Bのチャネル形成領域ＣＨ1Bに
相当する第３Ｂの領域ＳＣ3Bの該表面領域から構成さ
れ、（ｄ−２）他方のソース／ドレイン領域は、第５Ｂ
の領域ＳＣ5Bから構成され、（ｄ−３）チャネル形成領
域ＣＨ6Bは、第２の読み出し用トランジスタＴＲ1Bの一
方のソース／ドレイン領域に相当する第４Ｂの領域ＳＣ
4Bの表面領域から構成されている。
【０１１７】そして、（Ｅ）第１の半導体メモリ素子Ｔ
ＲAのゲート領域ＧA（Ｇ1A、Ｇ2A及びＧ6A）は、メモリ
セル選択用の第１Ａの配線（例えばワード線）に接続さ
れ、（ｅ）第２の半導体メモリ素子ＴＲBのゲート領域
ＧB（Ｇ1B、Ｇ2B及びＧ6B）は、メモリセル選択用の第
１Ｂの配線（例えばワード線）に接続され、（Ｆ）第２
Ａの領域ＳＣ2Aは書き込み情報設定線Ａに接続され、
（ｆ）第２Ｂの領域ＳＣ2Bは書き込み情報設定線Ｂに接
続され、（Ｇ）第４Ａの領域ＳＣ4Aは、メモリセル選択
用の第２Ａの配線（例えばビット線）に接続され、
（ｇ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第２
Ｂの配線（例えばビット線）に接続され、（Ｈ）第１の
領域ＳＣ1は、所定の電位に接続されている。
【０１１８】尚、第１の領域ＳＣ1の所定の電位への接
続は、第１の領域ＳＣ1を、図２３の紙面垂直方向に延
在させ、この延在部にコンタクト部を形成することによ
って行うことができる。
【０１１９】電流制御用接合型トランジスタＴＲ4A，Ｔ
Ｒ4Bは、対向するゲート領域（第３Ａの領域ＳＣ3Aと
第５Ａの領域ＳＣ5A、第３Ｂの領域ＳＣ3Bと第５Ｂの領
域ＳＣ5B）の間の距離（チャネル領域ＣＨ4A，ＣＨ4Bの
厚さ）を最適化し、且つ、対向するそれぞれのゲート
領域（第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A、第３
Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5B）における不純物
濃度とチャネル領域（第４Ａの領域ＳＣ4A、第４Ｂの領
域ＳＣ4B）における不純物濃度とを最適化することによ
って、形成されている。
【０１２０】尚、第３Ａの領域ＳＣ3Aと第１の領域ＳＣ
1の間、あるいは、第３Ｂの領域ＳＣ3Bと第１の領域Ｓ
Ｃ1の間に、第１導電形の高濃度不純物含有領域Ｓ
Ｃ7A，ＳＣ7 Bを更に備えれば、読み出し用トランジスタ
ＴＲ1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄
積される電位あるいは電荷の増加を図ることができる。
【０１２１】実施の形態３の半導体メモリセルの変形例
の原理図を図２５に示し、模式的な一部断面図を図２６
に示す。この変形例においては、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続され、第１の領域ＳＣ1は、
所定の電位に接続される代わりに、メモリセル選択用の
第２の配線（例えばビット線）に接続されている。
【０１２２】実施の形態３の半導体メモリセルの別の変
形例の原理図を図２７に示し、模式的な一部断面図を図
２８に示す。この変形例においては、第１の半導体メモ
リ素子ＴＲAは、第１導電形（例えばｎ形）の第３の電
流制御用接合型トランジスタＴＲ5Aを更に備え、第２の
半導体メモリ素子ＴＲBは、第１導電形（例えばｎ形）
の第４の電流制御用接合型トランジスタＴＲ5Bを更に備
え、第３の電流制御用接合型トランジスタＴＲ5Aのゲー
ト領域は、第２Ａの領域ＳＣ2A及び第３Ａの領域ＳＣ3A
から構成され、チャネル領域ＣＨ5Aは、第２Ａの領域Ｓ
Ｃ2Aと第３Ａの領域ＳＣ3Aとで挟まれた第１の領域ＳＣ
1の部分から構成され、第４の電流制御用接合型トラン
ジスタＴＲ5Bのゲート領域は、第２Ｂの領域ＳＣ2B及び
第３Ｂの領域ＳＣ3Bから構成され、チャネル領域ＣＨ5B
は、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bとで挟ま
れた第１の領域ＳＣ1の部分から構成されている。
【０１２３】尚、第３及び第４の電流制御用接合型トラ
ンジスタＴＲ5A，ＴＲ5Bは、対向するゲート領域（第
２Ａの領域ＳＣ2Aと第３Ａの領域ＳＣ3A、第２Ｂの領域
ＳＣ2Bと第３Ｂの領域ＳＣ3B）の間の距離（チャネル領
域ＣＨ5A，ＣＨ5Bの厚さ）を最適化し、且つ、対向す
るそれぞれのゲート領域（第２Ａの領域ＳＣ2Aと第３Ａ
の領域ＳＣ3A、第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ
3B）における不純物濃度とチャネル領域（第１の領域Ｓ
Ｃ1）における不純物濃度とを最適化することによっ
て、形成されている。
【０１２４】この変形例においても、原理図を図２９に
示し、模式的な一部断面図を図３０に示すように、第４
Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に
接続される代わりに、所定の電位Ａに接続され、第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接
続される代わりに、所定の電位Ｂに接続され、第１の領
域ＳＣ1は、所定の電位に接続される代わりに、メモリ
セル選択用の第２の配線（例えばビット線）に接続され
ている構成とすることができる。
【０１２５】実施の形態３の半導体メモリセルは、第５
Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bを形成する点、
第５Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bの上方まで
延びるゲート領域を形成する点を除き、実質的には、実
施の形態１にて説明した半導体メモリセルの製造方法と
同様とすることができるので、製造方法の詳細な説明は
省略する。
【０１２６】（実施の形態４）実施の形態４は、本発明
の第４の態様に係る半導体メモリセルに関する。図３１
に原理図を、そして図３２に模式的な一部断面図の一例
を示すように、実施の形態４の半導体メモリセルも、対
向して配置された２つの半導体メモリ素子ＴＲA，ＴＲB
から構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読
み出し用トランジスタと書き込み用トランジスタと電流
制御用接合型トランジスタの３つのトランジスタ、及び
１つのダイオードから構成されており、半導体メモリ素
子の構造は第２の態様に係る半導体メモリセルにおける
半導体メモリ素子の構造と類似している。
【０１２７】即ち、実施の形態４の半導体メモリセル
は、第１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を
有する半導体層１０Ａを備え、第１導電形（例えばｎ
形）の第１の読み出し用トランジスタＴＲ1A、第２導電
形（例えばｐ形）の第１の書き込み用トランジスタＴＲ
2A、第１導電形（例えばｎ形）の第１の電流制御用接合
型トランジスタＴＲ4A、及び、ｐｎ接合を有する第１の
ダイオードＤAから成る第１の半導体メモリ素子ＴＲ
Aと、第１導電形（例えばｎ形）の第２の読み出し用
トランジスタＴＲ1B、第２導電形（例えばＰ形）の第２
の書き込み用トランジスタＴＲ2B、第１導電形（例えば
ｎ形）の第２の電流制御用接合型トランジスタＴＲ4B、
及び、ｐｎ接合を有する第２のダイオードＤBから成る
第２の半導体メモリ素子ＴＲBから構成されている。
尚、半導体メモリセルは、支持基板１４上に形成された
絶縁層１１に囲まれて形成されている、所謂ＳＯＩ構造
を有する。図３２に示す実施の形態４の半導体メモリセ
ルにおいては、下から、支持基板１４、絶縁層１３、第
１の半導体メモリ素子ＴＲA、第２の半導体メモリ素子
ＴＲBの順に配置されている。
【０１２８】そして、実施の形態４の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第２Ａの領域Ｓ
Ｃ2A、（ロ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する、第２導電形（例えばｐ+形）を有す
る半導体性の、又はシリサイドや金属等の導電性の第２
Ｂの領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aとは離
間して設けられ、第１導電形とは逆の第２導電形（例え
ばｐ+形）を有する半導体性の第３Ａの領域ＳＣ3A、
（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含む表
面領域に第２Ｂの領域ＳＣ2Bとは離間して設けられ、第
２導電形（例えばｐ+形）を有する半導体性の第３Ｂの
領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主
面ＭＳ1を含む表面領域に設けられ、第１導電形（例え
ばｎ+形）を有する半導体性の第４Ａの領域ＳＣ4A、
（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を含
む表面領域に設けられ、第１導電形（例えばｎ+形）を
有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−１）第４
Ａの領域ＳＣ4Aの第１の主面ＭＳ1を含む表面領域に設
けられ、第４Ａの領域ＳＣ4Aと整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第５Ａの領域Ｓ
Ｃ5A、（ホ−２）第４Ｂの領域ＳＣ4Bの第２の主面ＭＳ
2を含む表面領域に設けられ、第４Ｂの領域ＳＣ4Bと整
流接合を形成して接する、第２導電形（例えばｐ+形）
を有する半導体性の、又はシリサイドや金属等の導電性
の第５Ｂの領域ＳＣ5B、（ヘ−１）第１の主面ＭＳ1に
形成された第１のバリア層上に、第１の領域ＳＣ1と第
４Ａの領域ＳＣ4A、及び第２Ａの領域ＳＣ2Aと第３Ａの
領域ＳＣ3Aを橋渡すごとく設けられた第１の半導体メモ
リ素子ＴＲAのゲート領域ＧA（Ｇ1A及びＧ2A）、並び
に、（ヘ−２）第２の主面ＭＳ2に形成された第２のバ
リア層上に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、
及び第２Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3Bを橋渡す
ごとく設けられた第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧB（Ｇ1B及びＧ2B）、を有する。
【０１２９】尚、図３２に示す実施の形態４の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【０１３０】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１３１】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【０１３２】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２Ａの領
域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／ドレ
イン領域は、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を
含む表面領域と第２Ａの領域ＳＣ2Aとで挟まれた、第１
の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１３３】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域から構成され、（ｂ−３）チャネル形成領
域ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１
の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域から構成
されている。
【０１３４】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ4Aに関
しては、（Ｃ−１）ゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）チャネル領
域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ
３Ａの該部分とで挟まれた第４Ａの領域ＳＣ４Ａの一部
から構成され、（Ｃ−３）ソース／ドレイン領域は、第
１の電流制御用接合型トランジスタＴＲ4Aのチャネル領
域ＣＨ4Aの両端から延びる第４Ａの領域ＳＣ4Aから構成
されている。
【０１３５】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ4Bに関し
ては、（ｃ−１）ゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域Ｓ
Ｃ3Bの部分から構成され、（ｃ−２）チャネル領域ＣＨ
4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部
分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構成さ
れ、（ｃ−３）ソース／ドレイン領域は、第２の電流制
御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの
両端から延びる第４Ｂの領域ＳＣ4Bから構成されてい
る。
【０１３６】そして、（Ｄ）実施の形態４においては、
ｐｎ接合を有する第１のダイオードＤAは、第２Ａの領
域ＳＣ2Aと第１の領域ＳＣ1から構成され、（ｄ）ｐｎ
接合を有する第２のダイオードＤBは、第２Ｂの領域Ｓ
Ｃ2Bと第１の領域ＳＣ1から構成され、（Ｅ）第１の半
導体メモリ素子ＴＲAのゲート領域ＧA（Ｇ1A及びＧ2A）
は、メモリセル選択用の第１Ａの配線（例えばワード
線）に接続され、（ｅ）第２の半導体メモリ素子ＴＲB
のゲート領域ＧB（Ｇ1B及びＧ2B）は、メモリセル選択
用の第１Ｂの配線（例えばワード線）に接続され、
（Ｆ）第２Ａの領域ＳＣ2Aは書き込み情報設定線Ａに接
続され、（ｆ）第２Ｂの領域ＳＣ2Bは書き込み情報設定
線Ｂに接続され、（Ｇ）第４Ａの領域ＳＣ4Aは、メモリ
セル選択用の第２Ａの配線（例えばビット線）に接続さ
れ、（ｇ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用の
第２Ｂの配線（例えばビット線）に接続され、（Ｈ）第
５Ａの領域ＳＣ5Aは書き込み情報設定線Ａに接続され、
（ｈ）第５Ｂの領域ＳＣ5Bは書き込み情報設定線Ｂに接
続されている。
【０１３７】電流制御用接合型トランジスタＴＲ4A，Ｔ
Ｒ4Bは、対向するゲート領域（第３Ａの領域ＳＣ3Aと
第５Ａの領域ＳＣ5A、第３Ｂの領域ＳＣ3Bと第５Ｂの領
域ＳＣ5B）の間の距離（チャネル領域ＣＨ4A，ＣＨ4Bの
厚さ）を最適化し、且つ、対向するそれぞれのゲート
領域（第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A、第３
Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5B）における不純物
濃度とチャネル領域（第４Ａの領域ＳＣ4A、第４Ｂの領
域ＳＣ4B）における不純物濃度とを最適化することによ
って、形成されている。
【０１３８】実施の形態４の半導体メモリセルにおいて
は、ダイオードＤA，ＤBが設けられているので、実施の
形態２の半導体メモリセルとは異なり、第１の領域ＳＣ
1を所定の電位へ接続する必要がなく、配線構成の簡素
化を図ることができる。
【０１３９】尚、書き込み情報設定線Ａ及び書き込み情
報設定線Ｂを共通とすることもでき、これによって配線
構成の簡素化を図ることができる。書き込み情報設定線
Ａ及び書き込み情報設定線Ｂを共通とするためには、例
えば、第２Ａの領域ＳＣ2Aを形成するとき、第２Ａの領
域ＳＣ2Aの延在部を同時に形成しておき、第２Ｂの領域
ＳＣ2Bを形成する前に、あるいは形成した後、第２Ａの
領域ＳＣ2Aの延在部から第２の主面ＭＳ2まで延びるｐ
++形不純物を有する導電性領域を形成し、第２Ｂの領域
ＳＣ2Bを形成するとき同時に第２Ｂの領域ＳＣ2Bからｐ
++形不純物を有する導電性領域まで延びる延在部を形成
すればよい。あるいは又、半導体メモリセルの外部で書
き込み情報設定線Ａと書き込み情報設定線Ｂとを接続し
てもよい。更には、規定数あるいは規定配置の互いに隣
接する半導体メモリセルにおける書き込み情報設定線Ａ
と書き込み情報設定線Ｂとを接続してもよい。尚、本発
明の他の半導体メモリセルにおいて、第２の配線を共通
とする場合にも、同様の構造とすればよい。
【０１４０】第３Ａの領域ＳＣ3Aと第１の領域ＳＣ1の
間、あるいは、第３Ｂの領域ＳＣ3Bと第１の領域ＳＣ1
の間に、第１導電形の高濃度不純物含有領域ＳＣ7A，Ｓ
Ｃ7Bを更に備えれば、読み出し用トランジスタＴＲ1A，
ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄積される
電位あるいは電荷の増加を図ることができる。
【０１４１】実施の形態４の半導体メモリセルの変形例
の原理図を図３３に示し、模式的な一部断面図を図３４
に示す。この変形例においては、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続され、第２Ａの領域ＳＣ
2Aは、書き込み情報設定線Ａに接続される代わりに、メ
モリセル選択用の第２Ａの配線（例えばビット線）に接
続され、第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂ
に接続される代わりに、メモリセル選択用の第２Ｂの配
線（例えばビット線）に接続されている。この場合、メ
モリセル選択用の第２Ａ，２Ｂの配線は、書き込み情報
設定線Ａ，Ｂを兼ねている。ここで、第２Ａの配線及び
第２Ｂの配線を共通とすることができる。
【０１４２】実施の形態４の半導体メモリセルの別の変
形例の原理図を図３５に示し、模式的な一部断面図を図
３６に示す。この変形例においては、第１の領域ＳＣ1
の第１の主面ＭＳ1を含む表面領域に設けられた導電性
の第６Ａの領域ＳＣ6A、及び、第１の領域ＳＣ1の第２
の主面ＭＳ2を含む表面領域に設けられた導電性の第６
Ｂの領域ＳＣ6Bを更に備え、第１のダイオードは、第１
の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成される代
わりに、第１の領域ＳＣ1及び第６Ａの領域ＳＣ6Aから
構成されたショットキダイオードＤSAから成り、第２の
ダイオードは、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ
2Bから構成される代わりに、第１の領域ＳＣ1及び第６
Ｂの領域ＳＣ6Bから構成されたショットキダイオードＤ
SBから成る。尚、第６Ａの領域ＳＣ6Aあるいは第６Ｂの
領域ＳＣ6Bは、シリサイド層又はＭｏやＡｌ等から成る
金属層から構成すればよい。尚、書き込み情報設定線Ａ
及び書き込み情報設定線Ｂを共通とすることもできる。
【０１４３】この変形例においても、原理図を図３７に
示し、模式的な一部断面図を図３８に示すように、第４
Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に
接続される代わりに、所定の電位Ａに接続され、第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接
続される代わりに、所定の電位Ｂに接続され、第２Ａの
領域ＳＣ2Aは、書き込み情報設定線Ａに接続される代わ
りに、メモリセル選択用の第２Ａの配線（例えばビット
線）に接続され、第２Ｂの領域ＳＣ2Bは、書き込み情報
設定線Ｂに接続される代わりに、メモリセル選択用の第
２Ｂの配線（例えばビット線）に接続されている構成と
することができる。この場合、メモリセル選択用の第２
Ａ，２Ｂの配線は、書き込み情報設定線Ａ，Ｂを兼ねて
いる。ここで、第２Ａの配線及び第２Ｂの配線を共通と
することができる。
【０１４４】実施の形態４の半導体メモリセルの更に別
の変形例の原理図を図３９に示し、模式的な一部断面図
を図４０に示す。この変形例においては、書き込み情報
設定線Ａ及び書き込み情報設定線Ｂは共通であり、第１
の主面ＭＳ1から第２の主面ＭＳ2に亙って半導体層１０
Ａに設けられ、第１の領域ＳＣ1と接する導電性の第６
の領域ＳＣ6を更に備え、第１のダイオード並びに第２
のダイオードは、第１の領域ＳＣ1及び第２Ａの領域Ｓ
Ｃ2A、並びに、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ
2Bから構成される代わりに、第１の領域ＳＣ1及び第６
の領域ＳＣ6から構成されたショットキダイオードＤSか
ら成る。尚、第６の領域ＳＣ6は、シリサイド層又はＭ
ｏやＡｌ等から成る金属層から構成すればよい。この変
形例においても、原理図を図４１に示し、模式的な一部
断面図を図４２に示すように、第４Ａの領域ＳＣ4Aは、
メモリセル選択用の第２Ａの配線に接続される代わり
に、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4Bは、
メモリセル選択用の第２Ｂの配線に接続される代わり
に、所定の電位Ｂに接続され、第２Ａの領域ＳＣ2Aは、
書き込み情報設定線Ａに接続される代わりに、メモリセ
ル選択用の第２の配線（例えばビット線）に接続され、
第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂに接続さ
れる代わりに、メモリセル選択用の第２の配線（例えば
ビット線）に接続されている構成とすることができる。
この場合、メモリセル選択用の第２の配線は、書き込み
情報設定線を兼ねている。
【０１４５】実施の形態４の半導体メモリセルの更に別
の変形例（本発明の第４Ａの態様に係る半導体メモリセ
ル）の原理図を図４３に示し、模式的な一部断面図を図
４４に示す。この変形例においては、第５Ａの領域ＳＣ
5Aは、書き込み情報設定線Ａに接続に接続される代わり
に、第３Ａの領域ＳＣ3Aに接続され、第５Ｂの領域ＳＣ
5Bは、書き込み情報設定線Ｂに接続に接続される代わり
に、第３Ｂの領域ＳＣ3Bに接続されている。第５Ａの領
域ＳＣ5Aと第３Ａの領域ＳＣ3Aとの接続は、例えば、第
３Ａの領域ＳＣ3Aの一部分を第１の主面ＭＳ1近傍まで
延在させ、第４Ａの領域ＳＣ4Aの外側で、第５Ａの領域
ＳＣ5Aと第３Ａの領域ＳＣ3Aの延在した部分とが接する
ような構造とすることによって、得ることができる。第
５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bとの接続も同様
とすればよい。半導体メモリセルをこのような構造にす
ることにより、半導体メモリセルの配線構造の簡素化を
図ることができる。尚、書き込み情報設定線Ａ及び書き
込み情報設定線Ｂを共通とすることもできる。
【０１４６】本発明の第４Ａの態様に係る半導体メモリ
セルの変形例の原理図を図４５に示し、模式的な一部断
面図を図４６に示す。この変形例においては、第４Ａの
領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に接続
される代わりに、所定の電位Ａに接続され、第４Ｂの領
域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接続さ
れる代わりに、所定の電位Ｂに接続され、第２Ａの領域
ＳＣ2Aは、書き込み情報設定線Ａに接続される代わり
に、メモリセル選択用の第２Ａの配線（例えばビット
線）に接続され、第２Ｂの領域ＳＣ2Bは、書き込み情報
設定線Ｂに接続される代わりに、メモリセル選択用の第
２Ｂの配線（例えばビット線）に接続されている。この
場合、メモリセル選択用の第２Ａ，２Ｂの配線は、書き
込み情報設定線Ａ，Ｂを兼ねている。ここで、第２Ａの
配線及び第２Ｂの配線を共通とすることができる。
【０１４７】本発明の第４Ａの態様に係る半導体メモリ
セルの別の変形例の原理図を図４７に示し、模式的な一
部断面図を図４８に示す。この変形例においては、第１
の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設けら
れた導電性の第６Ａの領域ＳＣ6A、及び、第１の領域Ｓ
Ｃ1の第２の主面ＭＳ2を含む表面領域に設けられた導電
性の第６Ｂの領域ＳＣ6Bを更に備え、第１のダイオード
は、第１の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成
される代わりに、第１の領域ＳＣ1及び第６Ａの領域Ｓ
Ｃ6Aから構成されたショットキダイオードＤSAから成
り、第２のダイオードは、第１の領域ＳＣ1及び第２Ｂ
の領域ＳＣ2Bから構成される代わりに、第１の領域ＳＣ
1及び第６Ｂの領域ＳＣ6Bから構成されたショットキダ
イオードＤSBから成る。尚、書き込み情報設定線Ａ及び
書き込み情報設定線Ｂを共通とすることもできる。この
変形例においても、原理図を図４９に示し、模式的な一
部断面図を図５０に示すように、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続され、第２Ａの領域ＳＣ
2Aは、書き込み情報設定線Ａに接続される代わりに、メ
モリセル選択用の第２Ａの配線（例えばビット線）に接
続され、第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂ
に接続される代わりに、メモリセル選択用の第２Ｂの配
線（例えばビット線）に接続されている。この場合、メ
モリセル選択用の第２Ａ，２Ｂの配線は、書き込み情報
設定線Ａ，Ｂを兼ねている。ここで、第２Ａの配線及び
第２Ｂの配線を共通とすることができる。
【０１４８】あるいは又、本発明の第４Ａの態様に係る
半導体メモリセルの更に別の変形例の原理図を図５１に
示し、模式的な一部断面図を図５２に示す。この変形例
においては、書き込み情報設定線Ａ及び書き込み情報設
定線Ｂは共通であり、第１の主面ＭＳ1から第２の主面
ＭＳ2に亙って半導体層１０Ａに設けられ、第１の領域
ＳＣ1と接する導電性の第６の領域ＳＣ6を更に備え、第
１のダイオード並びに第２のダイオードは、第１の領域
ＳＣ1及び第２Ａの領域ＳＣ2A、並びに、第１の領域Ｓ
Ｃ1及び第２Ｂの領域ＳＣ2Bから構成される代わりに、
第１の領域ＳＣ1及び第６の領域ＳＣ6から構成されたシ
ョットキダイオードＤSから成る。この場合、原理図を
図５３に示し、模式的な一部断面図を図５４に示すよう
に、第４Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａ
の配線に接続される代わりに、所定の電位Ａに接続さ
れ、第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第２Ｂ
の配線に接続される代わりに、所定の電位Ｂに接続さ
れ、第２Ａの領域及び第２Ｂの領域は、書き込み情報設
定線に接続される代わりに、メモリセル選択用の第２の
配線（例えばビット線）に接続されている構成とするこ
ともできる。この場合、メモリセル選択用の第２の配線
は、書き込み情報設定線を兼ねている。
【０１４９】実施の形態４の半導体メモリセルは、第５
Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bを形成する点、
及び、ゲート領域を形成すべき領域が相違する点を除
き、実質的には、実施の形態１にて説明した半導体メモ
リセルの製造方法と同様とすることができるので、製造
方法の詳細な説明は省略する。
【０１５０】尚、ダイオードを形成するために、第６の
領域ＳＣ6を形成する場合、第６の領域ＳＣ6は、例え
ば、実施の形態１の［工程−１００］において、ｎ形シ
リコン半導体基板１０をエッチング加工して、半導体メ
モリセルを形成すべきシリコン半導体基板１０の領域を
突起状に残した後、斜めスパッタ法にて、シリコン半導
体基板１０の突起状の領域の一部分に、シリサイド層又
はＭｏやＡｌ等から成る金属層を成膜することによって
形成することができる。
【０１５１】また、第１の領域ＳＣ1の表面領域に第６
Ａの領域ＳＣ6A、第６Ｂの領域ＳＣ6 Bをチタンシリサイ
ドから構成する場合、これらの領域は、以下に例示する
方法にて形成することができる。即ち、例えば、全面に
層間絶縁層を成膜し、チタンシリサイド層を形成すべき
領域の層間絶縁層を除去する。次いで、露出した半導体
層１０Ａの表面を含む層間絶縁層の上にチタン層をスパ
ッタ法にて成膜する。その後、第１回目のアニール処理
を施し、チタン層と半導体層１０Ａを構成するシリコン
とを反応させて、半導体層１０Ａの表面にチタンシリサ
イド層を形成する。次いで、層間絶縁層上の未反応のチ
タン層を、例えばアンモニア過水で除去した後、第２回
目のアニール処理を行うことによって、安定なチタンシ
リサイド層を得ることができる。ダイオードを形成する
ための材料はチタンシリサイドに限定されず、コバルト
シリサイド、タングステンシリサイド等の材料を用いる
こともできる。
【０１５２】（実施の形態５）実施の形態５は、本発明
の第５の態様に係る半導体メモリセルに関する。図５５
に原理図を、そして図５６に模式的な一部断面図の一例
を示すように、実施の形態５の半導体メモリセルは、対
向して配置された２つの半導体メモリ素子ＴＲA，ＴＲB
から構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読
み出し用トランジスタと書き込み用トランジスタと電流
制御用接合型トランジスタと更に別の書き込み用トラン
ジスタの４つのトランジスタ、及び１つのダイオードか
ら構成されており、これらの半導体メモリ素子の構造
は、ダイオードが設けられている点を除き、第３の態様
に係る半導体メモリセルにおける半導体メモリ素子の構
造と類似している。
【０１５３】即ち、実施の形態５の半導体メモリセル
は、第１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を
有する半導体層１０Ａを備え、第１導電形（例えばｎ
形）の第１の読み出し用トランジスタＴＲ1A、第２導電
形（例えばｐ形）の第１の書き込み用トランジスタＴＲ
2A、第１導電形（例えばｎ形）の第１の電流制御用接合
型トランジスタＴＲ4A、更に別の書き込み用トランジス
タである第２導電形（例えばｐ形）の第３の書き込み用
トランジスタＴＲ6A、及び、ｐｎ接合を有する第１のダ
イオードＤAから成る第１の半導体メモリ素子ＴＲAと、
第１導電形（例えばｎ形）の第２の読み出し用トラン
ジスタＴＲ1B、第２導電形（例えばｐ形）の第２の書き
込み用トランジスタＴＲ2B、第１導電形（例えばｎ形）
の第２の電流制御用接合型トランジスタＴＲ4B、更に別
の書き込み用トランジスタである第２導電形（例えばｐ
形）の第４の書き込み用トランジスタＴＲ6B、及び、ｐ
ｎ接合を有する第２のダイオードＤBから成る第２の半
導体メモリ素子ＴＲBから構成されている。
【０１５４】そして、実施の形態５の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ−１）
第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域に設
けられ、第１の領域ＳＣ1と整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第２Ａの領域Ｓ
Ｃ2A、（ロ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を
含む表面領域に設けられ、第１の領域ＳＣ1と整流接合
を形成して接する、第２導電形（例えばｐ+形）を有す
る半導体性の、又はシリサイドや金属等の導電性の第２
Ｂの領域ＳＣ2B、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２Ａの領域ＳＣ2Aとは離
間して設けられ、第１導電形とは逆の第２導電形（例え
ばｐ+形）を有する半導体性の第３Ａの領域ＳＣ3A、
（ハ−２）第１の領域ＳＣ1の第２の主面ＭＳ2を含む表
面領域に第２Ｂの領域ＳＣ2Bとは離間して設けられ、第
２導電形（例えばｐ+形）を有する半導体性の第３Ｂの
領域ＳＣ3B、（ニ−１）第３Ａの領域ＳＣ3Aの第１の主
面ＭＳ1を含む表面領域に設けられ、第１導電形（例え
ばｎ+形）を有する半導体性の第４Ａの領域ＳＣ4A、
（ニ−２）第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を含
む表面領域に設けられ、第１導電形（例えばｎ+形）を
有する半導体性の第４Ｂの領域ＳＣ4B、（ホ−１）第４
Ａの領域ＳＣ4Aの第１の主面ＭＳ1を含む表面領域に設
けられ、第４Ａの領域ＳＣ4Aと整流接合を形成して接す
る、第２導電形（例えばｐ+形）を有する半導体性の、
又はシリサイドや金属等の導電性の第５Ａの領域Ｓ
Ｃ5A、（ホ−２）第４Ｂの領域ＳＣ4Bの第２の主面ＭＳ
2を含む表面領域に設けられ、第４Ｂの領域ＳＣ4Bと整
流接合を形成して接する、第２導電形（例えばｐ+形）
を有する半導体性の、又はシリサイドや金属等の導電性
の第５Ｂの領域ＳＣ5B、（ヘ−１）第１の主面ＭＳ1に
形成された第１のバリア層上に、第１の領域ＳＣ1と第
４Ａの領域ＳＣ4A、第２Ａの領域ＳＣ2Aと第３Ａの領域
ＳＣ3A、及び第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A
を橋渡すごとく設けられた第１の半導体メモリ素子ＴＲ
Aのゲート領域ＧA（Ｇ1A、Ｇ2A及びＧ6A）、並びに、
（ヘ−２）第２の主面ＭＳ2に形成された第２のバリア
層上に、第１の領域ＳＣ1と第４Ｂの領域ＳＣ4B、第２
Ｂの領域ＳＣ2Bと第３Ｂの領域ＳＣ3B、及び第３Ｂの領
域ＳＣ3Bと第５Ｂの領域ＳＣ5Bを橋渡すごとく設けられ
た第２の半導体メモリ素子ＴＲBのゲート領域Ｇ
B（Ｇ1B、Ｇ2B及びＧ6B）、を有する。
【０１５５】尚、図５６に示す実施の形態５の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【０１５６】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域は、第１の領域ＳＣ1の第１の主面ＭＳ1を含む表面領
域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの領域Ｓ
Ｃ3Aの第１の主面ＭＳ1を含む表面領域から構成されて
いる。
【０１５７】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域
は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域
と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域ＳＣ
3Bの第２の主面ＭＳ2を含む表面領域から構成されてい
る。
【０１５８】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２Ａの領
域ＳＣ2Aから構成され、（Ｂ−２）他方のソース／ドレ
イン領域は、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を
含む表面領域から構成され、（Ｂ−３）チャネル形成領
域ＣＨ2Aは、第３Ａの領域ＳＣ3Aの第１の主面ＭＳ1を
含む表面領域と第２Ａの領域ＳＣ2Aとで挟まれた、第１
の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１５９】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２Ｂの領
域ＳＣ2Bから構成され、（ｂ−２）他方のソース／ドレ
イン領域は、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域から構成され、（ｂ−３）チャネル形成領
域ＣＨ2Bは、第３Ｂの領域ＳＣ3Bの第２の主面ＭＳ2を
含む表面領域と第２Ｂの領域ＳＣ2Bとで挟まれた、第１
の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域から構成
されている。
【０１６０】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ4Aに関
しては、（Ｃ−１）ゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）チャネル領
域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3A
の該部分とで挟まれた第４Ａの領域ＳＣ4Aの一部から構
成され、（Ｃ−３）ソース／ドレイン領域は、第１の電
流制御用接合型トランジスタＴＲ4Aのチャネル領域ＣＨ
4Aの両端から延びる第４Ａの領域ＳＣ4Aから構成されて
いる。
【０１６１】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ4Bに関し
ては、（ｃ−１）ゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域Ｓ
Ｃ3Bの部分から構成され、（ｃ−２）チャネル領域ＣＨ
4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部
分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構成さ
れ、（ｃ−３）ソース／ドレイン領域は、第２の電流制
御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの
両端から延びる第４Ｂの領域ＳＣ4Bから構成されてい
る。
【０１６２】更には、第１の半導体メモリ素子ＴＲAに
おける第３の書き込み用トランジスタＴＲ6Aに関して
は、（Ｄ−１）一方のソース／ドレイン領域は、第１の
読み出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ
1Aに相当する第３Ａの領域ＳＣ3Aの該表面領域から構成
され、（Ｄ−２）他方のソース／ドレイン領域は、第５
Ａの領域ＳＣ5Aから構成され、（Ｄ−３）チャネル形成
領域ＣＨ6Aは、第１の読み出し用トランジスタＴＲ1Aの
一方のソース／ドレイン領域に相当する第４Ａの領域Ｓ
Ｃ4Aの表面領域から構成されている。
【０１６３】一方、第２の半導体メモリ素子ＴＲBにお
ける第４の書き込み用トランジスタＴＲ6Bに関しては、
（ｄ−１）一方のソース／ドレイン領域は、第２の読み
出し用トランジスタＴＲ1Bのチャネル形成領域ＣＨ1Bに
相当する第３Ｂの領域ＳＣ3Bの該表面領域から構成さ
れ、（ｄ−２）他方のソース／ドレイン領域は、第５Ｂ
の領域ＳＣ5Bから構成され、（ｄ−３）チャネル形成領
域ＣＨ6Bは、第２の読み出し用トランジスタＴＲ1Bの一
方のソース／ドレイン領域に相当する第４Ｂの領域ＳＣ
4Bの表面領域から構成されている。
【０１６４】そして、（Ｅ）実施の形態５においては、
ｐｎ接合を有する第１のダイオードＤAは、第２Ａの領
域ＳＣ2A及び第１の領域ＳＣ1から構成され、（ｅ）ｐ
ｎ接合を有する第２のダイオードＤBは、第２Ｂの領域
ＳＣ2B及び第１の領域ＳＣ1から構成され、（Ｆ）第１
の半導体メモリ素子ＴＲAのゲート領域ＧA（Ｇ1A、Ｇ2A
及びＧ6A）は、メモリセル選択用の第１Ａの配線（例え
ばワード線）に接続され、（ｆ）第２の半導体メモリ素
子ＴＲBのゲート領域ＧB（Ｇ1B、Ｇ2B及びＧ6B）は、メ
モリセル選択用の第１Ｂの配線（例えばワード線）に接
続され、（Ｇ）第２Ａの領域ＳＣ2Aは書き込み情報設定
線Ａに接続され、（ｇ）第２Ｂの領域ＳＣ2Bは書き込み
情報設定線Ｂに接続され、（Ｈ）第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線（例えばビット
線）に接続され、（ｈ）第４Ｂの領域ＳＣ4Bは、メモリ
セル選択用の第２Ｂの配線（例えばビット線）に接続さ
れている。
【０１６５】尚、書き込み情報設定線Ａと書き込み情報
設定線Ｂとを共通としてもよい。
【０１６６】電流制御用接合型トランジスタＴＲ4A，Ｔ
Ｒ4Bは、対向するゲート領域（第３Ａの領域ＳＣ3Aと
第５Ａの領域ＳＣ5A、第３Ｂの領域ＳＣ3Bと第５Ｂの領
域ＳＣ5B）の間の距離（チャネル領域ＣＨ4A，ＣＨ4Bの
厚さ）を最適化し、且つ、対向するそれぞれのゲート
領域（第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A、第３
Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5B）における不純物
濃度とチャネル領域（第４Ａの領域ＳＣ4A、第４Ｂの領
域ＳＣ4B）における不純物濃度とを最適化することによ
って、形成されている。
【０１６７】尚、第３Ａの領域ＳＣ3Aと第１の領域ＳＣ
1の間、あるいは、第３Ｂの領域ＳＣ3Bと第１の領域Ｓ
Ｃ1の間に、第１導電形の高濃度不純物含有領域Ｓ
Ｃ7A，ＳＣ7 Bを更に備えれば、読み出し用トランジスタ
ＴＲ1A，ＴＲ1Bのチャネル形成領域ＣＨ1A，ＣＨ1Bに蓄
積される電位あるいは電荷の増加を図ることができる。
【０１６８】実施の形態５の半導体メモリセルの変形例
の原理図を図５７に示し、模式的な一部断面図を図５８
に示す。この変形例においては、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続され、第２Ａの領域ＳＣ
2Aは、書き込み情報設定線Ａに接続される代わりに、メ
モリセル選択用の第２Ａの配線（例えばビット線）に接
続され、第２Ｂの領域ＳＣ2Bは、書き込み情報設定線Ｂ
に接続される代わりに、メモリセル選択用の第２Ｂの配
線（例えばビット線）に接続されている。この場合、メ
モリセル選択用の第２Ａ，２Ｂの配線は、書き込み情報
設定線Ａ，Ｂを兼ねている。ここで、第２Ａの配線及び
第２Ｂの配線を共通とすることができる。
【０１６９】実施の形態５の半導体メモリセルの別の変
形例の原理図を図６０に示し、模式的な一部断面図を図
６１に示す。この変形例においては、第１の領域ＳＣ1
の第１の主面ＭＳ1を含む表面領域に設けられた導電性
の第６Ａの領域ＳＣ6A、及び、第１の領域ＳＣ1の第２
の主面ＭＳ2を含む表面領域に設けられた導電性の第６
ＢＳＣ6Bの領域を更に備え、第１のダイオードは、第１
の領域ＳＣ1及び第２Ａの領域ＳＣ2Aから構成される代
わりに、第１の領域ＳＣ1及び第６Ａの領域ＳＣ6Aから
構成されたショットキダイオードＤSAから成り、第２の
ダイオードは、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ
2Bから構成される代わりに、第１の領域ＳＣ1及び第６
Ｂの領域ＳＣ6Bから構成されたショットキダイオードＤ
SBから成る。尚、書き込み情報設定線Ａと書き込み情報
設定線Ｂとを共通とすることができる。この変形例にお
いても、原理図を図６１に示し、模式的な一部断面図を
図６２に示すように、第４Ａの領域ＳＣ4Aは、メモリセ
ル選択用の第２Ａの配線に接続される代わりに、所定の
電位Ａに接続され、第４Ｂの領域ＳＣ4Bは、メモリセル
選択用の第２Ｂの配線に接続される代わりに、所定の電
位Ｂに接続され、第２Ａの領域ＳＣ2Aは、書き込み情報
設定線Ａに接続される代わりに、メモリセル選択用の第
２Ａの配線（例えばビット線）に接続され、第２Ｂの領
域ＳＣ2Bは、書き込み情報設定線Ｂに接続される代わり
に、メモリセル選択用の第２Ｂの配線（例えばビット
線）に接続されている構成とすることもできる。この場
合、メモリセル選択用の第２Ａ，２Ｂの配線は、書き込
み情報設定線Ａ，Ｂを兼ねている。ここで、第２Ａの配
線及び第２Ｂの配線を共通とすることができる。
【０１７０】実施の形態５の半導体メモリセルの更に別
の変形例の原理図を図６３に示し、模式的な一部断面図
を図６４に示す。この変形例においては、書き込み情報
設定線Ａ及び書き込み情報設定線Ｂは共通であり、第１
の主面ＭＳ1から第２の主面ＭＳ2に亙って半導体層１０
Ａに設けられ、第１の領域ＳＣ1と接する導電性の第６
の領域ＳＣ6を更に備え、第１のダイオード並びに第２
のダイオードは、第１の領域ＳＣ1及び第２Ａの領域Ｓ
Ｃ2A、並びに、第１の領域ＳＣ1及び第２Ｂの領域ＳＣ
2Bから構成される代わりに、第１の領域ＳＣ1及び第６
の領域ＳＣ6から構成されたショットキダイオードＤSか
ら成る。尚、この変形例においても、原理図を図６５に
示し、模式的な一部断面図を図６６に示すように、第４
Ａの領域ＳＣ4Aは、メモリセル選択用の第２Ａの配線に
接続される代わりに、所定の電位Ａに接続され、第４Ｂ
の領域ＳＣ4Bは、メモリセル選択用の第２Ｂの配線に接
続される代わりに、所定の電位Ｂに接続され、第２Ａの
領域ＳＣ2A及び第２Ｂの領域ＳＣ2Bは、書き込み情報設
定線に接続される代わりに、メモリセル選択用の第２の
配線（例えばビット線）に接続されている構成とするこ
とができる。この場合、メモリセル選択用の第２の配線
は、書き込み情報設定線を兼ねている。
【０１７１】実施の形態５の半導体メモリセルは、第５
Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bを形成する点、
第５Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bの上方まで
延びるゲート領域を形成する点を除き、実質的には、実
施の形態１にて説明した半導体メモリセルの製造方法と
同様とすることができるので、製造方法の詳細な説明は
省略する。
【０１７２】（実施の形態６）実施の形態６は、本発明
の第６の態様に係る半導体メモリセルに関する。図６７
に原理図を、そして図６８に模式的な一部断面図の一例
を示すように、実施の形態６の半導体メモリセルは、対
向して配置された２つの半導体メモリ素子ＴＲA，ＴＲB
から構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読
み出し用トランジスタと書き込み用トランジスタと電流
制御用接合型トランジスタの３つのトランジスタ、及び
１つのダイオードから構成されている。半導体メモリ素
子の構造は、第２の領域の構成が相違する点を除き、実
施の形態４にて説明した半導体メモリセルにおける半導
体メモリ素子の構造と類似している。
【０１７３】即ち、実施の形態６の半導体メモリセル
は、第１及び第２の対向する２つの主面ＭＳ1，ＭＳ2を
有する半導体層１０Ａを備え、第１導電形（例えばｎ
形）の第１の読み出し用トランジスタＴＲ1A、第２導電
形（例えばｐ形）の第１の書き込み用トランジスタＴＲ
2A、第１導電形（例えばｎ形）の第１の電流制御用接合
型トランジスタＴＲ4A、及び、ｐｎ接合を有する第１の
ダイオードから成る第１の半導体メモリ素子ＴＲAと、
第１導電形（例えばｎ形）の第２の読み出し用トラン
ジスタＴＲ1B、第２導電形（例えばｐ形）の第２の書き
込み用トランジスタＴＲ2B、第１導電形（例えばｎ形）
の第２の電流制御用接合型トランジスタＴＲ4B、及び、
ｐｎ接合を有する第２のダイオードから成る第２の半導
体メモリ素子ＴＲBから構成されている。
【０１７４】そして、実施の形態６の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ）第１
の主面ＭＳ1から第２の主面ＭＳ2に亙って半導体層１０
Ａに設けられ、第１の領域ＳＣ1と接し、第１導電形と
は逆の第２導電形（例えばｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２の領域ＳＣ2とは離間し
て設けられ、第２導電形（例えばｐ+形）を有する半導
体性の第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ
1の第２の主面ＭＳ2を含む表面領域に第２の領域ＳＣ2
とは離間して設けられ、第２導電形（例えばｐ+形）を
有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第３
Ａの領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域に設
けられ、第１導電形（例えばｎ+形）を有する半導体性
の第４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの領域ＳＣ3B
の第２の主面ＭＳ2を含む表面領域に設けられ、第１導
電形（例えばｎ+形）を有する半導体性の第４Ｂの領域
ＳＣ4B、（ホ−１）第４Ａの領域ＳＣ4Aの第１の主面Ｍ
Ｓ1を含む表面領域に設けられ、第４Ａの領域ＳＣ4Aと
整流接合を形成して接する、第２導電形（例えばｐ
+形）を有する半導体性の、又はシリサイドや金属等の
導電性の第５Ａの領域ＳＣ5A、（ホ−２）第４Ｂの領域
ＳＣ4Bの第２の主面ＭＳ2を含む表面領域に設けられ、
第４Ｂの領域ＳＣ4Bと整流接合を形成して接する、第２
導電形（例えばｐ+形）を有する半導体性の、又はシリ
サイドや金属等の導電性の第５Ｂの領域ＳＣ5B、（ヘ−
１）第１の主面ＭＳ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、及び第２
の領域ＳＣ2と第３Ａの領域ＳＣ3Aを橋渡すごとく設け
られた第１の半導体メモリ素子ＴＲAのゲート領域Ｇ
A（Ｇ1A及びＧ2A）、並びに、（ヘ−２）第２の主面Ｍ
Ｓ2に形成された第２のバリア層上に、第１の領域ＳＣ1
と第４Ｂの領域ＳＣ4B、及び第２の領域ＳＣ2と第３Ｂ
の領域ＳＣ3Bを橋渡すごとく設けられた第２の半導体メ
モリ素子ＴＲBのゲート領域ＧB（Ｇ1B及びＧ2B）、を有
する。
【０１７５】尚、図６８に示す実施の形態６の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【０１７６】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
さている。
【０１７７】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【０１７８】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２の領域
ＳＣ2の第１の主面ＭＳ1を含む表面領域から構成され、
（Ｂ−２）他方のソース／ドレイン領域は、第３Ａの領
域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成さ
れ、（Ｂ−３）チャネル形成領域は、第３Ａの領域ＳＣ
3Aの第１の主面ＭＳ1を含む表面領域と第２の領域ＳＣ2
の第１の主面ＭＳ1を含む表面領域とで挟まれた、第１
の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１７９】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２の領域
ＳＣ2の第２の主面ＭＳ2を含む表面領域から構成され、
（ｂ−２）他方のソース／ドレイン領域は、第３Ｂの領
域ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成さ
れ、（ｂ−３）チャネル形成領域ＣＨ2Bは、第３Ｂの領
域ＳＣ3Bの第２の主面ＭＳ2を含む表面領域と第２の領
域ＳＣ2の第２の主面ＭＳ2を含む表面領域とで挟まれ
た、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域
から構成されている。
【０１８０】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ4Aに関
しては、（Ｃ−１）ゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）チャネル領
域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3A
の該部分とで挟まれた第４Ａの領域ＳＣ4Aの一部から構
成され、（Ｃ−３）ソース／ドレイン領域は、第１の電
流制御用接合型トランジスタＴＲ4Aのチャネル領域ＣＨ
4Aの両端から延びる第４Ａの領域ＳＣ4Aから構成されて
いる。
【０１８１】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ4Bに関し
ては、（ｃ−１）ゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ５Ｂと対向する第３Ｂの領域
ＳＣ３Ｂの部分から構成され、（ｃ−２）チャネル領域
ＣＨ4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの
該部分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構成
され、（ｃ−３）ソース／ドレイン領域は、第２の電流
制御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4B
の両端から延びる第４Ｂの領域ＳＣ4Bから構成されてい
る。
【０１８２】そして、（Ｄ）実施の形態６においては、
ｐｎ接合を有する第１のダイオード及び第２のダイオー
ドは、第２の領域ＳＣ2と第１の領域ＳＣ1から構成さ
れ、（Ｅ）第１の半導体メモリ素子ＴＲAのゲート領域
ＧA（Ｇ1A及びＧ2A）は、メモリセル選択用の第１Ａの
配線（例えばワード線）に接続され、（ｅ）第２の半導
体メモリ素子ＴＲBのゲート領域ＧB（Ｇ1B及びＧ2B）
は、メモリセル選択用の第１Ｂの配線（例えばワード
線）に接続され、（Ｆ）第２の領域ＳＣ2は書き込み情
報設定線に接続され、（Ｇ）第４Ａの領域ＳＣ4Aは、メ
モリセル選択用の第２Ａの配線（例えばビット線）に接
続され、（ｇ）第４Ｂの領域ＳＣ4Bは、メモリセル選択
用の第２Ｂの配線（例えばビット線）に接続され、
（Ｈ）第５Ａの領域ＳＣ5A及び第５Ｂの領域ＳＣ5Bは書
き込み情報設定線に接続されている。
【０１８３】尚、実施の形態６においては、第５Ｂの領
域ＳＣ5Bは、第２の領域ＳＣ2を介して書き込み情報設
定線に接続されている。
【０１８４】電流制御用接合型トランジスタＴＲ4A，Ｔ
Ｒ4Bは、対向するゲート領域（第３Ａの領域ＳＣ3Aと
第５Ａの領域ＳＣ5A、第３Ｂの領域ＳＣ3Bと第５Ｂの領
域ＳＣ5B）の間の距離（チャネル領域ＣＨ4A，ＣＨ4Bの
厚さ）を最適化し、且つ、対向するそれぞれのゲート
領域（第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A、第３
Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5B）における不純物
濃度とチャネル領域（第４Ａの領域ＳＣ4A、第４Ｂの領
域ＳＣ4B）における不純物濃度とを最適化することによ
って、形成されている。
【０１８５】実施の形態６の半導体メモリセルの変形例
の原理図を図６９に示し、模式的な一部断面図を図７０
に示す。この変形例においては、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続され、第２の領域ＳＣ2は、
書き込み情報設定線に接続される代わりに、メモリセル
選択用の第２の配線（例えばビット線）に接続されてい
る。この場合、メモリセル選択用の第２の配線は、書き
込み情報設定線を兼ねている。
【０１８６】あるいは又、実施の形態６の半導体メモリ
セルの別の変形例の原理図を図７１に示し、模式的な一
部断面図を図７２に示す。この変形例においては、第５
Ａの領域ＳＣ5Aは、書き込み情報設定線に接続に接続さ
れる代わりに、第３Ａの領域ＳＣ3Aに接続され、第５Ｂ
の領域ＳＣ5Bは、書き込み情報設定線に接続に接続され
る代わりに、第３Ｂの領域ＳＣ3Bに接続されている。こ
の変形例においても、原理図を図７３に示し、模式的な
一部断面図を図７４に示すように、第４Ａの領域ＳＣ4A
は、メモリセル選択用の第２Ａの配線に接続される代わ
りに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ
4Bは、メモリセル選択用の第２Ｂの配線に接続される代
わりに、所定の電位Ｂに接続され、第２の領域ＳＣ
2は、書き込み情報設定線に接続される代わりに、メモ
リセル選択用の第２の配線（例えばビット線）に接続さ
れている。この場合、メモリセル選択用の第２の配線
は、書き込み情報設定線を兼ねている。
【０１８７】実施の形態６の半導体メモリセルの製造に
おいては、実施の形態１にて説明した半導体メモリセル
の製造方法において、第２Ａの領域ＳＣ2A及び第２Ｂの
領域ＳＣ2Bを形成する代わりに、［工程−１００］に
て、ｎ形シリコン半導体基板１０にｐ形不純物をイオン
注入して第２の領域ＳＣ2を形成した後、シリコン半導
体基板１０をエッチング加工して、半導体メモリセルを
形成すべきシリコン半導体基板１０の領域を突起状に残
すことによって、ｎ形不純物を含む第１の領域ＳＣ1及
びｐ形不純物を含む第２の領域ＳＣ2を形成することが
できる。あるいは又、シリコン半導体基板１０をエッチ
ング加工して、半導体メモリセルを形成すべきシリコン
半導体基板１０の領域を突起状に残した後、かかる突起
状の領域にｐ形不純物をイオン注入して第２の領域ＳＣ
2を形成してもよい。実施の形態６の半導体メモリセル
の製造方法は、これらの点を除き、実質的には、実施の
形態１にて説明した半導体メモリセルの製造方法と同様
とすることができるので、製造方法の詳細な説明は省略
する。
【０１８８】（実施の形態７）実施の形態７は、本発明
の第７の態様に係る半導体メモリセルに関する。図７５
に原理図を、そして図７６に模式的な一部断面図の一例
を示すように、実施の形態７の半導体メモリセルは、対
向して配置された２つの半導体メモリ素子ＴＲA，ＴＲB
から構成され、各半導体メモリ素子ＴＲA，ＴＲBは、読
み出し用トランジスタと書き込み用トランジスタと電流
制御用接合型トランジスタと更に別の書き込み用トラン
ジスタの４つのトランジスタ、及び１つのダイオードか
ら構成されている。半導体メモリ素子の構造は、第２の
領域の構成が相違する点を除き、実施の形態５にて説明
した半導体メモリセルにおける半導体メモリ素子の構造
と類似している。
【０１８９】即ち、実施の形態７の半導体メモリセルに
おいては、第１及び第２の対向する２つの主面ＭＳ1，
ＭＳ2を有する半導体層１０Ａを備え、第１導電形
（例えばｎ形）の第１の読み出し用トランジスタＴ
Ｒ1A、第２導電形（例えばｐ形）の第１の書き込み用ト
ランジスタＴＲ2A、第１導電形（例えばｎ形）の第１の
電流制御用接合型トランジスタＴＲ4A、更に別の書き込
み用トランジスタである第２導電形（例えばｐ形）の第
３の書き込み用トランジスタＴＲ6A、及び、ｐｎ接合を
有する第１のダイオードから成る第１の半導体メモリ素
子ＴＲAと、第１導電形（例えばｎ形）の第２の読み
出し用トランジスタＴＲ1B、第２導電形（例えばｐ形）
の第２の書き込み用トランジスタＴＲ2B、第１導電形
（例えばｎ形）の第２の電流制御用接合型トランジスタ
ＴＲ4B、更に別の書き込み用トランジスタである第２導
電形（例えばｐ形）の第４の書き込み用トランジスタＴ
Ｒ6B、及び、ｐｎ接合を有する第２のダイオードから成
る第２の半導体メモリ素子から構成されている。
【０１９０】そして、実施の形態７の半導体メモリセル
は、（イ）第１の主面ＭＳ1から第２の主面ＭＳ2に亙っ
て半導体層１０Ａに設けられた、第１導電形（例えばｎ
形）を有する半導体性の第１の領域ＳＣ1、（ロ）第１
の主面ＭＳ1から第２の主面ＭＳ2に亙って半導体層１０
Ａに設けられ、第１の領域ＳＣ1と接し、第１導電形と
は逆の第２導電形（例えばｐ+形）を有する半導体性の
第２の領域ＳＣ2、（ハ−１）第１の領域ＳＣ1の第１の
主面ＭＳ1を含む表面領域に第２の領域ＳＣ2とは離間し
て設けられ、第２導電形（例えばｐ+形）を有する半導
体性の第３Ａの領域ＳＣ3A、（ハ−２）第１の領域ＳＣ
1の第２の主面ＭＳ2を含む表面領域に第２の領域ＳＣ2
とは離間して設けられ、第２導電形（例えばｐ+形）を
有する半導体性の第３Ｂの領域ＳＣ3B、（ニ−１）第３
Ａの領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域に設
けられ、第１導電形（例えばｎ+形）を有する半導体性
の第４Ａの領域ＳＣ4A、（ニ−２）第３Ｂの領域ＳＣ3B
の第２の主面ＭＳ2を含む表面領域に設けられ、第１導
電形（例えばｎ+形）を有する半導体性の第４Ｂの領域
ＳＣ4B、（ホ−１）第４Ａの領域ＳＣ4Aの第１の主面Ｍ
Ｓ1を含む表面領域に設けられ、第４Ａの領域ＳＣ4Aと
整流接合を形成して接する、第２導電形（例えばｐ
+形）を有する半導体性の、又はシリサイドや金属等の
導電性の第５Ａの領域ＳＣ5A、（ホ−２）第４Ｂの領域
ＳＣ4Bの第２の主面ＭＳ2を含む表面領域に設けられ、
第４Ｂの領域ＳＣ4Bと整流接合を形成して接する、第２
導電形（例えばｐ+形）を有する半導体性の、又はシリ
サイドや金属等の導電性の第５Ｂの領域ＳＣ5B、（ヘ−
１）第１の主面ＭＳ1に形成された第１のバリア層上
に、第１の領域ＳＣ1と第４Ａの領域ＳＣ4A、第２の領
域ＳＣ2と第３Ａの領域ＳＣ3A、及び第３Ａの領域ＳＣ
3Aと第５Ａの領域ＳＣ5Aを橋渡すごとく設けられた第１
の半導体メモリ素子ＴＲAのゲート領域ＧA（Ｇ1A、Ｇ2A
及びＧ6A）、並びに、（ヘ−２）第２の主面ＭＳ2に形
成された第２のバリア層上に、第１の領域ＳＣ1と第４
Ｂの領域ＳＣ4B、第２の領域ＳＣ2と第３Ｂの領域ＳＣ
3B、及び第３Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5Bを橋
渡すごとく設けられた第２の半導体メモリ素子ＴＲBの
ゲート領域ＧB（Ｇ1B、Ｇ2B及びＧ6B）、を有する。
【０１９１】尚、図７６に示す実施の形態７の半導体メ
モリセルにおいては、第１の半導体メモリ素子ＴＲAの
ゲート領域ＧAと、第２の半導体メモリ素子ＴＲBのゲー
ト領域ＧBとは、垂直方向に概ね整列して配置されてい
る。
【０１９２】そして、第１の半導体メモリ素子ＴＲAに
おける第１の読み出し用トランジスタＴＲ1Aに関して
は、（Ａ−１）一方のソース／ドレイン領域は、第４Ａ
の領域ＳＣ4Aから構成され、（Ａ−２）他方のソース／
ドレイン領域は、第１の領域ＳＣ1の第１の主面ＭＳ1を
含む表面領域から構成され、（Ａ−３）チャネル形成領
域ＣＨ1Aは、第１の領域ＳＣ1の第１の主面ＭＳ1を含む
表面領域と第４Ａの領域ＳＣ4Aとで挟まれた、第３Ａの
領域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１９３】また、第２の半導体メモリ素子ＴＲBにお
ける第２の読み出し用トランジスタＴＲ1Bに関しては、
（ａ−１）一方のソース／ドレイン領域は、第４Ｂの領
域ＳＣ4Bから構成され、（ａ−２）他方のソース／ドレ
イン領域は、第１の領域ＳＣ1の第２の主面ＭＳ2を含む
表面領域から構成され、（ａ−３）チャネル形成領域Ｃ
Ｈ1Bは、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面
領域と第４Ｂの領域ＳＣ4Bとで挟まれた、第３Ｂの領域
ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成され
ている。
【０１９４】一方、第１の半導体メモリ素子ＴＲAにお
ける第１の書き込み用トランジスタＴＲ2Aに関しては、
（Ｂ−１）一方のソース／ドレイン領域は、第２の領域
ＳＣ2の第１の主面ＭＳ1を含む表面領域から構成され、
（Ｂ−２）他方のソース／ドレイン領域は、第３Ａの領
域ＳＣ3Aの第１の主面ＭＳ1を含む表面領域から構成さ
れ、（Ｂ−３）チャネル形成領域は、第３Ａの領域ＳＣ
3Aの第１の主面ＭＳ1を含む表面領域と第２の領域ＳＣ2
の第１の主面ＭＳ1を含む表面領域とで挟まれた、第１
の領域ＳＣ1の第１の主面ＭＳ1を含む表面領域から構成
されている。
【０１９５】また、第２の半導体メモリ素子ＴＲBにお
ける第２の書き込み用トランジスタＴＲ2Bに関しては、
（ｂ−１）一方のソース／ドレイン領域は、第２の領域
ＳＣ2の第２の主面ＭＳ2を含む表面領域から構成され、
（ｂ−２）他方のソース／ドレイン領域は、第３Ｂの領
域ＳＣ3Bの第２の主面ＭＳ2を含む表面領域から構成さ
れ、（ｂ−３）チャネル形成領域ＣＨ2Bは、第３Ｂの領
域ＳＣ3Bの第２の主面ＭＳ2を含む表面領域と第２の領
域ＳＣ2の第２の主面ＭＳ2を含む表面領域とで挟まれ
た、第１の領域ＳＣ1の第２の主面ＭＳ2を含む表面領域
から構成されている。
【０１９６】更には、第１の半導体メモリ素子ＴＲAに
おける第１の電流制御用接合型トランジスタＴＲ4Aに関
しては、（Ｃ−１）ゲート領域は、第５Ａの領域Ｓ
Ｃ5A、及び、該第５Ａの領域ＳＣ5Aと対向する第３Ａの
領域ＳＣ3Aの部分から構成され、（Ｃ−２）チャネル領
域ＣＨ4Aは、第５Ａの領域ＳＣ5Aと第３Ａの領域ＳＣ3A
の該部分とで挟まれた第４Ａの領域ＳＣ4Aの一部から構
成され、（Ｃ−３）ソース／ドレイン領域は、第１の電
流制御用接合型トランジスタＴＲ4Aのチャネル領域ＣＨ
4Aの両端から延びる第４Ａの領域ＳＣ4Aから構成されて
いる。
【０１９７】一方、第２の半導体メモリ素子ＴＲBにお
ける第２の電流制御用接合型トランジスタＴＲ4Bに関し
ては、（ｃ−１）ゲート領域は、第５Ｂの領域ＳＣ5B、
及び、該第５Ｂの領域ＳＣ5Bと対向する第３Ｂの領域Ｓ
Ｃ3Bの部分から構成され、（ｃ−２）チャネル領域ＣＨ
4Bは、第５Ｂの領域ＳＣ5Bと第３Ｂの領域ＳＣ3Bの該部
分とで挟まれた第４Ｂの領域ＳＣ4Bの一部から構成さ
れ、（ｃ−３）ソース／ドレイン領域は、第２の電流制
御用接合型トランジスタＴＲ4Bのチャネル領域ＣＨ4Bの
両端から延びる第４Ｂの領域ＳＣ4Bから構成されてい
る。
【０１９８】更には、第１の半導体メモリ素子ＴＲAに
おける第３の書き込み用トランジスタＴＲ6Aに関して
は、（Ｄ−１）一方のソース／ドレイン領域は、第１の
読み出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ
1Aに相当する第３Ａの領域ＳＣ3Aの該表面領域から構成
され、（Ｄ−２）他方のソース／ドレイン領域は、第５
Ａの領域ＳＣ5Aから構成され、（Ｄ−３）チャネル形成
領域ＣＨ6Aは、第１の読み出し用トランジスタＴＲ1Aの
一方のソース／ドレイン領域に相当する第４Ａの領域Ｓ
Ｃ4Aの表面領域から構成されている。
【０１９９】また、第２の半導体メモリ素子ＴＲBにお
ける第４の書き込み用トランジスタＴＲ6Bに関しては、
（ｄ−１）一方のソース／ドレイン領域は、第２の読み
出し用トランジスタＴＲ1Bのチャネル形成領域ＣＨ1Bに
相当する第３Ｂの領域ＳＣ3Bの該表面領域から構成さ
れ、（ｄ−２）他方のソース／ドレイン領域は、第５Ｂ
の領域ＳＣ5Bから構成され、（ｄ−３）チャネル形成領
域ＣＨ6Bは、第２の読み出し用トランジスタＴＲ1Bの一
方のソース／ドレイン領域に相当する第４Ｂの領域ＳＣ
4Bの表面領域から構成されている。
【０２００】そして、（Ｅ）ｐｎ接合を有する第１のダ
イオード及び第２のダイオードは、第２の領域ＳＣ2及
び第１の領域ＳＣ1から構成され、（Ｆ）第１の半導体
メモリ素子ＴＲAのゲート領域ＧA（Ｇ1A、Ｇ2A及び
Ｇ6A）は、メモリセル選択用の第１Ａの配線（例えばワ
ード線）に接続され、（ｆ）第２の半導体メモリ素子Ｔ
ＲBのゲート領域ＧB（Ｇ1B、Ｇ2B及びＧ6B）は、メモリ
セル選択用の第１Ｂの配線（例えばワード線）に接続さ
れ、（Ｇ）第２の領域ＳＣ2は書き込み情報設定線に接
続され、（Ｈ）第４Ａの領域ＳＣ4Aは、メモリセル選択
用の第２Ａの配線（例えばビット線）に接続され、
（ｈ）第４Ｂの領域ＳＣ4Bは、メモリセル選択用の第２
Ｂの配線（例えばビット線）に接続されている。
【０２０１】電流制御用接合型トランジスタＴＲ4A，Ｔ
Ｒ4Bは、対向するゲート領域（第３Ａの領域ＳＣ3Aと
第５Ａの領域ＳＣ5A、第３Ｂの領域ＳＣ3Bと第５Ｂの領
域ＳＣ5B）の間の距離（チャネル領域ＣＨ4A，ＣＨ4Bの
厚さ）を最適化し、且つ、対向するそれぞれのゲート
領域（第３Ａの領域ＳＣ3Aと第５Ａの領域ＳＣ5A、第３
Ｂの領域ＳＣ3Bと第５Ｂの領域ＳＣ5B）における不純物
濃度とチャネル領域（第４Ａの領域ＳＣ4A、第４Ｂの領
域ＳＣ4B）における不純物濃度とを最適化することによ
って、形成されている。
【０２０２】実施の形態７の半導体メモリセルの変形例
の原理図を図７７に示し、模式的な一部断面図を図７８
に示す。この変形例においては、第４Ａの領域ＳＣ
4Aは、メモリセル選択用の第２Ａの配線に接続される代
わりに、所定の電位Ａに接続され、第４Ｂの領域ＳＣ4B
は、メモリセル選択用の第２Ｂの配線に接続される代わ
りに、所定の電位Ｂに接続され、第２の領域ＳＣ2は、
書き込み情報設定線に接続される代わりに、メモリセル
選択用の第２の配線（例えばワード線）に接続されてい
る。この場合、メモリセル選択用の第２の配線は、書き
込み情報設定線を兼ねている。
【０２０３】実施の形態７の製造方法は、第５Ａの領域
ＳＣ5A及び第５Ｂの領域ＳＣ5Bの上方まで延びるゲート
領域を形成する点を除き、実質的には、実施の形態１、
実施の形態６にて説明した半導体メモリセルの製造方法
と同様とすることができるので、詳細な説明は省略す
る。
【０２０４】以下、実施の形態１〜実施の形態７の半導
体メモリセルにおける第１の半導体メモリ素子ＴＲAの
動作を説明する。尚、実施の形態１〜実施の形態７の半
導体メモリセルあるいは第２の半導体メモリ素子ＴＲB
の動作原理は、実質的に同じである。
【０２０５】書き込み時、各部位における電位を以下の
表１のとおりとする。
【０２０６】
【表１】メモリセル選択用の第１Ａの配線：ＶW 書き込み情報設定線Ａ： ”０”の書き込み時 ：Ｖ０ ”１”の書き込み時 ：Ｖ１
【０２０７】読み出し時、各部位における電位を以下の
表２のとおりとする。また、読み出し時、第４Ａの領域
ＳＣ4Aが接続された第２Ａの配線の電位を以下の表２の
とおりとする。尚、第１の領域ＳＣ1には０電位を含む
所定の電位が与えられている。
【０２０８】
【表２】メモリセル選択用の第１Ａの配線：ＶR メモリセル選択用の第２Ａの配線：Ｖ2
【０２０９】読み出し時、ゲート領域ＧAから見た第１
の読み出し用トランジスタＴＲ1Aのスレッショールド値
を以下の表３のとおりとする。また、第１の読み出し用
トランジスタＴＲ1Aにおける電位の関係を以下の表３の
ように設定する。尚、”０”の読み出し時と、”１”の
読み出し時とでは、チャネル形成領域ＣＨ1Aの電位が異
なる。この影響を受けて、”０”の読み出し時、及
び、”１”の読み出し時において、ゲート領域ＧAから
見た第１の読み出し用トランジスタＴＲ1Aのスレッショ
ールド値が変化する。但し、従来のＤＲＡＭが必要とす
るような大きなキャパシタを必要としない。但し、第１
の電流制御用接合型トランジスタＴＲ3Aのオン／オフ電
流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤
読み出し無く、読み出しを行うことができる。
【０２１０】
【表３】”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０２１１】［情報の書き込み時］”０”（書き込み情
報設定線Ａの電位：Ｖ0）又は”１”（書き込み情報設
定線Ａの電位：Ｖ1）の情報の書き込み時、第１Ａの配
線の電位をＶW（＜０）とする。その結果、第１の書き
込み用トランジスタＴＲ2Aのゲート領域Ｇ2Aの電位もＶ
W（＜０）となる。従って、第１の書き込み用トランジ
スタＴＲ2Aはオンの状態である。それ故、第１の読み出
し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ1Aの電
位は、Ｖ0（”０”の情報の場合）又はＶ1（”１”の情
報の場合）となる。
【０２１２】情報の書き込み後、読み出し前の情報保持
状態においては、第１の読み出し用トランジスタＴＲ1A
及び第１の書き込み用トランジスタＴＲ2Aが導通しない
ように、各トランジスタの各部分における電位を設定す
る。このためには、例えば、第１Ａの配線の電位を０
（Ｖ）とし、書き込み情報設定線Ａの電位をＶ1とすれ
ばよい。
【０２１３】情報の書き込み時、第１の読み出し用トラ
ンジスタＴＲ1Aのゲート領域Ｇ1Aの電位はＶW（＜０）
である。従って、第１の読み出し用トランジスタＴＲ1A
はオフ状態である。こうして、”０”又は”１”の情報
の書き込み時、第１の読み出し用トランジスタＴＲ1Aの
チャネル形成領域ＣＨ1Aの電位は、Ｖ0（”０”の情報
の場合）、又はＶ1（”１”の情報の場合）となり、こ
の状態は情報の読み出し時まで、漏洩電流（第１の読み
出し用トランジスタＴＲ1Aのチャネル形成領域ＣＨ1Aと
例えば半導体基板間、第１の書き込み用トランジスタＴ
Ｒ2Aのオフ電流等）のために経時変化するが、許容範囲
内に保持される。尚、第１の読み出し用トランジスタＴ
Ｒ1Aのチャネル形成領域ＣＨ1Aの電位の経時変化が読み
出し動作に誤りを与える程大きくなる前に、所謂リフレ
ッシュ動作を行う。
【０２１４】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、第１Ａの配線の電位はＶR（＞０）
である。その結果、第１の書き込み用トランジスタＴＲ
2Aのゲート領域Ｇ2Aの電位はＶR（＞０）となり、第１
の書き込み用トランジスタＴＲ2Aはオフの状態である。
【０２１５】第１の読み出し用トランジスタＴＲ1Aのゲ
ート領域Ｇ1Aの電位はＶR（＞０）である。また、ゲー
ト領域ＧAから見た第１の読み出し用トランジスタＴＲ
1Aのスレッショールド値は、ＶTH_10又はＶTH_11であ
る。この第１の読み出し用トランジスタＴＲ1Aのスレッ
ショールド値は、チャネル形成領域ＣＨ1Aの電位の状態
に依存する。これらの電位の間には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、第１の読み出し用トランジスタＴＲ1Aはオン状態
となる。また、蓄積された情報が”１”の場合、第１の
読み出し用トランジスタＴＲ1Aはオフ状態となる。但
し、第１の電流制御用接合型トランジスタＴＲ3Aのオン
／オフ電流比が大きい場合には、｜ＶR｜≧｜ＶTH_11｜
でも、誤読み出し無く、読み出しを行うことができる。
【０２１６】更には、第１の電流制御用接合型トランジ
スタＴＲ3Aのゲート領域を構成する第２Ａの領域ＳＣ2A
及び第３Ａの領域ＳＣ3Aに対するバイアス条件に基づ
き、第１の読み出し用トランジスタＴＲ1Aは第１の電流
制御用接合型トランジスタＴＲ3Aによって制御される。
即ち、蓄積された情報が”０”の場合、第１の電流制御
用接合型トランジスタＴＲ3Aをオン状態とし、蓄積され
た情報が”１”の場合、第１の電流制御用接合型トラン
ジスタＴＲ3Aをオフ状態とする。
【０２１７】こうして、蓄積された情報に依存して第１
の読み出し用トランジスタＴＲ1Aは、確実にオン状態又
はオフ状態となる。第４Ａの領域ＳＣ4Aは、第２Ａの配
線に接続されているので、蓄積された情報（”０”ある
いは”１”）に依存して、第１の読み出し用トランジス
タＴＲ1Aに電流が流れ、あるいは流れない。こうして、
蓄積された情報を第１の読み出し用トランジスタＴＲ1A
によって読み出すことができる。
【０２１８】以上に説明した第１の読み出し用トランジ
スタＴＲ1A、第１の書き込み用トランジスタＴＲ2A及び
第１の電流制御用接合型トランジスタＴＲ3Aの動作状態
を表４に纏めた。尚、表４中、各電位の値は例示であ
り、上記の条件を満足する値ならば如何なる値をとるこ
とも可能である。
【０２１９】
【表４】
【０２２０】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタ及
び電流制御用接合型トランジスタをｐ形トランジスタと
し、書き込み用トランジスタや更に別の書き込み用トラ
ンジスタをｎ形トランジスタとすることができる。各ト
ランジスタにおける各要素の配置は例示であり、適宜変
更することができる。また、各種の領域への不純物の導
入はイオン注入法だけでなく、拡散法にて行うこともで
きる。また、シリコン半導体のみならず、例えばＧａＡ
ｓ系等の化合物半導体から構成されたメモリセルにも本
発明を適用することができる。更には、本発明の半導体
メモリセルはＭＥＳ型ＦＥＴ構造を有する半導体メモリ
セルにも適用することができる。
【０２２１】発明の実施の形態にて説明した半導体メモ
リセルの製造方法においては、半導体基板に凸部を形成
し、次いで、全面に絶縁体（絶縁層）を形成した後、絶
縁体（絶縁層）と支持基板とを張り合わせ、次に、半導
体基板を裏面から研削、研磨することによって得られ
た、所謂張り合わせ基板に基づき、所謂ＳＯＩ構造を有
する半導体メモリセルを製造したが、その代わりに、所
謂ＴＦＴ構造を有する半導体メモリセルを作製すること
もできる。即ち、絶縁体（絶縁層）の上にゲート領域Ｇ
Aを形成し、次いで、例えばアモルファスシリコン層や
ポリシリコン層をＣＶＤ法等によって全面に成膜し、次
いで、レーザビームや電子ビームを用いた帯域溶融結晶
化法、絶縁体（絶縁層）に設けられた開口部を介して結
晶成長を行うラテラル固相結晶成長法等の各種の公知の
単結晶化技術によってシリコン層を形成し、かかるシリ
コン層を半導体層として半導体メモリセルを作製するこ
ともできる。あるいは又、支持基板上にゲート領域ＧA
を形成した後、全面に例えばポリシリコン層あるいはア
モルファスシリコン層を形成した後、かかるポリシリコ
ン層あるいはアモルファスシリコン層を半導体層として
半導体メモリセルを作製することによって得ることがで
きる。
【０２２２】ショットキ接合を形成するための方法、あ
るいは又、各種の領域の表面領域に導電性の領域を形成
する方法は、実施の形態にて説明した方法に限定されな
い。第２の配線を形成する際、例えば、チタンシリサイ
ドやＴｉＮから成るバリア層やグルーレイヤーを形成す
るが、かかるバリア層やグルーレイヤーを第１の領域Ｓ
Ｃ1の表面にも形成する。これによって、第２の配線の
一部分（より具体的には、バリア層やグルーレイヤーの
一部分）と共通である導電性の第６Ａや第６Ｂの領域Ｓ
Ｃ6A，ＳＣ6Bを第１の領域ＳＣ1の表面に形成すること
ができる。同様にして、各種の領域の表面領域に導電性
の領域を形成することもできる。
【０２２３】更には、本発明の半導体メモリセルを、所
謂サイドゲート型の半導体メモリセルに適用することが
できる。例えば発明の実施の形態１にて説明した半導体
メモリセルをサイドゲート型の半導体メモリセルに適用
した例を図８８の模式的な斜視図に示す。この形式の半
導体メモリセルにおいては、図８８の（Ａ）に示すよう
に、絶縁層から突出した略直方形の半導体層に、第１の
領域ＳＣ1、第２Ａ及び第２Ｂの領域ＳＣ2A，ＳＣ2B、
第３Ａ及び第３Ｂの領域ＳＣ3A，ＳＣ3B、並びに、第４
Ａ及び第４Ｂの領域ＳＣ4A，ＳＣ4Bが形成されている。
また、ゲート領域ＧA，ＧBが直方体の半導体層の側面の
一部分に形成されている。尚、図８８の（Ｂ）に模式的
な斜視図を示すように、ゲート領域ＧA，ＧBが直方体の
半導体層の側面の一部分から頂面の一部に延びる「Ｌ」
字形状とすることもできる。ここで、図８８の（Ａ）の
矢印Ａ−Ａ及び図８８の（Ｂ）の矢印Ｂ−Ｂに沿って半
導体メモリセルを切断したときの各領域の配置は、図２
に示したと同様である。図８８では、各領域及びゲート
領域のみを表示し、配線の図示は省略した。尚、図８８
に示したサイドゲート型の半導体メモリセルを、実施の
形態２〜実施の形態７にて説明した半導体メモリセルに
も適用することができる。
【０２２４】
【発明の効果】本発明の半導体メモリセルにおいては、
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。半導体メモリセルの最大面積は
１つのトランジスタの面積に等しいかそれ以下であり、
しかも、かかる面積に２つの半導体メモリ素子が設けら
れているので、半導体メモリセルの集積度を高めること
ができる。
【０２２５】しかも、電流制御用接合型トランジスタが
備えられており、この電流制御用接合型トランジスタ
は、情報の読み出し時、オン／オフ制御されるので、第
１の領域乃至第４の領域を流れる電流のマージンを非常
に大きくとれる結果、ビット線に接続される半導体メモ
リセルの数に制限を受け難く、また、半導体メモリセル
の情報保持時間（リテンション時間）を長くすることが
できる。
【０２２６】また、本発明の第４〜第７の態様に係る半
導体メモリセルにおいては、ダイオードが形成されてい
るので、配線構造を簡素化することができる。
【０２２７】本発明の半導体メモリセルのプロセスは、
ＭＯＳロジック回路形成プロセスとコンパチブルであ
る。従って、ほぼ１トランジスタの面積で半導体メモリ
セルを実現することができ、しかも、ＭＯＳロジック回
路内にＤＲＡＭ機能をほんの僅かの工程の増加のみで組
み込むことができる。
【図面の簡単な説明】
【図１】発明の実施の形態１の半導体メモリセルの原理
図である。
【図２】図１に示した発明の実施の形態１の半導体メモ
リセルの模式的な一部断面図である。
【図３】発明の実施の形態１の半導体メモリセルの変形
例の原理図である。
【図４】図３に示した発明の実施の形態１の半導体メモ
リセルの変形例の模式的な一部断面図である。
【図５】発明の実施の形態２の半導体メモリセルの原理
図である。
【図６】図５に示した発明の実施の形態２の半導体メモ
リセルの模式的な一部断面図である。
【図７】発明の実施の形態２の半導体メモリセルの変形
例の原理図である。
【図８】図７に示した発明の実施の形態２の半導体メモ
リセルの変形例の模式的な一部断面図である。
【図９】発明の実施の形態２の半導体メモリセルの変形
例の原理図である。
【図１０】図９に示した発明の実施の形態２の半導体メ
モリセルの変形例の模式的な一部断面図である。
【図１１】発明の実施の形態２の半導体メモリセルの変
形例の原理図である。
【図１２】図１１に示した発明の実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図である。
【図１３】発明の実施の形態２の半導体メモリセルの変
形例の原理図である。
【図１４】図１３に示した発明の実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図である。
【図１５】図１３に示した発明の実施の形態２の半導体
メモリセルの変形例のゲート領域等の模式的な配置図で
ある。
【図１６】発明の実施の形態２の半導体メモリセルの変
形例の原理図である。
【図１７】図１６に示した発明の実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図である。
【図１８】発明の実施の形態２の半導体メモリセルの変
形例の原理図である。
【図１９】図１８に示した発明の実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図である。
【図２０】発明の実施の形態２の半導体メモリセルの変
形例の原理図である。
【図２１】図２０に示した発明の実施の形態２の半導体
メモリセルの変形例の模式的な一部断面図である。
【図２２】発明の実施の形態３の半導体メモリセルの原
理図である。
【図２３】図２２に示した発明の実施の形態３の半導体
メモリセルの模式的な一部断面図である。
【図２４】図２２に示した発明の実施の形態３の半導体
メモリセルの変形例のゲート領域等の模式的な配置図で
ある。
【図２５】発明の実施の形態３の半導体メモリセルの変
形例の原理図である。
【図２６】図２５に示した発明の実施の形態３の半導体
メモリセルの変形例の模式的な一部断面図である。
【図２７】発明の実施の形態３の半導体メモリセルの変
形例の原理図である。
【図２８】図２７に示した発明の実施の形態３の半導体
メモリセルの変形例の模式的な一部断面図である。
【図２９】発明の実施の形態３の半導体メモリセルの変
形例の原理図である。
【図３０】図２９に示した発明の実施の形態３の半導体
メモリセルの変形例の模式的な一部断面図である。
【図３１】発明の実施の形態４の半導体メモリセルの原
理図である。
【図３２】図３１に示した発明の実施の形態４の半導体
メモリセルの模式的な一部断面図である。
【図３３】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図３４】図３３に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図３５】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図３６】図３５に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図３７】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図３８】図３７に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図３９】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図４０】図３９に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図４１】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図４２】図４１に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図４３】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図４４】図４３に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図４５】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図４６】図４５に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図４７】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図４８】図４７に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図４９】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図５０】図４９に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図５１】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図５２】図５１に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図５３】発明の実施の形態４の半導体メモリセルの変
形例の原理図である。
【図５４】図５３に示した発明の実施の形態４の半導体
メモリセルの変形例の模式的な一部断面図である。
【図５５】発明の実施の形態５の半導体メモリセルの原
理図である。
【図５６】図５５に示した発明の実施の形態５の半導体
メモリセルの模式的な一部断面図である。
【図５７】発明の実施の形態５の半導体メモリセルの変
形例の原理図である。
【図５８】図５７に示した発明の実施の形態５の半導体
メモリセルの変形例の模式的な一部断面図である。
【図５９】発明の実施の形態５の半導体メモリセルの変
形例の原理図である。
【図６０】図５９に示した発明の実施の形態５の半導体
メモリセルの変形例の模式的な一部断面図である。
【図６１】発明の実施の形態５の半導体メモリセルの変
形例の原理図である。
【図６２】図６１に示した発明の実施の形態５の半導体
メモリセルの変形例の模式的な一部断面図である。
【図６３】発明の実施の形態５の半導体メモリセルの変
形例の原理図である。
【図６４】図６３に示した発明の実施の形態５の半導体
メモリセルの変形例の模式的な一部断面図である。
【図６５】発明の実施の形態５の半導体メモリセルの変
形例の原理図である。
【図６６】図６５に示した発明の実施の形態５の半導体
メモリセルの変形例の模式的な一部断面図である。
【図６７】発明の実施の形態６の半導体メモリセルの原
理図である。
【図６８】図６７に示した発明の実施の形態６の半導体
メモリセルの模式的な一部断面図である。
【図６９】発明の実施の形態６の半導体メモリセルの変
形例の原理図である。
【図７０】図６９に示した発明の実施の形態６の半導体
メモリセルの変形例の模式的な一部断面図である。
【図７１】発明の実施の形態６の半導体メモリセルの変
形例の原理図である。
【図７２】図７１に示した発明の実施の形態６の半導体
メモリセルの変形例の模式的な一部断面図である。
【図７３】発明の実施の形態６の半導体メモリセルの変
形例の原理図である。
【図７４】図７３に示した発明の実施の形態６の半導体
メモリセルの変形例の模式的な一部断面図である。
【図７５】発明の実施の形態７の半導体メモリセルの原
理図である。
【図７６】図７５に示した発明の実施の形態７の半導体
メモリセルの模式的な一部断面図である。
【図７７】発明の実施の形態７の半導体メモリセルの変
形例の原理図である。
【図７８】図７７に示した発明の実施の形態７の半導体
メモリセルの変形例の模式的な一部断面図である。
【図７９】発明の実施の形態１の半導体メモリセルの作
製方法を説明するための半導体基板等の模式的な一部断
面図である。
【図８０】図７９に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８１】図８０に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８２】図８１に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８３】図８２に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８４】図８３に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８５】図８４に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８６】図８５に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８７】図８６に引き続き、発明の実施の形態１の半
導体メモリセルの作製方法を説明するための半導体基板
等の模式的な一部断面図である。
【図８８】発明の実施の形態１にて説明した半導体メモ
リセルをサイドゲート型の半導体メモリセルに適用した
例の模式図である。
【図８９】従来の１トランジスタメモリセルの概念図で
ある。
【図９０】従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
【符号の説明】
ＴＲA，ＴＲB・・・半導体メモリ素子、ＴＲ1A，ＴＲ1B
・・・読み出し用トランジスタ、ＴＲ2A，ＴＲ2B，ＴＲ
6A，ＴＲ6B・・・書き込み用トランジスタ、ＴＲ3A，Ｔ
Ｒ3B，ＴＲ4A，ＴＲ4B，ＴＲ5A，ＴＲ5B・・・電流制御
用接合型トランジスタ、ＳＣ1・・・第１の領域、ＳＣ2
・・・第２の領域、ＳＣ2A・・・第２Ａの領域、ＳＣ2B
・・・第２Ｂの領域、ＳＣ3A・・・第３Ａの領域、ＳＣ
3B・・・第３Ｂの領域、ＳＣ4A・・・第４Ａの領域、Ｓ
Ｃ4B・・・第４Ｂの領域、ＳＣ5A・・・第５Ａの領域、
ＳＣ5B・・・第５Ｂの領域、ＳＣ6・・・第６の領域、
ＳＣ6 A，ＳＣ6B・・・第６Ａ，第６Ｂの領域、ＣＨ1A，
ＣＨ1B、ＣＨ2A，ＣＨ2B・・・チャネル形成領域、
ＧA，ＧB，Ｇ1A，Ｇ1B，Ｇ2A，Ｇ2B，Ｇ6A，Ｇ6B・・・
ゲート領域、ＭＳ1・・・第１の主面、ＭＳ2・・・第２
の主面、１０・・・シリコン半導体基板、１０Ａ・・・
半導体層、１１，１３・・・絶縁層、１２，１５・・・
シリコン酸化膜、１４・・・支持基板、２０Ａ，２０
Ｂ，２１Ａ，２１Ｂ・・・レジスト

Claims (50)

    【特許請求の範囲】
  1. 【請求項１】第１及び第２の対向する２つの主面を有す
    る半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、及び、第１導
    電形の第１の電流制御用接合型トランジスタから成る第
    １の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、及び、第１導
    電形の第２の電流制御用接合型トランジスタから成る第
    ２の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、第１導電形とは逆の
    第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、第２導電形を有する
    半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第３Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ａの領域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第３Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第４Ｂの領域、 （ホ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２Ａの領域と第
    ３Ａの領域を橋渡すごとく設けられた第１の半導体メモ
    リ素子のゲート領域、並びに、 （ホ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２Ｂの領域と第
    ３Ｂの領域を橋渡すごとく設けられた第２の半導体メモ
    リ素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ−１）第１の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ａの領域及び第３Ａの領域から構成さ
    れ、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ａの領域と第３Ａの領域とで挟まれた
    第１の領域の部分から構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ｂの領域及び第３Ｂの領域から構成さ
    れ、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ｂの領域と第３Ｂの領域とで挟まれた
    第１の領域の部分から構成され、 （Ｄ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｄ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｅ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｅ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｆ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｆ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続され、 （Ｇ）第１の領域は、所定の電位に接続されていること
    を特徴とする半導体メモリセル。
  2. 【請求項２】請求項１に記載の半導体メモリセルにおい
    て、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  3. 【請求項３】第１及び第２の対向する２つの主面を有す
    る半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、及び、第１導
    電形の第１の電流制御用接合型トランジスタから成る第
    １の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、及び、第１導
    電形の第２の電流制御用接合型トランジスタから成る第
    ２の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、第１導電形とは逆の
    第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、第２導電形を有する
    半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ａの領
    域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ｂの領
    域、 （ホ−１）第４Ａの領域の第１の主面を含む表面領域に
    設けられ、第４Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ａの領域、 （ホ−２）第４Ｂの領域の第２の主面を含む表面領域に
    設けられ、第４Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ｂの領域、 （ヘ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２Ａの領域と第
    ３Ａの領域を橋渡すごとく設けられた第１の半導体メモ
    リ素子のゲート領域、並びに、 （ヘ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２Ｂの領域と第
    ３Ｂの領域を橋渡すごとく設けられた第２の半導体メモ
    リ素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ−１）第１の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ａの領域、及び、該第５Ａの領域と対向
    する第３Ａの領域の部分から構成され、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ａの領域と第３Ａの領域の該部分とで
    挟まれた第４Ａの領域の一部から構成され、 （Ｃ−３）第１の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第１の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ａの領域から
    構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ｂの領域、及び、該第５Ｂの領域と対向
    する第３Ｂの領域の部分から構成され、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ｂの領域と第３Ｂの領域の該部分とで
    挟まれた第４Ｂの領域の一部から構成され、 （ｃ−３）第２の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第２の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ｂの領域から
    構成され、 （Ｄ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｄ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｅ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｅ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｆ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｆ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続され、 （Ｇ）第１の領域は、所定の電位に接続され、 （Ｈ）第５Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｈ）第５Ｂの領域は書き込み情報設定線Ｂに接続され
    ていることを特徴とする半導体メモリセル。
  4. 【請求項４】請求項３に記載の半導体メモリセルにおい
    て、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  5. 【請求項５】第１の半導体メモリ素子は、第１導電形の
    第３の電流制御用接合型トランジスタを更に備え、 第２の半導体メモリ素子は、第１導電形の第４の電流制
    御用接合型トランジスタを更に備え、 （Ｉ−１）第３の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ａの領域及び第３Ａの領域から構成さ
    れ、 （Ｉ−２）第３の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ａの領域と第３Ａの領域とで挟まれた
    第１の領域の部分から構成され、 （ｉ−１）第４の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ｂの領域及び第３Ｂの領域から構成さ
    れ、 （ｉ−２）第４の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ｂの領域と第３Ｂの領域とで挟まれた
    第１の領域の部分から構成されていることを特徴とする
    請求項３に記載の半導体メモリセル。
  6. 【請求項６】請求項５に記載の半導体メモリセルにおい
    て、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  7. 【請求項７】前記第５Ａの領域は、書き込み情報設定線
    Ａに接続に接続される代わりに、第３Ａの領域に接続さ
    れ、 前記第５Ｂの領域は、書き込み情報設定線Ｂに接続に接
    続される代わりに、第３Ｂの領域に接続されていること
    を特徴とする請求項３に記載の半導体メモリセル。
  8. 【請求項８】請求項７に記載の半導体メモリセルにおい
    て、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  9. 【請求項９】第１の半導体メモリ素子は、第１導電形の
    第３の電流制御用接合型トランジスタを更に備え、 第２の半導体メモリ素子は、第１導電形の第４の電流制
    御用接合型トランジスタを更に備え、 （Ｉ−１）第３の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ａの領域及び第３Ａの領域から構成さ
    れ、 （Ｉ−２）第３の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ａの領域と第３Ａの領域とで挟まれた
    第１の領域の部分から構成され、 （ｉ−１）第４の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ｂの領域及び第３Ｂの領域から構成さ
    れ、 （ｉ−２）第４の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ｂの領域と第３Ｂの領域とで挟まれた
    第１の領域の部分から構成されていることを特徴とする
    請求項７に記載の半導体メモリセル。
  10. 【請求項１０】請求項９に記載の半導体メモリセルにお
    いて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  11. 【請求項１１】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、第１導電形の
    第１の電流制御用接合型トランジスタ、及び、第２導電
    形の第３の書き込み用トランジスタから成る第１の半導
    体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、第１導電形の
    第２の電流制御用接合型トランジスタ、及び、第２導電
    形の第４の書き込み用トランジスタから成る第２の半導
    体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、第１導電形とは逆の
    第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、第２導電形を有する
    半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ａの領
    域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ｂの領
    域、 （ホ−１）第４Ａの領域の第１の主面を含む表面領域に
    設けられ、第４Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ａの領域、 （ホ−２）第４Ｂの領域の第２の主面を含む表面領域に
    設けられ、第４Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ｂの領域、 （ヘ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、第２Ａの領域と第３Ａ
    の領域、及び第３Ａの領域と第５Ａの領域を橋渡すごと
    く設けられた第１の半導体メモリ素子のゲート領域、並
    びに、 （ヘ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、第２Ｂの領域と第３Ｂ
    の領域、及び第３Ｂの領域と第５Ｂの領域を橋渡すごと
    く設けられた第２の半導体メモリ素子のゲート領域、を
    有する半導体メモリセルであって、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ−１）第１の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ａの領域、及び、該第５Ａの領域と対向
    する第３Ａの領域の部分から構成され、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ａの領域と第３Ａの領域の該部分とで
    挟まれた第４Ａの領域の一部から構成され、 （Ｃ−３）第１の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第１の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ａの領域から
    構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ｂの領域、及び、該第５Ｂの領域と対向
    する第３Ｂの領域の部分から構成され、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ｂの領域と第３Ｂの領域の該部分とで
    挟まれた第４Ｂの領域の一部から構成され、 （ｃ−３）第２の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第２の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ｂの領域から
    構成され、 （Ｄ−１）第３の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第１の読み出し用トランジスタの
    チャネル形成領域に相当する第３Ａの領域の該表面領域
    から構成され、 （Ｄ−２）第３の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５Ａの領域から構成され、 （Ｄ−３）第３の書き込み用トランジスタのチャネル形
    成領域は、第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域に相当する第４Ａの領域の表面領域か
    ら構成され、 （ｄ−１）第４の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の読み出し用トランジスタの
    チャネル形成領域に相当する第３Ｂの領域の該表面領域
    から構成され、 （ｄ−２）第４の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５Ｂの領域から構成され、 （ｄ−３）第４の書き込み用トランジスタのチャネル形
    成領域は、第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域に相当する第４Ｂの領域の表面領域か
    ら構成され、 （Ｅ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｅ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｆ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｆ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｇ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｇ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続され、 （Ｈ）第１の領域は、所定の電位に接続されていること
    を特徴とする半導体メモリセル。
  12. 【請求項１２】請求項１１に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  13. 【請求項１３】第１の半導体メモリ素子は、第１導電形
    の第３の電流制御用接合型トランジスタを更に備え、 第２の半導体メモリ素子は、第１導電形の第４の電流制
    御用接合型トランジスタを更に備え、 （Ｉ−１）第３の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ａの領域及び第３Ａの領域から構成さ
    れ、 （Ｉ−２）第３の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ａの領域と第３Ａの領域とで挟まれた
    第１の領域の部分から構成され、 （ｉ−１）第４の電流制御用接合型トランジスタのゲー
    ト領域は、第２Ｂの領域及び第３Ｂの領域から構成さ
    れ、 （ｉ−２）第４の電流制御用接合型トランジスタのチャ
    ネル領域は、第２Ｂの領域と第３Ｂの領域とで挟まれた
    第１の領域の部分から構成されていることを特徴とする
    請求項１１に記載の半導体メモリセル。
  14. 【請求項１４】請求項１３に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第１の領域は、所定の電位に接続される代わりに、メモ
    リセル選択用の第２の配線に接続されていることを特徴
    とする半導体メモリセル。
  15. 【請求項１５】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、第１導電形の
    第１の電流制御用接合型トランジスタ、及び、第１のダ
    イオードから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、第１導電形の
    第２の電流制御用接合型トランジスタ、及び、第２のダ
    イオードから成る第２の半導体メモリ素子から構成さ
    れ、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、第１導電形とは逆の
    第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、第２導電形を有する
    半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ａの領
    域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ｂの領
    域、 （ホ−１）第４Ａの領域の第１の主面を含む表面領域に
    設けられ、第４Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ａの領域、 （ホ−２）第４Ｂの領域の第２の主面を含む表面領域に
    設けられ、第４Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ｂの領域、 （ヘ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２Ａの領域と第
    ３Ａの領域を橋渡すごとく設けられた第１の半導体メモ
    リ素子のゲート領域、並びに、 （ヘ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２Ｂの領域と第
    ３Ｂの領域を橋渡すごとく設けられた第２の半導体メモ
    リ素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ−１）第１の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ａの領域、及び、該第５Ａの領域と対向
    する第３Ａの領域の部分から構成され、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ａの領域と第３Ａの領域の該部分とで
    挟まれた第４Ａの領域の一部から構成され、 （Ｃ−３）第１の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第１の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ａの領域から
    構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ｂの領域、及び、該第５Ｂの領域と対向
    する第３Ｂの領域の部分から構成され、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ｂの領域と第３Ｂの領域の該部分とで
    挟まれた第４Ｂの領域の一部から構成され、 （ｃ−３）第２の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第２の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ｂの領域から
    構成され、 （Ｄ）第１のダイオードは、第２Ａの領域と第１の領域
    から構成され、 （ｄ）第２のダイオードは、第２Ｂの領域と第１の領域
    から構成され、 （Ｅ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｅ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｆ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｆ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｇ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｇ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続され、 （Ｈ）第５Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｈ）第５Ｂの領域は書き込み情報設定線Ｂに接続され
    ていることを特徴とする半導体メモリセル。
  16. 【請求項１６】書き込み情報設定線Ａと書き込み情報設
    定線Ｂとは共通であることを特徴とする請求項１５に記
    載の半導体メモリセル。
  17. 【請求項１７】請求項１５に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続されて
    いることを特徴とする半導体メモリセル。
  18. 【請求項１８】メモリセル選択用の第２Ａとメモリセル
    選択用の第２Ｂの配線とは共通であることを特徴とする
    請求項１７に記載の半導体メモリセル。
  19. 【請求項１９】請求項１５に記載の半導体メモリセルに
    おいて、 第１の領域の第１の主面を含む表面領域に設けられた導
    電性の第６Ａの領域、及び、第１の領域の第２の主面を
    含む表面領域に設けられた導電性の第６Ｂの領域を更に
    備え、 第１のダイオードは、第１の領域及び第２Ａの領域から
    構成される代わりに、第１の領域及び第６Ａの領域から
    構成されたショットキダイオードから成り、 第２のダイオードは、第１の領域及び第２Ｂの領域から
    構成される代わりに、第１の領域及び第６Ｂの領域から
    構成されたショットキダイオードから成ることを特徴と
    する半導体メモリセル。
  20. 【請求項２０】書き込み情報設定線Ａと書き込み情報設
    定線Ｂとは共通であることを特徴とする請求項１９に記
    載の半導体メモリセル。
  21. 【請求項２１】請求項１９に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続されて
    いることを特徴とする半導体メモリセル。
  22. 【請求項２２】メモリセル選択用の第２Ａとメモリセル
    選択用の第２Ｂの配線とは共通であることを特徴とする
    請求項２１に記載の半導体メモリセル。
  23. 【請求項２３】請求項１５に記載の半導体メモリセルに
    おいて、 書き込み情報設定線Ａ及び書き込み情報設定線Ｂは共通
    であり、 第１の主面から第２の主面に亙って前記半導体層に設け
    られ、第１の領域と接する導電性の第６の領域を更に備
    え、 第１のダイオード並びに第２のダイオードは、第１の領
    域及び第２Ａの領域、並びに、第１の領域及び第２Ｂの
    領域から構成される代わりに、第１の領域及び第６の領
    域から構成されたショットキダイオードから成ることを
    特徴とする半導体メモリセル。
  24. 【請求項２４】請求項２３に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域及び第２Ｂの領域は、書き込み情報設定線
    に接続される代わりに、メモリセル選択用の第２の配線
    に接続されていることを特徴とする半導体メモリセル。
  25. 【請求項２５】前記第５Ａの領域は、書き込み情報設定
    線Ａに接続に接続される代わりに、第３Ａの領域に接続
    され、 前記第５Ｂの領域は、書き込み情報設定線Ｂに接続に接
    続される代わりに、第３Ｂの領域に接続されていること
    を特徴とする請求項１５に記載の半導体メモリセル。
  26. 【請求項２６】書き込み情報設定線Ａと書き込み情報設
    定線Ｂとは共通であることを特徴とする請求項２５に記
    載の半導体メモリセル。
  27. 【請求項２７】請求項２５に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続されて
    いることを特徴とする半導体メモリセル。
  28. 【請求項２８】メモリセル選択用の第２Ａとメモリセル
    選択用の第２Ｂの配線とは共通であることを特徴とする
    請求項２７に記載の半導体メモリセル。
  29. 【請求項２９】請求項２５に記載の半導体メモリセルに
    おいて、 第１の領域の第１の主面を含む表面領域に設けられた導
    電性の第６Ａの領域、及び、第１の領域の第２の主面を
    含む表面領域に設けられた導電性の第６Ｂの領域を更に
    備え、 第１のダイオードは、第１の領域及び第２Ａの領域から
    構成される代わりに、第１の領域及び第６Ａの領域から
    構成されたショットキダイオードから成り、 第２のダイオードは、第１の領域及び第２Ｂの領域から
    構成される代わりに、第１の領域及び第６Ｂの領域から
    構成されたショットキダイオードから成ることを特徴と
    する半導体メモリセル。
  30. 【請求項３０】書き込み情報設定線Ａと書き込み情報設
    定線Ｂとは共通であることを特徴とする請求項２９に記
    載の半導体メモリセル。
  31. 【請求項３１】請求項２９に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続されて
    いることを特徴とする半導体メモリセル。
  32. 【請求項３２】メモリセル選択用の第２Ａとメモリセル
    選択用の第２Ｂの配線とは共通であることを特徴とする
    請求項３１に記載の半導体メモリセル。
  33. 【請求項３３】請求項２５に記載の半導体メモリセルに
    おいて、 書き込み情報設定線Ａ及び書き込み情報設定線Ｂは共通
    であり、 第１の主面から第２の主面に亙って前記半導体層に設け
    られ、第１の領域と接する導電性の第６の領域を更に備
    え、 第１のダイオード並びに第２のダイオードは、第１の領
    域及び第２Ａの領域、並びに、第１の領域及び第２Ｂの
    領域から構成される代わりに、第１の領域及び第６の領
    域から構成されたショットキダイオードから成ることを
    特徴とする半導体メモリセル。
  34. 【請求項３４】請求項３３に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域及び第２Ｂの領域は、書き込み情報設定線
    に接続される代わりに、メモリセル選択用の第２の配線
    に接続されていることを特徴とする半導体メモリセル。
  35. 【請求項３５】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、第１導電形の
    第１の電流制御用接合型トランジスタ、第２導電形の第
    ３の書き込み用トランジスタ、及び、第１のダイオード
    から成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、第１導電形の
    第２の電流制御用接合型トランジスタ、第２導電形の第
    ４の書き込み用トランジスタ、及び、第２のダイオード
    から成る第２の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ−１）第１の領域の第１の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ａの領域、 （ロ−２）第１の領域の第２の主面を含む表面領域に設
    けられ、第１の領域と整流接合を形成して接する半導体
    性若しくは導電性の第２Ｂの領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２Ａの領域とは離間して設けられ、第１導電形とは逆の
    第２導電形を有する半導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２Ｂの領域とは離間して設けられ、第２導電形を有する
    半導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ａの領
    域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ｂの領
    域、 （ホ−１）第４Ａの領域の第１の主面を含む表面領域に
    設けられ、第４Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ａの領域、 （ホ−２）第４Ｂの領域の第２の主面を含む表面領域に
    設けられ、第４Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ｂの領域、 （ヘ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、第２Ａの領域と第３Ａ
    の領域、及び第３Ａの領域と第５Ａの領域を橋渡すごと
    く設けられた第１の半導体メモリ素子のゲート領域、並
    びに、 （ヘ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、第２Ｂの領域と第３Ｂ
    の領域、及び第３Ｂの領域と第５Ｂの領域を橋渡すごと
    く設けられた第２の半導体メモリ素子のゲート領域、を
    有する半導体メモリセルであって、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ａの領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２Ａの領域とで挟まれた、第１の領域の第１の主面を
    含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２Ｂの領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２Ｂの領域とで挟まれた、第１の領域の第２の主面を
    含む表面領域から構成され、 （Ｃ−１）第１の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ａの領域、及び、該第５Ａの領域と対向
    する第３Ａの領域の部分から構成され、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ａの領域と第３Ａの領域の該部分とで
    挟まれた第４Ａの領域の一部から構成され、 （Ｃ−３）第１の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第１の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ａの領域から
    構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ｂの領域、及び、該第５Ｂの領域と対向
    する第３Ｂの領域の部分から構成され、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ｂの領域と第３Ｂの領域の該部分とで
    挟まれた第４Ｂの領域の一部から構成され、 （ｃ−３）第２の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第２の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ｂの領域から
    構成され、 （Ｄ−１）第３の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第１の読み出し用トランジスタの
    チャネル形成領域に相当する第３Ａの領域の該表面領域
    から構成され、 （Ｄ−２）第３の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５Ａの領域から構成され、 （Ｄ−３）第３の書き込み用トランジスタのチャネル形
    成領域は、第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域に相当する第４Ａの領域の表面領域か
    ら構成され、 （ｄ−１）第４の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の読み出し用トランジスタの
    チャネル形成領域に相当する第３Ｂの領域の該表面領域
    から構成され、 （ｄ−２）第４の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５Ｂの領域から構成され、 （ｄ−３）第４の書き込み用トランジスタのチャネル形
    成領域は、第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域に相当する第４Ｂの領域の表面領域か
    ら構成され、 （Ｅ）第１のダイオードは、第２Ａの領域及び第１の領
    域から構成され、 （ｅ）第２のダイオードは、第２Ｂの領域及び第１の領
    域から構成され、 （Ｆ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｆ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｇ）第２Ａの領域は書き込み情報設定線Ａに接続さ
    れ、 （ｇ）第２Ｂの領域は書き込み情報設定線Ｂに接続さ
    れ、 （Ｈ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｈ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続されていることを特徴とする半導体メモリセ
    ル。
  36. 【請求項３６】書き込み情報設定線Ａと書き込み情報設
    定線Ｂとは共通であることを特徴とする請求項３５に記
    載の半導体メモリセル。
  37. 【請求項３７】請求項３５に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続されて
    いることを特徴とする半導体メモリセル。
  38. 【請求項３８】メモリセル選択用の第２Ａとメモリセル
    選択用の第２Ｂの配線とは共通であることを特徴とする
    請求項３７に記載の半導体メモリセル。
  39. 【請求項３９】請求項３５に記載の半導体メモリセルに
    おいて、 第１の領域の第１の主面を含む表面領域に設けられた導
    電性の第６Ａの領域、及び、第１の領域の第２の主面を
    含む表面領域に設けられた導電性の第６Ｂの領域を更に
    備え、 第１のダイオードは、第１の領域及び第２Ａの領域から
    構成される代わりに、第１の領域及び第６Ａの領域から
    構成されたショットキダイオードから成り、 第２のダイオードは、第１の領域及び第２Ｂの領域から
    構成される代わりに、第１の領域及び第６Ｂの領域から
    構成されたショットキダイオードから成ることを特徴と
    する半導体メモリセル。
  40. 【請求項４０】書き込み情報設定線Ａと書き込み情報設
    定線Ｂとは共通であることを特徴とする請求項３９に記
    載の半導体メモリセル。
  41. 【請求項４１】請求項３９に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域は、書き込み情報設定線Ａに接続される代
    わりに、メモリセル選択用の第２Ａの配線に接続され、 第２Ｂの領域は、書き込み情報設定線Ｂに接続される代
    わりに、メモリセル選択用の第２Ｂの配線に接続されて
    いることを特徴とする半導体メモリセル。
  42. 【請求項４２】メモリセル選択用の第２Ａとメモリセル
    選択用の第２Ｂの配線とは共通であることを特徴とする
    請求項４１に記載の半導体メモリセル。
  43. 【請求項４３】請求項３５に記載の半導体メモリセルに
    おいて、 書き込み情報設定線Ａ及び書き込み情報設定線Ｂは共通
    であり、 第１の主面から第２の主面に亙って前記半導体層に設け
    られ、第１の領域と接する導電性の第６の領域を更に備
    え、 第１のダイオード並びに第２のダイオードは、第１の領
    域及び第２Ａの領域、並びに、第１の領域及び第２Ｂの
    領域から構成される代わりに、第１の領域及び第６の領
    域から構成されたショットキダイオードから成ることを
    特徴とする半導体メモリセル。
  44. 【請求項４４】請求項４３に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２Ａの領域及び第２Ｂの領域は、書き込み情報設定線
    に接続される代わりに、メモリセル選択用の第２の配線
    に接続されていることを特徴とする半導体メモリセル。
  45. 【請求項４５】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、第１導電形の
    第１の電流制御用接合型トランジスタ、及び、第１のダ
    イオードから成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、第１導電形の
    第２の電流制御用接合型トランジスタ、及び、第２のダ
    イオードから成る第２の半導体メモリ素子から構成さ
    れ、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接し、第１導電形とは逆の第２
    導電形を有する半導体性の第２の領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２の領域とは離間して設けられ、第２導電形を有する半
    導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２の領域とは離間して設けられ、第２導電形を有する半
    導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ａの領
    域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ｂの領
    域、 （ホ−１）第４Ａの領域の第１の主面を含む表面領域に
    設けられ、第４Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ａの領域、 （ホ−２）第４Ｂの領域の第２の主面を含む表面領域に
    設けられ、第４Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ｂの領域、 （ヘ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、及び第２の領域と第３
    Ａの領域を橋渡すごとく設けられた第１の半導体メモリ
    素子のゲート領域、並びに、 （ヘ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、及び第２の領域と第３
    Ｂの領域を橋渡すごとく設けられた第２の半導体メモリ
    素子のゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の領域の第１の主面を含む表
    面領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２の領域の第１の主面を含む表面領域とで挟まれた、
    第１の領域の第１の主面を含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の領域の第２の主面を含む表
    面領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２の領域の第２の主面を含む表面領域とで挟まれた、
    第１の領域の第２の主面を含む表面領域から構成され、 （Ｃ−１）第１の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ａの領域、及び、該第５Ａの領域と対向
    する第３Ａの領域の部分から構成され、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ａの領域と第３Ａの領域の該部分とで
    挟まれた第４Ａの領域の一部から構成され、 （Ｃ−３）第１の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第１の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ａの領域から
    構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ｂの領域、及び、該第５Ｂの領域と対向
    する第３Ｂの領域の部分から構成され、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ｂの領域と第３Ｂの領域の該部分とで
    挟まれた第４Ｂの領域の一部から構成され、 （ｃ−３）第２の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第２の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ｂの領域から
    構成され、 （Ｄ）第１のダイオード及び第２のダイオードは、第２
    の領域と第１の領域から構成され、 （Ｅ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｅ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｆ）第２の領域は書き込み情報設定線に接続され、 （Ｇ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｇ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続され、 （Ｈ）第５Ａの領域及び第５Ｂの領域は書き込み情報設
    定線に接続されていることを特徴とする半導体メモリセ
    ル。
  46. 【請求項４６】請求項４５に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２の領域は、書き込み情報設定線に接続される代わり
    に、メモリセル選択用の第２の配線に接続されているこ
    とを特徴とする半導体メモリセル。
  47. 【請求項４７】前記第５Ａの領域は、書き込み情報設定
    線に接続に接続される代わりに、第３Ａの領域に接続さ
    れ、 前記第５Ｂの領域は、書き込み情報設定線に接続に接続
    される代わりに、第３Ｂの領域に接続されていることを
    特徴とする請求項４５に記載の半導体メモリセル。
  48. 【請求項４８】請求項４７に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２の領域は、書き込み情報設定線に接続される代わり
    に、メモリセル選択用の第２の配線に接続されているこ
    とを特徴とする半導体メモリセル。
  49. 【請求項４９】第１及び第２の対向する２つの主面を有
    する半導体層を備え、 第１導電形の第１の読み出し用トランジスタ、第２
    導電形の第１の書き込み用トランジスタ、第１導電形の
    第１の電流制御用接合型トランジスタ、第２導電形の第
    ３の書き込み用トランジスタ、及び、第１のダイオード
    から成る第１の半導体メモリ素子と、 第１導電形の第２の読み出し用トランジスタ、第２
    導電形の第２の書き込み用トランジスタ、第１導電形の
    第２の電流制御用接合型トランジスタ、第２導電形の第
    ４の書き込み用トランジスタ、及び、第２のダイオード
    から成る第２の半導体メモリ素子から構成され、 （イ）第１の主面から第２の主面に亙って該半導体層に
    設けられた、第１導電形を有する半導体性の第１の領
    域、 （ロ）第１の主面から第２の主面に亙って該半導体層に
    設けられ、第１の領域と接し、第１導電形とは逆の第２
    導電形を有する半導体性の第２の領域、 （ハ−１）第１の領域の第１の主面を含む表面領域に第
    ２の領域とは離間して設けられ、第２導電形を有する半
    導体性の第３Ａの領域、 （ハ−２）第１の領域の第２の主面を含む表面領域に第
    ２の領域とは離間して設けられ、第２導電形を有する半
    導体性の第３Ｂの領域、 （ニ−１）第３Ａの領域の第１の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ａの領
    域、 （ニ−２）第３Ｂの領域の第２の主面を含む表面領域に
    設けられ、第１導電形を有する半導体性の第４Ｂの領
    域、 （ホ−１）第４Ａの領域の第１の主面を含む表面領域に
    設けられ、第４Ａの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ａの領域、 （ホ−２）第４Ｂの領域の第２の主面を含む表面領域に
    設けられ、第４Ｂの領域と整流接合を形成して接する半
    導体性若しくは導電性の第５Ｂの領域、 （ヘ−１）第１の主面に形成された第１のバリア層上
    に、第１の領域と第４Ａの領域、第２の領域と第３Ａの
    領域、及び第３Ａの領域と第５Ａの領域を橋渡すごとく
    設けられた第１の半導体メモリ素子のゲート領域、並び
    に、 （ヘ−２）第２の主面に形成された第２のバリア層上
    に、第１の領域と第４Ｂの領域、第２の領域と第３Ｂの
    領域、及び第３Ｂの領域と第５Ｂの領域を橋渡すごとく
    設けられた第２の半導体メモリ素子のゲート領域、を有
    する半導体メモリセルであって、 （Ａ−１）第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ａの領域から構成され、 （Ａ−２）第１の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第１の主面を含む表
    面領域から構成され、 （Ａ−３）第１の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第１の主面を含む表面領域と第
    ４Ａの領域とで挟まれた、第３Ａの領域の第１の主面を
    含む表面領域から構成され、 （ａ−１）第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、第４Ｂの領域から構成され、 （ａ−２）第２の読み出し用トランジスタの他方のソー
    ス／ドレイン領域は、第１の領域の第２の主面を含む表
    面領域から構成され、 （ａ−３）第２の読み出し用トランジスタのチャネル形
    成領域は、第１の領域の第２の主面を含む表面領域と第
    ４Ｂの領域とで挟まれた、第３Ｂの領域の第２の主面を
    含む表面領域から構成され、 （Ｂ−１）第１の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の領域の第１の主面を含む表
    面領域から構成され、 （Ｂ−２）第１の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ａの領域の第１の主面を含む
    表面領域から構成され、 （Ｂ−３）第１の書き込み用トランジスタのチャネル形
    成領域は、第３Ａの領域の第１の主面を含む表面領域と
    第２の領域の第１の主面を含む表面領域とで挟まれた、
    第１の領域の第１の主面を含む表面領域から構成され、 （ｂ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の領域の第２の主面を含む表
    面領域から構成され、 （ｂ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第３Ｂの領域の第２の主面を含む
    表面領域から構成され、 （ｂ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、第３Ｂの領域の第２の主面を含む表面領域と
    第２の領域の第２の主面を含む表面領域とで挟 まれた、第１の領域の第２の主面を含む表面領域から構
    成され、（Ｃ−１）第１の電流制御用接合型トランジス
    タのゲート領域は、第５Ａの領域、及び、該第５Ａの領
    域と対向する第３Ａの領域の部分から構成され、 （Ｃ−２）第１の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ａの領域と第３Ａの領域の該部分とで
    挟まれた第４Ａの領域の一部から構成され、 （Ｃ−３）第１の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第１の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ａの領域から
    構成され、 （ｃ−１）第２の電流制御用接合型トランジスタのゲー
    ト領域は、第５Ｂの領域、及び、該第５Ｂの領域と対向
    する第３Ｂの領域の部分から構成され、 （ｃ−２）第２の電流制御用接合型トランジスタのチャ
    ネル領域は、第５Ｂの領域と第３Ｂの領域の該部分とで
    挟まれた第４Ｂの領域の一部から構成され、 （ｃ−３）第２の電流制御用接合型トランジスタのソー
    ス／ドレイン領域は、第２の電流制御用接合型トランジ
    スタのチャネル領域の両端から延びる第４Ｂの領域から
    構成され、 （Ｄ−１）第３の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第１の読み出し用トランジスタの
    チャネル形成領域に相当する第３Ａの領域の該表面領域
    から構成され、 （Ｄ−２）第３の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５Ａの領域から構成され、 （Ｄ−３）第３の書き込み用トランジスタのチャネル形
    成領域は、第１の読み出し用トランジスタの一方のソー
    ス／ドレイン領域に相当する第４Ａの領域の表面領域か
    ら構成され、 （ｄ−１）第４の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、第２の読み出し用トランジスタの
    チャネル形成領域に相当する第３Ｂの領域の該表面領域
    から構成され、 （ｄ−２）第４の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５Ｂの領域から構成され、 （ｄ−３）第４の書き込み用トランジスタのチャネル形
    成領域は、第２の読み出し用トランジスタの一方のソー
    ス／ドレイン領域に相当する第４Ｂの領域の表面領域か
    ら構成され、 （Ｅ）第１のダイオード及び第２のダイオードは、第２
    の領域及び第１の領域から構成され、 （Ｆ）第１の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ａの配線に接続され、 （ｆ）第２の半導体メモリ素子のゲート領域は、メモリ
    セル選択用の第１Ｂの配線に接続され、 （Ｇ）第２の領域は書き込み情報設定線に接続され、 （Ｈ）第４Ａの領域は、メモリセル選択用の第２Ａの配
    線に接続され、 （ｈ）第４Ｂの領域は、メモリセル選択用の第２Ｂの配
    線に接続されていることを特徴とする半導体メモリセ
    ル。
  50. 【請求項５０】請求項４９に記載の半導体メモリセルに
    おいて、 第４Ａの領域は、メモリセル選択用の第２Ａの配線に接
    続される代わりに、所定の電位Ａに接続され、 第４Ｂの領域は、メモリセル選択用の第２Ｂの配線に接
    続される代わりに、所定の電位Ｂに接続され、 第２の領域は、書き込み情報設定線に接続される代わり
    に、メモリセル選択用の第２の配線に接続されているこ
    とを特徴とする半導体メモリセル。
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