KR100688314B1 - 반도체 메모리 셀 - Google Patents

반도체 메모리 셀 Download PDF

Info

Publication number
KR100688314B1
KR100688314B1 KR1020000009495A KR20000009495A KR100688314B1 KR 100688314 B1 KR100688314 B1 KR 100688314B1 KR 1020000009495 A KR1020000009495 A KR 1020000009495A KR 20000009495 A KR20000009495 A KR 20000009495A KR 100688314 B1 KR100688314 B1 KR 100688314B1
Authority
KR
South Korea
Prior art keywords
region
transistor
delete delete
source
diode
Prior art date
Application number
KR1020000009495A
Other languages
English (en)
Other versions
KR20000076739A (ko
Inventor
무카이미키오
하야시유타카
Original Assignee
소니 가부시끼 가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼 가이샤 filed Critical 소니 가부시끼 가이샤
Publication of KR20000076739A publication Critical patent/KR20000076739A/ko
Application granted granted Critical
Publication of KR100688314B1 publication Critical patent/KR100688314B1/ko

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/404—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with one charge-transfer gate, e.g. MOS transistor, per cell
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
    • G11C11/405—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh with three charge-transfer gates, e.g. MOS transistors, per cell
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B10/00—Static random access memory [SRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Semiconductor Memories (AREA)
  • Dram (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

정보 유지에 대하여 리프레시(refresh) 동작을 필요로 하지 않는 반도체 메모리 셀을 제공한다. 반도체 메모리 셀은 제1 도전형의 제1 트랜지스터(TR1)와, 제2 도전형의 제2 트랜지스터(TR2)와, 정보 유지용의 MIS형 다이오드(DT)로 이루어지고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고, 제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, MIS형 다이오드(DT)의 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부로 구성되고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지고, 소정의 전위를 가지는 제3 배선에 접속된 전극으로 구성되어 있다.
반도체 메모리 셀, 제1 트랜지스터, 제2 트랜지스터, 소스/드레인 영역, 도전 재료.

Description

반도체 메모리 셀 {SEMICONDUCTOR MEMORY CELL}
도 1은 본 발명의 제2 양태에 관한 반도체 메모리 셀의 원리도.
도 2는 본 발명의 제2 양태의 변형에 관한 반도체 메모리 셀의 원리도.
도 3은 본 발명의 제2 양태의 변형에 관한 반도체 메모리 셀의 원리도.
도 4는 본 발명의 제3 양태에 관한 반도체 메모리 셀의 원리도.
도 5는 본 발명의 제3 양태의 변형에 관한 반도체 메모리 셀의 원리도.
도 6은 본 발명의 제3 양태의 변형에 관한 반도체 메모리 셀의 원리도.
도 7 (A)는 발명의 실시 형태 1의 반도체 메모리 셀의 개략적인 일부 단면도, 도 7 (B)는 각 영역의 배치를 개략적으로 나타낸 도면.
도 8 (A)는 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 8 (B)는 각 영역의 배치를 개략적으로 나타낸 도면.
도 9 (A) 및 9 (B)는 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 10은 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 11 (A)는 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 11 (B)는 각 영역의 배치를 개략적으로 나타낸 도면.
도 12 (A)는 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 12 (B)는 각 영역의 배치를 개략적으로 나타낸 도면.
도 13 (A)는 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 13 (B)는 각 영역의 배치를 개략적으로 나타낸 도면.
도 14는 도 13 (A) 및 13 (B)에 나타낸 발명의 실시 형태 1의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 15는 본 발명의 제1 양태에 관한 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 16은 본 발명의 제1 양태에 관한 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 17 (A) 및 17 (B)는 발명의 실시 형태 1의 반도체 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 18 (A) 및 18 (B)는 도 17 (B)에 계속하여, 발명의 실시 형태 1의 반도체 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 19 (A) 및 19 (B)는 도 18 (B)에 계속하여, 발명의 실시 형태 1의 반도체 메모리 셀의 제작 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 20 (A)는 발명의 실시 형태 2의 반도체 메모리 셀의 개략적인 일부 단면도, 도 20 (B)는 도 20 (A)에 나타낸 각 영역의 배치를 개략적으로 나타낸 도면, 및 각 영역을 수직면에서 절단한 상태를 개략적으로 나타낸 도면.
도 21은 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 22 (A)는는 발명의 실시 형태 2의 반도체 메모리 셀의 개략적인 일부 단면도, 도 22 (B)는 도 22 (A)에 나타낸 각 영역의 배치를 개략적으로 나타낸 도면, 및 각 영역을 수직면에서 절단한 상태를 개략적으로 나타낸 도면.
도 23은 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 24 (A) 및 24 (B)는 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 25 (A) 및 25 (B)는 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 26 (A) 및 26 (B)는 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 27은 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 28은 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 29는 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 30은 발명의 실시 형태 2의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 31 (A) 및 31 (B)는 발명의 실시 형태 3의 반도체 메모리 셀의 개략적인 일부 단면도.
도 32 (A) 및 32 (B)는 발명의 실시 형태 3의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 33 (A) 및 33 (B)는 발명의 실시 형태 3의 반도체 메모리 셀의 제작 방법을 설명하기 위한 지지 기판 등의 개략적인 일부 단면도.
도 34 (A) 및 34 (B)는 도 33 (B)에 계속하여, 발명의 실시 형태 3의 반도체 메모리 셀의 제작 방법을 설명하기 위한 지지 기판 등의 개략적인 일부 단면도.
도 35 (A) 및 35 (B)는 도 34 (B)에 계속하여, 발명의 실시 형태 3의 반도체 메모리 셀의 제작 방법을 설명하기 위한 지지 기판 등의 개략적인 일부 단면도.
도 36 (A) 및 36 (B)는 도 35 (B)에 계속하여, 발명의 실시 형태 3의 반도체 메모리 셀의 제작 방법을 설명하기 위한 지지 기판 등의 개략적인 일부 단면도.
도 37은 도 36 (B)에 계속하여, 발명의 실시 형태 3의 반도체 메모리 셀의 제작 방법을 설명하기 위한 지지 기판 등의 개략적인 일부 단면도.
도 38 (A) 및 38 (B)는 발명의 실시 형태 4의 반도체 메모리 셀의 개략적인 일부 단면도.
도 39 (A) 및 39 (B)는 발명의 실시 형태 4의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 40은 발명의 실시 형태 4의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 41 (A) 및 41 (B)는 발명의 실시 형태 4의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 42 (A) 및 42 (B)는 발명의 실시 형태 4의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 43 (A) 및 43 (B)는 발명의 실시 형태 4에서 설명한 반도체 메모리 셀을 사이드 게이트형의 반도체 메모리 셀에 적용한 예의 개략도.
도 44는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 원리도.
도 45 (A) 및 45 (B)는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 46은 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 47 (A) 및 47 (B)는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 48은 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 49는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 50 (A) 및 50 (B)는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 51은 발명의 실시 형태 5의 반도체 메모리 셀의 개략적인 일부 단면도.
도 52는 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 53은 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 54는 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 55는 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 56은 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 57은 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 58은 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 59는 도 58에 나타낸 발명의 실시 형태 5의 반도체 메모리 셀의 변형예를 다른 평면에서 절단한 개략적인 일부 단면도.
도 60은 발명의 실시 형태 5의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 61은 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 62 (A) 및 62 (B)는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 63은 발명의 실시 형태 6의 반도체 메모리 셀의 개략적인 일부 단면도.
도 64는 발명의 실시 형태 6의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 65는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 66 (A) 및 66 (B)는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 67은 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 68 (A) 및 68 (B)는 본 발명의 제5 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 69 (A)는 발명의 실시 형태 7의 반도체 메모리 셀의 개략적인 일부 단면도, 도 69 (B)는 각 영역의 배치를 개략적으로 나타낸 평면도.
도 70은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 71은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 72 (A)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 72 (B)는 각 영역의 배치를 개략적으로 나타낸 평면도.
도 73 (A) 및 73 (B)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 74는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 75 (A)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 75 (B)는 각 영역의 배치를 개략적으로 나타낸 평면도.
도 76은 도 75 (A) 및 75 (B)에 나타낸 발명의 실시 형태 7의 반도체 메모리 셀의 변형예를 다른 평면에서 절단한 개략적인 일부 단면도.
도 77 (A)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도, 도 77 (B)는 각 영역의 배치를 개략적으로 나타낸 평면도, 도 77 (C)는도 77 (A)에 나타낸 단면도에 약간의 수직 평면을 취한 영역의 개략적인 일부 단면도.
도 78은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 79는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 80은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 81은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 82는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 83 (A) 및 83 (B)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 84 (A) 및 84 (B)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 85 (A) 및 85 (B)는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 86은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 87은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 88은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 89는 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 90은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 91은 발명의 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 92는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 원리도.
도 93 (A) 및 93 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 94는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 95 (A) 및 95 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형 예의 원리도.
도 96은 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 97 (A) 및 97 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 98은 발명의 실시 형태 8의 반도체 메모리 셀의 개략적인 일부 단면도.
도 99는 발명의 실시 형태 8의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 100은 발명의 실시 형태 8의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 101은 발명의 실시 형태 8의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 102는 발명의 실시 형태 8의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 103은 발명의 실시 형태 8의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 104는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 105 (A) 및 105 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 106은 발명의 실시 형태 9의 반도체 메모리 셀의 개략적인 일부 단면도.
도 107은 발명의 실시 형태 9의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 108은 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 109 (A) 및 109 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 110은 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 111 (A) 및 11 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 112는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 113 (A) 및 113 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 114는 발명의 실시 형태 10의 반도체 메모리 셀의 개략적인 일부 단면도.
도 115는 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 116은 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 117은 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 118은 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 119는 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일 부 단면도.
도 120은 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 121은 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 122는 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 123은 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 124는 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 125는 발명의 실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 126은 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 127 (A) 및 127 (B)는 본 발명의 제6 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 128은 발명의 실시 형태 11의 반도체 메모리 셀의 개략적인 일부 단면도.
도 129는 발명의 실시 형태 11의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 130은 발명의 실시 형태 11의 반도체 메모리 셀의 변형예의 개략적인 일 부 단면도.
도 131은 발명의 실시 형태 11의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 132는 본 발명의 제7 양태에 관한 반도체 메모리 셀의 원리도.
도 133 (A) 및 133 (B)는 본 발명의 제7 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 134는 발명의 실시 형태 12의 반도체 메모리 셀의 개략적인 일부 단면도.
도 135는 발명의 실시 형태 12의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 136은 발명의 실시 형태 12의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 137은 발명의 실시 형태 12의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 138은 본 발명의 제8 양태에 관한 반도체 메모리 셀의 원리도.
도 139 (A) 및 139 (B)는 본 발명의 제8 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 140은 발명의 실시 형태 13의 반도체 메모리 셀의 개략적인 일부 단면도.
도 141은 발명의 실시 형태 13의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 142는 발명의 실시 형태 13의 반도체 메모리 셀의 변형예의 개략적인 일 부 단면도.
도 143은 발명의 실시 형태 13의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 144는 본 발명의 제9 양태에 관한 반도체 메모리 셀의 원리도.
도 145 (A) 및 145 (B)는 본 발명의 제9 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 146은 본 발명의 제9 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 147 (A) 및 147 (B)는 본 발명의 제9 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 148은 발명의 실시 형태 14의 반도체 메모리 셀의 개략적인 일부 단면도.
도 149는 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 150은 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 151은 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 152는 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 153은 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 154는 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 155는 발명의 실시 형태 14의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 156은 본 발명의 제9 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 157 (A) 및 157 (B)는 본 발명의 제9 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 158은 발명의 실시 형태 15의 반도체 메모리 셀의 개략적인 일부 단면도.
도 159는 발명의 실시 형태 15의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 160은 발명의 실시 형태 15의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 161은 발명의 실시 형태 15의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 162는 본 발명의 제10 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 163은 본 발명의 제10 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 164는 본 발명의 제10 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 165는 발명의 실시 형태 16의 반도체 메모리 셀의 개략적인 일부 단면도.
도 166은 발명의 실시 형태 16의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 167은 발명의 실시 형태 16의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 168은 발명의 실시 형태 16의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 169는 본 발명의 제11 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 170은 본 발명의 제11 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 171은 본 발명의 제11 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 172는 발명의 실시 형태 17의 반도체 메모리 셀의 개략적인 일부 단면도.
도 173은 발명의 실시 형태 17의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 174는 발명의 실시 형태 17의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 175는 발명의 실시 형태 17의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 176 (A) 및 176 (B)는 도 69에 나타낸 발명의 실시 형태 7의 반도체 메모리 셀의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 177 (A) 및 177 (B)는 도 176 (B)에 계속하여, 도 69에 나타낸 발명의 실시 형태 7의 반도체 메모리 셀의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 178 (A)및 178 (B)는 도 177 (B)에 계속하여, 도 69에 나타낸 발명의 실 시 형태 7의 반도체 메모리 셀의 제조 방법을 설명하기 위한 반도체 기판 등의 개략적인 일부 단면도.
도 179 (A) 및 179 (B)는 본 발명의 제25 양태에 관한 반도체 메모리 셀의 원리도.
도 180 (A) 및 180 (B)는 발명의 실시 형태 18의 반도체 메모리 셀의 개략적인 일부 단면도.
도 181 (A) 및 181 (B)는 발명의 실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 182 (A) 및 182 (B)는 발명의 실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 183 (A) 및 183 (B)는 발명의 실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 184 (A) 및 184 (B)는 발명의 실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 185 (A) 및 185 (B)는 발명의 실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 186 (A) 및 186 (B)는 발명의 실시 형태 19의 반도체 메모리 셀의 개략적인 일부 단면도.
도 187 (A) 및 187 (B)는 발명의 실시 형태 19의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 188 (A) 및 188 (B)는 발명의 실시 형태 19의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 189 (A)는 발명의 실시 형태 19의 반도체 메모리 셀에서의 게이트부 및 각 영역의 개략적인 배치도, 도 189 (B)는 그 변형예에서의 게이트부 및 각 영역의 개략적인 배치도.
도 190 (A) 및 190 (B)는 발명의 실시 형태 19의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 191은 본 발명의 제 27 양태에 관한 반도체 메모리 셀의 원리도.
도 192 (A) 및 192 (B)는 발명의 실시 형태 20의 반도체 메모리 셀의 개략적인 일부 단면도.
도 193 (A) 및 193 (B)는 발명의 실시 형태 20의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 194는 본 발명의 제27 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 195 (A) 및 195 (B)는 발명의 실시 형태 20의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 196 (A) 및 196 (B)는 발명의 실시 형태 20의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 197 (A) 및 197 (B)는 발명의 실시 형태 20의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 198 (A) 및 198 (B)는 발명의 실시 형태 20의 반도체 메모리 셀의 변형예 의 개략적인 일부 단면도.
도 199 (A)는 발명의 실시 형태 21의 반도체 메모리 셀의 개략적인 일부 단면도, 도 199 (B)는 게이트부 및 각 영역의 개략적인 배치도.
도 200은 발명의 실시 형태 21의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 201 (A) 및 201 (B)는 발명의 실시 형태 21의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 202는 본 발명의 제29 양태에 관한 반도체 메모리 셀의 원리도.
도 203 (A) 및 203 (B)는 발명의 실시 형태 22의 반도체 메모리 셀의 개략적인 일부 단면도.
도 204 (A) 및 204 (B)는 발명의 실시 형태 22의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 205는 본 발명의 제29 양태에 관한 반도체 메모리 셀의 변형예의 원리도.
도 206 (A) 및 206 (B)는 발명의 실시 형태 22의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 207 (A) 및 207 (B)는 발명의 실시 형태 22의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 208 (A) 및 208 (B)는 발명의 실시 형태 22의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도.
도 209 (A) 및 209 (B)는 발명의 실시 형태 22의 반도체 메모리 셀의 변형예 의 개략적인 일부 단면도.
도 210 (A)는 종래의 1 트랜지스터의 개념도, 도 210 (B)는 종래의 트렌치 커패시터 셀 구조를 가지는 메모리 셀의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
TR1: 제1 트랜지스터, TR2: 제2 트랜지스터, TR3: 제3 트랜지스터, JF1, JF2: 접합형 트랜지스터, DT: MIS형 다이오드, WG: 와이드 갭 박막, SC1: 제1 영역, SC2: 제2 영역, SC3: 제3 영역, SC4: 제4 영역, SC5: 제5 영역, SC6: 제6 영역, SCD: 다이오드 구성 영역, SCDT: MIS형 다이오드 구성 영역, SC10, SC11: 고농도 불순물 함유층, CH1, CH2, CH3: 채널 형성 영역, CHJ1, CHJ2: 채널 영역, G1, G2, G3: 게이트부, A1: 제1 주면(主面), A2: 제2 주면, SCP, n-SCP, p-SCP, 10: 실리콘 반도체 기판, 10A: 반도체층, 11, 13: 절연층, 12, 15: 절연막, SPS, 14: 지지 기판, 20, 21, 22, 23: 레지스트.
본 발명은 최소한 독출용의 제1 트랜지스터와, 스위치용의 제2 트랜지스터와, 정보 유지용의 MIS(Metal-Insulator-Semiconductor)형 다이오드로 이루어지고, 정보 유지를 위한 이른바 리프레시(refresh) 동작이 불필요한 반도체 메모리 셀에 관한 것이다. 또한, 본 발명은 최소한 독출용의 제1 트랜지스터와, 스위치용의 제2 트랜지스터와, 전류 제어용의 접합형 트랜지스터와, 정보 유지용의 MIS형 다이오드로 이루어지고, 정보 유지를 위한 이른바 리프레시 동작이 불필요한 반도체 메모리 셀에 관한 것이다.
종래, 고집적의 반도체 메모리 셀로서, 도 210 (A)에 나타낸 바와 같은, 1개의 트랜지스터와 1개의 커패시터로 구성된 1 트랜지스터 메모리 셀이라고도 불리는 다이내믹 메모리 셀이 사용되고 있다. 이와 같은 메모리 셀에서는, 커패시터에 축적된 전하는, 비트선에 전압 변화가 발생하는 전하(電荷)로 할 필요가 있다. 그런데. 메모리 셀의 평면 치수의 축소화에 따라, 평행 평판형으로 형성된 커패시터의 크기가 작아지고, 그 결과, 메모리 셀의 커패시터에 전하로서 비축된 정보를 독출(讀出)할 때, 이러한 정보가 잡음에 묻혀 버리고 만다고 하는 문제, 또는 비트선의 부유(浮遊) 용량이 메모리 셀의 세대마다 커지기 때문에, 비트선에 작은 전압 변화만 발생한다고 하는 문제가 현저해지고 있다. 이 문제를 해결하는 수단의 하나로서, 트렌치 커패시터 셀 구조(도 210 (B) 참조), 또는 스택트(stacked) 커패시터 셀 구조를 가지는 다이내믹 메모리 셀이 제안되어 있다. 그러나, 트렌치(홈)의 깊이나 스택(적층)의 높이에는 가공 기술 상의 한계가 있기 때문에, 커패시터의 용량에도 한계가 있다. 그러므로, 이들 구조를 가지는 다이내믹 메모리 셀은, 디프 서브미크론 룰(deep sub-micron rule)(로우 서브미크론 룰(low sub-micron rule)) 이하의 치수 영역에서는 커패시터용의 고가의 신규 재료를 도입하지 않는 한, 한계에 이른다고 일컬어지고 있다.
또, 메모리 셀을 구성하는 트랜지스터에 관해서도, 디프 서브리크론 룰(로우 서브미크론 룰) 이하의 평면 치수에서는, 드레인 내압의 열화나 드레인 영역으로부터 소스 영역에의 펀치 스루 등의 문제가 발생하기 때문에, 규정 전압 하에서도 전류 리크가 발생할 우려가 크다. 그러므로, 메모리 셀이 미소화되었을 때, 종래의 트랜지스터 구조에서는, 메모리 셀을 정상으로 동작시키는 것이 곤란하게 된다.
이와 같은 커패시터의 한계를 해결하기 위해, 본 출원인은 일본국 특원평 5(1993)-246264호(특개평 7(1995)-99251호 공보)에서, 2개의 트랜지스터 또는 2개의 트랜지스터를 1개로 융합한 트랜지스터로 이루어지는 반도체 메모리 셀을 제안했다. 그리고, 이후의 표기는, 특원평 5-246264호(특개평 7-99251호 공보)에서의 표기에 따른다. 이 특개평 7-99251호 공보의 도 15 (A) 및 (B)에 개시된 반도체 메모리 셀은, 반도체 기판 표면 영역 또는 절연성 기판 상에 형성된 제1 도전형의 제1 반도체 영역(SC1)과, 제1 반도체 영역(SC1)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제1 도전성 영역(SC2)과, 제1 반도체 영역(SC1)의 표면 영역에 형성되고, 또한 제1 도전성 영역(SC2)과는 이간되어 형성된 제2 도전형의 제2 반도체 영역(SC3)과, 제2 반도체 영역(SC3)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전성 영역(SC4)과, 제1 반도체 영역(SC1)과 제2 도전성 영역(SC4), 및 제1 도전성 영역(SC2)과 제2 반도체 영역(SC3)을 중개하듯이 배리어층을 통해 형성된 도전 게이트(G)로 이루어지고, 도전 게이트(G)는, 메모리 셀 선택 용의 제1 배선에 접속되고, 제1 도전성 영역(SC2)는 기입 정보 설정선에 접속되고, 제2 도전성 영역(SC4)는 메모리 셀 선택용의 제2 배선에 접속되어 있다.
그리고, 제1 반도체 영역(SC1)(채널 형성 영역(Ch2)에 상당함)과, 제1 도전성 영역(SC2) 및 제2 반도체 영역(SC3)(이들의 영역은 소스/드레인 영역에 상당함)과, 도전 게이트(G)에 의해, 스위치용 트랜지스터(TR2)가 구성된다. 또, 제2 반도체 영역(SC3)(채널 형성 영역 Ch1에 상당함)과, 제1 반도체 영역(SC1) 및 제2 도전성 영역(SC4)(이들의 영역은 소스/드레인 영역에 상당함)과, 도전 게이트(G)에 의해, 정보 축적용 트랜지스터(TR1)가 구성된다.
이 반도체 메모리 셀에서는, 정보의 기입 시, 스위치용 트랜지스터(TR2)가 도통하고, 그 결과, 정보는 정보 축적용 트랜지스터(TR1)의 채널 형성 영역(Ch1)에 전위 또는 전하의 형태로 축적된다. 정보의 독출 시, 정보 축적용 트랜지스터(TR1)에서는, 채널 형성 영역(Ch1)에 축적된 전위 또는 전하(정보)에 의존하여, 도전 게이트(G)에서 본 정보 축적용 트랜지스터(TR1)의 임계값(臨界値)이 변화한다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 도전 게이트(G)에 인가함으로써, 정보 축적용 트랜지스터(TR1)의 정보 축적 상태를 채널 전류의 대소(0도 포함하여)로 판정할 수 있다. 이 정보 축적용 트랜지스터(TR1)의 동작 상태를 검출함으로써, 정보 의 독출을 행한다.
즉, 정보의 독출 시, 축적된 정보에 의존하여 정보 축적용 트랜지스터(TR1)는 온 상태 또는 오프 상태로 된다. 제2 도전성 영역(SC4)은, 제2 배선에 접속되어 있으므로, 축적된 정보("0" 또는 "1")에 의존하여, 정보 축적용 트랜지스터(TR1)로 흐르는 전류가 크고, 또는 작다. 이와 같이 하여, 축적된 정보를 정보 축적용 트랜지스터(TR1)에 의해 독출할 수 있다.
또, 본 출원인은 일본국 특원평 9-251646호(특개평 10-154757호 공보)에서, 독출용의 트랜지스터(TR1), 스위치용의 트랜지스터(TR2), 및 전류 제어용의 접합형 트랜지스터(TR3)의 3개의 트랜지스터로 구성된 반도체 메모리를 제안했다.
이들 반도체 메모리 셀에서는, 정보는 제2 반도체 영역(SC3)에 유지되고 있다. 그런데, 제2 반도체 영역(SC3)은 플로팅 영역이기 때문에, 일정 시간이 경과하면, 리크 전류에 의해 정보가 소멸된다. 그러므로, 정보를 유지하기 위해, 일정 시간마다 이른바 리프레시 동작이 필요하게 된다고 하는 문제가 있다.
따라서, 본 발명의 제1 목적은, 정보 유지에 대하여 리프레시 동작을 필요로 하지 않고, 정보의 기입/독출을 확실하게 행할 수 있고, 트랜지스터의 동작이 안정되어 있고, 메모리 셀의 축적 정보 독출 윈도우(전류차)가 커, 종래의 DRAM과 같은 대용량의 커패시터를 필요로 하지 않고, 나아가, 치수를 미소화할 수 있는 반도체 메모리 셀, 또는 로직용의 반도체 메모리 셀, 또한 2개의 트랜지스터와 정보 유지용의 다이오드, 또는 최소한 2개의 트랜지스터와 다이오드와 정보 유지용의 다이오드로 이루어지는, 또 이들을 1개로 융합한 메모리 셀로 이루어지는 반도체 메모리 셀을 제공하는 것에 있다.
또, 본 발명의 제2 목적은, 정보 유지에 대하여 리프레시 동작을 필요로 하지 않고, 정보의 기입/독출을 확실하게 행할 수 있고, 트랜지스터의 동작이 안정되어 있고, 메모리 셀의 축적 정보 독출 윈도우(전류차)가 커, 종래의 DRAM과 같은 대용량의 커패시터를 필요로 하지 않고, 나아가 치수를 미소화할 수 있는 반도체 메모리 셀, 또는 로직용의 반도체 메모리 셀, 또한 2개의 트랜지스터와 전류 제어용의 접합형 트랜지스터와, 정보 유지용의 다이오드로 이루어지는 반도체 메모리 셀, 또 이들을 1개로 융합한 반도체 메모리 셀을 제공하는 것에 있다.
상기 제1 목적을 달성하기 위한 본 발명의 제1 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간(離間)하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출(讀出)용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
(3) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고,
MIS형 다이오드의 일단은 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
그리고, 「X」가 「Y」에 상당한다고 하는 것은, 「X」와 「Y」가 공유되어 있는 구성, 또는 「X」와 「Y」가 연결되어 있는 구성을 가르킨다. 예를 들면, 「제1 트랜지스터의 한쪽의 소스/드레인 영역은 제2 트랜지스터의 채널 형성 영역에 상당하고」란, 제1 트랜지스터의 한쪽의 소스/드레인 영역과 제2 트랜지스터의 채널 형성 영역이 공유되어 있는 구성, 또는 제1 트랜지스터의 한쪽의 소스/드레인 영역과 제2 트랜지스터의 채널 형성 영역이 연결되어 있는 구성을 가르킨다. 이하의 설명에서도 동일하다.
본 발명의 제1 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 채널 형성 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이(遷移)가 발생하는 재료가, MIS형 다이오드의 일단과 타단과의 사이에 개재(介在)되어 있다. 그리고, 반도체 메모리 셀에는, 제1 정보 또는 제2 정보의 2 치(値) 정보가 기억되고, 반도체 메모리 셀에 기억될 제1 정보는, 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고, 반도체 메모리 셀에 기억될 제2 정보는, 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고, ① 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배(增倍)가 발생하고, MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역에는 정공(正孔) 또는 전자가 축적되어, 제1 트랜지스터의 채널 형성 영역의 전위가 대략 제1 전위로 유지되고, ② 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성(逆極性)의 캐리어가 천이되는 결과, 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 구성으로 하는 것이 바람직하다.
본 발명의 제1 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부는 워드선에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 비트선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고, MIS형 다이오드의 타단은, 고저항 소자를 통해 소정의 전위를 가지는 배선에 접속되어 있는 구성으로 할 수 있다. 또한, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부는 워드선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 비트선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 배선에 접속되어 있는 구 성으로 할 수도 있다. MIS형 다이오드에 과잉의 전류가 흐를 위험성이 있는 바이어스 조건인 때에는, 이 고저항 소자를 형성하는 것이 바람직하다. 또한, 다이오드를 추가로 구비하고, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부는 워드선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 다이오드를 통해 기입 정보 설정선에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 비트선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 배선에 접속되어 있는 구성으로 할 수도 있다. 또, 다이오드를 추가로 구비하고, 기입 정보 설정선은 비트선을 겸용하고 있으며, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부는 워드선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 다이오드를 통해 기입 정보 설정선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 배선에 접속되어 있는 구성으로 할 수도 있다. 고저항 소자를 통해 MIS형 다이오드의 타단을 배선(후술하는 제3 배선)에 접속함으로써, 후술하는 와이드 갭(wide gap) 박막의 특성 열화를 방지할 수 있다.
본 발명의 제1 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부를 개별로 형성해도 되지만, 반도체 메모리 셀의 크기를 작게 하기 위해, 제1 트랜지스터와 제2 트랜지스터는 게이트부를 공유하고 있는 구성으로 하는 것이 바람직하다.
또, MIS형 다이오드를 구성하는 제1 트랜지스터의 채널 형성 영역의 연장부와 전극과의 사이에는, 와이드 갭 박막이 형성되어 있는 것이 바람직하다. 즉, 와이드 갭 박막은 제1 트랜지스터의 채널 형성 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것이 바람직하다.
상기 제1 목적을 달성하기 위한 본 발명의 제2 양태에 관한 반도체 메모리 셀은 그 원리도를 도 1에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
(3) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류(整流) 접합을 형성하여 접하는 제3 영역, 및
(d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성되고, 또한 정류 접합 을 형성하여 접하는 제4 영역
을 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(E) 제3 영역은 기입 정보 설정선에 접속되고,
(F) 제4 영역은 제2 배선에 접속되고,
(G) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(H) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 도면에서 기입 정보 설정선을 「WISL」로 나타낸다.
본 발명의 제2 양태에 관한 반도체 메모리 셀에서는, 제2 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성으로 할 수 있다. 또한, 제2 배선에 제2의 소정 전위를 가해, 제4 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하는 구성으로 할 수 있다.
상기 제1 목적을 달성하기 위한 본 발명의 제3 양태에 관한 반도체 메모리 셀은 그 원리도를 도 4에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
(3) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역, 및
(e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 MIS형 다이오드 구성 영역
을 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상 방에 절연막을 통해 형성되어 있고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(C-1) MIS형 다이오드의 일단은 MIS형 다이오드 구성 영역으로 구성되고,
(C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 MIS형 다이오드 구성 영역과 대향하여 형성되어 있고,
(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(E) 제2 영역은 MIS형 다이오드 구성 영역과 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 제4 영역은 제2 배선에 접속되고,
(H) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제3 양태에 관한 반도체 메모리 셀에서는, 제2 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성으로 할 수 있다. 또한, 제2 배선에 제2의 소정 전위를 가하고, 제4 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하는 구성으로 할 수 있다.
본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막의 특성 열화를 방지하기 위해, 고저항 소자를 통해 제3 배선에 접속되어 있는 것이 바람직하다. 그리고, MIS형 다이오드의 타단을 구성하는 전극과 고저항 소자는 일체로 형성되고, 또한 실리콘 박막(예를 들면 폴리실리콘 박막)으로 이루어지는 것이 배선 구조의 간소화의 관점에서 바람직하다. 또한, 실리콘 박막에는 제1 도전형의 불순물이 함유되어 있는 것이 바람직하다.
본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부를 개별로 형성해도 되지만, 반도체 메모리 셀의 크기를 작게 하기 위해, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부는, 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 중개하듯이 절연막을 통해 형성되어 있고, 제1 트랜지스터와 제2 트랜지스터로 공유되어 있는 구성으로 하는 것이 바람직하다.
본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, 이들의 원리도를 도 2 또는 도 5에 나타낸 바와 같이, 제1 영역과 제3 영역에 의해 다이오 드가 구성되고, 제1 영역은 제4 배선에 접속되는 대신에, 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이, 배선 구조의 간소화의 점에서 바람직하다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 이들의 원리도를 도 3 또는 도 6에 나타낸 바와 같이, 제1 영역, 및 제1 영역의 표면 영역에 형성된 다이오드 구성 영역으로 구성된 다수 캐리어 다이오드(다수 캐리어가 흐르는 쇼트키 다이오드(Shottky diode)나 헤테로 접합(heterojunction) 다이오드를 의미함. 이하에서도 동일)를 추가로 구비하고, 제1 영역은 제4 배선에 접속되는 대신에, 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다. 여기에서, 이 다이오드 구성 영역는 기입 정보 설정선의 일부분과 공통인 구조(바꿔 말하면, 다이오드 구성 영역과 기입 정보 설정선의 일부분이 공통으로 형성된 구조)로 할 수도 있다.
그리고, 본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, 와이드 갭 박막은 제1 트랜지스터의 채널 형성 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것이 바람직하다. 그리고, 반도체 메모리 셀에는 제1 정보 또는 제2 정보의 2치 정보가 기억되고, 반도체 메모리 셀에 기억될 제1 정보는, 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고, 반도체 메모리 셀에 기억될 제2 정보는, 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고, ① 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, MIS형 다이오드의 일단으로부터 타단으 로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역에는 정공 또는 전자가 축적되어, 제1 트랜지스터의 채널 형성 영역의 전위가 대략 제1 전위로 유지되고, ② 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 구성으로 하는 것이 바람직하다.
또한, 본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, 제2 영역의 아래에, 제1 도전형의 제1 고농도 불순물 함유층이 형성되어 있는 것이, 제1 트랜지스터의 채널 형성 영역에 축적되는 전위 또는 전하의 증가를 도모할 수 있는 면에서 바람직하다.
또, 본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, 제2 영역이 제1 영역의 표면 영역에 형성되어 있는 구성, 또는 제1 영역이 제2 영역의 표면 영역에 형성되어 있는 구성으로 할 수 있다. 전자의 경우, 제1 영역의 아래에, 제1 도전형의 제2 고농도 불순물 함유층이 형성되어 있는 것이, 배선 구조의 간소화의 점에서 바람직하다. 즉, 제1 도전형의 제2 고농도 불순물 함유층을 제4 배선으로 함으로써, 제1 영역과 제4 배선과의 접속을 간소화할 수 있다.
그리고, 본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서는, 제3 영역은 실리사이드나 금속, 금속 화합물로 구성되어 있어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 또, 본 발명의 제2 양태에 관한 반도체 메모리 셀 에서는, 제4 영역은 실리사이드나 금속, 금속 화합물로 구성되어 있어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 또한, 본 발명의 제2 양태 또는 제3 양태에 관한 반도체 메모리 셀에서, 다수 캐리어 다이오드를 구성하는 다이오드 구성 영역을 형성하는 경우에는, 이 다이오드 구성 영역은 반도체로 구성되어 있어도 되지만, 실리사이드나 금속, 금속 화합물로 구성되는 것이 바람직하고, 또한 이 경우, 제3 영역은 반도체로 구성되어 있는 것이 바람직하다. 제3 영역이 기입 정보 설정선에 접속된 구조에는, 제3 영역이 기입 정보 설정선의 일부분과 공통인 구조(바꿔 말하면, 제3 영역과 기입 정보 설정선의 일부분이 공통으로 형성된 구조)도 포함된다. 또, 본 발명의 제2 양태에 관한 반도체 메모리 셀에서는, 제4 영역이 제2 배선에 접속된 구조에는, 제4 영역이 제2 배선의 일부분과 공통인 구조(바꿔 말하면, 제4 영역과 제2 배선의 일부분이 공통으로 형성된 구조)도 포함된다.
상기 제1 목적을 달성하기 위한 본 발명의 제4 양태에 관한 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면(主面)을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
(3) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
(e) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역을 중개하듯이 형성된 제1 트랜지스터의 게이트부, 및
(f) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역을 중개하듯이 형성된 제2 트랜지스터의 게이트부
가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제2 영역의 제1 주면을 포함하는 표면 영역과 제3 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(E) 제3 영역은 기입 정보 설정선에 접속되고,
(F) 제4 영역은 제2 배선에 접속되고,
(G) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(H) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제4 양태에 관한 반도체 메모리 셀에서는, 제2 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성으로 할 수 있다. 또한, 제2 배선에 제2의 소정 전위를 가해, 제4 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하는 구성으로 할 수 있다.
본 발명의 제4 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역에 의해 다이오드가 구성되고, 제1 영역은 제4 배선에 접속되는 대신에, 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있고, 이에 따라, 배선 구조의 간소화를 도모할 수 있다. 이 경우, 제2 배선을 메모리 셀 선택용의 배선(이른바 비트선)으로 하는 구성, 또는 기입 정보 설정선을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 할 수 있다.
본 발명의 제4 양태 또는 후술하는 제25 양태~제29 양태에 관한 반도체 메모리 셀에서, 다이오드를 형성하면, 배선 구성의 간소화를 도모할 수 있다. 그리고, 본 발명의 제4 양태 또는 후술하는 제25 양태~제29 양태에 관한 반도체 메모리 셀에서는, 제1 주면측에 형성된 제1 트랜지스터의 게이트부, 제2 주면측에 형성된 제2 트랜지스터의 게이트부는 반도체 메모리 셀마다 접속되어 있을 필요는 없고, 규정수 또는 규정 배치가 서로 인접하는 반도체 메모리 셀의 제1 트랜지스터의 게이트부끼리, 및 제2 트랜지스터의 게이트부끼리 접속하고, 또한 이들을 메모리 셀 선택용의 제12 배선에 접속해도 된다.
본 발명의 제4 양태에 관한 반도체 메모리 셀에서, 제3 영역 또는 제4 영역을 도전성의 영역으로 하는 경우에는, 이들 영역을 실리사이드나 금속, 금속 화합 물로 구성할 수 있다. 그리고, 이들 영역을 실리사이드나 금속, 금속 화합물로 구성하는 경우라도, 나아가 이들의 영역이 배선과 접속되어 있는 구조의 경우에는, 이들의 영역을 배선과 공통의 재료(예를 들면, 배리어층, 글루 레이어(glue layer)로서 사용되는 티탄 실리사이드나 TiN 등의 재료)로 구성할 수도 있다. 즉, 이들의 영역을 배선의 일부분과 공통으로 하는 구조로 하는 것도 가능하다.
상기 제2 목적을 달성하기 위한 본 발명의 제5 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 44~도 50, 도 61~도 62, 또는 도 65~도 68에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 형성 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고, 또한 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고,
MIS형 다이오드의 일단은 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제5 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되고, 접합형 트랜지스터의 다른 쪽의 게이트 영역은 제4 배선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통해 제5 배선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. MIS형 다이오드에 과잉의 전류가 흐를 위험성이 있는 바이어스 조건인 때에는, 이 고저항 소자를 형성하는 것이 바람직하다. 또, 고저항 소자를 통해 MIS형 다이오드의 타단을, 소정의 전위를 가지는 상기 제3 배선에 접속함으로써, 후술하는 와이드 갭 박막의 특성 열화를 방지할 수 있다. 그리고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통 해 제5 배선에 접속되는 대신에, 접합형 트랜지스터 및 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선을 비트선으로 겸용시켜, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 그리고, 이하의 설명에서, 다이오드 또는 후술하는 pn 접합 다이오드나 다수 캐리어 다이오드가 형성되어 있는 경우에는, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선을 비트선으로 겸용시켜, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또한, 접합형 트랜지스터의 다른 쪽의 게이트 영역은 제4 배선에 접속되는 대신에, 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다. 이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통해 제5 배선에 접속되는 대신에, 접합형 트랜지스터 및 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
또한, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통해 제5 배선에 접속되는 대신에, 접합형 트랜지스터 및 다이오드를 통해 제4 배선에 접속되어 있는 구성으로 할 수도 있다.
또, 접합형 트랜지스터의 다른 쪽의 게이트 영역은 제4 배선에 접속되는 대신에, 접합형 트랜지스터의 한쪽의 게이트 영역에 접속되어 있는 구성으로 할 수도 있다. 이 경우, MIS형 다이오드의 일단과, 접합형 트랜지스터의 다른 쪽의 게이트 영역을 공통으로 할 수 있다. 그리고, 이들의 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통해 제5 배선에 접속되는 대신에, 접합 형 트랜지스터 및 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제6 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 92~도 97, 도 104~도 105, 도 108~도 113, 또는 도 126~도 127에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 형성 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고,
제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고,
MIS형 다이오드의 일단은 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제6 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터를 통해 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되고, 접합형 트랜지스터의 다른 쪽의 게이트 영역은 제4 배선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제5 배선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제5 배선에 접속되는 대신에, 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
또한, 접합형 트랜지스터의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다. 이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은 제5 배선에 접속되는 대신에, 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
또한, 접합형 트랜지스터의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 접합형 트랜지스터의 한쪽의 게이트 영역에 접속되어 있는 구성으로 할 수도 있다. 이 경우, MIS형 다이오드의 일단과, 접합형 트랜지스터의 다른 게이트 영역을 공통으로 할 수 있다. 그리고, 이들의 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은 제5 배선에 접속되는 대신에, 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제7 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 132 및 도 133에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고,
제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역에 상당하고,
MIS형 다이오드의 일단은 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제7 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부, 제2 트랜지스터의 게이트부 및 제3 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통해 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선 에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제4 배선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는, 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은 제4 배선에 접속되는 대신에, 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제8 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 138~도 139에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고,
제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역에 상당하고,
MIS형 다이오드의 일단은 제3 트랜지스터의 다른 쪽의 소스/드레인 영역에 상당하고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제8 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부, 제2 트랜지스터의 게이트부 및 제3 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터를 통해 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선 에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제4 배선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는, 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제4 배선에 접속되는 대신에, 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제9 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 144~도 147, 또는 도 156~도 157에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고, 또한 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 제1 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제2 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고,
MIS형 다이오드의 일단은 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제9 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터를 통해 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되고, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역은 제4 배선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은 제1 접합형 트랜지스터를 통해 제5 배선에 접속되고, 제1 접합형 트랜지스터의 다른 쪽의 게이트 영역은, 기입 정보 설정선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 또한, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 제2 접합형 트랜지스터의 한쪽의 게이트 영역에 접속되어 있는 구성으로 할 수도 있다. 이 경우, MIS형 다이오드의 일단과, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역을 공통으로 할 수 있다. 그리고, 이들의 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 또, 이들의 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터를 통해 제5 배선에 접속되는 대신에, 제1 접합형 트랜지스터 및 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제10 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 162~도 164에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(5) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(6) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고, 또한 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 제1 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제2 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역에 상당하고,
MIS형 다이오드의 일단은 제1 트랜지스터의 채널 형성 영역의 연장부로 구성 되고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제10 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부, 제2 트랜지스터의 게이트부 및 제3 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터를 통해 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터를 통해 제4 배선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고, 제1 접합형 트랜지스터의 다른 쪽의 게이트 영역은 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 제2 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터를 통해 제4 배선에 접속되는 대신에, 제1 접합형 트랜지스터 및 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제11 양태에 관한 반도체 메모리 셀은, 그 원리도를 도 169~도 171에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용 량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(5) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(6) 정보 유지용의 MIS형 다이오드
로 이루어지고,
제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 트랜지스터의 채널 형성 영역에 상당하고, 또한 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역에 상당하고, 또한 제1 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제2 접합형 트랜지스터의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역에 상당하고,
MIS형 다이오드의 일단은 제3 트랜지스터의 다른 쪽의 소스/드레인 영역에 상당하고, MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 소정의 전위를 가지는 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제11 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부, 제2 트랜지스터의 게이트부 및 제3 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터를 통해 제2 배선에 접속되고, MIS형 다이오드의 타단은 고저항 소자를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되고, 제1 트랜지스터의 한쪽의 소스/드레인 영역은 제1 접합형 트랜지스터를 통해 제4 배선에 접속되고, 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선에 접속되고, 제1 접합형 트랜지스터의 다른 쪽의 게이트 영역은 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
이 경우, 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지 스터를 통해 제4 배선에 접속되는 대신에, 제1 접합형 트랜지스터 및 다이오드를 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수도 있다.
본 발명의 제5 양태~제7 양태, 제9 양태 및 제10 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 채널 형성 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료가, MIS형 다이오드의 일단과 타단과의 사이에 개재된다. 즉 MIS형 다이오드는 이러한 재료와, 제1 트랜지스터의 채널 형성 영역의 연장부와, 전극으로 구성되어 있다. 그리고, 반도체 메모리 셀에는 제1 정보 또는 제2 정보의 2치 정보가 기억되고, 반도체 메모리 셀에 기억될 제1 정보는, 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고, 반도체 메모리 셀에 기억될 제2 정보는, 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고, ① 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역의 상기 연장부에는 정공 또는 전자가 축적되어, 제1 트랜지스터의 채널 형성 영역의 전위가 대략 제1 전위로 유지되고, ② 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 구성으로 하는 것이 바람직하다.
한편, 본 발명의 제8 양태 및 제11 양태에 관한 반도체 메모리 셀에서는, 제3 트랜지스터의 다른 쪽의 소스/드레인 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료가, MIS형 다이오드의 일단과 타단과의 사이에 개재된다. 즉 MIS형 다이오드는 이러한 재료와, 제3 트랜지스터의 다른 쪽의 소스/드레인 영역과, 전극으로 구성되어 있다. 그리고, 반도체 메모리 셀에는 제1 정보 또는 제2 정보의 2치 정보가 기억되고, 반도체 메모리 셀에 기억될 제1 정보는, 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고, 반도체 메모리 셀에 기억될 제2 정보는, 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고, ① 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, MIS형 다이오드의 일단의 도전형에 의존하여 제3 트랜지스터의 다른 쪽의 소스/드레인 영역에는 정공 또는 전자가 축적되어, 제1 트랜지스터의 채널 형성 영역의 전위가 대략 제1 전위로 유지되고, ② 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 구성으로 하는 것이 바람직하다.
본 발명의 제5 양태~제11 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드를 구성하는 제1 트랜지스터의 채널 형성 영역의 연장부 또는 제3 트랜지스터의 다른 쪽의 소스/드레인 영역과 전극과의 사이에는, 와이드 갭 박막이 형성되어 있는 것이 바람직하다. 즉, 와이드 갭 박막은 제1 트랜지스터의 채널 형성 영역 또는 제3 트랜지스터의 다른 쪽의 소스/드레인 영역의 전위와 MIS형 다이오드의 타단 의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것이 바람직하다.
본 발명의 제5 양태, 제6 양태 또는 제9 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 게이트부와 제2 트랜지스터의 게이트부를 개별로 형성해도 되지만, 반도체 메모리 셀의 크기를 작게 하기 위해, 제1 트랜지스터와 제2 트랜지스터는 게이트부를 공유하고 있는 구성으로 하는 것이 바람직하다. 또, 본 발명의 제7 양태, 제8 양태, 제10 양태 또는 제11 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터를 개별로 형성해도 되지만, 반도체 메모리 셀의 크기를 작게 하기 위해, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터는 게이트부를 공유하고 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제12 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역의 포면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제1 영역의 표면 영역에 제2 영역과 이간되어 형성되고, 또한 정류 접합을 형성하여 접하는 제4 영역, 및
(e) 제2 영역의 표면 영역에 제3 영역과 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제5 영역
을 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 표면 영역의 일부로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제2 영역의 표면 영역의 상기 일부와 제4 영역 사이에 끼워진, 제1 영역의 표면 영역의 일부로 구성되고,
(A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역의 다른 부분으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 표면 영역의 상기 다른 부분과 제3 영역 사이에 끼워진, 제2 영역의 표면 영역의 다른 부분으로 구성되고,
(B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제1 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제1 영역의 상기 부분 사이에 끼워진, 제2 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제2 영역의 표면 영역의 상기 일부로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제2 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제1 영역의 일부분으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제1 영역의 상기 일부분과 대향하여 형성되어 있고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 제4 영역은 제2 배선에 접속되고,
(H) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제2 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제12 양태에 관한 반도체 메모리 셀에서는, 제2 영역과 제3 영역으로 다이오드가 형성되고, 제2 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다수 캐리어 다이오드(다수 캐리어가 흐르는 쇼트키 다이오드나 헤테로 접합 다이오드)가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다. 여기에서, 이 다이오드 구성 영역은 기입 정보 설정선의 일부분과 공통인 구조(바꿔 말하면, 다이오드 구성 영역과 기입 정보 설정선의 일부분이 공통으로 형성된 구조)로 할 수도 있다.
또한, 본 발명의 제12 양태에 관한 반도체 메모리 셀에서, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다이오드가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 제4 배선에 접속되어 있는 구성으로 할 수도 있다.
또한, 본 발명의 제12 양태에 관한 반도체 메모리 셀에서는, 제5 영역은 제4 배선에 접속되는 대신에, 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있고, 또한 제5 영역은 제4 배선에 접속되는 대신에, 제1 영역에 접속되어 있는 구성으로 할 수 있다. 이들의 경우, 제2 영역과 제3 영역으로 다이오드가 형성되고, 제2 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다수 캐리어 다이오드가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제13 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 일단이 제5 영역으로 구성되어 있는 점이, 본 발명의 제12 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제13 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역의 포면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제1 영역의 표면 영역에 제2 영역과 이간되어 형성되고, 또한 정류 접합을 형성하여 접하는 제4 영역, 및
(e) 제2 영역의 표면 영역에 제3 영역과 이간되어 형성된, 제2 도전형을 가 지는 반도체성의 제5 영역
을 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 표면 영역의 일부로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제2 영역의 표면 영역의 상기 일부와 제4 영역 사이에 끼워진, 제1 영역의 표면 영역의 일부로 구성되고,
(A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역의 다른 부분으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 표면 영역의 상기 다른 부분과 제3 영역 사이에 끼워진, 제2 영역의 표면 영역의 다른 부분으로 구성되고,
(B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제1 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제1 영역의 상기 부분 사이에 끼워진, 제2 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제2 영역의 표면 영역의 상기 일부로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제2 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제5 영역으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제5 영역과 대향하여 형성되어 있고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 제4 영역은 제2 배선에 접속되고,
(H) 제5 영역은 제1 영역에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다.
본 발명의 제13 양태에 관한 반도체 메모리 셀에서는, 제2 영역과 제3 영역 으로 다이오드가 형성되고, 제2 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다수 캐리어 다이오드가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제14 양태에 관한 반도체 메모리 셀에서는, 제5 영역이 생략되어 있는 점, 및 제1 트랜지스터와 제2 트랜지스터로 게이트부가 공유되어 있는 점이, 본 발명의 제12 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제14 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제4 영역, 및
(e) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 중개하듯이 절연막을 통해 형성된, 제1 트랜지스터와 제2 트랜지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성 되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제3 영역, 및 상기 제3 영역과 대향하는 제2 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제3 영역과 제2 영역의 상기 부분 사이에 끼워진, 제1 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제2 영역의 일부분 또는 제2 영역의 연장부로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분 또는 제2 영역의 연장부와 대향하여 형성되어 있고,
(E) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 제4 영역은 제2 배선에 접속되고,
(H) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제14 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제15 양태에 관한 반도체 메모리 셀에서는, 전류 제어용의 접합형 트랜지스터가 형성되어 있는 위치가, 본 발명의 제12 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제15 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제1 영역의 표면 영역에 제2 영역과 이간되어 형성된, 제1 도전형을 가지는 반도체성의 제4 영역, 및
(e) 제4 영역의 표면 영역에 형성된, 정류 접합을 형성하여 접하는 제5 영역
을 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 표면 영역의 일부로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영 역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제2 영역의 표면 영역의 상기 일부와 제4 영역의 상기 표면 영역 사이에 끼워진, 제1 영역의 표면 영역의 일부로 구성되고,
(A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역의 다른 부분으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 표면 영역의 상기 다른 부분과 제3 영역 사이에 끼워진, 제2 영역의 표면 영역의 다른 부분으로 구성되고,
(B-4) 제2 트랜지스터의 게이트부는 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제1 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제1 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터 의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제1 영역의 일부분으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제1 영역의 상기 일부분과 대향하여 형성되어 있고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(H) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제2 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제15 양태에 관한 반도체 메모리 셀에서는, 제2 영역과 제3 영역 으로 다이오드가 형성되고, 제2 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다수 캐리어 다이오드가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
또한, 본 발명의 제15 양태에 관한 반도체 메모리 셀에서는, 제5 영역은 제4 배선에 접속되는 대신에, 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있고, 또한 제5 영역은 제4 배선에 접속되는 대신에, 제1 영역에 접속되어 있는 구성으로 할 수 있다. 이들의 경우, 제2 영역과 제3 영역으로 다이오드가 형성되고, 제2 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다수 캐리어 다이오드가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제16 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 일단이 제5 영역으로 구성되어 있는 점이, 본 발명의 제15 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제16 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제2 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제2 영역,
(c) 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제1 영역의 표면 영역에 제2 영역과 이간되어 형성된, 제1 도전형을 가지는 반도체성의 제4 영역, 및
(e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 제5 영역
을 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 표면 영역의 일부로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제2 영역의 표면 영역의 상기 일부와 제4 영역의 상기 표면 영역 사이에 끼워진, 제1 영역의 표면 영역의 일부로 구성되고,
(A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역의 다른 부분으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 표면 영역의 상기 다른 부분과 제3 영역 사이에 끼워진, 제2 영역의 표면 영역의 다른 부분으로 구성되고,
(B-4) 제2 트랜지스터의 게이트부는 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제1 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제1 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제5 영역으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제5 영역과 대향하여 형성되어 있고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(H) 제5 영역은 제1 영역에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제2 영역을 제5 배선에 접속하 고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제16 양태에 관한 반도체 메모리 셀에서는, 제2 영역과 제3 영역으로 다이오드가 형성되고, 제2 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제2 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제2 영역에 의해 다수 캐리어 다이오드가 구성되고, 제2 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제17 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터와 제2 트랜지스터로 게이트부가 공유되고 있는 점이, 본 발명의 제15 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제17 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용 량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제5 영역, 및
(f) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 중개하듯이 절연막을 통해 형성된, 제1 트랜지스터와 제2 트랜지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영 역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(E) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(H) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제17 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
또한, 제5 영역은 제4 배선에 접속되는 대신에, 기입 정보 설정선에 접속되어 있는 구성, 또는 제5 영역은 제4 배선에 접속되는 대신에, 제2 영역에 접속되어 있는 구성으로 할 수 있다. 이들의 경우, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제18 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 일단이 제5 영역으로 구성되어 있는 점이, 본 발명의 제17 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제18 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 제5 영역, 및
(f) 제1 영역과 제4 영역, 및 제2 영역과 제3 영역을 중개하듯이 절연막을 통해 형성된, 제1 트랜지스터와 제2 트랜지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제5 영역으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제5 영역과 대향하여 형성되어 있고,
(E) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(H) 제5 영역은 제2 영역에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제18 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제19 양태에 관한 반도체 메모리 셀에서는, 전류 제어용의 제3 트랜지스터가 형성되어 있는 점이, 본 발명의 제17 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제19 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제5 영역, 및
(f) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제2 영역과 제5 영역을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 제3 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(C-2) 제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제5 영역으로 구성되고,
(C-3) 제3 트랜지스터의 채널 형성 영역은 제4 영역의 상기 표면 영역으로 구성되고,
(D-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(D-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터의 채널 형성 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(D-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(E-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(E-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(F) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(G) 제3 영역은 기입 정보 설정선에 접속되고,
(H) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제4 배선에 접속하고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제19 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제20 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 일단이 제5 영역으로 구성되어 있는 점이, 본 발명의 제19 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제20 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 제5 영역,
(f) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제2 영역과 제5 영역을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터로 공유된 게이트부
를 가진다.
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 제3 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(C-2) 제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제5 영역으로 구성되고,
(C-3) 제3 트랜지스터의 채널 형성 영역은 제4 영역의 상기 표면 영역으로 구성되고,
(D-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(D-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터의 채널 형성 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(D-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(E-1) MIS형 다이오드의 일단은 제5 영역으로 구성되고,
(E-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제5 영역과 대향하여 형성되어 있고,
(F) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(G) 제3 영역은 기입 정보 설정선에 접속되고,
(H) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역 의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제4 배선에 접속하고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제20 양태에 관한 반도체 메모리 셀에서는, 제3 트랜지스터의 채널 형성 영역을 구성하는 제4 영역의 상기 표면 영역에, 제2 도전형의 고농도 불순물 함유층이 형성되어 있는 것이 바람직하다.
본 발명의 제20 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 그리고, 이 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 존재하는 경우에는, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 하는 것이 바람직하다.
상기 제2 목적을 달성하기 위한 본 발명의 제21 양태에 관한 반도체 메모리 셀에서는, 제2 접합형 트랜지스터가 형성되어 있는 점이, 본 발명의 제14 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제21 양태에 관한 반도체 메모 리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제5 영 역, 및
(f) 제1 영역과 제4 영역, 제2 영역과 제3 영역을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터와 제2 트랜지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 제1 접합형 트랜지스터의 게이트 영역은 제3 영역, 및 상기 제3 영역과 대향하는 제2 영역의 부분으로 구성되고,
(C-2) 제1 접합형 트랜지스터의 채널 영역은, 제3 영역과 제2 영역의 상기 부분 사이에 끼워진, 제1 영역의 일부로 구성되고,
(C-3) 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 형성 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(C-4) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 형성 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(D-1) 제2 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 제2 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(D-3) 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(D-4) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(E-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(E-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(F) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(G) 제3 영역은 기입 정보 설정선에 접속되고,
(H) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되고,
(J) 제5 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제21 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 또, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
또한, 본 발명의 제21 양태에 관한 반도체 메모리 셀에서는, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역에 해당되는 제5 영역을, 제4 배선에 접속하는 대신에, 제2 접합형 트랜지스터의 한쪽의 게이트 영역에 해당되는 제2 영역에 접속하는 구성으로 할 수도 있다. 또, 제2 접합형 트랜지스터의 다른 쪽의 게이트 영역 에 해당되는 제5 영역을, 제4 배선에 접속하는 대신에, 기입 정보 설정선에 접속하는 구성으로 할 수도 있다. 그리고, 이들의 경우, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 또, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제22 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 일단이 제5 영역으로 구성되어 있는 점이, 본 발명의 제21 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제22 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 제2 도전형을 가지는 반도체성의 제5 영역, 및
(f) 제1 영역과 제4 영역, 제2 영역과 제3 영역을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터와 제2 트랜지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 제1 접합형 트랜지스터의 게이트 영역은 제3 영역, 및 상기 제3 영역과 대향하는 제2 영역의 부분으로 구성되고,
(C-2) 제1 접합형 트랜지스터의 채널 영역은, 제3 영역과 제2 영역의 상기 부분 사이에 끼워진, 제1 영역의 일부로 구성되고,
(C-3) 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 형성 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(C-4) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 형성 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(D-1) 제2 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 제2 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(D-3) 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(D-4) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(E-1) MIS형 다이오드의 일단은 제5 영역으로 구성되고,
(E-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제5 영역과 대향하여 형성되어 있고,
(F) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(G) 제3 영역은 기입 정보 설정선에 접속되고,
(H) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(I) 제5 영역은 제2 영역에 접속되고,
(J) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제22 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역 으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 또, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제23 양태에 관한 반도체 메모리 셀에서는, 제3 트랜지스터가 형성되어 있는 점이, 본 발명의 제21 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제23 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용의 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터, 및
(5) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(6) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제5 영역, 및
(f) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제2 영역과 제5 영역을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜지스터로 공유된 게이트부
를 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 제3 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(C-2) 제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제5 영역으로 구성되고,
(C-3) 제3 트랜지스터의 채널 형성 영역은, 제4 영역의 상기 표면 영역으로 구성되고,
(D-1) 제1 접합형 트랜지스터의 게이트 영역은 제3 영역, 및 상기 제3 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 제1 접합형 트랜지스터의 채널 영역은, 제3 영역과 제2 영역의 상기 부분 사이에 끼워진, 제1 영역의 일부로 구성되고,
(D-3) 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(D-4) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(E-1) 제2 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(E-2) 제2 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(E-3) 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터의 채널 형성 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(E-4) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(F-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(F-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(G) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(H) 제3 영역은 기입 정보 설정선에 접속되고,
(I) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(J) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제4 배선에 접속하고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제23 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 또, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
상기 제2 목적을 달성하기 위한 본 발명의 제24 양태에 관한 반도체 메모리 셀에서는, MIS형 다이오드의 일단이 제5 영역으로 구성되어 있는 점이, 본 발명의 제23 양태에 관한 반도체 메모리 셀과 상위하다. 즉, 본 발명의 제24 양태에 관한 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용 량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용의 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터, 및
(5) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(6) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 제2 도전형을 가지는 반도체성의 제5 영역, 및
(f) 제1 영역과 제4 영역, 제2 영역과 제3 영역, 및 제2 영역과 제5 영역을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터와 제2 트랜지스터와 제3 트랜 지스터로 공유된 게이트부
를 가진다.
그리고,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역의 표면 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역의 상기 표면 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역으로 구성되고,
(C-1) 제3 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 상기 표면 영역으로 구성되고,
(C-2) 제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제5 영역으로 구성되고,
(C-3) 제3 트랜지스터의 채널 형성 영역은, 제4 영역의 상기 표면 영역으로 구성되고,
(D-1) 제1 접합형 트랜지스터의 게이트 영역은 제3 영역, 및 상기 제3 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 제1 접합형 트랜지스터의 채널 영역은, 제3 영역과 제2 영역의 상기 부분 사이에 끼워진, 제1 영역의 일부로 구성되고,
(D-3) 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
(D-4) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(E-1) 제2 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(E-2) 제2 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 일부로 구성되고,
(E-3) 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터의 채널 형성 영역을 구성하는 제4 영역의 상기 표면 영역으로 구성되고,
(E-4) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(F-1) MIS형 다이오드의 일단은 제5 영역으로 구성되고,
(F-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제 영역과 대향하여 형성되어 있고,
(G) 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(H) 제3 영역은 기입 정보 설정선에 접속되고,
(I) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(J) 제5 영역은 제2 영역에 접속되고,
(K) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되어 있는 것을 특징으로 한다. 그리고, 제1 영역을 제4 배선에 접속하고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제24 양태에 관한 반도체 메모리 셀에서는, 제3 트랜지스터의 채널 형성 영역을 구성하는 제4 영역의 상기 표면 영역에, 제2 도전형의 고농도 불순물 함유층이 형성되어 있는 것이 바람직하다.
본 발명의 제24 양태에 관한 반도체 메모리 셀에서는, 제1 영역과 제3 영역으로 다이오드가 형성되고, 제1 영역은 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다. 또, 제1 영역의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역을 추가로 가지고, 상기 다이오드 구성 영 역과 제1 영역에 의해 다수 캐리어 다이오드가 구성되고, 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 구성으로 할 수 있다.
본 발명의 제12 양태~제24 양태, 후술하는 본 발명의 제25 양태~제29 양태에 관한 반도체 메모리 셀에서, MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막의 특성 열화를 방지하기 위해, 고저항 소자를 통해 소정 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되어 있는 것이 바람직하다. 그리고, MIS형 다이오드의 타단을 구성하는 전극과 고저항 소자와는 일체로 형성되고, 또한 실리콘 박막(예를 들면 폴리실리콘 박막)으로 이루어지는 것이, 배선 구조의 간소화의 관점에서 바람직하다. 또한, 실리콘 박막에는, 제1 도전형의 불순물이 함유되어 있는 것이 바람직하다.
또, 본 발명의 제12 양태~제24 양태, 후술하는 본 발명의 제25 양태~제29 양태에 관한 반도체 메모리 셀에서는, 와이드 갭 박막은 MIS형 다이오드의 일단을 구성하는 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것이 바람직하다. 그리고, 이 경우, 반도체 메모리 셀에는 제1 정보 또는 제2 정보의 2치 정보가 기억되고, 반도체 메모리 셀에 기억될 제1 정보는, 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고, 반도체 메모리 셀에 기억될 제2 정보는, 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고, ① 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, MIS형 다이오드의 일단의 도전형에 의존하 여 MIS형 다이오드의 일단을 구성하는 영역(또는, 영역의 일부분)에는 정공 또는 전자가 축적되어, 제1 트랜지스터의 채널 형성 영역의 전위가 대략 제1 전위로 유지되고, ② 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 구성으로 하는 것이 바람직하다.
본 발명의 제12 양태~제24 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터의 채널 형성 영역을 구성하는 영역 아래에, 제1 도전형의 제1 고농도 불순물 함유층이 형성되어 있는 것이,제1 트랜지스터의 채널 형성 영역에 축적되는 전위 또는 전하의 증가를 도모할 수 있는 면에서 바람직하다. 또, 본 발명의 제12 양태~제24 양태에 관한 반도체 메모리 셀에서는, 각 영역의 배치에도 의존하지만, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 영역의 아래에, 제1 트랜지스터의 한쪽의 소스/드레인 영역과 접속된 배선으로 기능하는 제1 도전형의 제2 고농도 불순물 함유층을 형성하면, 배선 구조의 간소화를 도모할 수 있다.
그리고, 본 발명의 제12 양태~제24 양태에 관한 반도체 메모리 셀에서는, 반도체 또는 도전성의 영역은, 실리사이드나 금속, 금속 화합물로 구성되어 있어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 또한, 다수 캐리어 다이오드를 구성하는 다이오드 구성 영역을 형성하는 경우에는, 이 다이오드 구성 영역은 반도체로 구성되어 있어도 되고, 또는 실리사이드나 금속, 금속 화합물로 구성되어 있어도 된다. 또한, 후자의 경우, 다이오드 구성 영역이 그 표면 영역에 형성되는 영 역을 반도체로 구성하는 것이 바람직하다. 제3 영역이 기입 정보 설정선에 접속된 구조에는, 제3 영역이 기입 정보 설정선의 일부분과 공통인 구조(바꿔 말하면, 제3 영역과 기입 정보 설정선의 일부분이 공통으로 형성된 구조)도 포함된다. 또, 제4 영역이 제2 배선에 접속된 구조에는, 제4 영역이 제2 배선의 일부분과 공통인 구조(바꿔 말하면, 제4 영역과 제2 배선의 일부분과 공통으로 형성된 구조)도 포함된다.
상기 제2 목적을 달성하기 위한 본 발명의 제25 양태에 관한 반도체 메모리 셀에서는, 도 179 (A)에 원리도를 나타낸 바와 같이,
제1 및 제2의 대향하는 2개의 주면을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형 을 가지는 반도체성의 제1 영역,
(b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
(e) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제5 영역,
(f) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역을 중개하듯이 형성된 제1 트랜지스터의 게이트부, 및
(g) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역을 중개하듯이 형성된 제2 트랜지스터의 게이트부
를 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제3 영역과 제2 영역의 제2 주면을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제3 영역으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제3 영역 사이에 끼워진, 제1 영역의 부분으로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 부분으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 제3 영역은 기입 정보 설정선에 접속되고,
(G) 제4 영역은 제2 배선에 접속되고,
(H) MIS형 다이오드의 타단을 구성하는 전극은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역은 제4 배선에 접속되고,
(J) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제1 영역의 부분은, 제5 배선에 접속되어 있는 것을 특징으로 한다.
그리고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 179 (B)에 원리도를 나타낸 바와 같이, 제5 영역을 제4 배선에 접속하는 대신에, 기입 정보 설정선 또는 제3 영역에 접속하는 구조로 할 수도 있다. 이에 따라, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
그리고, 본 발명의 제25 양태에 관한 반도체 메모리 셀에서는, 제3 영역이 기입 정보 설정선에 접속된 구조에서는, 제3 영역이 기입 정보 설정선의 일부분과 공통인 구조도 포함된다. 제4 영역이 제2 배선에 접속된 구조에는, 제4 영역이 제2 배선의 일부분과 공통인 구조도 포함된다. 또한, 제5 영역이 제4 배선에 접속된 구조에는, 제5 영역이 제4 배선의 일부분과 공통인 구조도 포함된다. 또한, 제5 영역이 기입 정보 설정선에 접속된 구조에는, 제5 영역이 기입 정보 설정선의 일부분과 공통인 구조도 포함된다.
상기 목적을 달성하기 위한 본 발명의 제26 양태에 관한 반도체 메모리 셀은 도 108에 원리도를 나타낸 바와 같이,
제1 및 제2의 대향하는 2개의 주면을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(4) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형 을 가지는 반도체성의 제1 영역,
(b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 또한 제4 영역과 정류 접합을 형성하여 접하는 제5 영역,
(f) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역을 중개하듯이 형성된 제1 트랜지스터의 게이트부, 및
(g) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역을 중개하듯이 형성된 제2 트랜지스터의 게이트부
를 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제3 영역과 제2 영역의 제2 주면을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(C-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(C-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 부분으로 구성되고,
(C-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분으로 구성되고,
(C-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(D-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(D-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(E) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(F) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(G) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되고,
(H) 제3 영역은 기입 정보 설정선에 접속되고,
(I) 제5 영역은 제4 배선에 접속되고,
(J) 제1 영역은 제5 배선에 접속되어 있는 것을 특징으로 한다.
그리고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 112에 원리도를 나타낸 바와 같이, 제5 영역을 제4 배선에 접속하는 대신에, 제2 영역에 접속하는 구조로 할 수도 있다. 이에 따라, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
그리고, 본 발명의 제26 양태에 관한 반도체 메모리 셀에서는, 제3 영역이 기입 정보 설정선에 접속된 구조에는, 제3 영역이 기입 정보 설정선의 일부분과 공 통인 구조도 포함된다. 또, 제5 영역이 제4 배선에 접속된 구조에는, 제5 영역이 제4 배선의 일부분과 공통인 구조도 포함된다.
상기 목적을 달성하기 위한 본 발명의 제27 양태에 관한 반도체 메모리 셀은 도 191에 원리도를 나타낸 바와 같이, 본 발명의 제26 양태에 관한 반도체 메모리 셀의 구조에 대하여 제6 영역이 추가로 형성되고, 전류 제어용의 제2 접합형 트랜지스터가 부가되어 있다.
즉, 본 발명의 제27 양태에 관한 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
(e) 제1 영역의 제1 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제5 영역,
(f) 제4 영역의 표면 영역에 형성되고, 또한 제4 영역과 정류 접합을 형성하여 접하는 제6 영역,
(g) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역을 중개하듯이 형성된 제1 트랜지스터의 게이트부, 및
(h) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역을 중개하듯이 형성된 제2 트랜지스터의 게이트부
를 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성 되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제3 영역과 제2 영역의 제2 주면을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(C-1) 제1 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제3 영역으로 구성되고,
(C-2) 제1 접합형 트랜지스터의 채널 영역은, 제5 영역과 제3 영역 사이에 끼워진, 제1 영역의 부분으로 구성되고,
(C-3) 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 부분으로 구성되고,
(C-4) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(D-1) 제2 접합형 트랜지스터의 게이트 영역은, 제6 영역, 및 상기 제6 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 제2 접합형 트랜지스터의 채널 영역은, 제6 영역과 제2 영역의 부분 사이에 끼워진, 제4 영역의 부분으로 구성되고,
(D-3) 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분으로 구성되고,
(D-4) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(E-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(E-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(F) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(G) 제3 영역은 기입 정보 설정선에 접속되고,
(H) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배 선에 접속되고,
(J) 제5 영역 및 제6 영역은 제4 배선에 접속되고,
(K) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제1 영역의 부분은, 제5 배선에 접속되어 있는 것을 특징으로 한다.
그리고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제27 양태에 관한 반도체 메모리 셀에서는, 제5 영역을 제4 배선에 접속하는 대신에, 제3 영역(기입 정보 설정선)에 접속하는 구조로 할 수 있다. 또, 제6 영역을 제4 배선에 접속하는 대신에, 제2 영역에 접속하는 구조로 할 수도 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
그리고, 본 발명의 제27 양태에 관한 반도체 메모리 셀에서는, 제3 영역이 기입 정보 설정선에 접속된 구조에는, 제3 영역이 기입 정보 설정선의 일부분과 공통인 구조도 포함된다. 또, 제5 영역 및 제6 영역이 제4 배선에 접속된 구조에는, 제5 영역 및 제6 영역이 제4 배선의 일부분과 공통인 구조도 포함된다. 또한, 제5 영역이 기입 정보 설정선에 접속된 구조에는, 제5 영역이 기입 정보 설정선의 일부분과 공통인 구조도 포함된다.
상기 목적을 달성하기 위한 본 발명의 제28 양태에 관한 반도체 메모리 셀 은, 도 138에 원리도를 나타낸 바와 같이, 본 발명의 제26 양태에 관한 반도체 메모리 셀의 구조와 유사한 구조에서, 제2 도전형을 가지는 전류 제어용의 제3 트랜지스터가 부가되어 있다.
즉, 본 발명의 제28 양태에 관한 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용의 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
(e) 제4 영역의 표면 영역에 형성되고, 또한 제4 영역과 정류 접합을 형성하여 접하는 제5 영역,
(f) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역, 및 제2 영역과 제5 영역을 중개하듯이 형성된 제1 트랜지스터와 제3 트랜지스터에서 공통의 게이트부, 및
(g) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역을 중개하듯이 형성된 제2 트랜지스터의 게이트부
를 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제3 영역과 제2 영역의 제2 주면을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(C-1) 제3 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역으로 구성되고,
(C-2) 제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제5 영역으로 구성되고,
(C-3) 제3 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역으로 구성되고,
(D-1) 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제2 영역의 부분으로 구성되고,
(D-2) 접합형 트랜지스터의 채널 영역은, 제5 영역과 제2 영역의 상기 부분 사이에 끼워진, 제4 영역의 부분으로 구성되고,
(D-3) 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드 레인 영역을 구성하는 제4 영역의 부분으로 구성되고,
(D-4) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(E-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(E-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(F) 제1 트랜지스터와 제2 트랜지스터에서 공통의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(G) 제3 영역은 기입 정보 설정선에 접속되고,
(H) 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되고,
(J) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다.
그리고, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제28 양태에 관한 반도체 메모리 셀에서는, 제3 영역이 기입 정보 설정선에 접속된 구조에는, 제3 영역이 기입 정보 설정선의 일부분과 공통인 구조 를 포함한다.
상기 목적을 달성하기 위한 본 발명의 제29 양태에 관한 반도체 메모리 셀은, 도 202에 원리도를 나타낸 바와 같이, 본 발명의 제27 양태에 관한 반도체 메모리 셀의 구조와 본 발명의 제28 양태에 관한 반도체 메모리 셀의 구조를 조합한 구조를 가진다. 즉, 본 발명의 제26 양태에 관한 반도체 메모리 셀 구조에, 제6 영역이 추가로 형성되고, 제1 도전형을 가지는 전류 제어용의 제2 접합형 트랜지스터가 부가되고, 또한 제2 도전형을 가지는 전류 제어용의 제3 트랜지스터가 부가되어 있다.
즉, 본 발명의 제29 양태에 관한 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터,
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 전류 제어용의 제3 트랜지스터,
(4) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터,
(5) 소스/드레인 영역, 채널 영역 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터, 및
(5) 정보 유지용의 MIS형 다이오드
로 이루어지고,
(a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형을 가지는 반도체성의 제1 영역,
(b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
(c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
(d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
(e) 제1 영역의 제1 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제5 영역,
(f) 제4 영역의 표면 영역에 형성되고, 또한 제4 영역과 정류 접합을 형성하여 접하는 제6 영역,
(g) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역, 및 제2 영역과 제5 영역을 중개하듯이 형성된 제1 트랜지스터와 제3 트랜지스터에서 공통의 게이트부, 및
(h) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역을 중개하듯이 형성된 제2 트랜지스터의 게이트부
를 가지는 반도체 메모리 셀로서,
(A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
(A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
(B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
(B-3) 제2 트랜지스터의 채널 형성 영역은, 제3 영역과 제2 영역의 제2 주면을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
(C-1) 제3 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역으로 구성되고,
(C-2) 제3 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제6 영역으로 구성 되고,
(C-3) 제3 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 다른 쪽의 소스/드레인 영역으로 구성되고,
(D-1) 제1 접합형 트랜지스터의 게이트 영역은 제5 영역, 및 상기 제5 영역과 대향하는 제3 영역으로 구성되고,
(D-2) 제1 접합형 트랜지스터의 채널 영역은, 제5 영역과 제3 영역 사이에 끼워진, 제1 영역의 부분으로 구성되고,
(D-3) 제1 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 한쪽의 소스/드레인 영역 및 제2 트랜지스터의 채널 형성 영역을 구성하는 제1 영역의 부분으로 구성되고,
(D-4) 제1 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제1 영역의 부분으로 구성되고,
(E-1) 제2 접합형 트랜지스터의 게이트 영역은 제6 영역, 및 상기 제6 영역과 대향하는 제2 영역의 부분으로 구성되고,
(E-2) 제2 접합형 트랜지스터의 채널 영역은, 제6 영역과 제2 영역의 부분 사이에 끼워진, 제4 영역의 부분으로 구성되고,
(E-3) 제2 접합형 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 일단으로부터 연장되고, 또한 제1 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분으로 구성되고,
(E-4) 제2 접합형 트랜지스터의 타단의 소스/드레인 영역은, 제2 접합형 트랜지스터의 채널 영역의 타단으로부터 연장되는 제4 영역의 부분으로 구성되고,
(F-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
(F-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해, MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
(G) 제1 트랜지스터와 제3 트랜지스터에서 공통의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
(H) 제3 영역은 기입 정보 설정선에 접속되고,
(I) 제2 접합형 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역의 부분은 제2 배선에 접속되고,
(J) MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되고,
(K) 제5 영역은 제4 배선에 접속되어 있는 것을 특징으로 한다.
그리고, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
본 발명의 제29 양태에서는, 원리도를 도 205에 나타낸 바와 같이, 제5 영역을 제4 배선에 접속하는 대신에, 제3 영역에 접속하는 구조로 할 수도 있다. 이 경우에도, 제1 영역을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선 에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
그리고, 본 발명의 제29 양태에 관한 반도체 메모리 셀에서는, 제3 영역이 기입 정보 설정선에 접속된 구조에는, 제3 영역이 기입 정보 설정선의 일부분과 공통인 구조도 포함된다. 또, 제5 영역이 제4 배선에 접속된 구조에는, 제5 영역이 제4 배선의 일부분과 공통인 구조도 포함된다. 또한, 제5 영역이 기입 정보 설정선에 접속된 구조에는, 제5 영역이 기입 정보 설정선의 일부분과 공통인 구조도 포함된다.
본 발명의 제25 양태에 관한 반도체 메모리 셀에서는, 제3 영역, 제4 영역 및 제5 영역은 실리사이드나 금속, 금속 화합물로 구성되어 있어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 본 발명의 제26 양태 및 제28 양태에 관한 반도체 메모리 셀에서는, 제4 영역은 반도체로 구성되는 것이 바람직하고, 한편, 제3 영역 및 제5 영역은 실리사이드나 금속, 금속 화합물로 구성되어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 본 발명의 제27 양태 및 제29 양태에 관한 반도체 메모리 셀에서는, 제4 영역은 반도체로부터 구성되는 것이 바람직하고, 한편, 제3 영역, 제5 영역 및 제6 영역은 실리사이드나 금속, 금속 화합물로 구성되어 있어도 되지만, 반도체로 구성되어 있는 것이 바람직하다. 그리고, 도전성의 영역을 실리사이드나 금속, 금속 화합물로 구성하는 경우로서, 나아가 도전성의 영역이 배선과 접속되어 있는 구조의 경우에는, 도전성의 영역을 배선과 공통의 재료(예를 들면, 배리어층, 글루 레이어로서 사용되는 티탄 실리사이드나 TiN 등의 재료)로 구성할 수도 있다. 즉, 도전성의 영역을 배선의 일부분과 공통으로 하는 구조로 하는 것도 가능하다.
본 발명의 반도체 메모리 셀에서, 제1 트랜지스터의 터널 형성 영역의 전위가 「대략 제1 전위」로 유지되는 것은, 엄밀하게는 제1 전위와 동일한 전위로 유지되지 않는 경우가 있는 것을 의미한다. 즉, 제1 트랜지스터의 채널 형성 영역 또는 제3 트랜지스터의 다른 쪽의 소스/드레인 영역에 정공 또는 전자가 축적되는 결과, 제1 트랜지스터의 채널 형성 영역에 유지되는 전위는, 제1 전위의 절대치보다 0.1~0.2 볼트 높은 전위로 되는 경우가 있다. 제2 전위는 MIS형 다이오드의 전위 강하(고저항 소자가 접속되는 경우에는, 또한 이 고저항 소자의 전위 강하분을 포함함)만큼, 상기 소정 전위보다 절대치에서 작아진다.
와이드 갭 박막은 MIS형 다이오드를 구성하는 제1 트랜지스터의 채널 형성 영역의 연장부 또는 제3 트랜지스터의 다른 쪽의 소스/드레인 영역을 형성하는 반도체성 영역의 가전자대(價電子帶)(valence band) 상단, 전도대 하단에 대하여 에너지 배리어를 가지는 재료로 구성되어 있다. 즉, 와이드 갭 박막은 이러한 반도체성 영역의 에너지 갭과 비교하여 와이드 갭을 가지는 재료로 구성되어 있다. 이 요건을 만족시키는 한, 와이드 갭 박막은 반드시 절연성의 박막일 필요는 없어, 이러한 반도체성의 영역이 실리콘(Si)으로 구성되어 있는 경우에는, 2.2eV 이상의 에너지 갭을 가지는 반도체 재료로 구성할 수도 있다. 즉, 제1 트랜지스터의 채널 형성 영역의 연장부 또는 제3 트랜지스터의 다른 쪽의 소스/드레인 영역을 구성하는 반도체성 영역(이 경우, Si)의 에너지 갭의 약 2배 이상의 와이드 갭 재료이면 된다. 와이드 갭 박막은 다층 구성이라도 되고, 두께 방향으로 조성이 변화되어 있어도 된다. 와이드 갭 박막으로서, 두께 5nm 이하의 SiO2막 또는 SiON막, 두께 9nm 이하의 SiN막을 들 수 있다.
본 발명의 반도체 메모리 셀에서의 접합형 트랜지스터(JFET), 제1 접합형 트랜지스터, 제2 접합형 트랜지스터는,
① 이들의 접합형 트랜지스터의 각각이 대향하는 게이트 영역 간의 거리(채널 영역의 두께)를 최적화하고, 또한
② 이들의 접합형 트랜지스터의 각각이 대향하는 각각의 게이트 영역에서의 불순물 농도와, 접합형 트랜지스터의 채널 영역에서의 불순물 농도를 최적화
함으로써 형성할 수 있다. 그리고, 게이트 영역 간의 거리(채널 영역의 두께), 및 게이트 영역 및 채널 영역에서의 불순물 농도의 최적화를 도모하지 않는 경우, 공핍층(空乏層)이 확대되지 않아, 접합형 트랜지스터의 온/오프 동작을 얻을 수 없다. 이들의 최적화는 컴퓨터 시뮬레이션이나 실험에 의해 행할 필요가 있다.
본 발명의 제1 양태~제3 양태, 제5 양태~제24 양태에 관한 반도체 메모리 셀을, 반도체 기판 표면 영역, 반도체 기판 상에 형성된 층간 절연층 상, 반도체 기판에 형성된 웰 구조 내, 또는 절연체나 층간 절연층 상에 형성할 수 있지만, α선 입자나 중성자에 의해 유기(誘起)되는 소프트 에러의 발생을 방지하는 관점에서, 반도체 메모리 셀은 웰 구조 내에 형성되고, 또는 절연체나 층간 절연층 상에 형성되고, 또는 이른바 SOI 구조나 TFT 구조를 가지는 것이 바람직하다. 그리고, 절연 체나 절연층은 반도체 기판 상뿐만 아니라, 유리 기판이나 석영 기판 상에 형성되어 있어도 된다. 한편, 제1 양태(구성에 의존함), 제4 양태, 제25 양태~제29 양태에 관한 반도체 메모리 셀은, 이른바 SOI 구조를 가지는 것이 필요하게 된다.
채널 형성 영역이나 채널 영역은, 종래의 방법에 따라, 실리콘, 실리콘 게르마늄(Si-Ge) 또느 GaAs 등으로 형성할 수 있다. 제1 트랜지스터 또는 제2 트랜지스터, 제3 트랜지스터의 게이트부는, 종래의 방법에 의해, 금속, 불순물이 첨가 또는 도프된 실리콘, 비결정성 실리콘, 폴리실리콘, 실리사이드, 폴리사이드, 고농도 불순물을 첨가한 GaAs 등으로 형성할 수 있다. 제1 트랜지스터나 제2 트랜지스터, 제3 트랜지스터를 피복하는 층간 절연층은, 종래의 방법에 의해, SiO2, Si3N4, Al2O3, GaAlAs 등으로 형성할 수 있다. 각 영역은 요구되는 특성이나 구조에 따라, 종래의 방법에 의해, 그 구성에 의존하고, 제1 도전형 또는 제2 도전형의 불순물이 첨가 또는 도프된 실리콘, 비결정성 실리콘 또는 폴리실리콘, 실리사이드, 실리사이드층과 반도체층의 2층 구조, 실리콘 게르마늄(Si-Ge), 고농도로 불순물이 첨가된 GaAs 등으로 형성할 수 있다. 반도체층은 실리콘, 실리콘 게르마늄(Si-Ge) 또는 GaAs로 구성할 수 있다.
본 발명의 반도체 메모리 셀에서는, 제1 트랜지스터 및 제2 트랜지스터의 각각의 게이트부는, 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되어 있다. 따라서, 메모리 셀 선택용의 제1 배선은 1개로 괜찮아, 칩 면적을 작게 할 수 있다. 또한, 본 발명의 반도체 메모리 셀에서, 독출용의 제1 트랜지스터와 스위치 용의 제2 트랜지스터를 1개로 융합하면, 작은 셀 면적과 리크 전류의 저감을 도모할 수 있다.
본 발명의 제4 양태 또는 제25 양태~제29 양태에 관한 반도체 메모리 셀에서는, 제1 트랜지스터 및 제2 트랜지스터의 각각의 게이트부가 반도체층을 통해 대향하고 있으므로, 칩 면적을 작게 할 수 있다.
본 발명의 반도체 메모리 셀에서는, 제2 트랜지스터의 한쪽의 소스/드레인 영역(제1 영역 또는 제2 영역)은, 제1 트랜지스터의 채널 형성 영역에 상당하고 있다. 제2 트랜지스터의 다른 쪽의 소스/드레인 영역(제3 영역)이 기입 정보 설정선에 접속되어 있다. 그리고, 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)의 전위를 적절히 선택함으로써, 제1 트랜지스터 및 제2 트랜지스터의 온 오프 상태를 제어할 수 있다. 즉, 정보의 기입 시, 메모리 선택용 제1 배선의 전위를 제2 트랜지스터가 충분히 온이 되는 전위에 설정하면, 제2 트랜지스터는 도통되고, 기입 정보 설정선의 전위에 의존하여 제2 트랜지스터에서의 제1 영역과 제2 영역과의 사이에 형성된 커패시터에 전하가 충전된다. 그 결과, 정보는 제1 트랜지스터의 채널 형성 영역(제1 영역 또는 제2 영역)에, 제2 영역 또는 제1 영역과의 전위차 또는 전하의 형태로 축적된다. 정보의 독출 시, 제1 트랜지스터에서는, 채널 형성 영역에 축적된 전위 또는 전하(정보)는, 채널 형성 영역(제1 영역 또는 제2 영역)과 다른 쪽의 소스/드레인 영역(제4 영역)과의 사이의 전위차 또는 전하로 변환되고, 그 전하(정보)에 의존하여, 제1 트랜지스터의 게이트부에서 본 제1 트랜지스터의 임계값이 변화된다. 따라서, 정보의 독출 시, 적절히 선정된 전위를 제1 트랜지스터의 게이트부에 인가함으로써, 제1 트랜지스터의 온 오프 동작을 제어할 수 있다. 이 제1 트랜지스터의 동작 상태를 검출함으로써, 정보의 독출을 행할 수 있다.
나아가, 본 발명의 반도체 메모리 셀에서는, MIS형 다이오드가 형성되어 있다. MIS형 다이오드의 일단이 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되어 있는 경우를 예를 들어, 다음에 설명하면, 이 MIS형 다이오드의 양단에, MIS형 다이오드의 타단을 구성하는 전극과 일단을 구성하는 제1 트랜지스터의 채널 형성 영역의 연장부(반도체성의 영역임) 표면의 밴드단(端)과의 전위차가, 이러한 반도체성의 영역을 구성하는 재료의 밴드 갭 이상으로 되는 적당한 바이어스가 가해지면, 전극으로부터 터널 천이되어 제1 트랜지스터의 채널 형성 영역의 연장부 표면에 주입된 캐리어에 의해 캐리어 증배가 일어나 고전류 상태로 된다. 예를 들면, 문헌, Y. Hayashi, Switching phenomena in thin-insulator metal-insulator-semiconductor diodes, Appl. Physl lettl 37(4), 15, August 1980을 참조함. 바꿔 말하면, 제1 트랜지스터의 채널 형성 영역(제1 영역 또는 제2 영역)의 전위 또는 전하(정보)에 의존하여, MIS형 다이오드의 타단으로부터 일단으로 고(高)에너지 캐리어가 주입되어 캐리어 증배가 발생한다. 그리고, 제1 트랜지스터의 채널 형성 영역(제1 영역 또는 제2 영역)에 비축된 정보 전위(전하)인 제1 전위는, 이 캐리어 증배에 따라 채널 형성 영역에 동일 도전형(동일 극성)의 캐리어가 공급되는 결과, 소정 전위에 근접하지 않고, 제1 트랜지스터의 채널 형성 영역(제1 영역 또는 제2 영역)의 원래의 정보 전위인 제1 전위에 가까운 전위에 정지한다. 제1 트랜지스터의 채널 형성 영역의 연장부의 정보 전위(제2 전위)가 MIS형 다이오드 전극의 전위 에 가까운 전위인 경우, 제1 트랜지스터의 채널 형성 영역의 연장부의 다수 캐리어는 터널 천이에 의해 전극으로 천이되고, 제1 트랜지스터의 채널 형성 영역의 연장부의 전위는 전극의 전위에 근접하여, 제2 전위로 유지된다. 이렇게 하여, 본 발명의 반도체 메모리 셀에서는, DRAM의 경우와 같은 이른바 리프레시 동작이 필요하게 되지 않는다.
또한, 본 발명의 제5 양태~제29 양태에 관한 반도체 메모리 셀에서는, 제1 도전형의 제1 트랜지스터 및 제2 도전형의 제2 트랜지스터에 더하여, 접합형 트랜지스터가 구비되어 있다. 이 접합형 트랜지스터는, 정보의 독출 시, 온/오프 동작의 제어가 이루어지므로, 제1 트랜지스터의 소스/드레인 영역 간을 흐르는 전류의 마진을 매우 크게 취하는 결과, 예를 들면, 제2 배선에 접속할 수 있는 반도체 메모리 셀의 수에 제한을 받기 어렵게 된다. 또, 전류 제어용의 제3 트랜지스터를 형성하면, 정보의 독출 시, 온/오프 동작의 제어가 이루어지므로, 제1 트랜지스터의 소스/드레인 영역 간을 흐르는 전류의 마진을 한층 확실하고 매우 크게 취할 수 있는 결과, 예를 들면, 제2 배선에 접속할 수 있는 반도체 메모리 셀의 수에 한층 제한 받기 어렵다.
또, 본 발명의 반도체 메모리 셀에서, 다이오드를 형성하면, 제1 트랜지스터의 한쪽의 소스/드레인 영역에 접속될 배선을 형성할 필요가 없어진다. 제3 영역이 제2 영역 또는 제1 영역과는 역(逆)의 도전형을 가지는 반도체성의 영역으로 구성되어 있는 경우, 다이오드는 pn 접합 다이오드이며, 이러한 pn 접합 다이오드는 pn 접합 다이오드를 구성하는 영역의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 그런데, pn 접합 다이오드를 형성하는 각 영역에서의 전위 설정, 또는 각 영역의 불순물 농도 관계의 설계가 부적절하면, 이 pn 접합 다이오드로부터의 주입 캐리어가 반도체 메모리 셀을 래치 업 시킬 가능성이 있다. 즉, 정보의 기입 시, 기입 정보 설정선에 인가되는 전압이 제3 영역과 제1 영역이나 제2 영역의 접합부에서, 큰 순(順)방향 전류가 흐르지 않을 정도의 소전압(pn 접합의 경우, 0.4 볼트 이하)이 아니면, 래치 업의 위험성이 있다. 래치 업을 제거하는 하나의 방법으로서, 앞서 설명한 바와 같이, 제1 영역이나 제2 영역의 표면 영역에 다이오드 구성 영역을 형성하고, 다이오드 구성 영역을 실리사이드나 금속, 금속 화합물로 구성하고, 다이오드 구성 영역과 제1 영역이나 제2 영역과의 접합을 쇼트키 접합과 같이 다수 캐리어가 주로 순방향 전류를 구성하는 접합으로 하는 방법을 들 수 있다. 즉, 다이오드 구성 영역을, 실리사이드층 또는 Mo나 Al 등으로 이루어지는 금속층이나 금속 화합물로 구성하고, 다수 캐리어로 도통하는 쇼트키 접합형의 다수 캐리어 다이오드를 형성하면 된다. 그리고, 다이오드 구성 영역은 기입 정보 설정선과 공통의 재료(예를 들면, 배리어층, 글루 레이어로서 사용되는 티탄 실리사이드나 TiN 등의 재료)로 구성할 수도 있다. 즉, 다이오드 구성 영역을 제1 영역이나 제2 영역의 표면에 형성하고, 이 다이오드 구성 영역을 기입 정보 설정선의 일부분과 공통으로 하는 구조(바꿔 말하면, 다이오드 구성 영역과 기입 정보 설정선의 일부분이 공통으로 형성되는 구조)로 하는 것도 가능하다. 이 경우, 배선 재료와 실리콘 반도체 기판의 실리콘이 반응하여 형성된 화합물로 다이오드 구성 영역이 구성된 상태도, 다이오드 구성 영역이 기입 정보 설정선의 일부분과 공통인 구조에 포 함된다. 또한, 다이오드 구성 영역을 ISO형 헤테로 접합을 형성하는 재료로 구성하는 것이 바람직하다. 여기에서, ISO형 헤테로 접합이란, 동일 도전형을 가지고, 나아가 이종(異種)인 2 종류의 반도체성 영역 간에 형성되는 헤테로 접합을 의미한다. ISO형 헤테로 접합의 상세는, 예를 들면, S. M. Sze 저, "Physics of Semiconductor Devices", 제2판, 122 페이지(John Wiley and Sons 출판)에 기재되어 있다. ISO형 헤테로 접합은 다이오드 구성 영역이 제1 영역이나 제2 영역을 구성하는 재료와는 상이하고, 나아가, 제1 영역이나 제2 영역과 동일 도전형을 가지는 반도체 재료로 구성됨으로써 형성할 수 있다.
다음에, 도면을 참조하여, 발명의 실시 형태(이하, 실시 형태라고 약칭함)에 따라 본 발명을 설명한다. 그리고, 다음의 설명에서의 반도체 메모리 셀의 개략적인 일부 단면도는, 특히 예고가 없는 한, 게이트부가 연장되는 방향과 직각의 수직면에서 반도체 메모리 셀을 절단했을 때의 도면이다.
(실시 형태 1)
실시 형태 1의 반도체 메모리 셀은, 본 발명의 제1 양태 및 제2 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 1의 반도체 메모리 셀의 원리도를 도 1에 나타내고, 개략적인 일부 단면도를 도 7 (A)에 나타내고, 각 영역의 배치를 도 7 (B)에 개략적으로 나타냈다. 그리고, 도면 중, 기호 「SCS」는 반도체 기판을 의미하고, 기호 「n-SCS」는 n형 반도체 기판을 의미하고, 기호 「p-SCS」는 p형 반도체 기판을 의미하고, 기호 「SPS」는 지지 기판을 의미하고, 기호 「IL」, 「IL1 」, 「IL2」는 층간 절연층을 의미하고, 기호 「IL0」은 절연 재료층을 의미하고, 기호 「IR」은 소자 분리 영역을 의미한다.
이 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간(離間)하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출(讀出)용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2), 및
(3) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다. 실시 형태 1에서는, 제1 트랜지스터(TR1)와 제2 트랜지스터 (TR2)는, 하나의 융합된 트랜지스터로 구성되어 있다. 즉, 실시 형태 1에서의 반도체 메모리 셀이 차지하는 면적은, 대강 2개의 트랜지스터가 차지하는 면적보다 좁다.
그리고, 실시 형태 1의 반도체 메모리 셀은,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제2 영역(SC2)과는 이간된 제1 영역의 표면 영역(SC1)에 형성되고, 또한 정류(整流) 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3), 및
(d) 제1 영역(SC1)과는 이간된 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제1 도전형(예를 들면, n++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제4 영역(SC4)
를 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)과 제3 영역(SC3) 사이에 끼워진, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되고,
(A-4) 게이트부(G1)는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 상방에 절연막을 통해 형성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)을 구성하는 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(B-4) 게이트부(G2)는, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)의 상방에 절연막을 통해 형성되어 있다.
그리고, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)와는, 제1 영역(SC1)과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 절연막을 통해 형성되어 있고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유되어 있다. 이러한 게이트부를 부호 「G」로 나타냈다.
또한, MIS형 다이오드(DT)에 관해서는,
(C-1) 그 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부인 제2 영역(SC2)의 일부분(SC2A)으로 구성되고,
(C-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해 MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분(SC2A)과 대향하여 형성되어 있고, 도전 재료로 구성되어 있다. 와이드 갭 박막(WG)은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL)) 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하여 SiN막으로 구성할 수 있다. 그리고, 다음의 각 실시 형태에서도, 와이드 갭 박막(WG)의 구성은, 동일하게 할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~ 1012Ω정도의 고저항 소자(R)를 통해 제3 배선에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다. 그리고, 다음의 각 실시 형태에서도, 전극(EL)과 고저항 소자(R)의 구성은 동일하게 할 수 있다.
또, 실시 형태 1의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는, 메모리 셀 선택용의 배선(워드 선)에 접속되어 있다. 또한, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고, 제4 영역(SC4)은 제2 배선(예를 들면, 메모리 셀 선택용의 비트선)에 접속되고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 소정의 전위를 가지는 제3 배선에 접속되고, 제1 영역(SC1)은 제2의 소정 전위를 가지는 제4 배선에 접속되어 있다.
또, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 제1 배선(워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 배선(예를 들면, 비트선)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
실시 형태 1의 반도체 메모리 셀에서는, 제2 영역(SC2)은 제1 영역(SC1)의 표면 영역에 형성되어 있다. 또, 제1 영역(SC1)의 아래에, 제4 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC11)이 형성되어 있다. 또한, 제2 영역(SC2)의 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)이 형성되어 있다. 그리고, 반도체 메모리 셀은 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다.
도 7에 나타낸 실시 형태 1의 반도체 메모리 셀에서, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제4 배선을 메모리 선택용의 배선(비트선)으로 해도 된다.
실시 형태 1의 반도체 메모리 셀에서, 제3 영역(SC3)을 반도체로 구성하고, 제1 영역(SC1) 및 제3 영역(SC3)의 불순물 함유 농도를 적절히 제어함으로써, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)를 형성하면, 도 2에 원리도를 나타낸 바와 같이, 제4 배선을 생략하고, 제1 영역(SC1)을 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속하는 구성으로 할 수 있어, 배선 구조의 간소화를 도모할 수 있다. 그리고, pn 접합 다이오드(D)는 제1 영역(SC1) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 이하에서도 동일하다. 이와 같은 구성의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 제1 배선(워드선)에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 pn 접합 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 배선(예를 들면, 비트선으로서 기능함)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타 단은 고저항 소자(R)를 통해 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
또, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)를 형성하고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)을, 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)(비트선을 겸용하고 있음)에 접속해도 된다.
실시 형태 1의 반도체 메모리 셀의 변형예의 원리도를 도 3에 나타냈다. 또, 이 반도체 메모리 셀의 개략적인 일부 단면도를 도 8 (A)에 나타내고, 각 영역의 배치를 도 8 (B)에 개략적으로 나타냈다. 이 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에, 예를 들면, 티탄 실리사이드나 TiN 등으로 이루어지는 다이오드 구성 영역(SCD)이 형성되어 있다. 그리고, 제1 영역(SC1)과 다이오드 구성 영역(SCD)으로 다수 캐리어 다이오드(DS)가 구성되어 있다. 그리고, 이와 같은 구성을 채용함으로써, 제4 배선을 생략하고, 제1 영역(SC1)을 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속할 수 있어, 배선 구조의 간소화를 도모할 수 있다. 이와 같은 구성의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 제1 배선(워드선)에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 다수 캐리어 다이오드(DS)를 통해 기 입 정보 설정선(WISL)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 배선(비트선)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위을 가지는 배선(제3 배선)에 접속되어 있다. 그리고, 제2 배선에 제2의 소정 전위를 가하고, 기입 정보 설정선(WISL)을 비트선과 겸용시켜도 된다.
실시 형태 1의 반도체 메모리 셀의 다른 변형예를 도 9~도 12에 나타냈다.
도 9 (A) 및 도 9 (B)에 나타낸 예에서는, 지지 기판(SPS) 상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에. 도 7에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 도 9 (A)에 나타낸 반도체 메모리 셀과 도 9 (B)에 나타낸 반도체 메모리 셀의 상위점은, 제3 영역(SC3)이 어느 정도 하방까지 연장되어 있는가에 있다. 도 9 (B)에 나타낸 구조를 가지는 반도체 메모리 셀을 채용함으로써, 제3 영역(SC3)의 측부로부터 기입 정보 설정선(WISL)에의 전극을 꺼내는 것이 가능하게 된다. 그 밖의 구조는 도 7에 나타낸 반도체 메모리 셀과 실질적으로 동일하다. 도 10에 나타낸 예에서는, 지지 기판(SPS) 상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에, 도 8에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 그 밖의 구조는, 도 8에 나타낸 반도체 메모리 셀과 실질적으로 동일하다.
도 9 (A), (B) 및 도 10에 나타낸 반도체 메모리 셀은, 반도체 기판에 볼록 부(凸部)를 형성하고, 이어서, 전면(全面)에 절연체(절연 재료층)을 형성한 후, 절연체(절연 재료층)과 지지 기판을 접합하고, 다음에, 반도체 기판을 이면(裏面)으로부터 연삭(硏削), 연마함으로써 얻어진, 이른바 접합 기판에 따라 제조할 수 있다. 또, 예를 들면, 실리콘 반도체 기판에 산소를 이온 주입한 후에 열처리를 행하여 얻어지는 SIMOX법에 의한 절연체(층간 절연층)를 형성하고, 그 위에 남은 실리콘층에 반도체 메모리 셀을 제작하면 된다. 즉, 이들 반도체 메모리 셀은, 이른바 SOI 구조를 가진다. 또, 예를 들면, 비결정성 실리콘층이나 폴리실리콘층을 CVD법 등에 의해 절연체(층간 절연층) 상에 제막(製膜)하고, 이어서 레이저 빔이나 전자 빔을 사용한 대역(帶域) 용융 결정화법, 절연체(층간 절연층)에 형성된 개구부를 통해 결정 성장을 행하는 래터럴(lateral) 고상(固相) 결정 성장법 등의 각종 공지된 단결정화 기술에 의해 실리콘층을 형성하고, 이러한 실리콘층에 반도체 메모리 셀을 제작하면 된다. 또, 지지 기판 상에 제막된 절연체(층간 절연층) 상에, 예를 들면 폴리실리콘층 또는 비결정성 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 비결정성 실리콘층에 반도체 메모리 셀을 제작함으로써 얻을 수 있다. 즉, 이들 반도체 메모리 셀은, 이른바 TFT 구조를 가진다. 그리고, 다음에 설명하는 각 실시 형태에서의 SOI 구조나 TFT 구조도 동일한 방법으로 제작할 수 있다.
도 11에 나타낸 반도체 메모리 셀은 도 7에 나타낸 반도체 메모리 셀의 변형이며, 도 12에 나타낸 반도체 메모리 셀은 도 8에 나타낸 반도체 메모리 셀의 변형이다. 도 11 및 도 12에 나타낸 반도체 메모리 셀(원리도는, 각각, 도 1 및 도 3 참조)에서는, 제1 영역(SC1)이 제2 영역(SC2)의 표면 영역에 형성되어 있다. 이 점을 제외하고, 그 밖의 구조는 도 7 및 도 8에 나타낸 반도체 메모리 셀과 실질적으로 동일하다.
그리고, 도 9 (A), (B) 및 도 11에 나타낸 실시 형태 1의 반도체 메모리 셀의 변형예에서, 제4 영역(SC4)이 접속된 제2 배선을 메모리 셀 선택용의 비트선으로 하고, 제1 영역(SC1)이 접속된 제4 배선에 제2의 소정 전위를 가해도 되고, 제2 배선에 제2의 소정 전위를 가하고, 제4 배선을 메모리 셀 선택용의 비트선으로 해도 된다. 또, 도 10 및 도 12에 나타낸 실시 형태 1의 반도체 메모리 셀의 변형예에서, 제4 영역(SC4)이 접속된 제2 배선을 메모리 셀 선택용의 비트선으로 해도 되고, 제2 배선에 제2의 소정 전위를 가하고, 기입 정보 설정선(WISL)을 비트선과 겸용시켜도 된다.
예를 들면, 도 7에 나타낸 실시 형태1의 반도체 메모리 셀은, 도 13 및 도 14에 나타낸 바와 같은 구조로 변형할 수도 있다. 그리고, 도 13 (A)는 반도체 메모리 셀의 개략적인 일부 단면도이며, 도 13 (B)는 각 영역의 배치를 개략적으로 나타낸 도면이며, 도 14는 도 13 (B)의 화살표에 따른 개략적인 일부 단면도이다. 이 반도체 메모리 셀에서는, 제2 영역(SC2)의 일부가, 제4 영역(SC4)의 측부로서 반도체 기판의 표면에까지 연장되어 있다. 그리고, 이와 같은 제2 영역의 연장부(SC2B)가, MIS형 다이오드(DT)의 일단에 상당하고 있다. 제2 영역의 연장부(SC2B)의 상방에는, 와이드 갭 박막(WG)을 통해 MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)이 형성되어 있다. 또, 전극(EL)으로부터 고저항 소자(R)가 일체로 연장되어 있다. 전극(EL) 및 고저항 소자(R)는 제1 도전형(예를 들면, n형)의 불순물을 함유하는 폴리실리콘 박막으로 구성되어 있다. 제2 배선(비트선)은 제2 층간 절연층(IL2) 상에 형성되어 있으며, 도 14의 지면 수직 방향으로 연장되어 있다. 그리고, 도 13 및 도 14에 나타낸 제2 영역(SC2)의 구조를, 실시 형태 1에서 설명한 반도체 메모리 셀의 각종 변형예에 적용할 수 있다.
또, 도 7 및 도 8을 참조하여 설명한 본 발명의 제1 양태에 관한 반도체 메모리 셀을, 도 15 및 도 16에 개략적인 일부 단면도를 나타낸 바와 같은 반도체 메모리 셀로 변형하는 것도 가능하다. 여기에서, 도 15 및 도 16에 나타낸 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)가 개별로 형성되어 있다. 이 점을 제외하고, 도 15 및 도 16에 나타낸 반도체 메모리 셀의 구조는 도 7 및 도 8에 나타낸 반도체 메모리 셀의 구조와 실질적으로 동일하다.
다음에, 도 17~도 19를 참조하여, 도 7에 나타낸 실시 형태 1의 반도체 메모리 셀의 제조 방법을 설명하지만, 후술하는 실시 형태 2의 반도체 메모리 셀도 실질적으로는 동일한 방법으로 제조할 수 있다.
[공정-100]
먼저, 공지 방법에 따라, p형 실리콘 반도체 기판(10)에 소자 분리 영역(도시하지 않음), 제1 도전형의 웰(예를 들면, n형 웰), n형 반도체의 제1 영역(SC1), 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC11)(도시하지 않음)이나, 절연층에 상당하는 게이트 절연막(12)을 형성한 후, 예를 들면, 불순물을 함유하는 폴리실리콘으로 이루어지고, 또, 폴리사이드 구조나 폴리메탈 구조를 가지는 게이트부(G(G1+G2))를 형성한다. 이와 같이 하여, 도 17 (A)에 나타낸 구조를 얻을 수 있다. 그리고, n형의 제1 영역(SC1)의 불순물 함유 농도를 1.0×1017/㎤로 했다. 또, 게이트부(G(G1+G2))의 게이트 길이를 0.28㎛로 했다.
[공정-110]
이어서, 레지스트 재료로 이온 주입용 마스크(20)를 형성한 후, 제2 도전형(예를 들면, p형)의 불순물을 이온 주입하여, 제1 영역(SC1)의 표면 영역에 형성되고, 또한 제2 도전형의 반도체성의 제3 영역(SC3)을 형성한다(도 17 (B) 참조). 이온 주입의 조건을 다음의 표 1에 예시한다.
[표 1]
이온종 BF2
가속 에너지 20keV
도즈량 1 ×1013/㎠
이온 입사각 7°
[공정-120]
그 후, 이온 주입용 마스크(20)를 제거하고, 레지스트 재료로 이온 주입용 마스크(21)를 형성한 후, 제2 도전형(예를 들면, p형)의 불순물을 경사 이온 주입법으로 이온 주입하여, 제1 영역(SC1)과 접하고(구체적으로는, 제1 영역(SC1)의 표면 영역에 형성되고), 또한 제3 영역(SC3)과는 이간된 제2 도전형(예를 들면, p+형)의 반도체성의 제2 영역(SC2)을 형성한다. 경사 이온 주입법으로 이온 주입을 행함으로써, 게이트부(G(G1+G2))의 하방에도 제2 영역(SC2)이 형성된다(도 18 (A) 참조). 그리고, 다음의 표 2에 예시하는 조건인 2회의 이온 주입을 행하고, 각 이온 주입에서의 이온 입사각을 상이하게 했다. 특히, 제1회의 이온 주입에서의 이온 입사각을 60°로 설정함으로써, 게이트부(G(G1+G2)) 하방의 반도체성의 제2 영역(SC2)의 불순물 함유 농도를 높은 정밀도로 제어할 수 있다.
[표 2]
제1회의 이온 주입
이온종 붕소
가속 에너지 10keV
도즈량 3.4 ×1013/㎠
이온 입사각 60°
제2회의 이온 주입
이온종 붕소
가속 에너지 30keV
도즈량 2.1 ×1013/㎠
이온 입사각 10°
[공정-130]
이어서, 제1 도전형(예를 들면, n형)의 불순물을 이온 주입하고, 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 반도체성의 제4 영역(SC4)을 형성한다(도 18 (B) 참조). 이온 주입의 조건을 다음의 표 3에 예시한다.
[표 3]
이온종 비소
가속에너지 25keV
도즈량 1 ×1013/㎠
이온 입사각 7°
[공정-140]
이어서, 이온 주입용 마스크(21)를 제거하고, CVD법으로 전면에 SiO2층을 제막하고, 이러한 SiO2층을 에칭함으로써, 게이트부(G(G1+G2)의 측벽에 사이드 월(30)을 형성한다.
[공정-150]
이어서, 레지스트 재료로 이온 주입용 마스크(22)를 형성한 후, 제1 도전형(예를 들면, n형)의 불순물을 이온 주입하고, 제4 영역(SC4)의 불순물 함유 농도를 1018~1020㎝-3 정도까지 높게 함으로써, 제4 영역(SC4)의 저(低)저항화를 도모한다(도 19 (A) 참조). 이온 주입의 조건을 다음의 표 4에 예시한다.
[표 4]
이온종 비소
가속 에너지 30keV
도즈량 5 ×1015/㎠
이온 입사각 7°
[공정-160]
그 후, 이온 주입용 마스크(22)를 제거하고, 레지스트 재료로 이온 주입용 마스크(23)를 형성한 후, 제2 도전형(예를 들면, p형)의 불순물을 이온 주입하고, 제3 영역(SC3)의 불순물 함유 농도를 1018~1020㎝-3 정도까지 높게 함으로써, 제3 영역(SC3)의 저저항화를 도모한다(도 19 (B) 참조). 이온 주입의 조건을 다음의 표 5에 예시한다.
[표 5]
이온종 BF2
가속 에너지 30keV
도즈량 5 ×1015/㎠
이온 입사각 7°
이상의 이온 주입 조건에 의해, 제2 영역(SC2) 및 제3 영역(SC3)의 불순물 함유 농도는 다음의 표 6과 같이 되었다.
[표 6]
제2 영역(SC2) 1.5 ×1018/㎤
제3 영역(SC3) 2.1 ×1019/㎤
[공정-170]
그 후, 전면에 층간 절연층을 형성하고, 이어서, 패터닝한 레지스트 재료를 마스크로 하여 층간 절연층을 패터닝하고, 제2 영역(SC2)의 일부를 노출시킨다. 그리고, 노출된 제2 영역(SC2)의 표면에 와이드 갭 박막(WG)인 실리콘 산화막(SiO2막)을 형성한다. 그 후, 전면에 제1 도전형(예를 들면, n형)의 불순물을 함유하는 폴리실리콘 박막을 형성하고, 이러한 폴리실리콘 박막을 패터닝함으로써, 와이드 갭 박막(WG)과 접속된 MIS형 다이오드의 타단을 구성하는 전극(EL)을 형성하고, 아울러, 이러한 전극(EL)으로부터 연장되는 고저항 소자(R)를 형성한다.
[공정-180]
그 후, 공지의 방법에 따라, 기입 정보 설정선(WISL), 제2 배선(예를 들면, 비트선), 제4 배선 등을 형성한다.
그리고, 반도체 메모리 셀의 제조 공정은, 상기 방법에 한정되지 않는다. 예를 들면, [공정-110]을 생략할 수 있다. [공정-120], [공정-130], [공정-150]의 순서는 임의의 순서로 할 수 있다. 게이트부나 소자 분리 영역의 형성을 [공정-170]의 후에 행해도 된다. 이온 주입의 조건도 예시이며, 적당히 변경할 수 있다.
쇼트키 접합형의 다수 캐리어 다이오드(DS)를 형성하는 경우에는, 예를 들면, 제1 영역(SC1)의 표면 영역에, 예를 들면, 티탄 실리사이드층으로 이루어지는 다이오드 구성 영역(SCD)을 형성한다. 이러한 티탄 실리사이드층의 형성은, 예를 들면, 다음의 방법으로 행할 수 있다. 즉, 예를 들면, 전면에 층간 절연층을 형성 하고, 티탄 실리사이드층을 형성할 실리콘 반도체 기판(10) 영역의 층간 절연층을 제거한다. 이어서, 노출된 실리콘 반도체 기판(10)의 표면을 포함하는 층간 절연층 상에 티탄층을 스퍼터법으로 형성한다. 그 후, 제1회의 어닐 처리를 실시하여, 티탄층과 실리콘 반도체 기판을 반응시켜, 실리콘 반도체 기판의 표면에 티탄 실리사이드층을 형성한다. 이어서, 층간 절연층 상의 미반응 티탄층을, 예를 들면 암모니아 과수(過水)(NH4OH와 H2O2와 H2O의 혼합 용액)로 제거한 후, 제2회의 어닐 처리를 행함으로써, 안정된 티탄 실리사이드층을 얻을 수 있다. 다수 캐리어 다이오드(DS)를 형성하기 위한 재료는 티탄 실리사이드에 한정되지 않고, 코발트 실리사이드, 텅스텐 실리사이드 등의 재료를 사용할 수도 있다. 그리고, 다음의 각 실시 형태에서의 다이오드 구성 영역(SCD)의 형성 방법도 동일하게 할 수 있다.
다수 캐리어 다이오드(DS)를 형성하기 위한 방법, 또한 각종 영역의 표면 영역에 도전성의 영역을 형성하는 방법은, 전술한 방법에 한정되지 않는다. 예를 들면, 기입 정보 설정선(WISL)을 형성할 때, 예를 들면, 티탄 실리사이드나 TiN으로 이루어지는 배리어층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 제1 영역(SC1)의 표면에도 형성한다. 이에 따라, 기입 정보 설정선(WISL)의 일부분(보다 구체적으로는, 배리어층이나 글루 레이어의 일부분)가 공통인 다이오드 구성 영역(SCD)을 제1 영역(SC1)의 표면에 형성할 수 있다. 마찬가지로 하여, 각종 영역의 표면 영역에 도전성의 영역을 형성할 수 있다. 다음의 각 실시 형태에서도 동일하게 할 수 있다.
실시 형태 1의 반도체 메모리 셀의 변형도, 실질적으로는, 전술한 방법과 동일한 방법으로 제조할 수 있다. 또, 후술하는 실시 형태 2의 반도체 메모리 셀도, MIS형 다이오드 구성 영역(SCDT)의 형성을 제외하고, 실질적으로는, 전술한 방법과 동일한 방법으로 제조할 수 있다. 그리고, 제2 도전형(예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)(후술함)을 매입(埋入) 플러그형으로 형성하는 경우에는, [공정-170]에서, 층간 절연층을 형성하고 그 후, 패터닝한 레지스트 재료를 이온 주입용 마스크로서 사용하고, 이온 주입에 의해 MIS형 다이오드 구성 영역(SCDT)을 형성한 후, MIS형 다이오드(DT)를 형성하면 된다.
(실시 형태 2)
실시 형태 2의 반도체 메모리 셀은, 본 발명의 제1 양태 및 제3 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 2의 반도체 메모리 셀의 원리도를 도 4에 나타내고, 개략적인 일부 단면도를 도 20 (A)에 나타내고, 각 영역의 배치, 및 MIS형 다이오드 구성 영역(SCDT)을 포함하는 각 영역을 수직면에서 절단한 상태를 도 20 (B)에 개략적으로 나타냈다.
이 반도체 메모리 셀도,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형) 의 독출(讀出)용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2), 및
(3) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다. 실시 형태 2에서도, 제1 트랜지스터(TR1)와 제2 트랜지스터 (TR2)는, 하나의 융합된 트랜지스터로 구성되어 있다. 즉, 실시 형태 2에서의 반도체 메모리 셀이 차지하는 면적은, 대강 2개의 트랜지스터가 차지하는 면적보다 좁다.
그리고, 실시 형태 2의 반도체 메모리 셀은,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제2 영역(SC2)과는 이간된 제1 영역의 표면 영역(SC1)에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3), 및
(d) 제1 영역(SC1)과는 이간된 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n++형)을 가지는 반도체성의 제4 영역(SC4) 및
(e) 제4 영역(SC4)의 표면 영역에 형성된, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 MIS형 다이오드 구성 영역(SCDT)
를 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)과 제3 영역(SC3) 사이에 끼워진, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되고,
(A-4) 게이트부(G1)는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 상방에 절연막을 통해 형성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)을 구성하는 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(B-4) 게이트부(G2)는, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)의 상방에 절연막을 통해 형성되어 있다.
그리고, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)와는, 제1 영역(SC1)과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 절연막을 통해 형성되어 있고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유되어 있다.
또한, MIS형 다이오드(DT)에 관해서는,
(C-1) 그 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 상당하는 MIS형 다이오드 구성 영역(SCDT)으로 구성되고,
(C-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해 MIS형 다이오드(DT)의 일단을 구성하는 MIS형 다이오드 구성 영역(SCDT)과 대향하여 형성되 어 있고, 도전 재료로 구성되어 있다.
또, 실시 형태 1의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는, 메모리 셀 선택용의 배선(워드선)에 접속되어 있다. 또한, 제2 영역(SC2)은 MIS형 다이오드 구성 영역(SCDT)과 접속되고, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고, 제4 영역(SC4)은 제2 배선(예를 들면, 메모리 셀 선택용의 비트선)에 접속되고, 또, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 소정의 전위를 가지는 제3 배선에 접속되어 있다. 또한, 제1 영역(SC1)은 제2의 소정 전위를 가지는 제4 배선에 접속되어 있다.
또, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 제1 배선(워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 배선(비트선)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
실시 형태 2의 반도체 메모리 셀에서도, 제2 영역(SC2)은 제1 영역(SC1)의 표면 영역에 형성되어 있다. 또, 제1 영역(SC1)의 아래에, 제4 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC11)이 형성되어 있다. 또한, 제2 영역(SC2)의 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)이 형성되어 있다. 그리고, 반도체 메모리 셀은 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다.
MIS형 다이오드 구성 영역(SCDT)과 제2 영역(SC2)과의 접속은, 예를 들면, 도 20 (B)에 나타낸 바와 같이, 제2 영역(SC2)의 일부를 반도체 기판의 표면 근방까지 연장시키고, 제4 영역(SC4)의 외측에서, MIS형 다이오드 구성 영역(SCDT)과 제2 영역(SC2)을 연장한 부분이 접하는 구조로 함으로써 얻을 수 있다. 반도체 메모리 셀을 이와 같은 구조로 함으로써, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다.
도 21에 개략적인 일부 단면도를 나타낸 반도체 메모리 셀에서는, 제2 도전형(예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)이 매입 플러그형으로 형성되고, 이러한 MIS형 다이오드 구성 영역(SCDT)은, 제4 영역(SC4)을 관통하여, 제2 영역(SC2)까지 달하고 있다. 이와 같은 구조로 함으로써도, MIS형 다이오드 구성 영역(SCDT)와 제2 영역(SC2)을 접속할 수 있다. 이 점을 제외하고, 도 21에 나타낸 반도체 메모리 셀의 구조는, 도 20에 나타낸 반도체 메모리 셀의 구조와 실질적 으로 동일하게 할 수 있다.
도 20 또는 도 21에 나타낸 실시 형태 2의 반도체 메모리 셀에서, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제4 배선을 메모리 선택용의 배선(비트선)으로 해도 된다.
실시 형태 2의 반도체 메모리 셀에서, 제3 영역(SC3)을 반도체로 구성하고, 제1 영역(SC1) 및 제3 영역(SC3)의 불순물 함유 농도를 적절히 제어함으로써, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)를 형성하면, 도 5에 원리도를 나타낸 바와 같이, 제4 배선을 생략하고, 제1 영역(SC1)을 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속하는 구성으로 할 수 있어, 배선 구조의 간소화를 도모할 수 있다. 이와 같은 구성의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 제1 배선(워드선)에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 pn 접합 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 배선(예를 들면, 비트선)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다. 그리고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영 역(SC1)이 접속된 제2 배선 메모리 셀 선택용의 배선(비트선)으로 해도 된다.
실시 형태 2의 반도체 메모리 셀의 변형예의 원리도를 도 6에 나타냈다. 또, 이 반도체 메모리 셀의 개략적인 일부 단면도를 도 22 (A)에 나타내고, 각 영역의 배치, 및 MIS형 다이오드 구성 영역(SCDT)을 포함하는 각 영역을 수직면에서 절단한 상태를 도 22 (B)에 개략적으로 나타냈다. 도 22에 나타낸 반도체 메모리 셀은 도 20에 나타낸 반도체 메모리 셀의 변형이다. 또한, 도 21에 나타낸 반도체 메모리 셀의 변형을 도 23에 나타냈다. 이들 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에, 예를 들면 티탄 실리사이드나 TiN 등으로 이루어지는 다이오드 구성 영역(SCD)이 형성되어 있다. 그리고, 제1 영역(SC1)과 다이오드 구성 영역(SCD)으로 다수 캐리어 다이오드(DS)가 구성되어 있다. 그리고, 이와 같은 구성을 채용함으로써, 제4 배선을 생략할 수 있고, 제1 영역(SC1)을 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속할 수 있어, 배선 구조의 간소화를 도모할 수 있다. 이와 같은 구성의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 제1 배선(워드선)에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 다수 캐리어 다이오드(DS)를 통해 기입 정보 설정선(WISL)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 비트선에 상당하는 제2 배선에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레 인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위을 가지는 배선(제3 배선)에 접속되어 있다. 그리고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 기입 정보 설정선(WISL)을 비트선과 겸용시켜도 된다.
실시 형태 2의 반도체 메모리 셀의 다른 변형예를 도 24~도 30에 나타냈다.
도 24 (A) 및 도 24 (B)에 나타낸 예에서는, 지지 기판(SPS) 상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에. 도 20에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 한편, 도 25 (A) 및 도 25 (B)에 나타낸 예에서는, 지지 기판 상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에. 도 21에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 도 24 (A) 및 도 25 (A)에 나타낸 반도체 메모리 셀과 도 24 (B) 및 도 25 (B)에 나타낸 반도체 메모리 셀의 상위점은, 제3 영역(SC3)이 어느 정도 하방까지 연장되어 있는가에 있다. 도 24 (B) 및 도 25 (B)에 나타낸 구조의 반도체 메모리 셀에서는, 제3 영역(SC3)의 측부로부터 기입 정보 설정선(WISL)에의 전극을 꺼내는 것이 가능하게 된다. 그 밖의 구조는 도 20 또는 도 21에 나타낸 반도체 메모리 셀과 실질적으로 동일하다.
도 26 (A) 및 도 26 (B)에 나타낸 예(도 6 (A)의 원리도 참조)에서는, 지지 기판(SPS) 상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에, 도 22 및 도 23에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 그 밖의 구조는, 도 22 및 도 23에 나타낸 반도체 메모리 셀과 실질적으로 동일하다.
도 24 (A), (B), 도 25 (A), (B), 및 도 26 (A) 및 (B)에 나타낸 반도체 메모리 셀은, 앞에서 설명한 SOI 구조 또는 TFT 구조의 제작 방법에 따라 제작할 수 있다.
도 27에 나타낸 반도체 메모리 셀은 도 20에 나타낸 반도체 메모리 셀의 변형이며, 도 28에 나타낸 반도체 메모리 셀은 도 21에 나타낸 반도체 메모리 셀의 변형이다. 도 29에 나타낸 반도체 메모리 셀은 도 22에 나타낸 반도체 메모리 셀의 변형이며, 도 30에 나타낸 반도체 메모리 셀은 도 23에 나타낸 반도체 메모리 셀의 변형이다. 도 27~도 30에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)이 제2 영역(SC2)의 표면 영역에 형성되어 있다. 이 점을 제외하고, 그 밖의 구조는 도 20, 도 21, 도 22 및 도 23에 나타낸 반도체 메모리 셀과 실질적으로 동일하다.
이상에서 설명한 도 24 (A), (B), 도 25 (A), (B), 도 27 및 도 28에 나타낸 실시 형태 2의 반도체 메모리 셀의 변형예에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제4 배선에 제2의 소정 전위를 가해도 되고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제4 배선을 메모리 셀 선택용의 비트선으로 해도 된다. 또, 도 26 (A), (B), 도 29 및 도 30에 나타낸 실시 형태 2의 반도체 메모리 셀의 변형예에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 해도 되고, 제2 배선에 제2의 소정 전위를 가하고, 기입 정보 설정선(WISL)을 비트선과 겸용시켜도 된다.
(실시 형태 3)
실시 형태 3은 본 발명의 제1 양태 및 제4 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 1에 원리도를, 그리고 도 31 (A)에 개략적인 일부 단면도의 일예를 나타낸 바와 같이, 실시 형태 3의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2), 및
(3) 정보 유지용의 MIS형 다이오드
로 이루어진다.
그리고, 도 31 (A)에 나타낸 실시 형태 3의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는 반도체층을 사이에 두고 제1 및 제2 주면(A1, A2) 상에 각각 형성되어 있으며, 이들의 배치 관 계는 수직 방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지 기판(SPS) 상에 형성된 절연 재료층(IL0)에 에워싸여 형성되어 있는, 이른바, SOI 구조를 가진다. 그리고, 도 31 (A)에 나타낸 실시 형태 3의 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제2 트랜지스터(TR2)의 게이트부(G2), 제1 트랜지스터(TR1)의 게이트부(G1)의 순으로 배치되어 있다.
그리고, 실시 형태 3의 반도체 메모리 셀은,
(a) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성된, 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성되고, 제1 영역(SC1)과 접하는 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역에 제2 영역(SC2)과는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는, 제1 도전형과는 역의 제2 도전형(예를 들면, p++형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역에 제1 영역(SC1)과 는 이간되어 형성되고, 또한 제2 영역(SC2)과 정류 접합을 형성하여 접하는, 제1 도전형(예를 들면, n++형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물로 구성되는 도전성의 제4 영역(SC4),
(e) 제1 주면(A1)에 형성된 제1 절연막 상에, 제1 영역(SC1)과 제4 영역(SC4)을 중개하듯이 형성된 제1 트랜지스터(TR1)의 게이트부(G1), 및
(f) 제2 주면(A2)에 형성된 제2 절연막 상에, 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 형성된 제2 트랜지스터(TR2)의 게이트부(G2)
를 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 제2 주면(A2)을 포함하는표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제2 영역(SC2)의 제2 주면(A2)을 포함하는 표면 영역과 제3 영역(SC3) 사이에 끼워진, 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역으로 구성되어 있다.
또한,
(C-1) MIS형 다이오드(DT)의 일단은 제2 영역(SC2)의 일부분으로 구성되고,
(C-2) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해 MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분과 대향하여 형성되어 있으며, 도전 재료로 구성되어 있다. 그리고, 도 31 (A), (B)에 나타낸 예에서는, MIS형 다이오드(DT)는 제2 주면(A2)측에 형성되어 있지만, 제1 주면(A1)측에 형성되어도 된다. 다음에 설명하는 반도체 메모리 셀에서도, MIS형 다이오드(DT)를 어느 쪽의 주면측에 형성해도 된다.
그리고, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고, 제4 영역(SC4)은 제2 배선(예를 들면, 비트선)에 접속되고, MIS형 다이오드의 타단을 구성하는 전극(EL)은 소정의 전위를 가지는 제3 배선에 접속되고, 제1 영역(SC1)은 제4 배선에 접속되어 있다. 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제4 배선을 메모리 셀 선택용 배선(비트선)으로 해도 된다.
실시 형태 3의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 31 (B) 및 도 32 (A) 및 (B)에 나타냈다. 도 31 (B)에 나타낸 예에서는, 도 31 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는, 수직 방향에서 대체로 일치하고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀의 면적 축소화를 도모할 수 있다. 도 32 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제1 트랜지스터(TR1)의 게이트부(G1), 제2 트랜지스터(TR2)의 게이트부(G 2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 31에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 32 (B)에 나타낸 예에서는, 도 32 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
도 31 (B)에 나타낸 실시 형태 3의 반도체 메모리 셀의 제조 방법을, 지지 기판 등의 개략적인 일부 단면도인 도 33~도 37을 참조하여, 다음에 설명한다.
[공정-200]
먼저, 실리콘 반도체 기판(10)을 에칭 가공하여, 반도체 메모리 셀을 형성할 실리콘 반도체 기판(10)의 영역을 돌기형으로 남기고, 이어서, 실리콘 반도체 기판(10)의 오목부(凹部)를 절연 재료층(11)(IL0)으로 매입하고, 실리콘 반도체 기판(10)(반도체 기판(SCS))의 돌기부의 표면이 노출된 상태로 한다. 그리고, 절연 재료층(11)은 소자 분리 영역에 상당한다. 이어서, 돌기형의 실리콘 반도체 기판(10) 부분에 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1)을 형성한다. 그리고, 제1 영역(SC1)과 실리콘 반도체 기판의 돌기형 영역의 형성 순서는 역으로 해도 된다. 그 후, 돌기형의 실리콘 반도체 기판(10)의 표면에, 예를 들면, 두께 10nm 정도의 실리콘 산화막(12)(제2 절연막에 상당함)을 공지의 실리콘 산화막 형성 방법에 따라 형성한다. 이 상태를, 개략적인 일부 단면도로서 도 33 (A)에 나타냈다. 그리고, 이 돌기형 실리콘 반도체 기판(10)의 표면이 제2 주면(A2)에 상당한다. 돌기형 실리콘 반도체 기판(10) 부분의 높이는 0.3~0.4㎛로 하면 된다.
[공정-210]
이어서, 레지스트(20)를 마스크로서, 경사 이온 주입법에 의해, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2)을 형성한다. 이렇게 하여, 제1 주면(후술함)으로부터 제2 주면(A2)에 걸쳐 반도체층(10A)(돌기형의 실리콘 반 도체 기판(10) 부분에 상당함)에 형성된, 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1), 및 제1 주면으로부터 제2 주면(A2)에 걸쳐 반도체층(10A)에 형성되고, 제1 영역(SC1)과 접하는 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2)을 형성할 수 있다(도 3 (B) 참조). 그리고, 공지의 방법에 따라, 예를 들면, 불순물을 함유하는 폴리실리콘 또는 폴리사이드 구조나 폴리메탈 구조를 가지는 제2 트랜지스터용의 게이트부(G2)를 형성한다. 이 상태를, 개략적인 일부 단면도로서 도 34 (A)에 나타냈다.
[공정-220]
그 후, 레지스트(21)를 마스크로서 이온 주입을 행하고, 이어서, 경사 이온 주입을 행함으로써, 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역에 제2 영역(SC2)과는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는 p++형의 반도체 영역인 제3 영역(SC3)을 형성한다. 이 상태를 개략적인 일부 단면도로서 도 34 (B)에 나타냈다.
[공정-230]
그 후, 전면에 층간 절연층을 형성하고, 이어서, 패터닝한 레지스트 재료를 마스크로 하여 층간 절연층을 패터닝하고, 제2 영역(SC2)의 일부를 노출시킨다. 그리고, 노출된 제2 영역(SC2)의 표면에 와이드 갭 박막(WG)인 실리콘 산화막(SiO2막) 을 형성한다. 그 후, 전면에 제1 도전형(예를 들면, n형)의 불순물을 함유하는 폴리실리콘 박막을 형성하고, 이러한 폴리실리콘 박막을 패터닝함으로써, 와이드 갭 박막(WG)과 접속된 MIS형 다이오드의 타단을 구성하는 전극(EL)을 형성하고, 아울러, 이러한 전극(EL)으로부터 연장되는 고저항 소자(R)를 형성한다. 이어서, 전면에 층간 절연층(13A)을 형성하고, 제3 영역(SC3) 상방의 층간 절연층(13A)에 개구부를 형성하고, 이러한 개구부 내를 포함하는 층간 절연층(13A)의 전면에 배선 재료층을 형성하고, 이어서, 배선 재료층을 패터닝함으로써, 제3 영역(SC3)과 도통한 기입 정보 설정선(WISL)을 형성한다. 그리고, 제3 영역(SC3)은, 반드시 이온 주입법으로 형성할 필요는 없다. 기입 정보 설정선(WISL)을 형성할 때, 예를 들면, 티탄 실리사이드나 TiN으로 이루어지는 배리어층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 개구부의 저부(底部)에 노출된 제1 영역(SC1)의 표면에도 형성한다. 이에 따라, 기입 정보 설정선(WISL)의 일부분(보다 구체적으로는, 배리어층이나 글루 레이어의 일부분)과 공통인 도전성의 제3 영역(SC3)을, 제1 영역(SC1)의 표면 영역에 형성할 수 있다. 그 후, 도 35 (A)에 나타낸 바와 같이, 예를 들면, SiO2로 이루어지는 층간 절연층(13B)을 CVD법으로 전면에 형성하고, 이 층간 절연층(13B)의 표면을 연마하여 표면을 평탄화한다. 그리고, 층간 절연층(13B)의 표면과 지지 기판(14)을 접합한 후(도 35 (B) 참조), 실리콘 반도체 기판(10)을 이면으로부터 연마하고, 절연 재료층(11)의 저부(11A)를 노출시킨다(도 36 (A) 참조). 절연 재료층(11) 내에 실리콘 반도체 기판(10)의 돌기부에 상당하는 반도체층(10A)이 남는다. 그리고, 반도체층(10A)의 표면이 제1 주면(A1)에 상당한다.
[공정-240]
그 후, 반도체층(10A)의 표면에, 예를 들면 두께 10nm 정도의 실리콘 산화막(15)(제1 절연막에 상당함)을 공지의 실리콘 산화막 형성 방법에 따라 형성한 후, 공지의 방법에 따라, 예를 들면, 불순물을 함유하는 폴리실리콘 또는 폴리사이드 구조나 폴리메탈 구조를 가지는 제1 트랜지스터용의 게이트부(G1)를 형성한다(도 36 (B) 참조). 그리고, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는, 반도체층(10A)을 사이에 두고 형성되어 있으며, 이들의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
[공정-250]
다음에, 레지스트(22)를 마스크로서 이온 주입을 행하고, 이어서, 경사 이온 주입을 행함으로써, n++형의 반도체성 영역인 제4 영역(SC4)을 형성한다(도 37 참조).
[공정-260]
그 후, 층간 절연층을 전면에 형성하고, 제4 영역(SC4) 및 제1 주면(A1)에 위치하는 제1 영역(SC1) 상방의 층간 절연층에 개구부를 형성하고, 이들 개구부 내 를 포함하는 층간 절연층의 위에 배선 재료층을 형성한다. 이어서, 이러한 배선 재료층을 패터닝함으로써, 제2 배선 및 제4 배선을 형성한다. 이렇게 하여, 도 31 (B)에 나타낸 구조를 가지는 반도체 메모리 셀을 완성시킨다. 그리고, 제4 영역(SC4)은, 반드시 이온 주입법으로 형성할 필요는 없다. 제2 배선을 형성할 때, 예를 들면, 티탄 실리사이드나 TiN으로 이루어지는 배리어층이나 글루 레이어를 형성하지만, 이러한 배리어층이나 글루 레이어를 제2 영역(SC2)의 표면에도 형성한다. 이에 따라, 제2 배선의 일부분(보다 구체적으로는, 배리어층이나 글루 레이어의 일부분)과 공통인 도전성의 제4 영역(SC4)을, 제2 영역(SC2)의 표면 영역에 형성할 수 있다. 이에 따라, 도전성 영역이 배선의 일부분과 공통인 구조를 형성할 수 있다. 그리고, 배선 재료와 실리콘 반도체 기판의 실리콘이 반응하여 형성된 화합물로 도전성의 영역이 구성된 상태도, 도전성의 영역이 배선의 일부분과 공통인 구조에 포함된다.
실시 형태 3의 반도체 메모리 셀의 제조 공정은, 상기 방법에 한정되지 않는다. 예를 들면, 제2 영역(SC2)의 형성을 [공정-210]에서 행하는 대신에, [공정-240]에서, 예를 들면, 두께 10nm 정도의 실리콘 산화막(15)을 반도체층(10A)의 표면에 형성한 후에, 형성할 수 있다. 각 영역의 이온 주입에 의한 형성의 순서는, 공정에 의존하지만, 본질적으로는 임의이다. 또, 이상 설명한 각종의 이온 주입법에서는, 각 영역에서의 불순물 농도가 최적화되도록, 불순물의 이온 주입 조건의 최적화를 컴퓨터 시뮬레이션이나 실험에 의해 행할 필요가 있다.
(실시 형태 4)
실시 형태 4의 반도체 메모리 셀은, 실시 형태 3의 반도체 메모리 셀의 변형이다. 도 2에 원리도를, 그리고 도 38 (A)에 개략적인 일부 단면도의 일예를 나타낸 바와 같이, 실시 형태 4의 반도체 메모리 셀에서는, 다이오드(D)가 제1 영역(SC1) 및 제3 영역(SC3)으로 구성되어 있다. 다이오드(D)를 형성함으로써, 실시 형태 3의 반도체 메모리 셀과 달리, 제4 배선을 형성할 필요가 없어지며, 제1 영역은 제4 배선에 접속되는 대신에, 제3 영역을 통해 기입 정보 설정선(WISL)에 접속되어, 배선 구성의 간소화를 도모할 수 있다. 그리고, pn 접합 다이오드(D)는, 제1 영역(SC1) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 하여 형성할 수 있다. 실시 형태 4의 반도체 메모리 셀에서, 제3 영역(SC3)과 제1 영역(SC1)으로 pn 접합을 형성하는 경우, 제3 영역(SC3)의 전위 설정, 또는 제3 영역(SC3) 및 제1 영역(SC1)의 불순물 농도 관계의 설계가 부적절하면, 정보의 독출 시, 래치 업이 발생할 가능성이 있다. 이를 회피하기 위해, 기입 정보 설정선(WISL)에 인가하는 전압은, 제3 영역(SC3)과 제1 영역(SC1)과의 접합부, 즉, 다이오드(D)에 높은 순방향 전류가 흐르지 않을 정도의 전압(예를 들면, 0.4 볼트 이하)으로 할 필요가 있다. 제3 영역(SC3)을 실리사이드나 금속으로 구성함으로써 제3 영역(SC3)과 제1 영역(SC1)과의 사이에 쇼트키 접합을 형성하고, 다수 캐리어가 주로 순방향 전류를 구성하는 구성으로 하면, 래치 업의 위험성을 회피할 수 있어, 기입 정보 설정선(WISL)에 인가하는 전압에의 제한은 실질적으로 없어진다. 그리고, 제4 영역(SC4)은 메모리 셀 선택용의 제2 배선(예를 들면, 비트선)에 접속되어 있다. 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 기입 정보 설정선(WISL)을 비트선과 겸용해도 된다.
실시 형태 4의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 38 (B) 및 도 39 (A) 및 (B)에 나타냈다. 도 38 (B)에 나타낸 예에서는, 도 38 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀 면적의 축소화를 도모할 수 있다. 도 39 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제1 트랜지스터(TR1)의 게이트부(G1), 제2 트랜지스터(TR2)의 게이트부(G 2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 38에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 39 (B)에 나타낸 예에서는, 도 39 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
그리고, 원리도를 도 3에 나타낸 바와 같이, 다이오드를 쇼트키 접합으로 구성할 수도 있다. 즉, 다이오드를 도 40의 개략적인 일부 단면도에 나타낸 바와 같 이, 실리사이드 또는 Mo나 Al 등으로 금속으로 이루어지는 다이오드 구성 영역(SCD)와, 제1 영역(SC1)으로 구성된 다수 캐리어 다이오드(DS)로 할 수도 있다. 그리고, 도 40은 도 38 (B)에 나타낸 실시 형태 4의 반도체 메모리 셀의 변형예이다.
실시 형태 3에서 설명한 반도체 메모리 셀에서, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역을, 고농도의 제1 도전형 불순물(예를 들면, n++형 불순물)을 함유하는 영역(SC1A)으로 구성하고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역을 구성하는 제2 영역(SC2)의 제2 주면(A2)을 포함하는 표면 영역을, 고농도의 제2 도전형 불순물(예를 들면, p++형 불순물)을 함유하는 영역(SC2A)으로 구성해도 된다. 도 31 (A) 및 도 32 (A)에 나타낸 반도체 메모리 셀을 이와 같은 구조로 변경한 예를 도 41 (A) 및 (B)에 나타냈다.
또한, 실시 형태 4에서 설명한 반도체 메모리 셀에서, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역을, 고농도의 제1 도전형 불순물(예를 들면, n++형 불순물)을 함유하는 영역(SC1A)으로 구성하고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역을 구성하는 제2 영역(SC2)의 제2 주면(A2)을 포함하는 표면 영역을, 고농도의 제2 도전 형 불순물(예를 들면, p++형 불순물)을 함유하는 영역(SC2A)으로 구성해도 된다. 도 38 (A) 및 도 39 (A)에 나타낸 반도체 메모리 셀을 이와 같은 구조로 변경한 예를 도 42 (A) 및 (B)에 나타냈다.
또한, 본 발명의 제4 양태에 관한 반도체 메모리 셀을, 이른바 사이드 게이트형의 반도체 메모리 셀에 적용할 수 있다. 예를 들면, 실시 형태 3에서 설명한 반도체 메모리 셀을 사이드 게이트형의 반도체 메모리 셀에 적용한 예를 도 43의 개략적인 사시도에 나타냈다. 그리고, MIS형 다이오드의 도시는 생략했다. 이 형식의 반도체 메모리 셀에서는, 도 43 (A)에 나타낸 바와 같이, 절연층으로부터 돌출된 대략 직사각형의 반도체층 하에, 제1 영역(SC1), 제2 영역(SC2), 제3 영역(SC3) 및 제4 영역(SC4)이 형성되어 있다. 또, 게이트부(G1, G2)가 직육면체의 반도체층 하의 측면의 일부분에 형성되어 있다. 그리고, 도 43 (B)에 개략적인 사시도를 나타낸 바와 같이, 게이트부(G1, G2)를 직육면체의 반도체층 하의 측면의 일부분으로부터 최상면의 일부로 연장되는 「L」자형상으로 할 수도 있다. 그리고, 도 43 (A)의 화살표 A-A 및 도 43 (B)의 화살표 B-B에 따라 반도체 메모리 셀을 절단했을 때의 각 영역의 배치는, 도 31 (B)에 나타낸 것과 동일하다. 도 43에서는, 각 영역 및 게이부만을 표시하고, 배선의 도시는 생략했다.
실시 형태 4에서 설명한 반도체 메모리 셀의 제작 방법은, 기본적으로는 실시 형태 3에서 설명한 반도체 메모리 셀의 제작 방법과 동일하게 할 수 있으므로, 상세한 설명은 생략한다. 그리고, 실시 형태 3에서 설명한 반도체 메모리 셀의 제조 방법에서는, 반도체 기판에 볼록부를 형성하고, 이어서, 전면에 절연체(절연층)을 형성한 후, 절연체(절연층)과 지지 기판을 접합하고, 다음에, 반도체 기판을 이면으로부터 연삭, 연마함으로써 얻어진, 이른바 접합 기판에 따라, 이른바 SOI 구조를 가지는 반도체 메모리 셀을 제조했지만, 그 대신에, 이른바 TFT 구조를 가지는 반도체 메모리 셀을 제작할 수도 있다. 즉, 절연체(절연층)의 위에 게이트부를 형성하고, 이어서, 예를 들면 비결정성 실리콘층이나 폴리실리콘층을 CVD법 등에 의해 전면에 성막하고, 이어서, 레이저 빔이나 전자 빔을 사용한 대역 용융 결정화법, 절연체(절연층)에 형성된 개구부를 통해 결정 성장을 행하는 행하는 래터럴 고상 결정 성장법 등의 각종 공지된 단결정화 기술에 의해 실리콘층을 형성하고, 이러한 실리콘층을 반도체층으로 하여 반도체 메모리 셀을 제작할 수도 있다. 또, 지지 기판 상에 게이트부를 형성한 후, 전면에 예를 들면 폴리실리콘층 또는 비결정성 실리콘층을 형성한 후, 이러한 폴리실리콘층 또는 비결정성 실리콘층을 반도체층으로 하여 반도체 메모리 셀을 제작함으로써 얻을 수 있다.
(실시 형태 5)
실시 형태 5는 본 발명의 제5 양태 및 제12 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 45 (A)에 그 원리도를 나타낸 바와 같이, 실시 형태 5의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
그리고,
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고, 또한 제1 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부로 구성되고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다. 실시 형태 5에서는, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 실질적으로 개별의 트랜지스터로 구성되어 있다.
또한, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 배선에 접속되고, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은 제4 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1) 및 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람 직하다.
그리고, MIS형 다이오드(DT)를 구성하는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부와 전극(EL)과의 사이에는, 와이드 갭 박막(WG)이 형성되어 있다. 다음에 설명하는 반도체 메모리 셀에서도 동일하다.
또, 도 51에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 5의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)과 이간되어 형성되고, 또한 정류 접합을 형성하여 접하는 제1 도전형(예를 들면, n+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제4 영역(SC4), 및
(e) 제2 영역(SC2)의 표면 영역에 제3 영역(SC3)과 이간되어 형성되고, 또한 제2 영역(SC2)과 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제5 영역(SC5)
을 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 표면 영역의 일부로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제2 영역(SC2)의 상기 표면 영역의 상기 일부와 제4 영역(SC4) 사이에 끼워진, 제1 영역(SC1)의 표면 영역의 일부로 구성되고,
(A-4) 게이트부(G1)는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 상방에 절연막을 통해 형성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 상기 표면 영역의 다른 부분으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 표면 영역의 상기 다른 부분과 제3 영역(SC3) 사이에 끼워진, 제2 영역(SC2)의 표면 영역의 다른 부분으로 구성되고,
(B-4) 게이트부(G2)는, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)의 상방에 절연막을 통해 형성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제1 영역(SC1)으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제1 영역(SC1)의 상기 부분 사이에 끼워진, 제2 영역(SC2)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제2 영역(SC2)의 표면 영역의 상기 일부로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제2 영역(SC2)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제1 영역(SC1)의 일부분(SC1A)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제1 영역(SC1)의 상기 일부분(SC1A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제1 영역(SC1)(트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존 하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 제4 영역(SC4)은 제2 배선에 접속되고,
(H) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역(SC5)은 제4 배선에 접속되어 있다.
실시 형태 5의 반도체 메모리 셀에서는, 제2 영역(SC2)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제2 영역(SC2)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이러한 pn 접합 다이오드(D)는 제2 영역(SC2) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시 형태 5에서는, 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다.
실시 형태 5의 반도체 메모리 셀에서, 제1 영역(SC1)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 51에 나타낸 실시 형태 5의 반도체 메모리 셀의 변형예를 도 52에 나타냈다. 이 반도체 메모리 셀은, 지지 기판(SPS) 상의 층간 절연층(IL1) 상에 형성된 반도체층(SC0)에, 도 51에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 이와 같은 구조를 가지는 반도체 메모리 셀은, 앞서 설명한 SOI 구조 또는 TFT 구조의 형성 방법에 따라 제작할 수 있다.
그리고, 도 51에 나타낸 반도체 메모리 셀에서, 원리도를 도 44에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 51에는 도시하지 않음)에 접속해도 된다. 이 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 51에 나타낸 실시 형태 5의 반도체 메모리 셀의 변형예를, 또한 도 53~도60에 나타냈다.
원리도를 도 45 (B)에 나타냈고, 개략적인 일부 단면도를 도 53에 나타낸 반도체 메모리 셀은, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)를 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 쇼트키 접합형의 다수 캐리어 다이오드(DS)가 구성되어 있다. 그리고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)를 통해 제5 배선에 접속되는 대신에, 접합형 트랜지스터(JF1) 및 쇼트키 접합형의 다수 캐리어 다이오드(DS)를 통해 기입 정보 설정선(WISL)에 접속되어 있다. 즉, 제2 영역(SC2)은 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 도 53에 나타낸 반도체 메모리 셀에서는, 다이오드 구성 영역(SCD)은 제3 영역(SC3)에 인접하여 형성되어 있지만, 다이오드 구성 영역(SCD)의 형성 위치는 이에 한정되는 것이 아니다.
원리도를 도 46, 및 도 47 (A) 및 (B)에 나타낸 바와 같이, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 제4 배선에 접속되어 있는 대신에, 기입 정보 설정선(WISL)에 접속되어 있어도 된다. 즉, 개략적인 일부 단면도를 도 54, 도 55 및 도 56에 나타낸 바와 같이, 제5 영역(SC5)을, 제4 배선에 접속하는 대신에, 기입 정보 설정선(WISL)에 접속되어도 된다. 그리고, 도 54에 나타낸 반도체 메모리 셀은, 도 51에 나타낸 반도체 메모리 셀의 변형이고, 도 55 및 도 56에 나타낸 반도체 메모리 셀은, 도 53에 나타낸 반도체 메모리 셀의 변형이다. 그리고, 도 55 및 도 56에 나타낸 반도체 메모리 셀은, 다이오드 구성 영역(SCD)이 형성되어 있는 위치가 상이한 점을 제외하고, 동일 구성을 가진다.
원리도를 도 48에 나타냈고, 개략적인 일부 단면도를 도 57에 나타낸 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)를 통해 제5 배선에 접속되는 대신에, 접합형 트랜지스터(JF1)및 다이오드(D1)를 통해 제4 배선에 접속되어 있다. 즉, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 다이오드(D1)가 구성되고, 제2 영역(SC2)은 이 다이오드 구성 영역(SCD)을 통행 제4 배선에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 것이 바람직하다. 그리고, 다이오드 구성 영역(SCD)을 제5 영역(SC5)에 인접하여 형성하는 것이 구조의 간소화면에서 바람직하다.
원리도를 도 50 (A)에 나타냈고, 개략적인 일부 단면도를 도 58에 나타낸 반도체 메모리 셀에서는, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 접속되어 있다. 즉, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 제1 영역(SC1)에 접속되어 있다. 또한, 제2 영역(SC2)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제2 영역(SC2)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 그리고, 원리도를 도 49에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 58에는 도시하지 않음)접속해도 되고, 이 경우에는, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
제5 영역(SC5)과 제1 영역(SC1)과의 접속은, 게이트부가 연장되는 방향과 평행의 수직면에서 반도체 메모리 셀을 절단했을 때의 개략적인 일부 단면도인 도 59에 나타낸 바와 같이, 예를 들면, 제1 영역(SC1)의 일부분을 반도체 기판의 표면 근방까지 연장시키고, 제2 영역(SC2)의 외측에서, 제5 영역(SC5)과 제1 영역(SC1)이 연장된 부분이 접하는 구조로 함으로써 얻을 수 있다. 반도체 메모리 셀을 이와 같은 구조로 함으로써, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다.
원리도를 도 50 (B)에 나타냈고, 개략적인 일부 단면도를 도 60에 나타낸 반도체 메모리 셀에서도, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 제1 영역(SC1)에 접속되어 있다. 또, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 쇼트키 접합형의 다수 캐리어 다이오드(DS)가 구성되고, 제2 영역(SC2)은 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 6)
실시 형태 6은 본 발명의 제5 양태 및 제13 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 6의 반도체 메모리 셀의 원리도를 도 62 (A)에 나타냈다. 실시 형태 6의 반도체 메모리 셀에서는, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 접속되어 있다. 보다 구체적으로는, MIS형 다이오드(DT)의 일단과, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역이 공통으로 되어 있다. 또, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역을 구성하는 제5 영역(SC5)은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 상당한다.
즉, 실시 형태 6의 반도체 메모리 셀은 개략적인 일부 단면도를 도 63에 나타낸 바와 같이,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)과 이간되어 형성되고, 또한 정류 접합을 형성하여 접하는 제1 도전형(예를 들면, n+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제4 영역(SC4), 및
(e) 제2 영역(SC2)의 표면 영역에 제3 영역(SC3)과 이간되어 형성되고, 또한 제2 영역(SC2)과 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제5 영역(SC5)
을 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 표면 영역의 일부로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제2 영역(SC2)의 상기 표면 영역의 상기 일부와 제4 영역(SC4) 사이에 끼워진, 제1 영역(SC1)의 표면 영역의 일부로 구성되고,
(A-4) 게이트부(G1)는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 상방에 절연막을 통해 형성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 상기 표면 영역의 다른 부분으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 표면 영역의 상기 다른 부분과 제3 영역(SC3) 사이에 끼워진, 제2 영역(SC2)의 표면 영역의 다른 부분으로 구성되고,
(B-4) 게이트부(G2)는, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)의 상방에 절연막을 통해 형성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제1 영역(SC1)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제1 영역(SC1)의 상기 부분 사이에 끼워진, 제2 영역(SC2)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제2 영역(SC2)의 표면 영역의 상기 일부로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제2 영역(SC2)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제5 영역(SC5)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제5 영역(SC5)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제5 영역(SC5)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 해당됨)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 제4 영역(SC4)은 제2 배선에 접속되고,
(H) 제5 영역(SC5)은 제1 영역(SC1)에 접속되고,
(I) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
실시 형태 6의 반도체 메모리 셀에서는, 제2 영역(SC2)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제2 영역(SC2)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이러한 pn 접합 다이오드(D)는 제2 영역(SC2) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시 형태 6에서는, 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다.
실시 형태 6의 반도체 메모리 셀에서, 제1 영역(SC1)의 바로 아래에, 제1 도 전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 도 63에 나타낸 반도체 메모리 셀에서, 원리도를 도 61에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 63에는 도시하지 않음)에 접속해도 되고, 이 경우에는, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
원리도를 도 62 (B)에 나타냈고, 개략적인 일부 단면도를 도 64에 나타낸 반도체 메모리 셀은, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)를 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 쇼트키 접합형의 다수 캐리어 다이오드(DS)가 구성되어 있다. 그리고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)를 통해 제5 배선에 접속되는 대신에, 접합형 트랜지스터(JF1) 및 쇼트키 접합형의 다수 캐리어 다이오드(DS)를 통해 기입 정보 설정선(WISL)에 접속되어 있다. 즉, 제2 영역(SC2)은 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되 어 있다. 도 64에 나타낸 반도체 메모리 셀에서는, 다이오드 구성 영역(SCD)은 제3 영역(SC3)에 인접하여 형성되어 있지만, 다이오드 구성 영역(SCD)의 형성 위치는 이에 한정되는 것이 아니다.
(실시 형태 7)
실시 형태 7은 본 발명의 제5 양태 및 제14 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 7의 반도체 메모리 셀의 원리도를 도 65에 나타냈다. 실시 형태 7의 반도체 메모리 셀에서는, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 기입 정보 설정선(WISL)에 접속되어 있다.
또한, 도 69 (A)에 개략적인 일부 단면도를 나타냈고, 도 69 (B)에 각 영역의 배치를 개략적으로 나타낸 바와 같이, 실시 형태 7의 반도체 메모리 셀은 제5 영역(SC4)이 생략되어 있는 점, 및 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 게이트부가 공유되어 있는 점이 실시 형태 5의 반도체 메모리 셀과 상위하다. 즉, 실시 형태 7의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출(讀出)용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제1 도전형(예를 들면, n++형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등의 도전성의 제4 영역(SC4), 및
(e) 제1 영역(SC1) 과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC 3)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유된 게이트부(부호 「G」로 나타냄)
를 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)을 구성하는 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제3 영역(SC3), 및 상기 제3 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제3 영역(SC3)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제1 영역(SC1)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제2 영역(SC2)의 일부분(SC2A)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 일부분(SC2A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제2 영역(SC2)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의 존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 제4 영역(SC4)은 제2 배선에 접속되고,
(H) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
그리고, 제1 영역(SC1)을 제5 배선에 접속하고, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
실시 형태 7에서는, 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형 성되어 있다.
실시 형태 7의 반도체 메모리 셀에서, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 또, 제1 영역(SC1)의 하부에, 제 5 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC11)이 형성되어 있다.
그리고, 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
도 70~도 91에, 실시 형태 7의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를 나타냈다.
개략적인 일부 단면도를 도 70에 나타낸 반도체 메모리에서는, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)에, 경사 이온 주입법에 의해 제1 도전형의 불순물을 이온 주입함으로써, 제1 도전형 영역(SC12)이 형성되어 있다. 이에 따라, 채널 영 역(CHJ1)의 불순물 농도를 제어할 수 있어, 접합형 트랜지스터(JF1)의 동작을 안정시킬 수 있다. 그리고, 이와 같은 제1 도전형 영역(SC12)을 형성하는 구성을, 제1 영역(SC1), 제2 영역(SC2), 제3 영역(SC3)의 배치에도 의하지만, 본 발명의 각종 반도체 메모리 셀에 적용할 수 있다.
원리도를 도 66 (A)에 나타냈고, 개략적인 일부 단면도를 도 71에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이러한 pn 접합 다이오드(D)는 제1 영역(SC1) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 또, 원리도를 도 66 (B)에 나타냈고, 개략적인 일부 단면도를 도 72 (A)에 나타냈고, 각 영역의 배치를 개략적으로 도 72 (B)에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은, 이 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이들의 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 73 (A), (B)에 나타낸 예에서는, 지지 기판(SPS)상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에, 도 69에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 도 73 (A)에 나타낸 반도체 메모리 셀과 도 73 (B)에 나타낸 반도체 메모리 셀의 상위점은 제3 영역(SC3)이 어느 정도 하방까지 연장되어 있는가에 있다. 도 73 (B)에 나타낸 구조를 가지는 반도체 메모리 셀을 채용함으로써, 제3 영역(SC3)의 측부로부터 기입 정보 설정선(WISL)에의 전극을 꺼내는 것이 가능하게 된다. 그 밖의 구조는, 도 69에 나타낸 반도체 메모리 셀과 실질적으로 동일하다. 도 74에 나타낸 예에서는, 지지 기판(SPS) 상의 절연 재료층(IL0)에 에워싸인 반도체층(SC0) 내에, 도 72에 나타낸 구조를 가지는 반도체 메모리 셀이 형성되어 있다. 그 밖의 구조는, 도 72에 나타낸 반도체 메모리 셀과 실질적으로 동일하다. 이와 같은 구조를 가지는 반도체 메모리 셀은, 앞서 설명한 SOI 구조 또는 TFT 구조의 형성 방법에 따라 제작할 수 있다.
도 69에 나타낸 실시 형태 7의 반도체 메모리 셀을, 도 75 및 도 76에 나타낸 구조로 변형할 수도 있다. 그리고, 도 75 (A)는 반도체 메모리 셀의 개략적인 일부 단면도이며, 도 75 (B)는 각 영역의 배치를 개략적으로 나타낸 도면이며, 도 76은 도 75 (B)의 화살표에 따른 개략적인 일부 단면도이다. 이 반도체 메모리 셀에서는, 제2 영역(SC2)의 일부(SC2B)가 제4 영역(SC4)의 측부로서 반도체 기판의 표면까지 연장되어 있다. 그리고, 이러한 제2 영역의 연장부(SC2B)가 MIS형 다이오드(DT)의 일단에 해당되고 있다. 제2 영역의 연장부(SC2B)의 상방에는, 와이드 갭 박막(WG)을 통해 MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)이 형성되어 있다. 또, 전극(EL)으로부터 고저항 소자(R)가 일체로 연장되어 있다. 전극(EL) 및 고저항 소자(R)는 제1 도전형(예를 들면, n형)의 불순물을 함유하는 폴리실리콘 박막으로 구성되어 있다. 제2 배선(예를 들면, 비트선)은, 제2 층간 절연층(IL2) 상에 형성되어 있고, 도 76의 지면 수직 방향으로 연장되어 있다. 그리고, 도 75 및 도 76에 나타낸 제2 영역(SC2)의 구조를, 본 발명의 반도체 메모리 셀의 각종 변형예에 적용할 수 있다.
원리도를 도 67에 나타냈고, 개략적인 일부 단면도를 도 77 (A)에 나타냈고, 각 영역의 배치를 개략적으로 도 77 (B)에 나타낸 바와 같이, 제4 영역(SC4)의 표면 영역에 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 MIS형 다이오드 구성 영역(SCDT)이 형성되고, MIS형 다이오드 구성 영역(SCDT)과 제2 영역(SC2)을 접속한 구성으로 할 수도 있다. 여기에서, MIS형 다이오드(DT)에 관해서는, 그 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부 또는 제2 영역(SC2)의 연장부에 해당되는 MIS형 다이오드 구성 영역(SCDT)으로 구성되고, 그 타단을 구성하는 전극(EL)은 와이드 갭 박막을 통해, MIS형 다이오드(DT)의 일단을 구성하는 MIS형 다이오드 구성 영역(SCDT)과 대향하여 형성되어 있으며, 도전 재료로 구성되어 있 다.
MIS형 다이오드 구성 영역(SCDT)과 제2 영역(SC2)과의 접속은, 예를 들면, 도 77 (C)에 개략적인 일부 단면도를 나타낸 바와 같이, 제2 영역(SC2)의 일부를 반도체 기판의 표면 근방까지 연장시키고, 제4 영역(SC4)의 외측에서, MIS형 다이오드 구성 영역(SCDT)과 제2 영역(SC2)을 연장한 부분이 접하는 구조로 함으로써 얻을 수 있다. 그리고, 이와 같은 MIS형 다이오드 구성 영역(SCDT)은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부 또는 제2 영역(SC2)의 연장부에 해당된다. 반도체 메모리 셀을 이와 같은 구조로 함으로써, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다.
도 78에 개략적인 일부 단면도를 나타낸 메모리 셀에서는, 제2 도전형(예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)이 매입 플러그형으로 형성된다. 이러한 MIS형 다이오드 구성 영역(SCDT)은, 제4 영역(SC4)을 관통하여, 제2 영역(SC2)까지 달하고 있다. 그리고, 이러한 MIS형 다이오드 구성 영역(SCDT)도, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부 또는 제2 영역(SC2)의 연장부에 해당된다. 이와 같은 구조로 함으로써도, MIS형 다이오드 구성 영역(SCDT)과 제2 영역(SC2)을 접속할 수 있다. 이 점을 제외하고, 도 78에 나타낸 반도체 메모리 셀 의 구조는, 도 69에 나타낸 반도체 메모리 셀의 구조와 실질적으로 동일하게 할 수 있다.
도 79 및 도 80에 개략적인 일부 단면도를 나타낸 반도체 메모리 셀(원리도는, 각각 도 68 (A) 및 도 68 (B) 참조)은, 도 77 또는 도 78에 나타낸 실시 형태 7의 반도체 메모리 셀의 변형예이며, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다. 또, 도 81 및 82에 개략적인 일부 단면도를 나타낸 반도체 메모리 셀은, 도 77 또는 도 78에 나타낸 실시 형태 7의 반도체 메모리 셀의 변형예이며, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 이 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다. 또한, 도 83 (A) 및 (B)에 개략적인 일부 단면도를 나타낸 반도체 메모리 셀은, 도 73 (A) 및 (B)에 나타낸 실시 형태 7의 반도체 메모리의 변형예이며, 제4 영역(SC4)의 표면 영역에 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 MIS형 다이오드 구성 영역(SCDT)이 형성되고, 이러한 MIS형 다이오드 구성 영역(SCDT)을 제2 영역(SC2)과 접속한 구성을 가진다. 또, 도 84 (A) 및 (B)에 개략적인 일부 단 면도를 나타낸 반도체 메모리 셀은, 도 73 (A) 및 (B)에 나타낸 실시 형태 7의 반도체 메모리 셀의 변형예이며, 제2 도전형 (예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)이 매입 플러그형으로 형성되고, 이러한 MIS형 다이오드 구성 영역(SCDT)은 제4 영역(SC4)을 관통하여, 제2 영역(SC2)까지 달하고 있는 구성을 가진다. 또한, 도 85 (A)에 개략적인 일부 단면도를 가지는 반도체 메모리 셀은, 도 74에 나타낸 실시 형태 7의 반도체 메모리 셀의 변형예이며, 제4 영역(SC4)의 표면 영역에 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 MIS형 다이오드 구성 영역(SCDT)이 형성되며, 이러한 MIS형 다이오드 구성 영역(DCST)을 제2 영역(SC2)과 접속한 구성을 가진다. 또, 도 85 (B)에 개략적인 일부 단면도를 나타낸 반도체 메모리 셀은, 도 74에 나타낸 실시 형태 7의 반도체 메모리 셀의 변형예이며, 제2 도전형(예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)이 매입 플러그형으로 형성되고, 이러한 MIS형 다이오드 구성 영역(SCDT)은 제4 영역(SC4)을 관통하여, 제2 영역(SC2)까지 달하고 있는 구성을 가진다.
도 86에 나타낸 반도체 메모리 셀의 변형예에서는, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있으며, 나아가, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되 고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다.
도 87에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있고, 나아가 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지며, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수의 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 이 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다.
도 88 및 도 89에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있고, 나아가 제4 영역(SC4)의 표면 영역에 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 MIS형 다이오드 구성 영역(SCDT)이 형성되고, 이러한 MIS형 다이오드 구성 영역(SCDT)을 제2 영역(SC2)과 접속한 구성을 가진다. 즉, 이러한 MIS형 다이오드 구성 영역(SCDT)은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부 또는 제2 영역(SC2)의 연장부에 해당된다. 그리고, 도 88에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다. 또, 도 89에 나타낸 반도체 메모리 셀에서는 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 이 다이오드 구성 영역 (SCD)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다.
도 90 및 도 91에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있고, 나아가 제2 도전형(예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)이 매입 플러그형으로 형성되고, 이러한 MIS형 다이오드 구성 영역(SCDT)은 제4 영역(SC4)을 관통하여, 제2 영역(SC2)까지 달하고 있는 구성을 가진다. 즉, 이러한 MIS형 다이오드 구성 영역(SCDT)도, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부 또는 제2 영역(SC2)의 연장부에 해당된다. 그리고, 도 90에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다. 또, 도 91에 나타낸 반도체 메모리 셀에서는 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 이 다이오드 구성 영역 (SCD)을 통해 기입 정보 설정선(WISL)에 접속된 구성을 가진다.
(실시 형태 8)
실시 형태 8은 본 발명의 제6 양태 및 제 15 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 93 (A)에 그 원리도를 나타낸 바와 같이, 실시 형태 8의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
그리고,
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고,
제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부로 구성되고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다. 실시 형태 8에서는, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)는 실질적으로 개별의 트랜지스터로 구성되어 있다.
또한, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)를 통해 제2 배 선에 접속되고, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은 제4 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 98에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 8의 반도체 메모리 셀에서는 전류 제어 접합형 트랜지스터(JF1)가 형성되어 있는 위치가, 실시 형태 5의 반도체 메모리 셀과 상이하다. 즉, 실시 형태 8의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)과 이간되어 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4), 및
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제5 영역(SC5)
을 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 표면 영역의 일부로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제2 영역(SC2)의 표면 영역의 상기 일부와 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제1 영역(SC1)의 표면 영역의 일부로 구성되고,
(A-4) 게이트부(G1)는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 상방에 절연막을 통해 형성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역의 다른 부분으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 표면 영역의 상기 다른 부분과 제3 영역(SC3) 사이에 끼워진, 제2 영역(SC2)의 표면 영역의 다른 부분으로 구성되고,
(B-4) 게이트부(G2)는, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)의 상방에 절연막을 통해 형성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제1 영역(SC1)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제1 영역(SC1)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제1 영역(SC1)의 일부분(SC1A)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제1 영역(SC1)의 상기 일부분(SC1A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제1 영역(SC1)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(H) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역(SC5)은 제4 배선에 접속되어 있다.
실시 형태 8의 반도체 메모리 셀에서는, 제2 영역(SC2)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제2 영역(SC2)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이러한 pn 접합 다이오드(D)는 제2 영역(SC2) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시 형태 8에서는, 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다.
실시 형태 8의 반도체 메모리 셀에서, 제1 영역(SC1)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 도 98에 나타낸 반도체 메모리 셀에서, 원리도를 도 92에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 98에는 도시하지 않음)에 접속해도 된다. 이 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 98에 나타낸 반도체 메모리 셀의 변형예를 추가로, 도 99~도 103에 나타냈다.
원리도를 도 93 (B)에 나타냈고, 개략적인 일부 단면도를 도 99에 나타낸 반도체 메모리 셀은, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 쇼트키 접합형의 다수 캐리어 다이오드(DS)가 구성되어 있다. 그리고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 제5 배선에 접속되는 대 신에, 쇼트키 접합형의 다수 캐리어 다이오드(DS)를 통해 기입 정보 설정선(WISL)에 접속되어 있다. 즉, 제2 영역(SC2)은 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 도 99에 나타낸 반도체 메모리 셀에서는, 다이오드 구성 영역(SCD)은 제3 영역(SC3)에 인접하여 형성되어 있지만, 다이오드 구성 영역(SCD)의 형성 위치는 이에 한정되는 것이 아니다. 그리고, 제2 배선을 비트선으로 하는 경우, 또는, 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
원리도를 도 95 (A) 및 (B)에 나타낸 바와 같이, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 기입 정보 설정선(WISL)에 접속되어 있어도 된다. 즉, 개략적인 일부 단면도를 도 100 및 도 101에 나타낸 바와 같이, 제5 영역(SC5)을 제4 배선에 접속하는 대신에, 기입 정보 설정선(WISL)에 접속해도 된다. 그리고, 도 100에 나타낸 반도체 메모리 셀은, 도 98에 나타낸 반도체 메모리 셀의 변형이며, 도 101에 나타낸 반도체 메모리 셀은 도 99에 나타낸 반도체 메모리 셀의 변형이다.
그리고, 원리도를 도 94에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 100에는 도시하지 않음)에 접속해도 되고, 이 경우에는, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 소정의 전위를 가하는 구성으로 하는 것이 바람직하다.
원리도를 도 97 (A), (B)에 나타냈고, 개략적인 일부 단면도를 도 102 및 도 103에 나타낸 반도체 메모리 셀에서는, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 제1 영역(SC1)에 접속되어 있다. 즉, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은 제4 배선에 접속되는 대신에, 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 접속되어 있다. 또한, 개략적인 일부 단면도를 도 102에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제2 영역(SC2)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 또, 개략적인 일부 단면도를 도 103에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지며, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 쇼트키 접합형의 다수 캐리어 다이오드(DS)가 구성되고, 제2 영역(SC2)은 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 다이오드나 다수 캐리어 다이오드가 형성된 이들의 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
그리고, 원리도를 도 96에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 102에는 도시하지 않음)에 접속해도 되며, 이 경우에는, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 9)
실시 형태 9는 본 발명의 제6 양태 및 제16 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 9의 반도체 메모리 셀에서는, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 제4 배선에 접속되는 대신에, 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 접속되어 있다. 보다 구체적으로는, MIS형 다이오드(DT)의 일단과, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역이 공통으로 되어 있다. 또, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역을 구성하는 제5 영역(SC5)은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 상당한다.
즉, 도 106에 개략적인 일부 단면도를 나타냈고, 원리도를 도 105 (A)에 나타낸 실시 형태 9의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용의 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p++형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)과 이간되어 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4), 및
(e) 제4 영역(SC4)의 표면 영역에 형성된, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제5 영역(SC5)
을 가진다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 표면 영역의 일부로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제2 영역(SC2)의 표면 영역의 상기 일부와 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제1 영역(SC1)의 표면 영역의 일부로 구성되고,
(A-4) 게이트부(G1)는 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 상방에 절연막을 통해 형성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역의 다른 부분으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 표면 영역의 상기 다른 부분과 제3 영역(SC3) 사이에 끼워진, 제2 영역(SC2)의 표면 영역의 다른 부분으로 구성되고,
(B-4) 게이트부(G2)는, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)의 상방에 절연막을 통해 형성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제1 영역(SC1)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제1 영역(SC1)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/ 드레인 영역을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제5 영역(SC5)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제5 영역(SC5)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제5 영역(SC5)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 해당됨)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(H) 제5 영역(SC5)은 제1 영역(SC1)에 접속되고,
(I) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
실시 형태 9의 반도체 메모리 셀에서는, 제2 영역(SC2)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제2 영역(SC2)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이러한 pn 접합 다이오드(D)는 제2 영역(SC2) 및 제3 영역(SC3)의 불순물 농도를 적절한 값으로 함으로써 형성할 수 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제1 영역(SC1)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
실시 형태 9에서는, 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다.
그리고, 실시 형태 9의 반도체 메모리 셀에서, 제1 영역(SC1)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 도 106에 나타낸 반도체 메모리 셀에서, 원리도를 도 104에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제2 영역(SC2)을 제5 배선(도 106에는 도시하지 않음)에 접속해도 된다. 이 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
원리도를 도 105 (B)에 나타냈고, 개략적인 일부 단면도를 도 107에 나타낸 반도체 메모리 셀은, 제2 영역(SC2)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이오드 구성 영역(SCD)과 제2 영역(SC2)에 의해 쇼트키 접합형의 다수 캐리어 다이오드(DS)가 구성되어 있다. 그리고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 제5 배선에 접속되는 대신에, 쇼트키 접합형의 다수 캐리어 다이오드(DS)를 통해 기입 정보 설정선(WISL)에 접속되어 있다. 즉, 제2 영역(SC2)은 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 도 107에 나타낸 반도체 메모리 셀에서는, 다이오드 구성 영역(SCD)은 제3 영역(SC3)에 인접하여 형성되어 있지만, 다이오드 구성 영역(SCD)의 형성 위치는 이에 한정되는 것이 아니다. 그리고, 제2 배선을 비트선으로 하는 경우, 또는, 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 10)
실시 형태 10은 본 발명의 제6 양태 및 제17 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 10의 반도체 메모리 셀은, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 게이트부가 공유되어 있는 점이, 실시 형태 8의 반도체 메모리 셀과 상이하다. 즉, 도 114 또는 도 120에 개략적인 일부 단면도를 나타냈고, 원리도를 도 109 (A)에 나타낸 실시 형태 10의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는 실리사이드나, 금속, 금속 화합물 등의 도전성의 제5 영역(SC5), 및
(e) 제1 영역(SC1) 과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC 3)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유된 게이트부(G)
를 가진다.
그리고, 도 114에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제2 영역(SC2)과는 접하고 있지만, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 또, 도 120에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)을 구성하는 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제3 영역(SC3), 및 상기 제3 영역(SC3)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제2 영역(SC2)의 일부분(SC2A)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 일부분(SC2A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제2 영역(SC2)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정 도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(H) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되고,
(I) 제5 영역(SC5)은 제4 배선에 접속되어 있다.
그리고, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 114에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 또, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 120에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 p형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 또, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
도 114에 나타낸 반도체 메모리 셀에서, pn 접합 다이오드(D)의 형성을 생략 하고, 제1 영역(SC1)의 하부에, 제5 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성할 수도 있다. 또, 도 120에 나타낸 반도체 메모리 셀에서, pn 접합 다이오드(D)의 형성을 생략하고, 제1 영역(SC1)을 제5 배선(도시하지 않음)에 접속해도 된다. 이들 반도체 메모리 셀의 원리도를 도 108에 나타냈다. 이들의 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
실시 형태 10의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를 도 115~도 119 및 도 121~도 125에 나타냈다. 그리고, 도 115~도 119에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제2 영역(SC2)과는 접하고 있지만, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 또, 도 121~도 125에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
원리도를 도 109 (B)에 나타냈고, 개략적인 일부 단면도를 도 115 및 도 121에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지며, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은, 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는, 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 그리고, 도 115에서는, 다이오드 구성 영역(SCD)은 제3 영역(SC3)의 대략 중앙부에 형성되어 있고, 다이오드 구성 영역(SCD)은 제3 영역(SC3)에 의해 에워싸여져 있지만, 다이오드 구성 영역(SCD)을 형성할 위치는 이와 같은 위치에 한정되는 것이 아니다.
또한, 원리도를 도 110, 도 111 (A) 및 (B)에 나타냈고, 개략적인 일부 단면도를 도 116 및 도 117 및 도 122 및 도 123에 나타낸 바와 같이, 제5 영역(SC5)은, 제4 배선에 접속되는 대신에, 기입 정보 설정선(WISL)에 접속되어 있는 구성으로 할 수도 있다. 또, 원리도를 도 112, 도 113 (A) 및 (B)에 나타냈고, 개략적인 일부 단면도를 도 118 및 도 119 및 도 124 및 도 125에 나타낸 바와 같이, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 제2 영역(SC2)에 접속되어 있는 구성으로 할 수도 있다. 이들의 경우, 도 116, 도 118, 도 122 및 도 124에 나타낸 바와 같이, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1), 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있는 구성으로 할 수 있다. 또, 도 117, 도 119, 도 123 및 도 125에 나타낸 바와 같이, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지며, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 이 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있는 구성으로 할 수 있다. 그리고, 다이오드나 다수 캐리어 다이오드가 형성된 이들의 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 11)
실시 형태 11은 본 발명의 제6 양태 및 제18 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 11의 반도체 메모리 셀에서는, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은 제4 배선에 접속되는 대신에, 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 접속되어 있다. 보다 구체적으로는, MIS형 다이오드(DT)의 일단과, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역이 공통으로 되어 있다. 또, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역을 구성하는 제5 영역(SC5)은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 상당한다.
즉, 원리도를 도 127(A)에 나타냈고, 개략적인 일부 단면도를 도 128 및 도 130에 나타낸 바와 같이, 실시 형태 11의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성된 제2 도전형(예를 들면, p+형)을 가지는 제5 영역(SC5), 및
(e) 제1 영역(SC1) 과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC 3)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유된 게이트부(G)
를 가진다.
그리고, 도 128 및 후술하는 도 129에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제2 영역(SC2)과는 접하고 있지만, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 또, 도 130 및 후술하는 도 131에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되 고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)을 구성하는 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이 에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제5 영역(SC5)으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제5 영역(SC5)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제5 영역(SC5)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 해당됨)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되 고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(E) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(F) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(G) 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(H) 제5 영역(SC5)은 제2 영역(SC2)에 접속되고,
(I) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
그리고, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 128 및 후술하는 도 129에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 또, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
도 130 및 후술하는 도 131에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 또, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 도 128에 나타낸 반도체 메모리 셀에서, pn 접합 다이오드(D)의 형성을 생략하고, 제1 영역(SC1)의 하부에, 제5 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성할 수도 있다. 또, 도 120에 나타낸 반도체 메모리 셀에서, pn 접합 다이오드(D)의 형성을 생략하고, 제1 영역(SC1)을 제5 배선(도시하지 않음)에 접속해도 된다. 이들 반도체 메모리 셀의 원리도를 도 126에 나타냈다. 이들의 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
원리도를 도 127 (B)에 나타냈고, 개략적인 일부 단면도를 도 129 및 도 131에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지며, 이 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은, 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는, 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 그리고, 도 129에서는, 다이오드 구성 영역(SCD)은 제3 영역(SC3)의 대략 중앙부에 형성되어 있고, 다이오드 구성 영역(SCD)은 제3 영역(SC3)에 의해 에워싸여져 있지만, 다이오드 구성 영역(SCD)을 형성할 위치는 이와 같은 위치에 한정되는 것이 아니다.
(실시 형태 12)
실시 형태 12는 본 발명의 제7 양태 및 제19 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 12의 반도체 메모리 셀은, 전류 제어용의 제3 트랜지스터(TR3)가 형성되어 있는 점이, 실시 형태 10의 반도체 메모리 셀과 상위하다. 즉, 도 133 (A)에 그 원리도를 나타낸 바와 같이, 실시 형태 12의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역(CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
그리고
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고,
제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터(TR3)의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부로 구성되고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극(EL)으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
또한, 제1 트랜지스터(TR1)의 게이트부(G) 및 제2 트랜지스터(TR2)의 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)를 통해 제2 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 134 및 도 136에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 12의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용 접합형 트랜지스터(JF1), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제5 영역(SC5), 및
(f) 제1 영역(SC1)과 제4 영역(SC4), 제2 영역(SC2)과 제3 영역(SC3), 및 제2 영역(SC2)과 제5 영역(SC5)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)로 공유된 게이트부(G)
를 가진다.
그리고, 도 134 및 후술하는 도 135에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 또, 도 136 및 후술하는 도 137에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 제3 트랜지스터(TR3)에 관해서는,
(C-1) 한쪽의 소스/드레인 영역은 제2 영역(SC2)의 상기 표면 영역으로 구성 되고,
(C-2) 다른 쪽의 소스/드레인 영역은 제5 영역(SC5)으로 구성되고,
(C-3) 채널 형성 영역(CH3)은 제4 영역(SC4)의 상기 표면 영역으로 구성되어 있다.
또, 접합형 트랜지스터(JF1)에 관해서는,
(D-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(E-1) 그 일단은 제2 영역(SC2)의 일부분(SC2A)으로 구성되고,
(E-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분(SC2A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제2 영역(SC2)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(F) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(G) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(H) 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
그리고, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
도 134에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 한편, 도 136에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 도 134 또는 도 136에 나타낸 반도체 메모리 셀에서, 원리도를 도 132에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제4 배선(도 134 또는 도 136에는 도시하지 않음)에 접속해도 된다. 즉, 예를 들면 도 134에 나타낸 반도체 메모리 셀에서, 제1 영역(SC1)의 하부에, 제4 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC11)을 형성하면 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 135 또는 도 137에 개략적인 일부 단면도를 나타냈고, 원리도를 도 133 (B)에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 이 다이 오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있는 구성으로 할 수 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 13)
실시 형태 13은, 본 발명의 제8 양태 및 제20 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 13의 반도체 메모리 셀은, MIS형 다이오드(DT)의 일단과, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역이 공통으로 되어 있는 점이, 실시 형태 12의 반도체 메모리 셀과 상위하다.
즉, 도 139 (A)에 그 원리도를 나타낸 바와 같이, 실시 형태 13의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역(CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역(CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
그리고
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고,
제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터(TR3)의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역에 상당하고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극(EL)으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
또한, 제1 트랜지스터(TR1)의 게이트부(G), 제2 트랜지스터(TR2)의 게이트부(G) 및 제3 트랜지스터(TR3)의 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 접합형 트랜지스터(JF1)를 통해 제2 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 140 및 도 142에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 13의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어 용 접합형 트랜지스터(JF1), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성된 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제5 영역(SC5),
(f) 제1 영역(SC1)과 제4 영역(SC4), 제2 영역(SC2)과 제3 영역(SC3), 및 제2 영역(SC2)과 제5 영역(SC5)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)로 공유된 게이트부(G)
를 가진다.
그리고, 도 140 및 후술하는 도 141에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 또, 도 142 및 후술하는 도 143에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 제3 트랜지스터(TR3)에 관해서는,
(C-1) 한쪽의 소스/드레인 영역은 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(C-2) 다른 쪽의 소스/드레인 영역은 제5 영역(SC5)으로 구성되고,
(C-3) 채널 형성 영역(CH3)은 제4 영역(SC4)의 상기 표면 영역으로 구성되어 있다.
또, 접합형 트랜지스터(JF1)에 관해서는,
(D-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(E-1) 그 일단은 제5 영역(SC5)으로 구성되고,
(E-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제5 영역(SC5)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제5 영역(SC5)(제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되 고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(F) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(G) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(H) 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
실시 형태 13의 반도체 메모리 셀에서는, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역에는, 제2 도전형(예를 들면, p+형)의 불순물 함유층(SC4A)이 형성되어 있다. 이에 따라, 정보의 유지 중, 예를 들면, 제1 배선의 전위를 0 볼트로 했을 때, 제3 트랜지스터(TR3)가 온 상태로 되고, MIS형 다이오드(DT)와 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)은 도통 상태에 놓여진다. 그리고, 불순물 함유층(SC4A)의 불순물 함유량을 정보의 독출 시에 가해지는 제1 배선의 전위에 의해 제3 트랜지스터(TR3)가 오프 상태로 되도록 조정한다.
도 140 및 도 142에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
도 140에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 한편, 도 142에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
그리고, 도 140 또는 도 142에 나타낸 반도체 메모리 셀에서, 원리도를 도 138에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제4 배선(도 140 또는 도 142에는 도시하지 않음)에 접속해도 된다. 즉, 예를 들면 도 140에 나타낸 반도체 메모리 셀에서, 제1 영역(SC1)의 하부에, 제4 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC11)을 형성하면 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 141 또는 도 143에 개략적인 일부 단면도를 나타냈고, 원리도를 도 139 (B)에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 상기 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되 고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있는 구성으로 할 수 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 14)
실시 형태 14는 본 발명의 제9 양태 및 제21 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 14의 반도체 메모리 셀은 제2 접합형 트랜지스터(JF2)가 형성되어 있는 점이, 실시 형태 7의 반도체 메모리 셀과 상위하다. 즉, 도 145 (A)에 그 원리도를 나타낸 바와 같이, 실시 형태 14의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(4) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
그리고,
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고, 또한, 제1 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터(JF2)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 제1 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고, 또한 제2 접합형 트랜지스터(JF2)의 한쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부로 구성되고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극(EL)으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
실시 형태 14의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부 및 제2 트랜지스터(TR2)의 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터(JF2)를 통해 제2 배선에 접속되고, 제2 접합형 트랜지스터(JF2)의 다른 게이트 영역은 제4 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 제1 접합형 트랜지스터(JF1) 및 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제1 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은, 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선에 상당하는 제3 배선에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 148 또는 도 152에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 14의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(4) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는 실리사이드나, 금속, 금속 화합물 등의 도전성의 제5 영역(SC5), 및
(f) 제1 영역(SC1)과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유된 게이트부(G)
를 가진다.
그리고, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 도 148 또는 후술 하는 도 149~도 151에 나타낸 반도체 메모리 셀에서는, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 한편, 도 152 및 후술하는 도 153~도 155에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제3 영역(SC3), 및 상기 제3 영역(SC3)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제3 영역(SC3)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제1 영역(SC1)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
또, 제2 접합형 트랜지스터(JF2)에 관해서는,
(D-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ2)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이 에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(E-1) 그 일단은 제2 영역(SC2)의 일부분(SC2A)으로 구성되고,
(E-2) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분(SC2A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제2 영역(SC2)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정 도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(F) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(G) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(H) 제2 접합형 트랜지스터(JF2)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(I) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되고,
(J) 제5 영역(SC5)은 제4 배선에 접속되어 있다.
또한, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 148에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 한편, 도 152에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
제1 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다. 또, 제2 접합형 트랜지스터(JF2)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대 향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ2)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ2)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 도 148 및 도 152에 나타낸 반도체 메모리 셀에서, 원리도를 도 144에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제4 배선(도 148 및 도 152에는 도시하지 않음)에 접속해도 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 여기에서, 도 148에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 하부에, 제5 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성하면 된다.
또, 원리도를 도 145 (B)에 나타냈고, 개략적인 일부 단면도를 도 149 및 도 153에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 상기 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되 고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또한, 원리도를 도 147 (A)에 나타냈고, 개략적인 일부 단면도를 도 150 및 도 154에 나타낸 반도체 메모리 셀에서는, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 게이트 영역에 해당되는 제5 영역(SC5)은, 제4 배선에 접속되는 대신에 제2 접합형 트랜지스터(JF2)의 한쪽의 게이트 영역에 해당되는 제2 영역(SC2)에 접속되어 있다.
그리고, 도 150 및 도 154에 나타낸 반도체 메모리 셀에서, 원리도를 도 146에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제5 배선(도 150 및 도 154에는 도시하지 않음)에 접속해도 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 여기에서, 도 150에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 하부에, 제5 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성하면, 배선의 간소화를 도모할 수 있다.
또, 원리도를 도 147 (B)에 나타냈고, 개략적인 일부 단면도를 도 151 및 도 155에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 상기 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 15)
실시 형태 15는 본 발명의 제9 양태 및 제22 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 15의 반도체 메모리 셀은 MIS형 다이오드(DT)의 일단과, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 게이트 영역이 공통으로 되어 있는 점이, 실시 형태 14의 반도체 메모리 셀과 상위하다. 또, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 게이트 영역을 구성하는 제5 영역(SC5)은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부에 상당한다.
즉, 도 157 (A)에 그 원리도를 나타냈고, 개략적인 일부 단면도를 도 158 및 도 160에 나타낸 실시 형태 15의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(4) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제5 영역(SC5), 및
(f) 제1 영역(SC1)과 제4 영역(SC4), 및 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)로 공유된 게이트부(G)
를 가진다.
그리고, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 도 158 또는 후술하는 도 159에 나타낸 반도체 메모리 셀에서는, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 한편, 도 160 및 후술하는 도 161에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성 되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제3 영역(SC3), 및 상기 제3 영역(SC3)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제3 영역(SC3)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제1 영역(SC1)의 일부로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
또, 제2 접합형 트랜지스터(JF2)에 관해서는,
(D-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ2)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/ 드레인 영역을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(E-1) 그 일단은 제5 영역(SC5)으로 구성되고,
(E-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제5 영역(SC5)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제5 영역(SC5)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 해당됨)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(F) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속 되고,
(G) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(H) 제2 접합형 트랜지스터(JF2)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(I) 제5 영역(SC5)은 제2 영역(SC2)에 접속되고,
(J) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
또한, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 158에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 한편, 도 160에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
제1 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다. 또, 제2 접합형 트랜지스터(JF2)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ2)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ2)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 도 158 및 도 160에 나타낸 반도체 메모리 셀에서, 원리도를 도 156 에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제4 배선(도 158 및 도 160에는 도시하지 않음)에 접속해도 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 여기에서, 도 158에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 하부에, 제5 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성하면 된다.
또, 원리도를 도 157 (B)에 나타냈고, 개략적인 일부 단면도를 도 159 및 도 161에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 상기 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 16)
실시 형태 16은 본 발명의 제10 양태 및 제23 양태에 관한 반도체 메모리 셀 에 관한 것이다. 실시 형태 16의 반도체 메모리 셀은 전류 제어용의 제3 트랜지스터(TR3)가 형성되어 있는 점이, 실시 형태 14의 반도체 메모리 셀과 상위하다. 즉, 도 163 (A)에 그 원리도를 나타낸 바와 같이, 실시 형태 16의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제2 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(5) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(6) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고, 또한, 제1 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터(JF2)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 제1 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고, 또한 제2 접합형 트랜지스터(JF2)의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터(TR3)의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부로 구성되고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극(EL)으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
또한, 제1 트랜지스터(TR1)의 게이트부, 제2 트랜지스터(TR2)의 게이트부, 및 제3 트랜지스터(TR3)의 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터(JF2)를 통해 제2 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 제1 접합형 트랜지스터(JF1) 및 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, 제1 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선(제3 배선)에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 165 또는 도 167에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 16의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(5) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(6) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는 실리사이드나, 금속, 금속 화합물 등의 도전성의 제5 영역(SC5), 및
(f) 제1 영역(SC1)과 제4 영역(SC4), 제2 영역(SC2)과 제3 영역(SC3), 및 제2 영역(SC2)과 제5 영역(SC5)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)로 공유된 게이트부(G)
를 가진다.
그리고, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 도 165 또는 후술하는 도 166에 나타낸 반도체 메모리 셀에서는, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 한편, 도 167 또는 후술하는 도 168에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은 제2 영역(SC2)의 상기 표면 영역으로 구성 되고,
(B-2) 다른 쪽의 소스/드레인 영역은 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 제3 트랜지스터(TR3)에 관해서는,
(C-1) 한쪽의 소스/드레인 영역은 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(C-2) 다른 쪽의 소스/드레인 영역은 제5 영역(SC5)으로 구성되고,
(C-3) 채널 형성 영역(CH3)은 제4 영역(SC4)의 상기 표면 영역으로 구성되어 있다.
또, 제1 접합형 트랜지스터(JF1)에 관해서는,
(D-1) 게이트 영역은 제3 영역(SC3), 및 상기 제3 영역(SC3)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ1)은, 제3 영역(SC3)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제1 영역(SC1)의 일부로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
또, 제2 접합형 트랜지스터(JF2)에 관해서는,
(E-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(E-2) 채널 영역(CHJ2)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(E-3) 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(E-4) 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(F-1) 그 일단은 제2 영역(SC2)의 일부분(SC2A)으로 구성되고,
(F-2) 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분(SC2A)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제2 영역(SC2)(제1 트랜지스터(TR1)의 채널 형성 영역(CH1))의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(G) 게이트부는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(H) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(I) 제2 접합형 트랜지스터(JF2)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(J) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 제3 배선에 접속되어 있다.
또, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 165에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 한편, 도 167에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
제1 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다. 또, 제2 접합형 트랜지스터(JF2)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ2)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ2)에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 도 165 및 도 167에 나타낸 반도체 메모리 셀에서, 원리도를 도 162에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제4 배선(도 165 및 도 167에는 도시하지 않음)에 접속해도 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 여기에서, 도 165에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 하부 에, 제4 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성하면, 배선의 간소화를 도모할 수 있다.
또, 원리도를 도 164에 나타냈고, 개략적인 일부 단면도를 도 166 및 도 168에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 상기 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 17)
실시 형태 17은 본 발명의 제11 양태 및 제 24 양태에 관한 반도체 메모리 셀에 관한 것이다. 실시 형태 17의 반도체 메모리 셀은, MIS형 다이오드(DT)의 일단과, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 게이트 영역이 공통으로 되어 있는 점이, 실시 형태 16의 반도체 메모리 셀과 상위하다.
즉, 도 170에 그 원리도를 나타낸 바와 같이, 실시 형태 17의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/ 드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제2 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(5) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(6) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은, 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)에 상당하고, 또한, 제1 접합형 트랜지스터(JF1)의 한쪽의 소스/드레인 영역에 상당하고,
제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터(JF2)의 한쪽의 소스/드레인 영역에 상당하고,
제2 트랜지스터(TR2)의 한쪽의 소스/드레인 영역은, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 상당하고, 또한 제1 접합형 트랜지스터(JF1)의 한쪽의 게이트 영역에 상당하고, 또한 제2 접합형 트랜지스터(JF2)의 한쪽의 게이트 영역에 상당하고, 또한 제3 트랜지스터(TR3)의 한쪽의 소스/드레인 영역에 상당하고,
제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 게이트 영역에 상당하고,
MIS형 다이오드(DT)의 일단은 제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역에 상당하고, MIS형 다이오드(DT)의 타단은 도전 재료로 이루어지는 전극(EL)으로 구성되고, 상기 전극(EL)은 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있다.
또한, 제1 트랜지스터(TR1)의 게이트부(G), 제2 트랜지스터(TR2)의 게이트부(G), 및 제3 트랜지스터(TR3)의 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고, 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역은 제2 접합형 트랜지스터(JF2)를 통해 제2 배선에 접속되고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역은 제1 접합형 트랜지스터(JF1) 및 다이오드(D)를 통해 기입 정보 설정선(WISL)에 접속되고, 제2 트랜지스터(TR2)의 다른 쪽의 소스/드레인 영역은 기입 정보 설정선(WISL)에 접속되고, 제1 접합형 트랜지스터(JF1)의 다른 쪽의 게이트 영역은 기입 정보 설정선(WISL)에 접속되고, MIS형 다이오드(DT)의 타단은 고저항 소자(R)를 통해 소정의 전위를 가지는 상기 배선(제3 배선)에 접속되어 있다. 그리고, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선으로 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
또, 도 172 및 도 174에 개략적인 일부 단면도를 나타낸 바와 같이, 실시 형태 17의 반도체 메모리 셀은,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(5) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(6) 정보 유지용의 MIS형 다이오드(DT)
로 이루어지고,
(a) 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 영역(SC1)과 접하고, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 제2 도전형(예를 들면, p+형)의 반도체성의, 또는, 실리사이드나 금속, 금속 화합물 등의 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 표면 영역에 형성된, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성된, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제5 영역(SC5), 및
(f) 제1 영역(SC1)과 제4 영역(SC4), 제2 영역(SC2)과 제3 영역(SC3), 및 제2 영역(SC2)과 제5 영역(SC5)을 중개하듯이 절연막을 통해 형성되고, 제1 트랜지스터(TR1)와 제2 트랜지스터(TR2)와 제3 트랜지스터(TR3)로 공유된 게이트부(G)
를 가진다.
그리고, 제1 영역(SC1)과 제2 영역(SC2)은 접하고 있지만, 도 172 또는 후술 하는 도 173에 나타낸 반도체 메모리 셀에서는, 구체적으로는, 제1 영역(SC1)의 표면 영역에 제2 영역(SC2)이 형성되어 있다. 한편, 도 174 또는 후술하는 도 175에 나타낸 반도체 메모리 셀에서는, 제2 영역(SC2)의 표면 영역에 제1 영역(SC1)이 형성되어 있다.
그리고, 제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)의 표면 영역으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 상기 표면 영역과 제4 영역(SC4)의 상기 표면 영역 사이에 끼워진, 제2 영역(SC2)의 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은 제1 영역(SC1)의 상기 표면 영역으로 구성되어 있다.
또한, 제3 트랜지스터(TR3)에 관해서는,
(C-1) 한쪽의 소스/드레인 영역은 제2 영역(SC2)의 상기 표면 영역으로 구성되고,
(C-2) 다른 쪽의 소스/드레인 영역은 제5 영역(SC5)으로 구성되고,
(C-3) 채널 형성 영역(CH3)은 제4 영역(SC4)의 상기 표면 영역으로 구성되어 있다.
또, 제1 접합형 트랜지스터(JF1)에 관해서는,
(D-1) 게이트 영역은 제3 영역(SC3), 및 상기 제3 영역(SC3)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ1)은, 제3 영역(SC3)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제1 영역(SC1)의 일부로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 상기 표면 영역으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
또, 제2 접합형 트랜지스터(JF2)에 관해서는,
(E-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(E-2) 채널 영역(CHJ2)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 일부로 구성되고,
(E-3) 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하고, 그리고, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역으로 구성되고,
(E-4) 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(F-1) 그 일단은 제5 영역(SC5)으로 구성되고,
(F-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제5 영역(SC5)과 대향하여 형성되어 있다. 와이드 갭 박막(WG)은 제5 영역(SC5)(제3 트랜지스터(TR3)의 다른 쪽의 소스/드레인 영역)의 전위와 MIS형 다이오드(DT)의 타단(전극(EL))의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료, 구체적으로는, 예를 들면, 두께 5nm 이하의 SiO2막이나 SiON막, 두께 9nm 이하의 SiN막으로 구성할 수 있다.
그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 배선(제3 배선)에 접속되어 있다. 구체적으로는, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)과 고저항 소자(R)는 일체로 형성되고, 또한 제1 도전형의 불순물을 함유하는 폴리실리콘 박막으로 이루어진다.
그리고,
(G) 게이트부(G)는 메모리 셀 선택용의 제1 배선(예를 들면, 워드선)에 접속되고,
(H) 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고,
(I) 제2 접합형 트랜지스터(JF2)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고,
(J) 제5 영역(SC5)은 제2 영역(SC2)에 접속되고,
(K) MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지 는 제3 배선에 접속되어 있다.
실시 형태 17의 반도체 메모리 셀에서는, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역에는, 제2 도전형(예를 들면, p+형)의 불순물 함유층(SC4A)이 형성되어 있다. 이에 따라, 정보의 유지 중, 예를 들면, 제1 배선의 전위를 0 볼트로 했을 때, 제3 트랜지스터(TR3)가 온 상태로 되고, MIS형 다이오드(DT)와 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)은 도통 상태에 놓여진다. 그리고, 불순물 함유층(SC4A)의 불순물 함유량을 정보의 독출 시에 가해지는 제1 배선의 전위에 의해 제3 트랜지스터(TR3)가 오프 상태로 되도록 조정한다.
또, 제1 영역(SC1)과 제3 영역(SC3)으로 pn 접합 다이오드(D)가 형성되고, 제1 영역(SC1)은 제3 영역(SC3)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
도 172에 나타낸 반도체 메모리 셀(구체적으로는, 제1 영역(SC1))은, 예를 들면 p형 반도체 기판에 형성된 제1 도전형(예를 들면, n형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다. 한편, 도 174에 나타낸 반도체 메모리 셀(구체적으로는, 제2 영역(SC2))은, 예를 들면 n형 반도체 기판에 형성된 제2 도전형(예를 들면, p형)의 웰 구조 내에 형성되어 있다. 그리고, 제2 영역(SC2)의 바로 아래에, 제1 도전형(예를 들면, n++형)의 제1 고농도 불순물 함유층(SC10)을 형성하면, 독출용 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)에 축적되는 전위 또는 전하의 증가를 도모할 수 있다.
제1 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제3 영역(SC3) 및 이 제3 영역(SC3)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ1)에서의 불순물 농도를 최적화함으로써 형성되어 있다. 또, 제2 접합형 트랜지스터(JF2)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ2)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와 채널 영역(CHJ2)에서의 불순물 농 도를 최적화함으로써 형성되어 있다.
그리고, 도 172 및 도 174에 나타낸 반도체 메모리 셀에서, 원리도를 도 169에 나타낸 바와 같이, pn 접합 다이오드(D)의 형성을 생략하고, 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역에 해당되는 제1 영역(SC1)을 제4 배선(도 172 및 도 174에는 도시하지 않음)에 접속해도 된다. 이들의 경우, 제2 배선을 비트선으로 하고, 제4 배선에 제2의 소정 전위를 가하는 구성, 또는 제4 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다. 여기에서, 도 172에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 하부에, 제4 배선으로서 기능하는 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(도시하지 않음)을 형성하면, 배선의 간소화를 도모할 수 있다.
또, 원리도를 도 171에 나타냈고, 개략적인 일부 단면도를 도 173 및 도 175에 나타낸 반도체 메모리 셀에서는, 제1 영역(SC1)의 표면 영역에 형성되고, 정류 접합을 형성하여 접하는 다이오드 구성 영역(SCD)을 추가로 가지고, 상기 다이오드 구성 영역(SCD)과 제1 영역(SC1)에 의해 다수 캐리어 다이오드(DS)가 구성되고, 제1 영역(SC1)은 상기 다이오드 구성 영역(SCD)을 통해 기입 정보 설정선(WISL)에 접속되어 있다. 이 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
이하, 도 176~도 178을 참조하여, 도 69에 나타낸 실시 형태 7의 반도체 메모리 셀을 예로 들어, 본 발명의 반도체 메모리 셀의 제조 방법을 설명한다.
[공정-300]
먼저, 공지 방법에 따라, p형 실리콘 반도체 기판(10)에 소자 분리 영역(도시하지 않음), 제1 도전형의 웰(예를 들면, n형 웰), n형 반도체의 제1 영역(SC1), 제1 도전형(예를 들면, n++형)의 제2 고농도 불순물 함유층(SC10)(도시하지 않음)이나, 절연층에 상당하는 게이트 절연막(12)을 형성한 후, 예를 들면, 불순물을 함유하는 폴리실리콘으로 이루어지고, 또, 폴리사이드 구조나 폴리메탈 구조를 가지는 게이트부(G(G1+G2))를 형성한다. 이와 같이 하여, 도 176 (A)에 나타낸 구조를 얻을 수 있다. 그리고, n형의 제1 영역(SC1)의 불순물 함유 농도를 1.0×1017/㎤로 했다. 또, 게이트부(G(G1+G2))의 게이트 길이를 0.28㎛로 했다.
[공정-310]
이어서, 레지스트 재료로 이온 주입용 마스크(20)를 형성한 후, 제2 도전형(예를 들면, p형)의 불순물을 이온 주입하여, 제1 영역(SC1)의 표면 영역에 형성되고, 또한 제2 도전형의 반도체성의 제3 영역(SC3)을 형성한다(도 176 (B) 참조). 이온 주입의 조건은, 예를 들면, 표 1과 동일하게 하면 된다.
[공정-320]
그 후, 이온 주입용 마스크(20)를 제거하고, 레지스트 재료로 이온 주입용 마스크(21)를 형성한 후, 제2 도전형(예를 들면, p형)의 불순물을 경사 이온 주입법으로 이온 주입하여, 제1 영역(SC1)과 접하고(구체적으로는, 제1 영역(SC1)의 표면 영역에 형성되고), 또한 제3 영역(SC3)과는 이간된 제2 도전형(예를 들면, p+형)의 반도체성의 제2 영역(SC2)을 형성한다. 경사 이온 주입법으로 이온 주입을 행함으로써, 게이트부(G(G1+G2))의 하방에도 제2 영역(SC2)이 형성된다(도 177 (A) 참조). 그리고, 표 2에 예시한 것과 동일한 조건인 2회의 이온 주입을 행하고, 각 이온 주입에서의 이온 입사각을 상이하게 했다. 특히, 제1회의 이온 주입에서의 이온 입사각을 60°로 설정함으로써, 게이트부(G(G1+G2)) 하방의 반도체성의 제2 영역(SC2)의 불순물 함유 농도를 높은 정밀도로 제어할 수 있다.
[공정-330]
이어서, 제1 도전형(예를 들면, n형)의 불순물을 이온 주입하고, 제2 영역(SC2)의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 반도체성의 제4 영역(SC4)을 형성한다(도 18 (B) 참조). 이온 주입의 조건을 표 3에 예시한 것과 동일하게 할 수 있다.
[공정-340]
이어서, 이온 주입용 마스크(21)를 제거하고, CVD법으로 전면에 SiO2층을 제 막하고, 이러한 SiO2층을 에칭함으로써, 게이트부(G(G1+G2)의 측벽에 사이드 월(30)을 형성한다.
[공정-350]
이어서, 레지스트 재료로 이온 주입용 마스크(22)를 형성한 후, 제1 도전형(예를 들면, n형)의 불순물을 이온 주입하고, 제4 영역(SC4)의 불순물 함유 농도를 1018~1020㎝-3 정도까지 높게 함으로써, 제4 영역(SC4)의 저(低)저항화를 도모한다(도 178 (A) 참조). 이온 주입의 조건을 표 4에 예시한 것과 동일하게 할 수 있다.
[공정-360]
그 후, 이온 주입용 마스크(22)를 제거하고, 레지스트 재료로 이온 주입용 마스크(23)를 형성한 후, 제2 도전형(예를 들면, p형)의 불순물을 이온 주입하고, 제3 영역(SC3)의 불순물 함유 농도를 1018~1020㎝-3 정도까지 높게 함으로써, 제3 영역(SC3)의 저저항화를 도모한다(도 178 (B) 참조). 이온 주입의 조건을 표 5에 예시한 것과 동일하게 할 수 있다.
이상의 이온 주입 조건에 의해, 접합형 트랜지스터(JF1)의 게이트 영역(제2 영역(SC2) 및 제3 영역(SC3)) 및 채널 영역(CHJ1)의 불순물 함유 농도는 다음의 표 7과 같이 되었다. 또, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 두께는 0.1㎛였다.
[표 7]
제2 영역(SC2) 1.5 ×1018cm-3
제3 영역(SC3) 2.1 ×1019cm-3
채널 영역(CHJ1) 5.0 ×1017cm-3
[공정-370]
그 후, 전면에 층간 절연층을 형성하고, 이어서, 패터닝한 레지스트 재료를 마스크로 하여 층간 절연층을 패터닝하고, 제2 영역(SC2)의 일부를 노출시킨다. 그리고, 노출된 제2 영역(SC2)의 표면에 와이드 갭 박막(WG)인 실리콘 산화막(SiO2막)을 형성한다. 그 후, 전면에 제1 도전형(예를 들면, n형)의 불순물을 함유하는 폴리실리콘 박막을 형성하고, 이러한 폴리실리콘 박막을 패터닝함으로써, 와이드 갭 박막(WG)과 접속된 MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)을 형성하고, 아울러, 이러한 전극(EL)으로부터 연장되는 고저항 소자(R)를 형성한다.
[공정-380]
그 후, 공지의 방법에 따라, 기입 정보 설정선, 제2 배선(예를 들면, 비트선), 제4 배선 등을 형성한다.
그리고, 반도체 메모리 셀의 제조 공정은, 상기 방법에 한정되지 않는다. 예를 들면, [공정-310]을 생략할 수 있다. [공정-320], [공정-330], [공정-350]의 순서는 임의의 순서로 할 수 있다. 게이트부나 소자 분리 영역의 형성을 [공정-370]의 후에 행해도 된다. 이온 주입의 조건도 예시이며, 적당히 변경할 수 있다.
그리고, 제2 도전형(예를 들면, p+형)을 가지는 MIS형 다이오드 구성 영역(SCDT)을 매입 플러그형으로 형성하는 경우에는, [공정-370]에서, 층간 절연층을 형성하고 그 후, 패터닝한 레지스트 재료를 이온 주입용 마스크로서 사용하고, 이온 주입에 의해 MIS형 다이오드 구성 영역(SCDT)을 형성한 후, MIS형 다이오드(DT)를 형성하면 된다.
(실시 형태 18)
실시 형태 18은 본 발명의 제5 양태 및 제25 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 179 (A)에 원리도를, 그리고 도 180 (A)에 개략적인 일부 단면도의 일예를 나타낸 바와 같이, 실시 형태 18의 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면(A1, A2)을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
도 180 (A)에 나타낸 실시 형태 18의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는, 반도체층을 사이에 두고 제1 및 제2 주면(A1, A2) 상에 각각 형성되어 있으며, 이들의 배치 관계는 수직 방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지 기판(SPS) 상에 형성된 절연 재료층(IL0)에 에워싸여져 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 도 180 (A)에 나타낸 실시 형태 18의 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제2 트랜지스터(TR2)의 게이트부(G2), 제1 트랜지스터(TR1)의 게이트부(G1)의 순으로 배치되어 있다.
그리고, 실시 형태 18의 반도체 메모리 셀은,
(a) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성된, 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성되고, 제1 영역(SC1)과 접하는, 제1 도전형과는 역의 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역에 제2 영역(SC2)과는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역에 제1 영역(SC1)과는 이간되어 형성되고, 또한 제2 영역(SC2)과 정류 접합을 형성하여 접하는, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물로 구성되는 도전성의 제4 영역(SC4),
(e) 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역에 제2 영역(SC2)과는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제5 영역(SC5),
(f) 제1 주면(A1)에 형성된 제1 절연막 상에, 제1 영역(SC1)과 제4 영역(SC4) 을 중개하듯이 형성된 제1 트랜지스터(TR1)의 게이트부(G1), 및
(g) 제2 주면(A2)에 형성된 제2 절연막 상에, 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 형성된 제2 트랜지스터(TR2)의 게이트부(G2)
를 가진다.
제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 제2 주면(A2)을 포함하는표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제3 영역(SC3)과 제2 영역(SC2)의 제2 주면(A2)을 포함하는 표면 영역 사이에 끼워진, 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제3 영역(SC3)으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제3 영역(SC3) 사이에 끼워진, 제1 영역(SC1)의 부분으로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한쪽의 소스/드레인 영역 및 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)을 구성하는 제1 영역(SC1)의 부분으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
또, MIS형 다이오드에 관해서는,
(D-1) 그 일단은 제2 영역(SC2)의 일부분으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분과 대향하여 형성되어 있다.
그리고, 제1 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3)) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3))에서의 불순물 농도와 채널 영역(CHJ1)(구체적으로는, 제1 영역(SC1))에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(워드선)에 접속되고, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되어 있다. 또, 제4 영역(SC4)은 제2 배선에 접속되고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 소정의 전위를 가지는 제3 배선에 접속되고, 제5 영역은 제4 배선에 접속되고, 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제1 영역의 부분은 제5 배선에 접속되어 있다. 그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 109Ω~1012Ω정도의 고저항 소자(R)를 통해 제3 배선에 접속되어 있다. 여기에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제5 배선에 제2의 소정 전위를 가해도 되며, 제2 배선에 제2의 소정 전위를 가하고, 제5 배선을 비트선으로 해도 된다.
실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 180 (B) 및 도 181 (A) 및 (B)에 나타냈다. 도 180 (B)에 나타낸 예에서는, 도 180 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는, 수직 방향에서 대체로 일치하고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀의 면적 축소화를 도모할 수 있다. 도 181 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제1 트랜지스터(TR1)의 게이트부(G1), 제2 트랜지스터(TR2)의 게이트부(G2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 180에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 181 (B)에 나타낸 예에서는, 도 181 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G 2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
실시 형태 18의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 또한 도182, 도 183, 도 184 및 도 185에 나타냈다. 이들 도면에 나타낸 반도체 메모리 셀의 원리도는 도 179 (B)에 나타낸 바와 같다. 도 182 (A), (B) 및 도 184 (A), (B)에 나타낸 반도체 메모리 셀은 도 180 (A), (B)에 나타낸 반도체 메모리 셀의 변형이며, 도 183 (A), (B) 및 185 (A), (B)에 나타낸 반도체 메모리 셀은 도 181 (A), (B)에 나타낸 반도체 메모리 셀의 변형이다.
이들 반도체 메모리 셀에서는, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 기입 정보 설정선(WISL)에 접속되어 있다. 그리고, 기입 정보 설정선(WISL)에 접속되어 있는 것은, 제3 영역(SC3)에 접속되어 있는 것과 등가(等價)이다. 구체적으로는, 제5 영역(SC5)과 제3 영역(SC3)과의 접속은, 예를 들면, 제3 영역(SC3)의 일부분을 반도체층의 제1 주면(A1)까지 연장시키고, 제1 영역(SC1)의 외측에서, 제5 영역(SC5)과 제3 영역(SC3)이 연장된 부분이 접하는 구조로 함으로써 얻을 수 있다. 반도체 메모리 셀을 이와 같은 구조로 함으로써, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다. 이들의 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
실시 형태 18의 반도체 메모리 셀은, 실질적으로는, 실시 형태 3에서 설명한 반도체 메모리 셀의 제조 방법과 동일한 제조 방법으로 제조할 수 있으므로, 상세한 설명은 생략한다. 그리고, 제5 영역(SC5) 및 제5 영역(SC5)에 대향하는 제3 영역(SC3) 사이의 거리(채널 영역(CHJ1)의 두께에 상당함)를 최적화하고, 또한 제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3)에서의 불순물 농도와 제1 영역(SC1)(채널 영역(CHJ1)에 상당함)에서의 불순물 농도를 최적화함으로써, 접합형 트랜지스터(JF1)를 형성할 수 있다. 또, 다음에 설명하는 각 실시 형태에서의 반도체 메모리 셀의 제조 방법도, 예를 들면, 제5 영역(SC5)이나 제6 영역(SC6)의 형성, 공통 게이트부(G+G)의 형성 등이 상이한 것을 제외하고, 실질적으로 실시 형태 3에서 설명한 반도체 메모리 셀의 제조 방법으로 제조할 수 있으므로, 상세한 설명은 생략한다.
그리고, 실시 형태 18, 또는 후술하는 실시 형태 19~실시 형태 22의 반도체 메모리 셀을 제조할 때, 제1 트랜지스터(TR1)의 게이트부(G1) 형성과, 제2 트랜지스터(TR2)의 게이트부(G2) 형성의 순서는, 제조할 반도체 메모리 셀의 구조에 따라 결정하면 된다. 또한, 제1 트랜지스터(TR1)의 게이트부(G1)의 형성과, 제2 트랜지스터(TR2)의 게이트부(G2)의 형성과, 접합형 트랜지스터(JF1)가 대향하는 각각의 게이트 영역의 형성과, 채널 영역(CHJ1)의 형성 순서도 제조할 반도체 메모리 셀의 구조에 따라 결정하면 된다.
(실시 형태 19)
실시 형태 9는 본 발명의 제6 양태 및 제26 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 108에 원리도를, 그리고 도 186 (A)에 개략적인 일부 단면도의 일예를 나타냈고, 게이트부나 각 영역의 개략적인 배치를 도 189 (A)에 나타낸 바와 같이, 실시 형태 19의 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면(A1, A2)을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1), 및
(4) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
도 186 (A)에 나타낸 실시 형태 19의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)는, 반도체층을 사이에 두고 제1 및 제2 주면(A1, A2) 상에 각각 형성되어 있으며, 이들의 배치 관계는 수직 방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지 기판(SPS) 상에 형 성된 절연 재료층(IL0)에 에워싸여져 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 도 186 (A)에 나타낸 실시 형태 19의 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제2 트랜지스터(TR2)의 게이트부(G2), 제1 트랜지스터(TR1)의 게이트부(G1)의 순으로 배치되어 있다. 그리고, 도 189 (A)에서는, 게이트부(G2) 및 제3 영역(SC3)의 도시는 생략했다.
그리고, 실시 형태 19의 반도체 메모리 셀은,
(a) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성된, 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성되고, 제1 영역(SC1)과 접하는, 제1 도전형과는 역의 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역에 제2 영역(SC2)과는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제3 영역(SC3),
(d) 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역에 제1 영역(SC1)과는 이간되어 형성되고, 또한 제2 영역(SC2)과 정류 접합을 형성하여 접하는, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물로 구성되는 도전성의 제4 영역(SC4),
(e) 제4 영역(SC4)의 표면 영역에 형성되고, 또한 제4 영역(SC4)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제5 영역(SC5),
(f) 제1 주면(A1)에 형성된 제1 절연막 상에, 제1 영역(SC1)과 제4 영역(SC4)을 중개하듯이 형성된 제1 트랜지스터(TR1)의 게이트부(G1), 및
(g) 제2 주면(A2)에 형성된 제2 절연막 상에, 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 형성된 제2 트랜지스터(TR2)의 게이트부(G2)
를 가진다.
제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 상기 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 제2 주면(A2)을 포함하는표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제3 영역(SC3)과 제2 영역(SC2)의 제2 주면(A2)을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제2 영역(SC2)의 상기 부분 사이에 끼워진, 제4 영역(SC4)의 부분으로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
그리고, 접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2))에서의 불순물 농도와 채널 영역(CHJ1)(제4 영역(SC4))에서의 불순물 농도를 최적화함으로써 형성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(D-1) 그 일단은 제2 영역(SC2)의 일부분으로 구성되고,
(D-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분과 대향하여 형성되어 있다.
그리고, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(워드선)에 접속되고, 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고, MIS형 다이오드의 타단을 구성하는 전극(EL)은 소정의 전위를 가지는 배선에 상당하는 제3 배선에 접속되고, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되어 있다. 또, 제5 영역(SC5)은 제4 배선에 접속되고, 제1 영역(SC1)은 제5 배선에 접속되어 있다. 그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 109Ω~1012Ω정도의 고저항 소자(R)를 통해 제3 배선에 접속되어 있다. 여기에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제5 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제5 배선을 비트선으로 해도 된다.
실시 형태 19의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 186 (B) 및 도 187 (A) 및 (B)에 나타냈다. 도 186 (B)에 나타낸 예에서는, 도 186 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는, 수직 방향에서 대체로 일치하고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀의 면적 축소화를 도모할 수 있다. 도 187 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제1 트랜지스터(TR1)의 게이트부(G1), 제2 트랜지스터(TR2)의 게이트부(G2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 186에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 187 (B)에 나타낸 예에서는, 도 187 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G 2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
실시 형태 19의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 또한 도188, 도 190에 나타냈다. 또, 도 188 (A)에 나타낸 반도체 메모리 셀에서의 게이트부나 각 영역의 개략적인 배치도를 도 189 (B)에 나타냈지만, 도 189 (B)에서는 게이트부(G2) 및 제3 영역(SC3)의 도시를 생략했다. 이들 도면에 나타낸 반도체 메모리 셀의 원리도는 도 112에 나타낸 바와 같다. 즉, 이들 반도체 메모리 셀에서는, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 제2 영역(SC2)에 접속되어 있다. 구체적으로는, 제5 영역(SC5)과 제2 영역(SC2)과의 접속은, 예를 들면, 제2 영역(SC2)의 일부분을 반도체층의 제1 주면(A1)까지 연장시키고, 제4 영역(SC4)의 외측에서, 제5 영역(SC5)과 제2 영역(SC2)이 연장된 부분이 접하는 구조로 함으로써 얻을 수 있다. 반도체 메모리 셀을 이와 같은 구조로 함으로써, 반도체 메모리 셀의 배선 구조의 간소화를 도모할 수 있다. 여기에서, 도 188 (A), (B)에 나타낸 반도체 메모리 셀은 도 186 (A), (B)에 나타낸 반도체 메모리 셀의 변형이며, 도 190 (A), (B)에 나타낸 반도체 메모리 셀은 도 187 (A), (B)에 나타낸 반도체 메모리 셀의 변형이다. 이들의 경우, 제2 배선을 비트선으로 하는 구성, 또는 기입 정보 설정선(WISL)을 비트선과 겸용시키고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
(실시 형태 20)
실시 형태 20은 본 발명의 제27 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 191에 원리도를, 그리고 도 192 (A)에 개략적인 일부 단면도의 일예를 나타낸 바와 같이, 실시 형태 20의 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면(A1, A2)을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(4) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
즉, 실시 형태 20의 반도체 메모리 셀은, 실시 형태 19에서 설명한 본 발명의 제26 양태에 관한 반도체 메모리 셀의 구조에, 반도체성 또는 도전성의 제6 영역(SC6)이 추가로 형성되고, 전류 제어용의 제2 접합형 트랜지스터(JF2)가 부가된 구조를 가진다. 구체적으로는, 실시 형태 20에서는, 제4 영역(SC4)의 표면 영역에 형성되고, 또한 제4 영역(SC4)과 정류 접합을 형성하여 접하는 반도체성 또는 도전성의 제6 영역(SC6)이 형성되어 있다.
도 192 (A)에 나타낸 실시 형태 20의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2) 배치 관계는 수직 방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지 기판(SPS) 상에 형성된 절연 재료층(IL0)에 에워싸여져 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 도 192 (A)에 나타낸 실시 형태 20의 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제2 트랜지스터(TR2)의 게이트부(G2), 제1 트랜지스터(TR1)의 게이트부(G1)의 순으로 배치되어 있다.
그리고, 실시 형태 19의 반도체 메모리 셀은,
(a) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 상기 반도체층에 형성된, 제1 도전형(예를 들면, n형)을 가지는 반도체성의 제1 영역(SC1),
(b) 제1 주면(A1)으로부터 제2 주면(A2)에 걸쳐 반도체층에 형성되고, 제1 영역(SC1)과 접하는, 제1 도전형과는 역의 제2 도전형(예를 들면, p+형)을 가지는 반도체성의 제2 영역(SC2),
(c) 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역에 제2 영역(SC2)과는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등의 도전성으로 구성된 제3 영역(SC3),
(d) 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역에 제1 영역(SC1)과는 이간되어 형성되고, 또한 제2 영역(SC2)과 정류 접합을 형성하여 접하는, 제1 도전형(예를 들면, n+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제4 영역(SC4),
(e) 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역에 제2 영역(SC2)과 는 이간되어 형성되고, 또한 제1 영역(SC1)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나 금속, 금속 화합물 등으로 구성된 도전성의 제5 영역(SC5),
(f) 제4 영역(SC4)의 표면 영역에 형성되고, 또한 제4 영역(SC4)과 정류 접합을 형성하여 접하는, 제2 도전형(예를 들면, p+형)을 가지는 반도체성의, 또는 실리사이드나, 금속, 금속 화합물 등으로 구성된 도전성의 제6 영역(SC6),
(g) 제1 주면(A1)에 형성된 제1 절연막 상에, 제1 영역(SC1)과 제4 영역(SC4)을 중개하듯이 형성된 제1 트랜지스터(TR1)의 게이트부(G1), 및
(h) 제2 주면(A2)에 형성된 제2 절연막 상에, 제2 영역(SC2)과 제3 영역(SC3)을 중개하듯이 형성된 제2 트랜지스터(TR2)의 게이트부(G2)
를 가진다.
제1 트랜지스터(TR1)에 관해서는,
(A-1) 한쪽의 소스/드레인 영역은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되고,
(A-2) 다른 쪽의 소스/드레인 영역은, 제4 영역(SC4)으로 구성되고,
(A-3) 채널 형성 영역(CH1)은, 제1 영역(SC1)의 제1 주면(A1)을 포함하는 상 기 표면 영역과 제4 영역(SC4) 사이에 끼워진, 제2 영역(SC2)의 제1 주면(A1)을 포함하는 표면 영역으로 구성되어 있다.
또, 제2 트랜지스터(TR2)에 관해서는,
(B-1) 한쪽의 소스/드레인 영역은, 제2 영역(SC2)의 제2 주면(A2)을 포함하는표면 영역으로 구성되고,
(B-2) 다른 쪽의 소스/드레인 영역은, 제3 영역(SC3)으로 구성되고,
(B-3) 채널 형성 영역(CH2)은, 제3 영역(SC3)과 제2 영역(SC2)의 제2 주면(A2)을 포함하는 상기 표면 영역 사이에 끼워진, 제1 영역(SC1)의 제2 주면(A2)을 포함하는 표면 영역으로 구성되어 있다.
또한, 접합형 트랜지스터(JF1)에 관해서는,
(C-1) 게이트 영역은 제5 영역(SC5), 및 상기 제5 영역(SC5)과 대향하는 제3 영역(SC3)으로 구성되고,
(C-2) 채널 영역(CHJ1)은, 제5 영역(SC5)과 제3 영역(SC3) 사이에 끼워진, 제1 영역(SC1)의 부분으로 구성되고,
(C-3) 한쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 한 쪽의 소스/드 레인 영역 및 제2 트랜지스터(TR2)의 채널 형성 영역(CH2)을 구성하는 제1 영역(SC1)의 부분으로 구성되고,
(C-4) 다른 쪽의 소스/드레인 영역은, 제1 접합형 트랜지스터(JF1)의 채널 영역(CHJ1)의 타단으로부터 연장되는 제1 영역(SC1)의 부분으로 구성되어 있다.
제2 접합형 트랜지스터(JF2)에 관해서는,
(D-1) 게이트 영역은 제6 영역(SC6), 및 상기 제6 영역(SC6)과 대향하는 제2 영역(SC2)의 부분으로 구성되고,
(D-2) 채널 영역(CHJ2)은, 제6 영역(SC6)과 제2 영역(SC2)의 부분 사이에 끼워진, 제4 영역(SC4)의 부분으로 구성되고,
(D-3) 한쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 일단으로부터 연장되고, 또한 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분으로 구성되고,
(D-4) 다른 쪽의 소스/드레인 영역은, 제2 접합형 트랜지스터(JF2)의 채널 영역(CHJ2)의 타단으로부터 연장되는 제4 영역(SC4)의 부분으로 구성되어 있다.
그리고, 전류 제어용의 접합형 트랜지스터(JF1, JF2)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3), 및 제6 영역(SC6) 및 이 제6 영역(SC6)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1, CHJ2)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3), 및 제6 영역(SC 6) 및 이 제6 영역(SC6)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와, 채널 영역(CHJ1, CHJ2)(제1 영역(SC1) 및 제4 영역(SC4))에서의 불순물 농도를 최적화함으로써 형성되어 있다.
또, MIS형 다이오드(DT)에 관해서는,
(E-1) 그 일단은 제2 영역(SC2)의 일부분으로 구성되고,
(E-2) 그 타단을 구성하는 전극(EL)은, 와이드 갭 박막(WG)을 통해, MIS형 다이오드(DT)의 일단을 구성하는 제2 영역(SC2)의 상기 일부분과 대향하여 형성되어 있다.
그리고, 제1 트랜지스터(TR1)의 게이트부(G1) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(워드선)에 접속되고, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되어 있다. 또, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고, MIS 형 다이오드의 타단을 구성하는 전극(EL)은 소정의 전위를 가지는 제3 배선에 접속되고, 제5 영역(SC5) 및 제6 영역(SC6)은 제4 배선에 접속되고, 제1 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제1 영역(SC1)의 부분은 제5 배선에 접속되어 있다. 그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 109Ω~1012Ω정도의 고저항 소자(R)를 통해 제3 배선에 접속되어 있다. 여기에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제5 배선에 제2의 소정 전위를 가해도 되고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제5 배선을 비트선으로 해도 된다.
실시 형태 20의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 192 (B) 및 도 193 (A) 및 (B)에 나타냈다. 도 192 (B)에 나타낸 예에서는, 도 192 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는, 수직 방향에서 대체로 일치하고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀의 면적 축소화를 도모할 수 있다. 도 193 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제1 트랜지스터(TR1)의 게이트부(G1), 제2 트랜지스터(TR2)의 게이트부(G2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 192에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 193 (B)에 나타낸 예에서는, 도 193 (A)에 나타낸 예와 달리, 제1 트랜지스터(TR1)의 게이트부(G1)와 제2 트랜지스터(TR2)의 게이트부(G 2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
실시 형태 20의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 또한 도195~도 198에 나타내고, 이들 반도체 메모리 셀에서의 원리도를 도 194에 나타냈다. 이들 반도체 메모리 셀에서는, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 기입 정보 설정선(WISL)에 접속되고, 제6 영역(SC6)은 제4 배선에 접속되는 대신에, 제2 영역(SC2)에 접속되어 있다. 그리고, 기입 정보 설정선(WISL)에 접속되어 있는 것은, 제3 영역(SC3)에 접속되어 있는 것과 등가이다. 제5 영역(SC5)과 기입 정보 설정선(WISL)과의 접속(제5 영역(SC5)과 제3 영역(SC3)과의 접속)은, 실시 형태 18에서 설명한 방법으로 행할 수 있다. 또, 제6 영역(SC6)과 제2 영역(SC2)과의 접속은, 실시 형태 19에서 설명한 제5 영역(SC5)과 제2 영역(SC2)과의 접속 방법과 동일한 방법으로 행할 수 있다. 그리고, 도 195 (A), (B) 및 도 196 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조는, 도 192 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조와 기본적으로 동일하고, 도 197 (A), (B) 및 도 198 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조는, 도 193 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조와 기본적으로는 동일하므로, 상세한 설명은 생략한다. 그리고, 제4 영역(SC4)에 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제5 배선에 제2의 소정 전위를 가해도 되고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제5 배선을 비트선으로 해도 된다.
(실시 형태 21)
실시 형태 21은 본 발명의 제28 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 132의 원리도를, 그리고 도 199 (A)에 개략적인 일부 단면도의 일예를 나타내고, 게이트부나 각 영역의 개략적인 배치도를 도 199 (B)에 나타낸 바와 같이, 실시 형태 21의 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면(A1, A2)을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G3)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 접합형 트랜지스터(JF1), 및
(5) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
즉, 실시 형태 21의 반도체 메모리 셀은, 실시 형태 19에서 설명한 본 발명의 제26 양태에 관한 반도체 메모리 셀의 구조와 유사한 구조에서, 제2 도전형을 가지는 전류 제어용의 제3 트랜지스터(TR3)가 부가되어 있다. 그리고, 도 199 (B)에서, 게이트부(G2) 및 제3 영역(SC3)의 도시는 생략했다.
도 199 (A)에 나타낸 실시 형태 21의 반도체 메모리 셀에서는, 제1 트랜지스터(TR1)와 제3 트랜지스터(TR3)로 공통의 게이트부(G1+C3)(이하, 공통 게이트부(G1+G3)라고 부르는 경우가 있음)와 제2 트랜지스터(TR2)의 게이트부(G 2) 배치 관계는 수직 방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지 기판(SPS) 상에 형성된 절연 재료층(IL0)에 에워싸여져 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 도 199 (A)에 나타낸 실시 형태 21의 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제2 트랜지스터(TR2)의 게이트부(G2), 공통 게이트부(G1+G3)의 순으로 배치되어 있다.
그리고, 실시 형태 21의 반도체 메모리 셀에서는, 제1 영역(SC1), 제2 영역(SC2), 제3 영역(SC3), 제4 영역(SC4) 및 제5 영역(SC5)의 배치는 실시 형태 19의 반도체 메모리 셀과 동일하다.
또, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2) 및 접합형 트랜지스터(JF1)의 구조도, 실시 형태 19에서 설명한 반도체 메모리 셀의 구조와 동일하다. 실시 형태 21의 반도체 메모리 셀이 실시 형태 19의 반도체 메모리 셀과 상위한 점은, 제1 주면(A1)에 형성된 제1 절연막 상에, 제1 영역(SC1)과 제4 영역(SC4), 및 제2 영역(SC2)과 제5 영역(SC5)을 중개하듯이 형성된 제1 트랜지스터(TR1) 및 제3 트랜지스터(TR3)로 공통 게이트부(G1+G3)가 형성되어 있는 점에 있다. 즉, 공통 게이트부(G1+G3)가 제4 영역(SC4)의 표면 영역의 단부(端部)까지 연장된 구조를 가지고, 제5 영역(SC5)을 자기 정합(自己整合)적으로 형성할 수 있다.
그리고, 제3 트랜지스터(TR3)에 관해서는, 한쪽의 소스/드레인 영역은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)으로 구성되고, 다른 쪽의 소스/드레인 영역 은 제5 영역(SC5)으로 구성되고, 채널 형성 영역(CH3)은 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역으로 구성되어 있다.
접합형 트랜지스터(JF1)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와, 채널 영역(CHJ1)(제4 영역(SC4))에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 공통 게이트부(G1+G3) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(워드선)에 접속되어 있다. 또, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고, 접합형 트랜지스터(JF1)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고, MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되고, 제1 영역(SC1)은 제4 배선에 접속되어 있다. 그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 109Ω~1012Ω정도의 고저항 소자(R)를 통해 제3 배선에 접속되어 있다. 여기에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제4 배선에 제2의 소정 전위를 가해도 되고, 제4 영역(SC4)이 접속된 제2 배 선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제5 배선을 비트선으로 해도 된다.
실시 형태 21의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 200 및 도 201 (A) 및 (B)에 나타냈다. 도 200에 나타낸 예에서는, 도 199 (A)에 나타낸 예와 달리, 공통 게이트부(G1+G3)와 제2 트랜지스터(TR2)의 게이트부(G 2)의 배치 관계는, 수직 방향에서 대체로 일치하고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀의 면적 축소화를 도모할 수 있다. 도 201 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 공통 게이트부(G1+G3), 제2 트랜지스터(TR2)의 게이트부(G2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 199 (A)나 도 200에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 201 (B)에 나타낸 예에서는, 도 201 (A)에 나타낸 예와 달리, 공통 게이트부(G1+G3)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
(실시 형태 22)
실시 형태 22는 본 발명의 제29 양태에 관한 반도체 메모리 셀에 관한 것이다. 도 202에 원리도를, 그리고 도 203 (A)에 개략적인 일부 단면도의 일예를 나타낸 바와 같이, 실시 형태 2의 반도체 메모리 셀은,
제1 및 제2의 대향하는 2개의 주면(A1, A2)을 가지는 반도체층을 구비하고,
(1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH1), 및 상기 채널 형성 영역(CH1)과 용량 결합한 게이트부(G1)를 가지는 제1 도전형(예를 들면, n 채널형)의 독출용 제1 트랜지스터(TR1),
(2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH2), 및 상기 채널 형성 영역 (CH2)과 용량 결합한 게이트부(G2)를 가지는 제2 도전형(예를 들면, p 채널형)의 스위치용 제2 트랜지스터(TR2),
(3) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역(CH3), 및 상기 채널 형성 영역 (CH3)과 용량 결합한 게이트부(G3)를 가지는 제2 도전형(예를 들면, p 채널형)의 전류 제어용 제3 트랜지스터(TR3),
(4) 소스/드레인 영역, 채널 영역(CHJ1) 및 게이트 영역을 가지는 전류 제어용의 제1 접합형 트랜지스터(JF1),
(5) 소스/드레인 영역, 채널 영역(CHJ2) 및 게이트 영역을 가지는 전류 제어용의 제2 접합형 트랜지스터(JF2), 및
(6) 정보 유지용의 MIS형 다이오드(DT)
로 이루어진다.
즉, 실시 형태 22의 반도체 메모리 셀은, 실시 형태 20에서 설명한 본 발명의 제27 양태에 관한 반도체 메모리 셀의 구조와, 실시 형태 21에서 설명한 본 발명의 제28 양태에 관한 반도체 메모리 셀의 구조를 조합한 구조를 가진다. 즉, 본 발명의 제26 양태에 관한 반도체 메모리 셀의 구조에, 반도체성 또는 도전성의 제6 영역(SC6)이 추가로 형성되고, 전류 제어용의 제2 접합형 트랜지스터(JF2)가 부가되고, 또한 제2 도전형을 가지는 전류 제어용의 제3 트랜지스터(TR3)가 부가되어 있다.
도 203 (A)에 나타낸 실시 형태 22의 반도체 메모리 셀에서는, 공통의 게이트부(G1+C3)와 제2 트랜지스터(TR2)의 게이트부(G2) 배치 관계는 수직 방향에서 약간 어긋나 있다. 또, 반도체 메모리 셀은 지지 기판(SPS) 상에 형성된 절연 재료층(IL0)에 에워싸여져 형성되어 있는, 이른바 SOI 구조를 가진다. 그리고, 도 203 (A)에 나타낸 실시 형태 22의 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 제2 트랜지스터(TR2)의 게이트부(G2), 공통 게이트부(G1+G3)의 순으로 배치되어 있다.
그리고, 실시 형태 22의 반도체 메모리 셀에서는, 제1 영역(SC1), 제2 영역(SC2), 제3 영역(SC3), 제4 영역(SC4), 제5 영역(SC5) 및 제6 영역(SC6)의 배치 는 실시 형태 20의 반도체 메모리 셀과 동일하다.
또, 제1 트랜지스터(TR1), 제2 트랜지스터(TR2), 제1 접합형 트랜지스터(JF1) 및 제2 접합형 트랜지스터(JF2)의 구조도, 실시 형태 20에서 설명한 반도체 메모리 셀의 구조와 동일하다. 실시 형태 22의 반도체 메모리 셀이 실시 형태 20의 반도체 메모리 셀과 상위한 점은, 제1 주면(A1)에 형성된 제1 절연막 상에, 제1 영역(SC1)과 제4 영역(SC4), 및 제2 영역(SC2)과 제5 영역(SC5)을 중개하듯이 형성된 제1 트랜지스터(TR1)와 제3 트랜지스터(TR3)로 공통 게이트부(G1+G3)가 형성되어 있는 점에 있다. 또, 제6 영역(SC6)이 제4 배선에 접속되어 있지 않은 점도 상위하다.
제3 트랜지스터(TR3)에 관해서는, 실시 형태 21에서 설명한 것과 동일하게, 한쪽의 소스/드레인 영역은 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)으로 구성되고, 다른 쪽의 소스/드레인 영역은 제6 영역(SC6)으로 구성되고, 채널 형성 영역(CH3)은 제1 트랜지스터(TR1)의 다른 쪽의 소스/드레인 영역으로 구성되어 있다.
그리고, 전류 제어용의 접합형 트랜지스터(JF1, JF2)는, ① 대향하는 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3), 및 제6 영역(SC6) 및 이 제6 영역(SC6)에 대향하는 제2 영역(SC2)의 부분) 사이의 거리(채널 영역(CHJ1, CHJ2)의 두께)를 최적화하고, 또한, ② 대향하는 각각의 게이트 영역(제5 영역(SC5) 및 이 제5 영역(SC5)에 대향하는 제3 영역(SC3), 및 제6 영역(SC 6) 및 이 제6 영역(SC6)에 대향하는 제2 영역(SC2)의 부분)에서의 불순물 농도와, 채널 영역(CHJ1, CHJ2)(제1 영역(SC1) 및 제4 영역(SC4))에서의 불순물 농도를 최적화함으로써 형성되어 있다.
그리고, 공통 게이트부(G1+G3) 및 제2 트랜지스터(TR2)의 게이트부(G2)는 메모리 셀 선택용의 제1 배선(워드선)에 접속되어 있다. 또, 제3 영역(SC3)은 기입 정보 설정선(WISL)에 접속되고, 제2 접합형 트랜지스터(JF2)의 다른 쪽의 소스/드레인 영역을 구성하는 제4 영역(SC4)의 부분은 제2 배선에 접속되고, MIS형 다이오드의 타단을 구성하는 전극은 소정의 전위를 가지는 제3 배선에 접속되고, 제5 영역(SC5)은 제4 배선에 접속되어 있다. 그리고, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은 109Ω~1012Ω정도의 고저항 소자(R)를 통해 제3 배선에 접속되어 있다. 여기에서, 제4 영역(SC4)이 접속된 제2 배선을 비트선으로 하고, 제1 영역(SC1)이 접속된 제5 배선에 제2의 소정 전위를 가해도 되고, 제4 영역(SC4)이 접속된 제2 배선에 제2의 소정 전위를 가하고, 제1 영역(SC1)이 접속된 제5 배선을 비트선으로 해도 된다.
실시 형태 22의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를, 도 203 (B) 및 도 204 (A) 및 (B)에 나타냈다. 도 203 (B)에 나타낸 예에서는, 도 203 (A)에 나타낸 예와 달리, 공통 게이트부(G1+G3)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는, 수직 방향에서 대체로 일치하고 있다. 이와 같은 구조로 함으로써, 반도체 메모리 셀의 면적 축소화를 도모할 수 있다. 도 204 (A) 및 (B)에 나타낸 반도체 메모리 셀에서는, 아래로부터 지지 기판(SPS), 층간 절연층(IL1), 공통 게이트부(G1+G3), 제2 트랜지스터(TR2)의 게이트부(G2)의 순으로 배치되어 있다. 그리고, 각 영역의 상하 위치 관계는 도 203에 나타낸 반도체 메모리 셀에서의 각 영역의 상하 위치 관계와 역으로 되어 있다. 도 204 (B)에 나타낸 예에서는, 도 204 (A)에 나타낸 예와 달리, 공통 게이트부(G1+G3)와 제2 트랜지스터(TR2)의 게이트부(G2)의 배치 관계는 수직 방향에서 대체로 일치되고 있다.
실시 형태 22의 반도체 메모리 셀의 변형예의 개략적인 일부 단면도를 도206~도 209에 나타내고, 원리도를 도 205에 나타냈다. 이들 반도체 메모리 셀에서는, 도 203 (A)에 나타낸 반도체 메모리 셀과 달리, 제5 영역(SC5)은 제4 배선에 접속되는 대신에, 기입 정보 설정선(WISL)에 접속되어 있다. 그리고, 기입 정보 설정선(WISL)에 접속되어 있는 것은, 제3 영역(SC3)에 접속되어 있는 것과 등가이다. 그리고, 도 206 (A), (B) 및 도 207 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조는, 기본적으로는, 도 203 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조와 동일하며, 도 208 (A), (B) 및 도 209 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조는, 기본적으로는, 도 204 (A), (B)의 각각에 나타낸 반도체 메모리 셀의 구조와 동일하므로, 상세한 설명은 생략한다. 이 경우에도, 제2 배선을 비트선으로 하고, 제5 배선에 제2의 소정 전위를 가하는 구성, 또는 제5 배선을 비트선으로 하고, 제2 배선에 제2의 소정 전위를 가하는 구성으로 하는 것이 바람직하다.
실시 형태 22의 반도체 메모리 셀에서는, 제3 트랜지스터(TR3)의 채널 형성 영역(CH3)을 구성하는 제4 영역(SC4)의 상기 표면 영역에, 제2 도전형(예를 들면, p+형)의 불순물 함유층을 형성하면, 정보의 유지 중, 예를 들면, 제1 배선의 전위를 0 볼트로 했을 때, 제3 트랜지스터(TR3)가 온 상태로 되고, MIS형 다이오드(DT)와 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)은 도통 상태에 놓여진다. 그리고, 불순물 함유층의 불순물 함유량을 정보의 독출 시에 가해지는 제1 배선의 전위에 의해 제3 트랜지스터(TR3)가 오프 상태로 되도록 조정한다.
다음에, 실시 형태 5의 반도체 메모리 셀의 동작을 설명하지만, 그 밖의 실시 형태의 반도체 메모리 셀의 동작 원리도, 실질적으로 동일하다. 그리고, 기입 정보 설정선이 제2 배선(예를 들면, 비트선)을 겸용하고 있는 경우에는, 다음의 설명에서, 원칙적으로, 기입 정보 설정선을 제2 배선(예를 들면, 비트선)과 바꾸어 읽으면 된다.
기입 시, 각 부위에서의 전위를 다음의 표 8과 같이 한다.
[표 8]
메모리 셀 선택용의 제1 배선: VW
기입 정보 설정선
"0"(제1 정보)의 기입 시: V0(제1 전위)
"1"(제2 정보)의 기입 시: V1(제2 전위)
또, 독출 시의 각 부위에서의 전위를 다음의 표 9와 같이 한다. 그리고, 이 때, 기입 정보 설정선과 제2 배선이 별개로 형성되어 있는 경우에는, 기입 정보 설정선에는 0 전위를 포함하는 소정의 전위가 부여되어 있다.
[표 9]
메모리 셀 선택용의 제1 배선(예를 들면, 워드선): VR
제2 배선(예를 들면, 비트선): V2
또한, MIS형 다이오드(DT)의 타단을 구성하는 전극(EL)은, 소정의 전위를 가지는 배선(제3 배선)에 접속되어 있지만, 이러한 소정의 전위를 VDD로 한다. 그리고, 제1 도전형을 n형으로 하고, 제2 도전형을 p형으로 하는 경우에는, VDD는 네거티브의 값이다.
독출 시, 게이트부(G1)에서 본 제1 트랜지스터(TR1)의 임계값을 다음의 표 10과 같이 한다. 또, 제1 트랜지스터(TR1)에서의 전위의 관계를 표 10과 같이 설정한다. 그리고, "0"(제1 정보)의 독출 시와, "1"(제2 정보)의 독출 시에서는, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 전위가 상이하다. 이 영향을 받아, "0"의 독출 시, 및 "1"의 독출 시에서, 게이트부(G1)에서 본 제1 트랜지스터(TR1)의 임계값이 변화한다. 그리고, 전류 제어용의 접합형 트랜지스터(JF1)의 온/오프 전류비(電流比)가 큰 경우에는, ｜VR｜≥｜VTH_11｜에서도, 오독출(誤讀出) 없이 독출을 행할 수 있다.
[표 10]
"0"(제1 정보)의 독출 시: VTH_0
"1"(제2 정보)의 독출 시: VTH-1
｜VTH_1｜＞｜VR｜＞｜VTH_0｜
[정보의 기입 시]
"0"(제1 정보이며, 기입 정보 설정선의 전위: V0) 또는 "1"(제2 정보이며, 기입 정보 설정선의 전위: V1)의 정보 기입 시, 제1 배선의 전위를 VW(＜0)로 한다. 그 결과, 제2 트랜지스터(TR2)의 게이트부(G2)의 전위도 VW(＜0)로 된다. 따라서, 제2 트랜지스터(TR2)는 온의 상태이다. 그러므로, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 전위는 제1 전위인 V0("0"의 정보인 경우) 또는 제2 전위인 V1("1"의 정보인 경우)이 된다. 따라서, MIS형 다이오드(DT)의 일단의 전위도 V0("0"의 정보인 경우) 또는 V1("1"의 정보인 경우)로 된다.
그런데, 제2 영역(SC2)과 제1 영역(SC1)과의 접합 역바이어스 리크 전류보다 와이드 갭 박막(WG)을 흐르는 전류가 크면, 제1 영역(SC1)은 MIS형 다이오드(DT)의 타단의 방향으로 풀업(pull-up)된 상태에서 정상 상태(定常狀態)로 되어 있다. 와이드 갭 박막(WG)이 3nm 정도 두께의 SiO2막이나 SiON막으로 이루어지는 경우, VDD와 제1 영역(SC1)의 전위와의 차의 절대치가 2 볼트 이상(다음에 설명하는 캐리어 증배의 필요성에서는 2.5 볼트 이상)이면, 이 상태가 실현된다.
MIS형 다이오드(DT)의 일단의 전위가 제1 전위인 V0("0"의 정보인 경우)이고, ｜VDD-V0｜의 값이 예를 들면 2.5 볼트 이상인 경우에는, MIS형 다이오드(DT)의 타단을 구성하는 전극으로부터 와이드 갭 박막(WG) 내를 전자가 터널 효과(다이렉트 터널 현상 또는 파울러 놀드하임(Fowler-Nordheim) 터널 현상)에 따라 흘러, 즉 터널 전류가 흘러, 제1 영역(SC1)의 표면에 전자가 주입된다. 주입된 전자가 제1 영역(SC1)의 전도대(傳導帶)로부터 보아 제1 영역(SC1)의 에너지 갭 상당보다 더욱 높은 에너지를 가지고 있는 경우에는, 캐리어 증배가 일어나, 전자 정공쌍(electron- hole pairs)이 생성된다. 실시 형태 5에서는, 제1 영역(SC1)은 p형이므로, 정공이 제1 영역(SC1)의 일부분(제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부)에 축적되어, 제2 트랜지스터(TR2)가 오프로 된 후에도, 제1 영역(SC1)은 제1 전위인 V0 또는 그 근방의 전위로 유지된다. 그리고, MIS형 다이오드(DT)를 구성하는 전극(EL)으로부터의 전자 주입이 계속되는 결과, 캐리어 증배가 계속된다. 즉, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 전위는 대략 제1 전위(≒V0)로 계속 유지된다. 제1 영역(SC1)이 p형 불순물을 함유하는 실리콘으로 구성되고, MIS형 다이오드(DT)의 전극(EL)이 n형 불순물을 함유하는 폴리실리콘 박막으로 구성되어 있는 경우에는, 이상의 현상은 ｜VDD-V0｜의 값이 2.5 볼트 이상인 경우에 발생한다. 그리고, 정공의 축적이 진행되면, 경우에 따라서는, 제1 트랜지스터(TR1)의 도전형이 n형인 경우, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 전위는 V0보다 0.1~0.2 볼트 정도 높아지는 경우가 있다.
한편, MIS형 다이오드(DT)의 일단의 전위가 제2 전위인 V1("1"인 정보의 경우)이고, ｜VDD-V1｜의 값이 제1 영역(SC1)을 구성하는 재료의 밴드 갭 이하인 경우에는, 캐리어 증배가 발생하지 않는다. 그리고, 실제로는, ｜VDD-V1｜의 값이 제1 영역(SC1)을 구성하는 재료의 밴드 갭+0.5 볼트 정도라도, 캐리어 증배는 발생하지 않 는다. 그 결과, 제2 영역(SC2)과 제1 영역(SC1)과의 사이의 접합 리크 전류는, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 연장부의 다수 캐리어(정공)가 와이드 갭 박막(WG)을 통해 터널 천이에 의해 전극(EL)으로 천이됨으로써 보상되고, 제1 영역(SC1)의 전위는 제2 전위인 V1로 유지된다. 즉, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)은 제2 전위(V1)로 계속 유지된다.
정보의 기입 시, 제1 트랜지스터(TR1)의 게이트부(G1)의 전위는 VW(＜0)이다. 따라서, 제1 트랜지스터(TR1)는 오프 상태이다. 이렇게 하여, "0" 또는 "1"의 정보 기입 시, 제1 트랜지스터(TR1)의 채널 형성 영역(CH1)의 전위는, V0("0"의 정보인 경우), 또는 V1("1"의 정보인 경우)로 되며, 이 상태는 정보의 독출 시까지 계속 유지된다.
정보 기입 후, 독출 전의 정보 유지 상태에서는, 제1 트랜지스터(TR1) 및 제2 트랜지스터(TR2)가 도통되지 않도록, 각 트랜지스터의 각 부분에서의 전위를 설정한다. 이를 위해서는, 예를 들면, 제1 배선의 전위를 0(V)으로 하고, 기입 정보 설정선의 전위를 V1로 하면 된다.
[정보 독출 시]
"0" 또는 "1"의 정보 독출 시, 제1 배선의 전위는 VR(＞0)이다. 그 결과, 제2 트랜지스터(TR2)의 게이트부(G2)의 전위는 VR(＞0)이 되고, 제2 트랜지스터(TR 2)는 오프 상태이다.
제1 트랜지스터(TR1)의 게이트부(G1)의 전위는 VR(＞0)이다. 또, 게이트부(G1)로부터 본 제1 트랜지스터(TR1)의 임계값은, VTH_0 또는 V TH_1이다. 이 제1 트랜지스터(TR1)의 임계값은 채널 형성 영역(CH1)의 전위 상태에 의존한다. 이들 전위의 사이에는,
｜VTH_1｜＞｜VR｜＞｜VTH_0｜
라고 하는 관계가 있다. 따라서, 축적된 정보가 "0"인 경우, 제1 트랜지스터(TR1)는 온 상태로 된다. 또, 축적된 정보가 "1"인 경우, 제1 트랜지스터(TR1)는 오프 상태로 된다. 단, 전류 제어용의 접합형 트랜지스터(JF1)의 온/오프 전류비가 큰 경우에는, ｜VR｜≥｜VTH_11｜에서도, 오독출 없이 독출을 행할 수 있다.
또한, 전류 제어용의 접합형 트랜지스터(JF1)의 게이트 영역을 구성하는 제5 영역(SC5) 및 제1 영역(SC1)에 대한 바이어스 조건에 따라, 독출용의 제1 트랜지스터(TR1)는 전류 제어용의 접합형 트랜지스터(JF1)에 의해 제어된다. 즉, 축적된 정보가 "0"인 경우, 전류 제어용의 접합형 트랜지스터(JF1)를 온 상태로 하고, 축적된 정보가 "1"인 경우, 전류 제어용의 접합형 트랜지스터(JF1)를 오프 상태로 한다.
이렇게 하여, 축적된 정보에 의존하여 제1 트랜지스터(TR1)는, 확실하게 온 상태 또는 오프 상태로 된다. 예를 들면, 제4 영역(SC4)은 제2 배선(예를 들면, 비트선)에 접속되어 있으므로, 축적된 정보("0" 또는 "1")에 의존하여 제1 트랜지스터(TR1)에 전류가 흐르고, 또는 흐르지 않는다. 이렇게 하여, 축적된 정보를 제1 트랜지스터(TR1)에 의해 독출할 수 있다.
이상 설명한 독출용의 제1 트랜지스터(TR1) 및 스위치용의 제2 트랜지스터(TR2)의 동작 상태를 표 11에 정리했다. 그리고, 표 11 중, 각 전위의 값은 예시이며, 상기 조건을 만족시키는 값이면 어떠한 값을 취하는 것도 가능하다.
[표 11]
Figure 112000003573686-pat00001
이상, 바람직한 발명의 실시 형태에 따라 본 발명의 반도체 메모리 셀을 설명했지만, 본 발명은 이들 발명의 실시 형태에 한정되지 않는다. 발명의 실시 형태에서 설명한 반도체 메모리 셀의 구조나 전압, 전위 등의 수치는 예시이며, 적당히 변경할 수 있다. 또, 예를 들면, 각 발명의 실시 형태에서 설명한 본 발명의 반도체 메모리 셀에서, 제1 트랜지스터(TR1), 접합형 트랜지스터(JF1, JF2)를 p 채널형 트랜지스터로 하고, 제2 트랜지스터(TR2) 및 제3 트랜지스터(TR3)를 n형 트랜지스터로 할 수 있다. 또, 이 경우에는, MIS형 다이오드(DT)에 관련하여, 정공과 전자의 관계, VDD(MIS형 다이오드의 타단을 구성하는 전극이 접속된 배선(제3 배선)의 소정 전위)의 극성을 역으로 하면 된다. 각 트랜지스터에서의 각 요소의 배치는 예시이며, 적당히 변경할 수 있다. 또한, 도 52나 도 73 등에 나타낸 SOI 구조나, TFT 구조를, 각종의 본 발명의 반도체 메모리 셀에 적용할 수 있다. 또, 각종 영역에의 불순물의 도입은 이온 주입법뿐만 아니라, 고층(固層) 확산법으로 행할 수도 있다. 또, 실리콘 반도체뿐만 아니라, 예를 들면, GaAs계 등의 화합물 반도체로 구성된 반도체 메모리 셀에도 본 발명을 적용할 수 있다. 또한, 본 발명의 반도체 메모리 셀을 MIS형 FET 구조를 가지는 반도체 메모리 셀에도 적용할 수 있다.
본 발명의 반도체 메모리 셀에는, 정보 유지용의 MIS형 다이오드가 형성되어 있어, 반도체 메모리 셀에의 정보의 기입 시에 있어서의 제1 트랜지스터의 채널 형성 영역의 전위를 계속 유지할 수 있으므로, 종래의 DRAM과 같은 리프레시 동작을 필요로 하지 않는다.
또한, 종래의 DRAM과 같은 현저하게 큰 커패시터를 필요로 하지 않는다. 또, 정보 유지용의 MIS형 다이오드를 가지는 본 발명의 반도체 메모리 셀을 고작 2개의 트랜지스터 영역 내에 만들어 넣을 수 있다. 또, 본 발명의 반도체 메모리 셀의 프로세스는 CMOS 로직 회로의 약간의 공정 증가만으로 제작할 수 있다.
그리고, 전류 제어용의 접합형 트랜지스터를 형성하면, 이 전류 제어용의 접합형 트랜지스터는 정보의 독출 시, 온/오프 제어되므로, 제2 영역 내지 제3 영역을 흐르는 전류의 마진을 매우 크게 취할 수 있는 결과, 비트선에 접속되는 반도체 메모리 셀의 수에 제한을 받기 어렵고, 또 반도체 메모리 셀의 정보 유지 시간(리텐션 시간)을 길게 할 수 있다. 또한, 제3 트랜지스터를 형성하는 경우, 게이트부가 제4 영역의 표면 영역의 단부까지 연장된 구조를 가지고, 예를 들면 제6 영역을 자기 정합적으로 형성할 수 있으므로, 반도체 메모리 셀의 면적을 한층 작게 할 수 있다.

Claims (226)

  1. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간(離間)하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출(讀出)용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    상기 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 상기 제2 트랜지스터의 채널 형성 영역에 상당하고,
    상기 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 상기 제1 트랜지스터의 채널 형성 영역에 상당하고,
    상기 MIS형 다이오드의 일단은 상기 제1 트랜지스터의 채널 형성 영역의 연장부로 구성되고, 상기 MIS형 다이오드의 타단은 도전 재료로 이루어지는 전극으로 구성되고, 상기 전극은 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  2. 제1항에 있어서,
    상기 제1 트랜지스터의 채널 형성 영역의 전위와 상기 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이(遷移)가 발생하는 재료가, 상기 MIS형 다이오드의 일단과 타단과의 사이에 개재(介在)되는 것을 특징으로 하는 반도체 메모리 셀.
  3. 제2항에 있어서,
    상기 반도체 메모리 셀에는, 제1 정보 또는 제2 정보의 2치(値) 정보가 기억되고,
    상기 반도체 메모리 셀에 기억될 제1 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고,
    상기 반도체 메모리 셀에 기억될 제2 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, 상기 MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배(增倍)가 발생하고, 상기 MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역에는 정공(正孔) 또는 전자(電子)가 축적되어, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위로 유지되고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, 상기 MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성(逆極性)의 캐리어가 천이되는 결과, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 것을 특징으로 하는 반도체 메모리 셀.
  4. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트부와 상기 제2 트랜지스터의 게이트부는 워드선에 접속되고,
    상기 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 비트선에 접속되고,
    상기 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고,
    상기 MIS형 다이오드의 타단은, 고저항 소자를 통해 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  5. 제1항에 있어서,
    상기 제1 트랜지스터의 게이트부와 상기 제2 트랜지스터의 게이트부는 워드선에 접속되고,
    상기 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 비트선에 접속되고,
    상기 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 기입 정보 설정선에 접속되고,
    상기 MIS형 다이오드의 타단은 고저항 소자를 통해 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  6. 제1항에 있어서,
    다이오드를 추가로 구비하고,
    상기 제1 트랜지스터의 게이트부와 상기 제2 트랜지스터의 게이트부는 워드선에 접속되고,
    상기 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 상기 다이오드를 통해 기입 정보 설정선에 접속되고,
    상기 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 비트선에 접속되고,
    상기 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 상기 기입 정보 설정선에 접속되고,
    상기 MIS형 다이오드의 타단은 고저항 소자를 통해 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  7. 제1항에 있어서,
    다이오드를 추가로 구비하고,
    기입 정보 설정선은 비트선을 겸용하고 있으며,
    상기 제1 트랜지스터의 게이트부와 상기 제2 트랜지스터의 게이트부는 워드선에 접속되고,
    상기 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 상기 다이오드를 통해 상기 기입 정보 설정선에 접속되고,
    상기 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 상기 기입 정보 설정선에 접속되고,
    상기 MIS형 다이오드의 타단은 고저항 소자를 통해 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  8. 제1항에 있어서,
    상기 제1 트랜지스터와 상기 제2 트랜지스터는 게이트부를 공유하고 있는 것을 특징으로 하는 반도체 메모리 셀.
  9. 제1항에 있어서,
    상기 MIS형 다이오드를 구성하는 제1 트랜지스터의 채널 형성 영역의 연장부와 전극과의 사이에는, 와이드 갭(wide gap) 박막이 형성되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  10. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류(整流) 접합을 형성하여 접하는 제3 영역, 및
    (d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제4 영역
    을 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
    (A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
    (B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제3 영역은 기입 정보 설정선에 접속되고,
    (F) 제4 영역은 제2 배선에 접속되고,
    (G) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (H) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  11. 제10항에 있어서,
    상기 전극은 고저항 소자를 통해 제3 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  12. 제11항에 있어서,
    상기 전극과 고저항 소자는 일체로 형성되고, 또한 실리콘 박막으로 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
  13. 제10항에 있어서,
    상기 제1 트랜지스터의 게이트부는 상기 제1 영역과 상기 제4 영역에 걸쳐서 상기 절연막을 통해 형성되어 있고,
    상기 제2 트랜지스터의 게이트부는 상기 제2 영역과 상기 제3 영역에 걸쳐서 상기 절연막을 통해 형성되어 있고, 상기 제1 트랜지스터와 상기 제2 트랜지스터로 공유되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  14. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류(整流) 접합을 형성하여 접하는 제3 영역, 및
    (d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제4 영역
    을 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
    (A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
    (B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제3 영역은 기입 정보 설정선에 접속되고,
    (F) 제4 영역은 제2 배선에 접속되고,
    (G) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (H) 제1 영역과 제3 영역에 의해 다이오드가 구성되고,
    상기 제1 영역은 상기 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  15. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류(整流) 접합을 형성하여 접하는 제3 영역, 및
    (d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제4 영역
    을 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
    (A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
    (B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제3 영역은 기입 정보 설정선에 접속되고,
    (F) 제4 영역은 제2 배선에 접속되고,
    (G) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (H) 제1 영역, 및 제1 영역의 표면 영역에 형성된 다이오드 구성 영역으로 구성된 다수 캐리어 다이오드를 추가로 구비하고,
    상기 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  16. 제10항에 있어서,
    상기 제2 영역은 상기 제1 영역의 표면 영역에 형성되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  17. 제10항에 있어서,
    상기 와이드 갭 박막은 상기 제1 트랜지스터의 채널 형성 영역의 전위와 상기 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것을 특징으로 하는 반도체 메모리 셀
  18. 제17항에 있어서,
    상기 반도체 메모리 셀에는, 제1 정보 또는 제2 정보의 2치 정보가 기억되고,
    상기 반도체 메모리 셀에 기억될 제1 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고,
    상기 반도체 메모리 셀에 기억될 제2 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, 상기 MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, 상기 MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역에는 정공 또는 전자가 축적되어, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위로 유지되고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, 상기 MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 것을 특징으로 하는 반도체 메모리 셀.
  19. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
    (d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역, 및
    (e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 MIS형 다이오드 구성 영역
    을 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
    (A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
    (B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (C-1) MIS형 다이오드의 일단은 MIS형 다이오드 구성 영역으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 MIS형 다이오드 구성 영역과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제2 영역은 MIS형 다이오드 구성 영역과 접속되고,
    (F) 제3 영역은 기입 정보 설정선에 접속되고,
    (G) 제4 영역은 제2 배선에 접속되고,
    (H) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (I) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  20. 제19항에 있어서,
    상기 전극은 고저항 소자를 통해 상기 제3 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  21. 제20항에 있어서,
    상기 전극과 고저항 소자는 일체로 형성되고, 또한 실리콘 박막으로 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
  22. 제19항에 있어서,
    상기 제1 트랜지스터의 게이트부는 상기 제1 영역과 상기 제4 영역에 걸쳐서 상기 절연막을 통해 형성되어 있고,
    상기 제2 트랜지스터의 게이트부는 상기 제2 영역과 상기 제3 영역에 걸쳐서 상기 절연막을 통해 형성되어 있고, 상기 제1 트랜지스터와 상기 제2 트랜지스터로 공유되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  23. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
    (d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역, 및
    (e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 MIS형 다이오드 구성 영역
    을 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
    (A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
    (B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (C-1) MIS형 다이오드의 일단은 MIS형 다이오드 구성 영역으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 MIS형 다이오드 구성 영역과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제2 영역은 MIS형 다이오드 구성 영역과 접속되고,
    (F) 제3 영역은 기입 정보 설정선에 접속되고,
    (G) 제4 영역은 제2 배선에 접속되고,
    (H) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (I) 제1 영역과 제2 영역에 의해 다이오드가 구성되고,
    상기 제1 영역은 상기 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  24. (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 영역과 접하고, 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제2 영역과는 이간된 제1 영역의 표면 영역에 형성되고, 또한 정류 접합을 형성하여 접하는 제3 영역,
    (d) 제1 영역과는 이간된 제2 영역의 표면 영역에 형성된, 제1 도전형을 가지는 반도체성의 제4 영역, 및
    (e) 제4 영역의 표면 영역에 형성된, 제2 도전형을 가지는 반도체성의 MIS형 다이오드 구성 영역
    을 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역과 제3 영역 사이에 끼워진, 제1 영역의 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 상기 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 표면 영역으로 구성되고,
    (A-4) 제1 트랜지스터의 게이트부는 제1 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 트랜지스터의 채널 형성 영역을 구성하는 제2 영역의 상기 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제1 트랜지스터의 한쪽의 소스/드레인 영역을 구성하는 제1 영역의 상기 표면 영역으로 구성되고,
    (B-4) 제2 트랜지스터의 게이트부는, 제2 트랜지스터의 채널 형성 영역의 상방에 절연막을 통해 형성되어 있고,
    (C-1) MIS형 다이오드의 일단은 MIS형 다이오드 구성 영역으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 MIS형 다이오드 구성 영역과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제2 영역은 MIS형 다이오드 구성 영역과 접속되고,
    (F) 제3 영역은 기입 정보 설정선에 접속되고,
    (G) 제4 영역은 제2 배선에 접속되고,
    (H) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (I) 제1 영역, 및 제1 영역의 표면 영역에 형성된 다이오드 구성 영역으로 구성된 다수 캐리어 다이오드를 추가로 구비하고,
    상기 제1 영역은 상기 다이오드 구성 영역을 통해 기입 정보 설정선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  25. 제19항에 있어서,
    상기 제2 영역은 상기 제1 영역의 표면 영역에 형성되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  26. 제19항에 있어서,
    상기 와이드 갭 박막은 상기 제1 트랜지스터의 채널 형성 영역의 전위와 상기 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것을 특징으로 하는 반도체 메모리 셀
  27. 제26항에 있어서,
    상기 반도체 메모리 셀에는, 제1 정보 또는 제2 정보의 2치 정보가 기억되고,
    상기 반도체 메모리 셀에 기억될 제1 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고,
    상기 반도체 메모리 셀에 기억될 제2 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, 상기 MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, 상기 MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역에는 정공 또는 전자가 축적되어, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위로 유지되고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, 상기 MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 것을 특징으로 하는 반도체 메모리 셀.
  28. 제1 및 제2의 대향하는 2개의 주면(主面)을 가지는 반도체층을 구비하고,
    (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
    (d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
    (e) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역에 걸쳐서 형성된 제1 트랜지스터의 게이트부, 및
    (f) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역에 걸쳐서 형성된 제2 트랜지스터의 게이트부
    를 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제2 영역의 제1 주면을 포함하는 표면 영역과 제3 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
    (C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제3 영역은 기입 정보 설정선에 접속되고,
    (F) 제4 영역은 제2 배선에 접속되고,
    (G) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (H) 제1 영역은 제4 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  29. 제1 및 제2의 대향하는 2개의 주면(主面)을 가지는 반도체층을 구비하고,
    (1) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제1 도전형의 독출용 제1 트랜지스터,
    (2) 소스/드레인 영역, 상기 소스/드레인 영역에 접촉하고, 또한 상기 소스/드레인 영역을 이간하는 반도체성의 채널 형성 영역, 및 상기 채널 형성 영역과 용량 결합한 게이트부를 가지는 제2 도전형의 스위치용 제2 트랜지스터, 및
    (3) 정보 유지용의 MIS형 다이오드
    로 이루어지고,
    (a) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성된, 제1 도전형을 가지는 반도체성의 제1 영역,
    (b) 제1 주면으로부터 제2 주면에 걸쳐 상기 반도체층에 형성되고, 제1 영역과 접하는 제2 도전형을 가지는 반도체성의 제2 영역,
    (c) 제1 영역의 제2 주면을 포함하는 표면 영역에 제2 영역과는 이간되어 형성되고, 또한 제1 영역과 정류 접합을 형성하여 접하는 제3 영역,
    (d) 제2 영역의 제1 주면을 포함하는 표면 영역에 제1 영역과는 이간되어 형성되고, 또한 제2 영역과 정류 접합을 형성하여 접하는 제4 영역,
    (e) 제1 주면에 형성된 제1 절연막 상에, 제1 영역과 제4 영역에 걸쳐서 형성된 제1 트랜지스터의 게이트부, 및
    (f) 제2 주면에 형성된 제2 절연막 상에, 제2 영역과 제3 영역에 걸쳐서 형성된 제2 트랜지스터의 게이트부
    를 가지는 반도체 메모리 셀로서,
    (A-1) 제1 트랜지스터의 한쪽의 소스/드레인 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
    (A-2) 제1 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제4 영역으로 구성되고,
    (A-3) 제1 트랜지스터의 채널 형성 영역은, 제1 영역의 제1 주면을 포함하는 표면 영역과 제4 영역 사이에 끼워진, 제2 영역의 제1 주면을 포함하는 표면 영역으로 구성되고,
    (B-1) 제2 트랜지스터의 한쪽의 소스/드레인 영역은, 제2 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
    (B-2) 제2 트랜지스터의 다른 쪽의 소스/드레인 영역은, 제3 영역으로 구성되고,
    (B-3) 제2 트랜지스터의 채널 형성 영역은, 제2 영역의 제1 주면을 포함하는 표면 영역과 제3 영역 사이에 끼워진, 제1 영역의 제2 주면을 포함하는 표면 영역으로 구성되고,
    (C-1) MIS형 다이오드의 일단은 제2 영역의 일부분으로 구성되고,
    (C-2) MIS형 다이오드의 타단을 구성하는 전극은, 와이드 갭 박막을 통해 MIS형 다이오드의 일단을 구성하는 제2 영역의 상기 일부분과 대향하여 형성되어 있고,
    (D) 제1 트랜지스터의 게이트부 및 제2 트랜지스터의 게이트부는 메모리 셀 선택용의 제1 배선에 접속되고,
    (E) 제3 영역은 기입 정보 설정선에 접속되고,
    (F) 제4 영역은 제2 배선에 접속되고,
    (G) MIS형 다이오드의 타단을 구성하는 전극은 제3 배선에 접속되고,
    (H) 제1 영역과 제3 영역에 의해 다이오드가 구성되고,
    상기 제1 영역은 상기 제3 영역을 통해 기입 정보 설정선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  30. 제28항에 있어서,
    상기 전극은 고저항 소자를 통해 상기 제3 배선에 접속되어 있는 것을 특징으로 하는 반도체 메모리 셀.
  31. 제30항에 있어서,
    상기 전극과 고저항 소자는 일체로 형성되고, 또한 실리콘 박막으로 이루어지는 것을 특징으로 하는 반도체 메모리 셀.
  32. 제28항에 있어서,
    상기 와이드 갭 박막은 제1 트랜지스터의 채널 형성 영역의 전위와 MIS형 다이오드의 타단의 전위와의 전위차에 의존하여 캐리어의 터널 천이가 발생하는 재료로 구성되어 있는 것을 특징으로 하는 반도체 메모리 셀
  33. 제32항에 있어서,
    상기 반도체 메모리 셀에는, 제1 정보 또는 제2 정보의 2치 정보가 기억되고,
    상기 반도체 메모리 셀에 기억될 제1 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제1 전위에 대응하고,
    상기 반도체 메모리 셀에 기억될 제2 정보는, 상기 제1 트랜지스터의 채널 형성 영역의 제2 전위에 대응하고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위인 경우에는, 상기 MIS형 다이오드의 타단으로부터 일단으로 캐리어의 터널 천이가 발생하는 결과, 캐리어 증배가 발생하고, 상기 MIS형 다이오드의 일단의 도전형에 의존하여 제1 트랜지스터의 채널 형성 영역에는 정공 또는 전자가 축적되어, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제1 전위로 유지되고,
    상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위인 경우에는, 상기 MIS형 다이오드의 일단으로부터 타단으로 상기 캐리어와 역극성의 캐리어가 천이되는 결과, 상기 제1 트랜지스터의 채널 형성 영역의 전위가 제2 전위로 유지되는 것을 특징으로 하는 반도체 메모리 셀.
  34. 삭제
  35. 삭제
  36. 삭제
  37. 삭제
  38. 삭제
  39. 삭제
  40. 삭제
  41. 삭제
  42. 삭제
  43. 삭제
  44. 삭제
  45. 삭제
  46. 삭제
  47. 삭제
  48. 삭제
  49. 삭제
  50. 삭제
  51. 삭제
  52. 삭제
  53. 삭제
  54. 삭제
  55. 삭제
  56. 삭제
  57. 삭제
  58. 삭제
  59. 삭제
  60. 삭제
  61. 삭제
  62. 삭제
  63. 삭제
  64. 삭제
  65. 삭제
  66. 삭제
  67. 삭제
  68. 삭제
  69. 삭제
  70. 삭제
  71. 삭제
  72. 삭제
  73. 삭제
  74. 삭제
  75. 삭제
  76. 삭제
  77. 삭제
  78. 삭제
  79. 삭제
  80. 삭제
  81. 삭제
  82. 삭제
  83. 삭제
  84. 삭제
  85. 삭제
  86. 삭제
  87. 삭제
  88. 삭제
  89. 삭제
  90. 삭제
  91. 삭제
  92. 삭제
  93. 삭제
  94. 삭제
  95. 삭제
  96. 삭제
  97. 삭제
  98. 삭제
  99. 삭제
  100. 삭제
  101. 삭제
  102. 삭제
  103. 삭제
  104. 삭제
  105. 삭제
  106. 삭제
  107. 삭제
  108. 삭제
  109. 삭제
  110. 삭제
  111. 삭제
  112. 삭제
  113. 삭제
  114. 삭제
  115. 삭제
  116. 삭제
  117. 삭제
  118. 삭제
  119. 삭제
  120. 삭제
  121. 삭제
  122. 삭제
  123. 삭제
  124. 삭제
  125. 삭제
  126. 삭제
  127. 삭제
  128. 삭제
  129. 삭제
  130. 삭제
  131. 삭제
  132. 삭제
  133. 삭제
  134. 삭제
  135. 삭제
  136. 삭제
  137. 삭제
  138. 삭제
  139. 삭제
  140. 삭제
  141. 삭제
  142. 삭제
  143. 삭제
  144. 삭제
  145. 삭제
  146. 삭제
  147. 삭제
  148. 삭제
  149. 삭제
  150. 삭제
  151. 삭제
  152. 삭제
  153. 삭제
  154. 삭제
  155. 삭제
  156. 삭제
  157. 삭제
  158. 삭제
  159. 삭제
  160. 삭제
  161. 삭제
  162. 삭제
  163. 삭제
  164. 삭제
  165. 삭제
  166. 삭제
  167. 삭제
  168. 삭제
  169. 삭제
  170. 삭제
  171. 삭제
  172. 삭제
  173. 삭제
  174. 삭제
  175. 삭제
  176. 삭제
  177. 삭제
  178. 삭제
  179. 삭제
  180. 삭제
  181. 삭제
  182. 삭제
  183. 삭제
  184. 삭제
  185. 삭제
  186. 삭제
  187. 삭제
  188. 삭제
  189. 삭제
  190. 삭제
  191. 삭제
  192. 삭제
  193. 삭제
  194. 삭제
  195. 삭제
  196. 삭제
  197. 삭제
  198. 삭제
  199. 삭제
  200. 삭제
  201. 삭제
  202. 삭제
  203. 삭제
  204. 삭제
  205. 삭제
  206. 삭제
  207. 삭제
  208. 삭제
  209. 삭제
  210. 삭제
  211. 삭제
  212. 삭제
  213. 삭제
  214. 삭제
  215. 삭제
  216. 삭제
  217. 삭제
  218. 삭제
  219. 삭제
  220. 삭제
  221. 삭제
  222. 삭제
  223. 삭제
  224. 삭제
  225. 삭제
  226. 삭제
KR1020000009495A 1999-02-26 2000-02-25 반도체 메모리 셀 KR100688314B1 (ko)

Applications Claiming Priority (6)

Application Number Priority Date Filing Date Title
JP99-50050 1999-02-26
JP5005099 1999-02-26
JP99-93307 1999-03-31
JP9330799 1999-03-31
JP11340054A JP2000349172A (ja) 1999-02-26 1999-11-30 半導体メモリセル
JP99-340054 1999-11-30

Publications (2)

Publication Number Publication Date
KR20000076739A KR20000076739A (ko) 2000-12-26
KR100688314B1 true KR100688314B1 (ko) 2007-02-28

Family

ID=27293821

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020000009495A KR100688314B1 (ko) 1999-02-26 2000-02-25 반도체 메모리 셀

Country Status (5)

Country Link
US (1) US6240010B1 (ko)
EP (1) EP1032044B1 (ko)
JP (1) JP2000349172A (ko)
KR (1) KR100688314B1 (ko)
SG (1) SG97851A1 (ko)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH11191596A (ja) * 1997-04-02 1999-07-13 Sony Corp 半導体メモリセル及びその製造方法
TW461080B (en) * 1999-04-26 2001-10-21 Sony Corp Semiconductor memory cell
WO2011096277A1 (en) * 2010-02-05 2011-08-11 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method of driving semiconductor device
DE102015121566B4 (de) 2015-12-10 2021-12-09 Infineon Technologies Ag Halbleiterbauelemente und eine Schaltung zum Steuern eines Feldeffekttransistors eines Halbleiterbauelements
CN110354691B (zh) * 2018-03-26 2020-12-18 京东方科技集团股份有限公司 气体筛选膜及其制造方法和面罩
CN116133413B (zh) * 2022-07-07 2023-11-17 北京超弦存储器研究院 存储器件及其制造方法、电子设备

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB8422732D0 (en) * 1984-09-08 1984-10-10 Plessey Co Plc Memory cells
JPH0799251A (ja) * 1992-12-10 1995-04-11 Sony Corp 半導体メモリセル
US5600598A (en) * 1994-12-14 1997-02-04 Mosaid Technologies Incorporated Memory cell and wordline driver for embedded DRAM in ASIC process
JP3397516B2 (ja) * 1995-06-08 2003-04-14 三菱電機株式会社 半導体記憶装置及び半導体集積回路装置
US5684737A (en) * 1995-12-08 1997-11-04 The Regents Of The University Of California SRAM cell utilizing bistable diode having GeSi structure therein
JPH09251646A (ja) 1996-03-15 1997-09-22 Akai Electric Co Ltd 光ピックアップ装置
JP3873396B2 (ja) 1996-09-27 2007-01-24 ソニー株式会社 半導体メモリセル及びその製造方法
KR100232190B1 (ko) * 1996-10-01 1999-12-01 김영환 비휘발성 메모리장치
US6091077A (en) * 1996-10-22 2000-07-18 Matsushita Electric Industrial Co., Ltd. MIS SOI semiconductor device with RTD and/or HET
CA2198839C (en) * 1997-02-28 2004-11-02 Richard C. Foss Enhanced asic process cell
JPH11191596A (ja) * 1997-04-02 1999-07-13 Sony Corp 半導体メモリセル及びその製造方法
US6075720A (en) * 1998-08-14 2000-06-13 Monolithic System Tech Inc Memory cell for DRAM embedded in logic

Also Published As

Publication number Publication date
EP1032044B1 (en) 2012-08-22
US6240010B1 (en) 2001-05-29
EP1032044A2 (en) 2000-08-30
JP2000349172A (ja) 2000-12-15
SG97851A1 (en) 2003-08-20
KR20000076739A (ko) 2000-12-26
EP1032044A3 (en) 2009-06-10

Similar Documents

Publication Publication Date Title
KR100497708B1 (ko) 반도체메모리셀 및 그 제조방법
KR100286087B1 (ko) 반도체메모리셀
US5466961A (en) Semiconductor device and method of manufacturing the same
US6714436B1 (en) Write operation for capacitorless RAM
US6632723B2 (en) Semiconductor device
JP4927321B2 (ja) 半導体記憶装置
US7378702B2 (en) Vertical memory device structures
US6903419B2 (en) Semiconductor storage device and semiconductor integrated circuit
KR100712089B1 (ko) 반도체메모리장치 및 그 제조방법
JP3315429B2 (ja) 半導体装置及びその製造方法
US4622570A (en) Semiconductor memory
KR100688314B1 (ko) 반도체 메모리 셀
JP2001024161A (ja) 半導体メモリセル
KR20010014825A (ko) 반도체 메모리 셀
KR100536928B1 (ko) 반도체 메모리 셀 및 그 제조방법
US20230328950A1 (en) Semiconductor memory device
JP2000349171A (ja) 半導体メモリセル
JPH11204661A (ja) 半導体メモリセル及びその製造方法
JP2000294657A (ja) 半導体メモリセル
JP2000269360A (ja) 半導体メモリセル
JPH11238811A (ja) 半導体メモリセル
JP2000299392A (ja) 半導体メモリセル
JPH11251456A (ja) 半導体メモリセル
JP2001024067A (ja) 半導体メモリセル
JP2000311954A (ja) 半導体メモリセル

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120213

Year of fee payment: 6

LAPS Lapse due to unpaid annual fee