JPH11191596A - 半導体メモリセル及びその製造方法 - Google Patents

半導体メモリセル及びその製造方法

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JPH11191596A
JPH11191596A JP10040369A JP4036998A JPH11191596A JP H11191596 A JPH11191596 A JP H11191596A JP 10040369 A JP10040369 A JP 10040369A JP 4036998 A JP4036998 A JP 4036998A JP H11191596 A JPH11191596 A JP H11191596A
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memory cell
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Mikio Mukai
幹雄 向井
Yutaka Hayashi
豊 林
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Sony Corp
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Abstract

(57)【要約】 【課題】メモリセルの蓄積情報読み出しウィンドウ（電
流差）が大きく、情報の書き込み／読み出しを確実に行
うことができ、しかも寸法を微小化することができる半
導体メモリセルを提供する。 【解決手段】半導体メモリセルは、領域ＳＣ3の表面
領域及び領域ＳＣ2から成るソース／ドレイン領域と、
領域ＳＣ1の表面領域から成るチャネル形成領域ＣＨ1と
を有する第１導電形の読み出し用トランジスタＴＲ
1と、領域ＳＣ1及び領域ＳＣ4から成るソース／ドレ
イン領域と、領域ＳＣ3の表面領域から成るチャネル形
成領域ＣＨ2とを有する第２導電形の書き込み用トラン
ジスタＴＲ2と、領域ＳＣ4及びそれと対向する領域Ｓ
Ｃ1の部分から成るゲート領域と、領域ＳＣ4と領域ＳＣ
1とで挟まれた領域ＳＣ3から成るチャネル領域ＣＨ
3と、領域ＳＣ3から構成されたソース／ドレイン領域と
を有する第１導電形の電流制御用接合型トランジスタＴ
Ｒ3から構成されている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、読み出し用トラン
ジスタと書き込み用トランジスタと電流制御用接合型ト
ランジスタの少なくとも３つのトランジスタから成る半
導体メモリセル、あるいは、読み出し用トランジスタと
書き込み用トランジスタと電流制御用接合型トランジス
タと少なくとも１つのダイオードから成る半導体メモリ
セル、更には、読み出し用トランジスタと書き込み用ト
ランジスタと電流制御用接合型トランジスタと第２の書
き込み用トランジスタの少なくとも４つのトランジスタ
から成る半導体メモリセル、あるいは又、読み出し用ト
ランジスタと書き込み用トランジスタと電流制御用接合
型トランジスタと第２の書き込み用トランジスタと少な
くとも１つのダイオードから成る半導体メモリセル、及
びこれらの製造方法に関する。
【０００２】
【従来の技術】従来、高集積の半導体メモリセルとし
て、図５６に示すような、１つのトランジスタと１つの
キャパシタで構成された１トランジスタメモリセルとも
呼ばれるダイナミックメモリセルが使用されている。こ
のようなメモリセルにおいては、キャパシタに蓄積され
た電荷は、ビット線に電圧変化が生じるような電荷とす
る必要がある。ところが、半導体メモリセルの平面寸法
の縮小化に伴い、平行平板状に形成されたキャパシタの
大きさが小さくなり、その結果、メモリセルのキャパシ
タに電荷として蓄えられた情報を読み出したとき、かか
る情報が雑音に埋もれてしまうという問題、あるいは、
ビット線の浮遊容量が半導体メモリセルの世代毎に大き
くなるために、ビット線に小さな電圧変化しか生じない
という問題が顕著になっている。この問題を解決する一
手段として、トレンチキャパシタセル構造（図５７参
照）、あるいはスタックトキャパシタセル構造を有する
ダイナミックメモリセルが提案されている。しかしなが
ら、トレンチ（溝）の深さやスタック（積層）の高さに
は加工技術上の限界があるため、キャパシタの容量にも
限界がある。それ故、これらの構造を有するダイナミッ
クメモリセルは、ロー・サブミクロン・ルール以下の寸
法領域では、キャパシタ用の高価な新規材料を導入しな
い限り、限界に至ると言われている。
【０００３】また、半導体メモリセルを構成するトラン
ジスタに関しても、ロー・サブミクロン・ルール以下の
平面寸法では、耐圧劣化やパンチスルー等の問題が生じ
るため、規定電圧下でも電流リークが発生する虞が大き
い。それ故、メモリセルが微小化したとき、従来のトラ
ンジスタ構造では、メモリセルを正常に動作させること
が困難になる。
【０００４】このようなキャパシタの限界を解決するた
めに、本出願人は、特願平５−２４６２６４号（特開平
７−９９２５１号公報）にて、２つのトランジスタ、あ
るいは２つのトランジスタを１つに融合したトランジス
タから成る半導体メモリセルを提案した。この特開平７
−９９２５１号公報の図１５の（Ａ）及び（Ｂ）に開示
された半導体メモリセルは、半導体基板表面領域又は絶
縁性基板上に形成された第１導電形の第１の半導体領域
ＳＣ1と、第１の半導体領域ＳＣ1の表面領域に設けられ
且つ整流接合を形成して接する第１の導電性領域ＳＣ2
と、第１の半導体領域ＳＣ1の表面領域に設けられ且つ
第１の導電性領域ＳＣ2とは離間して設けられた第２導
電形の第２の半導体領域ＳＣ3と、第２の半導体領域Ｓ
Ｃ3の表面領域に設けられ且つ整流接合を形成して接す
る第２の導電性領域ＳＣ4と、第１の半導体領域ＳＣ1と
第２の導電性領域ＳＣ4、及び第１の導電性領域ＳＣ2と
第２の半導体領域ＳＣ3を橋渡すごとくバリア層を介し
て設けられた導電ゲートＧから成り、導電ゲートＧは、
メモリセル選択用の第１の配線に接続され、第１の導電
性領域ＳＣ2は、書き込み情報設定線に接続され、第２
の導電性領域ＳＣ4は、メモリセル選択用の第２の配線
に接続されている。
【０００５】そして、第１の半導体領域ＳＣ1（チャネ
ル形成領域Ｃｈ2に相当する）と、第１の導電性領域Ｓ
Ｃ2（ソース／ドレイン領域に相当する）と、第２の半
導体領域ＳＣ3（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、スイッチ用トランジスタＴ
Ｒ2が構成される。また、第２の半導体領域ＳＣ3（チャ
ネル形成領域Ｃｈ1に相当する）と、第１の半導体領域
ＳＣ1（ソース／ドレイン領域に相当する）と、第２の
導電性領域ＳＣ4（ソース／ドレイン領域に相当する）
と、導電ゲートＧによって、情報蓄積用トランジスタＴ
Ｒ1が構成される。
【０００６】
【発明が解決しようとする課題】この半導体メモリセル
においては、情報の書き込み時、スイッチ用トランジス
タＴＲ2が導通し、その結果、情報は、情報蓄積用トラ
ンジスタＴＲ1のチャネル形成領域Ｃｈ1に電位あるいは
電荷の形態で蓄積される。情報の読み出し時、情報蓄積
用トランジスタＴＲ1においては、チャネル形成領域Ｃ
ｈ1に蓄積された電位あるいは電荷（情報）に依存し
て、導電ゲートＧから見た情報蓄積用トランジスタＴＲ
1のスレッショールド値が変化する。従って、情報の読
み出し時、適切に選定された電位を導電ゲートＧに印加
することによって、情報蓄積用トランジスタＴＲ1の情
報蓄積状態をチャネル電流の大小（０も含めて）で判定
することができる。この情報蓄積用トランジスタＴＲ1
の動作状態を検出することによって、情報の読み出しを
行う。
【０００７】即ち、情報の読み出し時、蓄積された情報
に依存して情報蓄積用トランジスタＴＲ1はオン状態又
はオフ状態となる。第２の導電性領域ＳＣ4は、第２の
配線に接続されているので、蓄積された情報（”０”あ
るいは”１”）に依存して、情報蓄積用トランジスタＴ
Ｒ1に流れる電流が大きい、あるいは小さい。こうし
て、蓄積された情報を情報蓄積用トランジスタＴＲ1に
よって読み出すことができる。
【０００８】しかしながら、情報の読み出し時、第１の
半導体領域ＳＣ2と第２の半導体領域ＳＣ3とで挟まれた
第１の半導体領域ＳＣ1を流れる電流を制御する機構を
有していない。従って、導電ゲートＧによって情報蓄積
トランジスタＴＲ1に蓄積された情報を検出するとき、
第１の半導体領域ＳＣ1乃至第２の導電性領域ＳＣ4を流
れる電流のマージンが小さく、第２の配線（ビット線）
に接続し得る半導体メモリセルの数が制限されるという
問題がある。
【０００９】従って、本発明の目的は、トランジスタの
動作が安定しており、メモリセルの蓄積情報読み出しウ
ィンドウ（電流差）が大きく、情報の書き込み／読み出
しを確実に行うことができ、しかも寸法を微小化するこ
とができる半導体メモリセル、あるいはロジック用の半
導体メモリセル、更には、読み出し用トランジスタと書
き込み用トランジスタと電流制御用接合型トランジスタ
の少なくとも３つのトランジスタから成る半導体メモリ
セル、あるいは、読み出し用トランジスタと書き込み用
トランジスタと電流制御用接合型トランジスタと少なく
とも１つのダイオードから成る半導体メモリセル、更に
は、読み出し用トランジスタと書き込み用トランジスタ
と電流制御用接合型トランジスタと第２の書き込み用ト
ランジスタの少なくとも４つのトランジスタから成る半
導体メモリセル、あるいは又、読み出し用トランジスタ
と書き込み用トランジスタと電流制御用接合型トランジ
スタと第２の書き込み用トランジスタと少なくとも１つ
のダイオードから成る半導体メモリセル、これらの各種
のトランジスタやダイオードを融合して成る半導体メモ
リセル、及びこれらの製造方法を提供することにある。
【００１０】
【課題を解決するための手段】上記の目的を達成するた
めの本発明の第１の態様に係る半導体メモリセルは、図
１、図５あるいは図１６に原理図を示すように、第１導
電形の読み出し用トランジスタＴＲ1と、第２導電形の
書き込み用トランジスタＴＲ2と、第１導電形の電流制
御用接合型トランジスタＴＲ3から成り、（Ａ−１）読
み出し用トランジスタＴＲ1の一方のソース／ドレイン
領域は、所定の電位に接続され、（Ａ−２）読み出し用
トランジスタＴＲ1の他方のソース／ドレイン領域は、
電流制御用接合型トランジスタＴＲ3の一方のソース／
ドレイン領域と共通であり、（Ａ−３）読み出し用トラ
ンジスタＴＲ1のゲート領域Ｇ1は、メモリセル選択用の
第１の配線に接続され、（Ｂ−１）書き込み用トランジ
スタＴＲ2の一方のソース／ドレイン領域は、メモリセ
ル選択用の第２の配線に接続され、（Ｂ−２）書き込み
用トランジスタＴＲ2の他方のソース／ドレイン領域
は、読み出し用トランジスタＴＲ1のチャネル形成領域
及び電流制御用接合型トランジスタＴＲ3の第１のゲー
ト領域と共通であり、（Ｂ−３）書き込み用トランジス
タＴＲ2のゲート領域Ｇ2は、メモリセル選択用の第１の
配線に接続され、（Ｃ−１）電流制御用接合型トランジ
スタＴＲ3の第２のゲート領域は、読み出し用トランジ
スタＴＲ1の他方のソース／ドレイン領域の延在部であ
る電流制御用接合型トランジスタＴＲ3のチャネル領域
を介して、電流制御用接合型トランジスタＴＲ3の第１
のゲート領域と対向しており、（Ｃ−２）電流制御用接
合型トランジスタＴＲ3の他方のソース／ドレイン領域
は、該チャネル領域を通して読み出し用トランジスタＴ
Ｒ1の他方のソース／ドレイン領域の延在部に位置する
ことを特徴とする。
【００１１】本発明の第１の態様に係る半導体メモリセ
ルにおいては、図１の（Ａ）に示すように、電流制御用
接合型トランジスタＴＲ3の第２のゲート領域は第２の
所定の電位に接続され、電流制御用接合型トランジスタ
ＴＲ3の他方のソース／ドレイン領域は情報読み出し線
に接続されている形態とすることができる。あるいは
又、図１の（Ｂ）に示すように、電流制御用接合型トラ
ンジスタＴＲ3の第２のゲート領域は第２の所定の電位
に接続され、電流制御用接合型トランジスタＴＲ3の他
方のソース／ドレイン領域と書き込み用トランジスタＴ
Ｒ2の一方のソース／ドレイン領域の接合部はダイオー
ドＤを構成する形態とすることができる。あるいは又、
図５に示すように、電流制御用接合型トランジスタＴＲ
3の第２のゲート領域は第２の所定の電位に接続され、
電流制御用接合型トランジスタＴＲ3の他方のソース／
ドレイン領域はダイオードＤを介して第２の所定の電位
に接続されている形態とすることもできる。
【００１２】本発明の第１の態様に係る半導体メモリセ
ルにおいては、あるいは又、図７に示すように、電流制
御用接合型トランジスタＴＲ3の第１のゲート領域と電
流制御用接合型トランジスタＴＲ3の第２のゲート領域
とは接続されており、電流制御用接合型トランジスタＴ
Ｒ3の他方のソース／ドレイン領域にはダイオードＤが
形成されており、該ダイオードＤの一端は第２の配線に
接続されている形態とすることもできる。
【００１３】あるいは又、図１６に示すように、書き込
み用トランジスタＴＲ2の一方のソース／ドレイン領域
と電流制御用接合型トランジスタＴＲ3の第２のゲート
領域は共通である形態とすることもできる。この場合、
図１６の（Ａ）に示すように、書き込み用トランジスタ
ＴＲ2の一方のソース／ドレイン領域及び電流制御用接
合型トランジスタＴＲ3の第２のゲート領域は第２の配
線に接続され、電流制御用接合型トランジスタＴＲ3の
他方のソース／ドレイン領域は情報読み出し線に接続さ
れている形態とすることができる。あるいは又、図１６
の（Ｂ）に示すように、書き込み用トランジスタＴＲ2
の一方のソース／ドレイン領域及び電流制御用接合型ト
ランジスタＴＲ3の第２のゲート領域は第２の配線に接
続され、電流制御用接合型トランジスタＴＲ3の他方の
ソース／ドレイン領域にはダイオードＤが形成されてお
り、ダイオードＤの一端は第２の配線に接続されている
形態とすることもできる。
【００１４】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルは、図１０及び図２１に
原理図を示すように、第１導電形の読み出し用トランジ
スタＴＲ1と、第２導電形の書き込み用トランジスタＴ
Ｒ2と、第１導電形の電流制御用接合型トランジスタＴ
Ｒ3から成り、（Ａ−１）読み出し用トランジスタＴＲ1
の一方のソース／ドレイン領域は、電流制御用接合型ト
ランジスタＴＲ3の一方のソース／ドレイン領域と共通
であり、（Ａ−２）読み出し用トランジスタＴＲ1の他
方のソース／ドレイン領域は、ダイオードＤを介してメ
モリセル選択用の第２の配線に接続され、（Ａ−３）読
み出し用トランジスタＴＲ1のゲート領域Ｇ1は、メモリ
セル選択用の第１の配線に接続され、（Ｂ−１）書き込
み用トランジスタＴＲ2の一方のソース／ドレイン領域
は、メモリセル選択用の第２の配線に接続され、（Ｂ−
２）書き込み用トランジスタＴＲ2の他方のソース／ド
レイン領域は、読み出し用トランジスタＴＲ1のチャネ
ル形成領域ＣＨ1及び電流制御用接合型トランジスタＴ
Ｒ3の第１のゲート領域と共通であり、（Ｂ−３）書き
込み用トランジスタＴＲ2のゲート領域Ｇ2は、メモリセ
ル選択用の第１の配線に接続され、（Ｃ−１）電流制御
用接合型トランジスタＴＲ3の第２のゲート領域は、読
み出し用トランジスタＴＲ1の一方のソース／ドレイン
領域の延在部である電流制御用接合型トランジスタＴＲ
3のチャネル領域ＣＨ3を介して、電流制御用接合型トラ
ンジスタＴＲ3の第１のゲート領域と対向しており、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3の他方
のソース／ドレイン領域は、該チャネル領域を通して読
み出し用トランジスタＴＲ1の他方のソース／ドレイン
領域の延在部に位置し、且つ、所定の電位に接続されて
いることを特徴とする。
【００１５】本発明の第２の態様に係る半導体メモリセ
ルにおいては、図１０あるいは図２１に示すように、電
流制御用接合型トランジスタＴＲ3の第２のゲート領域
は、第２の所定の電位に接続されている形態とすること
もできる。
【００１６】あるいは又、図１３あるいは図２４に示す
ように、電流制御用接合型トランジスタＴＲ3の第２の
ゲート領域は、電流制御用接合型トランジスタＴＲ3の
第１のゲート領域に接続されている形態とすることもで
きる。更には、図２９の（Ａ）及び（Ｂ）に示すよう
に、半導体メモリセルは、更に、第２導電形の第２の書
き込み用トランジスタＴＲ4を備え、電流制御用接合型
トランジスタＴＲ3の第２のゲート領域は、第２の書き
込み用トランジスタＴＲ4を介して電流制御用接合型ト
ランジスタＴＲ3の第１のゲート領域に接続されている
形態とすることもできる。
【００１７】上記の目的を達成するための本発明の第３
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3から成り、（イ）第２導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性若しくは導電性の第２の領域ＳＣ2、（ハ）第
１の領域ＳＣ1の表面領域に設けられ、且つ、第２の領
域ＳＣ2とは離間して設けられた、第１導電形を有する
半導体性の第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性若しくは導電性の第４の領域ＳＣ4、及び、
（ホ）第４の領域ＳＣ4とは離間して第３の領域ＳＣ3の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性若しくは導電性の第５の領域ＳＣ5、を有する
半導体メモリセルであって、（Ａ−１）読み出し用トラ
ンジスタＴＲ1のソース／ドレイン領域は、第２の領域
ＳＣ2及び第３の領域ＳＣ3から構成され、（Ａ−２）読
み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ
1は、第２の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた
第１の領域ＳＣ1の表面領域から構成され、（Ａ−３）
第２の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の
領域ＳＣ1の該表面領域の上方には、バリア層を介して
読み出し用トランジスタＴＲ1用のゲート領域Ｇ1が設け
られており、（Ｂ−１）書き込み用トランジスタＴＲ2
のソース／ドレイン領域は、第１の領域ＳＣ1及び第４
の領域ＳＣ4から構成され、（Ｂ−２）書き込み用トラ
ンジスタＴＲ2のチャネル形成領域ＣＨ2は、第１の領域
ＳＣ1と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3
の表面領域から構成され、（Ｂ−３）第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の該表
面領域の上方には、バリア層を介して書き込み用トラン
ジスタＴＲ2用のゲート領域Ｇ2が設けられており、（Ｃ
−１）電流制御用接合型トランジスタＴＲ3のゲート領
域は、第５の領域ＳＣ5、及び、該第５の領域ＳＣ5と対
向する第１の領域ＳＣ1の部分から構成され、（Ｃ−
２）電流制御用接合型トランジスタＴＲ3のチャネル領
域ＣＨ3は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部
分とで挟まれた第３の領域ＳＣ3の一部から構成され、
（Ｃ−３）電流制御用接合型トランジスタＴＲ3のソー
ス／ドレイン領域は、電流制御用接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3の両端から延びる第３の領域Ｓ
Ｃ3から構成され、（Ｄ）読み出し用トランジスタＴＲ1
のゲート領域Ｇ1及び書き込み用トランジスタＴＲ2のゲ
ート領域Ｇ2は、メモリセル選択用の第１の配線に接続
され、（Ｅ）第２の領域ＳＣ2は、所定の電位に接続さ
れ、（Ｆ）第４の領域ＳＣ4は、メモリセル選択用の第
２の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第２
の所定の電位に接続されていることを特徴とする。
【００１８】本発明の第３の態様の半導体メモリセルの
変形においては、第５の領域ＳＣ5を、第２の所定の電
位に接続する代わりに、第１の領域ＳＣ1に接続するこ
ともできる。
【００１９】この変形を含む本発明の本発明の第３の態
様に係る半導体メモリセルにおいては、第３の領域ＳＣ
3と第４の領域ＳＣ4の接合部はダイオードＤを構成し、
電流制御用接合型トランジスタＴＲ3の一方のソース／
ドレイン領域は、このダイオードＤを介して第２の配線
に接続されている形態とすることもできる。
【００２０】あるいは又、本発明の第３の態様に係る半
導体メモリセルにおいては、電流制御用接合型トランジ
スタＴＲ3の一方のソース／ドレイン領域に相当する第
３の領域ＳＣ3の表面領域にはダイオードＤが形成さ
れ、電流制御用接合型トランジスタＴＲ3の一方のソー
ス／ドレイン領域は、このダイオードＤを介して第２の
所定の電位に接続されている形態とすることもできる。
【００２１】上記の目的を達成するための本発明の第４
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3から成り、（イ）第２導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領域に
設けられ、且つ、第２の領域ＳＣ2とは離間して設けら
れた、第１導電形を有する半導体性の第３の領域Ｓ
Ｃ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性若しくは導電性
の第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2の表
面領域に設けられ、且つ、整流接合を形成して接する半
導体性若しくは導電性の第５の領域ＳＣ5、を有する半
導体メモリセルであって、（Ａ−１）読み出し用トラン
ジスタＴＲ1のソース／ドレイン領域は、第２の領域Ｓ
Ｃ2及び第３の領域ＳＣ3から構成され、（Ａ−２）読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1は、
第２の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の
領域ＳＣ1の表面領域から構成され、（Ａ−３）第２の
領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の領域Ｓ
Ｃ1の該表面領域の上方には、バリア層を介して読み出
し用トランジスタＴＲ1用のゲート領域Ｇ1が設けられて
おり、（Ｂ−１）書き込み用トランジスタＴＲ2のソー
ス／ドレイン領域は、第１の領域ＳＣ1及び第４の領域
ＳＣ4から構成され、（Ｂ−２）書き込み用トランジス
タＴＲ2のチャネル形成領域ＣＨ2は、第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面
領域から構成され、（Ｂ−３）第１の領域ＳＣ1と第４
の領域ＳＣ4とで挟まれた第３の領域ＳＣ3の該表面領域
の上方には、バリア層を介して書き込み用トランジスタ
ＴＲ2用のゲート領域Ｇ2が設けられており、（Ｃ−１）
電流制御用接合型トランジスタＴＲ3のゲート領域は、
第５の領域ＳＣ5、及び、該第５の領域ＳＣ5と対向する
第１の領域ＳＣ1の部分から構成され、（Ｃ−２）電流
制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ
3は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで
挟まれた第２の領域ＳＣ2の一部から構成され、（Ｃ−
３）電流制御用接合型トランジスタＴＲ3のソース／ド
レイン領域は、電流制御用接合型トランジスタＴＲ3の
チャネル領域ＣＨ3の両端から延びる第２の領域ＳＣ2か
ら構成され、（Ｄ）読み出し用トランジスタＴＲ3のゲ
ート領域Ｇ1及び書き込み用トランジスタＴＲ2のゲート
領域Ｇ2は、メモリセル選択用の第１の配線に接続さ
れ、（Ｅ）第２の領域ＳＣ2は、所定の電位に接続さ
れ、（Ｆ）第４の領域ＳＣ4は、メモリセル選択用の第
２の配線に接続され、（Ｇ）第５の領域ＳＣ5は、第２
の所定の電位に接続されていることを特徴とする。
【００２２】本発明の第４の態様の係る半導体メモリセ
ルの変形においては、第５の領域ＳＣ5を、第２の所定
の電位に接続する代わりに、第１の領域ＳＣ1に接続す
ることもできる。
【００２３】この変形を含む本発明の第４の態様に係る
半導体メモリセルにおいては、第３の領域ＳＣ3と第４
の領域ＳＣ4の接合部はダイオードＤを構成し、読み出
し用トランジスタＴＲ1の一方のソース／ドレイン領域
は、ダイオードＤを介して第２の配線に接続されている
形態とすることもできる。
【００２４】上記の目的を達成するための本発明の第５
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3から成り、（イ）第２導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性若しくは導電性の第２の領域ＳＣ2、（ハ）第
１の領域ＳＣ1の表面領域に設けられ、且つ、第２の領
域ＳＣ2とは離間して設けられた、第１導電形を有する
半導体性の第３の領域ＳＣ3、（ニ）第３の領域ＳＣ3の
表面領域に設けられた、第２導電形を有する半導体性の
第４の領域ＳＣ4、及び、（ホ）第２の領域ＳＣ2と第３
の領域ＳＣ3、及び、第１の領域ＳＣ1と第４の領域ＳＣ
4を橋渡すごとくバリア層を介して設けられ、読み出し
用トランジスタＴＲ1と書き込み用トランジスタＴＲ2と
で共有されたゲート領域Ｇ、を有する半導体メモリセル
であって、（Ａ−１）読み出し用トランジスタＴＲ1の
ソース／ドレイン領域は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域、及
び、第２の領域ＳＣ2から構成され、（Ａ−２）読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1は、第
２の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の領
域ＳＣ1の表面領域から構成されており、（Ｂ−１）書
き込み用トランジスタＴＲ2のソース／ドレイン領域
は、第１の領域ＳＣ1及び第４の領域ＳＣ4から構成さ
れ、（Ｂ−２）書き込み用トランジスタＴＲ2のチャネ
ル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領域ＳＣ
4とで挟まれた、読み出し用トランジスタＴＲ1の一方の
ソース／ドレイン領域に相当する第３の領域ＳＣ3の表
面領域から構成されており、（Ｃ−１）電流制御用接合
型トランジスタＴＲ3のゲート領域は、第４の領域Ｓ
Ｃ4、及び該第４の領域ＳＣ4と対向する第１の領域ＳＣ
1の部分から構成され、（Ｃ−２）電流制御用接合型ト
ランジスタＴＲ3のチャネル領域ＣＨ3は、第１の領域Ｓ
Ｃ1と第４の領域ＳＣ4とで挟まれた、書き込み用トラン
ジスタＴＲ2の一方のソース／ドレイン領域の下方に位
置する第３の領域ＳＣ3の部分から構成され、（Ｃ−
３）電流制御用接合型トランジスタＴＲ3の一方のソー
ス／ドレイン領域は、電流制御用接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3の一端から延び、そして、第１
の領域ＳＣ1と第４の領域ＳＣ4とで挟まれた、読み出し
用トランジスタＴＲ1の一方のソース／ドレイン領域に
相当し且つ書き込み用トランジスタＴＲ2のチャネル形
成領域ＣＨ2に相当する第３の領域ＳＣ3の表面領域から
構成され、（Ｃ−４）電流制御用接合型トランジスタＴ
Ｒ3の他方のソース／ドレイン領域は、電流制御用接合
型トランジスタＴＲ3のチャネル領域の他端から延びる
第３の領域ＳＣ3から構成され、（Ｄ）ゲート領域Ｇ
は、メモリセル選択用の第１の配線に接続され、（Ｅ）
第２の領域ＳＣ2は、所定の電位に接続され、（Ｆ）第
４の領域ＳＣ4は、メモリセル選択用の第２の配線に接
続されていることを特徴とする。
【００２５】本発明の第５の態様に係る半導体メモリセ
ルにおいては、第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する導電性の第５の領
域ＳＣ5を有し、該第５の領域ＳＣ5と第３の領域ＳＣ3
とによってダイオードＤが構成され、電流制御用接合型
トランジスタＴＲ3の他方のソース／ドレイン領域に相
当する第３の領域ＳＣ3は、該ダイオードＤを介して第
２の配線に接続されている形態とすることもできる。
【００２６】上記の目的を達成するための本発明の第６
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3から成り、（イ）第２導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領域に
設けられ、且つ、第２の領域ＳＣ2とは離間して設けら
れた、第１導電形を有する半導体性の第３の領域Ｓ
Ｃ3、（ニ）第３の領域ＳＣ3の表面領域に設けられ、且
つ、整流接合を形成して接する半導体性若しくは導電性
の第４の領域ＳＣ4、（ホ）第２の領域ＳＣ2の表面領域
に設けられ、且つ、整流接合を形成して接する半導体性
若しくは導電性の第５の領域ＳＣ5、及び、（ヘ）第２
の領域ＳＣ2と第３の領域ＳＣ3、及び、第１の領域ＳＣ
1と第４の領域ＳＣ4を橋渡すごとくバリア層を介して設
けられ、読み出し用トランジスタＴＲ1と書き込み用ト
ランジスタＴＲ2とで共有されたゲート領域Ｇ、を有す
る半導体メモリセルであって、（Ａ−１）読み出し用ト
ランジスタＴＲ1のソース／ドレイン領域は、第１の領
域ＳＣ1と第４の領域ＳＣ4とで挟まれた第３の領域ＳＣ
3の表面領域、及び、第２の領域ＳＣ2から構成され、
（Ａ−２）読み出し用トランジスタＴＲ1のチャネル形
成領域ＣＨ1は、第２の領域ＳＣ2と第３の領域ＳＣ3と
で挟まれた第１の領域ＳＣ1の表面領域から構成されて
おり、（Ｂ−１）書き込み用トランジスタＴＲ2のソー
ス／ドレイン領域は、第１の領域ＳＣ1及び第４の領域
ＳＣ4から構成され、（Ｂ−２）書き込み用トランジス
タＴＲ2のチャネル形成領域ＣＨ2は、第１の領域ＳＣ1
と第４の領域ＳＣ4とで挟まれた、読み出し用トランジ
スタＴＲ1の一方のソース／ドレイン領域に相当する第
３の領域ＳＣ3の表面領域から構成されており、（Ｃ−
１）電流制御用接合型トランジスタＴＲ3のゲート領域
は、第５の領域ＳＣ5、及び該第５の領域ＳＣ5と対向す
る第１の領域ＳＣ1の部分から構成され、（Ｃ−２）電
流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3
は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟
まれた第２の領域ＳＣ2の一部から構成され、（Ｃ−
３）電流制御用接合型トランジスタＴＲ3の一方のソー
ス／ドレイン領域は、電流制御用接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3の一端から延び、そして、読み
出し用トランジスタＴＲ1の一方のソース／ドレイン領
域に相当する第２の領域ＳＣ2から構成され、（Ｃ−
４）電流制御用接合型トランジスタＴＲ3の他方のソー
ス／ドレイン領域は、電流制御用接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3の他端から延びる第２の領域Ｓ
Ｃ2から構成され、（Ｄ）ゲート領域Ｇは、メモリセル
選択用の第１の配線に接続され、（Ｅ）第２の領域ＳＣ
2は、所定の電位に接続され、（Ｆ）第４の領域ＳＣ
4は、メモリセル選択用の第２の配線に接続され、
（Ｇ）第５の領域ＳＣ5は、第２の所定の電位に接続さ
れていることを特徴とする。
【００２７】本発明の第６の態様に係る半導体メモリセ
ルにおいては、第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する導電性の第６の領
域ＳＣ6を有し、第６の領域ＳＣ6と第３の領域ＳＣ3と
によってダイオードＤが構成され、読み出し用トランジ
スタＴＲ1の他方のソース／ドレイン領域に相当する第
３の領域ＳＣ3は、ダイオードＤを介して第２の配線に
接続されている形態とすることもできる。
【００２８】あるいは又、本発明の第６の態様に係る半
導体メモリセルの変形においては、第５の領域ＳＣ
5を、第２の所定の電位に接続する代わりに、第１の領
域ＳＣ1に接続する形態とすることもできる。この場
合、第３の領域ＳＣ3の表面領域に設けられ、且つ、整
流接合を形成して接する導電性の第６の領域ＳＣ6を有
し、第６の領域ＳＣ6と第３の領域ＳＣ3とによってダイ
オードＤが構成され、読み出し用トランジスタＴＲ1の
他方のソース／ドレイン領域に相当する第３の領域ＳＣ
3は、ダイオードＤを介して第２の配線に接続されてい
る形態とすることもできる。
【００２９】上記の目的を達成するための本発明の第７
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3と、第２導電形の第２の書き込み用ト
ランジスタＴＲ4から成り、（イ）第２導電形を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領域に
設けられ、且つ、第２の領域ＳＣ2とは離間して設けら
れた、第１導電形を有する半導体性の第２の領域、３の
領域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する半導体性若しくは
導電性の第４の領域ＳＣ4、（ホ）第２の領域ＳＣ2の表
面領域に設けられ、且つ、整流接合を形成して接する半
導体性若しくは導電性の第５の領域ＳＣ5、及び、
（ヘ）第１の領域ＳＣ1と第４の領域ＳＣ4、第２の領域
ＳＣ2と第３の領域ＳＣ3、及び第３の領域ＳＣ3と第５
の領域ＳＣ5を橋渡すごとくバリア層を介して設けら
れ、読み出し用トランジスタＴＲ1と書き込み用トラン
ジスタＴＲ2と第２の書き込み用トランジスタＴＲ4で共
有されたゲート領域Ｇ、を有する半導体メモリセルであ
って、（Ａ−１）読み出し用トランジスタＴＲ1のソー
ス／ドレイン領域は、第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4とで挟まれた第３の領域ＳＣ3の表面領域、及び、第
２の領域ＳＣ2から構成され、（Ａ−２）読み出し用ト
ランジスタＴＲ1のチャネル形成領域ＣＨ1は、第２の領
域ＳＣ2と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ
1の表面領域から構成されており、（Ｂ−１）書き込み
用トランジスタＴＲ2のソース／ドレイン領域は、第１
の領域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−
２）書き込み用トランジスタＴＲ2のチャネル形成領域
ＣＨ2は、第１の領域ＳＣ1と第４の領域ＳＣ4とで挟ま
れた、読み出し用トランジスタＴＲ1の一方のソース／
ドレイン領域に相当する第３の領域ＳＣ3の表面領域か
ら構成されており、（Ｃ−１）電流制御用接合型トラン
ジスタＴＲ3のゲート領域は、第５の領域ＳＣ5、及び該
第５の領域ＳＣ5と対向する第１の領域ＳＣ1の部分から
構成され、（Ｃ−２）電流制御用接合型トランジスタＴ
Ｒ3のチャネル領域ＣＨ3は、第５の領域ＳＣ5と第１の
領域ＳＣ1の該部分とで挟まれた第２の領域ＳＣ2の一部
から構成され、（Ｃ−３）電流制御用接合型トランジス
タＴＲ3の一方のソース／ドレイン領域は、電流制御用
接合型トランジスタＴＲ3のチャネル領域ＣＨ3の一端か
ら延び、そして、読み出し用トランジスタＴＲ1の一方
のソース／ドレイン領域に相当する第２の領域ＳＣ2か
ら構成され、（Ｃ−４）電流制御用接合型トランジスタ
ＴＲ3の他方のソース／ドレイン領域は、電流制御用接
合型トランジスタＴＲ3のチャネル領域ＣＨ3の他端から
延びる第２の領域ＳＣ2から構成され、（Ｄ−１）第２
の書き込み用トランジスタＴＲ4の一方のソース／ドレ
イン領域は、読み出し用トランジスタＴＲ1のチャネル
形成領域ＣＨ1に相当する第１の領域ＳＣ1の該表面領域
から構成され、（Ｄ−２）第２の書き込み用トランジス
タＴＲ4の他方のソース／ドレイン領域は、第５の領域
ＳＣ5から構成され、（Ｄ−３）第２の書き込み用トラ
ンジスタＴＲ4のチャネル形成領域ＣＨ4は、読み出し用
トランジスタＴＲ1の一方のソース／ドレイン領域に相
当する第２の領域ＳＣ2から構成され、（Ｅ）ゲート領
域Ｇは、メモリセル選択用の第１の配線に接続され、
（Ｆ）第２の領域ＳＣ2は、所定の電位に接続され、
（Ｇ）第４の領域ＳＣ4は、メモリセル選択用の第２の
配線に接続されている。
【００３０】上記の目的を達成するための本発明の第８
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3から成り、（イ）第１導電形を有する
半導体性の第３の領域ＳＣ3、（ロ）第３の領域ＳＣ3の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性若しくは導電性の第４の領域ＳＣ4、（ハ）第
３の領域ＳＣ3の表面領域に設けられ、且つ、第４の領
域ＳＣ4とは離間して設けられた、第２導電形を有する
半導体性の第１の領域ＳＣ1、（ニ）第１の領域ＳＣ1の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域ＳＣ2、（ホ）第２の領域ＳＣ2の表面領域に
設けられ、且つ、整流接合を形成して接する半導体性若
しくは導電性の第５の領域ＳＣ5、及び、（ヘ）第２の
領域ＳＣ2と第３の領域ＳＣ3、及び、第１の領域ＳＣ1
と第４の領域ＳＣ4を橋渡すごとくバリア層を介して設
けられ、読み出し用トランジスタＴＲ1と書き込み用ト
ランジスタＴＲ2とで共有されたゲート領域Ｇ、を有す
る半導体メモリセルであって、（Ａ−１）読み出し用ト
ランジスタＴＲ1のソース／ドレイン領域は、第２の領
域ＳＣ2及び第３の領域ＳＣ3から構成され、（Ａ−２）
読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1
は、第２の領域ＳＣ2と第３の領域ＳＣ3とで挟まれた第
１の領域ＳＣ1の表面領域から構成され、（Ｂ−１）書
き込み用トランジスタＴＲ2のソース／ドレイン領域
は、第１の領域ＳＣ1及び第４の領域ＳＣ4から構成さ
れ、（Ｂ−２）書き込み用トランジスタＴＲ2のチャネ
ル形成領域ＣＨ3は、第１の領域ＳＣ1と第４の領域ＳＣ
4とで挟まれた第３の領域ＳＣ3の表面領域から構成さ
れ、（Ｃ−１）電流制御用接合型トランジスタＴＲ3の
ゲート領域は、第５の領域ＳＣ5、及び、該第５の領域
ＳＣ5と対向する第１の領域ＳＣ1の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3のチャ
ネル領域ＣＨ3は、第５の領域ＳＣ5と第１の領域ＳＣ1
の該部分とで挟まれた第２の領域ＳＣ2の一部から構成
され、（Ｃ−３）電流制御用接合型トランジスタＴＲ3
のソース／ドレイン領域は、電流制御用接合型トランジ
スタＴＲ3のチャネル領域ＣＨ3の両端から延びる第２の
領域ＳＣ2から構成され、（Ｄ）ゲート領域Ｇは、メモ
リセル選択用の第１の配線に接続され、（Ｅ）第２の領
域ＳＣ2は、所定の電位に接続され、（Ｆ）第４の領域
ＳＣ4は、メモリセル選択用の第２の配線に接続され、
（Ｇ）第５の領域ＳＣ5は、第２の所定の電位に接続さ
れていることを特徴とする。
【００３１】本発明の第８の態様に係る半導体メモリセ
ルにおいては、前記第５の領域ＳＣ5を、第２の所定の
電位に接続する代わりに、第１の領域ＳＣ1に接続する
態様とすることもできる。また、第３の領域ＳＣ3と第
４の領域ＳＣ4の接合部はダイオードＤを構成し、読み
出し用トランジスタＴＲ1の一方のソース／ドレイン領
域は、ダイオードＤを介して第２の配線に接続されてい
る態様とすることもできる。あるいは又、第３の領域Ｓ
Ｃ3の表面領域に設けられ、且つ、整流接合を形成して
接する導電性の第６の領域ＳＣ6を有し、該第６の領域
ＳＣ6と第３の領域ＳＣ3とによってダイオードＤが構成
され、読み出し用トランジスタＴＲ1の他方のソース／
ドレイン領域に相当する第３の領域ＳＣ3は、該ダイオ
ードＤを介して第２の配線に接続されている態様とする
こともできる。
【００３２】上記の目的を達成するための本発明の第９
の態様に係る半導体メモリセルは、第１導電形の読み出
し用トランジスタＴＲ1と、第２導電形の書き込み用ト
ランジスタＴＲ2と、第１導電形の電流制御用接合型ト
ランジスタＴＲ3と、第２導電形の第２の書き込み用ト
ランジスタＴＲ4から成り、（イ）第１導電形を有する
半導体性の第３の領域ＳＣ3、（ロ）第３の領域ＳＣ3の
表面領域に設けられ、且つ、整流接合を形成して接する
半導体性若しくは導電性の第４の領域ＳＣ4、（ハ）第
３の領域ＳＣ3の表面領域に設けられ、且つ、第４の領
域ＳＣ4とは離間して設けられた、第２導電形を有する
半導体性の第１の領域ＳＣ1、（ニ）第１の領域ＳＣ1の
表面領域に設けられた、第１導電形を有する半導体性の
第２の領域ＳＣ2、（ホ）第２の領域ＳＣ2の表面領域に
設けられ、且つ、整流接合を形成して接する半導体性若
しくは導電性の第５の領域ＳＣ5、及び、（ヘ）第１の
領域ＳＣ1と第４の領域ＳＣ4、第２の領域ＳＣ2と第３
の領域ＳＣ3、及び第３の領域ＳＣ3と第５の領域ＳＣ5
を橋渡すごとくバリア層を介して設けられ、読み出し用
トランジスタＴＲ1と書き込み用トランジスタＴＲ2と第
２の書き込み用トランジスタＴＲ4で共有されたゲート
領域Ｇ、を有する半導体メモリセルであって、（Ａ−
１）読み出し用トランジスタＴＲ1のソース／ドレイン
領域は、第１の領域ＳＣ1と第４の領域ＳＣ4とで挟まれ
た第３の領域ＳＣ3の表面領域、及び、第２の領域ＳＣ2
から構成され、（Ａ−２）読み出し用トランジスタＴＲ
1のチャネル形成領域ＣＨ1は、第２の領域ＳＣ2と第３
の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域か
ら構成されており、（Ｂ−１）書き込み用トランジスタ
ＴＲ2のソース／ドレイン領域は、第１の領域ＳＣ1及び
第４の領域ＳＣ4から構成され、（Ｂ−２）書き込み用
トランジスタＴＲ2のチャネル形成領域ＣＨ2は、第１の
領域ＳＣ1と第４の領域ＳＣ4とで挟まれた、読み出し用
トランジスタＴＲ1の一方のソース／ドレイン領域に相
当する第３の領域ＳＣ3の表面領域から構成されてお
り、（Ｃ−１）電流制御用接合型トランジスタＴＲ3の
ゲート領域は、第５の領域ＳＣ5、及び該第５の領域Ｓ
Ｃ5と対向する第１の領域ＳＣ1の部分から構成され、
（Ｃ−２）電流制御用接合型トランジスタＴＲ3のチャ
ネル領域ＣＨ3は、第５の領域ＳＣ5と第１の領域ＳＣ1
の該部分とで挟まれた第２の領域ＳＣ2の一部から構成
され、（Ｃ−３）電流制御用接合型トランジスタＴＲ3
の一方のソース／ドレイン領域は、電流制御用接合型ト
ランジスタＴＲ3のチャネル領域ＣＨ3の一端から延び、
そして、読み出し用トランジスタＴＲ1の一方のソース
／ドレイン領域に相当する第２の領域ＳＣ2から構成さ
れ、（Ｃ−４）電流制御用接合型トランジスタＴＲ3の
他方のソース／ドレイン領域は、電流制御用接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の他端から延びる第
２の領域ＳＣ2から構成され、（Ｄ−１）第２の書き込
み用トランジスタＴＲ4の一方のソース／ドレイン領域
は、読み出し用トランジスタＴＲ1のチャネル形成領域
ＣＨ1に相当する第１の領域ＳＣ1の該表面領域から構成
され、（Ｄ−２）第２の書き込み用トランジスタＴＲ4
の他方のソース／ドレイン領域は、第５の領域ＳＣ5か
ら構成され、（Ｄ−３）第２の書き込み用トランジスタ
ＴＲ4のチャネル形成領域ＣＨ4は、読み出し用トランジ
スタＴＲ1の一方のソース／ドレイン領域に相当する第
２の領域ＳＣ2から構成され、（Ｅ）ゲート領域Ｇは、
メモリセル選択用の第１の配線に接続され、（Ｆ）第２
の領域ＳＣ2は、所定の電位に接続され、（Ｇ）第４の
領域ＳＣ4は、メモリセル選択用の第２の配線に接続さ
れていることを特徴とする。
【００３３】本発明の第９の態様に係る半導体メモリセ
ルにおいては、第３の領域ＳＣ3と第４の領域ＳＣ4の接
合部はダイオードＤを構成し、読み出し用トランジスタ
ＴＲ4の一方のソース／ドレイン領域は、ダイオードＤ
を介して第２の配線に接続されている態様とすることが
できる。あるいは又、第３の領域ＳＣ3の表面領域に設
けられ、且つ、整流接合を形成して接する導電性の第６
の領域ＳＣ6を有し、該第６の領域ＳＣ6と第３の領域Ｓ
Ｃ3とによってダイオードＤが構成され、読み出し用ト
ランジスタＴＲ1の他方のソース／ドレイン領域に相当
する第３の領域ＳＣ3は、該ダイオードＤを介して第２
の配線に接続されている態様とすることもできる。
【００３４】本発明の半導体メモリセルは、半導体基板
表面領域、半導体基板に設けられた絶縁層（絶縁体）
上、第１〜第７の態様においては半導体基板に設けられ
た第２導電形のウエル構造内、第８及び第９の態様にお
いては半導体基板に設けられた第１導電形のウエル構造
内、あるいは絶縁体上に形成することができるが、α線
対策の面から、半導体メモリセルは、ウエル構造内に形
成され、あるいは又、絶縁体上に形成されていることが
好ましい。
【００３５】本発明の半導体メモリセルにおける電流制
御用接合型トランジスタ（ＪＦＥＴ）ＴＲ3は、 電流制御用接合型トランジスタの対向するゲート領
域の間の距離（チャネル領域の厚さ）を最適化し、且
つ、 電流制御用接合型トランジスタの対向するそれぞれ
のゲート領域における不純物濃度と、電流制御用接合型
トランジスタのチャネル領域における不純物濃度とを最
適化する ことによって、形成することができる。尚、ゲート領域
の間の距離（チャネル領域の厚さ）、並びにゲート領域
及びチャネル領域における不純物濃度の最適化を図らな
い場合、空乏層が広がらず、接合型トランジスタのオン
／オフ動作を得ることができない。これらの最適化は、
コンピュータシミュレーションや実験によって行う必要
がある。
【００３６】上記の目的を達成するための本発明の第１
の態様に係る半導体メモリセルの製造方法は、第１導電
形の読み出し用トランジスタＴＲ1と、第２導電形の書
き込み用トランジスタＴＲ2と、第１導電形の電流制御
用接合型トランジスタＴＲ3から成り、（イ）第２導電
形を有する半導体性の第１の領域ＳＣ1、（ロ）第１の
領域ＳＣ1の表面領域に設けられ、且つ、整流接合を形
成して接する半導体性若しくは導電性の第２の領域ＳＣ
2、（ハ）第１の領域ＳＣ1の表面領域に設けられ、且
つ、第２の領域ＳＣ2とは離間して設けられた、第１導
電形を有する半導体性の第３の領域ＳＣ3、（ニ）第３
の領域ＳＣ3の表面領域に設けられた、第２導電形を有
する半導体性の第４の領域ＳＣ4、及び、（ホ）第２の
領域ＳＣ2と第３の領域ＳＣ3、及び、第１の領域ＳＣ1
と第４の領域ＳＣ4を橋渡すごとくバリア層を介して設
けられ、読み出し用トランジスタＴＲ1と書き込み用ト
ランジスタＴＲ2とで共有されたゲート領域Ｇ、を有
し、（Ａ−１）第１の領域ＳＣ1と第４の領域ＳＣ4とで
挟まれた第３の領域ＳＣ3の表面領域、及び、第２の領
域ＳＣ2から構成されたソース／ドレイン領域、及び、
（Ａ−２）第２の領域ＳＣ2と第３の領域ＳＣ3とで挟ま
れた第１の領域ＳＣ1の表面領域から構成されたチャネ
ル形成領域ＣＨ1、を有する読み出し用トランジスタＴ
Ｒ1、（Ｂ−１）第１の領域ＳＣ1及び第４の領域ＳＣ4
から構成されたソース／ドレイン領域、及び、（Ｂ−
２）第１の領域ＳＣ1と第４の領域ＳＣ4とで挟まれた、
読み出し用トランジスタＴＲ1の一方のソース／ドレイ
ン領域に相当する第３の領域ＳＣ3の表面領域から構成
されたチャネル形成領域ＣＨ2、を有する書き込み用ト
ランジスタＴＲ2、並びに、（Ｃ−１）第４の領域Ｓ
Ｃ4、及び該第４の領域ＳＣ4と対向する第１の領域ＳＣ
1の部分から構成されたゲート領域、（Ｃ−２）第１の
領域ＳＣ1と第４の領域ＳＣ4とで挟まれた、書き込み用
トランジスタＴＲ2の一方のソース／ドレイン領域の下
方に位置する第３の領域ＳＣ3の部分から構成されたチ
ャネル領域ＣＨ3、（Ｃ−３）チャネル領域ＣＨ3の一端
から延び、そして、第１の領域ＳＣ1と第４の領域ＳＣ4
とで挟まれた、読み出し用トランジスタＴＲ1の一方の
ソース／ドレイン領域に相当し且つ書き込み用トランジ
スタＴＲ2のチャネル形成領域ＣＨ2に相当する第３の領
域ＳＣ3の表面領域から構成されたソース／ドレイン領
域の一方、及び、（Ｃ−４）チャネル領域ＣＨ3の他端
から延びる第３の領域ＳＣ3から構成されたソース／ド
レイン領域ＣＨ3の他方、を有する電流制御用接合型ト
ランジスタＴＲ3、のそれぞれから成る半導体メモリセ
ルの製造方法であって、（ａ）第１の領域ＳＣ1の表面
にバリア層を形成した後、該バリア層上にゲート領域Ｇ
を形成する工程と、（ｂ）電流制御用接合型トランジス
タＴＲ3の対向するゲート領域の間の距離が最適化さ
れ、且つ、電流制御用接合型トランジスタＴＲ3の対向
するそれぞれのゲート領域における不純物濃度とチャネ
ル領域における不純物濃度とが最適化されるように、第
１の領域ＳＣ1、第３の領域ＳＣ3及び第４の領域ＳＣ4
のそれぞれを、任意の順序でイオン注入法によって形成
する工程、から成ることを特徴とする。
【００３７】上記の目的を達成するための本発明の第２
の態様に係る半導体メモリセルの製造方法は、第１導電
形の読み出し用トランジスタＴＲ1と、第２導電形の書
き込み用トランジスタＴＲ2と、第１導電形の電流制御
用接合型トランジスタＴＲ3から成り、（イ）第２導電
形を有する半導体性の第１の領域ＳＣ1、（ロ）第１の
領域ＳＣ1の表面領域に設けられた、第１の導電形を有
する半導体性の第２の領域ＳＣ2、（ハ）第１の領域Ｓ
Ｃ1の表面領域に設けられ、且つ、第２の領域ＳＣ2とは
離間して設けられた、第１導電形の半導体性の第３の領
域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する半導体性若しくは
導電性の第４の領域ＳＣ4、（ホ）第２の領域ＳＣ2の表
面領域に設けられ、且つ、整流接合を形成して接する半
導体性若しくは導電性の第５の領域ＳＣ5、及び、
（ヘ）第２の領域ＳＣ2と第３の領域ＳＣ3、及び、第１
の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとくバリア層
を介して設けられ、読み出し用トランジスタＴＲ1と書
き込み用トランジスタＴＲ2とで共有されたゲート領域
Ｇ、を有し、（Ａ−１）第１の領域ＳＣ1と第４の領域
ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域、及び、
第２の領域ＳＣ2から構成されたソース／ドレイン領
域、及び、（Ａ−２）第２の領域ＳＣ2と第３の領域Ｓ
Ｃ3とで挟まれた第１の領域ＳＣ1の表面領域から構成さ
れたチャネル形成領域ＣＨ1、を有する読み出し用トラ
ンジスタＴＲ1、（Ｂ−１）第１の領域ＳＣ1及び第４の
領域ＳＣ4から構成されたソース／ドレイン領域、及
び、（Ｂ−２）第１の領域ＳＣ1と第４の領域ＳＣ4とで
挟まれた、読み出し用トランジスタＴＲ1の一方のソー
ス／ドレイン領域に相当する第３の領域ＳＣ3の表面領
域から構成されたチャネル形成領域ＣＨ2、を有する書
き込み用トランジスタＴＲ2、並びに、（Ｃ−１）第５
の領域ＳＣ5、及び該第５の領域ＳＣ5と対向する第１の
領域ＳＣ1の部分から構成されたゲート領域、（Ｃ−
２）第１の領域ＳＣ1の該部分と第５の領域ＳＣ5とで挟
まれた第２の領域ＳＣ2の部分から構成されたチャネル
領域ＣＨ3、（Ｃ−３）チャネル領域ＣＨ3の一端から延
び、そして、読み出し用トランジスタＴＲ1の一方のソ
ース／ドレイン領域に相当する第２の領域ＳＣ2から構
成されたソース／ドレイン領域の一方、及び、（Ｃ−
４）チャネル領域ＣＨ3の他端から延びる第２の領域Ｓ
Ｃ2から構成されたソース／ドレイン領域の他方、を有
する電流制御用接合型トランジスタＴＲ3、のそれぞれ
から成る半導体メモリセルの製造方法であって、（ａ）
第１の領域ＳＣ1の表面にバリア層を形成した後、該バ
リア層上にゲート領域Ｇを形成する工程と、（ｂ）電流
制御用接合型トランジスタＴＲ3の対向するゲート領域
の間の距離が最適化され、且つ、電流制御用接合型トラ
ンジスタＴＲ3の対向するそれぞれのゲート領域におけ
る不純物濃度とチャネル領域ＣＨ3における不純物濃度
とが最適化されるように、第１の領域ＳＣ1、第２の領
域ＳＣ2及び第５の領域ＳＣ5のそれぞれを、任意の順序
でイオン注入法によって形成する工程、から成ることを
特徴とする。
【００３８】尚、本発明の第３〜第９の態様に係る半導
体メモリセルにおいて、第１の領域ＳＣ1の下に、第１
導電形の高濃度不純物含有領域ＳＣ7を更に備えれば、
読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1
に蓄積される電位あるいは電荷の増加を図ることができ
る。
【００３９】チャネル形成領域あるいはチャネル領域
は、従来の方法に基づき、シリコンあるいはＧａＡｓ等
から形成することができる。各ゲート領域は、従来の方
法により、金属、不純物を添加又はドープされたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、高濃度に不純物を添加したＧａＡｓ等から形成
することができる。バリア層は、従来の方法により、Ｓ
ｉＯ2、Ｓｉ3Ｎ4、Ａｌ2Ｏ3、ＧａＡｌＡｓ等から形成
することができる。各領域は、要求される特性に依存す
るが、従来の方法により、不純物を添加されたシリコ
ン、アモルファスシリコンあるいはポリシリコン、シリ
サイド、シリサイド層と半導体層の２層構造、高濃度に
不純物を添加されたＧａＡｓ等から形成することができ
る。
【００４０】本発明の第３〜第９の態様に係る半導体メ
モリセルにおける各領域を導電性の領域から構成する場
合、シリサイドやＭｏやＡｌ等の金属、あるいは金属化
合物から構成することができる。尚、本発明の第３の態
様に係る半導体メモリセルにおいて、導電性の第６の領
域ＳＣ6が形成される場合には、第５の領域ＳＣ5は半導
体性の領域から構成されることが好ましい。また、本発
明の第６及び第７の態様に係る半導体メモリセルにおい
て、導電性の第６の領域ＳＣ6が形成される場合には、
第４の領域ＳＣ4は半導体性の領域から構成されること
が好ましい。更には、本発明の第８及び第９の態様に係
る半導体メモリセルにおいて、導電性の第６の領域ＳＣ
6が形成される場合には、第４の領域ＳＣ4は半導体性の
領域から構成されることが好ましい。
【００４１】本発明の半導体メモリセルにおいては、読
み出し用トランジスタＴＲ1及び書き込み用トランジス
タＴＲ2の各々のゲート領域は、メモリセル選択用の第
１の配線に接続されている。従って、メモリセル選択用
の第１の配線は１本でよく、チップ面積を小さくするこ
とができる。
【００４２】本発明の第３の態様及び第４の態様に係る
半導体メモリセルにおいては、書き込み用トランジスタ
ＴＲ2の一方のソース／ドレイン領域である第１の領域
ＳＣ1は、読み出し用トランジスタＴＲ1のチャネル形成
領域ＣＨ1に相当している。そして、情報の書き込み
時、書き込み用トランジスタＴＲ2は導通し、その結
果、情報は、読み出し用トランジスタＴＲ1のチャネル
形成領域ＣＨ1に電位あるいは電荷の形態で蓄積され
る。情報の読み出し時、読み出し用トランジスタＴＲ1
においては、チャネル形成領域ＣＨ1に蓄積された電位
あるいは電荷（情報）に依存して、ゲート領域から見た
読み出し用トランジスタＴＲ1のスレッショールド値が
変化する。従って、情報の読み出し時、適切に選定され
た電位をゲート領域に印加することによって、読み出し
用トランジスタＴＲ1の情報蓄積状態をチャネル電流の
大小（０も含めて）で判定することができる。即ち、こ
の読み出し用トランジスタＴＲ1の動作状態を検出する
ことによって、情報の読み出しを行うことができる。
【００４３】本発明の第５の態様〜第９の態様に係る半
導体メモリセルにおいても、書き込み用トランジスタＴ
Ｒ2の一方のソース／ドレイン領域である第１の領域Ｓ
Ｃ1は、読み出し用トランジスタＴＲ1のチャネル形成領
域ＣＨ1に相当している。また、書き込み用トランジス
タＴＲ2のチャネル形成領域ＣＨ2に相当し且つ読み出し
用トランジスタＴＲ1のソース／ドレイン領域に相当す
る第３の領域ＳＣ3が、例えばダイオードＤを介してメ
モリセル選択用の第２の配線に接続され、あるいは又、
情報読み出し線に接続されている。そして、メモリセル
選択用の第２の配線の電位を適切に選択することによっ
て、読み出し時の読み出し用トランジスタＴＲ1のゲー
ト領域から見たスレッショールド値を変化させることが
できる。その結果、メモリセル選択用の第１の配線の電
位を適切に選択することにより、読み出し用トランジス
タＴＲ1及び書き込み用トランジスタＴＲ2のオン・オフ
状態を制御することができる。
【００４４】即ち、本発明の半導体メモリセルにおいて
は、情報の書き込み時、第１の配線の電位を書き込み用
トランジスタＴＲ2が充分オンとなる電位に設定する
と、第２の配線の電位に依存して書き込み用トランジス
タＴＲ2における第１の領域ＳＣ1と第３の領域ＳＣ3間
に形成されたキャパシタに電荷が充電される。その結
果、情報は、読み出し用トランジスタＴＲ1のチャネル
形成領域ＣＨ1（第１の領域ＳＣ1）に、第３の領域ＳＣ
3との電位差あるいは電荷の形態で蓄積される。情報の
読み出し時、第３の領域ＳＣ3の電位は読み出し電位と
なり、読み出し用トランジスタＴＲ1においては、チャ
ネル形成領域ＣＨ1に蓄積された電位あるいは電荷（情
報）が、チャネル形成領域ＣＨ1に相当する第１の領域
ＳＣ1とソース／ドレイン領域に相当する第２の領域Ｓ
Ｃ2との間の電位差又は電荷に変換され、その電荷（情
報）に依存して、ゲート領域から見た読み出し用トラン
ジスタＴＲ1のスレッショールド値が変化する。従っ
て、情報の読み出し時、適切に選定された電位をゲート
領域に印加することによって、読み出し用トランジスタ
ＴＲ1のオン／オフ動作を制御することができる。即
ち、この読み出し用トランジスタＴＲ1の動作状態を検
出することによって、情報の読み出しを行うことができ
る。
【００４５】しかも、本発明の半導体メモリセルにおい
ては、第１導電形の読み出し用トランジスタＴＲ1及び
第２導電形の書き込み用トランジスタＴＲ2に加えて、
第１導電形の電流制御用接合型トランジスタＴＲ3が備
えられている。この電流制御用接合型トランジスタＴＲ
3は、情報の読み出し時、オン／オフ動作の制御がなさ
れるので、第２の領域ＳＣ2乃至第３の領域ＳＣ3を流れ
る電流のマージンを非常に大きくとれる結果、第２の配
線に接続し得る半導体メモリセルの数に制限を受け難
く、しかも、半導体メモリセルの情報保持時間（リテン
ション時間）を長くすることができる。
【００４６】また、ダイオードＤを設ければ、第１導電
形の電流制御用接合型トランジスタＴＲ3の他方のソー
ス／ドレイン領域に接続された情報読み出し線を省略す
ることができる。ところで、このような本発明の半導体
メモリセルにおいて、ダイオードをｐｎ接合から構成し
た場合、ダイオードを形成する各領域における電位設
定、あるいは、各領域の不純物濃度関係の設計が不適切
であると、情報の読み出し時、ラッチアップを生じる可
能性がある。あるいは又、第４の領域ＳＣ4、第３の領
域ＳＣ3及び第１の領域ＳＣ1から構成されたバイポーラ
ｐｎｐトランジスタがオン状態となり、第１の領域ＳＣ
1に蓄積された情報がリークする虞がある。これらを回
避するために、情報の読み出し時、第２の配線に印加す
る電圧が、第４の領域ＳＣ4と第３の領域ＳＣ3の接合部
において大きな順方向電流が流れない程度の小電圧（ｐ
ｎ接合の場合、０．４Ｖ以下）とする必要がある。これ
らの問題を回避する方法の１つとして、第３の領域ＳＣ
3の表面領域に、本発明の第５の態様の半導体メモリセ
ルにおける第５の領域ＳＣ5あるいは本発明の第６及び
第７の態様の半導体メモリセルにおける第６の領域ＳＣ
6を形成し、これらの各態様における第５の領域ＳＣ5や
第６の領域ＳＣ6をシリサイドや金属、金属化合物で構
成し、これらの各態様における第５の領域ＳＣ5や第６
の領域ＳＣ6と第３の領域ＳＣ3との接合をショットキ接
合のように多数キャリアが主として順方向電流を構成す
る接合とする方法を挙げることができる。即ち、これら
の各態様における第５の領域ＳＣ5や第６の領域ＳＣ
6を、シリサイド層又はＭｏやＡｌ等から成る金属層、
金属化合物層から構成し、ショットキ接合形のダイオー
ドを形成すれば、ラッチアップの危険性を回避すること
ができ、第２の配線に印加する電圧への制限は実質的に
無くなるし、あるいは又、情報の保持時間を長くするこ
とができる。尚、場合によっては、これらの各態様にお
ける第５の領域ＳＣ5や第６の領域ＳＣ6を第２導電型の
半導体層から構成し、ｐｎ接合形のダイオードを形成す
ることもできる。
【００４７】本発明の半導体メモリセルは、情報を電
位、電位差、又は電荷等の形態で保持するが、接合リー
ク等のリーク電流によりいずれはそれらが減衰するため
リフレッシュを必要とするので、ＤＲＡＭ様に動作す
る。
【００４８】本発明の第１〜第９の態様に係る半導体メ
モリセルにおいて、第５の領域ＳＣ5を第１の領域ＳＣ1
に接続すれば、半導体モリセルの配線構造の簡素化を図
ることができる。また、本発明の第５の態様〜第９の態
様においては、読み出し用トランジスタＴＲ1と書き込
み用トランジスタＴＲ2とが１つに融合されているの
で、小さいセル面積とリーク電流の低減を図ることがで
きる。
【００４９】また、本発明の第７の態様あるいは第９の
態様に係る半導体メモリセルにおいては、電流制御用接
合型トランジスタＴＲ3に加えて第２の書き込み用トラ
ンジスタＴＲ4が設けられており、情報の読み出し時、
オン／オフ動作の制御がなされるので、第２の領域ＳＣ
2乃至第３の領域ＳＣ3を流れる電流のマージンを一層確
実に非常に大きくとれる結果、第２の配線に接続し得る
半導体メモリセルの数に制限を一層受け難い。
【００５０】
【発明の実施の形態】以下、図面を参照して、発明の実
施の形態（以下、実施の形態と略す）に基づき本発明を
説明する。
【００５１】（実施の形態１）実施の形態１は、本発明
の第１及び第３の態様に係る半導体メモリセルに関す
る。図１の（Ｂ）に原理図を、そして図２に模式的な一
部断面図の一例を示すように、実施の形態１の半導体メ
モリセルは、第１導電形（例えばｎ形）の読み出し用ト
ランジスタＴＲ1と、第２導電形（例えばｐ形）の書き
込み用トランジスタＴＲ2と、第１導電形（例えばｎ
形）の電流制御用接合型トランジスタＴＲ3から成る。
実施の形態１においては、読み出し用トランジスタＴＲ
1と書き込み用トランジスタＴＲ2と電流制御用接合型ト
ランジスタＴＲ3とは、個別のトランジスタから構成さ
れている。即ち、実施の形態１における半導体メモリセ
ルは３つのトランジスタから構成されている。
【００５２】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）一方のソース／ドレイン領域は、
所定の電位に接続され、（Ａ−２）他方のソース／ドレ
イン領域は、電流制御用接合型トランジスタＴＲ3のソ
ース／ドレイン領域と共通であり、（Ａ−３）ゲート領
域Ｇ1は、メモリセル選択用の第１の配線（例えばワー
ド線）に接続されている。
【００５３】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）一方のソース／ドレイン領域は、メ
モリセル選択用の第２の配線（例えばビット線）に接続
され、（Ｂ−２）他方のソース／ドレイン領域は、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1及び
電流制御用接合型トランジスタＴＲ3の第１のゲート領
域と共通であり、（Ｂ−３）ゲート領域Ｇ2は、メモリ
セル選択用の第１の配線（例えばワード線）に接続され
ている。
【００５４】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）第２のゲート領域は、読み
出し用トランジスタＴＲ1の他方のソース／ドレイン領
域の延在部である電流制御用接合型トランジスタＴＲ3
のチャネル領域ＣＨ3を介して、電流制御用接合型トラ
ンジスタＴＲ3の第１のゲート領域と対向しており、
（Ｃ−２）他方のソース／ドレイン領域は、電流制御用
接合型トランジスタＴＲ3のチャネル領域ＣＨ3を通して
読み出し用トランジスタＴＲ1の他方のソース／ドレイ
ン領域の延在部に位置する。
【００５５】尚、実施の形態１の半導体メモリセルにお
いては、電流制御用接合型トランジスタＴＲ3の第２の
ゲート領域は第２の所定の電位に接続され、電流制御用
接合型トランジスタＴＲ3の他方のソース／ドレイン領
域と書き込み用トランジスタＴＲ2の一方のソース／ド
レイン領域の接合部はダイオードＤを構成している。
【００５６】あるいは又、実施の形態１における半導体
メモリセルは、（イ）第２導電形（例えばｐ形）を有す
る半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1
の表面領域に設けられ、且つ、第１の領域ＳＣ1と整流
接合を形成して接する、第２導電形とは逆の第１導電形
（例えばｎ+形）を有する半導体性の、又はシリサイド
や金属等の導電性の第２の領域ＳＣ2、（ハ）第１の領
域ＳＣ1の表面領域に設けられ、且つ、第２の領域ＳＣ2
とは離間して設けられた、第１導電形（例えばｎ+形）
を有する半導体性の第３の領域ＳＣ3、（ニ）第３の領
域ＳＣ3の表面領域に設けられ、且つ、第３の領域ＳＣ3
と整流接合を形成して接する、第２導電形（例えばｐ++
形）を有する半導体性の、又はシリサイドや金属等の導
電性の第４の領域ＳＣ4、及び、（ホ）第４の領域ＳＣ4
とは離間して第３の領域ＳＣ3の表面領域に設けられ、
且つ、第３の領域ＳＣ3と整流接合を形成して接する第
２導電形（例えばｐ++形）を有する半導体性の、又はシ
リサイドや金属等の導電性の第５の領域ＳＣ5、を有す
る半導体メモリセルである。
【００５７】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第２の
領域ＳＣ2及び第３の領域ＳＣ3から構成され、（Ａ−
２）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2と第３
の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域か
ら構成され、（Ａ−３）第２の領域ＳＣ2と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の該表面領域の上方
には、バリア層を介して読み出し用トランジスタＴＲ1
用のゲート領域Ｇ1が設けられている。
【００５８】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−２）
チャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域から構
成され、（Ｂ−３）第１の領域ＳＣ1と第４の領域ＳＣ4
とで挟まれた第３の領域ＳＣ３の該表面領域の上方に
は、バリア層を介して書き込み用トランジスタＴＲ２用
のゲート領域Ｇ2が設けられている。
【００５９】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）ゲート領域は、第５の領域
ＳＣ5、及び、該第５の領域ＳＣ5と対向する第１の領域
ＳＣ1の部分から構成され、（Ｃ−２）チャネル領域Ｃ
Ｈ3は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分と
で挟まれた第３の領域ＳＣ3の一部から構成され、（Ｃ
−３）ソース／ドレイン領域は、電流制御用接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の両端から延びる第
３の領域ＳＣ3から構成されている。
【００６０】尚、電流制御用接合型トランジスタＴＲ3
は、対向するゲート領域の間の距離（チャネル領域Ｃ
Ｈ3の厚さ）を最適化し、且つ、対向するそれぞれの
ゲート領域における不純物濃度とチャネル領域における
不純物濃度とを最適化することによって、形成されてい
る。
【００６１】実施の形態１においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ1）は、半導体基板に
設けられた第２導電形（例えばｐ形）のウエル構造内に
形成されている。
【００６２】そして、読み出し用トランジスタＴＲ1の
ゲート領域Ｇ1（第１のゲート領域Ｇ1と呼ぶ場合があ
る）及び書き込み用トランジスタＴＲ2のゲート領域Ｇ2
（第２のゲート領域Ｇ2と呼ぶ場合がある）は、メモリ
セル選択用の第１の配線（例えばワード線）に接続され
ている。また、第２の領域ＳＣ2は所定の電位に接続さ
れ、第４の領域ＳＣ4はメモリセル選択用の第２の配線
（例えばビット線）に接続され、第５の領域ＳＣ5は第
２の所定の電位に接続されている。
【００６３】また、第３の領域ＳＣ3と第４の領域ＳＣ4
の接合部はダイオードＤを構成し、電流制御用接合型ト
ランジスタＴＲ3の一方のソース／ドレイン領域は、こ
のダイオードＤを介して第２の配線（例えばビット線）
に接続されている。
【００６４】尚、第１の領域ＳＣ1の下に、第１導電形
の高濃度不純物含有領域ＳＣ7を更に備えれば、読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【００６５】以下、図３４及び図３５を参照して、実施
の形態１の半導体メモリセルの製造方法を説明する。
【００６６】［工程−１００］先ず、第１導電形（例え
ばｎ形）のシリコン半導体基板に、第２導電形（例えば
ｐ形）の第１の領域ＳＣ1をイオン注入法にて形成する
（図３４の（Ａ）参照）。尚、この第２導電形（例えば
ｐ形）を有する半導体性の第１の領域ＳＣ1はｐ形ウエ
ルに相当する。第１の領域ＳＣ1の形成前、あるいは形
成後、第１の領域ＳＣ1の下に、第１導電形（例えばｎ
形）の高濃度不純物含有領域ＳＣ7を形成しておくこと
が好ましい。
【００６７】［工程−１１０］次いで、例えば熱酸化法
にて、シリコン半導体基板の表面にバリア層に相当する
厚さ１０ｎｍ程度のゲート酸化膜を形成し、次いで、不
純物がドープされたポリシリコン層をＣＶＤ法にて全面
に堆積させる。そして、このポリシリコン層上にパター
ニングされたレジストを形成した後、かかるレジストを
マスクとしてポリシリコン層をパターニングして、第１
のゲート領域Ｇ1及びダミーパターンを形成する。次い
で、ｎ形不純物をイオン注入することによって、ｐ+形
不純物を含有した第１の領域ＳＣ1の表面領域にｎ形不
純物を含有する層を形成する。その後、例えばＳｉＮ層
を全面に形成し、次いで、ＳｉＮ層を異方性エッチング
することによって、第１のゲート領域Ｇ1及びダミーパ
ターンの側壁にサイドウオールを形成する。その後、薄
い酸化膜を形成し、高濃度のｎ形不純物をイオン注入す
る。これによって、図３４の（Ｂ）に示すように、第１
の領域ＳＣ1の表面領域に設けられ、且つ、整流接合を
形成して接する第２の領域ＳＣ2（ｎ+形の半導体性の第
２の領域ＳＣ2）、及び、第１の領域ＳＣ1の表面領域に
設けられ、且つ、第２の領域ＳＣ2とは離間して設けら
れた、第１導電形（例えばｎ+形）を有する半導体性の
第３の領域ＳＣ3を形成することができる。
【００６８】［工程−１２０］その後、パターニングさ
れたレジストを形成し、かかるレジストをマスクとして
ダミーパターン、ダミーパターン側壁のサイドウオール
及びダミーパターンの下のバリア層を除去する。次い
で、バリア層に相当するゲート酸化膜、及び不純物がド
ープされたポリシリコンから成る第２のゲート領域Ｇ2
を形成する。こうして、図３５の（Ａ）に示す構造を得
ることができる。
【００６９】［工程−１３０］次に、パターニングされ
たレジストを形成した後、かかるレジストをマスクとし
てｐ形不純物のイオン注入を行い、レジストを除去す
る。これによって、図３５の（Ｂ）に示すように、第３
の領域ＳＣ3の表面領域に設けられ、且つ、整流接合を
形成して接する第４の領域ＳＣ4（ｐ++形の半導体性の
第４の領域ＳＣ4）、及び、第４の領域ＳＣ4とは離間し
て第３の領域ＳＣ3の表面領域に設けられ、且つ、整流
接合を形成して接する第５の領域ＳＣ5（ｐ++形の半導
体性の第５の領域ＳＣ5）を形成することができる。
【００７０】［工程−１４０］その後、全面に層間絶縁
層を形成し、かかる層間絶縁層に開口部を設け、層間絶
縁層上に配線材料層を形成した後、配線材料層をパター
ニングすることによって各配線を形成する。こうして、
図２に示した実施の形態１の半導体メモリセルを製造す
ることができる。
【００７１】実施の形態１の半導体メモリセルの変形例
を、図３、図４、図６、図８及び図９に示す。図３に示
す半導体メモリセルは、例えばＳｉＯ2から成る絶縁体
上に形成されている、所謂ＳＯＩ構造を有する。かかる
半導体メモリセルは、半導体基板に凸部を形成し、次い
で、全面に絶縁体（絶縁層）を形成した後、絶縁体（絶
縁層）と支持基板とを張り合わせ、次に、半導体基板を
裏面から研削、研磨することによって得られた、所謂張
り合わせ基板に基づき製造することができる。あるいは
又、例えばシリコン半導体基板に酸素をイオン注入した
後に熱処理を行って得られるＳＩＭＯＸ法による絶縁体
（絶縁層）を形成し、その上に残されたシリコン層に半
導体メモリセルを作製すればよい。あるいは又、例えば
アモルファスシリコン層やポリシリコン層をＣＶＤ法等
によって絶縁体（絶縁層）の上に成膜し、次いで、レー
ザビームや電子ビームを用いた帯域溶融結晶化法、絶縁
体（絶縁層）に設けられた開口部を介して結晶成長を行
うラテラル固相結晶成長法等の各種の公知の単結晶化技
術によってシリコン層を形成し、かかるシリコン層に半
導体メモリセルを作製すればよい。
【００７２】また、図４に示す半導体メモリセルは、支
持基板上に成膜された絶縁体（絶縁層）上に、例えばポ
リシリコン層あるいはアモルファスシリコン層を形成し
た後、かかるポリシリコン層あるいはアモルファスシリ
コン層に実施の形態１と同様の半導体メモリセルを作製
することによって得ることができ、所謂ＴＦＴ構造を有
する。
【００７３】更には、図６に示す半導体メモリセル（原
理図は図５を参照）においては、電流制御用接合型トラ
ンジスタＴＲ3の一方のソース／ドレイン領域に相当す
る第３の領域ＳＣ3の表面領域にダイオードＤが形成さ
れている。即ち、第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する導電性の第６の領
域ＳＣ6を有し、この第６の領域ＳＣ6と第３の領域ＳＣ
3とによってダイオードＤが構成されている。そして、
電流制御用接合型トランジスタＴＲ3の一方のソース／
ドレイン領域は、このダイオードＤを介して第２の所定
の電位に接続されている。尚、この第６の領域ＳＣ6に
関しては、後述する本発明の第６の態様に係る半導体メ
モリセルにおける第６の領域ＳＣ6と同様の構成とする
ことができる。ここで、このような構造の場合には、第
５の領域ＳＣ5を半導体性の領域とすることが好まし
い。
【００７４】図８の（Ａ）に模式的な一部断面図を示す
半導体メモリセル（原理図は図７を参照）は、図２に示
した半導体メモリセルの変形であり、第５の領域ＳＣ5
は、第２の所定の電位に接続される代わりに、第１の領
域ＳＣ1に接続されている。尚、各領域とゲート領域の
配置を図８の（Ｂ）の模式的な配置図に示す。また、図
８の（Ｂ）の線Ｃ−Ｃに沿った各領域の模式的な断面図
を図８の（Ｃ）に示す。第５の領域ＳＣ5と第１の領域
ＳＣ1との接続は、例えば、図８の（Ｂ）及び（Ｃ）に
示すように、第１の領域ＳＣ1の一部分を半導体基板の
表面近傍まで延在させ、第３の領域ＳＣ3の外側で、第
５の領域ＳＣ5と第１の領域ＳＣ1の延在した部分とが接
するような構造とすることによって、得ることができ
る。半導体メモリセルをこのような構造にすることによ
り、半導体メモリセルの配線構造の簡素化を図ることが
できる。尚、第３の領域ＳＣ3と第４の領域ＳＣ4の接合
部はダイオードＤを構成し、電流制御用接合型トランジ
スタＴＲ3の一方のソース／ドレイン領域は、ダイオー
ドＤを介して第２の配線に接続されている形態とするこ
ともできる。
【００７５】図９に示す半導体メモリセル（原理図は図
７を参照）は、図３に示した半導体メモリセルの変形で
あり、更には、図８に示した半導体メモリセルの変形で
あり、例えばＳｉＯ2から成る絶縁体上に形成されてい
る、所謂ＳＯＩ構造を有する。尚、支持基板上に成膜さ
れた絶縁体（絶縁層）上に、例えばポリシリコン層ある
いはアモルファスシリコン層を形成した後、かかるポリ
シリコン層あるいはアモルファスシリコン層に半導体メ
モリセルを作製することによっても、所謂ＴＦＴ構造を
有する半導体メモリセルを得ることができる。
【００７６】（実施の形態２）実施の形態２は、本発明
の第２及び第４の態様に係る半導体メモリセルに関す
る。図１０に原理図を、そして図１１に模式的な一部断
面図の一例を示すように、実施の形態２の半導体メモリ
セルは、第１導電形（例えばｎ形）の読み出し用トラン
ジスタＴＲ1と、第２導電形（例えばｐ形）の書き込み
用トランジスタＴＲ2と、第１導電形（例えばｎ形）の
電流制御用接合型トランジスタＴＲ3から成る。実施の
形態２においても、読み出し用トランジスタＴＲ1と書
き込み用トランジスタＴＲ2と電流制御用接合型トラン
ジスタＴＲ3とは、個別のトランジスタから構成されて
いる。即ち、実施の形態１における半導体メモリセルは
３つのトランジスタから構成されている。実施の形態２
においては、第５の領域ＳＣ5が第２の領域ＳＣ2の表面
領域に設けられている。この点が、実施の形態１におけ
る半導体メモリセルと異なる点である。
【００７７】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）一方のソース／ドレイン領域は、
電流制御用接合型トランジスタＴＲ3の一方のソース／
ドレイン領域と共通であり、（Ａ−２）他方のソース／
ドレイン領域は、ダイオードＤを介してメモリセル選択
用の第２の配線に接続され、（Ａ−３）ゲート領域Ｇ1
は、メモリセル選択用の第１の配線（例えばワード線）
に接続されている。
【００７８】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）一方のソース／ドレイン領域は、メ
モリセル選択用の第２の配線（例えばビット線）に接続
され、（Ｂ−２）他方のソース／ドレイン領域は、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1及び
電流制御用接合型トランジスタＴＲ3の第１のゲート領
域と共通であり、（Ｂ−３）ゲート領域Ｇ2は、メモリ
セル選択用の第１の配線（例えばワード線）に接続され
ている。
【００７９】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）第２のゲート領域は、読み
出し用トランジスタＴＲ1の一方のソース／ドレイン領
域の延在部である電流制御用接合型トランジスタＴＲ3
のチャネル領域ＣＨ3を介して、電流制御用接合型トラ
ンジスタＴＲ3の第１のゲート領域と対向しており、
（Ｃ−２）他方のソース／ドレイン領域は、電流制御用
接合型トランジスタＴＲ3のチャネル領域ＣＨ3を通して
読み出し用トランジスタＴＲ1の他方のソース／ドレイ
ン領域の延在部に位置し、且つ、所定の電位に接続され
ている。
【００８０】尚、実施の形態２の半導体メモリセルにお
いては、電流制御用接合型トランジスタＴＲ3の第２の
ゲート領域は第２の所定の電位に接続されている。読み
出し用トランジスタＴＲ1の他方のソース／ドレイン領
域と書き込み用トランジスタＴＲ2の一方のソース／ド
レイン領域の接合部はダイオードＤを構成している。
【００８１】あるいは又、実施の形態２における半導体
メモリセル（図１１参照）は、（イ）第２導電形（例え
ばｐ形）を有する半導体性の第１の領域ＳＣ1、（ロ）
第１の領域ＳＣ1の表面領域に設けられた、第１導電形
（例えばｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ハ）第１の領域ＳＣ1の表面領域に設けられ、且つ、
第２の領域ＳＣ2とは離間して設けられた、第１導電形
（例えばｎ+形）を有する半導体性の第３の領域ＳＣ3、
（ニ）第３の領域ＳＣ3の表面領域に設けられ、且つ、
第３の領域ＳＣ3と整流接合を形成して接する、第２導
電形（例えばｐ++形）を有する半導体性の、又はシリサ
イドや金属等の導電性の第４の領域ＳＣ4、及び、
（ホ）第２の領域ＳＣ2の表面領域に設けられ、且つ、
第２の領域ＳＣ2と整流接合を形成して接する、第２導
電形（例えばｐ++形）を有する半導体性の、又はシリサ
イドや金属等の導電性の第５の領域ＳＣ5、を有する半
導体メモリセルである。
【００８２】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第２の
領域ＳＣ2及び第３の領域ＳＣ3から構成され、（Ａ−
２）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2と第３
の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域か
ら構成され、（Ａ−３）第２の領域ＳＣ2と第３の領域
ＳＣ3とで挟まれた第１の領域ＳＣ1の該表面領域の上方
には、バリア層を介して読み出し用トランジスタＴＲ1
用のゲート領域Ｇ1が設けられている。
【００８３】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−２）
チャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域から構
成され、（Ｂ−３）第１の領域ＳＣ1と第４の領域ＳＣ4
とで挟まれた第３の領域ＳＣ3の該表面領域の上方に
は、バリア層を介して書き込み用トランジスタＴＲ2用
のゲート領域Ｇ2が設けられている。
【００８４】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）ゲート領域は、第５の領域
ＳＣ5、及び、該第５の領域ＳＣ5と対向する第１の領域
ＳＣ1の部分から構成され、（Ｃ−２）チャネル領域Ｃ
Ｈ3は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分と
で挟まれた第２の領域ＳＣ2の一部から構成され、（Ｃ
−３）ソース／ドレイン領域は、電流制御用接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の両端から延びる第
２の領域ＳＣ2から構成されている。
【００８５】尚、電流制御用接合型トランジスタＴＲ3
は、対向するゲート領域の間の距離（チャネル領域Ｃ
Ｈ3の厚さ）を最適化し、且つ、対向するそれぞれの
ゲート領域における不純物濃度とチャネル領域における
不純物濃度とを最適化することによって、形成されてい
る。
【００８６】実施の形態２においては、半導体メモリセ
ル（具体的には、第１の領域ＳＣ１）は、半導体基板に
設けられた第２導電形（例えばｐ形）のウエル構造内に
形成されている。
【００８７】そして、読み出し用トランジスタＴＲ１の
ゲート領域Ｇ1（第１のゲート領域Ｇ1と呼ぶ場合があ
る）及び書き込み用トランジスタＴＲ2のゲート領域Ｇ2
（第２のゲート領域Ｇ2と呼ぶ場合がある）は、メモリ
セル選択用の第１の配線（例えばワード線）に接続され
ている。また、第２の領域ＳＣ2は所定の電位に接続さ
れ、第４の領域ＳＣ4はメモリセル選択用の第２の配線
（例えばビット線）に接続され、第５の領域ＳＣ5は第
２の所定の電位に接続されている。
【００８８】また、第３の領域ＳＣ3と第４の領域ＳＣ4
の接合部はダイオードＤを構成し、読み出し用トランジ
スタＴＲ1の一方のソース／ドレイン領域である第３の
領域ＳＣ3は、このダイオードＤを介して第２の配線
（例えばビット線）に接続されている。
【００８９】尚、第１の領域ＳＣ1の下に、第１導電形
の高濃度不純物含有領域ＳＣ7を更に備えれば、読み出
し用トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積
される電位あるいは電荷の増加を図ることができる。
【００９０】実施の形態２の半導体メモリセルの製造方
法は、第５の領域ＳＣ5の形成位置が相違することを除
き、実質的に実施の形態１における半導体メモリセルの
製造方法と同様とすることができるので、詳細な説明は
省略する。
【００９１】図１２に示す半導体メモリセル（原理図は
図１０を参照）は、図１１に示した半導体メモリセルの
変形であり、例えばＳｉＯ2から成る絶縁体上に形成さ
れている、所謂ＳＯＩ構造を有する。尚、支持基板上に
成膜された絶縁体（絶縁層）上に、例えばポリシリコン
層あるいはアモルファスシリコン層を形成した後、かか
るポリシリコン層あるいはアモルファスシリコン層に半
導体メモリセルを作製することによっても、所謂ＴＦＴ
構造を有する半導体メモリセルを得ることができる。
【００９２】更には、図１４及び図１５に示す半導体メ
モリセル（原理図は図１３を参照）においては、第５の
領域ＳＣ5は、第２の所定の電位に接続される代わり
に、第１の領域ＳＣ1に接続されている。尚、図１４の
（Ａ）及び図１５の（Ａ）に模式的な一部断面図を示
す。また、各領域とゲート領域の配置を図１４の（Ｂ）
及び図１５の（Ｂ）の模式的な配置図に示す。更には、
図１４の（Ｂ）及び図１５の（Ｂ）の線Ｃ−Ｃに沿った
各領域の模式的な断面図を図１４の（Ｃ）及び図１５の
（Ｃ）に示す。第５の領域ＳＣ5と第１の領域ＳＣ1との
接続は、例えば、第１の領域ＳＣ1の一部分を半導体基
板の表面近傍まで延在させ、第２の領域ＳＣ2の外側
で、第５の領域ＳＣ5と第１の領域ＳＣ1の延在した部分
とが接するような構造とすることによって、得ることが
できる。半導体メモリセルをこのような構造にすること
により、半導体メモリセルの配線構造の簡素化を図るこ
とができる。
【００９３】（実施の形態３）実施の形態３は、本発明
の第１及び第５の態様に係る半導体メモリセルに関し、
更には、本発明の第１の態様に係る半導体メモリセルの
製造方法に関する。実施の形態３の半導体メモリセル
が、実施の形態１の半導体メモリセルと相違する点は、
実施の形態１の半導体メモリセルにおいては３つのトラ
ンジスタと１つのダイオードから１つの半導体メモリセ
ルが構成されているのに対して、実施の形態３の半導体
メモリセルにおいては、３つのトランジスタを１つに融
合したトランジスタと１つのダイオードから１つの半導
体メモリセルが構成されている点にある。
【００９４】実施の形態３の半導体メモリセルは、図１
６の（Ｂ）に原理図を、そして図１７に模式的な一部断
面図の一例を示すように、第１導電形（例えばｎ形）の
読み出し用トランジスタＴＲ1と、第２導電形（例えば
ｐ形）の書き込み用トランジスタＴＲ2と、第１導電形
（例えばｎ形）の電流制御用接合型トランジスタＴＲ３
から成る。そして、（イ）第２導電形（例えばｐ形）を
有する半導体性の第１の領域ＳＣ１、（ロ）第１の領域
ＳＣ1の表面領域に設けられ、且つ、第１の領域ＳＣ1と
整流接合を形成して接する、第２導電形とは逆の第１導
電形（例えばｎ+形）を有する半導体性の、又はシリサ
イドや金属等の導電性の第２の領域ＳＣ2、（ハ）第１
の領域ＳＣ1の表面領域に設けられ、且つ、第２の領域
ＳＣ2とは離間して設けられた、第１導電形（例えばｎ+
形）を有する半導体性の第３の領域ＳＣ3、（ニ）第３
の領域ＳＣ3の表面領域に設けられた、第２導電形（例
えばｐ++形）を有する半導体性の第４の領域ＳＣ4、及
び、（ホ）第２の領域ＳＣ2と第３の領域ＳＣ3、及び、
第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごとくバリ
ア層を介して設けられ、読み出し用トランジスタＴＲ1
と書き込み用トランジスタＴＲ2とで共有されたゲート
領域Ｇ、を有する半導体メモリセルである。
【００９５】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第１の
領域ＳＣ1と第４の領域ＳＣ4とで挟まれた第３の領域Ｓ
Ｃ3の表面領域、及び、第２の領域ＳＣ2から構成され、
（Ａ−２）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
【００９６】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−２）
チャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた、読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域に相当する第３の領域ＳＣ
3の表面領域から構成されている。
【００９７】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）ゲート領域は、第４の領域
ＳＣ4、及び第４の領域ＳＣ4と対向する第１の領域ＳＣ
1の部分から構成され、（Ｃ−２）チャネル領域ＣＨ
3は、第１の領域ＳＣ1と第４の領域ＳＣ4とで挟まれ
た、書き込み用トランジスタＴＲ2の一方のソース／ド
レイン領域の下方に位置する第３の領域ＳＣ3の部分か
ら構成され、（Ｃ−３）一方のソース／ドレイン領域
は、電流制御用接合型トランジスタＴＲ3のチャネル領
域ＣＨ3の一端から延び、そして、第１の領域ＳＣ1と第
４の領域ＳＣ4とで挟まれた、読み出し用トランジスタ
ＴＲ1の一方のソース／ドレイン領域に相当し且つ書き
込み用トランジスタＴＲ2のチャネル形成領域ＣＨ2に相
当する第３の領域ＳＣ3の表面領域から構成され、（Ｃ
−４）他方のソース／ドレイン領域は、電流制御用接合
型トランジスタＴＲ3のチャネル領域の他端から延びる
第３の領域ＳＣ3から構成されている。
【００９８】そして、ゲート領域Ｇは、メモリセル選択
用の第１の配線（例えばワード線）に接続されている。
また、第４の領域ＳＣ4は、メモリセル選択用の第２の
配線（例えばビット線）に接続され、第２の領域ＳＣ2
は、所定の電位に接続されている。
【００９９】また、実施の形態３においては、第３の領
域ＳＣ3の表面領域に設けられ、且つ、整流接合を形成
して接する導電性の第５の領域ＳＣ5を有し、この第５
の領域ＳＣ5と第３の領域ＳＣ3とによってショットキ接
合形のダイオードＤが構成され、電流制御用接合型トラ
ンジスタＴＲ3の他方のソース／ドレイン領域に相当す
る第３の領域ＳＣ3は、このダイオードＤを介して第２
の配線（例えばビット線）に接続されている。
【０１００】実施の形態３においては、第１の領域ＳＣ
1は、半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。
【０１０１】尚、電流制御用接合型トランジスタＴＲ3
は、対向するゲート領域の間の距離（チャネル領域Ｃ
Ｈ3の厚さ）を最適化し、且つ、対向するそれぞれの
ゲート領域における不純物濃度とチャネル領域における
不純物濃度とを最適化することによって、形成されてい
る。
【０１０２】第１の領域ＳＣ1の下に、第１導電形の高
濃度不純物含有領域ＳＣ7を更に備えれば、読み出し用
トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積され
る電位あるいは電荷の増加を図ることができる。
【０１０３】以下、図３６及び図３７を参照して、本発
明の半導体メモリセルの製造方法である、実施の形態３
の半導体メモリセルの製造方法を説明する。
【０１０４】［工程−３００］先ず、第１導電形（例え
ばｎ形）のシリコン半導体基板に、第２導電形（例えば
ｐ形）を有する半導体性の第１の領域ＳＣ1をイオン注
入法にて形成する（図３６の（Ａ）参照）。尚、この第
２導電形（例えばｐ形）を有する第１の領域ＳＣ1はｐ
形ウエルに相当する。第１の領域ＳＣ1の形成前、ある
いは形成後、第１の領域ＳＣ1の下に、第１導電形（例
えばｎ形）の高濃度不純物含有領域ＳＣ7を形成してお
くことが好ましい。
【０１０５】［工程−３１０］次いで、例えば熱酸化法
にて、シリコン半導体基板の表面に厚さ１０ｎｍ程度の
バリア層に相当する酸化膜（ゲート酸化膜）を形成し、
次いで、不純物がドープされたポリシリコン層をＣＶＤ
法にて全面に堆積させる。そして、このポリシリコン層
上にパターニングされたレジストを形成した後、かかる
レジストをマスクとしてポリシリコン層をパターニング
して、ゲート領域Ｇ及びダミーパターンを形成する。次
いで、ｎ形不純物をイオン注入することによって、ｐ+
形不純物を含有した第１の領域ＳＣ1の表面領域にｎ形
不純物を含有する層を形成する。その後、例えばＳｉＮ
層を全面に形成し、次いで、ＳｉＮ層を異方性エッチン
グすることによって、ゲート領域Ｇ及びダミーパターン
の側壁にサイドウオールを形成する。その後、薄い酸化
膜を形成し、高濃度のｎ形不純物をイオン注入する。こ
れによって、図３６の（Ｂ）に示すように、第１の領域
ＳＣ1の表面領域に設けられ、且つ、整流接合を形成し
て接する第２の領域ＳＣ2（ｎ+形の半導体性の第２の領
域ＳＣ2）、及び、第１の領域ＳＣ1の表面領域に設けら
れ、且つ、第２の領域ＳＣ2とは離間して設けられた、
第１導電形（例えばｎ+形）を有する半導体性の第３の
領域ＳＣ3を形成することができる。
【０１０６】［工程−３２０］その後、パターニングさ
れたレジストを形成し、かかるレジストをマスクとして
ダミーパターン、ダミーパターン側壁のサイドウオール
及びダミーパターンの下のバリア層を除去する。こうし
て、図３６の（Ｃ）に示す構造を得ることができる。
【０１０７】［工程−３３０］次に、パターニングされ
たレジストを形成した後、かかるレジストをマスクとし
てｐ形不純物のイオン注入を行い、レジストを除去す
る。これによって、図３７の（Ａ）に示すように、第３
の領域ＳＣ3の表面領域に設けられ、且つ、整流接合を
形成して接する第４の領域ＳＣ4（第２導電形、例えば
ｐ++形の半導体性の第４の領域ＳＣ4）を形成すること
ができる。尚、以上に説明した各種のイオン注入法にお
いては、電流制御用接合型トランジスタＴＲ3の対向す
るゲート領域の間の距離が最適化され、且つ、電流制御
用接合型トランジスタＴＲ3の対向するそれぞれのゲー
ト領域における不純物濃度とチャネル領域ＣＨ3におけ
る不純物濃度とが最適化されるように、第１の領域ＳＣ
1、第３の領域ＳＣ3及び第４の領域ＳＣ4のそれぞれを
形成する。ここで、イオン注入の順序は、本質的には任
意である。
【０１０８】［工程−３４０］その後、ショットキ接合
形（ヘテロ接合）ダイオードのダイオードＤを設けるた
めに、第３の領域ＳＣ3の表面領域に導電性の第５の領
域ＳＣ5を形成する。即ち、例えばチタンシリサイド層
を第３の領域ＳＣ3の表面領域に形成する（図３７の
（Ｂ）参照）。かかるチタンシリサイド層の形成は、例
えば、以下の方法で行うことができる。即ち、例えば、
全面に層間絶縁層を成膜し、チタンシリサイド層を形成
すべき領域の層間絶縁層を除去する。次いで、露出した
シリコン半導体基板の表面を含む層間絶縁層の上にチタ
ン層をスパッタ法にて成膜する。その後、第１回目のア
ニール処理を施し、チタン層とシリコン半導体基板とを
反応させて、シリコン半導体基板の表面にチタンシリサ
イド層を形成する。次いで、層間絶縁層上の未反応のチ
タン層を、例えばアンモニア過水で除去した後、第２回
目のアニール処理を行うことによって、安定なチタンシ
リサイド層を得ることができる。ダイオードを形成する
ための材料はチタンシリサイドに限定されず、コバルト
シリサイド、タングステンシリサイド等の材料を用いる
こともできる。
【０１０９】［工程−３５０］その後、層間絶縁層に開
口部を設け、層間絶縁層上に配線材料層を形成した後、
配線材料層をパターニングすることによって各種配線を
形成する。こうして、図１７に示した実施の形態３の半
導体メモリセルを製造することができる。
【０１１０】実施の形態３の半導体メモリセルの変形例
を図１８の（Ａ）及び（Ｂ）に示す。図１８の（Ａ）に
示した半導体メモリセルは、例えばＳｉＯ2から成る絶
縁体上に形成されている、所謂ＳＯＩ構造を有する。か
かる半導体メモリセルは、半導体基板に凸部を形成し、
次いで、全面に絶縁体（絶縁層）を形成した後、絶縁体
（絶縁層）と支持基板とを張り合わせ、次に、半導体基
板を裏面から研削、研磨することによって得られた、所
謂張り合わせ基板に基づき製造することができる。ある
いは又、例えばシリコン半導体基板に酸素をイオン注入
した後に熱処理を行って得られるＳＩＭＯＸ法による絶
縁体（絶縁層）を形成し、その上に残されたシリコン層
に半導体メモリセルを作製すればよい。あるいは又、例
えばアモルファスシリコン層やポリシリコン層をＣＶＤ
法等によって絶縁体（絶縁層）の上に成膜し、次いで、
レーザビームや電子ビームを用いた帯域溶融結晶化法、
絶縁体（絶縁層）に設けられた開口部を介して結晶成長
を行うラテラル固相結晶成長法等の各種の公知の単結晶
化技術によってシリコン層を形成し、かかるシリコン層
に半導体メモリセルを作製すればよい。
【０１１１】また、図１８の（Ｂ）に示した半導体メモ
リセルは、支持基板上に成膜された絶縁体（絶縁層）上
に、例えばポリシリコン層あるいはアモルファスシリコ
ン層を形成した後、かかるポリシリコン層あるいはアモ
ルファスシリコン層に実施の形態１と同様の半導体メモ
リセルを作製することによって得ることができ、所謂Ｔ
ＦＴ構造を有する。
【０１１２】（実施の形態４）実施の形態４は、本発明
の第２及び第６の態様に係る半導体メモリセルに関し、
更には、本発明の第２の態様に係る半導体メモリセルの
製造方法に関する。実施の形態４の半導体メモリセル
が、実施の形態２の半導体メモリセルと相違する点は、
実施の形態２の半導体メモリセルにおいては３つのトラ
ンジスタから１つの半導体メモリセルが構成されている
のに対して、実施の形態４の半導体メモリセルにおいて
は、読み出し用トランジスタと書き込み用トランジスタ
を１つに融合したトランジスタから半導体メモリセルが
構成されている点にある。
【０１１３】実施の形態４の半導体メモリセルは、図１
０に原理図を、そして図１９に模式的な一部断面図の一
例を示すように、第１導電形（例えばｎ形）の読み出し
用トランジスタＴＲ1と、第２導電形（例えばｐ形）の
書き込み用トランジスタＴＲ2と、第１導電形（例えば
ｎ形）の電流制御用接合型トランジスタＴＲ3から成
る。そして、（イ）第２導電形（例えばｐ形）を有する
半導体性の第１の領域ＳＣ1、（ロ）第１の領域ＳＣ1の
表面領域に設けられた、第２導電形とは逆の第１導電形
（例えばｎ+形）を有する半導体性の第２の領域ＳＣ2、
（ハ）第１の領域ＳＣ1の表面領域に設けられ、且つ、
第２の領域ＳＣ2とは離間して設けられた、第１導電形
（例えばｎ+形）を有する半導体性の第３の領域ＳＣ3、
（ニ）第３の領域ＳＣ3の表面領域に設けられ、且つ、
第３の領域ＳＣ3と整流接合を形成して接する、第２導
電形（例えばｐ++形）を有する半導体性の、又はシリサ
イドや金属等の導電性の第４の領域ＳＣ4、（ホ）第２
の領域ＳＣ2の表面領域に設けられ、且つ、第２の領域
ＳＣ2と整流接合を形成して接する、第２導電形（例え
ばｐ++形）を有する半導体性の、又はシリサイドや金属
等の導電性の第５の領域ＳＣ5、及び、（ヘ）第２の領
域ＳＣ2と第３の領域ＳＣ3、及び、第１の領域ＳＣ1と
第４の領域ＳＣ4を橋渡すごとくバリア層を介して設け
られ、読み出し用トランジスタＴＲ1と書き込み用トラ
ンジスタＴＲ2とで共有されたゲート領域Ｇ、を有する
半導体メモリセルである。
【０１１４】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第１の
領域ＳＣ1と第４の領域ＳＣ4とで挟まれた第３の領域Ｓ
Ｃ3の表面領域、及び、第２の領域ＳＣ2から構成され、
（Ａ−２）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
【０１１５】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−２）
チャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた、読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域に相当する第３の領域ＳＣ
3の表面領域から構成されている。
【０１１６】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）ゲート領域は、第５の領域
ＳＣ5、及び該第５の領域ＳＣ5と対向する第１の領域Ｓ
Ｃ1の部分から構成され、（Ｃ−２）チャネル領域ＣＨ3
は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟
まれた第２の領域ＳＣ2の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、電流制御用接合型
トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延
び、そして、読み出し用トランジスタＴＲ1の一方のソ
ース／ドレイン領域に相当する第２の領域ＳＣ2から構
成され、（Ｃ−４）他方のソース／ドレイン領域は、電
流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3
の他端から延びる第２の領域ＳＣ2から構成されてい
る。
【０１１７】そして、ゲート領域Ｇは、メモリセル選択
用の第１の配線（例えばワード線）に接続されている。
また、第２の領域ＳＣ2は、所定の電位に接続され、第
４の領域ＳＣ4は、メモリセル選択用の第２の配線（例
えばビット線）に接続され、第５の領域ＳＣ5は、第２
の所定の電位に接続されている。
【０１１８】また、第３の領域ＳＣ3と第４の領域ＳＣ4
の接合部はダイオードＤを構成し、読み出し用トランジ
スタＴＲ1の一方のソース／ドレイン領域である第３の
領域ＳＣ3は、このダイオードＤを介して第２の配線
（例えばビット線）に接続されている。
【０１１９】実施の形態４においては、第１の領域ＳＣ
1は、半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。
【０１２０】尚、電流制御用接合型トランジスタＴＲ3
は、対向するゲート領域の間の距離（チャネル領域Ｃ
Ｈ3の厚さ）を最適化し、且つ、対向するそれぞれの
ゲート領域における不純物濃度とチャネル領域における
不純物濃度とを最適化することによって、形成されてい
る。
【０１２１】第１の領域ＳＣ1の下に、第１導電形の高
濃度不純物含有領域ＳＣ7を更に備えれば、読み出し用
トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積され
る電位あるいは電荷の増加を図ることができる。
【０１２２】図２０に示す半導体メモリセル（原理図は
図１０を参照）は、図１９に示した半導体メモリセルの
変形であり、例えばＳｉＯ2から成る絶縁体上に形成さ
れている、所謂ＳＯＩ構造を有する。尚、支持基板上に
成膜された絶縁体（絶縁層）上に、例えばポリシリコン
層あるいはアモルファスシリコン層を形成した後、かか
るポリシリコン層あるいはアモルファスシリコン層に半
導体メモリセルを作製することによっても、所謂ＴＦＴ
構造を有する半導体メモリセルを得ることができる。
【０１２３】また、実施の形態４においては、図２１に
原理図を示し、図２２の（Ａ）に模式的な一部断面図を
示し、図２２の（Ｂ）に模式的な配置図を示すように、
第３の領域ＳＣ3の表面領域に設けられ、且つ、整流接
合を形成して接する導電性の第６の領域ＳＣ6を有し、
この第６の領域ＳＣ6と第３の領域ＳＣ3とによってショ
ットキ接合形のダイオードＤが構成され、読み出し用ト
ランジスタＴＲ1の他方のソース／ドレイン領域に相当
する第３の領域ＳＣ3は、このダイオードＤを介して第
２の配線（例えばビット線）に接続されている構造とす
ることもできる。ここで、このような構造の場合には、
第４の領域ＳＣ4を半導体性の領域とすることが好まし
い。
【０１２４】図２３に示す半導体メモリセル（原理図は
図２１を参照）は、図２２に示した半導体メモリセルの
変形であり、例えばＳｉＯ2から成る絶縁体上に形成さ
れている、所謂ＳＯＩ構造を有する。尚、支持基板上に
成膜された絶縁体（絶縁層）上に、例えばポリシリコン
層あるいはアモルファスシリコン層を形成した後、かか
るポリシリコン層あるいはアモルファスシリコン層に半
導体メモリセルを作製することによっても、所謂ＴＦＴ
構造を有する半導体メモリセルを得ることができる。
【０１２５】更には、図２５〜図２８に示す半導体メモ
リセル（原理図は図２４を参照）においては、第５の領
域ＳＣ5は、第２の所定の電位に接続される代わりに、
第１の領域ＳＣ1に接続されている。尚、図２５の
（Ａ）、図２６の（Ａ）、図２７の（Ａ）及び図２８の
（Ａ）に模式的な一部断面図を示す。また、各領域とゲ
ート領域の配置を図２５の（Ｂ）、図２６の（Ｂ）、図
２７の（Ｂ）及び図２８の（Ｂ）の模式的な配置図に示
す。第５の領域ＳＣ5と第１の領域ＳＣ1との接続は、例
えば、第１の領域ＳＣ1の一部分を半導体基板の表面近
傍まで延在させ、第２の領域ＳＣ2の外側で、第５の領
域ＳＣ5と第１の領域ＳＣ1の延在した部分とが接するよ
うな構造とすることによって、得ることができる。半導
体メモリセルをこのような構造にすることにより、半導
体メモリセルの配線構造の簡素化を図ることができる。
【０１２６】図２５に示した半導体メモリセルの構造
は、以上の点を除き、図１９に示した半導体メモリセル
の構造と同様である。図２６に示した半導体メモリセル
の構造は、以上の点を除き、図２０に示した半導体メモ
リセルの構造と同様である。図２７に示した半導体メモ
リセルの構造は、以上の点を除き、図２２に示した半導
体メモリセルの構造と同様である。図２８に示した半導
体メモリセルの構造は、以上の点を除き、図２３に示し
た半導体メモリセルの構造と同様である。従って、これ
らの半導体メモリセルの構造の詳細な説明は省略する。
【０１２７】実施の形態４の半導体メモリセルの製造方
法は、第５の領域ＳＣ5を形成することが相違すること
を除き、実質的に実施の形態３における半導体メモリセ
ルの製造方法と同様とすることができるので、詳細な説
明は省略する。尚、実施の形態３の［工程−３３０］と
同様の工程における各種のイオン注入法においては、電
流制御用接合型トランジスタＴＲ3の対向するゲート領
域の間の距離が最適化され、且つ、電流制御用接合型ト
ランジスタＴＲ3の対向するそれぞれのゲート領域にお
ける不純物濃度とチャネル領域ＣＨ3における不純物濃
度とが最適化されるように、第１の領域ＳＣ1、第２の
領域ＳＣ2及び第５の領域ＳＣ5のそれぞれを形成する。
ここで、イオン注入の順序は、本質的には任意である。
【０１２８】（実施の形態５）実施の形態５は、本発明
の第２及び第７の態様に係る半導体メモリセルに関し、
更には、本発明の第２の態様に係る半導体メモリセルの
製造方法に関する。実施の形態５の半導体メモリセル
が、実施の形態４の半導体メモリセルと相違する点は、
実施の形態５の半導体メモリセルは、第１導電形の読み
出し用トランジスタＴＲ1と、第２導電形の書き込み用
トランジスタＴＲ2と、第１導電形の電流制御用接合型
トランジスタＴＲ3と、第２導電形の第２の書き込み用
トランジスタＴＲ4から構成されている点にある。ま
た、実施の形態５の半導体メモリセルの構造において
は、ゲート領域Ｇが、第１の領域ＳＣ1と第４の領域Ｓ
Ｃ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び第３の
領域ＳＣ3と第５の領域ＳＣ5を橋渡すごとくバリア層を
介して設けられており、読み出し用トランジスタＴＲ1
と書き込み用トランジスタＴＲ2と第２の書き込み用ト
ランジスタＴＲ5で共有されている点が、実施の形態４
にて説明した半導体メモリセルと相違している。尚、読
み出し用トランジスタＴＲ1と書き込み用トランジスタ
ＴＲ2と第２の書き込み用トランジスタＴＲ4は１つに融
合したトランジスタから構成されている。
【０１２９】実施の形態５の半導体メモリセルは、図２
９の（Ａ）に原理図を、そして、図３０の（Ａ）に模式
的な一部断面図の一例を示し、図３０の（Ｂ）に模式的
な配置図を示すように、第１導電形（例えばｎ形）の読
み出し用トランジスタＴＲ1と、第２導電形（例えばｐ
形）の書き込み用トランジスタＴＲ2と、第１導電形
（例えばｎ形）の電流制御用接合型トランジスタＴＲ3
と、第２導電形（例えばｐ形）の第２の書き込み用トラ
ンジスタＴＲ4から成る。そして、（イ）第２導電形
（例えばｐ形）を有する半導体性の第１の領域ＳＣ1、
（ロ）第１の領域ＳＣ1の表面領域に設けられた、第１
の導電形（例えばｎ+形）を有する半導体性の第２の領
域ＳＣ2、（ハ）第１の領域ＳＣ1の表面領域に設けら
れ、且つ、第２の領域ＳＣ2とは離間して設けられた、
第１導電形（例えばｎ形）を有する半導体性の第３の領
域ＳＣ3、（ニ）第３の領域ＳＣ3の表面領域に設けら
れ、且つ、第３の領域ＳＣ3と整流接合を形成して接す
る、第２導電形（例えばｐ++形）を有する半導体性の、
又はシリサイドや金属等の導電性の第４の領域ＳＣ4、
及び、（ホ）第２の領域ＳＣ2の表面領域に設けられ、
且つ、第２の領域ＳＣ2と整流接合を形成して接する、
第２導電形（例えばｐ++形）を有する半導体性の、又は
シリサイドや金属等の導電性の第５の領域ＳＣ5、及
び、（ヘ）第１の領域ＳＣ1と第４の領域ＳＣ4、第２の
領域ＳＣ2と第３の領域ＳＣ3、及び第３の領域ＳＣ3と
第５の領域ＳＣ5を橋渡すごとくバリア層を介して設け
られ、読み出し用トランジスタＴＲ1と書き込み用トラ
ンジスタＴＲ2と第２の書き込み用トランジスタＴＲ4で
共有されたゲート領域Ｇ、を有する。
【０１３０】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第１の
領域ＳＣ1と第４の領域ＳＣ4とで挟まれた第３の領域Ｓ
Ｃ3の表面領域、及び、第２の領域ＳＣ2（より具体的に
は、第１の領域ＳＣ1と第５の領域ＳＣ5とで挟まれた第
２の領域ＳＣ2の表面領域）から構成され、（Ａ−２）
チャネル形成領域ＣＨ1は、第２の領域ＳＣ2と第３の領
域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域から構
成されている。
【０１３１】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1（より具体的には、第２の領域ＳＣ2と第３の領
域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域）、及
び第４の領域ＳＣ4から構成され、（Ｂ−２）チャネル
形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領域ＳＣ4
とで挟まれた、読み出し用トランジスタＴＲ1の一方の
ソース／ドレイン領域に相当する第３の領域ＳＣ3の表
面領域から構成されている。
【０１３２】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）のゲート領域は、第５の領
域ＳＣ5、及び該第５の領域ＳＣ5と対向する第１の領域
ＳＣ1の部分から構成され、（Ｃ−２）チャネル領域Ｃ
Ｈ3は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分と
で挟まれた第２の領域ＳＣ2の一部から構成され、（Ｃ
−３）一方のソース／ドレイン領域は、電流制御用接合
型トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延
び、そして、読み出し用トランジスタＴＲ1の一方のソ
ース／ドレイン領域に相当する第２の領域ＳＣ2から構
成され、（Ｃ−４）他方のソース／ドレイン領域は、電
流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3
の他端から延びる第２の領域ＳＣ2から構成されてい
る。
【０１３３】また、第２の書き込み用トランジスタＴＲ
4に関しては、（Ｄ−１）一方のソース／ドレイン領域
は、読み出し用トランジスタＴＲ1のチャネル形成領域
ＣＨ1に相当する第１の領域ＳＣ1の該表面領域から構成
され、（Ｄ−２）他方のソース／ドレイン領域は、第５
の領域ＳＣ5から構成され、（Ｄ−３）チャネル形成領
域ＣＨ4は、読み出し用トランジスタＴＲ1の一方のソー
ス／ドレイン領域に相当する第２の領域ＳＣ2から構成
されている。
【０１３４】そして、ゲート領域Ｇは、メモリセル選択
用の第１の配線（例えばワード線）に接続されている。
また、第２の領域ＳＣ2は、所定の電位に接続され、第
４の領域ＳＣ4は、メモリセル選択用の第２の配線（例
えばビット線）に接続されている。
【０１３５】実施の形態５においては、第１の領域ＳＣ
1は、半導体基板に設けられた第２導電形（例えばｐ
形）のウエル構造内に形成されている。
【０１３６】尚、電流制御用接合型トランジスタＴＲ3
は、対向するゲート領域の間の距離（チャネル領域Ｃ
Ｈ3の厚さ）を最適化し、且つ、対向するそれぞれの
ゲート領域における不純物濃度とチャネル領域における
不純物濃度とを最適化することによって、形成されてい
る。
【０１３７】第１の領域ＳＣ1の下に、第１導電形の高
濃度不純物含有領域ＳＣ7を更に備えれば、読み出し用
トランジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積され
る電位あるいは電荷の増加を図ることができる。
【０１３８】図３１に示す半導体メモリセル（原理図は
図２９の（Ａ）を参照）は、図３０に示した半導体メモ
リセルの変形であり、例えばＳｉＯ2から成る絶縁体上
に形成されている、所謂ＳＯＩ構造を有する。尚、支持
基板上に成膜された絶縁体（絶縁層）上に、例えばポリ
シリコン層あるいはアモルファスシリコン層を形成した
後、かかるポリシリコン層あるいはアモルファスシリコ
ン層に半導体メモリセルを作製することによっても、所
謂ＴＦＴ構造を有する半導体メモリセルを得ることがで
きる。
【０１３９】また、図３２及び図３３に示す実施の形態
５の半導体メモリセル（原理図は図２９の（Ｂ）を参
照）においては、第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する導電性の第６の領
域ＳＣ6を有し、この第６の領域ＳＣ6と第３の領域ＳＣ
3とによってショットキ接合形のダイオードＤが構成さ
れ、読み出し用トランジスタＴＲ1の他方のソース／ド
レイン領域に相当する第３の領域ＳＣ3は、このダイオ
ードＤを介して第２の配線（例えばビット線）に接続さ
れている。ここで、このような構造の場合には、第４の
領域ＳＣ4を半導体性の領域とすることが好ましい。
【０１４０】図３２に示した半導体メモリセルの構造
は、以上の点を除き、図３０に示した半導体メモリセル
の構造と同様である。図３３に示した半導体メモリセル
の構造は、以上の点を除き、図３１に示した半導体メモ
リセルの構造と同様である。従って、これらの半導体メ
モリセルの構造の詳細な説明は省略する。
【０１４１】実施の形態５の半導体メモリセルにおいて
は、第２の書き込み用トランジスタＴＲ4がオン状態と
なることによって、第３の領域ＳＣ3における電位と第
５の領域ＳＣ5における電位が概ね等しくなり、第２の
書き込み用トランジスタＴＲ4の動作によって電流制御
用接合型トランジスタＴＲ3の動作が確実に制御され
る。
【０１４２】実施の形態５の半導体メモリセルは、実施
の形態３の半導体メモリセルの製造工程中の［工程−３
００］〜［工程−３３０］と同様の工程を実行し（但
し、チャネル形成領域ＣＨ1及びチャネル形成領域ＣＨ2
を形成するために斜めイオン注入を行う）、次いで、第
２の領域ＳＣ2の表面領域にイオン注入法によって第５
の領域ＳＣ5を設けることによって製造することができ
る。あるいはまた、図３７に示したと同様のゲート領域
Ｇを形成し、第４の領域ＳＣ4を形成した後、第１の領
域ＳＣ1の表面領域に隣接した第２の領域ＳＣ2の部分を
覆うようなゲート領域を更に形成し、第５の領域ＳＣ5
を形成するといった工程によっても製造することができ
る。尚、実施の形態３の［工程−３３０］と同様の工程
における各種のイオン注入法においては、電流制御用接
合型トランジスタＴＲ3の対向するゲート領域の間の距
離が最適化され、且つ、電流制御用接合型トランジスタ
ＴＲ3の対向するそれぞれのゲート領域における不純物
濃度とチャネル領域ＣＨ3における不純物濃度とが最適
化されるように、第１の領域ＳＣ1、第２の領域ＳＣ2及
び第５の領域ＳＣ5のそれぞれを形成する。ここで、イ
オン注入の順序は、本質的には任意である。
【０１４３】（実施の形態６）実施の形態６は、本発明
の第２及び第８の態様に係る半導体メモリセルに関す
る。実施の形態６の半導体メモリセルの原理は、図１０
に原理図を示した実施の形態４の半導体メモリセルと同
じであるが、各領域の構成が、図３８に模式的な一部断
面図を示すように、実施の形態４の半導体メモリセルと
相違する。但し、読み出し用トランジスタと書き込み用
トランジスタを１つに融合したトランジスタから半導体
メモリセルが構成されている点は同じである。
【０１４４】実施の形態６の半導体メモリセルは、第１
導電形（例えばｎ形）の読み出し用トランジスタＴＲ1
と、第２導電形（例えばｐ形）の書き込み用トランジス
タＴＲ2と、第１導電形（例えばｎ形）の電流制御用接
合型トランジスタＴＲ3から成り、（イ）第１導電形
（例えばｎ形）を有する半導体性の第３の領域ＳＣ3、
（ロ）第３の領域ＳＣ3の表面領域に設けられ、且つ、
整流接合を形成して接する、第２導電形（例えばｐ
+形）を有する半導体性の、又はシリサイドや金属等の
導電性の第４の領域ＳＣ4、（ハ）第３の領域ＳＣ3の表
面領域に設けられ、且つ、第４の領域ＳＣ4とは離間し
て設けられた、第２導電形（例えばｐ+形）を有する半
導体性の第１の領域ＳＣ1、（ニ）第１の領域ＳＣ1の表
面領域に設けられた、第１導電形（例えばｎ+形）を有
する半導体性の第２の領域ＳＣ2、（ホ）第２の領域Ｓ
Ｃ2の表面領域に設けられ、且つ、整流接合を形成して
接する、第２導電形（例えばｐ+形）を有する半導体性
の、又はシリサイドや金属等の導電性の第５の領域ＳＣ
5、及び、（ヘ）第２の領域ＳＣ2と第３の領域ＳＣ3、
及び、第１の領域ＳＣ1と第４の領域ＳＣ4を橋渡すごと
くバリア層を介して設けられ、読み出し用トランジスタ
ＴＲ1と書き込み用トランジスタＴＲ2とで共有されたゲ
ート領域Ｇ、を有する。
【０１４５】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第２の
領域ＳＣ2及び第３の領域ＳＣ3から構成され、（Ａ−
２）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2と第３
の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面領域か
ら構成されている。
【０１４６】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−２）
チャネル形成領域ＣＨ3は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた第３の領域ＳＣ3の表面領域から構
成されている。
【０１４７】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）ゲート領域は、第５の領域
ＳＣ5、及び、該第５の領域ＳＣ5と対向する第１の領域
ＳＣ1の部分から構成され、（Ｃ−２）チャネル領域Ｃ
Ｈ3は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分と
で挟まれた第２の領域ＳＣ2の一部から構成され、（Ｃ
−３）ソース／ドレイン領域は、電流制御用接合型トラ
ンジスタＴＲ3のチャネル領域ＣＨ3の両端から延びる第
２の領域ＳＣ2から構成されている。
【０１４８】そして、ゲート領域Ｇはメモリセル選択用
の第１の配線（例えばワード線）に接続され、第２の領
域ＳＣ2は、所定の電位に接続され、第４の領域ＳＣ
4は、メモリセル選択用の第２の配線（例えばビット
線）に接続され、第５の領域ＳＣ5は、第２の所定の電
位に接続されている。
【０１４９】尚、図３８に示した実施の形態６の半導体
メモリセルにおいては、第３の領域ＳＣ3は、半導体基
板に設けられた第１導電形（例えばｎ形）のウエル構造
内に形成されている。
【０１５０】電流制御用接合型トランジスタＴＲ3は、
対向するゲート領域の間の距離（チャネル領域ＣＨ3
の厚さ）を最適化し、且つ、対向するそれぞれのゲー
ト領域における不純物濃度とチャネル領域における不純
物濃度とを最適化することによって、形成されている。
また、第１の領域ＳＣ1の下に、第１導電形の高濃度不
純物含有領域ＳＣ7を更に備えれば、読み出し用トラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位
あるいは電荷の増加を図ることができる。
【０１５１】図３９に示す半導体メモリセル（原理図は
図１０を参照）は、図３８に示した半導体メモリセルの
変形であり、例えばＳｉＯ2から成る絶縁体上に形成さ
れている、所謂ＳＯＩ構造を有する。また、図４０に示
す半導体メモリセル（原理図は図１０を参照）は、支持
基板上に成膜された絶縁体（絶縁層）上に、例えばポリ
シリコン層あるいはアモルファスシリコン層を形成した
後、かかるポリシリコン層あるいはアモルファスシリコ
ン層に半導体メモリセルを作製することによって得られ
た、所謂ＴＦＴ構造を有する半導体メモリセルである。
【０１５２】尚、実施の形態６の半導体メモリセルにお
いては、原理図を図１３に示し、模式的な一部断面図を
図４１、図４２、図４３に示すように、第５の領域ＳＣ
5を、第２の所定の電位に接続する代わりに、第１の領
域ＳＣ1に接続し、第３の領域ＳＣ3と第４の領域ＳＣ4
の接合部はダイオードＤを構成し、読み出し用トランジ
スタＴＲ1の一方のソース／ドレイン領域は、ダイオー
ドＤを介して第２の配線に接続することもできる。具体
的な接続方法は、実施の形態２にて説明した方法を採用
すればよい。
【０１５３】あるいは又、原理図を図２１に示し、模式
的な一部断面図を図４４、図４５、図４６に示すよう
に、第３の領域ＳＣ3の表面領域に設けられ、且つ、整
流接合を形成して接する導電性の第６の領域ＳＣ6を有
し、第６の領域ＳＣ6と第３の領域ＳＣ3とによってダイ
オードＤが構成され、読み出し用トランジスタＴＲ1の
他方のソース／ドレイン領域に相当する第３の領域ＳＣ
3は、このダイオードＤを介して第２の配線に接続され
ている態様とすることもできる。尚、第６の領域ＳＣ6
を、シリサイドや金属、金属化合物から構成し、第６の
領域ＳＣ6と第３の領域ＳＣ3との接合をショットキ接合
のように多数キャリアが主として順方向電流を構成する
接合とすることが好ましい。更には、原理図を図２４に
示し、模式的な一部断面図を図４７、図４８、図４９に
示すように、第５の領域ＳＣ5を、第２の所定の電位に
接続される代わりに、第１の領域ＳＣ1に接続してもよ
い。
【０１５４】尚、図４１、図４４、図４７に示した半導
体メモリセルは、第３の領域ＳＣ3は、半導体基板に設
けられた第１導電形（例えばｎ形）のウエル構造内に形
成されている。また、図４２、図４５、図４８に示した
半導体メモリセルはＳＯＩ構造を有し、図４３、図４
６、図４９に示した半導体メモリセルはＴＦＴ構造を有
する。
【０１５５】（実施の形態７）実施の形態７は、本発明
の第２及び第９の態様に係る半導体メモリセルに関す
る。実施の形態７の半導体メモリセルの原理は、図２９
の（Ａ）に原理図を示した実施の形態５の半導体メモリ
セルと同じであるが、各領域の構成が、図５０に模式的
な一部断面図を示すように、実施の形態５の半導体メモ
リセルと相違する。但し、読み出し用トランジスタＴＲ
1と書き込み用トランジスタＴＲ2と第２の書き込み用ト
ランジスタＴＲ4を１つに融合したトランジスタから半
導体メモリセルが構成されている点は同じである。
【０１５６】実施の形態７の半導体メモリセルは、第１
導電形（例えばｎ形）の読み出し用トランジスタＴＲ1
と、第２導電形（例えばｐ形）の書き込み用トランジス
タＴＲ2と、第１導電形（例えばｎ形）の電流制御用接
合型トランジスタＴＲ3と、第２導電形（例えばｐ形）
の第２の書き込み用トランジスタＴＲ4から成り、
（イ）第１導電形（例えばｎ形）を有する半導体性の第
３の領域ＳＣ3、（ロ）第３の領域ＳＣ3の表面領域に設
けられ、且つ、整流接合を形成して接する、第２導電形
（例えばｐ+形）を有する半導体性の、又はシリサイド
や金属等の導電性の第４の領域ＳＣ4、（ハ）第３の領
域ＳＣ3の表面領域に設けられ、且つ、第４の領域ＳＣ4
とは離間して設けられた、第２導電形（例えばｐ+形）
を有する半導体性の第１の領域ＳＣ1、（ニ）第１の領
域ＳＣ1の表面領域に設けられた、第１導電形（例えば
ｎ+形）を有する半導体性の第２の領域ＳＣ2、（ホ）第
２の領域ＳＣ2の表面領域に設けられ、且つ、整流接合
を形成して接する、第２導電形（例えばｐ+形）を有す
る半導体性の、又はシリサイドや金属等の導電性の第５
の領域ＳＣ5、及び、（ヘ）第１の領域ＳＣ1と第４の領
域ＳＣ4、第２の領域ＳＣ2と第３の領域ＳＣ3、及び第
３の領域ＳＣ3と第５の領域ＳＣ5を橋渡すごとくバリア
層を介して設けられＤ、読み出し用トランジスタＴＲ1
と書き込み用トランジスタＴＲ2と第２の書き込み用ト
ランジスタＴＲ4で共有されたゲート領域Ｇ、を有す
る。
【０１５７】そして、読み出し用トランジスタＴＲ1に
関しては、（Ａ−１）ソース／ドレイン領域は、第１の
領域ＳＣ1と第４の領域ＳＣ4とで挟まれた第３の領域Ｓ
Ｃ3の表面領域、及び、第２の領域ＳＣ2から構成され、
（Ａ−２）チャネル形成領域ＣＨ1は、第２の領域ＳＣ2
と第３の領域ＳＣ3とで挟まれた第１の領域ＳＣ1の表面
領域から構成されている。
【０１５８】一方、書き込み用トランジスタＴＲ2に関
しては、（Ｂ−１）ソース／ドレイン領域は、第１の領
域ＳＣ1及び第４の領域ＳＣ4から構成され、（Ｂ−２）
チャネル形成領域ＣＨ2は、第１の領域ＳＣ1と第４の領
域ＳＣ4とで挟まれた、読み出し用トランジスタＴＲ1の
一方のソース／ドレイン領域に相当する第３の領域ＳＣ
3の表面領域から構成されている。
【０１５９】更には、電流制御用接合型トランジスタＴ
Ｒ3に関しては、（Ｃ−１）ゲート領域は、第５の領域
ＳＣ5、及び該第５の領域ＳＣ5と対向する第１の領域Ｓ
Ｃ1の部分から構成され、（Ｃ−２）チャネル領域ＣＨ3
は、第５の領域ＳＣ5と第１の領域ＳＣ1の該部分とで挟
まれた第２の領域ＳＣ2の一部から構成され、（Ｃ−
３）一方のソース／ドレイン領域は、電流制御用接合型
トランジスタＴＲ3のチャネル領域ＣＨ3の一端から延
び、そして、読み出し用トランジスタＴＲ1の一方のソ
ース／ドレイン領域に相当する第２の領域ＳＣ2から構
成され、（Ｃ−４）他方のソース／ドレイン領域は、電
流制御用接合型トランジスタＴＲ3のチャネル領域ＣＨ3
の他端から延びる第２の領域ＳＣ2から構成されてい
る。
【０１６０】また、第２の書き込み用トランジスタＴＲ
4に関しては、（Ｄ−１）一方のソース／ドレイン領域
は、読み出し用トランジスタＴＲ1のチャネル形成領域
ＣＨ1に相当する第１の領域ＳＣ1の該表面領域から構成
され、（Ｄ−２）他方のソース／ドレイン領域は、第５
の領域ＳＣ5から構成され、（Ｄ−３）チャネル形成領
域ＣＨ4は、読み出し用トランジスタＴＲ1の一方のソー
ス／ドレイン領域に相当する第２の領域ＳＣ2から構成
され、（Ｅ）ゲート領域Ｇは、メモリセル選択用の第１
の配線に接続されている。
【０１６１】そして、第２の領域ＳＣ2は所定の電位に
接続され、第４の領域ＳＣ4はメモリセル選択用の第２
の配線（例えばビット線）に接続されている。また、第
３の領域ＳＣ3と第４の領域ＳＣ4の接合部はダイオード
Ｄを構成し、読み出し用トランジスタＴＲ4の一方のソ
ース／ドレイン領域は、ダイオードＤを介して第２の配
線に接続されている。
【０１６２】尚、図５０に示した実施の形態７の半導体
メモリセルにおいては、第３の領域ＳＣ3は、半導体基
板に設けられた第１導電形（例えばｎ形）のウエル構造
内に形成されている。
【０１６３】電流制御用接合型トランジスタＴＲ3は、
対向するゲート領域の間の距離（チャネル領域ＣＨ3
の厚さ）を最適化し、且つ、対向するそれぞれのゲー
ト領域における不純物濃度とチャネル領域における不純
物濃度とを最適化することによって、形成されている。
また、第１の領域ＳＣ1の下に、第１導電形の高濃度不
純物含有領域ＳＣ7を更に備えれば、読み出し用トラン
ジスタＴＲ1のチャネル形成領域ＣＨ1に蓄積される電位
あるいは電荷の増加を図ることができる。
【０１６４】図５１及び図５２にそれぞれ示す半導体メ
モリセル（原理図は図２９の（Ａ）を参照）は、図５０
に示した半導体メモリセルの変形であり、ＳＯＩ構造、
ＴＦＴ構造をそれぞれ有する。
【０１６５】図５３、図５４、図５５にそれぞれ示す半
導体メモリセル（原理図は、図２９の（Ｂ）参照）は、
図５０、図５１、図５２にそれぞれ示した半導体メモリ
セルの変形であり第３の領域ＳＣ3の表面領域に設けら
れ、且つ、整流接合を形成して接する導電性の第６の領
域ＳＣ6を有し、第６の領域ＳＣ6と第３の領域ＳＣ3と
によってダイオードＤが構成され、読み出し用トランジ
スタＴＲ1の他方のソース／ドレイン領域に相当する第
３の領域ＳＣ3は、ダイオードＤを介して第２の配線に
接続されている。尚、第６の領域ＳＣ6を、シリサイド
や金属、金属化合物から構成し、第６の領域ＳＣ6と第
３の領域ＳＣ3との接合をショットキ接合のように多数
キャリアが主として順方向電流を構成する接合とするこ
とが好ましい。
【０１６６】実施の形態６及び実施の形態７にて説明し
た半導体メモリセルは、各領域の形成手順が異なる点を
除き、実質的には、実施の形態３にて説明した半導体メ
モリセルの製造方法と同様の製造方法にて製造すること
ができるので、製造方法の詳細な説明は省略する。
【０１６７】以下、実施の形態１〜実施の形態７の半導
体メモリセルの動作を説明する。尚、実施の形態１〜実
施の形態７の半導体メモリセルの動作原理は、実質的に
同じである。
【０１６８】書き込み時、各部位における電位を以下の
表１のとおりとする。
【０１６９】
【表１】 メモリセル選択用の第１の配線：ＶW メモリセル選択用の第２の配線 ”０”の書き込み時 ：Ｖ0 ”１”の書き込み時 ：Ｖ１
【０１７０】読み出し時、各部位における電位を以下の
表２のとおりとする。また、読み出し時、第３の領域Ｓ
Ｃ３が接続された情報読み出し線又は第２の配線の電位
を以下の表２のとおりとする。尚、第２の領域ＳＣ2に
は０電位を含む所定の電位が与えられている。
【０１７１】
【表２】 メモリセル選択用の第１の配線：ＶR 情報読み出し線又は第２の配線：Ｖ2
【０１７２】読み出し時、ゲート領域から見た読み出し
用トランジスタＴＲ1のスレッショールド値を以下の表
３のとおりとする。また、読み出し用トランジスタＴＲ
1における電位の関係を以下の表３のように設定する。
尚、”０”の読み出し時と、”１”の読み出し時とで
は、チャネル形成領域ＣＨ1の電位が異なる。この影響
を受けて、”０”の読み出し時、及び、”１”の読み出
し時において、ゲート領域から見た読み出し用トランジ
スタＴＲ1のスレッショールド値が変化する。但し、従
来のＤＲＡＭが必要とするような大きなキャパシタを必
要としない。但し、電流制御用接合型トランジスタＴＲ
3のオン／オフ電流比が大きい場合には、｜ＶR｜≧｜Ｖ
TH_11｜でも、誤読み出し無く、読み出しを行うことが
できる。
【０１７３】
【表３】 ”０”の読み出し時：ＶTH_10 ”１”の読み出し時：ＶTH_11 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜
【０１７４】［情報の書き込み時］”０”（第２の配線
の電位：Ｖ0）又は”１”（第２の配線の電位：Ｖ1）の
情報の書き込み時、第１の配線の電位をＶW（＜０）と
する。その結果、書き込み用トランジスタＴＲ2のゲー
ト領域Ｇ2の電位もＶW（＜０）となる。従って、書き込
み用トランジスタＴＲ2はオンの状態である。それ故、
読み出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1
の電位は、Ｖ0（”０”の情報の場合）又はＶ1（”１”
の情報の場合）となる。
【０１７５】情報の書き込み後、読み出し前の情報保持
状態においては、読み出し用トランジスタＴＲ1及び書
き込み用トランジスタＴＲ2が導通しないように、各ト
ランジスタの各部分における電位を設定する。このため
には、例えば、第１の配線の電位を０（Ｖ）とし、第２
の配線の電位をＶ1とすればよい。
【０１７６】情報の書き込み時、読み出し用トランジス
タＴＲ1のゲート領域の電位はＶW（＜０）である。従っ
て、読み出し用トランジスタＴＲ1はオフ状態である。
こうして、”０”又は”１”の情報の書き込み時、読み
出し用トランジスタＴＲ1のチャネル形成領域ＣＨ1の電
位は、Ｖ0（”０”の情報の場合）、又はＶ1（”１”の
情報の場合）となり、この状態は情報の読み出し時ま
で、漏洩電流（読み出し用トランジスタＴＲ1のチャネ
ル形成領域ＣＨ1と例えば半導体基板間、書き込み用ト
ランジスタＴＲ2のオフ電流等）のために経時変化する
が、許容範囲内に保持される。尚、読み出し用トランジ
スタＴＲ1のチャネル形成領域ＣＨ1の電位の経時変化が
読み出し動作に誤りを与える程大きくなる前に、所謂リ
フレッシュ動作を行う。
【０１７７】［情報の読み出し時］”０”又は”１”の
情報の読み出し時、第１の配線の電位はＶR（＞０）で
ある。その結果、書き込み用トランジスタＴＲ2のゲー
ト領域の電位はＶR（＞０）となり、書き込み用トラン
ジスタＴＲ2はオフの状態である。
【０１７８】読み出し用トランジスタＴＲ1のゲート領
域の電位はＶR（＞０）である。また、ゲート領域から
見た読み出し用トランジスタＴＲ1のスレッショールド
値は、ＶT H_10又はＶTH_11である。この読み出し用トラ
ンジスタＴＲ1のスレッショールド値は、チャネル形成
領域ＣＨ1の電位の状態に依存する。これらの電位の間
には、 ｜ＶTH_11｜＞｜ＶR｜＞｜ＶTH_10｜ という関係がある。従って、蓄積された情報が”０”の
場合、読み出し用トランジスタＴＲ1はオン状態とな
る。また、蓄積された情報が”１”の場合、読み出し用
トランジスタＴＲ1はオフ状態となる。但し、電流制御
用接合型トランジスタＴＲ3のオン／オフ電流比が大き
い場合には、｜ＶR｜≧｜ＶTH_11｜でも、誤読み出し無
く、読み出しを行うことができる。
【０１７９】更には、電流制御用接合型トランジスタＴ
Ｒ3のゲート領域を構成する第１の領域ＳＣ1及び第５の
領域ＳＣ5（若しくは、第４の領域ＳＣ4）に対するバイ
アス条件に基づき、読み出し用トランジスタＴＲ1は電
流制御用接合型トランジスタＴＲ3によって制御され
る。即ち、蓄積された情報が”０”の場合、電流制御用
接合型トランジスタＴＲ3をオン状態とし、蓄積された
情報が”１”の場合、電流制御用接合型トランジスタＴ
Ｒ3をオフ状態とする。
【０１８０】こうして、蓄積された情報に依存して読み
出し用トランジスタＴＲ1は、確実にオン状態又はオフ
状態となる。第３の領域ＳＣ3は、情報読み出し線若し
くは第２の配線に接続されているので、蓄積された情報
（”０”あるいは”１”）に依存して、読み出し用トラ
ンジスタＴＲ1に電流が流れ、あるいは流れない。こう
して、蓄積された情報を読み出し用トランジスタＴＲ1
によって読み出すことができる。
【０１８１】以上に説明した読み出し用トランジスタＴ
Ｒ1、書き込み用トランジスタＴＲ2及び電流制御用接合
型トランジスタＴＲ3の動作状態を表４に纏めた。尚、
表４中、各電位の値は例示であり、上記の条件を満足す
る値ならば如何なる値をとることも可能である。
【０１８２】
【表４】
【０１８３】以上、好ましい発明の実施の形態に基づき
本発明の半導体メモリセルを説明したが、本発明はこれ
らの発明の実施の形態に限定されない。発明の実施の形
態にて説明した半導体メモリセルの構造や電圧、電位等
の数値は例示であり、適宜変更することができる。ま
た、例えば、各発明の実施の形態にて説明した本発明の
半導体メモリセルにおいて、読み出し用トランジスタＴ
Ｒ1及び電流制御用接合型トランジスタＴＲ3をｐ形トラ
ンジスタとし、書き込み用トランジスタＴＲ2や第２の
書き込み用トランジスタＴＲ4をｎ形トランジスタとす
ることができる。各トランジスタにおける各要素の配置
は例示であり、適宜変更することができる。また、各種
の領域への不純物の導入はイオン注入法だけでなく、拡
散法にて行うこともできる。また、シリコン半導体のみ
ならず、例えばＧａＡｓ系等の化合物半導体から構成さ
れたメモリセルにも本発明を適用することができる。更
には、本発明の半導体メモリセルはＭＥＳ型ＦＥＴ構造
を有する半導体メモリセルにも適用することができる。
【０１８４】図１の（Ａ）に原理図を示した本発明の半
導体メモリセルを図２に示した構造において実現するた
めには、例えば、第４の領域ＳＣ4と第５の領域ＳＣ5の
間に位置する第３の領域ＳＣ3の領域に対して、横方向
等から接続された情報読み出し線を設ければよい。ま
た、図１６の（Ａ）に原理図を示した本発明の半導体メ
モリセルを図１７に示した構造において実現するために
は、例えば、第５の領域ＳＣ5を設けずに、第４の領域
ＳＣ4と離間した第３の領域ＳＣ3の表面領域に接続され
た情報読み出し線を設ければよい。更には、図１６の
（Ｂ）に原理図を示した本発明の半導体メモリセルを図
２に示した構造において実現するためには、第５の領域
ＳＣ5を、第２の所定の電位に接続する代わりに、第２
の配線に接続すればよい。
【０１８５】ショットキ接合を形成するための方法、あ
るいは又、各種の領域の表面領域に導電性の領域を形成
する方法は、実施の形態にて説明した方法に限定されな
い。第２の配線を形成する際、例えば、チタンシリサイ
ドやＴｉＮから成るバリア層やグルーレイヤーを形成す
るが、かかるバリア層やグルーレイヤーを第３の領域Ｓ
Ｃ3の表面にも形成する。これによって、第２の配線の
一部分（より具体的には、バリア層やグルーレイヤーの
一部分）と共通である導電性の第５の領域ＳＣ5あるい
は第６の領域ＳＣ6を第３の領域ＳＣ3の表面に形成する
ことができる。同様にして、各種の領域の表面領域に導
電性の領域を形成することもできる。
【０１８６】
【発明の効果】本発明の半導体メモリセルにおいては、
読み出し用トランジスタのチャネル形成領域に蓄積され
た電位あるいは電荷（情報）に依存して、読み出し用ト
ランジスタの動作が規定され、リフレッシュ時間内に読
み出されるトランジスタの電流としての情報は、付加的
に追加されたとしてもそのコンデンサ容量（例えば、ゲ
ート領域の容量＋付加容量等）の大きさに依存すること
がない。従って、従来の半導体メモリセルにおけるキャ
パシタ容量の問題を解決することができるし、リフレッ
シュ時間調整のために付加的なキャパシタを加えること
があっても、従来のＤＲＡＭのような著しく大きなキャ
パシタを必要としない。そして、半導体メモリセルの最
大面積は２つのトランジスタの面積に等しいかそれ以下
である。
【０１８７】しかも、電流制御用接合型トランジスタが
備えられており、この電流制御用接合型トランジスタ
は、情報の読み出し時、オン／オフ制御されるので、第
２の領域乃至第３の領域を流れる電流のマージンを非常
に大きくとれる結果、ビット線に接続される半導体メモ
リセルの数に制限を受け難く、また、半導体メモリセル
の情報保持時間（リテンション時間）を長くすることが
できる。
【０１８８】本発明の第５の態様〜第９の態様に関する
半導体メモリセルのプロセスは、図３５及び図３５、並
びに図３６〜図３７に示したように、ＭＯＳロジック回
路形成プロセスとコンパチブルである。従って、ほぼ１
トランジスタの面積で半導体メモリセルを実現すること
ができ、しかも、ＭＯＳロジック回路内にＤＲＡＭ機能
をほんの僅かの工程の増加のみで組み込むことができ
る。また、必ずしもＳＯＩ技術を用いることなく、従来
の半導体メモリセルの製造技術で、ほぼ１トランジスタ
分の面積の半導体メモリセルを実現することができる。
【図面の簡単な説明】
【図１】本発明の半導体メモリセルの第１及び第３の態
様に関する原理図である。
【図２】発明の実施の形態１における半導体メモリセル
の模式的な一部断面図である。
【図３】発明の実施の形態１における半導体メモリセル
の変形例の模式的な一部断面図である。
【図４】発明の実施の形態１における半導体メモリセル
の変形例の模式的な一部断面図である。
【図５】本発明の半導体メモリセルの第１及び第３の態
様に関する図１とは別の原理図である。
【図６】発明の実施の形態１における半導体メモリセル
の変形例の模式的な一部断面図である。
【図７】本発明の半導体メモリセルの第１及び第３の態
様に関する図１とは更に別の原理図である。
【図８】発明の実施の形態１における半導体メモリセル
の変形例の模式的な一部断面図である。
【図９】発明の実施の形態１における半導体メモリセル
の変形例の模式的な一部断面図である。
【図１０】本発明の半導体メモリセルの第２及び第４の
態様、あるいは、第２及び第６の態様に関する原理図で
ある。
【図１１】発明の実施の形態２における半導体メモリセ
ルの模式的な一部断面図である。
【図１２】発明の実施の形態２における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図１３】本発明の半導体メモリセルの第２及び第４の
態様に関する図１０とは別の原理図である。
【図１４】発明の実施の形態２における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図１５】発明の実施の形態２における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図１６】本発明の半導体メモリセルの第１及び第５の
態様に関する原理図である。
【図１７】発明の実施の形態３における半導体メモリセ
ルの模式的な一部断面図である。
【図１８】発明の実施の形態３における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図１９】発明の実施の形態４における半導体メモリセ
ルの模式的な一部断面図である。
【図２０】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２１】本発明の半導体メモリセルの第２及び第６の
態様に関する原理図である。
【図２２】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２３】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２４】本発明の半導体メモリセルの第２及び第６の
態様に関する原理図である。
【図２５】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２６】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２７】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２８】発明の実施の形態４における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図２９】本発明の半導体メモリセルの第２及び第７の
態様に関する原理図である。
【図３０】発明の実施の形態５における半導体メモリセ
ルの模式的な一部断面図である。
【図３１】発明の実施の形態５における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図３２】発明の実施の形態５における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図３３】発明の実施の形態５における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図３４】発明の実施の形態１の半導体メモリセルの製
造方法を説明するためのシリコン半導体基板等の模式的
な一部断面図である。
【図３５】図３４に引き続き、発明の実施の形態１の半
導体メモリセルの製造方法を説明するためのシリコン半
導体基板等の模式的な一部断面図である。
【図３６】発明の実施の形態３の半導体メモリセルの製
造方法を説明するためのシリコン半導体基板等の模式的
な一部断面図である。
【図３７】図３６に引き続き、発明の実施の形態３の半
導体メモリセルの製造方法を説明するためのシリコン半
導体基板等の模式的な一部断面図である。
【図３８】発明の実施の形態６の半導体メモリセルの模
式的な一部断面図である。
【図３９】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４０】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４１】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４２】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４３】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４４】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４５】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４６】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４７】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４８】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図４９】発明の実施の形態６における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図５０】発明の実施の形態７の半導体メモリセルの模
式的な一部断面図である。
【図５１】発明の実施の形態７における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図５２】発明の実施の形態７における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図５３】発明の実施の形態７における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図５４】発明の実施の形態７における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図５５】発明の実施の形態７における半導体メモリセ
ルの変形例の模式的な一部断面図である。
【図５６】従来の１トランジスタメモリセルの概念図で
ある。
【図５７】従来のトレンチキャパシタセル構造を有する
メモリセルの断面図である。
【符号の説明】
ＴＲ1・・・読み出し用トランジスタ、ＴＲ2・・・書き
込み用トランジスタ、ＴＲ3・・・電流制御用接合型ト
ランジスタ、ＴＲ4・・・第２の書き込み用トランジス
タ、ＳＣ1・・・第１の領域、ＳＣ2・・・第２の領域、
ＳＣ3・・・第３の領域、ＳＣ4・・・第４の領域、ＳＣ
5・・・第５の領域、ＳＣ6・・・第６の領域、ＳＣ7・
・・第１導電形の高濃度不純物含有領域、ＣＨ1，Ｃ
Ｈ2，ＣＨ4・・・チャネル形成領域、ＣＨ3・・・チャ
ネル領域、Ｇ，Ｇ1，Ｇ2，Ｇ4・・・ゲート領域

Claims (56)

    【特許請求の範囲】
  1. 【請求項１】第１導電形の読み出し用トランジスタと、
    第２導電形の書き込み用トランジスタと、第１導電形の
    電流制御用接合型トランジスタから成り、 （Ａ−１）読み出し用トランジスタの一方のソース／ド
    レイン領域は、所定の電位に接続され、 （Ａ−２）読み出し用トランジスタの他方のソース／ド
    レイン領域は、電流制御用接合型トランジスタの一方の
    ソース／ドレイン領域と共通であり、 （Ａ−３）読み出し用トランジスタのゲート領域は、メ
    モリセル選択用の第１の配線に接続され、 （Ｂ−１）書き込み用トランジスタの一方のソース／ド
    レイン領域は、メモリセル選択用の第２の配線に接続さ
    れ、 （Ｂ−２）書き込み用トランジスタの他方のソース／ド
    レイン領域は、読み出し用トランジスタのチャネル形成
    領域及び電流制御用接合型トランジスタの第１のゲート
    領域と共通であり、 （Ｂ−３）書き込み用トランジスタのゲート領域は、メ
    モリセル選択用の第１の配線に接続され、 （Ｃ−１）電流制御用接合型トランジスタの第２のゲー
    ト領域は、読み出し用トランジスタの他方のソース／ド
    レイン領域の延在部である電流制御用接合型トランジス
    タのチャネル領域を介して、電流制御用接合型トランジ
    スタの第１のゲート領域と対向しており、 （Ｃ−２）電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域は、該チャネル領域を通して読み出し
    用トランジスタの他方のソース／ドレイン領域の延在部
    に位置することを特徴とする半導体メモリセル。
  2. 【請求項２】電流制御用接合型トランジスタの第２のゲ
    ート領域は第２の所定の電位に接続され、 電流制御用接合型トランジスタの他方のソース／ドレイ
    ン領域は情報読み出し線に接続されていることを特徴と
    する請求項１に記載の半導体メモリセル。
  3. 【請求項３】電流制御用接合型トランジスタの第２のゲ
    ート領域は第２の所定の電位に接続され、 電流制御用接合型トランジスタの他方のソース／ドレイ
    ン領域と書き込み用トランジスタの一方のソース／ドレ
    イン領域との接合部はダイオードを構成することを特徴
    とする請求項１に記載の半導体メモリセル。
  4. 【請求項４】電流制御用接合型トランジスタの第２のゲ
    ート領域は第２の所定の電位に接続され、 電流制御用接合型トランジスタの他方のソース／ドレイ
    ン領域はダイオードを介して第２の所定の電位に接続さ
    れていることを特徴とする請求項１に記載の半導体メモ
    リセル。
  5. 【請求項５】電流制御用接合型トランジスタの第１のゲ
    ート領域と電流制御用接合型トランジスタの第２のゲー
    ト領域とは接続されており、 電流制御用接合型トランジスタの他方のソース／ドレイ
    ン領域と書き込み用トランジスタの一方のソース／ドレ
    イン領域との接合部はダイオードを構成することを特徴
    とする請求項１に記載の半導体メモリセル。
  6. 【請求項６】書き込み用トランジスタの一方のソース／
    ドレイン領域と電流制御用接合型トランジスタの第２の
    ゲート領域は共通であることを特徴とする請求項１に記
    載の半導体メモリセル。
  7. 【請求項７】電流制御用接合型トランジスタの他方のソ
    ース／ドレイン領域は情報読み出し線に接続されている
    ことを特徴とする請求項６に記載の半導体メモリセル。
  8. 【請求項８】電流制御用接合型トランジスタの他方のソ
    ース／ドレイン領域にはダイオードが形成されており、
    該ダイオードの一端は第２の配線に接続されていること
    を特徴とする請求項６に記載の半導体メモリセル。
  9. 【請求項９】第１導電形の読み出し用トランジスタと、
    第２導電形の書き込み用トランジスタと、第１導電形の
    電流制御用接合型トランジスタから成り、 （Ａ−１）読み出し用トランジスタの一方のソース／ド
    レイン領域は、電流制御用接合型トランジスタの一方の
    ソース／ドレイン領域と共通であり、 （Ａ−２）読み出し用トランジスタの他方のソース／ド
    レイン領域は、ダイオードを介してメモリセル選択用の
    第２の配線に接続され、 （Ａ−３）読み出し用トランジスタのゲート領域は、メ
    モリセル選択用の第１の配線に接続され、 （Ｂ−１）書き込み用トランジスタの一方のソース／ド
    レイン領域は、メモリセル選択用の第２の配線に接続さ
    れ、 （Ｂ−２）書き込み用トランジスタの他方のソース／ド
    レイン領域は、読み出し用トランジスタのチャネル形成
    領域及び電流制御用接合型トランジスタの第１のゲート
    領域と共通であり、 （Ｂ−３）書き込み用トランジスタのゲート領域は、メ
    モリセル選択用の第１の配線に接続され、 （Ｃ−１）電流制御用接合型トランジスタの第２のゲー
    ト領域は、読み出し用トランジスタの一方のソース／ド
    レイン領域の延在部である電流制御用接合型トランジス
    タのチャネル領域を介して、電流制御用接合型トランジ
    スタの第１のゲート領域と対向しており、 （Ｃ−２）電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域は、該チャネル領域を通して読み出し
    用トランジスタの他方のソース／ドレイン領域の延在部
    に位置し、且つ、所定の電位に接続されていることを特
    徴とする半導体メモリセル。
  10. 【請求項１０】電流制御用接合型トランジスタの第２の
    ゲート領域は、第２の所定の電位に接続されていること
    を特徴とする請求項９に記載の半導体メモリセル。
  11. 【請求項１１】電流制御用接合型トランジスタの第２の
    ゲート領域は、電流制御用接合型トランジスタの第１の
    ゲート領域に接続されていることを特徴とする請求項９
    に記載の半導体メモリセル。
  12. 【請求項１２】更に、第２導電形の第２の書き込み用ト
    ランジスタを備え、 電流制御用接合型トランジスタの第２のゲート領域は、
    該第２の書き込み用トランジスタを介して電流制御用接
    合型トランジスタの第１のゲート領域に接続されている
    ことを特徴とする請求項９に記載の半導体メモリセル。
  13. 【請求項１３】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第２の領
    域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体の第３の領域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、及び、 （ホ）第４の領域とは離間して第３の領域の表面領域に
    設けられ、且つ、整流接合を形成して接する半導体性若
    しくは導電性の第５の領域、を有する半導体メモリセル
    であって、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第２の領域及び第３の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成され、 （Ａ−３）第２の領域と第３の領域とで挟まれた第１の
    領域の該表面領域の上方には、バリア層を介して読み出
    し用トランジスタ用のゲート領域が設けられており、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた第３の領域の
    表面領域から構成され、 （Ｂ−３）第１の領域と第４の領域とで挟まれた第３の
    領域の該表面領域の上方には、バリア層を介して書き込
    み用トランジスタ用のゲート領域が設けられており、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第５の領域、及び、該第５の領域と対向する第１の
    領域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第５の領域と第１の領域の該部分とで挟まれた第
    ３の領域の一部から構成され、 （Ｃ−３）電流制御用接合型トランジスタのソース／ド
    レイン領域は、電流制御用接合型トランジスタのチャネ
    ル領域の両端から延びる第３の領域から構成され、 （Ｄ）読み出し用トランジスタのゲート領域及び書き込
    み用トランジスタのゲート領域は、メモリセル選択用の
    第１の配線に接続され、 （Ｅ）第２の領域は、所定の電位に接続され、 （Ｆ）第４の領域は、メモリセル選択用の第２の配線に
    接続され、 （Ｇ）第５の領域は、第２の所定の電位に接続されてい
    ることを特徴とする半導体メモリセル。
  14. 【請求項１４】前記第５の領域は、第２の所定の電位に
    接続される代わりに、第１の領域に接続されていること
    を特徴とする請求項１３に記載の半導体メモリセル。
  15. 【請求項１５】第３の領域と第４の領域の接合部はダイ
    オードを構成し、電流制御用接合型トランジスタの一方
    のソース／ドレイン領域は、該ダイオードを介して第２
    の配線に接続されていることを特徴とする請求項１３又
    は請求項１４に記載の半導体メモリセル。
  16. 【請求項１６】電流制御用接合型トランジスタの一方の
    ソース／ドレイン領域に相当する第３の領域の表面領域
    にはダイオードが形成され、電流制御用接合型トランジ
    スタの一方のソース／ドレイン領域は、該ダイオードを
    介して第２の所定の電位に接続されていることを特徴と
    する請求項１３に記載の半導体メモリセル。
  17. 【請求項１７】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項１３又は請求項１４に記載の半導体メモリセル。
  18. 【請求項１８】半導体メモリセルは第２導電形のウエル
    構造内に形成されていることを特徴とする請求項１３又
    は請求項１４に記載の半導体メモリセル。
  19. 【請求項１９】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項１３又は請求項１４に記
    載の半導体メモリセル。
  20. 【請求項２０】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第３の領域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、及び、 （ホ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第５の領
    域、を有する半導体メモリセルであって、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第２の領域及び第３の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成され、 （Ａ−３）第２の領域と第３の領域とで挟まれた第１の
    領域の該表面領域の上方には、バリア層を介して読み出
    し用トランジスタ用のゲート領域が設けられており、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた第３の領域の
    表面領域から構成され、 （Ｂ−３）第１の領域と第４の領域とで挟まれた第３の
    領域の該表面領域の上方には、バリア層を介して書き込
    み用トランジスタ用のゲート領域が設けられており、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第５の領域、及び、該第５の領域と対向する第１の
    領域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第５の領域と第１の領域の該部分とで挟まれた第
    ２の領域の一部から構成され、 （Ｃ−３）電流制御用接合型トランジスタのソース／ド
    レイン領域は、電流制御用接合型トランジスタのチャネ
    ル領域の両端から延びる第２の領域から構成され、 （Ｄ）読み出し用トランジスタのゲート領域及び書き込
    み用トランジスタのゲート領域は、メモリセル選択用の
    第１の配線に接続され、 （Ｅ）第２の領域は、所定の電位に接続され、 （Ｆ）第４の領域は、メモリセル選択用の第２の配線に
    接続され、 （Ｇ）第５の領域は、第２の所定の電位に接続されてい
    ることを特徴とする半導体メモリセル。
  21. 【請求項２１】前記第５の領域は、第２の所定の電位に
    接続される代わりに、第１の領域に接続されていること
    を特徴とする請求項２０に記載の半導体メモリセル。
  22. 【請求項２２】第３の領域と第４の領域の接合部はダイ
    オードを構成し、読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、該ダイオードを介して第２の配線
    に接続されていることを特徴とする請求項２０又は請求
    項２１に記載の半導体メモリセル。
  23. 【請求項２３】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項２０又は請求項２１に記載の半導体メモリセル。
  24. 【請求項２４】半導体メモリセルは第２導電形のウエル
    構造内に形成されていることを特徴とする請求項２０又
    は請求項２１に記載の半導体メモリセル。
  25. 【請求項２５】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項２０又は請求項２１に記
    載の半導体メモリセル。
  26. 【請求項２６】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第２の領
    域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第３の領域、 （ニ）第３の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第４の領域、及び、 （ホ）第２の領域と第３の領域、及び、第１の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、読
    み出し用トランジスタと書き込み用トランジスタとで共
    有されたゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第１の領域と第４の領域とで挟まれた第３の領
    域の表面領域、及び、第２の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成されており、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた、読み出し用
    トランジスタの一方のソース／ドレイン領域に相当する
    第３の領域の表面領域から構成されており、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第４の領域、及び該第４の領域と対向する第１の領
    域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第１の領域と第４の領域とで挟まれた、書き込み
    用トランジスタの一方のソース／ドレイン領域の下方に
    位置する第３の領域の部分から構成され、 （Ｃ−３）電流制御用接合型トランジスタの一方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の一端から延び、そして、第１の領域と第
    ４の領域とで挟まれた、読み出し用トランジスタの一方
    のソース／ドレイン領域に相当し且つ書き込み用トラン
    ジスタのチャネル形成領域に相当する第３の領域の表面
    領域から構成され、 （Ｃ−４）電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の他端から延びる第３の領域から構成さ
    れ、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第２の領域は、所定の電位に接続され、 （Ｆ）第４の領域は、メモリセル選択用の第２の配線に
    接続されていることを特徴とする半導体メモリセル。
  27. 【請求項２７】第３の領域の表面領域に設けられ、且
    つ、整流接合を形成して接する導電性の第５の領域を有
    し、該第５の領域と第３の領域とによってダイオードが
    構成され、電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域に相当する第３の領域は、該ダイオー
    ドを介して第２の配線に接続されていることを特徴とす
    る請求項２６に記載の半導体メモリセル。
  28. 【請求項２８】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項２６に記載の半導体メモリセル。
  29. 【請求項２９】半導体メモリセルは第２導電形のウエル
    構造内に形成されていることを特徴とする請求項２６に
    記載の半導体メモリセル。
  30. 【請求項３０】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項２６に記載の半導体メモ
    リセル。
  31. 【請求項３１】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第３の領域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、 （ホ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第５の領
    域、及び、 （ヘ）第２の領域と第３の領域、及び、第１の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、読
    み出し用トランジスタと書き込み用トランジスタとで共
    有されたゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第１の領域と第４の領域とで挟まれた第３の領
    域の表面領域、及び、第２の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成されており、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた、読み出し用
    トランジスタの一方のソース／ドレイン領域に相当する
    第３の領域の表面領域から構成されており、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第５の領域、及び該第５の領域と対向する第１の領
    域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第５の領域と第１の領域の該部分とで挟まれた第
    ２の領域の一部から構成され、 （Ｃ−３）電流制御用接合型トランジスタの一方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の一端から延び、そして、読み出し用トラ
    ンジスタの一方のソース／ドレイン領域に相当する第２
    の領域から構成され、 （Ｃ−４）電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の他端から延びる第２の領域から構成さ
    れ、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第２の領域は、所定の電位に接続され、 （Ｆ）第４の領域は、メモリセル選択用の第２の配線に
    接続され、 （Ｇ）第５の領域は、第２の所定の電位に接続されてい
    ることを特徴とする半導体メモリセル。
  32. 【請求項３２】第３の領域の表面領域に設けられ、且
    つ、整流接合を形成して接する導電性の第６の領域を有
    し、該第６の領域と第３の領域とによってダイオードが
    構成され、読み出し用トランジスタの他方のソース／ド
    レイン領域に相当する第３の領域は、該ダイオードを介
    して第２の配線に接続されていることを特徴とする請求
    項３１に記載の半導体メモリセル。
  33. 【請求項３３】前記第５の領域は、第２の所定の電位に
    接続される代わりに、第１の領域に接続されていること
    を特徴とする請求項３１に記載の半導体メモリセル。
  34. 【請求項３４】第３の領域の表面領域に設けられ、且
    つ、整流接合を形成して接する導電性の第６の領域を有
    し、該第６の領域と第３の領域とによってダイオードが
    構成され、読み出し用トランジスタの他方のソース／ド
    レイン領域に相当する第３の領域は、該ダイオードを介
    して第２の配線に接続されていることを特徴とする請求
    項３３に記載の半導体メモリセル。
  35. 【請求項３５】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項３１又は請求項３３に記載の半導体メモリセル。
  36. 【請求項３６】半導体メモリセルは第２導電形のウエル
    構造内に形成されていることを特徴とする請求項３１又
    は請求項３３に記載の半導体メモリセル。
  37. 【請求項３７】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項３１又は請求項３３に記
    載の半導体メモリセル。
  38. 【請求項３８】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタと、第２導電形の第
    ２の書き込み用トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第３の領域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、 （ホ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第５の領
    域、及び、 （ヘ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び第３の領域と第５の領域を橋渡すごとくバリア
    層を介して設けられ、読み出し用トランジスタと書き込
    み用トランジスタと第２の書き込み用トランジスタで共
    有されたゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第１の領域と第４の領域とで挟まれた第３の領
    域の表面領域、及び、第２の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成されており、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた、読み出し用
    トランジスタの一方のソース／ドレイン領域に相当する
    第３の領域の表面領域から構成されており、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第５の領域、及び該第５の領域と対向する第１の領
    域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第５の領域と第１の領域の該部分とで挟まれた第
    ２の領域の一部から構成され、 （Ｃ−３）電流制御用接合型トランジスタの一方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の一端から延び、そして、読み出し用トラ
    ンジスタの一方のソース／ドレイン領域に相当する第２
    の領域から構成され、 （Ｃ−４）電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の他端から延びる第２の領域から構成さ
    れ、 （Ｄ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、読み出し用トランジスタのチャネ
    ル形成領域に相当する第１の領域の該表面領域から構成
    され、 （Ｄ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５の領域から構成され、 （Ｄ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、読み出し用トランジスタの一方のソース／ド
    レイン領域に相当する第２の領域から構成され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第２の領域は、所定の電位に接続され、 （Ｇ）第４の領域は、メモリセル選択用の第２の配線に
    接続されていることを特徴とする半導体メモリセル。
  39. 【請求項３９】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項３８に記載の半導体メモリセル。
  40. 【請求項４０】半導体メモリセルは第２導電形のウエル
    構造内に形成されていることを特徴とする請求項３８に
    記載の半導体メモリセル。
  41. 【請求項４１】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項３８に記載の半導体メモ
    リセル。
  42. 【請求項４２】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第１導電形を有する半導体性の第３の領域、 （ロ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、 （ハ）第３の領域の表面領域に設けられ、且つ、第４の
    領域とは離間して設けられた、第２導電形を有する半導
    体性の第１の領域、 （ニ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ホ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第５の領
    域、及び、 （ヘ）第２の領域と第３の領域、及び、第１の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、読
    み出し用トランジスタと書き込み用トランジスタとで共
    有されたゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第２の領域及び第３の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成され、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた第３の領域の
    表面領域から構成され、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第５の領域、及び、該第５の領域と対向する第１の
    領域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第５の領域と第１の領域の該部分とで挟まれた第
    ２の領域の一部から構成され、 （Ｃ−３）電流制御用接合型トランジスタのソース／ド
    レイン領域は、電流制御用接合型トランジスタのチャネ
    ル領域の両端から延びる第２の領域から構成され、 （Ｄ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｅ）第２の領域は、所定の電位に接続され、 （Ｆ）第４の領域は、メモリセル選択用の第２の配線に
    接続され、 （Ｇ）第５の領域は、第２の所定の電位に接続されてい
    ることを特徴とする半導体メモリセル。
  43. 【請求項４３】前記第５の領域は、第２の所定の電位に
    接続される代わりに、第１の領域に接続されていること
    を特徴とする請求項４２に記載の半導体メモリセル。
  44. 【請求項４４】第３の領域と第４の領域の接合部はダイ
    オードを構成し、読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、該ダイオードを介して第２の配線
    に接続されていることを特徴とする請求項４２又は請求
    項４３に記載の半導体メモリセル。
  45. 【請求項４５】第３の領域の表面領域に設けられ、且
    つ、整流接合を形成して接する導電性の第６の領域を有
    し、該第６の領域と第３の領域とによってダイオードが
    構成され、読み出し用トランジスタの他方のソース／ド
    レイン領域に相当する第３の領域は、該ダイオードを介
    して第２の配線に接続されていることを特徴とする請求
    項４２又は請求項４３に記載の半導体メモリセル。
  46. 【請求項４６】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項４２又は請求項４３に記載の半導体メモリセル。
  47. 【請求項４７】半導体メモリセルは第１導電形のウエル
    構造内に形成されていることを特徴とする請求項４２又
    は請求項４３に記載の半導体メモリセル。
  48. 【請求項４８】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項４２又は請求項４３に記
    載の半導体メモリセル。
  49. 【請求項４９】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタと、第２導電形の第
    ２の書き込み用トランジスタから成り、 （イ）第１導電形を有する半導体性の第３の領域、 （ロ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、 （ハ）第３の領域の表面領域に設けられ、且つ、第４の
    領域とは離間して設けられた、第２導電形を有する半導
    体性の第１の領域、 （ニ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ホ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第５の領
    域、及び、 （ヘ）第１の領域と第４の領域、第２の領域と第３の領
    域、及び第３の領域と第５の領域を橋渡すごとくバリア
    層を介して設けられ、読み出し用トランジスタと書き込
    み用トランジスタと第２の書き込み用トランジスタで共
    有されたゲート領域、を有する半導体メモリセルであっ
    て、 （Ａ−１）読み出し用トランジスタのソース／ドレイン
    領域は、第１の領域と第４の領域とで挟まれた第３の領
    域の表面領域、及び、第２の領域から構成され、 （Ａ−２）読み出し用トランジスタのチャネル形成領域
    は、第２の領域と第３の領域とで挟まれた第１の領域の
    表面領域から構成されており、 （Ｂ−１）書き込み用トランジスタのソース／ドレイン
    領域は、第１の領域及び第４の領域から構成され、 （Ｂ−２）書き込み用トランジスタのチャネル形成領域
    は、第１の領域と第４の領域とで挟まれた、読み出し用
    トランジスタの一方のソース／ドレイン領域に相当する
    第３の領域の表面領域から構成されており、 （Ｃ−１）電流制御用接合型トランジスタのゲート領域
    は、第５の領域、及び該第５の領域と対向する第１の領
    域の部分から構成され、 （Ｃ−２）電流制御用接合型トランジスタのチャネル領
    域は、第５の領域と第１の領域の該部分とで挟まれた第
    ２の領域の一部から構成され、 （Ｃ−３）電流制御用接合型トランジスタの一方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の一端から延び、そして、読み出し用トラ
    ンジスタの一方のソース／ドレイン領域に相当する第２
    の領域から構成され、 （Ｃ−４）電流制御用接合型トランジスタの他方のソー
    ス／ドレイン領域は、電流制御用接合型トランジスタの
    チャネル領域の他端から延びる第２の領域から構成さ
    れ、 （Ｄ−１）第２の書き込み用トランジスタの一方のソー
    ス／ドレイン領域は、読み出し用トランジスタのチャネ
    ル形成領域に相当する第１の領域の該表面領域から構成
    され、 （Ｄ−２）第２の書き込み用トランジスタの他方のソー
    ス／ドレイン領域は、第５の領域から構成され、 （Ｄ−３）第２の書き込み用トランジスタのチャネル形
    成領域は、読み出し用トランジスタの一方のソース／ド
    レイン領域に相当する第２の領域から構成され、 （Ｅ）ゲート領域は、メモリセル選択用の第１の配線に
    接続され、 （Ｆ）第２の領域は、所定の電位に接続され、 （Ｇ）第４の領域は、メモリセル選択用の第２の配線に
    接続されていることを特徴とする半導体メモリセル。
  50. 【請求項５０】第３の領域と第４の領域の接合部はダイ
    オードを構成し、読み出し用トランジスタの一方のソー
    ス／ドレイン領域は、該ダイオードを介して第２の配線
    に接続されていることを特徴とする請求項４９に記載の
    半導体メモリセル。
  51. 【請求項５１】第３の領域の表面領域に設けられ、且
    つ、整流接合を形成して接する導電性の第６の領域を有
    し、該第６の領域と第３の領域とによってダイオードが
    構成され、読み出し用トランジスタの他方のソース／ド
    レイン領域に相当する第３の領域は、該ダイオードを介
    して第２の配線に接続されていることを特徴とする請求
    項４９に記載の半導体メモリセル。
  52. 【請求項５２】第１の領域の下に、第１導電形の高濃度
    不純物含有領域を更に備えていることを特徴とする請求
    項４９に記載の半導体メモリセル。
  53. 【請求項５３】半導体メモリセルは第１導電形のウエル
    構造内に形成されていることを特徴とする請求項４９に
    記載の半導体メモリセル。
  54. 【請求項５４】半導体メモリセルは絶縁体上に形成され
    ていることを特徴とする請求項４９に記載の半導体メモ
    リセル。
  55. 【請求項５５】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第２の領
    域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第３の領域、 （ニ）第３の領域の表面領域に設けられた、第２導電形
    を有する半導体性の第４の領域、及び、 （ホ）第２の領域と第３の領域、及び、第１の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、読
    み出し用トランジスタと書き込み用トランジスタとで共
    有されたゲート領域、を有し、 （Ａ−１）第１の領域と第４の領域とで挟まれた第３の
    領域の表面領域、及び、第２の領域から構成されたソー
    ス／ドレイン領域、及び、 （Ａ−２）第２の領域と第３の領域とで挟まれた第１の
    領域の表面領域から構成されたチャネル形成領域、を有
    する読み出し用トランジスタ、 （Ｂ−１）第１の領域及び第４の領域から構成されたソ
    ース／ドレイン領域、及び、 （Ｂ−２）第１の領域と第４の領域とで挟まれた、読み
    出し用トランジスタの一方のソース／ドレイン領域に相
    当する第３の領域の表面領域から構成されたチャネル形
    成領域、を有する書き込み用トランジスタ、並びに、 （Ｃ−１）第４の領域、及び該第４の領域と対向する第
    １の領域の部分から構成されたゲート領域、 （Ｃ−２）第１の領域と第４の領域とで挟まれた、書き
    込み用トランジスタの一方のソース／ドレイン領域の下
    方に位置する第３の領域の部分から構成されたチャネル
    領域、 （Ｃ−３）チャネル領域の一端から延び、そして、第１
    の領域と第４の領域とで挟まれた、読み出し用トランジ
    スタの一方のソース／ドレイン領域に相当し且つ書き込
    み用トランジスタのチャネル形成領域に相当する第３の
    領域の表面領域から構成されたソース／ドレイン領域の
    一方、及び、 （Ｃ−４）チャネル領域の他端から延びる第３の領域か
    ら構成されたソース／ドレイン領域の他方、を有する電
    流制御用接合型トランジスタ、のそれぞれから成る半導
    体メモリセルの製造方法であって、 （ａ）第１の領域の表面にバリア層を形成した後、該バ
    リア層上にゲート領域を形成する工程と、 （ｂ）電流制御用接合型トランジスタの対向するゲート
    領域の間の距離が最適化され、且つ、電流制御用接合型
    トランジスタの対向するそれぞれのゲート領域における
    不純物濃度とチャネル領域における不純物濃度とが最適
    化されるように、第１の領域、第３の領域及び第４の領
    域のそれぞれを、任意の順序でイオン注入法によって形
    成する工程、から成ることを特徴とする半導体メモリセ
    ルの製造方法。
  56. 【請求項５６】第１導電形の読み出し用トランジスタ
    と、第２導電形の書き込み用トランジスタと、第１導電
    形の電流制御用接合型トランジスタから成り、 （イ）第２導電形を有する半導体性の第１の領域、 （ロ）第１の領域の表面領域に設けられた、第１導電形
    を有する半導体性の第２の領域、 （ハ）第１の領域の表面領域に設けられ、且つ、第２の
    領域とは離間して設けられた、第１導電形を有する半導
    体性の第３の領域、 （ニ）第３の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第４の領
    域、 （ホ）第２の領域の表面領域に設けられ、且つ、整流接
    合を形成して接する半導体性若しくは導電性の第５の領
    域、及び、 （ヘ）第２の領域と第３の領域、及び、第１の領域と第
    ４の領域を橋渡すごとくバリア層を介して設けられ、読
    み出し用トランジスタと書き込み用トランジスタとで共
    有されたゲート領域、を有し、 （Ａ−１）第１の領域と第４の領域とで挟まれた第３の
    領域の表面領域、及び、第２の領域から構成されたソー
    ス／ドレイン領域、及び、 （Ａ−２）第２の領域と第３の領域とで挟まれた第１の
    領域の表面領域から構成されたチャネル形成領域、を有
    する読み出し用トランジスタ、 （Ｂ−１）第１の領域及び第４の領域から構成されたソ
    ース／ドレイン領域、及び、 （Ｂ−２）第１の領域と第４の領域とで挟まれた、読み
    出し用トランジスタの一方のソース／ドレイン領域に相
    当する第３の領域の表面領域から構成されたチャネル形
    成領域、を有する書き込み用トランジスタ、並びに、 （Ｃ−１）第５の領域、及び該第５の領域と対向する第
    １の領域の部分から構成されたゲート領域、 （Ｃ−２）第１の領域の該部分と第５の領域とで挟まれ
    た第２の領域の部分から構成されたチャネル領域、 （Ｃ−３）チャネル領域の一端から延び、そして、読み
    出し用トランジスタの一方のソース／ドレイン領域に相
    当する第２の領域から構成されたソース／ドレイン領域
    の一方、及び、 （Ｃ−４）チャネル領域の他端から延びる第２の領域か
    ら構成されたソース／ドレイン領域の他方、を有する電
    流制御用接合型トランジスタ、のそれぞれから成る半導
    体メモリセルの製造方法であって、 （ａ）第１の領域の表面にバリア層を形成した後、該バ
    リア層上にゲート領域を形成する工程と、 （ｂ）電流制御用接合型トランジスタの対向するゲート
    領域の間の距離が最適化され、且つ、電流制御用接合型
    トランジスタの対向するそれぞれのゲート領域における
    不純物濃度とチャネル領域における不純物濃度とが最適
    化されるように、第１の領域、第２の領域及び第５の領
    域のそれぞれを、任意の順序でイオン注入法によって形
    成する工程、から成ることを特徴とする半導体メモリセ
    ルの製造方法。
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