JPS601695A - 半導体メモリセル - Google Patents
半導体メモリセルInfo
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- JPS601695A JPS601695A JP58108672A JP10867283A JPS601695A JP S601695 A JPS601695 A JP S601695A JP 58108672 A JP58108672 A JP 58108672A JP 10867283 A JP10867283 A JP 10867283A JP S601695 A JPS601695 A JP S601695A
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- JP
- Japan
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- fet
- current
- electrode
- memory cell
- carrying electrode
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は半導体メモリセル、特に高密度化、大容量化に
適した半導体メモリセルに関するものである。
適した半導体メモリセルに関するものである。
高集積半導体メモリ用メモリセルとして1つのトランジ
スタと1つのコンデンサから構成されるメモリセル(以
下ITICセルと記す)は構成要素が少なく、セル面積
の微小化が容易なため広く使われている。ITICセル
では各メモリセルのコンデンサに蓄積しfC電荷を直接
読み出す形式をとるのが普通である。この場合、センス
アンプへの出力電圧は各メモリセルのコンデンサ容量と
ディジット線の浮遊容量とで分割される。
スタと1つのコンデンサから構成されるメモリセル(以
下ITICセルと記す)は構成要素が少なく、セル面積
の微小化が容易なため広く使われている。ITICセル
では各メモリセルのコンデンサに蓄積しfC電荷を直接
読み出す形式をとるのが普通である。この場合、センス
アンプへの出力電圧は各メモリセルのコンデンサ容量と
ディジット線の浮遊容量とで分割される。
一般にメモリの高集積化は微細加工によるメモリセルの
微小化と% 1本のアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、ITICセルを用いたメモリヲ高集積化すると、メ
モリセルのコンデンサ容量は減少し、ディジット線の浮
遊容量は増大する。その結果、一般にセンスアンプへの
出力電圧は小さくなる。
微小化と% 1本のアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、ITICセルを用いたメモリヲ高集積化すると、メ
モリセルのコンデンサ容量は減少し、ディジット線の浮
遊容量は増大する。その結果、一般にセンスアンプへの
出力電圧は小さくなる。
一方、高集積化によってメモリセルが微小化された場合
、それに伴なってセンスアンプの幅もメモリセルのピッ
チに合うように小さく17なければならない、ところが
、従来の1’rlcセルでは高集積化に伴なってセンス
アンプへの出力電圧は小さくなるので、その分センスア
ンズの感度を増大させる必要があった。その友めセンス
アンプは複雑化、大型化せざるを得す集積化に際してセ
ンスアンプが占める幅はメモリセルのピッチ程小さくす
ることができなかった。
、それに伴なってセンスアンプの幅もメモリセルのピッ
チに合うように小さく17なければならない、ところが
、従来の1’rlcセルでは高集積化に伴なってセンス
アンプへの出力電圧は小さくなるので、その分センスア
ンズの感度を増大させる必要があった。その友めセンス
アンプは複雑化、大型化せざるを得す集積化に際してセ
ンスアンプが占める幅はメモリセルのピッチ程小さくす
ることができなかった。
このように出力電圧とセンスアンズピツチとの板ばさみ
的な状況となる結果、ついにはメモリの高集積化そのも
のにすら多大の影響が生じてきていて、そのため種々の
複雑な信頼性の低い製造技DNt使ってまでも、メモリ
セルの単位面積当たりのコンデンサ容量を大きくせざる
を得なかった。
的な状況となる結果、ついにはメモリの高集積化そのも
のにすら多大の影響が生じてきていて、そのため種々の
複雑な信頼性の低い製造技DNt使ってまでも、メモリ
セルの単位面積当たりのコンデンサ容量を大きくせざる
を得なかった。
前記の欠点km決するメモリセルとして3つのトランジ
スタから構成されるメモリセル(以下3Tセルと記す〕
がある、このメモリセルでは、各メモリセルにあるトラ
ンジスタの浮遊容量に蓄積された電荷をトランジスタ電
流を介して読み出す形式をとる。そのため、読み出し信
号はセル中のトランジスタによって一段増幅されること
になる。
スタから構成されるメモリセル(以下3Tセルと記す〕
がある、このメモリセルでは、各メモリセルにあるトラ
ンジスタの浮遊容量に蓄積された電荷をトランジスタ電
流を介して読み出す形式をとる。そのため、読み出し信
号はセル中のトランジスタによって一段増幅されること
になる。
この増幅された読み出し信号はメモリセルの大きさやデ
ィジット線の浮遊容量の影響が少ない之め、3Tセルは
メモリを高集積化しても読み出し信号の低下が少ないと
いう特長があるつ しかし3Tセルはそのままでは面積が大きく大容量jモ
リに適さないため、いろいろな工夫によって面積を小さ
くした新しい構造の3Tセル(以下改良3Tセルと記す
)が提案されている。その多くは書き込みトランジスタ
と読み出しトランジスタを導電型の異なるMOSFET
とし、一方のMOSFETの通電電極と他方のMOSF
ETの基板領域を共通の領域として使うことによって小
面積化を図っ友ものである。
ィジット線の浮遊容量の影響が少ない之め、3Tセルは
メモリを高集積化しても読み出し信号の低下が少ないと
いう特長があるつ しかし3Tセルはそのままでは面積が大きく大容量jモ
リに適さないため、いろいろな工夫によって面積を小さ
くした新しい構造の3Tセル(以下改良3Tセルと記す
)が提案されている。その多くは書き込みトランジスタ
と読み出しトランジスタを導電型の異なるMOSFET
とし、一方のMOSFETの通電電極と他方のMOSF
ETの基板領域を共通の領域として使うことによって小
面積化を図っ友ものである。
ところが共通のゲート電極には、書き込み時には書き込
みトランジスタのみをオンさせるような電EEを、読み
出し時には読み出しトランジスタのみ全オンさせるよう
な電圧tsそして保持時には両トランジスタをオフさせ
るような電圧を加えなければならなかった。現在実用に
なっている半導体メモリのほとんどは2値電圧で動作す
るため、前記のように3値電圧を必要とする半導体メモ
リは互換性がなかった。2値電圧を供給して半導体メモ
リ内部で残りの電圧を作り出すことも可能ではあるが、
そのための回路は大面積を必要とし、大容量メモリには
適さなかった。
みトランジスタのみをオンさせるような電EEを、読み
出し時には読み出しトランジスタのみ全オンさせるよう
な電圧tsそして保持時には両トランジスタをオフさせ
るような電圧を加えなければならなかった。現在実用に
なっている半導体メモリのほとんどは2値電圧で動作す
るため、前記のように3値電圧を必要とする半導体メモ
リは互換性がなかった。2値電圧を供給して半導体メモ
リ内部で残りの電圧を作り出すことも可能ではあるが、
そのための回路は大面積を必要とし、大容量メモリには
適さなかった。
本発明の目的は、前記欠点を除去し、メモリセル中に貯
蔵信号を増幅する機能を持ち、メモリセルを微小化して
も読み出し信号が低下することが少なく、且つ小面積で
、且つ2値亀圧で動作する高集積メモリに適した半導体
メモリセルを提供することにある。
蔵信号を増幅する機能を持ち、メモリセルを微小化して
も読み出し信号が低下することが少なく、且つ小面積で
、且つ2値亀圧で動作する高集積メモリに適した半導体
メモリセルを提供することにある。
本発明による半導体メモリセルは、ゲート電極。
第1通電電極、第2通電電極、および基準電位が供給さ
れる基板領域を有し電流方向によりてしきい値電圧が異
なるように構成された第1導電型の第1FETと、ゲー
ト電極、前記基準電位が供給される第1通電電極、電気
的に浮い定状態にある第2通電電極、および前記第1F
ETの第2通電電極に直結された基板領域を有する第2
導電賊の第2FETと、前記第2FETの第2通電電極
に直結されて電気的に浮いた状態にある第1のゲート電
極、前記基準電位が供給される第2のゲート電極、第1
通電電極、および前記第1 FETの第2通電電極に直
結された第2通電電極を有する第1導電型の第3FET
と、一方の端子を011記第3FETの第1のゲート電
極に、また他方の端子全前記第3FETの第1通電電極
に直結した容量と、前記第1FETの第1通電電極に接
続され読み出し時にのみ前記第1FETに電流を供給す
る第1アドレス線と、前記第1FBTのゲート電極なら
びに前記第2FETのゲート電極に接続され、書き込み
時にのみ前記第2FETをオンする信号を供給し、それ
以外の時には読み出し時に前記第1アドレス線信号が供
給される時のみ前記第1FETをオンする信号を供給す
る第2アドレス線と、前記第3FETの第1通電電極に
接続され書き込み時に前記容量を介して前記第3FET
の第1のゲート電極へ供給されて第3FETのチャネル
抵抗を大小例れかに設定する書き込み信号を供給し読み
出し時に前記第3FETの導通状態を検出するための信
号を供給するディジット線とを含んで構成される。
れる基板領域を有し電流方向によりてしきい値電圧が異
なるように構成された第1導電型の第1FETと、ゲー
ト電極、前記基準電位が供給される第1通電電極、電気
的に浮い定状態にある第2通電電極、および前記第1F
ETの第2通電電極に直結された基板領域を有する第2
導電賊の第2FETと、前記第2FETの第2通電電極
に直結されて電気的に浮いた状態にある第1のゲート電
極、前記基準電位が供給される第2のゲート電極、第1
通電電極、および前記第1 FETの第2通電電極に直
結された第2通電電極を有する第1導電型の第3FET
と、一方の端子を011記第3FETの第1のゲート電
極に、また他方の端子全前記第3FETの第1通電電極
に直結した容量と、前記第1FETの第1通電電極に接
続され読み出し時にのみ前記第1FETに電流を供給す
る第1アドレス線と、前記第1FBTのゲート電極なら
びに前記第2FETのゲート電極に接続され、書き込み
時にのみ前記第2FETをオンする信号を供給し、それ
以外の時には読み出し時に前記第1アドレス線信号が供
給される時のみ前記第1FETをオンする信号を供給す
る第2アドレス線と、前記第3FETの第1通電電極に
接続され書き込み時に前記容量を介して前記第3FET
の第1のゲート電極へ供給されて第3FETのチャネル
抵抗を大小例れかに設定する書き込み信号を供給し読み
出し時に前記第3FETの導通状態を検出するための信
号を供給するディジット線とを含んで構成される。
次に図を参照しながら本発明のメモリセルの一実施例の
動作原理および効果を説明する。第1図は本発明のメモ
リセルを2つのMOSFETと1つの接合型FETを用
いて実現した時の一実施例についてその構成を模式的に
示し友ものである。この図で11.12,13.14が
n型チャネルの第1M08FETを構成している。11
はデーt・電極、12はn型第1通電電極、13はn型
第2通電電極、14はn型基板領域をそれぞれ表わす。
動作原理および効果を説明する。第1図は本発明のメモ
リセルを2つのMOSFETと1つの接合型FETを用
いて実現した時の一実施例についてその構成を模式的に
示し友ものである。この図で11.12,13.14が
n型チャネルの第1M08FETを構成している。11
はデーt・電極、12はn型第1通電電極、13はn型
第2通電電極、14はn型基板領域をそれぞれ表わす。
15.16,17.18がp摩チャネルの第2M08F
ET6構成している。15はゲート電極。
ET6構成している。15はゲート電極。
16はn型第1通電電極、17は電気的に浮い定状態に
あるp観第2通電電極、18は前記第1M08FETの
電極13に直結されたn型基板領域をそれぞれ表わす。
あるp観第2通電電極、18は前記第1M08FETの
電極13に直結されたn型基板領域をそれぞれ表わす。
19.20,21.22がn型チャネルの第3接合型F
ETを構成している。19は前記第2M08FETの電
極17に直結されて電気的に浮いた状態にあるpe第1
ゲート電ti、20はp型温2ゲート電極、21はn型
第1通N電極、22は前記第1M08FETの電極13
.前記第2M08FETの電極18に直結されたn型第
2通電電極をそれぞれ表わす。23は前記電極17.1
9と21の間に置かれた容量を表わす。24は前記電極
12に接続された第1アドレス線、25は前記電極11
.15に接続された第2アドレス線、26は前記電極2
1に接続されたディジット線、27は前記電極14.1
6,2Qに茫fvS電位を与える電源端子をそれぞれ表
わす。
ETを構成している。19は前記第2M08FETの電
極17に直結されて電気的に浮いた状態にあるpe第1
ゲート電ti、20はp型温2ゲート電極、21はn型
第1通N電極、22は前記第1M08FETの電極13
.前記第2M08FETの電極18に直結されたn型第
2通電電極をそれぞれ表わす。23は前記電極17.1
9と21の間に置かれた容量を表わす。24は前記電極
12に接続された第1アドレス線、25は前記電極11
.15に接続された第2アドレス線、26は前記電極2
1に接続されたディジット線、27は前記電極14.1
6,2Qに茫fvS電位を与える電源端子をそれぞれ表
わす。
今例えば、電源端子27にOvが供給されており、n型
チャネル第1 FETのし@込匝電圧が第1通電電極か
ら第2通電電極へ電流を流す場合がL5V、第2通電電
極から第1通電電極へ電流を流す場合が3.FV、p型
チャネル第2FETのしきい値電圧が基板電圧がOvの
時が1.ov、基板電圧が3vの時が0.5V、そして
n型チャネル第3FETのしきい値電圧が−i、ov、
の場合を想定する。2進情報は、電気的に浮い定状態に
あるp型頭1117,19(以下電荷蓄積領域と呼ぶ)
につながる容量23などの容量を充放電することによっ
て蓄えられる。
チャネル第1 FETのし@込匝電圧が第1通電電極か
ら第2通電電極へ電流を流す場合がL5V、第2通電電
極から第1通電電極へ電流を流す場合が3.FV、p型
チャネル第2FETのしきい値電圧が基板電圧がOvの
時が1.ov、基板電圧が3vの時が0.5V、そして
n型チャネル第3FETのしきい値電圧が−i、ov、
の場合を想定する。2進情報は、電気的に浮い定状態に
あるp型頭1117,19(以下電荷蓄積領域と呼ぶ)
につながる容量23などの容量を充放電することによっ
て蓄えられる。
メモリ動作は、例えば第2図(11〜(d)に示される
ような電圧波形によって行なう。書き込み動作時には第
2図(b)に示す第2アドレス線電圧32をOVにし、
同図(C)に示すディジット線電圧は書き込む2進情報
に応じ、0“情報の時は33のようにOVにし、“1″
′情報の時は34のように3vにする。この時p型チャ
ネル第2FETは導通状態になるため、同図(d)に示
す電荷蓄積領域の電圧35.36は“°0“の場合(3
5)も“1″の場合(36)もOvになる。この後第2
図(b)に示すようにまず第2アドレス線電圧i3Vに
し、次に同図(C)に示すようディジット線電圧をov
にすると書き込み動作が終了する。この時同図(d)の
電荷蓄積領域の電圧は容量23を通じての容量カヅグリ
ングによって“0“全書き込んだ場合(35)はほぼO
vに、また“1“を杵き込んだ場合(36)はOVと一
3vとの中間の値になるつこの“1“を書@込んだ場合
の電荷蓄積領域の電圧は、容量23の値と電荷蓄積領域
に寄生するその他の浮遊容量との比によって決まる。こ
こでは仮に容量23が電荷蓄積領域の全容量の50%を
占めるものとすると、この“1“を件す込んだ場合の電
荷蓄積領域の電圧は約−1,5vになる。
ような電圧波形によって行なう。書き込み動作時には第
2図(b)に示す第2アドレス線電圧32をOVにし、
同図(C)に示すディジット線電圧は書き込む2進情報
に応じ、0“情報の時は33のようにOVにし、“1″
′情報の時は34のように3vにする。この時p型チャ
ネル第2FETは導通状態になるため、同図(d)に示
す電荷蓄積領域の電圧35.36は“°0“の場合(3
5)も“1″の場合(36)もOvになる。この後第2
図(b)に示すようにまず第2アドレス線電圧i3Vに
し、次に同図(C)に示すようディジット線電圧をov
にすると書き込み動作が終了する。この時同図(d)の
電荷蓄積領域の電圧は容量23を通じての容量カヅグリ
ングによって“0“全書き込んだ場合(35)はほぼO
vに、また“1“を杵き込んだ場合(36)はOVと一
3vとの中間の値になるつこの“1“を書@込んだ場合
の電荷蓄積領域の電圧は、容量23の値と電荷蓄積領域
に寄生するその他の浮遊容量との比によって決まる。こ
こでは仮に容量23が電荷蓄積領域の全容量の50%を
占めるものとすると、この“1“を件す込んだ場合の電
荷蓄積領域の電圧は約−1,5vになる。
読み出し動作時にはディジット線をセンスアンプへつな
ぎ、同図(C)に示すディジット線電圧金。
ぎ、同図(C)に示すディジット線電圧金。
Vにした状態で同図(a)に示す第1アドレス線電圧を
3vにする。この時同図(b)に示す第2アドレス線電
圧は3vになっているため、n型チャネル第1FETは
導通状態にあり1デイジツト線26はn型チャネル第3
FETを介して第1アドレス線24に接続される。メモ
リセルに“0“が蓄えられている場合は、n型チャネル
第3FETはその第1ゲート電極が約Ovのため導通状
態にあり、ディジット線26へ第1アドレス線24から
電流が流れるので、第2図(C)のディジット線電圧は
33のように約1.OVに近づく。
3vにする。この時同図(b)に示す第2アドレス線電
圧は3vになっているため、n型チャネル第1FETは
導通状態にあり1デイジツト線26はn型チャネル第3
FETを介して第1アドレス線24に接続される。メモ
リセルに“0“が蓄えられている場合は、n型チャネル
第3FETはその第1ゲート電極が約Ovのため導通状
態にあり、ディジット線26へ第1アドレス線24から
電流が流れるので、第2図(C)のディジット線電圧は
33のように約1.OVに近づく。
メモリセルに“1“が蓄えられている場合は、n型チャ
ネル第3FETはその第1ゲート電極が約−1,5vと
なっているため導通しない状態にあV%ディジット線2
6へ第1アドレス線24がら電流が流れないので、同図
(C)に示すディジット線電圧は34のようにovのま
まである。このディジット線電圧の差によって0“、“
1“の読み出し動作が行なわれるうこの間、n型チャネ
ル第2FETは非導通状態にあるため、メモリセルに蓄
えられた2進情報は読み出し動作の影響を受けず、読み
出し動作は非破壊で行なうことができろう読み出しも件
す込みも行なわれない非選択メモリセルでは、第2図(
a)に示す第1アドレス線電圧f:oyに、第2図(b
)に示す第2アドレス線電圧を3vに保つ。この時n型
チャネル第1FETはその第2通電電極13がいかなる
電位であろうとゲート電極11の電圧は3vでし合い@
電圧は3.5■であるため非導通状態であり1またn型
チャネル第2FETも非導通状態である。またディジッ
ト線の電圧変化は電荷蓄積領域の電圧に対しては影響す
るものの、蓄積されている電荷量すなわち2進情報には
影響を与えない。例えば非選択メモリセルの中にはディ
ジット線が3vになる場合があるが、この場合の“0“
全蓄積しているメモリセルの電荷蓄積領域の電圧は1.
5Vまで上昇する。
ネル第3FETはその第1ゲート電極が約−1,5vと
なっているため導通しない状態にあV%ディジット線2
6へ第1アドレス線24がら電流が流れないので、同図
(C)に示すディジット線電圧は34のようにovのま
まである。このディジット線電圧の差によって0“、“
1“の読み出し動作が行なわれるうこの間、n型チャネ
ル第2FETは非導通状態にあるため、メモリセルに蓄
えられた2進情報は読み出し動作の影響を受けず、読み
出し動作は非破壊で行なうことができろう読み出しも件
す込みも行なわれない非選択メモリセルでは、第2図(
a)に示す第1アドレス線電圧f:oyに、第2図(b
)に示す第2アドレス線電圧を3vに保つ。この時n型
チャネル第1FETはその第2通電電極13がいかなる
電位であろうとゲート電極11の電圧は3vでし合い@
電圧は3.5■であるため非導通状態であり1またn型
チャネル第2FETも非導通状態である。またディジッ
ト線の電圧変化は電荷蓄積領域の電圧に対しては影響す
るものの、蓄積されている電荷量すなわち2進情報には
影響を与えない。例えば非選択メモリセルの中にはディ
ジット線が3vになる場合があるが、この場合の“0“
全蓄積しているメモリセルの電荷蓄積領域の電圧は1.
5Vまで上昇する。
しかしこの時第2アドレス線電圧は3■であハル準fヤ
4ル第2FETc7)(、[い値fiEt−10,5V
であるから、この電圧上昇は非選択メモリセルの蓄積電
荷量に影響を与えない。
4ル第2FETc7)(、[い値fiEt−10,5V
であるから、この電圧上昇は非選択メモリセルの蓄積電
荷量に影響を与えない。
通常のFETはチャネル長方向に対して対称な構造をし
ているため、電流方向によってしきい値電圧が異なるこ
とはない。しかしFETのしきい値電圧はソース電極(
電流を構成するキャリアが流れ出る側の電極)近傍のチ
ャネル領域の不純物濃度やソース電極近傍のゲート絶縁
膜厚や通電電極とゲート電極との位置関係等で決まる友
め、FBT’にチャネル長方向に対して非対称な構造に
することによって電流方向によってしきい値電圧が異な
るようにすることができる。
ているため、電流方向によってしきい値電圧が異なるこ
とはない。しかしFETのしきい値電圧はソース電極(
電流を構成するキャリアが流れ出る側の電極)近傍のチ
ャネル領域の不純物濃度やソース電極近傍のゲート絶縁
膜厚や通電電極とゲート電極との位置関係等で決まる友
め、FBT’にチャネル長方向に対して非対称な構造に
することによって電流方向によってしきい値電圧が異な
るようにすることができる。
例えばICやLSIに一般に使用されている■チャネル
8i MOSFET(H考える。そしてゲート酸化膜厚
を400人に、p型基板つまりチャネル領tto不純物
濃度を10 X 1017crn−3に、第1通電電極
近傍のチャネル領域のp型不純物濃度だけを4.6×1
017cIrL−3に設定する。すると第1通電電極を
ソースとして用いる場合は、PETのしきい値電圧は第
1通電電極近傍のチャネル領域の不純物濃度で決まるた
め、その値は約3.5■になる。逆に第2通電電極をソ
ースとして用いる場合は、ドレインになっている第1通
電電極と基板領域との間に形成される空乏層が上記の高
不純物濃度領域をすべて含んでしまっていれば、FE’
rのしきい値電圧は第2通電電極近傍のチャネル領域の
不純物濃度で決まるため、その値は約1,5vになる。
8i MOSFET(H考える。そしてゲート酸化膜厚
を400人に、p型基板つまりチャネル領tto不純物
濃度を10 X 1017crn−3に、第1通電電極
近傍のチャネル領域のp型不純物濃度だけを4.6×1
017cIrL−3に設定する。すると第1通電電極を
ソースとして用いる場合は、PETのしきい値電圧は第
1通電電極近傍のチャネル領域の不純物濃度で決まるた
め、その値は約3.5■になる。逆に第2通電電極をソ
ースとして用いる場合は、ドレインになっている第1通
電電極と基板領域との間に形成される空乏層が上記の高
不純物濃度領域をすべて含んでしまっていれば、FE’
rのしきい値電圧は第2通電電極近傍のチャネル領域の
不純物濃度で決まるため、その値は約1,5vになる。
このように第1通電電極近傍のチャネル領域の不純物分
布を制御することによって、電流方向によってしきい値
電圧の異なるFETを容易に実現することができる。
布を制御することによって、電流方向によってしきい値
電圧の異なるFETを容易に実現することができる。
またゲート電極と第1通電電極とが上から見て重なり合
っていないMOSFETを考える。第1通電電極をドレ
インとして用いる場合は、第1通電電極と基板領域との
間に形成される空乏層がゲート電極端まで伸びていれば
、FETのしきい値電圧はチャネル領域の不純物濃度で
決まるつ逆に第1通電電極をソースとして用いる場合は
、第1通電電極と基板領域との間に形成される空乏層が
ゲート電極端まで伸びていないならば、FETのしきい
値電圧は上の場合より大きな値になる。このようにゲー
ト電極と第1通電電極とが上から見て重なり合っていな
いMOSFETにおいてその距離を制御することによっ
て、電流方向によってしきい値電圧の異なるFETを容
易に実現することができる。
っていないMOSFETを考える。第1通電電極をドレ
インとして用いる場合は、第1通電電極と基板領域との
間に形成される空乏層がゲート電極端まで伸びていれば
、FETのしきい値電圧はチャネル領域の不純物濃度で
決まるつ逆に第1通電電極をソースとして用いる場合は
、第1通電電極と基板領域との間に形成される空乏層が
ゲート電極端まで伸びていないならば、FETのしきい
値電圧は上の場合より大きな値になる。このようにゲー
ト電極と第1通電電極とが上から見て重なり合っていな
いMOSFETにおいてその距離を制御することによっ
て、電流方向によってしきい値電圧の異なるFETを容
易に実現することができる。
第3図四、(0は、第1図に示す一実施例のものを半導
体基板上に実現しtものの平面図及びA−λ断面図であ
る。p iff半導体基板41は第1図の第1FETの
基板領域14.第2FETの第1通電電極16.第3F
ETの第2ゲート電極20を兼ね、基準電位が印加され
る。N型領域42は第1FETの第2通電電極13.第
2FETの基板領域18.第3FETの第2通電電極2
2を兼ねる。P型領域43は第2FETの第2通電電極
17、第3FETの第1ゲート電極19を兼ねる。
体基板上に実現しtものの平面図及びA−λ断面図であ
る。p iff半導体基板41は第1図の第1FETの
基板領域14.第2FETの第1通電電極16.第3F
ETの第2ゲート電極20を兼ね、基準電位が印加され
る。N型領域42は第1FETの第2通電電極13.第
2FETの基板領域18.第3FETの第2通電電極2
2を兼ねる。P型領域43は第2FETの第2通電電極
17、第3FETの第1ゲート電極19を兼ねる。
N型領域44は第3FETの第1通電電極21を形成し
、ディジット線となる導体層49に接続される。N型領
域45は第1FETの第1通電電極12と第1アドレス
線配線24を兼ねる。p 12領域46は第1FETの
しきい値電圧を電流方向によって異なるようにするtめ
に形成された高不純物濃度領域である。導体層47は第
1FETのゲート電極11. 第2FETのゲート電極
15.第2アドレス線配線25を兼ねる。48は絶縁体
層。
、ディジット線となる導体層49に接続される。N型領
域45は第1FETの第1通電電極12と第1アドレス
線配線24を兼ねる。p 12領域46は第1FETの
しきい値電圧を電流方向によって異なるようにするtめ
に形成された高不純物濃度領域である。導体層47は第
1FETのゲート電極11. 第2FETのゲート電極
15.第2アドレス線配線25を兼ねる。48は絶縁体
層。
導体層49はディジット線である。第1図の容量23に
対応する容量は、P型領域43とN型領域42.44と
の間のPN接合容量である。第3図(5)の一点鎖点は
活性領域と不活性領域を分け′Cお9、これらの図で周
囲部が不活性領域である。
対応する容量は、P型領域43とN型領域42.44と
の間のPN接合容量である。第3図(5)の一点鎖点は
活性領域と不活性領域を分け′Cお9、これらの図で周
囲部が不活性領域である。
本発明のメモリセルでは、第1図の容量23の容量カッ
プリングを介してit込み時のディジット線電圧を電荷
蓄積領域に伝え、その電荷量を制御する。そのため容量
23は電荷蓄積領域に寄生する他の容量と比べて十分な
太ささを持っていなければならない、電荷蓄積領域に寄
生する他の容量とは、例えば第2アドレス線となるゲー
ト電極との容量である。ところが第3図の構造の実施例
の場合には、電荷蓄積領域となるP型領賊43は第2ア
ドレス線となるゲート電ff147に対して自己整合的
に形成することができるため、容易に上記の条件が満た
される。よって第3図の構造にすれば何ら特別な容量を
付は加えなくても、本発明のメモリセルとなっているこ
とがわかる。
プリングを介してit込み時のディジット線電圧を電荷
蓄積領域に伝え、その電荷量を制御する。そのため容量
23は電荷蓄積領域に寄生する他の容量と比べて十分な
太ささを持っていなければならない、電荷蓄積領域に寄
生する他の容量とは、例えば第2アドレス線となるゲー
ト電極との容量である。ところが第3図の構造の実施例
の場合には、電荷蓄積領域となるP型領賊43は第2ア
ドレス線となるゲート電ff147に対して自己整合的
に形成することができるため、容易に上記の条件が満た
される。よって第3図の構造にすれば何ら特別な容量を
付は加えなくても、本発明のメモリセルとなっているこ
とがわかる。
本発明のメモリセルでは、第3図(〜、 (E)からも
わかるように、1つの拡散層に幾つかの働きを兼ねさせ
て使うことが出来るtめ、微小な面積の中に3つのFE
T1収めることができる。さらにN型領域44と45は
それぞれ隣りのセルと共用できるため、本発明のメモリ
セルは従来の改良3Tセルよりも高集積化に優れている
。
わかるように、1つの拡散層に幾つかの働きを兼ねさせ
て使うことが出来るtめ、微小な面積の中に3つのFE
T1収めることができる。さらにN型領域44と45は
それぞれ隣りのセルと共用できるため、本発明のメモリ
セルは従来の改良3Tセルよりも高集積化に優れている
。
さらに本発明のメモリセルでは、3Tセルと同様にメモ
リセルに貯められた蓄積電荷を第3FETのチャネル電
流を介して読み出す形式をとりている。そのため読み出
し信号はメモリセル中で1段増幅されることになり、メ
モリセルを微小化しても低下することは少ない、更に本
発明のメモリセルでは、第2図に示した信号波形からも
わかるように、2値の電圧だけで動作する。そのため現
在実用になっている半導体メモリとの互換性はまったく
問題がない。
リセルに貯められた蓄積電荷を第3FETのチャネル電
流を介して読み出す形式をとりている。そのため読み出
し信号はメモリセル中で1段増幅されることになり、メ
モリセルを微小化しても低下することは少ない、更に本
発明のメモリセルでは、第2図に示した信号波形からも
わかるように、2値の電圧だけで動作する。そのため現
在実用になっている半導体メモリとの互換性はまったく
問題がない。
以上、説明の便宜上第1FETとしてNf!!21−ヤ
ネルM08FETを、第2FETとしてP型チャネルM
O8FETを、第3FETとしてN型チャネル接合型F
ETをそれぞれ使用し友実施例を用いたが1本発明は他
のPETを用いた場合にも、又導電型を逆にした場合に
も適用できろう 更に第3図の実施例では電流方向によって第1FETの
しきい値電圧を変える手段として第1通電電極近傍のチ
ャネル領域に高不純物濃度領域を形成する方法を用いた
がこれは上述のゲート電極と第1通電電極とが上から見
て重なり合っていないMOSFETを用いるなど他の方
法でも構わない。
ネルM08FETを、第2FETとしてP型チャネルM
O8FETを、第3FETとしてN型チャネル接合型F
ETをそれぞれ使用し友実施例を用いたが1本発明は他
のPETを用いた場合にも、又導電型を逆にした場合に
も適用できろう 更に第3図の実施例では電流方向によって第1FETの
しきい値電圧を変える手段として第1通電電極近傍のチ
ャネル領域に高不純物濃度領域を形成する方法を用いた
がこれは上述のゲート電極と第1通電電極とが上から見
て重なり合っていないMOSFETを用いるなど他の方
法でも構わない。
本発明の詳細な説明する際に、容量23が電荷蓄積領域
の全容量の50%の場合全力え、各FETのしきい値電
圧として適当な値金用いたが。
の全容量の50%の場合全力え、各FETのしきい値電
圧として適当な値金用いたが。
これらもこれらの値に限るわけではない。また動作電圧
としてOvと3Vf用いて説明したが、これらも他の値
であってもよい。
としてOvと3Vf用いて説明したが、これらも他の値
であってもよい。
本発明は、以上説明したようにメモリセル中に貯蔵信号
を増幅する機能を持ち、メモリセル金微小化しても読み
出し信号が低下するCとが少なく。
を増幅する機能を持ち、メモリセル金微小化しても読み
出し信号が低下するCとが少なく。
且つ小面積で、且つ2値電圧で動作する高集積メモリが
得られる効果がある。
得られる効果がある。
第1図は本発明の一実施例の模式的構成図、第2図(a
)〜((すはその動作電圧波形を示す図、第3図(/!
(11は第1図に示す一実施例のもの全半導体基板に実
現したものの平面図と断面図である。 11.1.2,13.14・・・・・・n型チャネルの
第1M08FETの構成素子、15. 16. 17゜
18・・・・・・p型チャネルの第2M08FETの構
成素子、19,20,21.22・・・・・・n型チャ
ネルの第3接合型FETの構成素子、23・・・・・・
容量、24・・・・・・第1アドレス線、25・・・・
・・第2アドレス線、26・・・・・・ディジット線、
27・・・・・・基準電位金与える電源端子% 31・
・・・・・第1アドレス線の電圧波形% 32・・・・
・・第2アドレス線の電圧波形、33゜34・・・・・
・ディジット線の電圧波形、35.36・・・・・・電
荷蓄積領域の電圧波形、41・・・・・・IJ型半導体
基板、42・・・・・・N型領域、43・−・・・・P
型頭域、44・・・・・・N型領域、45・・・・・・
N型領域、46・・・・・・P型頭域、47・−・・−
・導体層、48・・・・・・絶縁体層、49・・・・・
・導体層。 代理人 弁理士 内 原 晋り1 牢17 7 染2ヅ 井3回 (A) (F3)
)〜((すはその動作電圧波形を示す図、第3図(/!
(11は第1図に示す一実施例のもの全半導体基板に実
現したものの平面図と断面図である。 11.1.2,13.14・・・・・・n型チャネルの
第1M08FETの構成素子、15. 16. 17゜
18・・・・・・p型チャネルの第2M08FETの構
成素子、19,20,21.22・・・・・・n型チャ
ネルの第3接合型FETの構成素子、23・・・・・・
容量、24・・・・・・第1アドレス線、25・・・・
・・第2アドレス線、26・・・・・・ディジット線、
27・・・・・・基準電位金与える電源端子% 31・
・・・・・第1アドレス線の電圧波形% 32・・・・
・・第2アドレス線の電圧波形、33゜34・・・・・
・ディジット線の電圧波形、35.36・・・・・・電
荷蓄積領域の電圧波形、41・・・・・・IJ型半導体
基板、42・・・・・・N型領域、43・−・・・・P
型頭域、44・・・・・・N型領域、45・・・・・・
N型領域、46・・・・・・P型頭域、47・−・・−
・導体層、48・・・・・・絶縁体層、49・・・・・
・導体層。 代理人 弁理士 内 原 晋り1 牢17 7 染2ヅ 井3回 (A) (F3)
Claims (1)
- 【特許請求の範囲】 ゲート電極、第1通電電極、第2通電電極、および基準
電位が供給される基板領域を有し電流の流れる方向によ
ってしきい値電圧が異なるように構成された第1導電型
の第1FETと、ゲート電極、前記基準電位が供給され
る第1通電電極、電気的に浮いた状態にある第2通電電
極。 および前記第1FETの第2通電電極に直結された基板
領域を有する第2導電型の第2FETと、前記第2FE
Tの第2通電電極に直結されて電気的に浮いた状態にあ
る第1のゲート電極、前記基準電位が供給される第2の
ゲート電極、第1通電電極、および前記第1FETの第
2通電電極に直結された第2通電電極を有する第1導電
型の第3FETと。 一方の端子を前記第3FETの第1のゲート電極にまた
他方の端子を前記第3FE’Tの第1通電電極に直結し
た容量と、 前記第1FETの第1通電電極に接続され読み出し時に
のみ前記第1FETに電流を供給する第1アドレス線と
、 前記第1FETのゲート電極ならびに前記第2FETの
ゲート電極に接続され書き込み時にのみ前記第2FET
をオンする信号を供給しそれ以外の時には読み出し時に
前記第1アドレス線信号が供給される時のみ前記第1F
ET全オンする信号を供給する第2アドレス線と、 前記第3FETの第1通電電極に接続され書き込み時に
前記容量を介して前記第3FETの第1のゲート電極へ
供給されて第3FETのチャネル抵抗を大小例れかに設
定する書き込み信号を供給し読み出し時に前記第3FE
Tの導通状態全検出するための信号を供給するディジッ
ト線と金含むことを特徴とする半導体メモリセル。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58108672A JPS601695A (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリセル |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP58108672A JPS601695A (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリセル |
Publications (1)
Publication Number | Publication Date |
---|---|
JPS601695A true JPS601695A (ja) | 1985-01-07 |
Family
ID=14490747
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP58108672A Pending JPS601695A (ja) | 1983-06-17 | 1983-06-17 | 半導体メモリセル |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPS601695A (ja) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01254619A (ja) * | 1988-04-01 | 1989-10-11 | Kao Corp | 入浴剤 |
EP0869511A2 (en) * | 1997-04-02 | 1998-10-07 | Sony Corporation | Semiconductor memory cell and method of manufacturing the same |
-
1983
- 1983-06-17 JP JP58108672A patent/JPS601695A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPH01254619A (ja) * | 1988-04-01 | 1989-10-11 | Kao Corp | 入浴剤 |
EP0869511A2 (en) * | 1997-04-02 | 1998-10-07 | Sony Corporation | Semiconductor memory cell and method of manufacturing the same |
EP0869511A3 (en) * | 1997-04-02 | 1999-11-24 | Sony Corporation | Semiconductor memory cell and method of manufacturing the same |
US6055182A (en) * | 1997-04-02 | 2000-04-25 | Sony Corporation | Semiconductor memory cell and method of manufacturing the same |
US6347050B1 (en) | 1997-04-02 | 2002-02-12 | Sony Corporation | Semiconductor memory cell and method of manufacturing the same |
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