JPS601695A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は半導体メモリセル、特に高密度化、大容量化に
適した半導体メモリセルに関するものである。

高集積半導体メモリ用メモリセルとして１つのトランジ
スタと１つのコンデンサから構成されるメモリセル（以
下ＩＴＩＣセルと記す）は構成要素が少なく、セル面積
の微小化が容易なため広く使われている。ＩＴＩＣセル
では各メモリセルのコンデンサに蓄積しｆＣ電荷を直接
読み出す形式をとるのが普通である。この場合、センス
アンプへの出力電圧は各メモリセルのコンデンサ容量と
ディジット線の浮遊容量とで分割される。

一般にメモリの高集積化は微細加工によるメモリセルの
微小化と％　１本のアドレス線又はディジット線あたり
のメモリセル数の増大とを伴なって行なわれる。そのた
め、ＩＴＩＣセルを用いたメモリヲ高集積化すると、メ
モリセルのコンデンサ容量は減少し、ディジット線の浮
遊容量は増大する。その結果、一般にセンスアンプへの
出力電圧は小さくなる。

一方、高集積化によってメモリセルが微小化された場合
、それに伴なってセンスアンプの幅もメモリセルのピッ
チに合うように小さく１７なければならない、ところが
、従来の１’ｒｌｃセルでは高集積化に伴なってセンス
アンプへの出力電圧は小さくなるので、その分センスア
ンズの感度を増大させる必要があった。その友めセンス
アンプは複雑化、大型化せざるを得す集積化に際してセ
ンスアンプが占める幅はメモリセルのピッチ程小さくす
ることができなかった。

このように出力電圧とセンスアンズピツチとの板ばさみ
的な状況となる結果、ついにはメモリの高集積化そのも
のにすら多大の影響が生じてきていて、そのため種々の
複雑な信頼性の低い製造技ＤＮｔ使ってまでも、メモリ
セルの単位面積当たりのコンデンサ容量を大きくせざる
を得なかった。

前記の欠点ｋｍ決するメモリセルとして３つのトランジ
スタから構成されるメモリセル（以下３Ｔセルと記す〕
がある、このメモリセルでは、各メモリセルにあるトラ
ンジスタの浮遊容量に蓄積された電荷をトランジスタ電
流を介して読み出す形式をとる。そのため、読み出し信
号はセル中のトランジスタによって一段増幅されること
になる。

この増幅された読み出し信号はメモリセルの大きさやデ
ィジット線の浮遊容量の影響が少ない之め、３Ｔセルは
メモリを高集積化しても読み出し信号の低下が少ないと
いう特長があるつ しかし３Ｔセルはそのままでは面積が大きく大容量ｊモ
リに適さないため、いろいろな工夫によって面積を小さ
くした新しい構造の３Ｔセル（以下改良３Ｔセルと記す
）が提案されている。その多くは書き込みトランジスタ
と読み出しトランジスタを導電型の異なるＭＯＳＦＥＴ
とし、一方のＭＯＳＦＥＴの通電電極と他方のＭＯＳＦ
ＥＴの基板領域を共通の領域として使うことによって小
面積化を図っ友ものである。

ところが共通のゲート電極には、書き込み時には書き込
みトランジスタのみをオンさせるような電ＥＥを、読み
出し時には読み出しトランジスタのみ全オンさせるよう
な電圧ｔｓそして保持時には両トランジスタをオフさせ
るような電圧を加えなければならなかった。現在実用に
なっている半導体メモリのほとんどは２値電圧で動作す
るため、前記のように３値電圧を必要とする半導体メモ
リは互換性がなかった。２値電圧を供給して半導体メモ
リ内部で残りの電圧を作り出すことも可能ではあるが、
そのための回路は大面積を必要とし、大容量メモリには
適さなかった。

本発明の目的は、前記欠点を除去し、メモリセル中に貯
蔵信号を増幅する機能を持ち、メモリセルを微小化して
も読み出し信号が低下することが少なく、且つ小面積で
、且つ２値亀圧で動作する高集積メモリに適した半導体
メモリセルを提供することにある。

本発明による半導体メモリセルは、ゲート電極。

第１通電電極、第２通電電極、および基準電位が供給さ
れる基板領域を有し電流方向によりてしきい値電圧が異
なるように構成された第１導電型の第１ＦＥＴと、ゲー
ト電極、前記基準電位が供給される第１通電電極、電気
的に浮い定状態にある第２通電電極、および前記第１Ｆ
ＥＴの第２通電電極に直結された基板領域を有する第２
導電賊の第２ＦＥＴと、前記第２ＦＥＴの第２通電電極
に直結されて電気的に浮いた状態にある第１のゲート電
極、前記基準電位が供給される第２のゲート電極、第１
通電電極、および前記第１　ＦＥＴの第２通電電極に直
結された第２通電電極を有する第１導電型の第３ＦＥＴ
と、一方の端子を０１１記第３ＦＥＴの第１のゲート電
極に、また他方の端子全前記第３ＦＥＴの第１通電電極
に直結した容量と、前記第１ＦＥＴの第１通電電極に接
続され読み出し時にのみ前記第１ＦＥＴに電流を供給す
る第１アドレス線と、前記第１ＦＢＴのゲート電極なら
びに前記第２ＦＥＴのゲート電極に接続され、書き込み
時にのみ前記第２ＦＥＴをオンする信号を供給し、それ
以外の時には読み出し時に前記第１アドレス線信号が供
給される時のみ前記第１ＦＥＴをオンする信号を供給す
る第２アドレス線と、前記第３ＦＥＴの第１通電電極に
接続され書き込み時に前記容量を介して前記第３ＦＥＴ
の第１のゲート電極へ供給されて第３ＦＥＴのチャネル
抵抗を大小例れかに設定する書き込み信号を供給し読み
出し時に前記第３ＦＥＴの導通状態を検出するための信
号を供給するディジット線とを含んで構成される。

次に図を参照しながら本発明のメモリセルの一実施例の
動作原理および効果を説明する。第１図は本発明のメモ
リセルを２つのＭＯＳＦＥＴと１つの接合型ＦＥＴを用
いて実現した時の一実施例についてその構成を模式的に
示し友ものである。この図で１１．１２，１３．１４が
ｎ型チャネルの第１Ｍ０８ＦＥＴを構成している。１１
はデーｔ・電極、１２はｎ型第１通電電極、１３はｎ型
第２通電電極、１４はｎ型基板領域をそれぞれ表わす。

１５．１６，１７．１８がｐ摩チャネルの第２Ｍ０８Ｆ
ＥＴ６構成している。１５はゲート電極。

１６はｎ型第１通電電極、１７は電気的に浮い定状態に
あるｐ観第２通電電極、１８は前記第１Ｍ０８ＦＥＴの
電極１３に直結されたｎ型基板領域をそれぞれ表わす。

１９．２０，２１．２２がｎ型チャネルの第３接合型Ｆ
ＥＴを構成している。１９は前記第２Ｍ０８ＦＥＴの電
極１７に直結されて電気的に浮いた状態にあるｐｅ第１
ゲート電ｔｉ、２０はｐ型温２ゲート電極、２１はｎ型
第１通Ｎ電極、２２は前記第１Ｍ０８ＦＥＴの電極１３
．前記第２Ｍ０８ＦＥＴの電極１８に直結されたｎ型第
２通電電極をそれぞれ表わす。２３は前記電極１７．１
９と２１の間に置かれた容量を表わす。２４は前記電極
１２に接続された第１アドレス線、２５は前記電極１１
．１５に接続された第２アドレス線、２６は前記電極２
１に接続されたディジット線、２７は前記電極１４．１
６，２Ｑに茫ｆｖＳ電位を与える電源端子をそれぞれ表
わす。

今例えば、電源端子２７にＯｖが供給されており、ｎ型
チャネル第１　ＦＥＴのし＠込匝電圧が第１通電電極か
ら第２通電電極へ電流を流す場合がＬ５Ｖ、第２通電電
極から第１通電電極へ電流を流す場合が３．ＦＶ、ｐ型
チャネル第２ＦＥＴのしきい値電圧が基板電圧がＯｖの
時が１．ｏｖ、基板電圧が３ｖの時が０．５Ｖ、そして
ｎ型チャネル第３ＦＥＴのしきい値電圧が−ｉ、ｏｖ、
の場合を想定する。２進情報は、電気的に浮い定状態に
あるｐ型頭１１１７，１９（以下電荷蓄積領域と呼ぶ）
につながる容量２３などの容量を充放電することによっ
て蓄えられる。

メモリ動作は、例えば第２図（１１〜（ｄ）に示される
ような電圧波形によって行なう。書き込み動作時には第
２図（ｂ）に示す第２アドレス線電圧３２をＯＶにし、
同図（Ｃ）に示すディジット線電圧は書き込む２進情報
に応じ、０“情報の時は３３のようにＯＶにし、“１″
′情報の時は３４のように３ｖにする。この時ｐ型チャ
ネル第２ＦＥＴは導通状態になるため、同図（ｄ）に示
す電荷蓄積領域の電圧３５．３６は“°０“の場合（３
５）も“１″の場合（３６）もＯｖになる。この後第２
図（ｂ）に示すようにまず第２アドレス線電圧ｉ３Ｖに
し、次に同図（Ｃ）に示すようディジット線電圧をｏｖ
にすると書き込み動作が終了する。この時同図（ｄ）の
電荷蓄積領域の電圧は容量２３を通じての容量カヅグリ
ングによって“０“全書き込んだ場合（３５）はほぼＯ
ｖに、また“１“を杵き込んだ場合（３６）はＯＶと一
３ｖとの中間の値になるつこの“１“を書＠込んだ場合
の電荷蓄積領域の電圧は、容量２３の値と電荷蓄積領域
に寄生するその他の浮遊容量との比によって決まる。こ
こでは仮に容量２３が電荷蓄積領域の全容量の５０％を
占めるものとすると、この“１“を件す込んだ場合の電
荷蓄積領域の電圧は約−１，５ｖになる。

読み出し動作時にはディジット線をセンスアンプへつな
ぎ、同図（Ｃ）に示すディジット線電圧金。

Ｖにした状態で同図（ａ）に示す第１アドレス線電圧を
３ｖにする。この時同図（ｂ）に示す第２アドレス線電
圧は３ｖになっているため、ｎ型チャネル第１ＦＥＴは
導通状態にあり１デイジツト線２６はｎ型チャネル第３
ＦＥＴを介して第１アドレス線２４に接続される。メモ
リセルに“０“が蓄えられている場合は、ｎ型チャネル
第３ＦＥＴはその第１ゲート電極が約Ｏｖのため導通状
態にあり、ディジット線２６へ第１アドレス線２４から
電流が流れるので、第２図（Ｃ）のディジット線電圧は
３３のように約１．ＯＶに近づく。

メモリセルに“１“が蓄えられている場合は、ｎ型チャ
ネル第３ＦＥＴはその第１ゲート電極が約−１，５ｖと
なっているため導通しない状態にあＶ％ディジット線２
６へ第１アドレス線２４がら電流が流れないので、同図
（Ｃ）に示すディジット線電圧は３４のようにｏｖのま
まである。このディジット線電圧の差によって０“、“
１“の読み出し動作が行なわれるうこの間、ｎ型チャネ
ル第２ＦＥＴは非導通状態にあるため、メモリセルに蓄
えられた２進情報は読み出し動作の影響を受けず、読み
出し動作は非破壊で行なうことができろう読み出しも件
す込みも行なわれない非選択メモリセルでは、第２図（
ａ）に示す第１アドレス線電圧ｆ：ｏｙに、第２図（ｂ
）に示す第２アドレス線電圧を３ｖに保つ。この時ｎ型
チャネル第１ＦＥＴはその第２通電電極１３がいかなる
電位であろうとゲート電極１１の電圧は３ｖでし合い＠
電圧は３．５■であるため非導通状態であり１またｎ型
チャネル第２ＦＥＴも非導通状態である。またディジッ
ト線の電圧変化は電荷蓄積領域の電圧に対しては影響す
るものの、蓄積されている電荷量すなわち２進情報には
影響を与えない。例えば非選択メモリセルの中にはディ
ジット線が３ｖになる場合があるが、この場合の“０“
全蓄積しているメモリセルの電荷蓄積領域の電圧は１．
５Ｖまで上昇する。

しかしこの時第２アドレス線電圧は３■であハル準ｆヤ
４ル第２ＦＥＴｃ７）（、［い値ｆｉＥｔ−１０，５Ｖ
であるから、この電圧上昇は非選択メモリセルの蓄積電
荷量に影響を与えない。

通常のＦＥＴはチャネル長方向に対して対称な構造をし
ているため、電流方向によってしきい値電圧が異なるこ
とはない。しかしＦＥＴのしきい値電圧はソース電極（
電流を構成するキャリアが流れ出る側の電極）近傍のチ
ャネル領域の不純物濃度やソース電極近傍のゲート絶縁
膜厚や通電電極とゲート電極との位置関係等で決まる友
め、ＦＢＴ’にチャネル長方向に対して非対称な構造に
することによって電流方向によってしきい値電圧が異な
るようにすることができる。

例えばＩＣやＬＳＩに一般に使用されている■チャネル
８ｉ　ＭＯＳＦＥＴ（Ｈ考える。そしてゲート酸化膜厚
を４００人に、ｐ型基板つまりチャネル領ｔｔｏ不純物
濃度を１０　Ｘ　１０１７ｃｒｎ−３に、第１通電電極
近傍のチャネル領域のｐ型不純物濃度だけを４．６×１
０１７ｃＩｒＬ−３に設定する。すると第１通電電極を
ソースとして用いる場合は、ＰＥＴのしきい値電圧は第
１通電電極近傍のチャネル領域の不純物濃度で決まるた
め、その値は約３．５■になる。逆に第２通電電極をソ
ースとして用いる場合は、ドレインになっている第１通
電電極と基板領域との間に形成される空乏層が上記の高
不純物濃度領域をすべて含んでしまっていれば、ＦＥ’
ｒのしきい値電圧は第２通電電極近傍のチャネル領域の
不純物濃度で決まるため、その値は約１，５ｖになる。

このように第１通電電極近傍のチャネル領域の不純物分
布を制御することによって、電流方向によってしきい値
電圧の異なるＦＥＴを容易に実現することができる。

またゲート電極と第１通電電極とが上から見て重なり合
っていないＭＯＳＦＥＴを考える。第１通電電極をドレ
インとして用いる場合は、第１通電電極と基板領域との
間に形成される空乏層がゲート電極端まで伸びていれば
、ＦＥＴのしきい値電圧はチャネル領域の不純物濃度で
決まるつ逆に第１通電電極をソースとして用いる場合は
、第１通電電極と基板領域との間に形成される空乏層が
ゲート電極端まで伸びていないならば、ＦＥＴのしきい
値電圧は上の場合より大きな値になる。このようにゲー
ト電極と第１通電電極とが上から見て重なり合っていな
いＭＯＳＦＥＴにおいてその距離を制御することによっ
て、電流方向によってしきい値電圧の異なるＦＥＴを容
易に実現することができる。

第３図四、（０は、第１図に示す一実施例のものを半導
体基板上に実現しｔものの平面図及びＡ−λ断面図であ
る。ｐ　ｉｆｆ半導体基板４１は第１図の第１ＦＥＴの
基板領域１４．第２ＦＥＴの第１通電電極１６．第３Ｆ
ＥＴの第２ゲート電極２０を兼ね、基準電位が印加され
る。Ｎ型領域４２は第１ＦＥＴの第２通電電極１３．第
２ＦＥＴの基板領域１８．第３ＦＥＴの第２通電電極２
２を兼ねる。Ｐ型領域４３は第２ＦＥＴの第２通電電極
１７、第３ＦＥＴの第１ゲート電極１９を兼ねる。

Ｎ型領域４４は第３ＦＥＴの第１通電電極２１を形成し
、ディジット線となる導体層４９に接続される。Ｎ型領
域４５は第１ＦＥＴの第１通電電極１２と第１アドレス
線配線２４を兼ねる。ｐ　１２領域４６は第１ＦＥＴの
しきい値電圧を電流方向によって異なるようにするｔめ
に形成された高不純物濃度領域である。導体層４７は第
１ＦＥＴのゲート電極１１．　第２ＦＥＴのゲート電極
１５．第２アドレス線配線２５を兼ねる。４８は絶縁体
層。

導体層４９はディジット線である。第１図の容量２３に
対応する容量は、Ｐ型領域４３とＮ型領域４２．４４と
の間のＰＮ接合容量である。第３図（５）の一点鎖点は
活性領域と不活性領域を分け′Ｃお９、これらの図で周
囲部が不活性領域である。

本発明のメモリセルでは、第１図の容量２３の容量カッ
プリングを介してｉｔ込み時のディジット線電圧を電荷
蓄積領域に伝え、その電荷量を制御する。そのため容量
２３は電荷蓄積領域に寄生する他の容量と比べて十分な
太ささを持っていなければならない、電荷蓄積領域に寄
生する他の容量とは、例えば第２アドレス線となるゲー
ト電極との容量である。ところが第３図の構造の実施例
の場合には、電荷蓄積領域となるＰ型領賊４３は第２ア
ドレス線となるゲート電ｆｆ１４７に対して自己整合的
に形成することができるため、容易に上記の条件が満た
される。よって第３図の構造にすれば何ら特別な容量を
付は加えなくても、本発明のメモリセルとなっているこ
とがわかる。

本発明のメモリセルでは、第３図（〜、　（Ｅ）からも
わかるように、１つの拡散層に幾つかの働きを兼ねさせ
て使うことが出来るｔめ、微小な面積の中に３つのＦＥ
Ｔ１収めることができる。さらにＮ型領域４４と４５は
それぞれ隣りのセルと共用できるため、本発明のメモリ
セルは従来の改良３Ｔセルよりも高集積化に優れている
。

さらに本発明のメモリセルでは、３Ｔセルと同様にメモ
リセルに貯められた蓄積電荷を第３ＦＥＴのチャネル電
流を介して読み出す形式をとりている。そのため読み出
し信号はメモリセル中で１段増幅されることになり、メ
モリセルを微小化しても低下することは少ない、更に本
発明のメモリセルでは、第２図に示した信号波形からも
わかるように、２値の電圧だけで動作する。そのため現
在実用になっている半導体メモリとの互換性はまったく
問題がない。

以上、説明の便宜上第１ＦＥＴとしてＮｆ！！２１−ヤ
ネルＭ０８ＦＥＴを、第２ＦＥＴとしてＰ型チャネルＭ
Ｏ８ＦＥＴを、第３ＦＥＴとしてＮ型チャネル接合型Ｆ
ＥＴをそれぞれ使用し友実施例を用いたが１本発明は他
のＰＥＴを用いた場合にも、又導電型を逆にした場合に
も適用できろう 更に第３図の実施例では電流方向によって第１ＦＥＴの
しきい値電圧を変える手段として第１通電電極近傍のチ
ャネル領域に高不純物濃度領域を形成する方法を用いた
がこれは上述のゲート電極と第１通電電極とが上から見
て重なり合っていないＭＯＳＦＥＴを用いるなど他の方
法でも構わない。

本発明の詳細な説明する際に、容量２３が電荷蓄積領域
の全容量の５０％の場合全力え、各ＦＥＴのしきい値電
圧として適当な値金用いたが。

これらもこれらの値に限るわけではない。また動作電圧
としてＯｖと３Ｖｆ用いて説明したが、これらも他の値
であってもよい。

本発明は、以上説明したようにメモリセル中に貯蔵信号
を増幅する機能を持ち、メモリセル金微小化しても読み
出し信号が低下するＣとが少なく。

且つ小面積で、且つ２値電圧で動作する高集積メモリが
得られる効果がある。

【図面の簡単な説明】

第１図は本発明の一実施例の模式的構成図、第２図（ａ
）〜（（すはその動作電圧波形を示す図、第３図（／！
（１１は第１図に示す一実施例のもの全半導体基板に実
現したものの平面図と断面図である。 １１．１．２，１３．１４・・・・・・ｎ型チャネルの
第１Ｍ０８ＦＥＴの構成素子、１５．　１６．　１７゜
１８・・・・・・ｐ型チャネルの第２Ｍ０８ＦＥＴの構
成素子、１９，２０，２１．２２・・・・・・ｎ型チャ
ネルの第３接合型ＦＥＴの構成素子、２３・・・・・・
容量、２４・・・・・・第１アドレス線、２５・・・・
・・第２アドレス線、２６・・・・・・ディジット線、
２７・・・・・・基準電位金与える電源端子％　３１・
・・・・・第１アドレス線の電圧波形％　３２・・・・
・・第２アドレス線の電圧波形、３３゜３４・・・・・
・ディジット線の電圧波形、３５．３６・・・・・・電
荷蓄積領域の電圧波形、４１・・・・・・ＩＪ型半導体
基板、４２・・・・・・Ｎ型領域、４３・−・・・・Ｐ
型頭域、４４・・・・・・Ｎ型領域、４５・・・・・・
Ｎ型領域、４６・・・・・・Ｐ型頭域、４７・−・・−
・導体層、４８・・・・・・絶縁体層、４９・・・・・
・導体層。 代理人　弁理士　内　原　晋り１ 牢１７ ７ 染２ヅ 井３回 （Ａ） （Ｆ３）

Claims (1)

1. 【特許請求の範囲】 ゲート電極、第１通電電極、第２通電電極、および基準
   電位が供給される基板領域を有し電流の流れる方向によ
   ってしきい値電圧が異なるように構成された第１導電型
   の第１ＦＥＴと、ゲート電極、前記基準電位が供給され
   る第１通電電極、電気的に浮いた状態にある第２通電電
   極。 および前記第１ＦＥＴの第２通電電極に直結された基板
   領域を有する第２導電型の第２ＦＥＴと、前記第２ＦＥ
   Ｔの第２通電電極に直結されて電気的に浮いた状態にあ
   る第１のゲート電極、前記基準電位が供給される第２の
   ゲート電極、第１通電電極、および前記第１ＦＥＴの第
   ２通電電極に直結された第２通電電極を有する第１導電
   型の第３ＦＥＴと。 一方の端子を前記第３ＦＥＴの第１のゲート電極にまた
   他方の端子を前記第３ＦＥ’Ｔの第１通電電極に直結し
   た容量と、 前記第１ＦＥＴの第１通電電極に接続され読み出し時に
   のみ前記第１ＦＥＴに電流を供給する第１アドレス線と
   、 前記第１ＦＥＴのゲート電極ならびに前記第２ＦＥＴの
   ゲート電極に接続され書き込み時にのみ前記第２ＦＥＴ
   をオンする信号を供給しそれ以外の時には読み出し時に
   前記第１アドレス線信号が供給される時のみ前記第１Ｆ
   ＥＴ全オンする信号を供給する第２アドレス線と、 前記第３ＦＥＴの第１通電電極に接続され書き込み時に
   前記容量を介して前記第３ＦＥＴの第１のゲート電極へ
   供給されて第３ＦＥＴのチャネル抵抗を大小例れかに設
   定する書き込み信号を供給し読み出し時に前記第３ＦＥ
   Ｔの導通状態全検出するための信号を供給するディジッ
   ト線と金含むことを特徴とする半導体メモリセル。