JPS59149048A - 半導体メモリセル - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高集積化に適した半導体メモリセルに関する。

電荷の形で２進情報を貯蔵する半導体メモリセルは、メ
モリセル面積が小さいため高集積、大容量メモリ用メそ
リセルとして秀れている。特に、メモリセルとして１つ
のトランジスタと１つのコンデンサからなるメモリセル
（以下ｌＴｌ０セルと記す）は、構成要素も小なく、セ
ル面積も小さいため、高集積メモリ用メモリセルとして
重要である。

ｌＴｌ０セルでは、各メモリセルにあるコンデンサの貯
蔵電荷を直接読出す形式をとるのが普通である。この場
合、センスアンプへの出力電圧は各メモリセルのコンデ
ンサ容量とディジット線の浮遊容量とで分割される。一
般に、メモリの高集積化は、微細加工によるメモリセル
の微小化と１つのアドレス線又はディジット線あ７１ｃ
すのメモリセル数の増大とを伴なって行なわれる。その
ため、Ｉ　ＴＩＯセルを用いたメモリを高集積化すると
、メモリセルのコンデンサ容量は減ｐ１ディジ、ト線の
浮遊容量は増える傾向にある。その結果、一般にセンス
アンプへの出力電圧は小さくなる。高集積化によりてメ
モリセルが微小化された場合、それに伴なってセンスア
ンプの幅もメモリセルのピッチに合うように小さくしな
ければならない。

ところが従来のｌＴ１０セルではセンスアンプへの出力
電圧は小さくなる傾向があるので、その分センスアンプ
の感度を増大する必要があった。そのためセンスアンプ
は複雑化し大型化せざるを得ない傾向となり、高集積化
に際してセンスアンプが占める１陥はメモリセルのピッ
チ程小さくすることができなかった。このように出力電
圧とセンスアンプピッチとの板ばさみ的な状況となる結
果、ついにはメモリの高集積化そのものにすら多大の影
響が生じてきていた。

電荷の形で２進情報を貯蔵する：ｆ−導体メモリセルと
して、１対の相補型電界効果トランジスタが接合容量及
び電界効果トランジスタの浮遊容量に電荷を貯蔵し得る
ように構成されており、さらにメモリセルサイクルの読
出し期間中に２種類の異なった大きさの電流を流し得る
ように感知トランジスタの閾値電圧を制御することを狙
って相補型素子対の一方の素子の基板感度を所定の値に
制御して構成したものが特公昭５３−２０３５３号公報
の中で提案されている。この特公昭５３−２０３５３号
公報記載のメモリセル（以下２Ｔセルと略す）の特徴は
、貯蔵電荷によって２種類の異なった大きさの電流を流
し得るようにメモリセルが構成されている点にある。こ
の特長のため、２Ｔセルの読出しは直流電流の感知によ
って行なわれ、読出し時間をかければセンスアンプへの
出力電圧を十分に大きくできる利点を有する。このこと
は高集積化しても同様である。そのため、２Ｔセルを用
いたメモリではセンスアンプを簡単なものにでき、セン
スアンプ幅で高集積化が制御される前記ｌＴ１０セルの
ような欠点はない。

このようなわけで、２Ｔセルはセンスアンプに対する負
担が軽減されるという大きな特長を持っている。ところ
が、この従来の２Ｔセルでは１対の相補型電界効果トラ
ンジスタの共通のゲート電極には、書込み時には書込み
トランジスタのみをオンするような電圧を、読出し時に
は読出しトランジスタのみをオンするような電圧を、そ
して保持時には両トランジスタをオフするような電圧を
加えなければならない。現在実用になうている半導体メ
モリのほとんどは２値電圧で動作するため、上記のよう
に３値電圧を必要とする半導体メモリは互換性がなくな
ってしまう。２値電圧を供給して半導体メモリ内部で残
シの電圧を作り出すこと　５− も可能であるが、そのための回路は大面積を必要とし、
大容量メモリには適さない々いう欠点があった。

本発明の目的は、上記欠点を除去し、直流電流の感知に
より甑出しができ、メモリセルを微細化しても読出し信
号が低下することが少なく２トランジスタ型メモリセル
よｐも小面積で構成できて高集積化に適し、かつ２値電
圧で動作する半導体メモリセルを提供することにある。

本発明の半導体メモリセルは、ゲート電極と第１の基準
電位が供給される第１通電電極と電気的に浮いた状態に
おる第２通電電極と第２の基準電位が供給される基板領
域を有する第１導電型の第１ＦＥＴと、ゲート電極と第
１通電電極と前記第２の基準電位が供給される第２通電
電極と前記第１　ＦＥＴの第２通電電極に直結されて電
気的に浮いた状態にある基板領域とを有する第２導電型
の第２ＦＥＴと、一方の端子を前記第２ＦＢ３Ｔの基板
領域に、また他方の端子を上記第２１″ＥＴの第１通電
電極に直結した容量と、上記第１Ｆ’ＥＴの　６− ゲート電極に接続され、書込み時に前記第１ＦＢＴをオ
ンする信号を供給する第１アドレス線と、前記第２ＦＥ
Ｔのゲート電極に接続され読出し時に高低何れかの閾値
電圧に設定された第２１ｉ”ＥＴのうち少なくとも一方
をオンすることのできる信号を供給する第２アドレス線
と、前記第２ＦＥＴの第１通電電極に接続され、書込み
時に前記容量を介して前記第２ＦＢ’ｌ’の基板領域へ
供給されて前記第２ＦＥＴの閾値電圧を高低何れかに設
定する書込み信号を供給し、読出し時に前記第２ＦＥＴ
の導通状態を検出するだめの信号を供給するためのディ
ジット線とを備えて構成される。

次に、本発明の実施例について図面を用いて説明する。

第１図は本発明の一実施例のブｐ、り図である。

この実施例の半導体メモリセルは、ゲート電極１ｇと第
１の基準電位１１が供給される第１通電電極１ａと電気
的に浮いた状態にある第２通電電極１ｂと第２の基準電
位１２が供給される基板領域１ｏとを有する第１導電型
の第１ＦＦ！Ｔｌと、ゲート電極２ｇと第１通電電極２
ａと第２の基準電位１２が供給される第２通電電極２ｂ
と第１ＦＥＴの第２通電電極１ｂに直結されて電気的に
浮いた状態にある基板領域２ｃとを有する第２導電型の
第２ＦＥＴ２　　と、一方の端子を第２　ＦＦ１Ｔの基
板領域２Ｇに、また他方の端子を第２ＦＥＴの第１通電
電極２ａに直結した容量３と、第１ＦＥＴＩのゲート電
極１ｇに接続され、書込み時に第１ＦＥＴＩをオンする
信号を供給する第１アドレス線ＡＬＩと、第２ＦＥＴの
ゲート電極２ｇに接続され読出し時に高低何れかの閾値
電圧に設定された第２ＦＥＴ２のうち少なくとも一方を
オンすることのできる信号を供給する第２アドレス線Ａ
Ｌ２と、第２ＦＥＴの第１通電電極２ａに接続され、書
込み時に容量３を介して第２ＦＥＴの基板領域２Ｃへ供
給されて第２ＦＥＴ２の闇値電圧を高低何れかに設定す
る書込み信号を供給し、読出し時に第２ＦＥＴ２の導通
状態を検出する友めのディジ、ト線ＤＬとを含んで構成
される。

次に、この実施例の動作について説明する。ここで、第
１導電型をＰ、第２導電型をＮとし、Ｐチャネル第１Ｆ
ＥＴＩの閾値電圧がＩＶ、Ｎ型チャネル第２ＦＥＴの閾
値電圧が基板バイアスＯＶのとき２．０Ｖ−０，９Ｖの
とき３．２Ｖの場合を想定して説明する。２進情報は、
電気的に浮いた状態にあるＰ型の第２通電電極１ｂと基
板領域２Ｃ（以下電荷貯蔵領域と呼ぶ）につながる容量
３などの容量を充放電することによｐ貯えられる。

第２図は第１図に示す一実施例を動作させるときの信号
の波形図である。

書込み動作時には第１アドレス線電圧２１をＯＶにし、
ディジット線電圧２３．２４は書き込む２進情報に応じ
　＊０１１情報の時は２３のようにＯＶにし、″１６情
報の時は２４のように３■にする。

この時Ｐ型チャネル第１ＦＥＴ１は導通状態になり、し
かも電荷貯蔵領域の電圧は後に述べるようにそれ以前に
はＯＶあるいはそれ以下だったため、電荷貯蔵領域の電
圧２５．２６は”ｏｌの場合（２５）も”１″の場合（
２６）もＯＶになる。このらと第２図に示すようにまず
第１アドレス線電　９− 圧を３Ｖにし、次にディジット線電圧を０■にすると書
込み動作が終了する。この時、電荷貯蔵領域の電圧は容
量３を通じての容量カップリングによって”θ′を書込
んだ場合（２５）はほぼＯＶに　１１１を書込んだ場合
（２６）は０■と一３■との中間の値になる。この１１
″を書込んだ場合の電荷貯蔵領域の電圧は容量３の値と
電荷貯蔵領域に寄生するその他の浮遊容量の値との比に
よって決まる。ここでは敵に容量３が電荷貯蔵領域の全
容量の５０チを占めるものとすると、この１１″を書込
んだ場合の電荷貯蔵領域の電圧は約−１，５■となる。

読出し時にはディジット線ＤＬをセンスアンプ　・へつ
なぎ、この電圧をＯＶにした状態で第２アドレス線ＡＬ
Ｉを３Ｖにする。この時、電荷貯蔵領域の電圧は第２Ｆ
ＦｉＴ２のゲート容量を通じての容量力、プリングによ
って変化する。ここでは仮に第２ＦＦＩＴ２のゲート容
量が電荷貯蔵領域の全容量の２０チを占めるものとする
と、電荷貯蔵領域の電圧は１０“の場合は約０．６Ｖ、
　　“ＩＲの場１０− 合は約−０，９Ｖになる。メモリセルに１０′が蓄えら
れている場合、Ｎ型チャネル第２ＦＥＴの第１通電電極
２ａと電荷貯蔵領域である基板領域２Ｃは順バイアス状
態になっているため、即座に電荷貯蔵領域２Ｃから第１
通電電極１ａへ電流が流れて電荷貯蔵領域の電圧はほぼ
Ｏｖになる。そしてＮ型チャネル第２　ＦＥ’ｆ’２は
導通状態にあるため、電源端子１２からティジット線Ｄ
Ｌへ電流が流れ、ディジット線電圧は２３のように正に
なる。一方メモリセルに１″が蓄えられている場合、Ｎ
型チャネル第２ＦＥＴ２は導通しない状態にあ夛、ディ
ジ、ト線電圧は２４のようにＯｖのままである。このデ
ィジット線電圧の差によってＩＩ　Ｑ　１１゜１１１の
読出し動作が行なわれる。この間、Ｐ型チャネル第１Ｆ
ｆｆＴ１は非導通状態にあるため、メそリセルに蓄えら
れた２進情報は読出し動作の影響を受けず、読出し動作
は非破壊で行なうことができる。

書込みも読出しも行なわれない非選択メモリセルでは第
１アドレス線電圧を３ｖに、第２アドレス線を０■に保
つ。この時Ｐ型チャネル第１ＦＥＴＩもＮ型チャネル第
２ＦＥＴ２も非導通状態になるため電源端子１２の電圧
はティジット線に影響を与えず、ディジ、ト線の電圧貧
化は電荷貯蔵部の電圧に対しては影響するものの貯蔵し
ている電荷量、すなわち２進情報には影響を与えない。

例えば、非選択メモリセルの中にはディジット線が３■
になる場合があるが、この場合のＮ０１１を貯蔵してい
るメモリセルの電荷貯蔵領域の電圧は１，５■まで上昇
する。しかし、この時第１アドレス線電圧は３■でおシ
、Ｐ型チャネル第１ＦＥＴＩの閾値電圧はＩＶであるか
ら、この電圧上昇は非選択メモリセルの貯蔵電荷量に影
響を与えない。

第３図（ａ）　、　（ｂ）は第１図に示す一実施例を半
導体基板に実現したものの平面図及びＡ−Ａ’断面図で
ある。

Ｎ型半導体基板３１は第１図の基板領域１ｃ。

第２通電領域２ｂを兼ね、第２の基準電位が印加される
。Ｐ型領域３３は第１図の第２通電電極１ｂと基板領域
２Ｃを兼ねる。Ｎ型領域３４は第２ＦＥＴの第１通電電
極２ａを影線し、ディジット線となる導電体３９に接続
される。Ｐ副領域３５は第１Ｆ’ＥＴの第１通電電極１
ａ及び第１の基準電位が供給される配線を兼ねる。導電
体３６は第１　ＦＥＴのゲート電極１ｇと第１アドレス
線ＡＬＩを兼ねる。導電体３７は第２ＦＥＴのゲート電
極２ｇと第２アドレス線ＡＬ２を兼ねる。番号３２゜３
８は絶縁層である。

第１図の容量３に対応する容量は、第３図（ｂ）のＰ型
領域３３とＮ型領域３４の間のＰＮ接合容量がこれを構
成する。このＰＮ接合容量は、両領域の接合部の不純物
濃度に依存する。従って、これを高くすることによって
大きくできる。一方、Ｐ型領域３３に寄生する他の容量
としては、例えばＮ型基板３１との間のＰＮ接合容量と
か第２ＦＥＴのゲート容量とかがあるが、これらは［Ｎ
型基板３１の不純物濃度を低くできる」とか「第２１Ｔ
のゲート領域を狭くできる」という理由によって、小さ
くすることができる。これらのことからＰ型領域３３と
Ｎ型領域３４の間のＰＮ接合容量はＰ１３− 型領域３３に寄生する他の容量よシも太きくすることが
可能である。

本発明のメモリセルでは、第１図の容量３の容量カップ
リングを介して書込み時のディジット線電圧を電荷貯蔵
領域に伝え、その電荷量を制御する。そのため容量Ｃは
電荷貯蔵領域に寄生する他の容量と比べて十分な大きさ
を持っていなければならない。ところが上で述べたよう
に第３図（ａ）。

（ｂ）の構造の実施例の場合には容易にこの条件が満た
されるわけであるから、この構造が特別な容量を特に付
は加える必要のない１１本発明のメモリセルの一実施例
とな、ていることがわかる。

本発明のメモリセルでは、第３図（ａ）、Φ）からもわ
かるように、１つの拡散層に幾つかの働きを兼ねさせて
使うことが出来るため、微小な面積の中に２つのＦＥＴ
を収めることができる。第１ＦＥＴの第１通電電極３５
と第２ＦＦｆＴの第１通電電極３４との間の距離は、第
１ＦＥＴと第２Ｆ’ｌｌｉ！Ｔのそれぞれのチャネル長
の和で決まる。本発明のメモリセルでは通電電極となる
各拡散層をゲート電１４− 極に対して自己整合に形成することができるため、アド
レス線となるゲート電極を２つに分けたにもかかわらず
Ｐ型頭域３５とＮ型領域３４との間の距離は、２Ｔセル
とほとんど変わらなくすることができる。また、Ｐ型頭
域３５が第１の基準電位を供給する為に使われるため、
隣シのセルと共用できる。そのため本発明のメモリセル
は２Ｔセルよｐも高集積化に秀れている。

さらに本発明のメモリセルでは、２Ｔセルと同様にメモ
リセルに貯められ九貯蔵電荷を第２ＦＥＴのチャネル電
流を介して読出す形式を取っている。

そのため、読出し信号は、メモリセル中で１段増幅され
ることに外９、メモリセルを微小化しても低下すること
は少ない。

さらに本発明のメモリセルでは、第２図に示した信号波
形からもわかるように、２値の電圧だけで動作する。そ
のため現在実用になっている半導体メモリとの互換性は
まったく問題がない。

以上、説明の便宜上第１ＦＥＴとしてＰ型チャネ／Ｉ／
ＭＯ８ＦＥＴを、第２ＦＥＴとしてＮ型チャネｌＬ／Ｍ
Ｏ８ＦＥＴを、それぞれ使用した実施例を用いたが、本
発明は他のＦＥＴを用いた場合にも又導電性を逆にした
場合にも適用できる０ 本発明の詳細な説明する際に、容ｉ１３が電荷貯蔵領域
の全容量の５０チの場合を考え、各ＦＥＴの閾値電圧や
基準電位電圧なども上記のような値の組合わせを例示的
に用いたが、これらもこれらの値に限るわけではない。

例えば容Ｉ３が電荷貯蔵領域の全容量に占める割合は動
作が可能ならば４０チでも６０％でも、あるいはまた他
の値であっても勿論構わないし、各ＦＢＴの閾値電圧や
基準電位電圧などの組み合わせが他の場合でも構わない
。

以上詳細に説明したように、本発明によれば、直流電流
の感知によシ読出しかで遂、微細化しても読出し信号が
低下することが少なく、小面積で構成でき、高集積化に
適し、２値電圧で動作する半導体メモリセルが得られる
のでその効果は大きい０

【図面の簡単な説明】

第１図は本発明の一実施例のプｐ、り図、第２図は第１
図に示す一実施例を動作させるときの波形図、第３図（
ａ）、Φ）は第１図に示す一実施例を半導体基板に実現
したものの平面図及び断面図である０ １・・・・・・第１導電型の第１ＦＥＴ、２・・・・・
・第２導電型の第２Ｆ’ＥＴ、３・・・・・・容量、１
１・・・・・・第１の基準電位、１２・・・・・・第２
の基準電位、３１・・・・・・Ｎ型半導体基板、３２・
・・・・・絶縁体、３３・・・・・・Ｐ型頭域、３４・
・・・・・Ｎ型領域、３５・・・・・・Ｐ型頭域、３６
゜３７・・・・・・導電体、３８・・・・・・絶縁体、
３９・・・・・・導電体、ＡＬＩ・・・・・・第１アド
レス線、ＡＬ２・・・・・・第２アドレス線、ＤＬ・・
・・・・ディジ、ト線。 １７− 寿１図 ｔｉとみ　　　　　　　　　を売出し −り口

Claims (1)

【特許請求の範囲】
1. ゲート電極と第１の基準電位が供給される第１通電電極
   と電気的に浮いた状態にある第２通電電極と第２の基準
   電位が供給される基板領域とを有する第１導電型の第１
   ＦＥＴと、ゲート電極と第１通電電極と前記第２の基準
   電位が供給される第２通電電極と前記第１ＦＢＴの第２
   通電電極に直結されて電気的に浮いた状態にある基板領
   域とを有する第２導電型の第２ＦＥＴと、一方の端子を
   前記第２ＦＥＴの基板領域に、また他方の端子を前記第
   ２ＦＥＴの第１通電電極に直結した容量と、前記第１Ｆ
   ＥＴのゲート電極に接続され、書込み時に前記第１ＦＥ
   Ｔをオンする信号を供給する第１アドレス線と、前記第
   ２ＦＥＴのゲート電極に接続され読出し時に高低何れか
   の閾値電圧に設定された第２ＦＥＴのうち少なくとも一
   方をオンすることのできる信号を供給する第２アドレス
   線と、前記第２ＦＥＴの第１通電電極に接続され、書込
   み時に前記容量を介して前記第２ＦＥＴの基板領域へ供
   給されて前記第２ＦＥＴの閾値電圧を高低何れかに設定
   する書込み信号を供給し、読出し時に前記第２ＦＥＴの
   導通状態を検出するための信号を供給するためのゲイジ
   ット線とを備えたことを特徴とする半導体メモリセル。