KR100315139B1 - 반도체 기억장치 - Google Patents

반도체 기억장치 Download PDF

Info

Publication number
KR100315139B1
KR100315139B1 KR1019990014603A KR19990014603A KR100315139B1 KR 100315139 B1 KR100315139 B1 KR 100315139B1 KR 1019990014603 A KR1019990014603 A KR 1019990014603A KR 19990014603 A KR19990014603 A KR 19990014603A KR 100315139 B1 KR100315139 B1 KR 100315139B1
Authority
KR
South Korea
Prior art keywords
potential
sense amplifier
bit line
load
gate
Prior art date
Application number
KR1019990014603A
Other languages
English (en)
Other versions
KR19990083439A (ko
Inventor
호따야스히로
Original Assignee
마찌다 가쯔히꼬
샤프 가부시키가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 마찌다 가쯔히꼬, 샤프 가부시키가이샤 filed Critical 마찌다 가쯔히꼬
Publication of KR19990083439A publication Critical patent/KR19990083439A/ko
Application granted granted Critical
Publication of KR100315139B1 publication Critical patent/KR100315139B1/ko

Links

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/409—Read-write [R-W] circuits 
    • G11C11/4091—Sense or sense/refresh amplifiers, or associated sense circuitry, e.g. for coupled bit-line precharging, equalising or isolating
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/06—Sense amplifiers; Associated circuits, e.g. timing or triggering circuits
    • G11C7/065—Differential amplifiers of latching type
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/14—Dummy cell management; Sense reference voltage generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • Read Only Memory (AREA)
  • Dram (AREA)

Abstract

본 발명의 반도체 기억장치는 제 1 단자의 전위와 제 2 단자의 전위 사이의 전위차를 증폭하기 위한 센스 앰플리파이어, 제 1 단자와 비트선 사이에 배치된 제 1 부하게이트, 및 제 2 단자와 참조선 사이에 배치된 제 2 부하게이트를 포함한다. 제 1 부하게이트로 흐르는 전류는 비트선의 전위에 의해 제어되고, 제 2 부하게이트로 흐르는 전류는 참조선의 전위에 의해 제어된다.

Description

반도체 기억장치{SEMICONDUCTOR MEMORY}
본 발명은 센스 앰플리파이어에 관한 것으로, 더 구체적으로, 저소비전류화와 칩면적의 축소, 및 고속화에 유효한 기술에 관한 것이다.
도 5는 종래의 오픈비트선 시스템을 포함하는 다이나믹 랜덤 액세스메모리(DRAM)(300)의 일부분을 나타내는 회로도이다.
DRAM(300)은 메모리셀(MC), 더미셀(MD), 메모리셀(MC)내에 기억된 데이터를 독출하기 위한 비트선(BL), 더미셀(MD)내에 기억된 데이터를 독출하기 위한 비트선(/BL), 메모리셀(MC)을 선택하기 위한 워드선(WL), 더미셀(MD)을 선택하기 위한 더미워드선(WD) 및 센스 앰플리파이어(SA)를 포함한다. 센스 앰플리파이어(SA)는 제어신호(Ф1, /Ф1)에 의해 동작된다.
도 6은 비휘발성 메모리(300)의 셀 데이터를 독출하는 동작에 의한 신호파형을 나타내고 있다. 먼저, 프리챠지 기간동안(t0-t1), 비트선(BL,/BL)은 워드선(WL) 및 더미워드선(WD)이 활성화되지 않는 경우에 프리챠지/이퀄라이제이션 회로(도시안됨)에 의해 프리챠지 및 이퀄라이즈된다.
예컨대, 도 6에 도시한 메모리셀(MC)이 선택될 때, 워드선(WL) 및 그에 대응하는 더미워드선(WD)이 시간(t1)에서 활성화되어, 메모리셀(MC)내에 기억된 전하의 상태에 따라 비트선(BL,/BL) 사이에서 미소한 전위차를 발생시킨다.
다음, 센스 앰플리파이어(SA)는 시간(t2)에서 제어신호(Ф1)에 의해 활성화되고, 비트선(BL)의 전위(Vbit)와 비트선(/BL)의 전위(/Vbit)사이에서의 전위차는 센스 및 래치된다. 또한, 전위들(Vbit,/Vbit)중 하나는 전원전위(Vdd)로 되기 위해서 증폭되고, 전위들(Vbit,/Vbit)중 다른 하나는 접지전위(GND)로 되기 위해서 증폭된다. 따라서, 데이터는 선택된 메모리셀 내에서 독출 및/또는 재기입된다.
일본국 특허공개공보 제 86-184794호에서는 EPROM(Erasable programmable Read Only Memory), Mask ROM(Msak programmable Read Only Memory) 또는 이와 유사한 비휘발성 메모리에 대한 상기 설명된 구성의 적용을 제안하고 있다. 이러한 적용은 커런트미러형 차동 앰플리파이어보다 래치형 센스 앰플리파이어에서 소비전류가 더 용이하게 감소될 수 있기 때문에 가능하다.
도 5에 나타낸 종래의 DRAM(300)의 메모리셀의 경우, 비트선(BL)의 전위가 확정된 후에 관통전류는 존재하지 않는다. 한편, EPROM과 같은 비휘발성 메모리에서, 메모리셀 트랜지스터로 흐르는 전류의 유무에 의해 데이터가 기억된다. 따라서, 비트선(BL)의 전위가 확정된 후, 메모리셀의 도통전류는 계속해서 흐른다.
상기 설명한 비휘발성 메모리에서, 미세화에 의한 메모리셀의 내압의 저하, 플로팅 게이트에서의 전하방출 등에 의해 장기간동안 고전위가 비트선에 인가될 수 없다.
상기 문제를 해결하기 위해, 도 7에 도시한 바와 같이, 센스/래치 동작이 완료된 후에 비트선(BL)과 센스 앰플리파이어(SA)를 전기적으로 분리하기 위해서, 비트선(BL)과 센스 앰플리파이어(SA)의 입력단자 사이에 트랜스퍼 게이트(QA1,QA2)가제공된다. 센스 앰플리파이어(SA)는 제어신호(Ф1,/Ф1)에 의해 동작되고, 트랜스퍼 게이트(QA1,QA2)는 제어신호(/Ф2)에 의해 동작된다.
일반적으로, 비휘발성 메모리에서, 오픈비트선 시스템은 채용되지 않는다. 센스 앰플리파이어(SA)에서는, 비트선에 의해 공유된 참조전위(Vbit)와 비트선(BL)의 전위(Vbit)를 비교함으로써 데이터가 독출된다.
도 8은 종래의 비휘발성 메모리(400)를 나타낸다.
비휘발성 메모리(400)는 복수의 독출데이터(D1,D2,D3)에 대응하는 복수의 센스 앰플리파이어(SAA) 및 복수의 센스 앰프리파이어(SAA)에 의해 공통적으로 사용되는 참조전위 발생회로(REF)를 포함한다. 비트선(BL)은 센스 앰플리파이어(SAA)의 입력단자에 접속되고, 공통 참조선(RL)은 센스 앰플리파이어(SAA)의 다른 입력단자에 접속된다.
도 8에 나타낸 비휘발성 메모리(400)에서, 참조전위 발생회로(REF)는 참조전위(Vref)로서 동작하는, 비트선(BL)의 전위(Vbit)의 중간전위를 발생하기 위해 온 및 오프의 중간으로 메모리셀(MD)의 임계치를 설정한다.
도 9는 비휘발성 메모리(400)에서의 독출 셀데이터의 동작에 의한 신호파형을 나타낸다.
프리챠지 기간(t0-tl) 동안, 비트선(BL) 및 참조선(RL)은 프리챠지/이퀄라이제이션 회로(도시안됨)에 의해 프리챠지 및 이퀄라이즈된다. 다음, 예컨대, 메모리셀(MC)이 선택될 때, 워드선(WL) 및 참조전위 발생회로(REF)는 시간(t1)에서 활성화된다. 따라서, 상기 메모리셀(MC)의 상태(온 또는 오프)에 대응해서 비트선(BL)과 참조선(RL) 사이에서 미소한 전위차가 발생된다. 시간(t2)에서, 센스 앰플리파이어(SAA)는 제어신호(Ф1)에 의해 활성화되고, 비트선(BL)의 전위(Vbit)와 참조선(RL)의 전위(Vref) 사이에서의 전위차는 센스 및 래치된다. 래치된 데이터가 확정된후, 시간(t3)에서, 트랜스퍼 게이트(QA1,QA2)는 각각 센스 앰플리파이어(SAA)와 비트선(BL), 및 센스 앰플리파이어(SAA)와 참조선(RL)을 분리시키도록 오프된다.
도 7의 센스 앰플리파이어(SAA)를 참조하면, 센스 앰플리파이어(SA)의 입력과 트랜스퍼 게이트(QA1,QA2) 사이의 부하용량(C2)이 비트선 용량(Cl)보다 작기 때문에, 래치를 안정적으로 확정시키기 위해서는, 센스/래치 동작이 완료된 후에 트랜스퍼 게이트(t3)의 분리를 실행할 필요가 있다.
일본국 특허공개공보 제 98-11975호에서는 고속화 및 저소비전력화를 위해 구성된 SRAM(Static RAM)에 사용되는 래치형 센스 앰플리파이어의 구성을 제안하고 있다.
도 10은 전력소비의 감소를 위해 설계된 센스 앰플리파이어(500)의 회로도이다.
도 10에 도시한 센스 앰플리파이어(500)는 드레인전극이 서로의 게이트전극에 접속되어 각각의 드레인전극이 센스출력단자로서 동작하는 한쌍의 N형 트랜지스터(QEl,QE2), 비트선(BL,/BL)의 전위(Vbit,/Vbit)를 게이트전극에만 접속하는 입력트랜지스터(QE3∼QE6), 활성화 기간동안에 입력트랜지스터(QE3∼QE6)를 통해 센스출력단자에 부하전류를 공급하는 P형 제어트랜지스터(QE7,QE8)를 포함한다.
상기 오픈비트 라인 시스템에서, 비트선은 센스 앰플리파이어가 각각 메모리셀(MC)에 대응하는 비트선과 더미메모리셀(MD)에 대응하는 비트선 사이에 배치된 센스 앰플리파이어가 제공된다. 따라서, 각각의 비트선에 대응하는 더미메모리들을 제공할 필요가 있다. 결과적으로, 칩의 표면적이 증가한다.
종래의 비휘발성 메모리에서, 독출데이터에 대한 기간(t2-t3)동안의 센스/래치 동작의 재기입 데이터에 의해, 참조선(RL)의 전위(Vref)는 비트선(BL)의 전위(Vbit)가 변동함과 동시에 변동한다. 그 전위(Vref)는 비트선(BL)의 전위(Vbit)에 따라 변동한다.
도 9에 도시한 바와 같이, 참조전위(Vref)는 비트선(BL)의 전위(Vbit)가 이동하는 방향과 반대 방향으로 이동한다. 메모리셀이 온상태인 경우, 비트선(BL)의 전위(Vbit)는 도 9에 도시한 라인(Vbit(0))으로 천이하고, 참조전위(Vref)는 도 9에 도시한 라인(Vref(0))으로 천이한다. 메모리셀이 오프상태인 경우, 비트선(BL)의 전위(Vbit)는 도 9에 도시한 라인(Vbit(1))으로 천이하고, 참조전위(Vref)는 도 9에 도시한 라인(Vref(1))으로 천이한다. 따라서, 복수의 센스 앰플리파이어는 하나의 참조선을 공유할 수 없다.
또한, 도 9에 도시한 (t2-t3)의 기간동안, 비트선(BL)의 부하용량(C1)이 비트선의 부하용량(C2)에 부가하여 센스 앰플리파이어의 출력단자에 접속된 비트선(BL)의 부하용량(C2)보다 크기 때문에, 도 7에 도시한 바와 같이, 센스 앰플리파이어의 동작속도는 감소한다.
도 10에 도시한 센스 앰플리파이어(500)에서, 활성화 기간동안, 센스 앰플리파이어의 관통전류는 입력트랜지스터(QE3∼QE6)에 의해 제어된다. 비트선(BL)의 전위(Vbit)가 중간전위 상태에 있을 때, 관통전류는 트랜지스터로 계속 흐른다. 예컨대, 비트선(BL)의 전위(Vbit)는 비교적 조기에 고전위 또는 저전위로 확정되기 때문에, 관통전류는 비교적 조기에 차단된다. 그러나, 비휘발성 메모리에서, 비트선(BL)의 전위(Vbit) 및 참조전위(Vref)가 중간전위 부근에서 매우 작은 전위차만을 발생시키기 때문에, 센스 앰플리파이어(SA)의 활성화 기간동안에 관통전류는 트랜지스터로 계속 흘러서, 전력소비가 증가한다.
본 발명은: 제 1 단자의 전위와 제 2 단자의 전위 사이의 전위차를 증폭하기 위한 센스 앰플리파이어; 제 1 단자와 비트선 사이에 배치된 제 1 부하게이트; 및 제 2 단자와 참조선 사이에 배치된 제 2 부하게이트를 포함하는 반도체 기억장치를 제공한다. 본 발명의 반도체 기억장치에서, 제 1 부하게이트로 흐르는 전류는 비트선의 전위에 의해 제어되고, 제 2 부하게이트로 흐르는 전류는 참조선의 전위에 의해 제어된다.
본 발명의 반도체 기억장치는 제 1 부하게이트에 접속된 제 1 제어게이트, 및 제 2 부하게이트에 접속된 제 2 제어게이트를 더 포함한다.
일 실시예에서, 센스 앰플리파이어의 동작이 완료된 후, 제 1 제어게이트는 제 1 부하게이트로 흐르는 전류를 차단하고, 제 2 제어게이트는 제 2 부하게이트로 흐르는 전류를 차단한다.
다른 실시예에서, 센스 앰플리파이어는 래치형 센스 앰플리파이어이다.
또 다른 실시예에서, 제 1 및 제 2 부하게이트는 MOS 트랜지스터이다.
또 다른 실시예에서, 제 1 및 제 2 제어게이트는 MOS 트랜지스터이다.
또 다른 실시예에서, 제 1 부하게이트에서 출력된 전류는 제 1 부하게이트로부터 제 1 단자로 흐르고, 제 2 부하게이트에서 출력된 전류는 제 2 부하게이트로부터 제 2 단자로 흐른다.
본 발명에 따르면, 래치형 센스 앰플리파이어는 비휘발성 메모리용으로 사용될 수 있다. 따라서, 종래의 커런트미러형 센스 앰플리파이어와 비교하여, 전력소비가 감소된다. 또한, 참조전위 발생회로가 복수의 센스 앰플리파이어에 의해 공유될 수 있기 때문에, 칩의 표면적을 감소시킬 수 있다.
또한, 센스/래치 동작이 완료된 이후에 관통전류가 발생되지 않기 때문에, 전력소비가 크게 감소된다.
따라서, 상기한 본 발명은 칩의 표면적이 감소되는 경우에 전력소비의 감소 및 고속 동작이 성취될 수 있는 반도체 기억장치를 제공하는 이점이 있다.
상기한 본 발명의 장점 및 다른 장점은 첨부 도면을 참조하여 이하의 상세한 설명을 읽고 이해함에 의해 당업자들에게 분명하게 될 것이다.
도 1은 본 발명에 따른 제 1 실시예의 비휘발성 메모리(100)의 주요부를 나타낸 회로도,
도 2는 본 발명에 따른 제 2 실시예의 비휘발성 메모리(200)의 메모리셀(MC)에 기억된 셀데이터를 독출하는 동작에 대한 신호파형을 나타낸 도면,
도 3은 제 2 실시예의 비휘발성 메모리(200)의 주요부를 나타낸 회로도,
도 4는 제 2 실시예의 비휘발성 메모리(200)의 메모리셀(MC)에 기억된 셀데이터를 독출하는 동작에 대한 신호파형을 나타낸 도면,
도 5는 종래의 오픈비트선 시스템을 포함하는 다이나믹 랜덤액세스 메모리(DRAM)(300)의 일부분을 나타낸 회로도,
도 6은 비휘발성 메모리(300)의 메모리셀(MC)에 기억된 셀데이터를 독출하는 동작에 대한 신호파형을 나타낸 도면,
도 7은 다른 다이나믹 랜덤액세스 메모리(DRAM)의 일부분을 나타낸 회로도,
도 8은 종래의 비휘발성 메모리(400)를 나타낸 회로도,
도 9는 비휘발성 메모리(400)의 셀데이터를 독출하는 동작에 대한 신호파형, 및
도 10은 전력소비를 감소하기 위해 설계된 센스 앰플리파이어(500)의 회로도를 나타낸다.
(제 1 실시예)
본 발명의 제 1 실시예를 도 1 및 2를 참조하여 설명한다.
도 1은 제 1 실시예의 비휘발성 메모리(100)의 주요부를 나타내는 회로도이다. 특히, 도 1은 비휘발성 메모리(100)의 메모리셀 어레이의 컬럼의 일부분을 나타낸다. 비휘발성 메모리(100)는, 예컨대, 마스크 ROM, EPROM, EEPROM, 플래시 메모리 등이 있다.
비휘발성 메모리(100)는 제 1 단자(A)의 전위(VD)와 제 2 단자(B)의 전위(VR) 사이의 전위차를 증폭하는 센스 앰플리파이어(SA), 제 1 단자(A)와 비트선(BL) 사이에 배치된 제 1 부하게이트(QB1), 및 제 2 단자(B)와 참조선(RL) 사이에 배치된 제 2 부하게이트(QB2)를 포함한다.
제어신호(Ф1,/Ф1)에 의해 동작되는 센스 앰플리파이어(SA)는 , 예컨대, CMOS 플립플롭회로을 사용하는 동기형 센스 앰플리파이어이다.
메모리셀(MC)은 복수의 메모리셀들중 대표적인 하나의 메모리셀이다. 메모리셀(MC)은 비트선(BL) 및 워드선(WL)에 접속된다.
메모리셀(MC)에 기억된 데이터는 비트선(BL)에 독출된다. 워드선(WL)은 복수의 메모리셀로부터 하나의 메모리셀을 선택하기 위해 사용된다. 참조전위 발생회로(REF)에서 발생된 참조전위(Vref)는 참조선(RL)에 인가된다.
비휘발성 메모리(100)의 메모리셀(MC)에 기억된 데이터를 독출하는 동작을 도 2를 참조하여 설명한다.
프리챠지 기간(t0-t1)동안, 비트선(BL) 및 참조선(RL)은 프리챠지/이퀄라이제이션회로(도시안됨)에 의해 프리챠지 및 이퀄라이즈된다.
메모리셀(MC)이 선택되었을 때, 메모리셀(MC)에 접속된 참조전위 발생회로(REF) 및 워드선(WL)은 시간(t1)에서 활성화된다. 따라서, 매우 작은 전위차가 상기 메모리셀(MC)(온상태 또는 오프상태)의 상태에 따라 비트선(BL)과 참조선(RL) 사이에서 발생된다.
다음, 시간(t2)에서, 센스 앰플리파이어(SA)는 제어신호(Ф1)에 의해 활성화되고, 비트선(BL)의 전위(Vbit)와 참조선(RL)의 참조전위(Vref) 사이의 전위차는 센스 및 래치된다. 전위차가 센스 및 래치되었을 때, 참조선(RL)의 참조전위(Vref)는 Vrefv로 천이한다. 전위차가 센스 및 래치되었을 때, 메모리셀(MC)이 온 상태의 경우, 비트선(BL)의 전위(Vbit)가 도 2에 도시한 라인(Vbit(0))으로 되어 센스 앰플리파이어(SA)의 출력전위는 Vdd로부터 도 2에 도시한 라인(VD(0))으로 천이한다. 이와 다르게, 메모리셀(MC)이 오프 상태의 경우, 비트선(BL)의 전위(Vbit)가 도 2에 도시한 라인(Vbit(1))으로 되어 센스 앰플리파이어(SA)의 출력전위는 Vdd로부터 도 2에 도시한 라인(VD(1))으로 천이한다.
또한, 제 1 실시예에서, 센스 앰플리파이어(SA)가 활성화되는 동안, 관통전류는 부하트랜지스터(QB1)와 트랜지스터(QD1) 사이로 흐른다. 이와 다르게, 관통전류는 부하트랜지스터(QB2)와 트랜지스터(QD2) 사이로 흐른다.
제 1 실시예에서, 비트선(BL)의 전위(Vbit) 및 참조선(RL)의 참조전위(Vref)는 센스/래치 동작에 의해 실행된 기입동작에 의해 천이되지 않는다. 따라서, 참조전위(Vref)는 복수의 센스 앰플리파이어에 의해 공유될 수 있다. 그러므로, 참조전위 발생회로(REF)가 제공될 필요가 없다.
제 1 실시예에서, 센스 앰프리파이어(SA)의 출력단자에 접속된 부하용량(C2)을 감소시킬 수 있기 때문에, 센스 앰플리파이어(SA)는 고속으로 동작할 수 있다. C1은 비트선(BL)의 부하용량을 나타낸다.
(제 2 실시예)
본 발명의 제 2 실시예를 도 3 및 4를 참조하여 설명한다.
도 3은 제 2 실시예의 비휘발성 메모리(200)의 주요부를 나타낸 회로도이다. 특히, 도 3은 비휘발성 메모리(200)내에 메모리셀 어레이의 컬럼의 일부분을 나타낸다. 비휘발성 메모리(200)는, 예컨대, 마스크 ROM, EPROM, EEPROM, 플래시 메모리 등이 있다.
비휘발성 메모리(200)는 제 1 단자(출력단자)의 전위(VD)(A)와 제 2 단자(B)의 전위(VR) 사이의 전위차를 증폭하는 센스 앰플리파이어(SA), 제 1 단자(A)와 비트선(BL) 사이에 배치된 제 1 부하게이트(QB1), 제 2 단자(B)와 참조선(RL) 사이에 배치된 제 2 부하게이트(QB2), 제 1 제어게이트(QC1) 및 제 2 제어게이트(QC2)를 포함한다. 이하, 제 1 제어게이트(QC1)는 제 1 트랜스퍼게이트(QC1)로서 적용되고, 제 2 제어게이트(QC2)는 제 2 트랜스퍼게이트(QC2)로서 적용된다. 제 1 제어게이트(QC1)는 참조전위점과 제 1 부하게이트(QB1) 사이에 접속되고, 제 2 제어게이트(QC2)는 참조전위점과 제 2 부하게이트(QB2) 사이에 접속된다.
제어신호(Ф1,/Ф1)에 의해 동작되는 센스 앰플리파이어(SA)는, 예컨대, CMOS 플립플롭회로를 사용한 동기형 센스 앰플리파이어이다.
메모리셀(MC)은 복수의 메모리셀들중 대표적인 하나의 메모리셀이다. 메모리셀(MC)은 비트선(BL) 및 워드선(WL)에 접속된다.
메모리셀(MC)에 기억된 데이터는 비트선(BL)에 독출된다. 워드선(WL)은 복수의 메모리셀로부터 하나의 메모리셀을 선택하기 위해 사용된다. 참조전위 발생회로(REF)에서 발생된 참조전위(Vref)는 참조선(RL)에 인가된다.
제어신호(/Ф2)는 트랜스퍼게이트(QC1,QC2)의 게이트에 입력된다.
비휘발성 메모리(200)의 메모리셀(MC)에 기억된 데이터를 독출하는 동작을 도 4를 참조하여 설명한다.
프리챠지 기간(t0-t1)동안, 비트선(BL) 및 참조선(RL)은 프리챠지/이퀄라이제이션회로(도시안됨)에 의해 프리챠지 및 이퀄라이즈된다.
메모리셀(MC)이 선택될 때, 메모리셀(MC)에 접속된 워드선(WL) 및 참조전위 발생회로(REF)는 시간(t1)에서 활성화된다. 따라서, 매우 미소한 전위차가 상기 메모리셀(MC)(온 또는 오프)의 상태에 대응하여 비트선(BL)과 참조선(RL) 사이에서 발생된다.
다음, 시간(t2)에서, 센스 앰플리파이어(SA)는 제어신호(Ф1)에 의해 활성화되고, 비트선(BL)의 전위(Vbit)와 참조선(RL)의 참조전위(Vref) 사이의 전위차는 센스 및 래치된다. 전위차가 센스 및 래치될 때, 참조선(RL)의 참조전위(Vref)는 Vrefv로 천이한다.
전위차가 센스 및 래치된 후, 래치 데이터는 확정되고, 트랜스퍼게이트(QC1,QC2)는 센스 앰플리파이어(SA) 및 참조전위점을 분리하기 위해 시간(t3)에서 오프된다.
제 2 실시예에서, 부하트랜지스터(QB1,QB2)로 흐르는 전류는 센스/래치 동작이 완료된 후에 차단되기 때문에, 센스 앰플리파이어(SA)가 활성화되는 경우에 부하트랜지스터(QB1)와 트랜지스터(QD1) 사이 및 부하트랜지스터(QB2)와트랜지스터(QD2) 사이에서 관통전류는 흐르지 않는다. 따라서, 제 1 실시예와 비교할 때, 전력소비는 제 2 실시예에서 더욱 감소된다.
전위차가 센스 및 래치될 때, 메모리셀(MC)이 온 상태인 경우, 비트선(BL)의 전위(Vbit)가 도 4에 도시한 라인(Vbit(0))으로 되어, 센스 앰플리파이어(SA)의 출력전위(VD)는 Vdd로부터 도 4에 도시한 라인(VD(0))으로 천이한다. 이와 다르게, 전위차가 센스 및 래치될 때, 메모리셀(MC)이 오프 상태인 경우, 비트선(BL)의 전위(Vbit)가 도 4에 도시한 라인(Vbit(1))으로 되어, 센스 앰플리파이어(SA)의 출력전위(VD)는 도 4에 도시한 라인(VD(1))으로 천이한다.
제 2 실시예에서, 참조전위 발생회로(REF)는 제 1 실시예에서와 같이 복수의 센스 앰플리파이어에 의해 공유된다.
제 2 실시예에서, 제 1 실시예에서와 같이 센스 앰플리파이어(SA)의 출력단자에 접속된 부하용량(C2)을 감소시키는 것이 가능하기 때문에, 센스 앰플리파이어(SA)는 고속으로 동작할 수 있다. C1은 비트선(BL)의 부하용량을 나타낸다.
이상 상세하게 설명한 바와 같이, 본 발명의 반도체 기억장치에 의하면, 칩의 표면적이 감소하는 동시에, 고속화 및 저소비전력화가 이루어 질 수 있다.
종래의 반도체 기억장치와 비교하여, 본 발명의 반도체 기억장치에서는, 전력소비가 감소되면서도 데이터가 고속으로 추출될 수 있다.
예컨대, 도 10에 도시한 센스 앰플리파이어에서, 센스 앰플리파이어가 활성화되는 경우에 전력소비의 증가를 억제하기 위해서, 트랜지스터(QE3∼QE6)의 구동능력을 저레벨로 유지해야 한다. 트랜지스터의 구동능력이 감소될 때, 센스 앰플리파이어의 출력전위에 대한 천이도가 감소된다. 결과적으로, 고속으로 메모리를 동작시키는 것이 어렵다. 따라서, 전력소비가 감소되면서도 고속으로 데이터를 추출하는 것이 불가능하다.
한편, 본 발명의 반도체 기억장치에서는, 부하트랜지스터의 구동능력이 감소하더라도, 전원전압이 충분히 센스 앰플리파이어에 공급되어 전력소비가 감소되면서도 데이터가 고속으로 추출될 수 있다.
본 발명의 범위 및 정신에 벗어남이 없이 당업자들에 의해 다양한 다른 변경이 용이하게 실시될 수 있을 것이다. 따라서, 첨부된 특허청구의 범위는 상기한 구체예로 한정되지 않고, 더 넓게 해석되어야 한다.

Claims (6)

  1. 제 1 단자의 전위와 제 2 단자의 전위 사이의 전위차를 증폭하기 위한 센스 앰플리파이어;
    제 1 단자와 비트선 사이에 배치된 제 1 부하게이트; 및
    제 2 단자와 참조선 사이에 배치된 제 2 부하게이트를 포함하며,
    제 1 부하게이트로 흐르는 전류는 비트선의 전위에 의해 제어되고;
    제 2 부하게이트로 흐르는 전류는 참조선의 전위에 의해 제어되며,
    상기 참조선의 전위는 상기 비트선의 전위와 무관한, 반도체 기억장치.
  2. 제 1 항에 있어서,
    제 1 부하게이트에 접속된 제 1 제어게이트; 및
    제 2 부하게이트에 접속된 제 2 제어게이트를 포함하며,
    상기 센스 앰플리파이어의 동작이 완료된 후에:
    제 1 제어게이트는 제 1 부하게이트로 흐르는 전류를 차단하고;
    제 2 제어게이트는 제 2 부하게이트로 흐르는 전류를 차단하는, 반도체 기억장치.
  3. 제 1 항에 있어서, 상기 센스 앰프리파이어가 래치형 센스 앰플리파이어인 반도체 기억장치.
  4. 제 1 항에 있어서, 상기 제 1 및 제 2 부하게이트가 MOS 트랜지스터인 반도체 기억장치.
  5. 제 1 항에 있어서, 상기 제 1 및 제 2 제어게이트가 MOS 트랜지스터인 반도체 기억장치
  6. 제 1 항에 있어서,
    제 1 부하게이트에서 출력된 전류는 제 1 부하게이트로부터 제 1 단자로 흐르며;
    제 2 부하게이트에서 출력된 전류는 제 2 부하게이트로부터 제 2 단자로 흐르는 반도체 기억장치.
KR1019990014603A 1998-04-24 1999-04-23 반도체 기억장치 KR100315139B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP10-114445 1998-04-24
JP11444598A JPH11306782A (ja) 1998-04-24 1998-04-24 半導体記憶装置

Publications (2)

Publication Number Publication Date
KR19990083439A KR19990083439A (ko) 1999-11-25
KR100315139B1 true KR100315139B1 (ko) 2001-11-24

Family

ID=14637922

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019990014603A KR100315139B1 (ko) 1998-04-24 1999-04-23 반도체 기억장치

Country Status (4)

Country Link
US (1) US6185142B1 (ko)
JP (1) JPH11306782A (ko)
KR (1) KR100315139B1 (ko)
TW (1) TW422987B (ko)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4550855B2 (ja) * 2000-03-08 2010-09-22 株式会社東芝 不揮発性半導体記憶装置
JP3827534B2 (ja) 2001-03-01 2006-09-27 シャープ株式会社 半導体記憶装置の基準電圧発生回路及びメモリ読出回路
KR100414210B1 (ko) * 2001-11-19 2004-01-13 삼성전자주식회사 반도체 메모리 장치
JP2004281032A (ja) * 2003-02-25 2004-10-07 Rohm Co Ltd 半導体記憶装置
US7480190B1 (en) * 2006-02-21 2009-01-20 National Semiconductor Corporation Known default data state EPROM
JP5208011B2 (ja) * 2009-02-13 2013-06-12 セイコーインスツル株式会社 メモリ回路装置
CN106935267B (zh) * 2015-12-31 2020-11-10 硅存储技术公司 用于闪速存储器系统的低功率感测放大器

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61184794A (ja) 1985-02-13 1986-08-18 Toshiba Corp 半導体記憶装置
KR100265574B1 (ko) * 1996-06-29 2000-09-15 김영환 반도체 메모리장치의 감지증폭기
US5991209A (en) * 1997-04-11 1999-11-23 Raytheon Company Split sense amplifier and staging buffer for wide memory architecture
US5841718A (en) * 1997-08-08 1998-11-24 Mosel Vitelic, Inc. Use of voltage equalization in signal-sensing circuits

Also Published As

Publication number Publication date
JPH11306782A (ja) 1999-11-05
US6185142B1 (en) 2001-02-06
TW422987B (en) 2001-02-21
KR19990083439A (ko) 1999-11-25

Similar Documents

Publication Publication Date Title
US7345938B2 (en) Semiconductor device
KR100395260B1 (ko) 반도체장치
US6477100B2 (en) Semiconductor memory device with over-driving sense amplifier
US8144526B2 (en) Method to improve the write speed for memory products
US6614696B2 (en) Semiconductor device having memory cells coupled to read and write data lines
WO2000021092A1 (en) Semiconductor device
US6914836B2 (en) Sense amplifier circuits using a single bit line input
KR100315139B1 (ko) 반도체 기억장치
US5835403A (en) Multiplication of storage capacitance in memory cells by using the Miller effect
KR100253305B1 (ko) 긴 리프레쉬간격을 갖는 메모리셀 제어방법
JP3824370B2 (ja) 半導体装置
KR0170694B1 (ko) 반도체 메모리 장치의 센스 증폭기 풀다운 구동회로
KR20010004679A (ko) 비트라인 센스 앰프
JPH0713869B2 (ja) データ伝送回路
KR920001051Y1 (ko) 장벽트랜지스터를 갖춘 반도체기억장치
JPH06215574A (ja) メモリシステム
JP2001351375A (ja) 強誘電体メモリ装置の作動方法
KR20000066269A (ko) 센스 앰프의 출력 피이드백회로를 갖는 ｄｒａｍ 장치
KR19980014812A (ko) 불휘발성 반도체 메모리 장치의 센스앰프 구동회로
KR20020089608A (ko) 전력 소비를 줄일 수 있는 스태틱 랜덤 액세스 메모리 장치
JPH03256296A (ja) 半導体記憶装置
JPH033316B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20111019

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20121023

Year of fee payment: 12

LAPS Lapse due to unpaid annual fee