JP5208011B2 - メモリ回路装置 - Google Patents

Description

本発明はメモリ回路装置へのデータの書込方法及び、誤書込防止方法に関する。

アナログ量を扱うＩＣでは、そのアナログ量の調整のためにトリミングを行っているものが多い。このトリミングの方法にはいくつかの種類が存在する。代表的なものを以下に３つあげて説明する。
（１）レーザーヒューズ法：ヒューズにレーザーを照射して溶断する方法
（２）電気ヒューズ法：ヒューズに大電流を流して溶断する方法
（３）メモリ法：ＥＰＲＯＭのようなメモリ素子に情報を記憶させる方法
ヒューズは広義には１回プログラムできるメモリの１種と言える。しかし、通常はヒューズをメモリと呼ばないことから、ここではメモリとして扱わない。ＥＰＲＯＭには浮遊ゲートにＦＮトンネル電流やホットキャリアを用いてキャリアを注入することでトランジスタのＶｔｈを変化させるものが広く使われている。

トリミングには様々なものが存在するが、分かり易くするために、図２を用いて説明する。図２で示す回路はボルテージディテクターと呼ばれるもので、電源電圧がある値より高いか低いかによって出力が反転するものである。用途としては電源電圧の監視に広く用いられている。

動作について概略を説明する。電源ＶＤＤとグランドＶＳＳとの間に抵抗体７を配置して、ＶＳＳを基準にして電源ＶＤＤの電位を電位分割する。この電位分割された電位と参照電位を比較回路で比較すると、参照電位より高いか低いかによって出力レベルが反転する。これをアンプで整形して出力している。

何ボルトで反転するかは抵抗による分割比で変えることができる。また実際の製品では製造バラツキのために参照電位の値がばらつく。そのバラツキを抵抗の分割比を調整することで打ち消すことが出来る。よって分割比を任意の値に調整することが出来れば、所望の電圧で出力の反転するボルテージディテクターが得られる。

ヒューズ８と抵抗体７とを並列に並べ、ヒューズが溶断されている抵抗体は抵抗として働き、ヒューズが溶断されていない抵抗体はヒューズによって短絡するために抵抗として働かない、ということで分割比の調整を実現している。これを一般にトリミングと呼ぶ。トリミングの説明にボルテージディテクターを用いた理由は最も簡単にトリミングの説明が出来るからであって、この回路に限定するものではない。

レーザーヒューズ法は所望のヒューズにレーザーを照射することでヒューズを溶断することで、所望のトリミングを行うものである。この方式のメリットはどのヒューズを切るか選択するための回路、及び外部端子が必要ないことである。トリミングはパッケージ状態だとヒューズにレーザーを照射できないので、チップをパッケージに組む前に行われる。

この方式の課題はパッケージ状態でトリミングできないということである。アナログ量はパッケージ工程及びボードへ取り付ける際のリフロー工程にて変動する。よってトリミングはリフロー工程後の実施が望ましいが、パッケージ状態ではレーザーを照射出来ないため、それが出来ない。そのために最終的に必要な特性の規格範囲よりも、その変動分を見越して、より狭い規格範囲を採用する場合が多い。このために歩留まりの低下、高精度にするための回路追加によるチップ面積増大等の問題が生じている。また、製品の購入者自身がトリミングを行う必要がある製品に対しても適用できないという課題がある。

次に電気ヒューズ法について説明する。電気ヒューズ法は所望のヒューズに大電流を流すことで、発熱させ、その熱によって所望のヒューズを溶断させることで、所望のトリミングを行うというものである。これは電気的なトリミングであるため、パッケージ状態でのトリミングが可能であり、前記課題は回避できる。

この方式は、ヒューズを電気的に溶断するための大電流をヒューズに流す必要があるので、各ヒューズに外部端子を設ける場合が多い。外部端子はＰａｄと呼ばれ、通常１００ｕｍ×１００ｕｍ程度の大きさをもつ。そのためレーザーヒューズ法に較べて非常に大きな面積を必要とする。

また、パッケージ状態でのトリミングを行うには、Ｐａｄをパッケージの足に接続する必要があるので、パッケージの足が非常に多くなる。このＰａｄの多さを解決する手段が特許文献１に示されている。この方法の場合、必要なＰａｄ数は２つに減少するので大幅な面積削減効果が得られる。

しかしながら、シリアルデータをパラレルデータに変換する直並列変換回路が必要であること、直並列変換回路に情報を入力するためのＰａｄが２つ必要であること、大電流を流せるトランジスタが必要であることから、レーザーヒューズ法と比較すると、まだまだ面積が大きいという課題がある。

次にメモリ法について説明する。メモリ法はヒューズの替わりにメモリ素子を用いたもので、図３に示すように、抵抗体７と並列にトランジスタ１０を配置し、このトランジスタのゲート電位をメモリセル９で制御することにより、トランジスタがＯＦＦしている場合は抵抗体が抵抗として働き、トランジスタがＯＮしている場合はＯＮトランジスタによって短絡する、ということでトリミングを行う方法が一般的に用いられている。

ＥＰＲＯＭのような不揮発性のメモリ素子は電源を切っても記憶情報が保持されるので、このようなトリミングに用いるのに都合がよい。

メモリセル９は図４に示す構成となっている。これはＮｃｈの浮遊ゲート構造のトランジスタからなるメモリ素子１２を用いている。一般に書込は浮遊ゲートに電子を注入することで行われる。浮遊ゲートに電子が注入されるとＮｃｈのチャネルが形成されづらくなるのでＶｔｈが増加する。このメモリ素子１２のコントロールゲート電圧ＶＣＧ−ドレイン電流の関係を図５に示す。このように、書込によってＶｔｈが増大することを利用して情報を記憶している。

トリミングはメモリ素子への書込で行われるので、メモリ素子を選択するための回路、及び外部端子が必要となる。

メモリ法の場合もパッケージ工程後にトリミング出来るというメリットがあるが、トリミングするメモリ素子を選択するための直並列変換回路、選択するめの信号を入力するＰａｄが必要であることは、電気ヒューズ法の特許文献１と同じである。違いは、大電流を必要としないため、大電流を流すためのトランジスタの分だけ、面積を縮小することができることである。しかしながら、これも電気ヒューズ法に較べれば小さくできるというだけで、レーザーヒューズ法と比較するとまだまだ面積が大きいこと、これらのメモリ素子は実用的には誤書込防止機能が必要で、そのための回路が必要になるという課題がある。

特許文献２にこれら課題の解決を試みる手法が示されているが、レーザーヒューズ法と比較すると少なくとも２個のＰａｄが必要であること、レーザーヒューズ法では不要な回路が必要であることからチップの面積増大は避けられない。

特開平６−３７２５４号公報 特開２００３−１１００２９号公報

前述のように従来技術では、パッケージ状態でのトリミングを可能にするためにレーザーヒューズ法と比較して余分なＰａｄ及び回路（ここではこれを付加Ｐａｄ、付加回路と呼ぶ）が必要であった。そのためにチップサイズが大きくなるという課題があった。本発明はこの課題を解決するべくなされたものであり、その目的はパッケージ状態でのトリミングを可能にするために必要になった付加Ｐａｄの削減、付加回路の簡略化、によってチップサイズを小型化することにある。

上記課題を解決するために本発明のメモリ回路装置では以下に述べる手段を採用する。

メモリセルＡが行列状に配置され、行と列を選択することで所望のメモリセルを選択して情報を書き込むメモリ回路装置にあって、各列のメモリセルＡの書込が完了しているか完了していないかの情報を記憶するためのメモリセルＢを各列に備え、メモリセルＢの記憶情報を利用して列の選択を行う回路を備え、ある列のメモリセルＡへの書込が完了した後に該列の書込情報を記憶するためのメモリセルＢに書込完了情報の書込を行い、この書込によって該メモリセルＢの記憶情報が変化することを利用して、該列は選択状態から否選択状態に変わり、次列は否選択状態から選択状態に変わることで次列への書込が可能になり、本動作を繰り返すことで、書込を行う列が順次選択されていくことを特徴とする。

前記メモリ回路装置において、メモリセルＢを利用した誤書込防止機能を備えていることを特徴とする。

前記メモリ回路装置において、隣接する列のメモリセルＢが異なる行に配置されていることを特徴とする。

前記メモリ回路装置において、メモリセルＢの記憶する情報の変化と、列選択信号の変化との間に遅延時間を持たせたことを特徴とする。

前記メモリ回路装置において、行デコーダがアナログ・デジタル変換回路から構成されることを特徴とする。

前記メモリ回路装置において、アナログ・デジタル変換回路から成る行デコーダからの出力であるワード線にプルアップ、もしくはプルダウン機能を備えることを特徴とする。

前記メモリ回路装置において、アナログ・デジタル変換回路に流れる電流を遮断する機能を備えることを特徴とする。

前記メモリ回路装置において、メモリセルからの情報をラッチ回路に読み出して情報を保持する機能と、メモリセルに流れる電流を遮断する機能とを備えることを特徴とする。

前記メモリ回路装置において、行列配置されたメモリセルＡの第１列の前にメモリセルＣを備え、前記メモリセルＣの記憶情報によって、第１列目のメモリセルＡへの書込の可否を制御することを特徴とする。

前記メモリ回路装置において、情報を記憶する素子として電気的に溶断可能なヒューズを用いることを特徴とする。

参照電位を必要とする半導体チップにおいて、前記メモリ回路装置を備え、前記半導体チップの参照電位と、前記メモリ回路装置のアナログ・デジタル変換回路の参照電位とを共通化したことを特徴とする。

以上説明した本発明によれば、付加Ｐａｄの削減、付加回路の簡略化が実現でき、チップサイズの小型化が可能になる。

本発明実施例１のトリミングメモリ回路図 ヒューズを用いたボルテージディテクターの概略図 メモリ素子を用いたボルテージディテクターの概略図 浮遊ゲート構造をもつメモリ素子から成るメモリセルの回路図 浮遊ゲート構造をもつメモリ素子のコントロールゲート電圧ＶＣＧ−ドレイン電流ＩＤの関係を示す図 従来技術にかかるメモリ回路図 Ｄ型フリップフロップ（Ｄ型ラッチと呼ぶ場合もある）の回路図 本発明実施例３のトリミングメモリ回路図 アナログ・デジタル変換を用いた行デコーダの回路図 図９のＤａｔａ端子入力電圧−出力レベルの関係を示す表

図１に従って、５行×４列＝２０ビットのトリミングメモリ回路の場合について説明する。図１は本発明の実施例１によるトリミングメモリ回路図である。

図１の回路図にはメモリセル２が行列状に配置されている。メモリセル２は図４に示すように、メモリ素子１２とＰｃｈトランジスタ１と負荷抵抗１１とから成る。まず、メモリ素子１２について説明する。メモリ素子１２は浮遊ゲート構造を有するＮ型のＭＯＳトランジスタで、浮遊ゲートに電子を蓄積することで情報を記憶するものである。浮遊ゲートへの電子の注入はＦＮトンネル電流やホットキャリアを利用して行うことができ、これを書込と呼ぶ。また、浮遊ゲートに蓄積した電子は紫外線を照射することで浮遊ゲートから引き抜くことができ、これを消去と呼ぶ。

浮遊ゲートには容量結合によって浮遊ゲートを制御するコントロールゲートが備えられる。このコントロールゲートの電圧とドレイン電流の関係を示したグラフが図５である。書込状態においては電子が浮遊ゲートに蓄積されるために、チャネルが反転しにくい。つまりＶｔｈ（閾値）が消去状態に較べて大きくなる。以上は浮遊ゲート構造を有するＮ型のＭＯＳトランジスタを用いたメモリ素子では一般的な動作である。

図４は上記の浮遊ゲート構造をもつメモリ素子から成るメモリセルの回路図である。メモリ素子のドレインとＢＬ（ビット線）間にＰｃｈトランジスタ１を配置し、このＰｃｈトランジスタのＯＮ／ＯＦＦで書込を制御する。メモリ素子のドレインと電源ラインＶＤＤとの間に負荷抵抗１１を設ける。この抵抗はメモリ素子の書込／消去時のソース／ドレイン間抵抗の中間程度とする。すると記憶素子出力は書込状態で１（Ｈｉ）、消去状態で０（Ｌｏ）となる。

図４記載の点線枠は、図1に示す本発明実施例１のトリミングメモリ回路図に記載のメモリセル２に相当する。図１記載のＰｃｈトランジスタ１と図４記載のＰｃｈトランジスタ１は同一のものである。

以上、メモリセルの構成について述べたが、これは１例である。本発明の本筋は選択回路に関することであって、メモリセルの構成はどのようなものであってもよい。

図１において、横方向に伸びる配線は各行を選択するためのもので、ワード線（ＷＬ：Ｗｏｒｄ Ｌｉｎｅ）と呼び、各行については１行目をＷＬ１、２行目をＷＬ２のように呼ぶ。縦方向に伸びる配線は各列を選択するためのもので、ビット線（ＢＬ：Ｂｉｔ Ｌｉｎｅ）と呼び、各列については１列目をＢＬＡ、２列目をＢＬＢのように呼ぶ。各行を選択するための信号を供給する回路を行デコーダと呼ぶ。行デコーダからは行数５＋１＝６本のワード線が延びている。

ＷＬ１〜５に繋がるメモリセルをトリミング用メモリセルと呼ぶことにする。ＷＬ６につながるメモリセルＡ６、Ｂ６、Ｃ６、Ｄ６をＢＬ制御用メモリセルと呼ぶことにする。

図１ではトリミング記憶情報の取り出しを省略しているが、図４のメモリセルの出力を図３のトランジスタ１０のゲートに入力すれば抵抗分割のトリミングとして使うことが出来る。

次に動作について説明する。まず、チップに紫外線を照射して、全てのメモリ素子を消去状態にする。全メモリ素子が消去状態の時、ＢＬ制御用メモリセルからの出力が０であるので、各ビット線のレベルはＢＬＡ＝１、ＢＬＢ＝０、ＢＬＣ＝０、ＢＬＤ＝０となる。この時、ワード線で行を選択する信号を入れるとＡ列の該行のＰＭＯＳトランジスタだけがＯＮして、該メモリ素子に書込が行われる。例えばＡ列では２行、３行のみに書込みたい場合は（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５）＝（１，０，０，１，１）としてＡ２、Ａ３に書込を行う。もしくは（１，０，１，１，１）と（１，１，０，１，１）の２回に分けてＡ２、Ａ３に書込を行う。

Ａ列の書込が終了したら、次にＷＬ６＝０としてＡ６に書込を行う。するとＢＬＡ＝０，ＢＬＢ＝１，ＢＬＣ＝０，ＢＬＤ＝０となってＢ列のみが書込可能な状態に切り替わる。

ここでＡ列の場合と同じように（ＷＬ１，ＷＬ２，ＷＬ３，ＷＬ４，ＷＬ５）を制御してＢ列の書込を行う。Ｂ列の書込が終了したら、Ｂ６に書込を行う。すると今度はＣ列のみが書込可能な状態に切り替わる。このようにして限りない列数に対して順次選択することが可能になる。

この説明では５行×４列＝２０ビットの場合について述べたが、行と列どちらもその数に制限はない。この説明で用いた、行と列は便宜的なもので、行と列が入れ替わっても本質的には同じである。この説明で述べた行列配置は回路的なものであり、チップ上のメモリ素子の配置とは無関係である。本発明の主旨は列毎に該列の書込が済みか未だかの情報を記憶するＢＬ制御用メモリセルを設け、このＢＬ制御用メモリセルの情報を利用して列を順次選択するということにある。図１に示すＮＯＲ回路５、インバータ回路６を用いた回路はこの機能を実現する１例であり、本発明を図１に示す回路に限定するものではない。

図６の従来例では選択するための直並列変換回路が必要である。この従来例では電気的に溶断するヒューズが用いられているが、その選択方法はメモリ素子を用いた場合でも基本的には同じである。直並列変換回路には、図７に示すＤ型フリップフロップ（ＤＦＦ）から成る場合が多い。これはＤ型ラッチとも呼ばれる。基本的にはＤＦＦは１列に１個必要である。図７に示すようにＤＦＦは４つのＮＡＮＤと１つのインバータから成る。つまり通常トランジスタ１８個から成る。１列に１８個のトランジスタと比較すると本発明の列選択方式は必要なトランジスタ数が少なく、簡略化された回路になっていることが分かる。

図１のトリミングメモリ回路において、実施例１で述べたように順次列を選択しながら書込を行い、所望する全てのメモリ素子への書込が終了したら最終列のＢＬ制御用メモリ素子へ書込完了情報の書込を行う。これ以降、列が一切選択できなくなるので、書込は不可能になる。

メモリ素子を用いたトリミング回路においては、トリミング後に意図しない書込が起きることを防ぐために誤書込防止機能をもたせることが一般的である。特許文献２においても誤書込防止機能が備えられている。

本発明では、列を順次選択するために用いるＢＬ制御用メモリ素子を用いて、各列を書込禁止状態にすることが可能である。最終列においては列を順次選択することが終了しているので、列選択の目的においては、ＢＬ制御用メモリ素子は不要である。しかしながら、最終列にもＢＬ制御用メモリ素子を備え、この素子への書込によって、最終列を書込禁止状態にすれば、全メモリ素子への書込が禁止される。このようにして誤書込防止機能が得られる。

図８に従って、４行×４列＝１６ビットのトリミングメモリ回路の場合について説明する。行デコーダからは行数４＋２＝６本のワード線が延びている。ＷＬ１〜４に繋がるメモリセルがトリミング用メモリセルで、ＷＬ５、６につながるメモリセルＡ６、Ｂ５、Ｃ６、Ｄ５がＢＬ制御用メモリセルとなる。実施例１を表す図１との違いはＢＬ制御用メモリセルが同一行ではなく２行にまたがっていること、また、隣列のＢＬ制御用メモリセルが別行にあること、つまり、交互に配置されていることである。

図８のようにＢＬ制御用メモリセルを２行に渡って交互に配置した場合に得られる効果を説明する。図１の実施例１に示すようにＢＬ制御用メモリセルを同一行（ＷＬ６）に配置すると、Ａ６に書込が終了すると同時にＢ６への書込が開始され、Ｂ６の書込が終了すると同時にＣ６への書込が開始される。このためにＡ６への書込が終了するのと同時にＷＬ６の信号を０に落とす必要がある。早くても遅くてもいけない。このようなタイミングを制御することは可能であるが困難を伴う。ゆえに２行に渡っての交互配置としている。

２行に渡っての交互配置にした場合、Ａ列のトリミングメモリセルへの書込が終了した後に、Ａ６に書込を行い、Ａ６への書込が終了した後もＡ６に書込電圧を印加したままにしておいても、他のセルに書込が行われることはない。前記のように、Ｂ列のＢＬ制御用メモリセルに書込が行われることはない。よって書込のタイミング調整が楽になり、安定的な書込が出来るという効果が得られる。

ここでの２行には意味がなく、隣列のＢＬ制御用回路が別行にあるということに意味がある。ここでは隣列のＢＬ制御用回路を別行にするために最も少ない２行を用いたが、２行より多くても構わない。

Ａ列のトリミングメモリセルに書込が終了したら、次にＷＬ６＝０としてＡ６に書込を行う。するとＢＬＡ＝０，ＢＬＢ＝１，ＢＬＣ＝０，ＢＬＤ＝０となってＡ列は書込禁止状態に、Ｂ列は書込可能状態に切り替わる。Ｃ列以降は書込禁止状態のままで変化しない。これでも動作は問題ないのだが、この時Ａ６の出力が切り替わるのと同時にＡ列のビット線が否選択状態になるとＡ６への書込深さが十分ではないという問題が発生する可能性がある。

そこでＢＬ制御用メモリセルからの出力とビット線の信号が切り替わるタイミングの間に、いくばくかの遅延をもたせるようにする。遅延時間はＢＬ制御用メモリセルに十分深く書込を行うために必要な書込時間程度でよい。この遅延は抵抗等を用いれば簡単に実現できる。

このようにすることで、ＢＬ制御用メモリセルに十分深く書込を行うことが、より安定的にできるようになる。そのために書込不良やデータ化け等の不良確率も低減できる。

行デコーダの構成について説明する。列選択回路が前述のように簡略化できたので、行デコーダは従来例でやってもチップ面積は縮小できるのだが、以下に示す手法と組み合わせることで、より大きな効果を得ることができる。

図９にその行デコーダの構成を示す。行を選択する情報を入力する外部端子をＤａｔａ端子とする。この回路はＤａｔａ端子の電位によって、各ＷＬの信号を制御するもので、一般的にアナログ／デジタル変換回路と呼ばれる回路を行デコーダに利用したものである。

Ｄａｔａ端子とＶＳＳ間に抵抗を配置して適切に分割された電位と参照電位とを比較して、信号を制御する。適切な分割については後で述べる。このようにアナログ量を入力信号とするメリットは、端子１個で任意の１つを選択することが可能なところにある。

デジタル信号で同じことをしようとすると、少なくとも２つの外部端子が必要である。例えばクロック信号のようなシリアルデータをパラレルデータに変換する場合でも、このパラレルデータは全てを１つずつ順番に選択する信号に過ぎないので、任意の１つを選択するためには、少なくとももう１つの外部端子が必要になる。このようにアナログ量を入力信号に用いることで外部端子数を削減することが可能になる。

しかしながら一般にはデメリットもある。上記のデジタル信号２端子の場合、選択できる数に制限がないのに対して、アナログ信号１端子の場合、アナログからデジタルへの変換する分解能によって選択できる数が制限されることである。選択できるビット数を増やすために分解能を高めると、アナログ／デジタル変換回路の規模が増大するなどして、面積縮小のメリットが得られず、メリットが無ければ、デジタルに較べてアナログは取り扱いに注意を要するので実用化されてこなかった。

しかしながら、本発明の場合、ＷＬの選択のみにアナログ信号を用いており、ＢＬ選択にはアナログ信号の制限はかからない。そのために本発明ではアナログ信号１端子のみの付加で、そのアナログ／デジタル変換回路の分解能を高くしなくても、選択できる数に制限がかからなくなる。このように前述の列選択方法を適用したトリミングメモリ回路と、図９の行デコーダ回路の組み合わせることによって初めて、ビット数の制限、或いは高分解能化を行わなくとも、選択に必要な外部端子を１つに削減できるという効果が得られるようになる。

次に図１０にＤａｔａ端子の電位とワード線ＷＬ１〜６の信号の関係の例を示す。ここでは参照電位は１．０Ｖとする。参照電位は製造工程バラツキによってばらつくが、その範囲は±０．１Ｖ程度である。よって比較回路への入力が１．１５Ｖ、０．８５Ｖで切り替わるようにＤａｔａ端子〜ＶＳＳ間の抵抗比を設定する。ここで抵抗比とは、
抵抗比＝（各行〜Ｖｓｓ間の抵抗）／（全抵抗）
により求められる。

抵抗比を、行１：０．８６９、行２：０．６４２、行３：０．４７５、行４：０．３５１、行５：０．２５９、行６：０．１９２とすればＤａｔａ端子に入力する電圧が図９の左列欄の時、図９の右列欄に示すＮＯＲ回路出力、つまりＷＬの信号が得られる。

以下、実際の動作について、例を挙げて説明する。例えば
Ｄａｔａ＝０．９８Ｖ以下の時、ＮＯＲ回路の出力は（１行，２行，・・・，６行）＝（１１１１１１）
Ｄａｔａ＝１．３２Ｖの時、ＮＯＲ回路の出力は（１行，２行，・・・，６行）＝（１０００００）
Ｄａｔａ＝１．７９Ｖの時、ＮＯＲ回路の出力は（１行，２行，・・・，６行）＝（０１００００）
となる。このようにＤａｔａ端子の電圧によって、任意の１行を選択することが出来る。

この抵抗比の設定は参照電位、参照電位のバラツキ、分割抵抗のバラツキ、トリミングデータを書き込む装置の精度、要求スピードによって変わるので、それに合わせて設定する。また、行数もそれに合わせて変更する。

この方式の場合、抵抗を利用しているために出力の切り替えが遅い。そのためにＤａｔａの切り替え途中で意図しない行が選択されてしまう危険性がある。そこでＷＬをＶＤＤにプルアップしておくとよい。本例では選択時にWLが０になるのでVDDにプルアップさせたが、選択時に１となる回路方式の場合はVSSにプルダウンさせる。

ここで挙げた回路は行デコーダをアナログ・デジタル変換回路で構成した場合の１例であって、デコーダ回路をこの方式に限定するものではない。また、アナログ・デジタル変換回路の方式をこの方式に限定するものでもない。

以上の構成によって、付加Ｐａｄを１つに削減したトリミング回路、選択回路を従来技術に較べて簡略化したトリミング回路、任意のビット数のメモリ素子からなるトリミング回路が得られる。

実施例５で用いた、アナログ・デジタル変換回路は電流を流していないと機能しないが、この機能が必要とされるのは書込動作時のみである。よって、電流が流れる経路にスイッチを設け、必要な時だけ、電流を流すようにすることで、消費電流を抑制することができる。スイッチにはトランジスタを用いることができる。

図４に示すメモリセルは電流を流し続ける場合がある。例えばメモリ素子１２がＯＮしていると、そのＯＮ抵抗と負荷抵抗１１とによって決まる電流が電源間に定常的に流れる。この電流を抑えるために、メモリセルからの出力データをラッチ等の消費電流が極めて低い回路に保存し、保存した後はメモリセルに流れる電流を遮断する方法を用いることができる。ラッチ回路が情報を保存している期間の消費電流は、ラッチを構成するトランジスタのＯｆｆ時のリーク電流程度であるので極めて小さい。

図４に示すメモリセルはＶＤＤから電流を引っ張っているが、ＶＤＤではなく別途設けた電源ラインに接続し、その電源ラインの電位を下げることで、消費電流を抑制するという方法もある。この方法はアナログ・デジタル変換回路にも適用できる。

図１、図８に示す本発明のトリミングメモリ回路において、Ａ列の前にBL制御用メモリセルを追加し、このメモリセルに書込が行われないとＢＬＡ選択状態にならず、書込が行われるとＢＬＡが選択状態になるようにする。これによってＡ列前のＢＬ制御用メモリセルに書込を行う以前には、メモリ回路全体への書込が禁止される。

トリミングメモリ回路においては、トリミング情報の書込以前にも、外乱要因による誤書込が起きる可能性がある。本方式によって、この誤書込を防止する機能が得られる。

前実施例で述べた電流経路の遮断方法について、電流経路の途中にトランジスタを設け、Ａ列前に配置したＢＬ制御用メモリセルに書込が行われるとトランジスタがＯＮして電流が流れ、メモリセルの最終列への書込が終了すると、トランジスタをＯＦＦして電流経路を遮断するように働くよう配置する。これは、書込時以外の消費電流を抑制する１つの方法である。

図１、図８に示す本発明のトリミングメモリ回路において、Ａ列の書込完了を記憶するＢＬ制御用メモリセルはＡ列とＢ列を直接制御している。よって前実施例のようにＡ列に配置せず、Ｂ列にＡ列の書込完了を記憶するＢＬ制御用メモリセルを配置しても、回路規模はほぼ同等で収まる。このようにすれば、Ａ列に前記の書込が行われないとＡ列以降に書込が行えないようにするＢＬ制御用メモリセルを配置し、Ｂ列にＡ列のトリミング用メモリセルの書込完了を記憶するBL制御用メモリセルを配置し、以降の列も同様にして制御することが可能である。

これまでの実施例においては図４、図５に示す浮遊ゲート構造を有する不揮発性のメモリ素子を用いた場合について述べてきたが、本発明は書込法と誤書込防止法に関することであり、メモリ素子の方式に限定されるものではない。従来例の説明においてメモリ素子として呼ばないことにした電気的に溶断可能なヒューズをメモリ素子として用いる場合においても、本発明の効果が得られる。

また、不揮発性ではないメモリ素子、例えばＳＲＡＭのような電源がＯＮしている時のみ情報を記憶できるメモリ素子を本発明に用いることもできる。ただし、この場合は電源を入れる度に情報の書込を行う必要がある。

これまでの実施例ではトリミングメモリ回路に適用した場合について述べてきた。しかしながら、本発明は書込法と誤書込防止法に関するものであり、その用途がトリミング用途に限定される必要性は全くない。本発明はトリミング用途以外のメモリ回路にも適用できる。

ただし、本発明において、書込、読出どちらにおいても完全なランダムアクセスは不可能である。そのために用途は限定される。これまで述べてきたトリミングは、その用途として最も有効な例である。

図２、３のボルテージディテクターと図９のアナログ・デジタル変換を用いた行デコーダはどちらも参照電位を必要とする。この参照電位を生成する回路を共通化することで面積の縮小ができる。

１ Ｐｃｈトランジスタ
２ メモリセル
３ トリミング用メモリセル
４ ＢＬ制御用メモリセル
５ ＮＯＲ回路
６ インバータ回路
７ 抵抗体
８ ヒューズ
９ メモリセル
１０ Ｎｃｈトランジスタ
１１ 負荷抵抗
１２ メモリ素子
１３ 比較回路
１４ ＮＡＮＤ回路
１５ 定電流源

Claims (11)

1. メモリセルＡが行列状に配置され、行と列を選択することで所望のメモリセルＡを選択して情報を書き込むメモリ回路装置であって、
   各列を構成する前記メモリセルＡの書込が完了しているか完了していないかの書込情報を記憶するために前記各列に備えられたメモリセルＢと、
   前記メモリセルＢの前記書込情報を利用して列の選択を行う回路と、
   を備え、
   選択されている第１の列の前記メモリセルＡへの書込が完了した後に前記第１の列に備えられた前記メモリセルＢに書込完了を示す着込情報の書込を行うと、前記回路がこの書込によって生じる前記メモリセルＢの出力電圧の変化を前記第1の列および次列となる第２の列へ直接伝えることで、前記第１の列は選択状態から否選択状態に変わり、前記第２の列は否選択状態から選択状態に変わるので前記第２の列への書込が可能になり、本動作を繰り返すことで、書込を行う列が順次選択されていくことを特徴とするメモリ回路装置。
2. 前記メモリセルＢを利用した誤書込防止機能をさらに備えていることを特徴とする請求項１記載のメモリ回路装置。
3. 前記メモリセルＢが隣接する列の異なる行にわたって配置されていることを特徴とする請求項１または２に記載のメモリ回路装置。
4. 前記メモリセルＢの記憶する書込情報の変化と、列選択信号の変化との間に遅延時間を持たせたことを特徴とする請求項１乃至３のいずれか１項に記載のメモリ回路装置。
5. アナログ・デジタル変換回路から構成される行デコーダをさらに有することを特徴とする請求項１乃至４のいずれか１項に記載のメモリ回路装置。
6. 前記アナログ・デジタル変換回路から成る行デコーダからの出力であるワード線にプルアップ、もしくはプルダウン機能をさらに備えることを特徴とする請求項５記載のメモリ回路装置。
7. 前記アナログ・デジタル変換回路に流れる電流を遮断する機能をさらに備えることを特徴とする請求項５または６に記載のメモリ回路装置。
8. 前記メモリセルＡおよび前記メモリセルＢからの情報をラッチ回路に読み出して情報を保持する機能と、前記メモリセルＡおよび前記メモリセルＢに流れる電流を遮断する機能とをさらに備えることを特徴とする請求項１乃至７のいずれか１項に記載のメモリ回路装置。
9. 行列配置された前記メモリセルＡの第１列の前にさらにメモリセルＣを備え、前記メモリセルＣの記憶情報によって、前記第１列目の前記メモリセルＡへの書込の可否を制御することを特徴とする請求項１乃至８のいずれか１項に記載のメモリ回路装置。
10. 情報を記憶する素子として電気的に溶断可能なヒューズを用いることを特徴とする請求項１乃至９のいずれか１項に記載のメモリ回路装置。
11. 参照電位を有する半導体チップ上に設けられた、前記半導体チップの参照電位と前記アナログ・デジタル変換回路の参照電位とを共通化したことを特徴とする請求項５乃至７のいずれか１項に記載のメモリ回路装置。
    

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