CN105244060B - 一种基于芯片的测试处理方法及装置 - Google Patents

Abstract

本发明实施例提供了一种基于芯片的测试处理方法及装置，该方法包括：在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中输出支路用于将存储列的输入端口的电流传输到输出端口；在输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。因此，本发明实施例可以将芯片存储阵列中的坏列隔离，消除坏列的电流影响，从而可以精确检测输出端口的电流，确保了测试结果的准确性。

Description

一种基于芯片的测试处理方法及装置

技术领域

本发明涉及芯片技术领域，特别是涉及一种基于芯片的测试处理方法和一种基于芯片的测试处理装置。

背景技术

日常工作中，为了确保编程和擦除操作的可靠性，在芯片的编程或擦除操作完成后，需要进行检测(Verify)，以确定是否编程或擦除操作成功。

目前，Verify是通过电流进行验证。以检测快闪存储器(NAND FLASH)是否编程成功为例，通过检测在NAND FLASH输出端口(如SBUS端口)的电流大小，与预设的参考电流比较，以判定是否编程成功。

然而，NAND FLASH的存储阵列中通常会存在坏的存储列，在设计NAND FLASH的时候，需要加入一些替换资源(Redundancy)，即替换列，用以替换NAND FLASH中坏的存储列。在实际应用中，替换存储列中也会存在坏的替换列。在进行Verify时，这些坏存储列和坏的替换列会影响输出端口(如SBUS端口)的电流，使得获取到的电流不准确，进而导致无法准确获知编程或擦除操作是否成功。

发明内容

鉴于上述问题，提出了本发明实施例以便提供一种克服上述问题或者至少部分地解决上述问题的一种基于芯片的测试处理方法和相应的一种基于芯片的测试处理装置。

为了解决上述问题，本发明实施例公开了一种基于芯片的测试处理方法，包括：

在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中，所述输出支路用于将存储列的输入端口的电流传输到输出端口；

在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

可选地，所述测试包括存储单元电流测试和操作检测，所述输出支路包括第一输出支路和第二输出支路，其中，所述第一输出支路用于在执行存储单元电流测试时将存储列的输入端口的电流传输到输出端口，所述第二输出支路用于在执行操作检测时将存储列的输入端口的电流传输到输出端口。

可选地，所述锁存器包括第一端口和第二端口，所述在执行测试时，通过锁存器控制输出支路断开的步骤，包括：

在执行测试时，通过锁存信号使锁存器处于锁存状态，锁存芯片内部的坏存储列的信息；

处于锁存状态的锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

可选地，所述第一输出支路包括第一晶体管，所述第二输出支路包括第二晶体管，所述锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开的步骤，包括：

通过所述第一端口控制第一晶体管截止以断开第一输出支路；

通过所述第二端口控制第二晶体管截止以断开第二输出支路。

可选地，在执行操作检测时，所述测试支路具体用于将存储列的输入端口的参考电流传输到输出端口。

相应的，本发明实施例还公开了一种基于芯片的测试处理装置，包括：

锁存控制模块，用于在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中，所述输出支路用于将存储列的输入端口的电流传输到输出端口；

检测模块，用于在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

可选地，所述测试包括存储单元电流测试和操作检测，所述输出支路包括第一输出支路和第二输出支路；

其中，所述第一输出支路，用于在执行存储单元电流测试时将存储列的输入端口的电流传输到输出端口；

所述第二输出支路，用于在执行操作检测时将存储列的输入端口的电流传输到输出端口。

可选地，所述锁存器包括第一端口和第二端口，所述锁存器通过第一端口与所述第一输出支路连接，通过第二端口与所述第二输出支路连接，所述锁存控制模块包括：

锁存子模块，用于在执行测试时，通过锁存信号使锁存器处于锁存状态，锁存芯片内部的坏存储列的信息；

控制子模块，用于处于锁存状态的锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

可选地，所述第一输出支路包括第一晶体管，所述第二输出支路包括第二晶体管，其中，所述第一晶体管的栅极与第一端口相连，所述第二晶体管的栅极第二端口相连；

所述控制子模块包括：

第一控制单元，用于通过所述第一端口控制第一晶体管截止以断开第一输出支路；

第二控制单元，用于通过所述第二端口控制第二晶体管截止以断开第二输出支路。

可选地，所述检测模块包括参考电压输入端口；

其中，所述参考电压输入端口，用于连接参考电压以产生参考电流。

本发明实施例包括以下优点：

本发明实施例在执行测试时，可以通过锁存器控制输出支路断开以屏蔽坏存储列输出端口的电流，即将芯片存储阵列中的坏列(包括坏的存储列和坏的替换列)隔离，消除坏列的电流影响，从而可以精确检测输出端口的电流，确保了测试结果的准确性。

本发明实施例可以通过锁存器的第一端口控制第一输出支路断开以屏蔽坏列的电流，通过锁存器的第二端口控制第二输出支路断开以屏蔽坏列的电流，消除了坏列电流的影响，进而可以精确测出存储单元电流，以及可以准确判定编程或擦除操作是否成功，提高了电路精度和电路性能。

附图说明

图1是本发明的一种基于芯片的测试处理方法实施例的步骤流程图；

图2是本发明实施例中坏存储列替换方案的示意图；

图3是本发明实施例中一种消除坏存储列电流影响的电路原理图；

图4是本发明的一种基于芯片的测试处理方法优选实施例的步骤流程图；

图5是本发明的一种基于芯片的测试处理装置实施例的结构框图；

图6是本发明的一种基于芯片的测试处理装置优选实施例的结构框图。

具体实施方式

为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。

芯片里包括了存储单元，该存储单元组成了存储列，存储列组成了存储阵列。因此，芯片可以作为一个存储器，存储数据。

为了确保编程和擦除操作的可靠性，在芯片的编程或擦除操作完成后，需要进行检验(verify)，以确定是否编程或擦除操作成功。具体来说，把数据写入存储器后，需要检验存储器是否存储该数据，即确认是否编程成功，若存储器成功存储该数据，则编程成功，否则编程失败；同样，在删除存储器的数据后，需要检验存储器是否删除该数据，即确认是否擦除成功。

通常，verify是通过电流进行验证。由于芯片存储阵列中会存在坏的存储列，在设计的时候加入了一些替换资源(即替换存储列)。这些替换列也可能出现错误，变成坏的替换存储列。芯片在出厂前的测试时，将坏存储列(包括坏的存储列和坏的替换存储列)检测出来，采用好的替换存储列替换坏存储列。坏存储列(Bad Column)与好的替换存储列除了译码选择路径不同，其它的相同端口连接在一起。因此，在执行测试时，坏存储列的电流会影响输出端口的电流(如SBUS端口电流)，从而影响了测试结果的准确性。

为了解决上述问题，本发明实施例的核心构思之一在于，通过特许方法将坏存储列屏蔽，从而消除出坏存储列的电流影响，提高电路精度和性能，从而确保测试结果的准确性。

参照图1，示出了本发明的一种基于芯片的测试处理方法实施例的步骤流程图，具体可以包括如下步骤：

步骤102，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流。

其中，输出支路用于将存储列的输入端口的电流传输到输出端口。

芯片在出厂前的测试时，将坏存储列检测出来，采用好的替换存储列替换坏存储列，并生成存储列的修复信息。

在执行测试时，芯片上电后通过复位端口将芯片中各存储阵列的锁存器进行复位，获取存储阵列中存储列的修复信息，依据该锁存信息生成锁存信号，使得锁存器处于锁存状态，即将存储列的修复信息锁存到相应的锁存器中。若锁存信息包括坏存储列，可以通过锁存器断开坏存储列的输出支路，从而屏蔽坏存储列的输入端口的电流，使得坏存储列的电流无法通过测试支路传输到输出端口。

步骤104，在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

处于锁存状态的锁存器可以断开坏存储列的输出支路，从而将坏存储列屏蔽。坏存储列被屏蔽后，在芯片的生命周期内不会被使用，即不会对屏蔽掉的坏存储列进行操作。这样，在执行测试时，隔离了坏存储列，消除了坏存储列的电流影响。在输出端口，可以精确地检测到经测试支路传输的电流。

本发明实施例在执行测试时，可以通过锁存器控制输出支路断开，屏蔽坏存储列的输入端口的电流，即消除坏存储列的电流影响，从而可以精确检测输出端口的电流，确保了测试结果的准确性。

在上述实施例的基础上，本实施例继续论述基于芯片的测试处理方法。作为本发明的具体示例，芯片的1字符(Symbol)可以包括8个存储列，其中，坏存储列替换方案的示意图如图2所示，SBUS、Vitest、Vvfy_B、CRST、VREF、VFY_ENB、SELA、SELB、SELC、SET、和RST是存储列的输入端口，且SELA、SELB、SELC是存储器中通过地址译码选中某一存储列的输入端口，相当于译码选择路径。其中，SELA1、SELB2、SELC3是字符Symbol1的存储列的译码选择路径，用于选中字符Symbol1里的存储列；SELAR、SELBR、SELCR是字符Symbol2的存储列的译码选择路径，用于选中字符Symbol2里的存储列。当字符Symbol1的存储列坏了，可以用Symbol2里好的存储列替换字符Symbol1里的坏存储列。SEL是选择存储列的端口，例如，当选中某一存储列时，被选中的存储列的SEL置1，表示该存储列已经被选中；BUS是悬浮端口。

在本发明的一种优选实施例中，测试可以包括存储单元电流测试和操作检测，输出支路可以包括第一输出支路和第二输出支路，其中，第一输出支路用于在执行存储单元电流测试时将存储列的输入端口的电流传输到输出端口。第二输出支路用于在执行操作检测时将存储列的输入端口的电流传输到输出端口。

在具体实现中，通过存储单元电流测试可以测出存储单元的电流，将检测出存储单元的电流与预设的电流进行比较，可以确定存储器功耗。可以在进行操作检测之前，先将BUS端口进行充电，充电完成后，在执行操作检测。若出现编程或操作失败时，BUS端口就会放电，放电的电流经过测试支路传输到SBUS端口，根据在SBUS端口检测到的SBUS电流大小，可以判定编程或擦除是否成功。

在本发明的一种优选实施例中，锁存器可以包括第一端口和第二端口，通过锁存器的第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

参照图3，示出了本发明实施例的一种消除坏存储列电流影响的电路原理图，其中，锁存器可以通过第一端口(标注为D_B)与第一输出支路(标注为Path1)相连，通过第二端口(标注为D_B)与第二输出支路(标注为Path2)相连，测试支路(标注为Path3)通过节点(标注为A)与第二输出支路相连。为便于理解，电源的正极电压标注为VDD；电源的负极电压标注为VSS，相当于参考地。下面结合图3，举例论述基于芯片的测试处理方法。

参照图4，示出了本发明的一种基于芯片的测试处理方法优选实施例的步骤流程图，具体可以包括如下步骤：

步骤402，通过锁存信号使锁存器处于锁存状态，锁存芯片内部的坏存储列的信息。

本发明实施例可以通过锁存信号使得锁存器处于锁存状态，锁存芯片内部的坏存储列的信息。具体来说，通过译码选择路径选中存储阵列中的所有坏存储列，即通过在SELA、SELB、SELC端口输入坏存储列的信息，选中存储阵列中所有坏存储列。假设，存储列的SELA、SELB、SELC、SET以及SEL为高电平(可以用1来表示)时，该输入信号有效。例如，在SELA、SELB、SELC端口分别输入0、0、1，表示选中第2列。当选中某一存储列时，该存储列的SEL端口置1，没有被选中的存储列的SEL端口置0(相当于低电平)。在SEL端口输入1，相当于输入锁存信号，使得锁存器处于锁存状态。当存储阵列的所有坏存储列被选中时，通过锁存信号就可以锁存芯片内部的所有坏存储列的信息。

步骤404，通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

本发明实施例可以通过锁存器的第一端口的电压信号控制第一输出支路的断开，通过锁存器的第二端口的电压信号控制第二输出支路断开。

在本发明的一种优选实施例中，第一输出支路可以包括第一晶体管，第二输出支路可以包括第二晶体管，上述步骤404可以包括以下子步骤：

子步骤40401：通过所述第一端口控制第一晶体管截止以断开第一输出支路。

子步骤40403：通过所述第二端口控制第二晶体管截止以断开第二输出支路。

具体来说，各存储列的第一输出支路可以包括第一晶体管，第一晶体管的栅极与锁存器的第一端口相连。因此，可以通过锁存器的第一端口控制第一晶体管截止，从而断开第一输出支路。同理，第二晶体管与锁存器的第二端口相连，即可以通过锁存器的第二端口控制第二晶体管截止，从而断开第一输出支路。

例如，第一晶体管是N型金属-氧化物-半导体NMOS管，通过在第一端口输出低电平，使得第一晶体管的栅极的电压为低电平，即第一晶体管截止，断开了第一输出支路。

当然，第一晶体管也可以是P型金属-氧化物-半导体PMOS管；同理，第二晶体管可以是N型金属-氧化物-半导体NMOS管或者是P型金属-氧化物-半导体PMOS管，本申请实施例对此不加以限制。

步骤406，在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

以第一晶体管是NMOS管，以及第二晶体管是PMOS管为例，结合图3详细说明本发明实施例。当锁存器第一端口的电压信号为1时，第一晶体管(标注为D10)可以导通，即第一输出支路可以导通；当第一端口的电压信号为0时，第一晶体管截止，即第一输出支路断开。当锁存器第二端口的电压信号为0时，第二晶体管(标注为D13)可以导通，即第二输出支路可以导通；第二端口的电压信号为1时，第二晶体管截止，即第二输出支路断开。在存储列的第二输出支路断开时，电源电压不能传输到节点A，导致该存储列的测试支路断开。

具体来说，当存储列为坏存储列时，即该存储列的SEL端口为1，SET端口为1时，NMOS管D2和NMOS管D4导通，则该存储列的锁存器的第一端口的电压信号为0，其连接的第一晶体管截止，该存储列的第一输出支路断开，且PMOS管D5导通，NMOS管D6截止，第二端口的电压信号为1，其连接的第二晶体管截止，该第二输出支路断开，PMOS管D1截止，NMOS管D3导通，从而断开了该存储列的测试支路。这样可以将芯片里坏存储列隔离，消除了坏存储列的电流影响。

当然，为了确保测试的准确性，在执行测试之前，还可以将RST端口置1，使得NMOS管D7导通，则第二端口的电压信号为0，PMOS管D1导通，NMOS管D3截止，使得第一端口的电压信号为1，即可以通过复位端口(RST端口)将锁存器复位。

需要说明的是，本领域技术人员可以根据实际情况，设计其它方式控制第一输出支路和第二输出支路断开，例如可以通过光电耦合器控制第一输出支路和第二输出支路断开，本申请实施例对此不加以限制。

在本发明的一种优选实施例中，在执行操作校验时，测试支路可以具体用于将存储列的输入端口的参考电流传输到输出端口。

具体来说，在执行操作校验时，可以在存储列的参考电压输入端口输入一个参考电压信号，用于产生参考电流，该参考电流经测试支路传输到输出端口。

作为本发明实例的一个具体示例，如图3所示，端口VREF是参考电压的输入端口，端口VFY_ENB是操作检测的使能信号输入端口，端口CRST是放电端口。具体来说，当VREF为1时，NMOS管D17可以导通，相当于输入参考电压产生参考电流；VFY_ENB为0时，PMOS管D14可以导通，即操作检测的使能信号为低电平时有效，可以进行操作检测；当CRST为1时，NMOS管D15可以导通，将节点A进行放电，使得NMOS管D16的栅极为低电平，NMOS管D16断开。

在执行操作校验之前，可以先通过端口CRST放电将节点A进行放电，确保检测的准确性，通过端口Vvfy_B将BUS端口预充电。具体来说，将端口Vvfy_B先置0，PMOS管D11导通，电源电压VDD通过PMOS管D11对悬浮端口BUS充电；充电完成后，PMOS管D12的栅极变为高电平，即PMOS管D12截止，第二输出支路断开，将端口Vvfy_B置1，使得端口BUS悬浮；将端口CRST置1，对节点A进行放电，放电完成后，端口CRST置0。可以通过复位端口RST将锁存进行复位，即将存储阵列中的各存储列的D_D置0，D_B置1；将端口SEL置1，从而将各坏存储列的D_D置1，D_B置0，即将所有坏存储列的输出支路断开。

执行操作检测时，将端口Vitest置0，断开第一输出支路；将端口VFY_ENB置0，使得第二输出支路可以导通。当存储列VFY_ENB与D_D都为0时，该存储列的第二输出支可以导通。

在操作失败时，BUS放电，PMOS管D12的栅极变为低电平，PMOS管D12导通，第二输出支路导通，电源电压可以通过第二传输支路传输到节点A，即NMOS管D16的栅极为高电平，NMOS管D16导通。将端口VREF置1，NMOS管D17可以导通，在NMOS管D16导通时，参考电压就能产生参考电流，该参考电流通过测试支路可以传输到端口SBUS。这样。可以在端口SBUS检测到稳定的参考电流，判定操作失败。

当操作成功时，BUS不放电，PMOS管D12的栅极保持高电平，PMOS管D12截止，第二输出支路断开，即NMOS管D16截止，测试支路断开，在端口SBUS检测到的电流为0，可以判定操作成功。

在执行存储的单元测试时，将端口VFY_ENB置1，PMOS管D14截止，从而将第二输出支路断开，将端口Vitest置1，第一输出支路可以导通。可以通过端口SBUS输入外部测试电压，经过第一输出支路通过端口加入到存储列中，从而测试出存储单元的电流。

需要说明的是，对于方法实施例，为了简单描述，故将其都表述为一系列的动作组合，但是本领域技术人员应该知悉，本发明实施例并不受所描述的动作顺序的限制，因为依据本发明实施例，某些步骤可以采用其他顺序或者同时进行。其次，本领域技术人员也应该知悉，说明书中所描述的实施例均属于优选实施例，所涉及的动作并不一定是本发明实施例所必须的。

参照图5，示出了本发明的一种基于芯片的测试处理装置实施例的结构框图，具体可以包括如下模块：

锁存控制模块501，用于在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中，所述输出支路用于将存储列的输入端口的电流传输到输出端口。

检测模块503，用于在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

在实际处理中，在芯片中可以采用锁存控制模块的锁存器的电压信号控制存储列的输出支路断开，从而屏蔽了坏存储列的电流，消除坏存储列的电流影响，芯片的检测模块可以检测到精确的测试电流，从而可以准确地确定测试结果。

在本发明的一种优选实施例中，测试可以包括存储单元电流测试和操作检测，输出支路可以包括第一输出支路和第二输出支路。

其中，第一输出支路用于输出支路包括第一输出支路和第二输出支路；第二输出支路，用于在执行操作检测时将存储列的输入端口的电流传输到输出端口。

参照图6，示出了本发明的一种基于芯片的测试处理装置优选实施例的结构框图，具体可以包括如下模块：

锁存控制模块601，用于在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中，所述输出支路用于将存储列的输入端口的电流传输到输出端口。

在本发明实施例中，锁存器可以包括第一端口和第二端口，其中锁存器通过第一端口与第一输出支路连接，通过第二端口与第二输出支路连接。该锁存控制模块601可以包括以下子模块：

锁存子模块60102，用于在执行测试时，通过锁存信号使锁存器处于锁存状态，锁存芯片内部的坏存储列的信息。

控制子模块60104，用于处于锁存状态的锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

本发明的一种优选实施例中，第一输出支路可以包括第一晶体管，第二输出支路包括第二晶体管，其中，第一晶体管的栅极与第一端口相连，第二晶体管的栅极第二端口相连；该控制子模块60104可以进一步包括第一控制单元和第二控制单元。

其中，第一控制单元，用于通过所述第一端口控制第一晶体管截止以断开第一输出支路；第二控制单元，用于通过所述第二端口控制第二晶体管截止以断开第二输出支路。

检测模块603，用于在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

本发明的一种优选实施例中，该检测模块603包括参考电压输入端口。其中，该参考电压输入端口可以用于连接参考电压以产生参考电流。

本实施例所述的测试处理装置可以应用于上述实施例所述的电路中，其中锁存器、输出支路、输出支路、输入端口和输出端口与上述实施例基本一致，因此不再赘述。

对于装置实施例而言，由于其与方法实施例基本相似，所以描述的比较简单，相关之处参见方法实施例的部分说明即可。

本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。

本领域内的技术人员应明白，本发明实施例的实施例可提供为方法、装置、或计算机程序产品。因此，本发明实施例可采用完全硬件实施例、完全软件实施例、或结合软件和硬件方面的实施例的形式。而且，本发明实施例可采用在一个或多个其中包含有计算机可用程序代码的计算机可用存储介质(包括但不限于磁盘存储器、CD-ROM、光学存储器等)上实施的计算机程序产品的形式。

本发明实施例是参照根据本发明实施例的方法、终端设备(系统)、和计算机程序产品的流程图和/或方框图来描述的。应理解可由计算机程序指令实现流程图和/或方框图中的每一流程和/或方框、以及流程图和/或方框图中的流程和/或方框的结合。可提供这些计算机程序指令到通用计算机、专用计算机、嵌入式处理机或其他可编程数据处理终端设备的处理器以产生一个机器，使得通过计算机或其他可编程数据处理终端设备的处理器执行的指令产生用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的装置。

这些计算机程序指令也可存储在能引导计算机或其他可编程数据处理终端设备以特定方式工作的计算机可读存储器中，使得存储在该计算机可读存储器中的指令产生包括指令装置的制造品，该指令装置实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能。

这些计算机程序指令也可装载到计算机或其他可编程数据处理终端设备上，使得在计算机或其他可编程终端设备上执行一系列操作步骤以产生计算机实现的处理，从而在计算机或其他可编程终端设备上执行的指令提供用于实现在流程图一个流程或多个流程和/或方框图一个方框或多个方框中指定的功能的步骤。

尽管已描述了本发明实施例的优选实施例，但本领域内的技术人员一旦得知了基本创造性概念，则可对这些实施例做出另外的变更和修改。所以，所附权利要求意欲解释为包括优选实施例以及落入本发明实施例范围的所有变更和修改。

最后，还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者终端设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者终端设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的过程、方法、物品或者终端设备中还存在另外的相同要素。

以上对本发明所提供的一种基于芯片的测试处理方法和一种基于芯片的测试处理装置，进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的一般技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。

Claims (8)

1.一种基于芯片的测试处理方法，其特征在于，所述方法包括：

在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中，所述输出支路用于将存储列的输入端口的电流传输到输出端口，所述测试包括存储单元电流测试和操作检测，所述输出支路包括第一输出支路和第二输出支路，其中，所述第一输出支路用于在执行存储单元电流测试时将存储列的输入端口的电流传输到输出端口，所述第二输出支路用于在执行操作检测时将存储列的输入端口的电流传输到输出端口；其中，所述锁存器通过第一端口与所述第一输出支路相连，通过第二端口与所述第二输出支路相连，测试支路通过节点与所述第二输出支路相连；

在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

2.根据权利要求1所述的方法，其特征在于，所述锁存器包括第一端口和第二端口，所述在执行测试时，通过锁存器控制输出支路断开的步骤，包括：

在执行测试时，通过锁存信号使锁存器处于锁存状态，锁存芯片内部的坏存储列的信息；

处于锁存状态的锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

3.根据权利要求2所述的方法，其特征在于，所述第一输出支路包括第一晶体管，所述第二输出支路包括第二晶体管，所述锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开的步骤，包括：

通过所述第一端口控制第一晶体管截止以断开第一输出支路；

通过所述第二端口控制第二晶体管截止以断开第二输出支路。

4.根据权利要求1至3任一所述的方法，其特征在于，在执行操作检测时，所述测试支路具体用于将存储列的输入端口的参考电流传输到输出端口。

5.一种基于芯片的测试处理装置，其特征在于，所述装置包括：

锁存控制模块，用于在执行测试时，通过锁存器控制输出支路断开以屏蔽坏存储列的输入端口的电流，其中，所述输出支路用于将存储列的输入端口的电流传输到输出端口，所述测试包括存储单元电流测试和操作检测，所述输出支路包括第一输出支路和第二输出支路；其中，所述第一输出支路，用于在执行存储单元电流测试时将存储列的输入端口的电流传输到输出端口；所述第二输出支路，用于在执行操作检测时将存储列的输入端口的电流传输到输出端口；其中，所述锁存器通过第一端口与所述第一输出支路相连，通过第二端口与所述第二输出支路相连，测试支路通过节点与所述第二输出支路相连；

检测模块，用于在所述输出端口中检测经由测试支路传输的电流，依据所检测的电流确定测试结果。

6.根据权利要求5所述的装置，其特征在于，所述锁存器包括第一端口和第二端口，所述锁存器通过第一端口与所述第一输出支路连接，通过第二端口与所述第二输出支路连接，所述锁存控制模块包括：

锁存子模块，用于在执行测试时，通过锁存信号使锁存器处于锁存状态，锁存芯片内部的坏存储列的信息；

控制子模块，用于处于锁存状态的锁存器通过第一端口控制第一输出支路断开，并通过第二端口控制第二输出支路断开。

7.根据权利要求6所述的装置，其特征在于，所述第一输出支路包括第一晶体管，所述第二输出支路包括第二晶体管，其中，所述第一晶体管的栅极与第一端口相连，所述第二晶体管的栅极第二端口相连；

所述控制子模块包括：

第一控制单元，用于通过所述第一端口控制第一晶体管截止以断开第一输出支路；

第二控制单元，用于通过所述第二端口控制第二晶体管截止以断开第二输出支路。

8.根据权利要求5至7任一所述的装置，其特征在于，所述检测模块包括参考电压输入端口；

其中，所述参考电压输入端口，用于连接参考电压以产生参考电流。