CN101010762A - 具有差动检测方案的低电压可编程eFuse - Google Patents

Abstract

公开了用于集成电路的、合并了差动检测方案的低电压可编程电子熔丝结构。编程步骤在大约1.5倍Vdd下进行，而检测操作在Vdd下进行，这限制了由于检测操作引起的电子熔丝(xF(j))的电阻变化。检测所需的电流幅值被减小，两个因素中的另一个是由于基准熔丝(xF)和被编程的熔丝(xF(j))串联耦合，而在编程期间仅被编程熔丝(xF(j))限制编程电流。在检测操作期间，对于完好熔丝的情况，选通晶体管(mNR)模拟熔丝选择晶体管(g(j))两端的电压降。另外，还公开了用于对电子熔丝的电阻进行表征的电路和方法。

Description

具有差动检测方案的低电压可编程eFuse

技术领域

本发明涉及可电子编程的熔丝(eFuse)在集成电路中的应用。公开了具有低电压编程能力和差动检测方案的可电子编程的熔丝。

背景技术

随着不断将半导体技术缩减到日益减小的几何尺寸，片上eFuse实施方案为用于集成电路的传统熔丝方案提供了富有吸引力的替代方案。在面积效率与性能影响方面，eFuse技术呈现出超越使用基于光的编程的熔丝技术的显著改进。

用于集成电路的可编程装置需要以可重复且可靠的方式对装置进行定制的可靠方法。微处理器、FPGA以及其他VLSI设计中的可编程连接的熔断是一种实现可编程性的灵活性的常用技术。

典型地，采用相对于集成电路工作电压的大电压对在基于硅的集成电路中装配的eFuse装置进行编程，以便熔化和分离熔丝主体材料。这种处理将熔丝材料从低电阻变为高电阻，其可通过“检测”电路进行测量，以便判定eFuse是否已被编程。

由于集成电路加工技术得到发展，最大工作电压随物理几何尺寸同等地缩减，使得难以提供足够对eFuse进行编程的电压而不损坏与熔丝组(fuse bank)相关联的逻辑电路。另外，对用于提供eFuse编程电流的金属互连层的电流密度要求典型地远远大于对信号互连线的电流密度要求。因此，必须用消耗不成比例的互连资源量的宽金属线实现熔丝编程总线。另外，eFuse装置可能需要多个编程脉冲以保证eFuse装置的足够的电阻等级，由此增加了编程与测试时间周期。然而，如果施加足够高的电压，重复的编程还可能导致被编程熔丝中的未熔化的状况。在这种情况下，与重新编程有关的发热可能导致熔丝材料重新接合，由此进一步降低与熔丝有关的生产量(fuse related yield)。

e-Fuse技术的常见应用包括逻辑功能的制造后编程、程序包识别编码以及存储器阵列冗余。由于每个eFuse是一个原始装置，为便于编程和检测，额外的逻辑与电路是必需的。

eFuse编程操作涉及以足够的时间发送通过熔丝的大电流(例如15mA)，以便将熔丝电阻从大约为150Ω的未编程电阻显著改变为大约为50kΩ的电阻。现有方案需要高电压(例如3.3V)来获得足够的熔丝编程电流，以便保证所有熔丝具有高的编程后电阻。不足的编程电流可能导致多个呈现出低得多的电阻(例如1kΩ)的熔丝，且编程步骤后的“生产量”将受到结果所得的熔丝电阻的高斯分布“尾部(tail)”的限制。另外，高的编程电压需要厚氧化层晶体管(thick-oxide transistor)，其又需要额外的加工步骤以实现。用低电压对熔丝进行编程将消除对厚氧化层晶体管的需求，然而，低编程电压下可获得的编程电流限制了最大的编程后电阻，并经常需要多个编程脉冲来获得所希望的熔丝编程后电阻。另外，可产生数量非常多的低的编程后电阻值，这严重影响了熔丝编程后的生产量。

进一步地，3.3V供电需要专用的封装引脚以及测试器通道(用于在测试器上进行编程)。3.3V信号的布线必须为宽的低电阻金属。这种3.3V供电在编程期间导通，但在检测期间关断。因此，3.3V供电必须是可开关的，以便在芯片载体模块中集成电路的最终封装之后支持熔丝编程功能。

要求“检测”电路在编程前与编程后的电阻之间进行区分，并分别提供数字“0”或“1”的输出。单端检测方案是已知的，但它们被限制在它们所能检测的最小电阻。因此，如果任何熔丝具有低的编程后电阻，不能使用这些电路。单端方案还需要能被产生并被传送到每一单独的检测电路的、模拟电流-源-控制电压(an analog current-source-control voltage)。最后，这种技术用于现场检测时表现出非常差的抵御噪音的性能，且高开关活动在集成电路的电源分配网络上产生额外的噪音。

例如，图1示出了现有技术中的单端e-Fuse检测方案。基准电路VrefGenI0产生电压VRef，以便控制单独的检测电流晶体管mPi，每一晶体管用于众多熔丝Fi中的一个。变换器(inverter)I0的输入被短接到输出，建立起等于锁存器的“跳变点”的电压Vm，其中，该锁存器由两个与I0相同的变换器组成，它们相互馈送；运算放大器A驱动包含mPRef与RRef的变换级，使得Vp具有与Vm相同的电压。于是，运算放大器输出电压VRef对检测电流晶体管mPi(每个晶体管用于一个熔丝Fi)进行馈送，每个熔丝将电压Vi＝Ri IRef送到其自己的检测锁存器，该锁存器包括未示出的两个变换器，这两个变换器与I0相同、交叉耦合、相互馈送。

由于未来的技术继续不断地缩小特征尺寸，现有技术的方法的一种潜在的缺点在于随机制造过程的差异可能使各个晶体管mPi具有独特的阈值电压，因此，检测电流因熔丝而异(VRef是低过驱动模拟信号(low-overdrive analog signal))。另一种有关的担心在于VRef信号通过单独的晶体管mPi栅极的栅极泄漏将会限制能够有多少个熔丝共用一个大的VrefGen电路。

差动检测方案是已知的，且它们能够更好地处理电阻值分布的尾部，然而，现有技术中的差动检测技术使用两个熔丝来获得一个编程值，并且每个编程值需要一个大的差动放大器，由此增大了熔丝编程与检测操作的总体面积需求。

因此，存在对能够通过一个低电压脉冲进行编程的eFuse的需求，其合并了对噪音敏感性较低的检测方案，且与传统设计相比需要较少的电路资源。

发明内容

本发明的一个实施形态是一种eFuse实施方式，其可用一个低电压脉冲编程且包括能区分低的电阻等级的差动检测功能。这里公开的一个优选实施例使得在不高于当前半导体制造加工技术的老化电压(burn-involtage)(例如1.5V)的电压下进行熔丝编程成为可能。因此，不需要对高电压编程电流进行切换的厚氧化层晶体管和专用3.3V引脚，由此节省了额外的加工步骤。通过低电压编程，可预期得到低的编程后电阻的分布尾部，然而，本发明还合并了一种差动检测方案，该方案能够用非常低的电路成本检测低的电阻值。在多个熔丝之间共用差动放大器；在大量熔丝之间共用电压基准(用于差动检测)；在编程与检测操作之间共用单独的熔丝编程晶体管(既为这里要求权利的低电压方案所需要，又为现有技术中的高电压实施方式所需要)。另外，在多个熔丝之间共用大的PMOS开关晶体管。

附图说明

图1示出了现有技术中eFuse的单端检测方案的原理图；

图2示出了根据本发明第一实施例的熔丝编程电路的原理图；

图3示出了被耦合到图2中的熔丝编程电路的检测电路的原理图；

图4示出了本发明根据第二实施例的原理图；

图5示出了在节点Vm上产生基准电压的替代电路的原理图；

图6示出了熔丝的并联组合的原理图；

图7A示出了典型的熔丝选择与解码逻辑电路的原理图；

图7B示出了对应于熔丝选择与解码操作的定时图。

具体实施方式

图2示出了用于本发明优选实施例的熔丝编程电路的基本元件。大的PMOS mP将节点F拉到Vdd，组g[15:0]的一个解码信号g[j]可被坚持大约200us，以便开通下拉晶体管mN[j]，并引出通过熔丝xF[j]的足够的电流来改变电阻并对熔丝进行编程。通过将Vdd升高到其正常值的大约1.5倍来完成编程。然而，每个熔丝仅需要大约200us进行编程，故而与该产品在设备“老化”或例如动态电压屏(dynamic voltage screen)等其他诊断性测试期间耐受1.5倍Vdd或1.5倍Vdd以上的时间相比，对所有熔丝进行编程的总时间要短得多。在编程操作期间，在检测操作期间使用的额外熔丝xF被晶体管mP短路。晶体管mP起到这样的作用：将节点F一直拉到Vdd，以便向编程熔丝xF[j]提供尽可能大的电流，同时，防止熔丝xF两端的任何电压将其变得不同于其原本的未编程状态。

图3将附加元件与图2所示的熔丝编程电路结合在一起，用于实现根据本发明的优选实施例的熔丝检测电路。最值得注意的是，添加差动放大器以检测两个分压器的输出之间的电压差。输出为节点“F”的第一分压器包括完好的(intact)基准熔丝xF以及xF[j]，xF[j]即通过解码信号g[j]所选择以用于检测的一个熔丝。第二分压器称作基准分压器，其包括电阻R1与R0以及选通晶体管(gating transistor)mR。R0包括两个元件R0a与R0b，它们彼此相同且与R1相同。通过消除VLSI电阻中常见的边缘效应，使用两个电阻R0a与R0b组成一个电阻R0减小了基准分压器输出电压的变化。一个担心在于：作为传感操作的结果，通过分压器的DC电流可能改变xF或xF[j]的电阻。然而，这种方案有几个特点，它们大大减小了由于检测操作引起的电阻变化。首先，熔丝检测操作是在正常的Vdd下而不是在Vdd的1.5倍下进行的，由此减小了对于检测所提供的电流。其次，电流幅值被减小，两个因素中的另一个是因为xF和xF[j]被串联耦合，而在编程期间，由于mP提供提高的编程电流，仅xF[j]限制编程电流。再者，与熔丝编程期间大约为200us相比，检测操作期间g[j]上的控制电压是大约为1ns的短脉冲，这将限制xF或xF[j]电阻中变化的程度。最后，在xF[j]已被编程的情况下，编程后的电阻将进一步减小通过xF的电流。

对于未编程的熔丝，节点F上的电压等于大约0.5*Vdd，对于已编程的熔丝，大约为[b/(1+b)]*Vdd，其中，“b”为熔丝编程后与熔丝编程前的电阻比。低电压编程后电阻值的分布尾部可望达到b＝10(即大多数的熔丝编程后电阻可望大于约1500Ω)。

节点F被耦合到差动放大器D的正输入Vp，而负输入Vm是用三个同样的电阻R1、R0a与R0b以及选通晶体管mNR的电路网络建立的基准电压(0.67*Vdd)。在完好熔丝被检测时，选通晶体管mNR模仿通过选通晶体管mN[j]的电压降。因此，晶体管mNR的大小被设置为具有与晶体管mN[j]相同的电流密度(因此电压降相同)。再一次地，在检测操作期间，晶体管mNR的栅极gR上的控制电压是大约为1ns的短脉冲，这使得基准熔丝链中的占空比低，如上面关于熔丝xF和熔丝xF[j]的讨论中所介绍的那样。

对于完好熔丝，到差动放大器D的差动输入电压为0.167*Vdd，对于具有编程后电阻比“b”的已编程熔丝为[(b-2)/3]*Vdd。低至b＝2.5的编程后电阻比将产生与完好熔丝一样强的信号响应。

另外，对于检测信号，每当发生上升沿时，采用选通信号，可将差动放大器输出捕捉到寄存器之中。选择信号对各个连续的检测信号不同，直到所有的熔丝被采样且它们的状态被存储在寄存器中。

再度参照图3，节点Vp上的电压由一分压器确定，该分压器包括未编程熔丝xF和可以为已编程或未编程的被选择熔丝xF[j]。类似地，节点Vm上的电压由一分压器确定，该分压器包括电阻R1、R0a与R0b。

在本发明的第二实施例中，熔丝电阻被表征为熔丝编程前与熔丝编程后。表征特征通过使用具有多种设置的数字控制位改变节点Vm上的电压来实现，因此可获得熔丝电阻的增量改变。

如图4所示，数字控制位RU开通晶体管mRU——一个具有低电阻的大器件，使得熔丝xF现在与第二未编程熔丝xRU并联。在这种配置中，数字控制位RU导致节点Vp上的电压的增大，使其等于Vm上的电压，在被选熔丝xF[j]未被编程的条件下。在xF[j]未被编程的情况下，此步骤本身将差动信号减小到零，然而，其还允许节点Vm上的电压的增量调节，以便表征电阻。由于R0a与R0b的串联组合(合称“R0”)的电阻是R1的电阻的两倍，Vm上的电压为0.67*Vdd。在RU＝1的情况下，理想的(即无电阻异常的)未编程熔丝还使Vp上的电压大约为0.67*Vdd，因此，熔丝xF[j]的“阈值电阻”达到理想的熔丝电阻RidealFuse。

参照图5，示出了在Vm上建立电压的电压基准电路，其包括新的数字控制位ML[1:0]和MR[1:0]。当所有的ML与MR位为零时，从包括电阻R1、R0a与R0b以及晶体管mNR的分压器得到Vm上的电压。然而，当ML[1:0]＝01时，电阻RML0与R0并联，Vm轻微减小。由图4，熔丝xF[j]上的电阻阈值现在小于RidealFuse；当ML[0:1]＝10和11时，Vm上的电压进一步降低，使得xF[j]的电阻阈值取更小的离散值。可以用不同的ML设置对所有熔丝进行采样，可找到RFuse＜RidealFuse的、未编程电阻分布上的离散点。

类似地，可使用控制位MR[1:0]以迫使Vm略高(将阈值电阻升高为高于RidealFuse)，因此，可找到RFuse＞RidealFuse的、未编程电阻分布的离散点。另外，如果RU＝0，在ML或MR引脚上没有任何非零值的情况下，阈值回到RFuse＝2*RidealFuse。未编程电阻永远不会达到2*RidealFuse，但编程后电阻通常将超过此值，这使得编程后电阻分布能被表征。使ML[1:0]＝00，并对MR[1:0]上的非零值计数，节点Vm上的电压进一步上升，达到更高的阈值电阻，并使得编程后电阻分布能在离散点上被表征。切换ML[1:0]和MR[1:0]使得分布中甚至更多的粒度(granularity)能被特征化，尽管ML引脚不能增大最大电阻阈值。

为了节省面积，多个差动放大器共用基准电压网络。参照图5，通过在大量差动放大器之间共用电压基准电路以改进面积效率，电压基准电路的增加的复杂性和尺寸可得到补偿。由于未编程熔丝的电阻差异，考虑图3与图4所示的基准上拉熔丝xF是重要的。该元件中的差异为这里介绍的检测方案引入了误差。因此，熔丝xF应当如图6所示地被实现为多个熔丝的组合，以便补偿个体熔丝在电阻值中的潜在差异。

图7A与7B分别示出了熔丝选择所需要的附加逻辑的典型原理图以及相关联的逻辑转换的定时图。熔丝编程与检测元件20是图3所示熔丝编程与检测电路的框图形式。参照图7A，引脚D[15:0]中的一个被引入高电平，以便选择哪一熔丝将被读取。于是，时钟信号Clk被引入高电平，以便初始化读取操作。AND2门30中既接收Clk又接收为“1”的D[j]信号的一个将在其g[j]输出上提供输出“1”。这将开通图3所示的晶体管mN[j]，因此，如果该熔丝是完好的，图3中的节点F被拉低，或者，如果该熔丝是已编程的，节点F将保持为高。时钟信号还开通图3的分压器中所示的晶体管mNR。如果熔丝是完好的，差动放大器输出A(在图7A中示出)将为“0”，或者，如果熔丝是已编程的，差动放大器输出A将为“1”。输出A被提供给锁存器L[15:0]各自的D输入。然而，各锁存器得到独特的时钟g[j]，且这些g[j]信号中只有一个是有效的，以便使只有一个锁存器L[j]能用在其D输入上的值进行更新。因此，在读取操作期间，输出Q[15:0]中将只有一个发生变化。

尽管详细介绍了本发明，但上面的介绍在所有方面是说明性而不是限制性的。可以明了，在不脱离本发明的范围的情况下，可设计出许多其他修改和变体。

Claims (20)

1.一种集成电路，其适用于电子熔丝的低电压编程和差动检测，该电路包括：

电子熔丝，其具有第一端和第二端；

被耦合到所述第一端的第一晶体管，所述第一晶体管被配置为将编程电压切换到所述第一端；

被耦合到所述电子熔丝的所述第二端的第二晶体管，所述第二晶体管在编程操作与检测操作期间均启用；

被耦合到所述第一端、且被耦合到供电电压的第一虚拟熔丝，所述虚拟熔丝被配置为减小通过所述电子熔丝的检测电流；

差动放大器，其具有被耦合到所述电子熔丝的所述第一端的第一输入端以及被耦合到第一分压器的第二输入端，其中，所述第一分压器为所述检测操作提供基准电压；以及

被耦合到所述分压器的选通晶体管，所述选通晶体管被配置为在所述检测操作期间启用。

2.根据权利要求1的集成电路，其中，所述编程电压大于用于所述集成电路的供电电压。

3.根据权利要求1的集成电路，其中，所述第一分压器包括多个电阻性元件。

4.根据权利要求1的集成电路，其中，所述虚拟熔丝为电阻元件。

5.根据权利要求1的集成电路，该电路还包括：

变换器，其向所述第一晶体管提供编程信号。

6.根据权利要求1的集成电路，其中，当所述电子熔丝处于未编程状态时，在所述检测操作期间，所述选通晶体管两端的电压降基本等于所述第二晶体管两端的电压降。

7.根据权利要求1的集成电路，其中，向所述第二晶体管施加一时间段的控制电压以便进行所述检测操作，使得由所述检测操作产生的、所述电子熔丝的电阻变化是有限的。

8.根据权利要求2的集成电路，其中，所述编程电压为用于所述集成电路的所述供电电压的约1.5倍。

9.根据权利要求1的集成电路，该电路还包括电子熔丝阵列，其中，所述差动放大器和基准电压被耦合到所述电子熔丝阵列，并为所述阵列中每个所述的电子熔丝提供选通晶体管。

10.根据权利要求9的集成电路，该电路还包括：

熔丝选择与解码电路，其具有从所述电子熔丝阵列中选择一个用于编程和检测的熔丝的能力；以及

与所述阵列中每个电子熔丝对应的多个集成电路锁存器，所述多个锁存器中的每一个被配置为存储数字值，该数字值对应于所述阵列中的电子熔丝的编程状态。

11.根据权利要求10的集成电路，该电路还包括：

被耦合到所述差动放大器的所述第一输入的第二虚拟熔丝，所述第二虚拟熔丝被配置为实现所述基准电压的增量调节；

被耦合到所述第二虚拟熔丝的第四晶体管；

第一数字控制输入，其被耦合到所述第四晶体管的栅极，以便将所述供电电压切换到所述第二虚拟熔丝；以及

变换器，其具有被耦合到所述第四晶体管的栅极的输出。

12.根据权利要求11的集成电路，该电路还包括：

被耦合到所述差动放大器的所述第二输入的第二分压器，所述第二分压器被配置为实现所述基准电压的增量调节；以及

被耦合到所述第二分压器、且被耦合到所述供电电压的第五晶体管，所述第五晶体管由第二数字控制输入进行驱动。

13.根据权利要求12的集成电路，该电路还包括：

被耦合到所述第二分压器、且被耦合到地电位的第六晶体管，所述第六晶体管由第三数字控制输入进行驱动。

14.根据权利要求13的集成电路，该电路还包括：

多个数字控制输入，其被配置为实现所述基准电压的增量调节，所述多个数字控制输入中的每一个驱动晶体管，以便切换多个电流路径中的一个；以及

被耦合到所述差动放大器的所述第二输入的复合分压器，所述复合分压器能够切换与所述多个数字控制输入中的一个对应的多个电流路径。

15.一种集成电路，其适用于电子熔丝的低电压编程和差动检测，该电路包括：

提供编程信号的变换器；

第一晶体管，其具有被耦合到所述变换器的输出的栅极、被耦合到所述集成电路的电源的源极、被耦合到第一端的漏极，所述第一晶体管被配置为将编程电压切换到所述第一端；

第二晶体管，其具有被耦合到解码熔丝选择信号的栅极、被耦合到地电位的源极、被耦合到第二端的漏极，所述第二晶体管在编程操作与检测操作期间均启用；

差动放大器，其具有被耦合到所述电子熔丝的第一端的第一输入端以及被耦合到第一分压器的第二输入端，其中，所述第一分压器为所述检测操作提供基准电压，所述差动放大器被配置为产生与所述电子熔丝的编程状态对应的数字输出信号；

被耦合到所述第一端、且被耦合到供电电压的第一虚拟熔丝，所述虚拟熔丝被配置为减小通过所述电子熔丝的检测电流；以及

被耦合到所述分压器的选通晶体管，所述选通晶体管被配置为在所述检测操作期间启用。

16.一种对集成电路中的电子熔丝进行编程并测量所述电子熔丝的状态的方法，该方法包括：

选择用于编程的电子熔丝；

对所述电子熔丝进行编程；

为检测操作提供基准电压；以及

在所述检测操作期间，将所述为编程选择的熔丝两端的电压降与基准电压进行比较。

17.根据权利要求15的方法，该方法还包括：

用差动放大器执行所述比较步骤；以及

将所述差动放大器的输出存储在锁存器中。

18.根据权利要求16的方法，该方法还包括：

提供多个数字控制输入；

用所述多个数字控制输入，以不连续的增量改变所述基准电压；

将所述多个电子熔丝中的每一个两端间的所述电压降与所述改变后的基准电压进行比较；以及

基于所述比较步骤的结果，对所述多个电子熔丝中的每一个的电阻进行表征。

19.一种机器可读的程序存储装置，其有形地实现了可由该机器执行以完成用于对电子熔丝进行编程和检测的方法步骤的指令程序，所述方法步骤包括：

选择用于编程的电子熔丝；

对所述电子熔丝进行编程；

为所述检测操作提供基准电压；以及

在检测操作期间，将所述为编程选择的熔丝两端的电压降与基准电压进行比较。

20.根据权利要求19的程序存储装置，其还包括：

提供多个数字控制输入；

用所述数字控制输入，以不连续的增量改变所述基准电压；

将所述多个电子熔丝中的每一个两端间的所述电压降与所述改变后的基准电压进行比较；以及

基于所述比较步骤的结果，对所述多个电子熔丝中的每一个的电阻进行表征。

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