CN113327641A - eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统 - Google Patents

eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统 Download PDF

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Abstract

一种eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统，eFuse存储单元包括：编程晶体管，编程晶体管的源极接地；第一电熔丝，具有第一端以及与第一端相对的第二端，第一端与编程晶体管的漏极连接；一根或多根相并联的第二电熔丝，第二电熔丝与第一电熔丝相并联，第二电熔丝具有第三端以及与第三端相对的第四端，第三端与编程晶体管的漏极连接；字线，与编程晶体管的栅极连接；第一编程位线，与第一电熔丝的第二端连接；一根或多根第二编程位线，与第二电熔丝一一对应，第二编程位线与相对应的第二电熔丝的第四端连接。本发明提供的eFuse存储单元具有至少两次被编程的机会，从而提高了eFuse存储阵列的良率。

Description

eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统
技术领域
本发明实施例涉及半导体制造领域，尤其涉及一种eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统。
背景技术
eFuse(电可编程熔丝，Electrically programmable Fuse)技术是一种广泛应用于芯片内部的一次性编程存储技术，其可以用来记录芯片的配置信息，或者用于修复在集成电路中由于半导体工艺而不可避免的不良元件。当芯片失效时，芯片中的eFuse电路可以对芯片进行缺陷修复，当芯片运行错误时，eFuse电路可实现对芯片的自动纠正，从而提高芯片的良率。
eFuse电路的特性是默认存储的比特位是逻辑“0”，可以通过编程将需要的比特位由逻辑“0”写成逻辑“1”，一旦写成逻辑“1”，就不能再写成逻辑“0”，但未被写成逻辑“0”的比特位还可以通过编程将其写成逻辑“1”。
现有的eFuse技术通常采用金属电熔丝，即通过控制电路中的电流，来控制电熔丝是否熔断以完成由逻辑“0”写成逻辑“1”的编程操作。
发明内容
本发明实施例解决的问题是提供一种eFuse存储单元、eFuse存储阵列及其使用方法、eFuse系统，提高了eFuse存储阵列的良率。
为解决上述问题，本发明实施例提供一种eFuse存储单元，包括：编程晶体管，所述编程晶体管的源极接地；第一电熔丝，所述第一电熔丝具有第一端以及与所述第一端相对的第二端，所述第一电熔丝的第一端与所述编程晶体管的漏极连接；一根或多根相并联的第二电熔丝，所述第二电熔丝与所述第一电熔丝相并联，所述第二电熔丝具有第三端以及与所述第三端相对的第四端，所述第二电熔丝的第三端与所述编程晶体管的漏极连接；字线，与所述编程晶体管的栅极连接；一根或多根第一编程位线，所述第二编程位线与所述第二电熔丝一一对应，且所述第二编程位线与相对应的所述第一电熔丝的第二端连接；第二编程位线，与所述第二电熔丝的第四端连接。
相应的，本发明实施例还提供一种eFuse存储阵列，包括：呈矩阵排列的多个eFuse存储单元，每个所述eFuse存储单元包括编程晶体管、第一电熔丝、以及一根或多根相并联的第二电熔丝，所述编程晶体管的源极接地，所述第一电熔丝具有第一端以及与所述第一端相对的第二端，所述第一电熔丝的第一端与所述编程晶体管的漏极连接，所述第二电熔丝与所述第一电熔丝相并联，所述第二电熔丝具有第三端以及与所述第三端相对的第四端，所述第二电熔丝的第三端与所述编程晶体管的漏极连接；多根字线，每一根字线与所述矩阵中同一行的所述编程晶体管的栅极对应连接；多根第一编程位线，每一根所述第一编程位线与所述矩阵中同一列的所述第一电熔丝的第二端对应连接；多根第二编程位线，每一根所述第二编程位线与所述矩阵中同一列的所述第二电熔丝的第四端对应连接，且当每个所述eFuse存储单元中的所述第二电熔丝的数量为多根时，所述第二编程位线与所述第二电熔丝一一对应。
相应的，本发明实施例还提供一种前述eFuse存储阵列的使用方法，包括：对所述多根字线中的任一根加载开启电压，使所述编程晶体管导通；对任一个所述eFuse存储单元对应的所述第一编程位线加载第一编程电压；对所述多根字线中的任一根加载开启电压，并对任一个所述eFuse存储单元对应的所述第一编程位线加载第一编程电压后，判断所述第一电熔丝是否被编程；当所述第一电熔丝被编程时，完成对相应所述eFuse存储单元的编程操作；当所述第一电熔丝未被编程时，对同一个所述eFuse存储单元对应的所述第二编程位线依次加载第二编程电压；对同一个所述eFuse存储单元对应的所述第二编程位线依次加载第二编程电压后，判断相对应的所述第二电熔丝是否被编程。
相应的，本发明实施例还提供一种eFuse存储阵列的使用方法，包括：对所述多根字线中的任一根加载开启电压，使所述编程晶体管导通；同时对任一个所述eFuse存储单元对应的所述第一编程位线和第二编程位线分别加载第二编程电压和第一编程电压；对所述多根字线中的任一根加载开启电压，并同时对任一个所述eFuse存储单元对应的所述第一编程位线和第二编程位线分别加载第二编程电压和第一编程电压后，同时判断所述第一电熔丝和第二电熔丝是否被编程；当所述第一电熔丝和第二电熔丝中的至少一根被编程时，完成对相应所述eFuse存储单元的编程操作。
相应的，本发明还提供一种eFuse系统，包括前述eFuse存储阵列。
与现有技术相比，本发明实施例的技术方案具有以下优点：
本发明实施例所提供的eFuse存储单元(bitcell)中，包括第一电熔丝、以及一根或多根相并联的第二电熔丝，且所述第二电熔丝与所述第一电熔丝相并联，因此，如果对第一电熔丝编程失败，仍可以对第二电熔丝进行编程，也就是说，对每一个eFuse存储单元，具有至少两次被编程的机会，从而提高了eFuse存储单元的良率；而由于eFuse存储阵列包括呈矩阵排列的多个eFuse存储单元，这相应提高了eFuse存储阵列的良率。
附图说明
图1是一种eFuse存储单元的电路结构示意图；
图2是本发明eFuse存储单元一实施例的电路结构示意图；
图3是图2中第一电熔丝和第二电熔丝所对应的互连金属层一实施例的结构示意图；
图4是本发明eFuse存储阵列一实施例的电路结构示意图；
图5是本发明eFuse存储阵列的使用方法一实施例的示意图；
图6是本发明eFuse存储阵列的使用方法另一实施例的示意图。
具体实施方式
eFuse存储阵列包括呈矩阵排列的多个eFuse存储单元，目前，eFuse存储阵列的良率有待提高。现结合一种eFuse存储单元的电路结构示意图，分析eFuse存储阵列的良率有待提高的原因。
参考图1，图1是一种eFuse存储单元的电路结构示意图。
所述eFuse存储单元包括：编程晶体管10，所述编程晶体管10的源极接地GND；电熔丝20，所述电熔丝20具有第一端(未标示)以及与所述第一端相对的第二端(未标示)，所述电熔丝20的第一端与所述编程晶体管10的漏极连接；字线WL，与所述编程晶体管10的栅极连接；位线BL，与所述电熔丝20的第二端连接。
在对eFuse存储单元进行编程时，通过位线BL对所述电熔丝20的第二端(即所述电熔丝20的阳极)施加编程电压Vpp，然后将eFuse存储阵列中任一行的字线WL设置为高电平，使编程晶体管10导通，通过热断裂(thermal rupture)或者电迁移(electro migration，EM)现象改变电熔丝20的物理结构，使所述电熔丝20发生熔断，从而使所述电熔丝20由未被编程前的低阻抗状态变成高阻抗状态，进而实现对所述eFuse存储单元的编程。
但是，电熔丝20的熔断电流跟多个参数(例如电熔丝20的熔点、常温温度、电熔丝的质量、电熔丝的比热容等)有关，在不同环境下电熔丝20的熔断电流是不尽相同的，因此，目前采用电熔丝熔断的方法进行编程控制，难以保证每一个eFuse存储单元均能实现编程，从而导致eFuse存储阵列中会有一定比例的不良率，且eFuse存储阵列的良率难以保证。
为了解决所述技术问题，本发明实施例提供一种eFuse存储单元，包括：编程晶体管，所述编程晶体管的源极接地；第一电熔丝，所述第一电熔丝具有第一端以及与所述第一端相对的第二端，所述第一电熔丝的第一端与所述编程晶体管的漏极连接；一根或多根相并联的第二电熔丝，所述第二电熔丝与所述第一电熔丝相并联，所述第二电熔丝具有第三端以及与所述第三端相对的第四端，所述第二电熔丝的第三端与所述编程晶体管的漏极连接；字线，与所述编程晶体管的栅极连接；第一编程位线，与所述第一电熔丝的第二端连接；一根或多根第二编程位线，所述第二编程位线与所述第二电熔丝一一对应，且所述第二编程位线与相对应的所述第二电熔丝的第四端连接。如果对第一电熔丝编程失败，仍可以对第二电熔丝进行编程，也就是说，对每一个eFuse存储单元，具有至少两次被编程的机会，从而提高了eFuse存储单元的良率；而由于eFuse存储阵列包括呈矩阵排列的多个eFuse存储单元，这相应提高了eFuse存储阵列的良率。
为使本发明实施例的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。
图2是本发明eFuse存储单元一实施例的电路结构示意图。
参考图2，所述eFuse存储单元50包括：编程晶体管100，所述编程晶体管100的源极接地GND；第一电熔丝110，所述第一电熔丝110具有第一端111以及与所述第一端111相对的第二端112，所述第一电熔丝110的第一端111与所述编程晶体管100的漏极连接；一根或多根相并联的第二电熔丝120，所述第二电熔丝120与所述第一电熔丝110相并联，所述第二电熔丝120具有第三端121以及与所述第三端121相对的第四端122，所述第二电熔丝120的第三端121与所述编程晶体管100的漏极连接；字线WL，与所述编程晶体管100的栅极连接；第一编程位线BL，与所述第一电熔丝110的第二端112连接；一根或多根第二编程位线BLR，所述第二编程位线与所述第二电熔丝一一对应，且所述第二编程位线与相对应的所述第二电熔丝120的第四端122连接。
所述eFuse存储单元50包括第一电熔丝110、以及一根或多根相并联的第二电熔丝120，且所述第二电熔丝120与所述第一电熔丝110相并联，因此，如果对第一电熔丝110编程失败，仍可以对第二电熔丝进行编程，也就是说，每一个eFuse存储单元50具有至少两次被编程的机会，从而提高了eFuse存储单元的良率；而由于eFuse存储阵列包括呈矩阵排列的多个eFuse存储单元50，这相应提高了eFuse存储阵列的良率。
以下将结合附图对本实施例所述eFuse存储单元进行说明。
所述编程晶体管100用于产生控制所述eFuse存储单元50操作状态的编程控制信号，以控制所述eFuse存储单元50的编程状态。
具体地，所述编程晶体管100适于产生控制所述eFuse存储单元50进入编程状态的输入信号。当对所述编程晶体管100的栅极加载有效电位(高电位或低电位有效)时，所述编程晶体管100则导通，从而实现对所述eFuse存储单元50的编程操作。
因此，所述编程晶体管100和所述eFuse存储单元50一一对应，即在eFuse存储阵列中，所述编程晶体管100的数量与所述eFuse存储单元50的数量相等。
本实施例中，所述编程晶体管100为NMOS晶体管。在相同尺寸下，与PMOS晶体管相比，NMOS晶体管的饱和电流(Idsat)较大，因此能够产生更大的编程电流，以便实现对第一电熔丝110或第二电熔丝120的熔断，从而提高对eFuse存储单元50的编程效率。
相应的，当对所述编程晶体管100的栅极加载高电位时，所述编程晶体管100则导通。
在其他实施例中，根据实际需求，所述编程晶体管也可以为PMOS晶体管。相应的，当对所述编程晶体管的栅极加载低电位时，所述编程晶体管则导通。相应的，为了使所述编程晶体管能够实现导通，所述编程晶体管的源极接地。
所述字线WL与所述编程晶体管100的栅极连接，所述字线WL是控制编程操作的信号线。
具体地，eFuse存储阵列包括呈矩阵排列的多个所述eFuse存储单元50，所述字线WL用于确定待编程的eFuse存储单元50在所述阵列中的行地址，还用于开启所述具体地址所对应的eFuse存储单元50的编程晶体管100，从而对待编程的eFuse存储单元50进行编程操作。
所述第一电熔丝110具有第一端111以及与所述第一端111相对的第二端112，所述第一电熔丝110的第一端111与所述编程晶体管100的漏极连接。
本实施例中，所述第一端111和第二端112为所述第一电熔丝110的两个焊盘，所述第一端111为所述第一电熔丝110的阳极，所述第二端112为所述第一电熔丝110的阴极。其中，在所述第一电熔丝110中，所述第一端111和第二端112之间的部分通常称为熔断体。
当所述第一电熔丝110进入编程状态时，编程电流依次流经所述第一电熔丝110和编程晶体管100到达所述编程晶体管100源极处的地端，所述编程电流会破坏(即熔断)熔断体，从而改变所述第一电熔丝110的电阻。
所述第二电熔丝120与所述第一电熔丝110相并联，所述第二电熔丝120作为所述第一电熔丝110的冗余电熔丝。
本实施例中，所述第二电熔丝120和第一电熔丝110的材料、结构以及尺寸均相同。
所述第二电熔丝120的第三端111与所述编程晶体管100的漏极连接，因此，当对所述第二电熔丝120进行编程时，编程电流依次流经所述第二电熔丝120和编程晶体管100到达所述编程晶体管100源极处的地端。
相并联的第二电熔丝120的数量越多，所述eFuse存储单元50被编程的机会也越多。但是，当第二电熔丝120的数量为多根时，所述多根第二电熔丝120堆叠设置，相并联的第二电熔丝120的数量越多，相应会导致eFuse IP(intellectual property)核的厚度过大。为此，本实施例中，所述第二电熔丝120的数量为一根，即所述eFuse存储单元50包括一根第一电熔丝110和一根第二电熔丝120，以便于所述eFuse存储阵列对应的外围电路的设计，从而避免eFuse IP核的厚度过大。
对所述第二电熔丝120的描述，可参考第一电熔丝110的相关描述，在此不再赘述。
本实施例中，所述第一电熔丝110和第二电熔丝120的材料均为金属材料，即所述第一电熔丝110和第二电熔丝120均为金属电熔丝。
金属电熔丝具有较低的初始电阻。其中，当金属电熔丝未被编程时，所述金属电熔丝的电阻值很小，例如为5Ω至200Ω；而当较大的编程电流经过所述金属电熔丝并使其被熔断后，所述金属电熔丝的电阻值倍增，例如为1KΩ至100KΩ。在eFuse存储阵列中，被熔断的金属电熔丝将永久的保持断开状态，而未被熔断的金属电熔丝则依然为导通状态。
因此，通过判断金属电熔丝是否被熔断来得知eFuse存储阵列内部存储的数据。其中，通常可以使用电存储器领域通用的读取电路来读取所述金属电熔丝的状态(即所述金属电熔丝对应的eFuse存储单元是否被编程)。
而且，通过采用金属电熔丝，能够利用后段(back end of line，BEOL)制程形成所述第一电熔丝110和第二电熔丝120，易于使所述第一电熔丝110和第二电熔丝120呈堆叠状态，这有利于防止eFuse存储单元50的平面尺寸过大，例如，与具有单根电熔丝的eFuse存储单元相比，本实施例所述eFuse存储单元50在水平面内的尺寸不变，从而使得eFuse存储阵列在芯片中所占据的面积不变。
此外，通过选用金属电熔丝，以提高电熔丝的形成工艺与CMOS制造工艺的兼容性，不增加额外的工艺步骤和工艺成本。
具体地，所述金属材料为铜。铜的初始电阻值很小，且通过选用铜，使金属电熔丝的形成工艺与后段制程相兼容。
具体地，所述第一电熔丝110和第二电熔丝120为沿堆叠方向上相隔离的两层互连金属层，从而使得第一电熔丝110和第二电熔丝120相并联，同时，在保证每一个eFuse存储单元50具有两次被编程的机会的情况下，使得eFuse存储单元50在水平面内的尺寸不变，从而使得eFuse存储阵列在芯片中所占据的面积不变。
本实施例中，所述两层互连金属层在水平面内的投影相平行。
所述第一电熔丝110和第二电熔丝120为沿堆叠方向上相隔离的两层互连金属层，即所述第一电熔丝110和第二电熔丝120为不同层的互连金属层，因此，通过使所述两层互连金属层在水平面内的投影相平行，易于使所述第一电熔丝110的第一端111以及所述第二电熔丝120的第三端121均与所述编程晶体管100的漏极连接，这降低了电路设计的复杂度，且能够避免eFuse存储单元50在水平面内的尺寸变大。
在电路设计中，相邻两层互连金属层在水平面内的投影垂直相交，而奇数层互连金属层在水平面内的投影相平行，偶数层互连金属层在水平面内的投影也相平行。因此，本实施例中，所述第一电熔丝110和第二电熔丝120所对应的互连金属层均为奇数层互连金属层或者均为偶数层互连金属层。
本实施例中，所述第一电熔丝110和第二电熔丝120中的任一根为第一层互连金属层至第四层互连金属层中的一层。
在后段制程中，金属互连结构通常包括多层堆叠的互连金属层，通过使所述第一电熔丝110和第二电熔丝120中的任一根为第一层互连金属层至第四层互连金属层中的一层，以便于所述eFuse存储阵列对应的外围电路的设计，例如，利用位于所述第四层互连金属层上方的其他互连金属层来设计外围电路，从而避免eFuse IP(intellectualproperty)核的厚度过大。
而且，第一层互连金属层至第四层互连金属层均为层间互连金属层(intermetal)，第一层互连金属层至第四层互连金属层的形成工艺通常相同，从而降低半导体制造的工艺难度。
此外，与最顶层互连金属层(top metal)相比，第一层互连金属层至第四层互连金属层均为层间互连金属层，层间互连金属层的厚度通常不会太大，从而避免因互连金属层的厚度过大而导致第一电熔丝110或第二电熔丝320无法熔断的问题。
因此，本实施例中，所述第一电熔丝110和第二电熔丝120中的任一根为第一层互连金属层，另一根为第三层互连金属层，或者，所述第一电熔丝110和第二电熔丝120中的任一根为第二层互连金属层，另一根为第四层互连金属层。
作为一种示例，所述第一电熔丝110所对应的互连金属层位于所述第二电熔丝120所对应的互连金属层的下方。其他实施例中，所述第一电熔丝所对应的互连金属层位于所述第二电熔丝所对应的互连金属层的上方。
结合参考图3，示出了第一电熔丝110和第二电熔丝120所对应的互连金属层一实施例的结构示意图。作为一种示例，所述第一电熔丝110对应的互连金属层为第一层互连金属层410，所述第二电熔丝120对应的互连金属层为第二层互连金属层430。
其中，位于所述第一层互连金属层410和第三层互连金属层430之间的互连金属层为第二互连金属层420。
第一层互连金属层410和第二互连金属层420在水平面内的投影相垂直，第三层互连金属层430和第二互连金属层420在水平面内的投影相垂直，第一层互连金属层410和第三层互连金属层430在水平面内的投影相平行。
所述第二互连金属层420的数量为多个，其中，一条第二互连金属层420(即第二互连金属层420a)用于与所述编程晶体管100的漏极连接，另一条第二互连金属层420(即第二互连金属层420b)用于与第一电熔丝110的第二端112连接。
所述第一编程位线BL与所述第一电熔丝110的第二端112连接，当对所述eFuse存储单元50中的第一电熔丝110进行编程时，通过对所述第一编程位线BL加载第一编程电压，从而使编程电流流经所述第一电熔丝110。具体地，与所述第一电熔丝110的第二端112相连接的第二互连金属层420(即第二互连金属层420b)用于作为所述第一编程位线BL。
同理，所述第二编程位线BLR与所述第二电熔丝120的第四端122连接，当对所述eFuse存储单元50中的第二电熔丝120进行编程时，通过对所述第二编程位线BLR加载第二编程电压，从而使编程电流流经所述第二电熔丝120。
具体地，与所述第一电熔丝110的第二端112相连接的第四互连金属层(图未示)用于作为所述第二编程位线BLR。
本实施例中，所述第一编程位线BL和第二编程位线BLR为独立的两根编程位线，从而用于分别控制相对应的第一电熔丝110和第二电熔丝120。
相应的，本发明还提供一种eFuse存储阵列。参考图4，示出了本发明eFuse存储阵列一实施例的电路结构示意图。
所述eFuse存储阵列包括：呈矩阵排列的多个eFuse存储单元60，每个所述eFuse存储单元60包括编程晶体管300、第一电熔丝310、以及一根或多根相并联的第二电熔丝320，所述编程晶体管300的源极接地GND，所述第一电熔丝310具有第一端311以及与所述第一端311相对的第二端312，所述第一电熔丝310的第一端311与所述编程晶体管300的漏极连接，所述第二电熔丝320与所述第一电熔丝310相并联，所述第二电熔丝320具有第三端321以及与所述第三端321相对的第四端322，所述第二电熔丝320的第三端321与所述编程晶体管300的漏极连接；多根字线WL，每一根字线WL与所述矩阵中同一行的所述编程晶体管300的栅极对应连接；多根第一编程位线BL，每一根所述第一编程位线BL与所述矩阵中同一列的所述第一电熔丝310的第二端312对应连接；多根第二编程位线BLR，每一根所述第二编程位线BLR与所述矩阵中同一列的所述第二电熔丝320的第四端322对应连接，且当每个所述eFuse存储单元60中的所述第二电熔丝320的数量为多根时，所述第二编程位线BLR与所述第二电熔丝320一一对应。
在所述eFuse存储阵列中，每一个所述eFuse存储单元60包括第一电熔丝310、以及一根或多根相并联的第二电熔丝320，且所述第二电熔丝320与所述第一电熔丝310相并联，因此，对每一个eFuse存储单元60进行编程时，如果对第一电熔丝310编程失败，仍可以对第二电熔丝320进行编程，也就是说，每一个eFuse存储单元60具有至少两次被编程的机会，从而提高了eFuse存储单元60的良率，这相应提高了eFuse存储阵列的良率。
所述编程晶体管100用于产生控制所述eFuse存储单元60操作状态的编程控制信号，以控制所述eFuse存储单元60的编程状态。
具体地，所述编程晶体管300适于产生控制所述eFuse存储单元60进入编程状态的输入信号。当对所述编程晶体管300的栅极加载有效电位(高电位或低电位有效)时，所述编程晶体管300则导通。
因此，所述编程晶体管300和所述eFuse存储单元60一一对应，即在eFuse存储阵列中，所述编程晶体管300的数量与所述eFuse存储单元60的数量相等。
本实施例中，所述编程晶体管300为NMOS晶体管。在相同尺寸下，与PMOS晶体管相比，NMOS晶体管的饱和电流(Idsat)较大，因此能够产生更大的编程电流，以便实现对第一电熔丝310或第二电熔丝320的熔断，从而提高对eFuse存储单元60的编程效率。
相应的，当对所述编程晶体管300的栅极加载高电位时，所述编程晶体管300则导通。
在其他实施例中，根据实际需求，所述编程晶体管也可以为PMOS晶体管。相应的，当对所述编程晶体管的栅极加载低电位时，所述编程晶体管则导通。相应的，为了使所述编程晶体管能够实现导通，所述编程晶体管的源极接地。
所述字线WL是控制编程操作的信号线，每一根字线WL与所述矩阵中同一行的多个eFuse存储单元60中编程晶体管300的栅极对应连接。每一根字线WL用于控制与其相连的eFuse存储单元60中的编程晶体管300的导通和截止。
具体地，所述eFuse存储阵列包括呈矩阵排列的多个所述eFuse存储单元60，所述字线WL用于确定待编程的eFuse存储单元60在所述阵列中的行地址，还用于开启所述具体地址所对应的eFuse存储单元60的编程晶体管300，从而对待编程的eFuse存储单元60进行编程操作。
所述eFuse存储阵列包括多根独立的字线WL，所述字线WL的数量均与eFuse存储单元60的行数对应，例如，所述eFuse存储阵列具有m行eFuse存储单元60，则所述eFuse存储阵列包括m+1根字线WL，例如，分别为WL0、WL1，……，WLm。。由于所述多根字线WL是独立的，因此对不同行地址的编程晶体管300的控制也是独立的。
所述第一电熔丝310具有第一端311以及与所述第一端311相对的第二端312，所述第一电熔丝310的第一端311与所述编程晶体管300的漏极连接。
本实施例中，所述第一端311和第二端312为所述第一电熔丝310的两个焊盘，所述第一端311为所述第一电熔丝310的阳极，所述第二端312为所述第一电熔丝310的阴极。其中，在所述第一电熔丝310中，所述第一端311和第二端312之间的部分通常称为熔断体。
当所述第一电熔丝310进入编程状态时，经所述编程晶体管300流入所述第一电熔丝310的编程电流会破坏(即熔断)熔断体，从而改变所述第一电熔丝310的电阻。
所述第二电熔丝320与所述第一电熔丝310相并联，所述第二电熔丝320作为所述第一电熔丝310的冗余电熔丝。
本实施例中，所述第二电熔丝320和第一电熔丝310的材料、结构以及尺寸均相同。
所述第二电熔丝320的第三端321与所述编程晶体管300的漏极连接，因此，当对所述第二电熔丝320进行编程时，编程电流依次流经所述第二电熔丝320和编程晶体管300到达所述编程晶体管300源极处的地端。
相并联的第二电熔丝320的数量越多，所述eFuse存储单元60被编程的机会也越多。但是，当第二电熔丝320的数量为多根时，由于所述多根第二电熔丝320堆叠设置，相并联的第二电熔丝320的数量越多，相应会导致eFuse IP(intellectual property)核的厚度过大。为此，本实施例中，在每一个所述eFuse存储单元60中，所述第二电熔丝320的数量为一根，即所述eFuse存储单元60包括一根第一电熔丝310和一根第二电熔丝320，以便于所述eFuse存储阵列对应的外围电路的设计，从而避免eFuse IP核的厚度过大。
对所述第二电熔丝320的描述，可参考第一电熔丝310的相关描述，在此不再赘述。
本实施例中，所述第一电熔丝310和第二电熔丝320的材料均为金属材料，即所述第一电熔丝310和第二电熔丝320均为金属电熔丝。
金属电熔丝具有较低的初始电阻。其中，当金属电熔丝未被编程时，所述金属电熔丝的电阻值很小，例如为5Ω至200Ω；而当较大的编程电流经过所述金属电熔丝，并使其被熔断后，所述金属电熔丝的电阻值倍增，例如为1KΩ至100KΩ。在eFuse存储阵列中，被熔断的金属电熔丝将永久的保持断开状态，而未被熔断的金属电熔丝则依然为导通状态。
因此，通过判断金属电熔丝是否被熔断来得知eFuse存储阵列内部存储的数据。其中，通常可以使用电存储器领域通用的读取电路来读取所述金属电熔丝的状态(即所述金属电熔丝是否被编程)。
而且，通过采用金属电熔丝，能够利用后段(back end of line，BEOL)制程形成所述第一电熔丝310和第二电熔丝320，易于使所述第一电熔丝310和第二电熔丝320呈堆叠状态，这有利于防止eFuse存储单元60的平面尺寸过大，例如，与具有单根电熔丝的eFuse存储单元相比，本实施例所述eFuse存储单元60在水平面内的尺寸不变，从而使得eFuse存储阵列在芯片中所占据的面积不变。
此外，通过选用金属电熔丝，以提高金属电熔丝的形成工艺与CMOS制造工艺的兼容性，不增加额外的工艺步骤和工艺成本。
具体地，所述金属材料为铜。铜的初始电阻值很小，且通过选用铜，使金属电熔丝的形成工艺与后段制程相兼容。
本实施例中，所述第一电熔丝310和第二电熔丝320为沿堆叠方向上相隔离的两层互连金属层，从而使得第一电熔丝310和第二电熔丝320相并联，同时，在保证每一个eFuse存储单元60具有两次编程机会的情况下，使得eFuse存储单元60在水平面内的尺寸不变，从而使得eFuse存储阵列在芯片中所占据的面积不变。
本实施例中，所述两层互连金属层在水平面内的投影相平行。
所述第一电熔丝310和第二电熔丝320为沿堆叠方向上相隔离的两层互连金属层，即所述第一电熔丝310和第二电熔丝320为不同层的互连金属层，因此，通过使所述两层互连金属层在水平面内的投影相平行，易于使所述第一电熔丝310的第一端311以及所述第二电熔丝320的第三端321均与所述编程晶体管300的漏极连接，这降低了电路设计的复杂度，且能够避免eFuse存储单元60在水平面内的尺寸变大。
在电路设计中，相邻两层互连金属层在水平面内的投影垂直相交，而奇数层互连金属层在水平面内的投影相平行，偶数层互连金属层在水平面内的投影也相平行。因此，本实施例中，所述第一电熔丝310和第二电熔丝320所对应的互连金属层均为奇数层互连金属层或者均为偶数层互连金属层。
本实施例中，所述第一电熔丝310和第二电熔丝320中的任一根为第一层互连金属层至第四层互连金属层中的一层。
在后段制程中，金属互连结构通常包括多层堆叠的互连金属层，通过使所述第一电熔丝310和第二电熔丝320中的任一根为第一层互连金属层至第四层互连金属层中的一层，以便于所述eFuse存储阵列对应的外围电路的设计，例如，利用位于所述第四层互连金属层上方的其他互连金属层来设计外围电路，从而避免eFuse IP(intellectualproperty)核的厚度过大。
而且，第一层互连金属层至第四层互连金属层均为层间互连金属层(intermetal)，第一层互连金属层至第四层互连金属层的形成工艺相同，从而降低半导体制造的工艺难度。
此外，与最顶层互连金属层(top metal)相比，第一层互连金属层至第四层互连金属层均为层间互连金属层，层间互连金属层的厚度通常不会太大，从而避免因互连金属层的厚度过大而导致第一电熔丝310或第二电熔丝320无法熔断的问题。
因此，本实施例中，所述第一电熔丝310和第二电熔丝320中的任一根为第一层互连金属层，另一根为第三层互连金属层，或者，所述第一电熔丝310和第二电熔丝320中的任一根为第二层互连金属层，另一根为第四层互连金属层。
作为一种示例，所述第一电熔丝310所对应的互连金属层位于所述第二电熔丝320所对应的互连金属层的下方。其他实施例中，所述第一电熔丝所对应的互连金属层位于所述第二电熔丝所对应的互连金属层的上方。
每一根所述第一编程位线BL与所述矩阵中同一列的多个eFuse存储单元60中的第一电熔丝310的第二端312对应连接，当对所述eFuse存储单元60中的第一电熔丝310进行编程时，通过对所述第一编程位线BL加载第一编程电压，从而使编程电流流经所述第一电熔丝310。
具体地，所述eFuse存储阵列包括呈矩阵排列的多个所述eFuse存储单元60，所述第一编程位线BL用于确定待编程的eFuse存储单元60在所述阵列中的列地址，从而对待编程的eFuse存储单元60进行编程操作。
所述eFuse存储阵列包括多根独立的第一编程位线BL，所述第一编程位线BL的数量均与eFuse存储单元60的列数对应，例如，所述eFuse存储阵列具有n列eFuse存储单元60，则所述eFuse存储阵列包括n根第一编程位线BL。每一列第一编程位线BL连接其所在列的多个eFuse存储单元60中的第一电熔丝310的第二端312。由于所述多根第一编程位线BL是独立的，因此对不同列地址的第一电熔丝310的控制也是独立的。
同理，每一根所述第二编程位线BLR与所述矩阵中同一列的多个eFuse存储单元60中的第二电熔丝320的第四端322对应连接，且当每个所述eFuse存储单元60中的所述第二电熔丝320的数量为多根时，所述第二编程位线BLR与所述第二电熔丝一一对应。当对所述eFuse存储单元60中的第二电熔丝320进行编程时，通过对所述第二编程位线BLR加载第二编程电压，从而使编程电流流经相对应的所述第二电熔丝320。
本实施例中，每个所述eFuse存储单元60中的第二电熔丝320的数量为一根，因此，所述eFuse存储阵列包括多根独立的第二编程位线BLR，所述第二编程位线BLR的数量与eFuse存储单元60的列数对应，例如，所述eFuse存储阵列具有n列eFuse存储单元60，则所述eFuse存储阵列包括n根第二编程位线BLR。每一列第二编程位线BLR连接其所在列的多个eFuse存储单元60中的第二电熔丝320的第二端322。由于所述多根第二编程位线BLR是独立的，因此对不同列地址的第二电熔丝320的控制也是独立的。
而且，本实施例中，在每一列的多个eFuse存储单元60中，所述第一编程位线BL和第二编程位线BLR为独立的两根编程位线，从而用于分别控制相对应的第一电熔丝310和第二电熔丝320。
相应的，本发明还提供一种前述eFuse存储阵列的使用方法。参考图5，示出了本发明eFuse存储阵列的使用方法一实施例的示意图。
为了便于图示，本实施例仅示意出了eFuse存储阵列中的一个eFuse存储单元。
参考图5，所述eFuse存储阵列的使用方法包括：对所述多根字线WL中的任一根加载开启电压，使所述编程晶体管100导通；对任一个所述eFuse存储单元60(如图4所示)对应的第一编程位线BL加载第一编程电压Vpp。
本实施例中，所述编程晶体管100为NMOS晶体管，因此，将字线WL接高电平，从而使所述编程晶体管100导通。
其中，每一根字线WL与所述矩阵中同一行的多个eFuse存储单元60中编程晶体管300的栅极对应连接，因此，将任一根字线WL接高电平后，所述eFuse存储阵列中共用同一根字线WL的编程晶体管100均导通。
所述第一编程位线BL用于确定待编程的eFuse存储单元60在所述阵列中的列地址，从而对所述eFuse存储阵列中共用同一根第一编程位线BL的第一电熔丝310加载所述第一编程电压Vpp。
因此，通过所述字线WL和第一编程位线BL，从而确定了待编程的eFuse存储单元60在所述阵列中的具体地址，从而对被选中的eFuse存储单元60中的第一电熔丝310进行编程，而被选中的eFuse存储单元60中的第二电熔丝320以及剩余eFuse存储单元60处于非编程状态。
其中，在编程操作时，所述编程晶体管300导通，并对所述第一编程位线BL加载第一编程电压Vpp。编程电流从第一电熔丝310的第二端312开始流过所述第一电熔丝310和编程晶体管300到达所述编程晶体管300源极处的地端。因此，当所述第一电熔丝310被成功编程后，所述第一电熔丝310具有高电阻值。
继续参考图5，所述eFuse存储阵列的使用方法还包括：对所述多根字线WL中的任一根加载开启电压，并对任一个所述eFuse存储单元60对应的第一编程位线BL加载第一编程电压后，判断所述第一电熔丝310是否被编程。
判断所述第一电熔丝310是否被编程，即为判断所述第一电熔丝310是否熔断。
作为一种示例，所述eFuse存储阵列集成于eFuse系统中，eFuse系统主要包括所述eFuse存储阵列以及外围电路，且在用于实现读取操作的外围电路中设有参考电阻200。
在读取操作中，所述编程晶体管300截止，因此，所述编程晶体管300与第一电熔丝310断开。读取电流Isense同时流过参考电阻200和第一电熔丝310，并分别产生压降。因此，所述参考电阻200和第一电熔丝310之间具有电压差△V。
如果第一电熔丝310被成功编程(即第一电熔丝310发生熔断)，则所述第一电熔丝310的高阻抗状态会导致第一电熔丝310所对应的压降较大。
因此，判断所述电压差△V是否大于或等于电压差阈值，以判断所述第一电熔丝310是否被编程。
当所述电压差△V大于或等于电压差阈值时，则表示第一电熔丝310被成功编程，即完成对相应所述eFuse存储单元60的编程操作。
当所述电压差△V小于电压差阈值时，则表示所述第一电熔丝310未被编程。
因此，继续参考图5，当所述第一电熔丝310未被编程时，所述eFuse存储阵列的使用方法还包括：对同一个所述eFuse存储单元60中的第二编程位线BLR依次加载第二编程电压VppR；对所述第二编程位线BLR加载第二编程电压VppR后，判断相对应的所述第二电熔丝320是否被编程。
同理，在读取操作中，读取电流Isense同时流过参考电阻200和第二电熔丝320，并分别产生压降。因此，所述参考电阻200和第二电熔丝320之间具有电压差△VR。
如果第二电熔丝320被成功编程(即第二电熔丝320发生熔断)，则所述第二电熔丝320的高阻抗状态会导致第二电熔丝320所对应的压降较大。
因此，判断所述电压差△VR是否大于或等于电压差阈值，以判断所述第二电熔丝320是否被编程。
当所述电压差△VR大于或等于电压差阈值时，则表示第二电熔丝320被成功编程，即完成对相应所述eFuse存储单元60的编程操作。当所述电压差△VR小于电压差阈值时，则表示所述第二电熔丝320未被编程。
本实施例中，每一个eFuse存储单元60具有一根第二电熔丝320，因此，每一个eFuse存储单元60具有两次被编程的机会，从而提高了eFuse存储单元的良率。
需要说明的是，在其他实施例中，当每一个eFuse存储单元具有多根相并联的第二电熔丝时，则对同一个所述eFuse存储单元对应的所述第二编程位线依次进行编程操作，直至其中一根第二电熔丝未被编程。相应的，每一个eFuse存储单元具有多于两次的被编程的机会。
还需要说明的是，对所述第二电熔丝320的编程操作的描述，可参考第一电熔丝310的相关描述，在此不再赘述。
相应的，本发明还提供一种前述eFuse存储阵列的使用方法。参考图6，示出了本发明eFuse存储阵列的使用方法另一实施例的示意图。
本实施例与前述实施例的不同之处，不再赘述。本实施例与前述实施例的不同之处在于：同时对任一个eFuse存储单元60(如图4所示)中的第一电熔丝310和第二电熔丝320进行编程操作和读取操作，从而提高eFuse存储阵列的使用效率。
具体地，参考图6，所述eFuse存储阵列的使用方法包括：对所述多根字线WL中的任一根加载开启电压，使所述编程晶体管300导通；同时对任一个所述eFuse存储单元60对应的第一编程位线BL和第二编程位线BLR分别加载第一编程电压Vpp和第二编程电压VppR。
对所述多根字线WL中的任一根加载开启电压，并同时对任一个所述eFuse存储单元60对应的第一编程位线BL和第二编程位线BLR分别加载第一编程电压Vpp和第二编程电压VppR，从而同时对第一电熔丝310和第二电熔丝320进行编程操作。
对所述编程操作的具体描述，可参考前述实施例中的相应描述，在此不再赘述。
继续参考图6，所述eFuse存储阵列的使用方法还包括：对所述多根字线WL中的任一根加载开启电压，并同时对任一个所述eFuse存储单元60对应的第一编程位线BL和第二编程位线BLR分别加载第一编程电压Vpp和第二编程电压VppR后，同时对所述第一电熔丝310和第二电熔丝320进行读取操作，以同时判断所述第一电熔丝310和第二电熔丝320是否被编程。
在读取操作中，读取电流Isense同时流过参考电阻200、第二电熔丝320和第一电熔丝310，并分别产生压降。因此，所述参考电阻200和第一电熔丝310之间具有电压差△V，所述参考电阻200和第二电熔丝320之间具有电压差△VR。
只要检测出所述电压差△V和电压差△VR中的任一个大于或等于电压差阈值，即可表示完成对相应所述eFuse存储单元60的编程操作。
当所述电压差△V和电压差△VR均小于电压差阈值时，则表示所对应的eFuse存储单元60未被编程。
相应的，本发明还提供一种eFuse系统，所述eFuse系统包括本发明实施例所述的eFuse存储阵列。
所述eFuse存储阵列包括呈矩阵排列的多个eFuse存储单元，且每一个eFuse存储单元具有至少两次被编程的机会，从而提高了eFuse存储单元的良率，这相应提高了eFuse系统的良率。
其中，所述eFuse系统还包括外围电路，用于实现对eFuse存储单元的编程操作或读取操作。
虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (19)

1.一种eFuse存储单元，其特征在于，包括：
编程晶体管，所述编程晶体管的源极接地；
第一电熔丝，所述第一电熔丝具有第一端以及与所述第一端相对的第二端，所述第一电熔丝的第一端与所述编程晶体管的漏极连接；
一根或多根相并联的第二电熔丝，所述第二电熔丝与所述第一电熔丝相并联，所述第二电熔丝具有第三端以及与所述第三端相对的第四端，所述第二电熔丝的第三端与所述编程晶体管的漏极连接；
字线，与所述编程晶体管的栅极连接；
第一编程位线，与所述第一电熔丝的第二端连接；
一根或多根第二编程位线，所述第二编程位线与所述第二电熔丝一一对应，且所述第二编程位线与相对应的所述第二电熔丝的第四端连接。
2.如权利要求1所述的eFuse存储单元，其特征在于，所述编程晶体管为NMOS晶体管。
3.如权利要求1所述的eFuse存储单元，其特征在于，所述第一电熔丝和第二电熔丝的材料均为金属材料。
4.如权利要求1所述的eFuse存储单元，其特征在于，所述第二电熔丝的数量为一根。
5.如权利要求4所述的eFuse存储单元，其特征在于，所述第一电熔丝和所述第二电熔丝为沿堆叠方向上相隔离的两层互连金属层。
6.如权利要求5所述的eFuse存储单元，其特征在于，所述两层互连金属层在水平面内的投影相平行。
7.如权利要求5所述的eFuse存储单元，其特征在于，所述第一电熔丝和所述第二电熔丝中的任一根为第一层互连金属层至第四层互连金属层中的一层。
8.如权利要求6所述的eFuse存储单元，其特征在于，所述第一电熔丝和第二电熔丝中的任一根为第一层互连金属层，另一根为第三层互连金属层；
或者，所述第一电熔丝和第二电熔丝中的任一根为第二层互连金属层，另一根为第四层互连金属层。
9.一种eFuse存储阵列，其特征在于，包括：
呈矩阵排列的多个eFuse存储单元，每个所述eFuse存储单元包括编程晶体管、第一电熔丝、以及一根或多根相并联的第二电熔丝，所述编程晶体管的源极接地，所述第一电熔丝具有第一端以及与所述第一端相对的第二端，所述第一电熔丝的第一端与所述编程晶体管的漏极连接，所述第二电熔丝与所述第一电熔丝相并联，所述第二电熔丝具有第三端以及与所述第三端相对的第四端，所述第二电熔丝的第三端与所述编程晶体管的漏极连接；
多根字线，每一根字线与所述矩阵中同一行的所述编程晶体管的栅极对应连接；
多根第一编程位线，每一根所述第一编程位线与所述矩阵中同一列的所述第一电熔丝的第二端对应连接；
多根第二编程位线，每一根所述第二编程位线与所述矩阵中同一列的所述第二电熔丝的第四端对应连接，且当每个所述eFuse存储单元中的所述第二电熔丝的数量为多根时，所述第二编程位线与所述第二电熔丝一一对应。
10.如权利要求9所述的eFuse存储阵列，其特征在于，所述编程晶体管为NMOS晶体管。
11.如权利要求9所述的eFuse存储阵列，其特征在于，所述第一电熔丝和第二电熔丝的材料均为金属材料。
12.如权利要求9所述的eFuse存储阵列，其特征在于，在每个所述eFuse存储单元中，所述第二电熔丝的数量为一根。
13.如权利要求12所述的eFuse存储阵列，其特征在于，所述第一电熔丝和所述第二电熔丝为沿堆叠方向上相隔离的两层互连金属层。
14.如权利要求13所述的eFuse存储阵列，其特征在于，所述两层互连金属层在水平面内的投影相平行。
15.如权利要求13所述的eFuse存储阵列，其特征在于，所述第一电熔丝和所述第二电熔丝中的任一根为第一层互连金属层至第四层互连金属层中的一层。
16.如权利要求14所述的eFuse存储阵列，其特征在于，所述第一电熔丝和第二电熔丝中的任一根为第一层互连金属层，另一根为第三层互连金属层；
或者，所述第一电熔丝和第二电熔丝中的任一根为第二层互连金属层，另一根为第四层互连金属层。
17.一种如权利要求9至16中任一项所述的eFuse存储阵列的使用方法，其特征在于，包括：
对所述多根字线中的任一根加载开启电压，使所述编程晶体管导通；
对任一个所述eFuse存储单元对应的所述第一编程位线加载第一编程电压；
对所述多根字线中的任一根加载开启电压，并对任一个所述eFuse存储单元对应的所述第一编程位线加载第一编程电压后，判断所述第一电熔丝是否被编程；
当所述第一电熔丝被编程时，完成对相应所述eFuse存储单元的编程操作；
当所述第一电熔丝未被编程时，对同一个所述eFuse存储单元对应的所述第二编程位线依次加载第二编程电压；
对同一个所述eFuse存储单元对应的所述第二编程位线依次加载第二编程电压后，判断相对应的所述第二电熔丝是否被编程。
18.一种如权利要求9至16中任一项所述的eFuse存储阵列的使用方法，其特征在于，包括：
对所述多根字线中的任一根加载开启电压，使所述编程晶体管导通；
同时对任一个所述eFuse存储单元对应的所述第一编程位线和第二编程位线分别加载第二编程电压和第一编程电压；
对所述多根字线中的任一根加载开启电压，并同时对任一个所述eFuse存储单元对应的所述第一编程位线和第二编程位线分别加载第二编程电压和第一编程电压后，同时判断所述第一电熔丝和第二电熔丝是否被编程；
当所述第一电熔丝和第二电熔丝中的至少一根被编程时，完成对相应所述eFuse存储单元的编程操作。
19.一种eFuse系统，其特征在于，包括如权利要求9至16中任一项所述的eFuse存储阵列。
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