TW202101676A - 多熔絲記憶體單元電路 - Google Patents

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Abstract

一種多熔絲記憶體單元，包括：第一熔絲元件，電耦合至第一電晶體，此第一電晶體的閘極電耦合至第一選擇信號；第二熔絲元件，電耦合至第二電晶體，此第二電晶體的閘極電耦合至第二選擇信號，此第一電晶體和此第二電晶體均接地；以及編程電晶體，耦合至第一熔絲元件和第二熔絲元件，其中此編程電晶體的閘極電耦合至編程信號。

Description

多熔絲記憶體單元電路
本揭示是關於一種記憶體，特別是包含多熔絲單元的記憶體電路。
記憶體元件包括記憶體單元，此記憶體單元可操作以在其中儲存資料的位元，亦即「1」或「0」。記憶體單元（例如，唯讀記憶體(ROM)單元）可包括熔絲單元(fuse unit)，此熔絲單元包含熔絲(fuse)。在一個實例中，當熔絲被熔斷或被編程時，將例如「1」的位元儲存在記憶體單元中。否則，亦即當熔絲保持完整或未被編程時，將例如「0」的位元儲存在記憶體單元中。
本揭示案之實施例是關於一種多熔絲記憶體單元電路，包括第一熔絲元件、一第二熔絲元件以及一編程電晶體。第一熔絲元件電耦合至第一電晶體。第一電晶體的閘極電耦合至第一選擇信號。第二熔絲元件電耦合至第二電晶體。第二電晶體的閘極電耦合至第二選擇信號。第一電晶體及第二電晶體均耦合至接地電壓。編程電晶體電耦合至第一熔絲元件及第二熔絲元件。編程電晶體的閘極電耦合至編程信號。
以下揭露內容提供了用於實施所提供標的的不同特徵的許多不同實施例或實例。以下描述了部件和佈置的特定實例以簡化本揭露內容。當然，此等僅僅是實例，而並且意欲為限制性的。例如，在以下描述中在第二特徵上方或之上形成第一特徵可以包括第一特徵和第二特徵形成為直接接觸的實施例，並且亦可以包括可以在第一特徵與第二特徵之間形成額外特徵，使得第一特徵和第二特徵可以不直接接觸的實施例。另外，本揭露可以在各種實例中重複參考數字及/或字母。此重複是為了簡單和清楚的目的，並且本身並不表示所論述的各種實施例及/或配置之間的關係。
此外，在此可以使用空間相對術語，諸如「下方」、「以下」、「下部」、「上方」、「上部」等來簡化描述，以描述如圖中所示的一個元件或特徵與另一元件或特徵的關係。除了圖中所示的取向之外，空間相對術語意欲包括使用或操作中的裝置/元件的不同取向。設備可以以其他方式取向(旋轉90度或在其他方向上)，並且可以類似地相應解釋在此使用的空間相對描述詞。
第1A圖是圖示根據示例性實施例的具有多熔絲(multi-fuse)記憶體單元的記憶體元件100的示意圖。根據一些實施例，記憶體元件100包括記憶體單元陣列110，此記憶體單元陣列110更包括複數個多熔絲記憶體單元，例如111、112和113。多熔絲記憶體單元111、112、113中的每一者被配置為儲存記憶體的位元（例如，「1」位元或「0」位元），並且每個多熔絲記憶體單元包括一個以上的熔絲。將編程電壓饋送到記憶體單元陣列110中，以選擇性地熔斷熔絲（例如，施加足夠高的電壓以便熔化或以其他方式損壞熔絲，以創建開路(open circuit)），以對記憶體單元進行編程。實施多個單元選擇控制信號，以進行記憶體單元陣列單元選擇。單元選擇控制信號可用於選擇命令所標靶的單獨多熔絲記憶體單元111、112、113，並且在一些實施例中，單元選擇信號可用於創建經由單獨記憶體單元111、112、113的導電路徑（如本文進一步所述），以促進資料讀取或寫入（編程）操作。感測放大器120連接到記憶體單元陣列110。下面將論述關於多熔絲記憶體單元的更多細節。
第1B圖是圖示根據示例性實施例的具有雙熔絲的記憶體元件的示意圖。根據一些實施例，第1A圖中論述的多熔絲記憶體單元中的一者或多者亦包括連接到第一電晶體1303的第一熔絲元件1301和連接到第二電晶體1304的第二熔絲元件1302。第一電晶體1303和第二電晶體1304兩者的閘極分別連接到第一字元線WL1和第二字元線WL2（例如，源自記憶體單元外部或記憶體單元內部的單元選擇信號）。電晶體1303和1304均接地。根據一些實施例，此兩個熔絲元件1301和1302形成一個位元。根據一些實施例，編程電壓線經由電晶體181連接到表示具有兩個熔絲元件1301和1302的一個位元的記憶體單元。根據一些實施例，感測放大器模組(SA) 182連接在第二熔絲元件1302與第二電晶體1304之間。第一熔絲元件1301和第二熔絲元件1302可以皆為金屬熔絲，可以皆為多晶矽熔絲，或者可以是一個多晶矽熔絲和一個金屬熔絲。
儘管記憶體單元中的單獨熔絲可能會被意外地熔斷（例如，藉由靜電放電），從而導致將意謂「0」位元的位元讀出為「1」（例如，基於由意外熔斷的熔絲引起的開路），但是單個單元中的多個熔絲不太可能被意外熔斷。在正常操作條件下，當第一熔絲元件1301和第二熔絲元件1302均被熔斷時，位元單元代表「1」值。可以藉由量測起源自感測放大器182經由熔絲元件1301、1302到達電晶體1303的電流來辨別單元的「1」狀態，其中由於熔絲元件1301、1302被熔斷將觀察到最小電流。當第一熔絲元件1301和第二熔絲元件1302均完好時，位元單元代表「0」值。單元的「0」狀態可以藉由量測起源自感測放大器182經由熔絲元件1301、1302到達電晶體1303的電流來辨別，其中將觀察到經由完整熔絲元件1301、1302的明顯較大的電流。
第1C圖是圖示根據示例性實施例對具有雙熔絲的記憶體元件進行編程的示意圖。根據一些實施例，在第一操作模式或編程模式下，如藉由分別穿過熔絲元件1301和1302的路徑1910和1920所示，控制多熔絲記憶體單元，以對兩個熔絲元件1301和1302進行編程。特別地，編程電晶體181控制將編程電壓施加到第一熔絲元件1301和第二熔絲元件1302。編程電壓是高到足以在熔絲元件1301暴露於編程電壓時熔斷熔絲元件的電壓。需注意，此編程電壓通常比在讀取操作期間如上所述由感測放大器182施加的讀電壓顯著更高（例如，1.25倍、兩倍）。在編程模式下，多熔絲記憶體電路被配置為分別對第一熔絲元件1301和第二熔絲元件1302進行編程。在編程之前，第一熔絲元件1301和第二熔絲元件1302都處於完整狀態。
當位元單元將被編程為「1」位元值時，熔絲元件1301、1302都將被熔斷。為了熔斷第一熔絲元件1301，向編程電晶體181施加低電壓，在WL1處向第一電晶體1303施加高電壓，並且在WL2處向第二電晶體1304施加低電壓，以產生從編程電壓經由第一熔絲元件1301至接地的導電路徑1910，從而熔斷第一熔絲元件1301。類似地，為了熔斷第二熔絲元件1302，向編程電晶體181施加低電壓，在WL2處向第二電晶體1304施加高電壓，並且在WL1處向第一電晶體1303施加低電壓，以產生從編程電壓經由第二熔絲元件1302至接地的導電路徑1920，從而熔斷第二熔絲元件1302。
相比之下，當將位元單元編程為「0」位元值時，第一熔絲元件1301和第二熔絲元件1302從不暴露於編程電壓（例如，藉由當編程電晶體181導通時不在編程電晶體181處施加低電壓或不在WL1或WL2處施加高電壓），使得第一熔絲元件1301和第二熔絲元件保持完整。
第1D圖是圖示根據示例性實施例的具有雙熔絲的記憶體元件的讀取操作的示意圖。根據一些實施例，在第二操作模式或讀取模式下，遵循讀取路徑1930，此讀取路徑1930從感測放大器182開始，運行經由第二熔絲元件1302和第一熔絲元件1301並且經由第一電晶體1303至接地。特別地，在WL2處向第二電晶體1304施加低電壓以關斷第二電晶體1304，並且在WL1處向第一電晶體1303施加高電壓以導通第一電晶體1303，以便創建讀取路徑1930。（在此讀取操作期間，經由高電壓將編程電晶體181關斷。）感測放大器182在讀取路徑1930的起始處產生電壓，並且感測汲取的電流量。若第一熔絲元件1301或第二熔絲元件1302被完全熔斷，則在讀取路徑1930上將存在開路並且零電流或幾乎沒有電流將流過並被感測到，從而指示「1」位元。若第一熔絲元件1301和第二熔絲元件1302是完整的，則電流將流動並被感測到，從而指示「0」位元。若第一熔絲元件1301和第二熔絲元件1302中的一者或兩者被部分地熔斷，則較少量的電流將流動並被偵測到。若偵測到的電流量大於閾值量，則感測到「1」值。若電流量小於閾值量，則感測到「0」值，如本文進一步所述。在讀取路徑1930中，讀取路徑1930上的總熔絲電阻為Rfuse =Rfuse1 +Rfuse2 ，因為熔絲元件1301和1302是串聯連接的。
第2A圖是圖示根據示例性實施例的記憶體元件的操作的示意圖。根據一些實施例，電路2000包括感測放大器(SA) 2010、偏壓模組(BIAS) 2020、YMUX模組2030、YPASS模組2040，以及具有分別連接到電晶體1303和1304的兩個熔絲元件1301和1302的一個位元，如上面的第1B圖所示。根據一些實施例，SA模組2010包括兩個電晶體2011和2012，此兩個電晶體2011和2012的閘極連接在一起。兩個電晶體2011和2012均連接到VDDHD。根據一些實施例，BIAS模組2020包括串聯連接的電晶體2021、參考電阻器2022和另一個電晶體2023。電晶體2023是接地的。根據一些實施例，YMUX模組2030包括電晶體2031，此電晶體2031的閘極連接到BL，並且電晶體2031連接到第二熔絲元件1302。根據一些實施例，YPASS模組2040包括電晶體2041，此電晶體2041的閘極連接到BL。電晶體2041連接到具有兩個熔絲元件1301和1302的一個位元。電晶體2041亦連接到編程電壓VDDQ（例如，高於VDDHD的電壓）。
第2B圖是圖示根據示例性實施例的記憶體元件的讀取操作的示意圖。根據一些實施例，讀取路徑2100從SA模組2010開始，隨後到達YMUX模組2030，隨後穿過第二熔絲元件1302，隨後穿過第一熔絲元件1301。如上面在第1D圖中所論述，讀取路徑2100上的總熔絲電阻為Rfuse =Rfuse1 +Rfuse2 ，因為熔絲元件1301和1302是串聯連接的。特別地，在讀取操作期間，將BL設置為高，從而導通YMUX模組2030和電晶體2031並關斷YPASS模組的編程電晶體2041。在WL2處提供低信號，以關斷電晶體1303，並且在WL1處提供高信號，以導通電晶體1304，從而提供從SA 2010經由YMUX模組2030、第一熔絲元件1301和第二熔絲元件1302以及第二電晶體1304的讀取路徑2100。感測放大器2010將讀取路徑所汲取的電流與BIAS模組2020所汲取的閾值參考電流進行比較。若讀取路徑所汲取的電流量大於閾值參考電流（例如，因為第一熔絲元件1301和第二熔絲元件1302是完整的或大致上完整的），則SA 2010會感測到「0」值。若在讀取路徑2100處感測到的電流量小於閾值參考電流（例如，因為第一熔絲元件1301和第二熔絲元件1302中的一者或兩者被熔斷或大致上熔斷），則SA 2010感測到「1」值。根據一些實施例，在按照讀取路徑2100的讀取模式下，WL1＝H，WL2＝L，並且BL＝H。
第2C圖是圖示根據示例性實施例的記憶體元件的寫入操作的示意圖。根據一些實施例，第一編程路徑2210從VDDQ（亦即，當施加到熔絲元件，足夠高以熔斷熔絲元件的電壓）到達YPASS模組2040，隨後經由第一熔絲元件1301和電晶體1304。根據一些實施例，第二編程路徑2220從VDDQ到達YPASS模組2040，隨後經由第二熔絲元件1302和電晶體1303。
根據一些實施例，在藉由熔斷兩個熔絲元件1301、1302來編程「1」位元的兩步編程模式的第一步驟(PGM1)中，按照編程路徑2210將編程電壓VDDQ施加到第一熔絲元件1301，WL1=H（高），WL2=L（低），並且BL= L；在第二步驟（PGM2）中，按照編程路徑2220將編程電壓VDDQ施加到第二熔絲元件1302，WL1=L，WL2=H，並且BL=L。根據一些實施例，當位元單元是「0」位元時，Rfuse =2*Rvirgin bit ；當位元單元是「1」位元時，Rfuse =2*RPGM bit 。
第3圖是圖示根據示例性實施例的雙熔絲電路的佈局實施方式的圖。根據一些實施例，第一熔絲元件和第二熔絲元件分別在M4層和M2層中實施。如第3圖所示，M0、M1、…、M6層是金屬層。VD、V0、V1、…、V5層夾在此等金屬層內。M6層分別連接到VDDQ和VDDQI。根據一些實施例，第一熔絲元件(Fuse1) 301被實施在M4層中，並且第二熔絲元件(Fuse2) 302被實施在M2層中，如左側的剖視圖中所示。3100和3200是與左剖視圖相對應的佈局的俯視圖。根據一些實施例，佈局3110和3210是PGM，並且第一熔絲元件301和第二熔絲元件302被相應地標記。
儘管先前的實例已經說明了多熔絲記憶體單元利用兩個熔絲，此兩個熔絲被單獨編程並隨後並行讀取，但是在記憶體單元中可以利用其他數量的熔絲。第4圖是圖示根據示例性實施例的具有三熔絲的記憶體元件的示意圖其中其他實例可包括甚至更多的熔絲（Nfuse ≥2）。根據一些實施例，具有三熔絲的記憶體元件類似於上面論述的第1B圖中所示的具有雙熔絲的記憶體元件。不同之處在於多熔絲記憶體單元430包括三個熔絲元件4301、4302和4303，以及分別對應的字元線電晶體4304、4305和4306。根據一些實施例，所有的這三個字元線電晶體4304、4305和4306均接地。在「1」值的編程期間，熔絲元件4301、4302和4303中的每一者被熔斷。特別地，編程電晶體481被經由低電壓導通，從而允許編程電壓到達熔絲元件4301、4302、4303的頂部節點。分別向WL1、WL2和WL3中的每一者提供高信號，以將相應的熔絲元件4301、4302、4303中的每一者暴露於編程電壓以熔斷熔絲。在讀取操作期間，編程電晶體481被關斷。將低值施加到WL2、WL3，以將那些相關的電晶體關斷，並且在WL1處施加高電壓以將電晶體4304導通。此創建了從SA 482經由三個熔絲元件4301、4302、4303並經由電晶體4304至接地的讀取路徑。感測放大器482將電壓施加到讀取路徑並感測汲取的電流量。若汲取的電流量小於閾值，則感測到「1」位元。若汲取的電流量大於閾值量，則感測到「0」。
第5圖是圖示根據示例性實施例的操作多熔絲記憶體單元的方法的流程圖。儘管參照上述結構描述了第5圖，但是應當理解的是，此方法也適用於許多其他結構。根據一些實施例，操作多熔絲記憶體單元的方法包括步驟5100、5200、5300、5400和5500。操作多熔絲記憶體單元的方法的第一步驟是5100，用編程電晶體和第一選擇電晶體對第一熔絲進行編程，以向第一熔絲施加編程電壓。第二步驟5200是用編程電晶體和第二選擇電晶體對第二熔絲進行編程，以向第二熔絲施加編程電壓。第三步驟5300是操作第一選擇電晶體和第二選擇電晶體，以創建讀取路徑，此讀取路徑從感測放大器開始，並經由第二熔絲、第一熔絲和第一選擇電晶體。第四步驟5400是在讀取路徑的開始處產生電壓。第五步驟是5500：感測經由讀取路徑的電流，以決定記憶體單元的狀態。
根據一些實施例，揭示了一種多熔絲單元電路。該多熔絲單元電路包括：第一熔絲元件，該第一熔絲元件電耦合至第一電晶體，其中該第一電晶體的閘極電耦合至第一選擇信號；第二熔絲元件，該第二熔絲元件電耦合至第二電晶體，該第二電晶體的閘極電耦合至第二選擇信號，該第一電晶體和該第二電晶體均耦接至接地電壓；以及編程電晶體，該編程電晶體電耦合至第一熔絲元件和第二熔絲元件，該編程電晶體的閘極電耦合至編程信號。根據一些實施例，讀取路徑穿過第一熔絲元件、第二熔絲元件和第一電晶體。根據一些實施例，第一編程路徑穿過編程電晶體、第一熔絲元件和第一電晶體。根據一些實施例，第二編程路徑穿過編程電晶體、第二熔絲元件和第二電晶體。根據一些實施例，第一熔絲元件和第二熔絲元件是金屬熔絲或多晶矽熔絲。根據一些實施例，第一熔絲元件和第二熔絲元件是在同一金屬層中實施的。根據一些實施例，第一熔絲元件和第二熔絲元件是在不同的金屬層中實施的。根據一些實施例，第一熔絲元件是在M4層中實施的，並且第二熔絲元件是在M2層中實施的。根據一些實施例，該多熔絲單元電路更包括：第三熔絲元件，該第三熔絲元件電耦合至第三電晶體，該第三電晶體的閘極電耦合至第三選擇信號。根據一些實施例，第三電晶體耦合至接地電壓。根據一些實施例，編程電晶體電耦合至第三熔絲元件。根據一些實施例，該多熔絲單元電路更包括：複數個熔絲元件，該些熔絲元件分別電耦合至複數個電晶體，其中該些電晶體的閘極分別電耦合至複數個選擇信號。
根據一些實施例，揭示了一種操作多熔絲記憶體單元的方法。該方法包括：用編程電晶體和第一選擇電晶體對第一熔絲進行編程，以將編程電壓施加至第一熔絲；用編程電晶體和第二選擇電晶體對第二熔絲進行編程，以將編程電壓施加至第二熔絲；操作該第一選擇電晶體和該第二選擇電晶體，以創建讀取路徑，其中該讀取路徑從感測放大器開始，並且穿過第二熔絲、第一熔絲和第一選擇電晶體；在讀取路徑的開始處產生電壓；以及感測經由讀取路徑的電流，以確定多熔絲記憶體單元的狀態。根據一些實施例，編程電壓是當熔絲暴露於編程電壓時足以熔斷熔絲的高電壓。根據一些實施例，第一熔絲和第二熔絲被順序地編程。根據一些實施例，對第一熔絲進行編程之步驟包括：向編程電晶體施加低電壓；向第一選擇電晶體施加高電壓；以及向第二選擇電晶體施加低電壓。根據一些實施例，對第二熔絲進行編程包括：向編程電晶體施加低電壓；向第一選擇電晶體施加低電壓；以及向第二選擇電晶體施加低電壓。
根據一些實施例，揭示了一種記憶體電路。該記憶體電路包括：第一熔絲元件；第二熔絲元件；以及複數開關，該些開關被配置為：經由單獨的編程信號路徑單獨地對第一熔絲元件和第二熔絲元件進行編程；以及將第一熔絲元件和第二熔絲元件串聯連接，以形成讀取路徑。根據一些實施例，該電路記憶體電路更包括：感測放大器，其中該感測放大器將電壓施加到讀取路徑，並且將感測到的電流與參考電流進行比較。根據一些實施例，複數個電晶體是接地的。
先前概述了若干實施例的特徵，使得本領域技藝人士可以更好地理解本揭露的各態樣。本領域技藝人士應當理解，他們可以容易地使用本揭露作為設計或修改其他製程和結構的基礎，以實現與本文介紹的實施例相同的目的及/或實現與本文介紹的實施例相同的優點。本領域技藝人士亦應當認識到，此類等同構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，他們可以在本文中進行各種改變、替換和變更。
100:記憶體元件 110:記憶體單元陣列 111:多熔絲記憶體單元 112:多熔絲記憶體單元 113:多熔絲記憶體單元 120:感測放大器 130:多熔絲記憶體單元 181:電晶體 182:感測放大器 301:熔絲元件 302:熔絲元件 430:多熔絲記憶體單元 481:編程電晶體 482:感測放大器 1301:熔絲元件 1302:熔絲元件 1303:電晶體 1304:電晶體 1910:路徑 1920:路徑 1930:路徑 2000:電路 2010:感測放大器(SA) 2011:電晶體 2012:電晶體 2020:偏壓模組(BIAS) 2021:電晶體 2022:參考電阻器 2023:電晶體 2030:YMUX模組 2031:電晶體 2040:YPASS模組 2041:編程電晶體 2100:讀取路徑 2210:編程路徑 2220:編程路徑 3100:俯視圖 3110:佈局 3200:俯視圖 3210:佈局 4301:熔絲元件 4302:熔絲元件 4303:熔絲元件 4304:字元線電晶體 4305:字元線電晶體 4306:字元線電晶體 5100:步驟 5200:步驟 5300:步驟 5400:步驟 5500:步驟 WL1:字元線 WL2:字元線 WL3:字元線 BL:位元線
當結合附圖閱讀時，從以下詳細描述可以最好地理解本揭露的各態樣。應注意，根據行業中的標準實踐，各種特徵未按比例繪製。實際上，為了論述的清楚性，可以任意地增大或縮小各種特徵的尺寸。 第1A圖是圖示根據示例性實施例的具有多熔絲記憶體單元的記憶體元件的示意圖。 第1B圖是圖示根據示例性實施例的具有雙熔絲的記憶體元件的示意圖。 第1C圖是圖示根據示例性實施例對具有雙熔絲的記憶體元件進行編程的示意圖。 第1D圖是圖示根據示例性實施例的具有雙熔絲的記憶體元件的讀取操作的示意圖。 第2A圖是圖示根據示例性實施例的記憶體元件的操作的示意圖。 第2B圖是圖示根據示例性實施例的記憶體元件的讀取操作的示意圖。 第2C圖是圖示根據示例性實施例的記憶體元件的寫入操作的示意圖。 第3圖是圖示根據示例性實施例的雙熔絲電路的示例性佈局實施方式的圖。 第4圖是圖示根據示例性實施例的具有三熔絲的記憶體元件的示意圖。 第5圖是圖示根據示例性實施例的操作雙熔絲記憶體單元的方法的流程圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
130:多熔絲記憶體單元
181:電晶體
182:感測放大器
1301:熔絲元件
1302:熔絲元件
1303:電晶體
1304:電晶體
WL1:字元線
WL2:字元線

Claims (1)

  1. 一種多熔絲記憶體單元電路，包括： 一第一熔絲元件，電耦合至一第一電晶體，其中該第一電晶體的一閘極電耦合至一第一選擇信號； 一第二熔絲元件，電耦合至一第二電晶體，其中該第二電晶體的一閘極電耦合至一第二選擇信號，其中該第一電晶體及該第二電晶體均耦合至接地電壓；以及 一編程電晶體，電耦合至該第一熔絲元件及該第二熔絲元件，其中該編程電晶體的一閘極電耦合至一編程信號。
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