JP4047657B2 - ヒューズ/アンチヒューズを用いたワンタイムプログラマブルメモリ - Google Patents
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Description
【発明の属する技術分野】
本発明は、一般に、プログラマブルメモリ記憶デバイスに関する。より詳細には、本発明は、垂直に配向されたヒューズまたはヒューズとアンチヒューズの組み合わせユニットメモリセルを備えたワンタイムプログラマブル(一度だけプログラム可能な)記憶デバイスに関する。
【0002】
【従来の技術】
民生電子デバイスの普及によって証明されているように、近年、半導体デバイスに対する需要はますます増加している。半導体デバイスの開発により、大半またはすべての民生電子部品が可能となっている。電子デバイスが小型化され、複雑になり、安価になるにつれて、低コストの高密度半導体デバイスに対する需要は増加している。
【0003】
メモリの分野では、さらなる高密度及び低コストに対する需要は、不揮発性メモリ(すなわち、電力が供給されていないときでもデータを失うことがないメモリ)に対して特に顕著である。
【0004】
不揮発性メモリは、一度だけプログラム可能である(OTP:one-time programmable)か、または再プログラム可能である。名前が示すように、OTPメモリは一度プログラムされ、すべての実用的な目的に対して永久的である。大抵のOTPメモリは、4つの基本的なタイプ、つまり1)アンチヒューズ、2)ヒューズ、3)電荷記憶(EPROM)及び4)マスクROMに分類することができる。
【0005】
アンチヒューズに基づいたプログラマブル素子は、通常、2つの抵抗状態を形成するのに、金属−絶縁体−金属またはダイオード構造の破壊に依存する。10Vを越えるプログラミング電圧が一般に必要である。さらに、アンチヒューズ破壊に必要な電流は大きく、このため、大きな駆動トランジスタを用いることになる。メモリセルとして用いられる場合、通常、アクセストランジスタがメモリセル内に含まれる。
【0006】
ヒューズ記憶素子に基づいたメモリセルは、大きなセルサイズのため、広範囲には用いられない。平坦な(planar)ヒューズは8λ2(ここで、λは、フォトリソグラフィー特徴部分の最小サイズである)の最小面積を必要とする。なぜなら、ヒューズの各端部には接触領域が必要であるからである。一般に、より簡単にプログラムされる素子を提供するために、ヒューズは8λ2より大きくなることもある。アンチヒューズについては、プログラミング電流は大きく、このため、上記のように、大きな駆動トランジスタを用いることになる。アクセストランジスタを加えることで、最小のセルサイズはさらに増加する。
【0007】
EPROMの場合、ビットをプログラムするには、ファウラー・ノルドハイム電子トンネル効果によって基板からメモリセルのフローティングゲートまで電荷を転送するために高い書込み電圧が必要である。書き込み速度は、トンネル効果電流密度によって制限される。EPROMは、再プログラムできるという点で、OTPメモリ群の中では独特であるが、まずメモリアレイを紫外線光源にさらすことによって消去する必要がある。この手順は簡単に実行されず、またすべてのメモリが消去されてしまう。
【0008】
マスク読み出し専用メモリ(マスクROM)は、製造時にプログラムされるメモリであり、従ってOTPメモリの一タイプである。マスクROMは、比較的単純である。なぜなら、書込みを可能にする回路が必要ではなく、従って他のOTPメモリと比較するとコストも低いからである。プログラミングが製造プロセスの一部であるため、マスクROMは、「現場でプログラムする」(すなわち、購入者の特定の必要性に合致するように購入者によってプログラムされる)ことはできない。換言すると、マスクROMは、現場でのプログラム性の柔軟さを提供しない。またマスクROMは、大量に製造しない限り、一般にコストの節約は実現できない。
【0009】
【発明が解決しようとする課題】
上記の現存のOTPメモリ技術は、4λ2(クロスポイントメモリの最小セルサイズ)よりもかなり大きいセルサイズに基づいている。さらに、いずれの場合にも、メモリセルは、単一の結晶シリコン基板上に構築された単一面のメモリ素子からなり、センス及びプログラミング電子部品はメモリアレイの周囲に配置される。この結果、高密度、低コストのOTPメモリの製造は困難である。従って、このような課題を解決する必要性が存在する。
【0010】
【課題を解決するための手段】
本発明の一態様によると、ワンタイムプログラマブル(OTP)メモリは、1つまたは複数のメモリアレイを含むことができる。各メモリアレイは、行方向に延びる1つまたは複数の行方向導体と列方向に延びる1つまたは複数の列方向導体を含み、行方向導体と列方向導体の間の交点にクロスポイントが形成される。メモリアレイは、少なくとも1つのクロスポイントに形成された状態素子を含むことができる。状態素子はヒューズを含み、さらにヒューズと直列にされたアンチヒューズを含む。状態素子は、行方向導体及び列方向導体と電気接触している。
【0011】
本発明の原理の別の態様によると、OTPメモリをプログラムする方法は、状態素子を選択するステップと、選択した状態素子に電気接続された行方向導体に書込み電圧VWRを印加するステップと、選択した状態素子に電気接続された列方向導体を接地するステップとを含むことができる。電圧VWRを行方向導体に印加し、列方向導体を接地することによって、選択された状態素子を介して臨界電圧低下VCが発生し、状態素子の状態を変化させる。
【0012】
本発明の原理のさらに別の態様によると、OTPメモリを読み出す方法は、状態素子を選択するステップと、選択した状態素子に電気接続された行方向導体に読み出し電圧VRDを印加するステップと、選択した状態素子に電気接続された列方向導体からの電流量を検知するステップとを含むことができる。比較的高い電流の検知は、状態素子が第1の状態(低抵抗状態)にあることを示し、比較的低い電流の検知は、状態素子が第2の状態(高抵抗状態)にあることを示す。
【0013】
本発明の特定の実施形態から特定の利点が得られる。例えば、個々のユニットメモリセルのサイズは大きく減少する。これによって、より低いコストで高密度のOTPメモリセルを得ることができる。また、ユニットメモリセルは、標準の半導体プロセス及び材料を用いて製造することができるので、現在の最新の製造技術における設備投資を超える投資はほとんど必要ないか、または全く必要ない。さらに、メモリセルにおける電流の流れは、基板面に対してほぼ直交(垂直)である。これにより、隣接する導体間にセルを挿入することができる。特に、導体のクロスポイントアレイの交点にセルを配置して、クロスポイントOTPメモリアレイを形成することができる。クロスポイントメモリアレイは、各メモリセルの平坦な領域が4λ2となるように製造することができる。これらのアレイの面は互いに積層することができ、密度を大きく増加させる。
【0014】
【発明の実施の形態】
簡単及び例示のため、本発明の原理は、主にその例示的な実施形態を参照することによって説明する。しかし、当業者であれば、同じ原理を多くのタイプのワンタイムプログラマブル(OTP)メモリ及びそれを用いた方法に同等に適用可能であることを容易に認識するであろう。
【0015】
一般に、OTPメモリは、1つまたは複数のクロスポイントメモリアレイを用いて形成され、メモリアレイは、ユニットメモリセルを用いて形成される。本発明の特定の態様によるユニットメモリセルは、2つの導体のクロスポイントに配置されている。第1のタイプのユニットメモリセルは、一般に、アンチヒューズと直列になったヒューズを含む。アンチヒューズは、初期抵抗が高く、臨界電圧が印加されると比較的低い抵抗まで破壊される素子である。
【0016】
図1Aは、例示的なアンチヒューズの抵抗の特性を示す。図示するように、アンチヒューズは、高い初期抵抗R1AFを有する。臨界電圧VCが時間t0において印加されると、電流がアンチヒューズを流れ始める。時間t1において、アンチヒューズは破壊されて比較的低い抵抗R2AFになる。電圧VCが印加され続けると、大きな電流が時間t1後にアンチヒューズを流れる。
【0017】
アンチヒューズは、絶縁体材料、導電材料で分離された絶縁体材料の多層スタック、分散導電含有物を含む絶縁材料のマトリクス、非晶質及び結晶性半導体材料、相変化材料、Siの多層スタック及びケイ化物形成金属の組み合わせ等から形成することができる。一般に、アンチヒューズは、2つの導電材料間に挟まれ、アンチヒューズに対する電圧の印加を可能にする。絶縁体材料としては、SiOX、SiNX、SiOXNY、AlOX、TaOX、TiOX、AlNX等が挙げられ、非晶質及び結晶性半導体材料としては、Si、Ge、SiとGEの合金、InTe、SbTe,GaAs、InSe,InSb等が挙げられ、相変化材料としては、Si、Ge、As、Se、In、Sn、Sb、Te、Pb、Bi等から選択される少なくとも2つの素子を含む合金が挙げられ、ケイ化物形成金属としては、W、Pt、Pd、Co、Ni、Ti等及びそれらの合金が挙げられる。
【0018】
絶縁体材料をアンチヒューズとして用いる場合、アンチヒューズの厚さは、好ましくは0.5ナノメートル(nm)〜50nmである。しかし、環境に応じて厚さは任意の範囲に設定することができる。例えば、破壊前の条件において、アンチヒューズにかなりの電流が流れることが望まれる場合、絶縁体の厚さは、かなりの量子力学的トンネル効果電流が小さめの電圧で流れるように、約5nm未満になるように選択することができる。非晶質及び多結晶半導体材料が用いられる場合、厚さは好ましくは1nm〜100nmである。繰り返すが、厚さは様々である。
【0019】
上記のようにアンチヒューズは、初期抵抗が高く、臨界電圧が印加されると比較的低い抵抗に変化する素子である。異なる抵抗状態を実現するメカニズムは、材料によってそれぞれ異なる。例えば、相変化材料から形成されるアンチヒューズは、非晶質状態のとき高抵抗であり、結晶状態のとき低抵抗である。また、多層Si及びケイ化物形成金属から形成されたアンチヒューズは、多層がケイ化物に変換されていないときには高抵抗であり、多層がケイ化物に変換されているときには低抵抗である。両方の場合とも、高抵抗状態と低抵抗状態の大きさは何桁も離れている。
【0020】
他の例として、絶縁体タイプのアンチヒューズが用いられる場合、電子トンネル効果によって、金属−絶縁体−金属構造の絶縁バリアには臨界電圧VCまでの電流が流れ、セルの比抵抗はかなり大きく、例えば約107Ω-μm2のオーダーになり得る。しかし、臨界電圧VCを越えると、バリアは絶縁体を通る金属の移動のため破壊され、セルの比抵抗は100Ω-μm2まで低下し得る。同様の電流搬送及び破壊のメカニズムは、積層絶縁体及び導電含有物を含む絶縁体においても働く。
【0021】
アンチヒューズとは異なり、ヒューズは初期抵抗が低く、臨界電流が流れると高抵抗に変化し、大抵の場合開回路となる。ヒューズは薄膜レジスタであっても良く、また、半導体(例えば、Si、Ge)、導体(例えば、Al、Cu、Ag,Au、Pt)、低溶融材料(例えば、In、Zn、Sn、Pb)、耐熱金属(例えば、Ta、W)、遷移金属(Ni、Cr)等やそれらの合金などの材料から形成することができる。ヒューズが垂直に配向されている場合(すなわち、電流の方向がヒューズ内でほぼ垂直である場合)、より有益である。なぜなら、非常に小さなメモリ素子は、垂直に配向されたヒューズで実現できるからである。
【0022】
図1Bは、例示的なヒューズの抵抗の特性を示す。図示するように、ヒューズは低い初期抵抗R1Fを有する。ヒューズは、臨界電流ICが時間t1で開始されるまで低抵抗を維持する。この時点で、I2Rtの加熱によりヒューズの温度は上昇し、熱暴走に至る。すなわち、ヒューズを通して電力を消散し続けると、さらに加熱され、温度はさらに上昇する。最終的に、I2Rtの加熱によってヒューズは溶融し、時間t2において開回路R2Fとなる。従って、ヒューズを備えたメモリセルは2つの状態を示す。第1の状態、すなわち初期の状態は抵抗R1Fであり、これはヒューズ材料及び形状の選択によって特定の値に制御することができる。第2の状態、すなわち最終の状態は、R2Fの開回路である。
【0023】
第1のタイプ(直列のヒューズ/アンチヒューズ)のユニットメモリセルで形成されたメモリは、第2の状態が望まれるセルについては臨界電流ICを印加し、第1の状態が望まれるセルのみをそのままにしておくことによってプログラムすることができる。読出し電圧VRを印加し、選択されたメモリセルを通した電流のあるなしを検知することにより、個々のユニットメモリセルの第1及び第2の状態を検出することができる。電流が流れていれば、メモリセルが第1の状態にあることを示し、電流が流れていなければ、メモリセルが第2の状態にあることを示す。
【0024】
図1Cは、例示的な直列のヒューズ/アンチヒューズの組み合わせの抵抗(実線で示す)及び電流(破線で示す)の特性である。最初は、アンチヒューズの高い抵抗R1AFが優勢である。しかし、時間t0において十分に大きな電圧(すなわち、VC)が印加されると、アンチヒューズは上記のように時間t1で破壊される。この時点で、時間t1の抵抗の鋭い落ち込みによって示すように、ヒューズ及びアンチヒューズは共に低抵抗である。低抵抗のために、ヒューズ/アンチヒューズの組み合わせを通過する電流は臨界となる。すなわち、臨界電流ICが生成される。このため、上記のように、ヒューズは溶融する。熱暴走プロセスにより、ヒューズが最終的に破壊されて時間t2で開回路となるまで、温度は上昇する。この時点で、ヒューズ及びアンチヒューズの組み合わせ抵抗は、開回路R2F抵抗となる。これに応じて、図1Cの破線で示すように、電流は時間t2でゼロとなる。
【0025】
従って、直列のヒューズ及びアンチヒューズを備えたメモリセルは2つの状態を示す。第1の状態、すなわち初期の状態は、有限抵抗(一般に、R1AFが優勢である)である。この第1の状態では抵抗は有限であるため、いくらかの量の電流が流れる。第2の状態は、無限の抵抗(開回路R2F)である。この結果、電流はセルを流れない(図1Cの破線を参照)。
【0026】
このようなメモリセルのプログラミング及び読出しは、比較的簡単なタスクである。第1の状態が望ましい場合、メモリセルは放置される。第2の状態が望ましい場合、臨界電圧VCをメモリセルに印加する。また、時間t0から時間t2までの時間は、非常に短くすることができる。これにより、迅速なプログラミングが可能になる。
【0027】
厳密には、アンチヒューズはメモリセルに必ずしも必要ではないことに注意されたい。しかし、メモリセルと直列になるダイオードまたはトランジスタを含まないクロスポイントメモリアレイでは、アンチヒューズにより、特定のメモリセルをプログラムする選択性が得られる。また、アンチヒューズの初期の高抵抗により、アレイにおける個々のメモリ素子を検知する能力を危険にさらすことなく、ヒューズの個々の抵抗を任意の値に減少させることができる。
【0028】
さらに、アンチヒューズの抵抗は、異なるレベルの印加電圧によって変化し得る。この特性を、アンチヒューズがメモリデバイスに提供するメモリセルの選択機能を強化するために用いることができる。図1Dに示すように、薄い絶縁体タイプのアンチヒューズ(金属/絶縁体/金属トンネル接合)の抵抗は、一般に、アンチヒューズに対する電圧が増加するにつれて減少する。従って、アンチヒューズに対する電圧を制御することによって、ユニットメモリセルの有効な抵抗も同様に制御することができる。抵抗−電圧特性は非線形でもよいことに注意されたい。
【0029】
第2のタイプのユニットメモリセルは、一般に、垂直に配向されたヒューズを含む。垂直に配向されたヒューズは、基板の面に対して垂直、すなわち直交する電流を有する。垂直に配向されたヒューズは、ヒューズの横方向の厚さに対する垂直方向の高さの比が少なくとも1、一般には1よりもかなり大きく、恐らくは30対1以上となるように製造される。これにより、高密度メモリの製造が可能になる。
【0030】
第2のタイプのユニットメモリセルで形成されたメモリのプログラミング及び読出しもまた、比較的簡単である。第1のタイプのユニットメモリセルで形成されたメモリと同様に、第2のタイプのメモリセルのプログラミングは、臨界電圧VC(第1のタイプに関連する臨界電圧と必ずしも同じではない)を印加し、臨界電流IC(同じく、第1のタイプと必ずしも同じではない)を生成してヒューズを溶融させることによって実現される。また、第1及び第2の状態は、読出し電圧を印加し、電流のあるなしを検出することによって決定される。
【0031】
後述するように、第1または第2のタイプのユニットメモリセルで形成されたメモリデバイスからデータを読み出すために、等電位法を用いることができる。
【0032】
図2Aは、本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセル200の第1の実施形態の断面図である。上記の第1のタイプのユニットメモリセルであるユニットメモリセル200は、アンチヒューズ280と直列のヒューズ230を含む。ヒューズ230及びアンチヒューズ280は、閉領域285内に形成されている。
【0033】
この特定の実施形態では、ヒューズ230は、基板面(図示せず)に対して垂直に配向されている。このようにすると、ユニットメモリセル内の電流もまた、基板面に対して直交(垂直)である。これにより、メモリセルを隣接する導体層の間に挿入することができる。特に、セルは導体のクロスポイントアレイの交点に配置され、クロスポイントメモリアレイを形成する。これらのアレイの面は互いの上面に積層され、OTPメモリの密度を著しく増加させる。
【0034】
ユニットメモリセル200はまた、列方向導体210、列方向導体210の上方に位置し閉領域285を画定する第1の絶縁体220、アンチヒューズ280の上面から閉領域285の中央領域までを占有する絶縁プラグ240、第1の絶縁体220とヒューズ230と絶縁プラグ240の上方に位置する第2の絶縁体250及び行方向導体260を含むことができる。
【0035】
上記のように、アンチヒューズ280は、絶縁体材料、導電材料で分離された絶縁体材料の多層スタック、分散導電含有物を含む絶縁材料のマトリクス、非晶質及び結晶性半導体材料、相変化材料、Siの多層スタック及びケイ化物形成金属の組み合わせ等から形成することができる。ヒューズ230を形成するために、半導体、導体、低溶融温度材料、耐熱金属、遷移金属などの材料を用いることができる。
【0036】
行方向導体260及び列方向導体210を形成するために、Al、Cu、Ag、Au、W等、及びそれらの合金などの導電材料を用いることができる。また、ポリシリコンを行方向導体260及び列方向導体210に用いることもできる。第1の絶縁体220及び第2の絶縁体250、ならびに絶縁プラグ240を形成するために、酸化ケイ素及び窒化ケイ素などの材料、酸化アルミニウム及び窒化アルミニウム、酸窒化ケイ素、酸化タンタル等を用いることができる。
【0037】
図示していないが、特定の実施形態では、絶縁プラグ240を全体または部分的にエッチングし、空洞を残すことが望ましい場合がある。この構成により、ヒューズ230に隣接して非常に低い熱導電率が得られ、溶融または蒸発したヒューズ材料が侵入する空間ができる。これらの特徴により、電力は、ヒューズ230を破壊するのに必要な程度に低下する。
【0038】
しかし、絶縁プラグ240は、基板面、例えばアンチヒューズ280に接触するヒューズ230の領域に対して平行な面において、ヒューズ230の断面積の制御に役立つ。断面積を制御することにより、ヒューズの特性及びメモリセルを正確に操作することができる。
【0039】
図2Aは、行方向導体260が閉領域285の上面でヒューズ230の全体を覆っている状態を示しているが、これは、本発明を実施するための要件ではない。同様に、図2Aは、列方向導体210が閉領域285の底面でアンチヒューズ280の全体を覆っている状態を示しているが、同様にこれも要件ではない。完全に覆われている状態が示されているが、行方向導体260と列方向導体210との間に導電経路が存在することだけが必要である。従って、電気接続は、列方向導体210、ヒューズ230、アンチヒューズ280及び行方向導体260の間に存在しなければならない。列方向導体210、ヒューズ230、アンチヒューズ280及び行方向導体260が互いに物理的に接触している必要はない。
【0040】
図2Bは、ヒューズ230及び絶縁プラグ240が、行方向導体260及び列方向導体210のクロスポイント115内に位置する閉領域285の周辺部及び中央部をほぼ占有している状態を示す、図2Aのユニットメモリセル200の上面図である。アンチヒューズ280(図2Bには図示せず)は、絶縁プラグ240及びヒューズ230と同じ形状をとることができ、またはヒューズ230を越えて異なる形状をとることもできる。行方向導体260及び列方向導体210はそれぞれの方向に延びて、クロスポイント215を形成する(説明のために破線領域として示す)。閉領域285は、全体がクロスポイント215内に位置するように示されているが、必ずしもその必要はない。上記のように、閉領域285内の構造によって、行方向導体260と列方向導体210との間に電気接続が維持されることのみが必要とされる。
【0041】
簡単のため、第1の絶縁体220及び第2の絶縁体250は、図2Bに含まれない。また、説明のために、ヒューズ230及び絶縁プラグ240は、クロスポイント215に示される。しかし、行方向導体260は、スペーサ230及び絶縁プラグ240の全体を覆っても良い。
【0042】
また、図2Bにおいて、閉領域285は、ヒューズ230が閉領域285の環部をほぼ占め、絶縁プラグ240が閉領域285の中央部をほぼ占める円柱形として示されている。しかし、閉領域285の形状はこれに限定されず、長方形、正方形、楕円形、または他の任意の閉じられた形状などの他の形状を含むことができる。また、絶縁プラグ240は、部分的または全体的にエッチングされ、空洞を残しても良い。
【0043】
図2Cと図2Dは、図2Aの第1の実施形態の変形である。図2Cでは、メモリセル200の性能を高めるために、薄い導体290が図示するように配置される。図2Dでは、同じ目的で、2つの薄い導体290及び290bが図示するように配置される。薄い導体290及び/または290bは、アンチヒューズ280に隣接した材料を独立して制御できるようにし、ヒューズ230とアンチヒューズ280との間により大きな接触領域を与える。薄い導体290及び/または290bは、アンチヒューズ280に対してショットキー接触またはオーム接触であっても良い。あるいは、薄い導体290及び/または290bは、ヒューズ230をより良好に熱分離するための熱絶縁体であっても良い。薄い導体290及び/または290bは、Al、Cu、Ni、Ti、W、W、金属窒化物、ドーピングされたシリコン、Ta等、及びそれらの合金で形成することができる。
【0044】
図2Cでは、薄い導体290は、閉領域285においてアンチヒューズ280とヒューズ230との間に配置されている。単一の薄い導体のみが含まれる場合、これは、アンチヒューズ280の上面の面積を増加させるのには好ましい配置である。図2Dでは、第1の薄い導体290は、図2Cのようにアンチヒューズ280とヒューズ230との間に配置されるが、列方向導体210とアンチヒューズ280との間に配置された第2の薄い導体290bも有する。
【0045】
薄い導体290及び/または290bを含む1つの理由は、行方向導体260または列方向導体210における熱伝導率よりも低い熱伝導率を有する材料を導入するためである。熱導電率の低い層は、行方向導体260または列方向導体210からメモリセルを熱的に分離するのも助し得る。熱分離によって、I2Rtプロセスによって生成される熱がより効率的に使用される。
【0046】
アンチヒューズとして非晶質または結晶性半導体を用いることにより、薄い導体290及び/または290bを含むさらなる理由ができる。第1に、半導体と接触する導体材料の選択によって、整流性接触またはオーム接触のいずれが形成されるかが決定される。この接触の性質は、アンチヒューズ280の機能に影響を与え得る。第2に、特定の半導体アンチヒューズでは、半導体層を通した金属移動によって低抵抗状態が形成される。このプロセスは、一般に、半導体に隣接した金属のタイプに依存する。これにより、導体210及び260、ならびに半導体またはアンチヒューズに隣接した金属層、この場合、薄い導体290及び/または290bの選択における柔軟性が提供される。
【0047】
図示していないが、行方向導体260と列方向導体210との間に電気接続が維持される限り、薄い導体290及び/または290bの他の配置も可能である。
【0048】
図3Aは、本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセル300の第2の実施形態の断面図である。第1のタイプのユニットメモリセルでもあるユニットメモリセル300は、ヒューズ330及びヒューズ330の両側に形成された絶縁体320を含む。ヒューズ330の内部は完全に充填することもしないこともできる。
【0049】
セル300はまた、底部導体310を含む。ヒューズ330及び底部導体310の垂直部分は、U字領域385を形成することに注意されたい。換言すると、図3Aのヒューズ330の水平部分は、図3Dに示すように本発明を実施するのに必要ではない。セル300は、U字領域385の内部の一部またはほぼ全部を占める絶縁プラグ340をさらに含む。セル300は、アンチヒューズ380と、U字領域385及び絶縁体320の上方にある上部導体360をさらに含む。
【0050】
メモリセルの様々な部分を形成するために用いられる材料については既に述べたので、繰り返し説明はしない。また、上記の理由により、絶縁プラグ340は必ずしも必要ではなく、U字領域385の内部に空洞が存在しても良い。
【0051】
図3Bは、図3Aのユニットメモリセル300の平面図である。図示するように、行方向導体360は行方向に延びる。アンチヒューズ380(図3Bでは見えない)も行方向にも延びることに注意されたい。アンチヒューズ380はまた、ヒューズ330及び絶縁プラグ340の上面に列方向にも延びることができる。また、アンチヒューズ材料380が絶縁体である場合、アンチヒューズ380はパターンニングを必要としない。なぜなら、これは明らかに、フィルムの面内で絶縁されているからである。ヒューズ330と、絶縁プラグ340及び底部導体310を含むU字領域385(共に図3Bに示さず)は、列方向に延び、その交点でクロスポイントを画定している。
【0052】
図3Cから図3Fは、図3Aのユニットメモリセル300の変形である。図3Cでは、第1の実施形態の変形に関して既に説明したように、メモリセル300の性能を高めるために、ヒューズ330とアンチヒューズ380との間に薄い導体390が配置される。薄い導体390の配置は変更することができ、図3Cに示す配置に限定されないことに注意されたい。しかし、図3Bに示すように、薄い導体390は、クロスポイント315によって画定される領域にほぼ限定される。
【0053】
図3Dは、U字領域385を明確にすることに加え、図3Aのユニットメモリセル300の変形を示す。上記のように、ヒューズ330の水平部は本発明の実施に必要ではない。図3Dは、この概念を表している。
【0054】
図3Eは、薄い導体390がU字領域385の全体を覆う必要がないことを示している。この変形では、U字領域385のほぼ内側に薄い導体339が形成され、ヒューズ330はアンチヒューズ380と接触している。他の多くの変形も可能であり、それらは本発明の範囲内であることに注意されたい。
【0055】
図3Aから図3Eに関連したメモリセルの上記の説明では、ヒューズ330、絶縁プラグ340及びU字領域385は、底部導体310とともに第2の方向に延びていることを示したが、この配向は本発明の実施には必要ではない。事実、ヒューズ330は、上部導体360に関連し、第1の方向に延びることができる。この場合、ヒューズ330の垂直部分と上部導体360は、逆U字領域385を形成する。絶縁プラグ340は、逆U字領域385の一部またはほぼ全体を占めることができる。メモリセル300は、底部導体310の上方にある逆U字領域385の底部をほぼ占めるアンチヒューズ380をさらに含むことができる。この代替的な構成の例を図3Fに示す。
【0056】
図4Aは、本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセル400の第3の実施形態の断面図である。第2のタイプのユニットメモリセルであるユニットメモリセル400は、垂直に配向されたヒューズ430を有する。垂直に配向されたヒューズ430は、閉領域485内に形成されている。
【0057】
ユニットメモリセル400はまた、列方向導体410、列方向導体410の上方に位置し閉領域485を画定する第1の絶縁体420、閉領域485の中央領域を占める絶縁プラグ440、第1の絶縁体420及び垂直に配向されたヒューズ430の上方に位置する第2の絶縁体450及び行方向導体460を含むことができる。
【0058】
メモリセルの様々な部分を形成するために用いられる材料については既に述べた。また、上述したように、絶縁プラグ440は必ずしも必要ではない。第1の実施形態と同様、行方向導体460によって垂直に配向されたヒューズ430が完全に覆われている様子が示されている。しかし、上部導体460と底部導体410との間に電気接続が存在する限り、これは必ずしも必要ではない。
【0059】
図4Bは、図4Aのユニットメモリセル400の平面図であり、ヒューズ430及び絶縁プラグ440が閉領域485の周辺部及び中央部をほぼ占有しており、行方向導体460及び列方向導体410のクロスポイント415内に配置されていることを示す。
【0060】
図5Aは、本発明の態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセル500の第4の実施形態の断面図である。第2のタイプのユニットメモリセルであるユニットメモリセル500は、垂直に配向されたヒューズ530と、垂直に配向されたヒューズ530の両側に形成された絶縁体520を含む。垂直に配向されたヒューズ530の内部は、完全に充填することもしないこともできる。
【0061】
セル500はまた、底部導体510を含む。垂直に配向したヒューズ530の垂直部分及び底部導体510は、U字領域585を形成する。換言すると、図5Aのヒューズ530の水平部分は、本発明を実施するために必要ではない。これを図5Cに示す。セル500はさらに、U字領域585の内部の一部または大半を占める絶縁プラグ540を含む。セル500は、U字領域585及び絶縁体520の上方にある上部導体560をさらに含む。
【0062】
図5Bは、図5Aのユニットメモリセル500の平面図である。図示するように、行方向導体560は、行方向に延びる。垂直に配向されたヒューズ530と、絶縁プラグ540及び底部導体510(共に図5Bには示されない)を含むU字領域585は、列方向に延び、これによって、交点にクロスポイント515を画定する。
【0063】
図5Aから図5Cに関連したメモリセルの上記の説明では、ヒューズ530、絶縁プラグ540及びU字領域585は、底部導体510とともに第2の方向に延びているのが示されているが、この配向は、本発明を実施するために必要ではない。事実、ヒューズ530は、上部導体560に関連し、第1の方向に延びることができる。
【0064】
図6Aは、本発明の一態様によるメモリアレイのユニットメモリセル600の簡略した3次元斜視図である。図示するように、メモリセル600は、行方向導体660及び列方向導体610を有する。行方向導体660及び列方向導体610は、図2Aから図5Cに示すユニットメモリセルの実施形態の上部及び底部導体に対応する。導体の間には、状態素子692が形成されている。状態素子692は、図2Aから図3Eに示す第1のタイプのユニットメモリセルまたは図4Aから図5Cに示す第2のタイプのユニットメモリセルに対応する。簡単のため、通常は状態素子692の周囲にある絶縁体は、図6Aには含まれない。
【0065】
図6Bから図6Cは、本発明の一態様による積層されたメモリアレイの簡略した3次元斜視図である。図6Bにおいて、メモリ602は、複数の行方向導体660、複数の列方向導体610及び複数の状態素子692を含む。行方向導体660及び列方向導体610がクロスポイントを画定する場所に、状態素子692が配置される。メモリ602全体は、基板699の上方に配置される。
【0066】
メモリアレイは、すべて同じ階層にある複数の状態素子692として定義することができる。行方向導体660及び列方向導体610は、メモリアレイの一部でもあり得る。図6Bでは、互いに積層された3つのメモリアレイが存在する。しかし、多くの階層のメモリアレイを積層してもよい。簡単のため、通常は状態素子692の周囲にある絶縁体は、図6Bには含まれない。
【0067】
図6Bに示すメモリアレイは、3つのメモリアレイが4つの導体の階層を必要とするように積層される。これは、N+1個の導体の階層を必要とするN個のメモリアレイを有するメモリに一般化することができる。N個のメモリアレイが2N個の導体階層を必要とするようにメモリアレイを構成することも可能である。例えば、図6Cでは、2個のメモリアレイと4個の導体階層が示されている。この構成では、各メモリ面は他のメモリ面から電気的に独立している。
【0068】
図6Bは、円柱形の状態素子692を示すが、図6Cは、直方体の状態素子694を有するメモリ604を示す。これは、状態素子の形状が特定の形状に限定されないことを説明するためである。
【0069】
図6Dは、図3Aから図3Eのユニットメモリセル300の3次元斜視図であり、この図では参照符号601が付けられている。図示するように、メモリセル601は、行方向導体662、列方向導体612、ヒューズ632及び絶縁プラグ642を含む。この例では、ヒューズ632とアンチヒューズ682の組み合わせは、行方向導体662と列方向導体612のクロスポイントに状態素子696を構成する。アンチヒューズ682を除去すると、図6Dは、図5Aから図5Cのユニットメモリセル500の3次元斜視図を示すことになる。簡単のため、通常は状態素子696の周囲にある絶縁体は、図6Dに含まれない。
【0070】
図6Eは、本発明の一態様による積層されたメモリアレイの簡略した3次元斜視図である。図6Eにおいて、メモリ606は、複数の行方向導体662、複数の列方向導体612、複数のヒューズ632及び複数の絶縁プラグ642を含む。メモリ606は、各メモリセル696においてアンチヒューズ682を含んでいても含んでいなくてもよい。メモリ606の全体は、基板699の上方に配置される。図6Eでは3つの階層のメモリアレイが示されているが、実際には、多くの階層のメモリアレイが存在し得る。図6Eの例では、N層のメモリ及び2N層の導体が示されている。代替的な構成では、N+1の導電層に対してN層のメモリが含まれる。
【0071】
図7Aは、本発明の一態様によるメモリアレイ700を2次元表示したものである。図示するように、メモリアレイは、1つまたは複数の行方向導体760及び1つまたは複数の列方向導体710を含む。行方向導体760と列方向導体710との間の交点(クロスポイント)では、状態素子790が形成されている。状態素子790は、第1のタイプまたは第2のタイプのユニットメモリセルであり得る。
【0072】
各クロスポイントでは、特定の状態素子790は、特定の行方向導体760及び特定の列方向導体710に電気接続される。特定の状態素子790を選択することで、特定の行方向導体及び列方向導体を簡単に駆動することができる。
【0073】
図7B及び図7Cは、本発明の一態様による、プログラミング及び読出しのためのメモリアレイ700の表示である。図7Bに示すように、メモリアレイ700は、行アドレス指定回路715及び列アドレス指定回路735をさらに含む。行アドレス指定回路715は複数の行トランジスタ725を含むことができ、各行方向導体760は少なくとも1つの行トランジスタ725に接続されている。
【0074】
列アドレス指定回路735は複数の列トランジスタ745を含むことができ、各列方向導体710は少なくとも1つの列トランジスタ745に接続されている。さらに、図7Cに示すように、列アドレス指定回路745は複数の電流センサ755を含むことができ、各列方向導体710は少なくとも1つの電流センサ755に接続されている。
【0075】
第1のタイプ及び第2のタイプのユニットメモリセルを用いて、メモリセルの値を読み出すために等電位検知を使用することができる。図7Dは、等電位検知を利用する電流センサ755を示す。読出し動作では、電流センサ755からの検知電流の大きさは、状態素子790(すなわち、第1または第2のタイプのユニットメモリセル)の抵抗を示し、次に、状態素子790の論理状態を決定するために用いられる。
【0076】
図7Cに戻り、読出し動作の間、接地電位(または他の共通の等化電位)は通常、選択されていない列方向導体710に印加される。接地電位は、例えば、トランジスタ745を用いて印加することができる。また、仮想接地電位は、電流センサ755の入力に印加される。この場合、選択された列方向導体710は、電流センサ755の入力に接続することができる。実際、選択された及び選択されていない列方向導体710の電位は実質的に等しい。これにより、電流センサ755に流れる実質的にすべての検知電流ISが維持される。さらに、この等化によって、選択されていない列方向導体からの電流が、選択された列方向導体710に迷い込むのが実質的に阻止される。この阻止によって、検知電流ISへの干渉が最小限に抑えられ、読出し動作中の信号対ノイズ比が維持されるかまたは増加する。
【0077】
また、検知電流ISの量を変化させることが望ましい場合、読出し電圧VRを必要に応じて増減することができる。その効果は、ヒューズ/アンチヒューズ組み合わせユニットメモリセルを用いるメモリに対して、より顕著である。アンチヒューズに対する電圧が増加するにつれて、アンチヒューズの抵抗は一般に減少することは既に述べた(図1Dを参照)。例えば、検知電流を増加させることが望ましい場合、メモリセルに対する電圧を増加させると、増加した電圧のためだけでなく、減少した抵抗のために、電流は増加する。従って、読出し電圧の線形的な増減は、電流の線形的な増減以上のものにつながり得る。この特性は、メモリ700の読出し感度を高めるために用いることができる。
【0078】
ヒューズ/アンチヒューズ・クロスポイントメモリにおけるアンチヒューズ抵抗の電圧依存のさらなる特徴は、選択されなかったメモリセルが、選択されたメモリセルよりもかなり高い抵抗を有する場合があることである。この結果、選択されなかったメモリセルを通る電流に起因する、選択された列への漏れ電流を実質的に減少させることができる。
【0079】
さらに、前にも述べたが、クロスポイントメモリアレイ700がシリコン基板を必要としないことに注目することにも価値がある。これにより、多くのメモリアレイ層を互いの上面に製造することができる。アレイは、CMOS支持回路に接続することができる。支持回路には、行アドレス指定回路715、列アドレス指定回路735の他に、読出し及び書込み回路(図示せず)が含まれる。支持回路は、クロスポイントメモリアレイ700の下に製造することができる。このように、シリコン基板上のスペースをより効率的に用い、より高いメモリ容量を達成することができる。
【0080】
図8A及び図8Bは、本発明の一態様による、メモリのプログラミング(800)方法及び読出し(805)方法の流れ図である。図8Aに示すように、図7Bに示すようなメモリアレイからなるメモリデバイスをプログラムする場合、1つまたは複数の状態素子790が選択される(ステップ810)。状態素子790のプログラミングは、書込み電圧VWRを接続された行方向導体760に印加し(ステップ820)、接続された列方向導体710を接地する(ステップ830)ことによって行うことができる。ステップ820及び830は、反対の順序でまたは同時に行ってもよい。
【0081】
次に、プログラミング方法800の例を図7Bを参照しながら説明する。図7Bにおいて、最初の行及び3番目の列の交点にある状態素子790が選択され、選択された状態素子790に対して電圧降下が発生する。上述したように、電圧VWRは、選択された状態素子790に対して臨界電圧降下を発生させるのに十分大きくなければならない。矢印は、検知電流ISの流れの方向を示し、この場合、この方向は、最初の行方向導体760から3番目の列方向導体710に向かっている。
【0082】
平行した書込みが可能であること、すなわち行方向導体と列方向導体を適切に選択し、十分な電圧及び電流を供給することにより、複数の状態素子790を選択してプログラムすることができることに注意されたい。例えば、VWRが最初の行方向導体760に印加される(図7Bのように)と仮定する。しかし、3番目の列方向導体710に加えて、4番目の列方向導体710が接地されると仮定する。すると、最初の行の3番目及び4番目の状態素子790を同時にプログラムすることができる。
【0083】
選択された状態素子を書き込むとき、選択されなかった状態素子には電流が流れることがある。ヒューズ/アンチヒューズ状態素子におけるアンチヒューズ抵抗の電圧依存により、選択された状態素子と比較して、選択されなかった状態素子ではかなり高い抵抗となることがある。その結果、選択されなかったメモリセルを通る漏れ電流は実質的に減少し、これによって状態素子をプログラムするのに必要な電流は減少する。
【0084】
図8Bに示すように、図7Cに示すようなメモリアレイで形成されたメモリデバイスを読み出すとき、1つまたは複数の状態素子790が選択される(ステップ840)。各選択された状態素子790に対して、読出し電圧VRを行方向導体760に印加し(ステップ850)、選択された状態素子790に接続された列方向導体710からの電流量を検知する(ステップ860)ことによって、読出しを行うことができる。
【0085】
次に、読出し方法805の例を図7Cを参照しながら説明する。図7Cにおいて、最初の行及び3番目の列の交点にある状態素子790が選択され、選択された状態素子790に対する電圧降下が発生する。矢印は、電流の流れの方向を示している。この場合、この方向は、最初の行方向導体から3番目の列方向導体に向かっている。
【0086】
低抵抗及び高抵抗は、状態素子に対する2つの可能な状態である。低抵抗は、状態素子790が初期状態のままであることを示し、高抵抗は、状態素子790がプログラムされた状態に変化したことを示している。極端な場合、初期状態は、有限抵抗(ヒューズが飛ばない)に起因する電流の存在によって検出され、プログラムされた状態は、開回路(ヒューズが飛ぶ)に起因する電流がないことによって検出することができる。
【0087】
プログラミングと同様に、平行の読出しが可能であること、すなわち行方向導体及び列方向導体を適切に選択し、電流の流れを検知することによって、複数の状態素子790を選択して読み出しを行うことができる。
【0088】
本発明には例として以下の実施形態が含まれる。
【0089】
(1)行方向に延びる1つまたは複数の行方向導体(760)と、
クロスポイントが前記行方向導体(760)と列方向導体(710)との間の交点に形成されるように、列方向に延びる1つまたは複数の列方向導体(710)と、
少なくとも1つのクロスポイントに形成される状態素子(790)であって、互いに直列であるヒューズ(230、330)及びアンチヒューズ(280、380)を含み、前記行方向導体(760)及び前記列方向導体(710)と電気接触している状態素子と、
を備えるワンタイムプログラマブルメモリアレイ(700)。
【0090】
(2)前記状態素子(790)は、前記ヒューズ(230、330)と前記アンチヒューズ(280,380)との間に配置された薄い導体(290、390)をさらに備える上記(1)に記載のメモリアレイ。
【0091】
(3)行方向に延びる1つまたは複数の行方向導体(760)と、
クロスポイントが前記行方向導体(760)と列方向導体(710)との間の交点に形成されるように、列方向に延びる1つまたは複数の列方向導体(710)と、
少なくとも1つのクロスポイントに形成される状態素子(790)であって、垂直に配向されたヒューズ(430、530)を含み、前記行方向導体(760)及び前記列方向導体(710)と電気接触している状態素子と、
を備えるワンタイムプログラマブルメモリアレイ(700)。
【0092】
(4)前記状態素子(790)を取り囲む絶縁体(220、320、420、520)をさらに備える上記(1)または(3)に記載のメモリアレイ。
【0093】
(5)前記状態素子(790)の前記垂直に配向したヒューズ(230、330、430、530)は、前記行方向導体及び列方向導体のうちの1つに沿って延びる上記(1)または(3)に記載のメモリアレイ。
【0094】
(6)前記状態素子(790)の前記垂直に配向したヒューズ(230、330、430、530)は、前記ヒューズ(230、330、430、530)をほぼ中心として空洞が存在するように形成される上記(1)または(3)に記載のメモリアレイ。
【0095】
(7)各メモリアレイ(700)が、
行方向に延びる1つまたは複数の行方向導体(760)と、
クロスポイントが前記行方向導体(760)と列方向導体(710)との間の交点に形成されるように、列方向に延びる1つまたは複数の列方向導体(710)と、
少なくとも1つのクロスポイントに形成される状態素子(790)であって、垂直に配向されたヒューズ(430、530)及び互いに直列にされたヒューズ(230、330)とアンチヒューズ(280、380)との組み合わせのうちの1つを含み、前記行方向導体(760)及び前記列方向導体(710)と電気接触している状態素子とを含む、1つまたは複数のメモリアレイ(700)と
前記行方向導体(760)のそれぞれに接続され前記メモリアレイ(700)の行を選択するための行アドレス指定回路(715)と、
前記列方向導体(710)のそれぞれに接続され前記メモリアレイ(700)の列を選択するための列アドレス指定回路(735)と、
を備えるワンタイムプログラマブルメモリ。
【0096】
(8)前記メモリ内の前記メモリアレイ(700)と関連する前記行アドレス指定回路(715)及び前記列アドレス指定回路(735)は、少なくとも部分的に前記メモリアレイ(700)の下に配置されている上記(7)に記載のメモリ。
【0097】
(9)前記行方向導体(760)のそれぞれに接続され、それぞれが、書込み電圧及び読出し電圧のうちの1つを前記接続された行方向導体(760)に選択的に印加するために用いられる行トランジスタ(725)と、
前記列方向導体(710)のそれぞれに接続された列トランジスタ(745)であって、各列トランジスタ(745)は、等化電位を関連の接続された列方向導体(715)に印加することが可能である列トランジスタと、
前記列方向導体(710)のそれぞれに接続され、それぞれ、選択されたユニットメモリセル(790)からの電流量を検知するために用いられ、前記等化電位とほぼ等しい仮想電位を関連する列方向導体(710)に印加することが可能な電流センサ(755)と、をさらに備える上記(7)に記載のメモリ。
【0098】
(10)前記アンチヒューズ(280、380)の抵抗は、前記アンチヒューズ(280、380)に対する電圧が変化するにつれて変化する上記(1)に記載のメモリアレイ(700)または上記7に記載のメモリ。
【0099】
本発明を例示的な実施形態を参照しながら説明したが、当業者は、本発明の真の趣旨及び範囲から逸脱せずに、記載した本発明の実施形態に対して様々な変更を行うことが可能である。例えば、用語「行」及び「列」は単に相対的なものであり、固定の配向を意味するものではない。また、「行」及び「列」は、本明細書で列と呼んでいるものを「行」と呼んだり、その反対も可能であるという点で、交換可能である。用語「行」及び「列」は、本明細書においてそのように例示されていたとしても、必ずしも直交の関係を意味しない。別の例として、基板が水平であると仮定した場合、用語「垂直」は相対的な用語である。すなわち、基板の向きによって「垂直」の向きも変化し、すべてのこのような向きはその用語によってとらえられるものである。本明細書で用いられている用語及び説明は、例示のみを目的とし、限定を意味するものではない。特に、本発明の方法は例を挙げて記載されているが、この方法のステップは、例示したのとは異なる順序でまたは同時に行うことができる。また、方法のステップに与えられる番号は参照のみを目的としている。特に記載のない限り、方法のステップに与えられる番号は、ステップの特定の順序を意味するものではない。当業者は、特許請求の範囲及びその等化物において定義される本発明の趣旨及び範囲内でこれらの及び他の変形が可能であることを認めるであろう。
【図面の簡単な説明】
【図1A】本発明の一態様による例示的なアンチヒューズの抵抗の特性を示す図である。
【図1B】本発明の一態様による例示的なヒューズの抵抗の特性を示す図である。
【図1C】本発明の一態様によるユニットメモリセルに用いられる例示的な直列のヒューズ/アンチヒューズの組み合わせの抵抗及び電流の特性を示す図である。
【図1D】アンチヒューズの電圧−抵抗特性を示す図である。
【図2A】本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセルの第1の実施形態の断面図である。
【図2B】ユニットメモリセルのクロスポイントの特性を示す、図2Aのユニットメモリセルの平面図である。
【図2C】本発明の一態様による図2Aのユニットメモリセルの変形を示す図である。
【図2D】本発明の一態様による図2Aのユニットメモリセルの変形を示す図である。
【図3A】本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセルの第2の実施形態の断面図である。
【図3B】ユニットメモリセルのクロスポイントの特性を示す、図3Aのユニットメモリセルの平面図である。
【図3C】図3Aのユニットメモリセルの変形を示す図である。
【図3D】図3Aのユニットメモリセルの変形を示す図である。
【図3E】図3Aのユニットメモリセルの変形を示す図である。
【図3F】図3Aのユニットメモリセルの変形を示す図である。
【図4A】本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセルの第3の実施形態の断面図である。
【図4B】ユニットメモリセルのクロスポイントの特性を示す、図4Aのユニットメモリセルの平面図である。
【図5A】本発明の一態様によるOTPメモリを形成するための基礎として用いられるユニットメモリセルの第4の実施形態の断面図である。
【図5B】ユニットメモリセルのクロスポイントの特性を示す、図5Aのユニットメモリセルの平面図である。
【図5C】図5Aのユニットメモリセルの変形を示す図である。
【図6A】本発明の一態様によるメモリアレイのユニットメモリセルの簡略した3次元斜視図である。
【図6B】本発明の一態様によるユニットメモリセルを用いた積層メモリアレイの簡略した3次元斜視図である。
【図6C】本発明の一態様によるユニットメモリセルを用いた積層メモリアレイの簡略した3次元斜視図である。
【図6D】本発明の他の一態様によるメモリアレイの他のユニットメモリセルの簡略した3次元斜視図である。
【図6E】本発明の一態様による図4Dのユニットメモリセルを用いた積層メモリアレイの簡略した3次元斜視図である。
【図7A】本発明の一態様によるメモリアレイの二次元表示を示す図である。
【図7B】本発明の一態様による、プログラミング及び読出しのためのメモリアレイを示す図である。
【図7C】本発明の一態様による、プログラミング及び読出しのためのメモリアレイを示す図である。
【図7D】本発明の一態様によるメモリセルを読み出すための例示的な等化電位検知方法を用いる電流センサを示す図である。
【図8A】本発明の一態様による、プログラミング及び読出しのための方法の流れ図である。
【図8B】本発明の一態様による、プログラミング及び読出しのための方法の流れ図である。
【符号の説明】
220、320、420、520 絶縁体
230、330、430、530 ヒューズ
280、380 アンチヒューズ
290、390 薄い導体
430、530 垂直に配向されたヒューズ
700 ワンタイムプログラマブルアレイ
710 列方向導体
715 列アドレス指定回路
725 行トランジスタ
745 列トランジスタ
735 行アドレス指定回路
755 電流センサ
760 行方向導体
790 状態素子
Claims (8)
- 行方向に延びる1つまたは複数の行方向導体と、
クロスポイントが前記行方向導体と列方向導体との間の交点に形成されるように、列方向に延びる1つまたは複数の列方向導体と、
少なくとも1つのクロスポイントに形成される状態素子であって、互いに直列であるヒューズ及びアンチヒューズを含み、前記行方向導体及び前記列方向導体と電気接触している状態素子であって、前記ヒューズと前記アンチヒューズとの間に配置された、前記行方向導体または前記列方向導体よりも低い熱伝導率を有する導体をさらに備える状態素子と、
を備えるワンタイムプログラマブルメモリアレイ。 - 前記状態素子を取り囲む絶縁体をさらに備える請求項1に記載のメモリアレイ。
- 前記行方向導体または前記列方向導体よりも低い熱伝導率を有する前記導体が第1の導体であり、前記状態素子が、前記行方向導体と前記列方向導体のうちの1つと前記アンチヒューズとの間に配置された、第2の導体をさらに含む請求項1に記載のメモリアレイ。
- 前記状態素子の前記ヒューズは、前記行方向導体及び列方向導体のうちの1つに沿って延びる請求項1に記載のメモリアレイ。
- 前記状態素子の前記ヒューズは、前記ヒューズのほぼ中心に空洞が存在するように形成される請求項1に記載のメモリアレイ。
- 前記ヒューズは、垂直に配向しているヒューズである請求項1に記載のメモリアレイ。
- 前記アンチヒューズの抵抗は、前記アンチヒューズに対する電圧が変化するにつれて変化する請求項1に記載のメモリアレイ。
- 前記アンチヒューズの抵抗は、前記アンチヒューズに対する電圧が増加するにつれて減少する請求項7に記載のメモリアレイ。
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