JP4140886B2 - デュアル・トンネル接合メモリ・セルを有するメモリ・デバイス - Google Patents
デュアル・トンネル接合メモリ・セルを有するメモリ・デバイス Download PDFInfo
- Publication number
- JP4140886B2 JP4140886B2 JP2002263591A JP2002263591A JP4140886B2 JP 4140886 B2 JP4140886 B2 JP 4140886B2 JP 2002263591 A JP2002263591 A JP 2002263591A JP 2002263591 A JP2002263591 A JP 2002263591A JP 4140886 B2 JP4140886 B2 JP 4140886B2
- Authority
- JP
- Japan
- Prior art keywords
- tunnel junction
- electrode
- memory cell
- dielectric
- memory
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000015654 memory Effects 0.000 title claims description 225
- 230000009977 dual effect Effects 0.000 title description 10
- 230000015556 catabolic process Effects 0.000 claims description 43
- 230000005641 tunneling Effects 0.000 claims description 22
- 238000000034 method Methods 0.000 description 65
- 239000010410 layer Substances 0.000 description 57
- 230000008569 process Effects 0.000 description 45
- 239000003989 dielectric material Substances 0.000 description 19
- 239000012212 insulator Substances 0.000 description 15
- 238000002955 isolation Methods 0.000 description 15
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 13
- 238000000151 deposition Methods 0.000 description 13
- 238000009826 distribution Methods 0.000 description 13
- 238000004519 manufacturing process Methods 0.000 description 13
- 229910052710 silicon Inorganic materials 0.000 description 13
- 239000010703 silicon Substances 0.000 description 13
- 239000000758 substrate Substances 0.000 description 12
- 239000000463 material Substances 0.000 description 11
- 125000006850 spacer group Chemical group 0.000 description 10
- 229910017107 AlOx Inorganic materials 0.000 description 9
- 229910004205 SiNX Inorganic materials 0.000 description 9
- 229910003070 TaOx Inorganic materials 0.000 description 9
- 229910003087 TiOx Inorganic materials 0.000 description 9
- 229910020286 SiOxNy Inorganic materials 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 8
- 230000008859 change Effects 0.000 description 8
- 239000004020 conductor Substances 0.000 description 7
- 229920002120 photoresistant polymer Polymers 0.000 description 7
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 6
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 6
- 229910052782 aluminium Inorganic materials 0.000 description 6
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 6
- 238000005229 chemical vapour deposition Methods 0.000 description 6
- 229910052802 copper Inorganic materials 0.000 description 6
- 239000010949 copper Substances 0.000 description 6
- 238000009792 diffusion process Methods 0.000 description 6
- 238000005530 etching Methods 0.000 description 6
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 6
- 229910052737 gold Inorganic materials 0.000 description 6
- 239000010931 gold Substances 0.000 description 6
- 229910052751 metal Inorganic materials 0.000 description 6
- 239000002184 metal Substances 0.000 description 6
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 6
- 229910052709 silver Inorganic materials 0.000 description 6
- 239000004332 silver Substances 0.000 description 6
- 238000003860 storage Methods 0.000 description 6
- 230000006870 function Effects 0.000 description 5
- 238000001552 radio frequency sputter deposition Methods 0.000 description 5
- 238000004380 ashing Methods 0.000 description 4
- 230000005684 electric field Effects 0.000 description 4
- 239000004065 semiconductor Substances 0.000 description 4
- 235000012239 silicon dioxide Nutrition 0.000 description 4
- 239000000377 silicon dioxide Substances 0.000 description 4
- 230000007547 defect Effects 0.000 description 3
- 238000001514 detection method Methods 0.000 description 3
- 150000002739 metals Chemical class 0.000 description 3
- 230000001590 oxidative effect Effects 0.000 description 3
- 230000009471 action Effects 0.000 description 2
- 238000003491 array Methods 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 239000012811 non-conductive material Substances 0.000 description 2
- 238000000206 photolithography Methods 0.000 description 2
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 229910020776 SixNy Inorganic materials 0.000 description 1
- 230000002411 adverse Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 238000013500 data storage Methods 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 238000002347 injection Methods 0.000 description 1
- 239000007924 injection Substances 0.000 description 1
- 230000007774 longterm Effects 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 239000002356 single layer Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B20/00—Read-only memory [ROM] devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
- H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
- G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
- G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Memories (AREA)
Description
【発明の属する技術分野】
この発明は、データを記憶するメモリ・デバイスに関し、より具体的には、直列のトンネル接合を備えたメモリ・セルを有するメモリ・デバイスに関する。
【0002】
【従来の技術】
民生の電子製品において、該製品によって使用される命令などのデータを記憶するのにメモリ・デバイスが使用される。不揮発性メモリ・デバイスは、データを保持するのに電力を必要としないので望ましい。したがって、不揮発性メモリ・デバイスに記憶されたデータは、電源が消耗しつくされたりメモリ・デバイスから切断されたりしたときでも維持される。また、消費者は、ボリュームが小さくかつ低価格の製品を好み、不揮発性、高密度および低価格の要件は、メモリ・デバイスの設計上の主な決定要因である。また、より小さい電源を使用するほど民生電子製品のサイズを小さくすることができるので、消費電力が少ないことが望ましい。
【0003】
不揮発性メモリ・デバイスは、一般に、ワンタイム・プログラム可能(OTP)または再プログラム可能なメモリ・セルを有する。再プログラム可能なメモリ・セルは、2値状態の間で切り替えることができる。OTPメモリ・セルの状態は、一端セルがプログラムされた後は恒久的なものとなる。OTPメモリ・デバイスは、一般に、ヒューズ、アンチヒューズ、電荷蓄積、またはマスク読み取り専用メモリ(マスクROM)として分類されることができる。
【0004】
ヒューズ・メモリ・セルは、プログラミング中にセルが「飛ばされる」ように、セルの両端に大きな電圧を印加することによってプログラムされる。ヒューズ・メモリ・セルの2値状態は、読み取りプロセス中に測定されるセル両端の抵抗として検出されることができる。ヒューズ・メモリ・デバイスは、ヒューズ・メモリ・セルをプログラムするために大きい電流が必要になるので、あまり普及していない。プログラミング電流が大きいと、大きい駆動トランジスタを有する高圧電源または電荷ポンプ回路が必要とされる。また、ヒューズ・メモリ・セルは、それぞれのヒューズ要素に必要なコンタクト領域のために、基板の大きな領域を占める。セル・サイズが大きいと、アレイ密度が低下し、ヒューズ・メモリ・デバイスのサイズが大きくなる。
【0005】
ヒューズ・メモリ・セルは、ダイオードやトランジスタなどの分離素子を含むことが多く、これにより、セル・サイズがさらに大きくなる。ヒューズ・メモリ・セル内に使用される分離ダイオードおよびトランジスタは、電流性能が制限されており、メモリ・セルをプログラムするのに必要な大きい書き込み電流によって損傷されることがある。さらに、絶縁ダイオードおよびトランジスタは、一般にシリコン・ベースの能動素子であり、これは、シリコン結晶基板上に最も容易に形成される。この種の分離素子は、多層のヒューズOTPアレイの積み重ねを含まず、よって可能なアレイ密度を低下させる。微結晶および非晶質のダイオードおよびトランジスタなどの他のシリコン・ベースの分離素子は、積み重ね(スタック)を可能にするが、製作の複雑さおよびコストを増やす。最後に、ヒューズ・メモリ・セルは、破壊しきい値分布が広いという特徴がある。破壊しきい値分布が広いということは、セルをプログラムするために書き込み電流の大きな変化を必要とすることを意味する。一般に、広い破壊しきい値分布を考慮するためには、書き込み電流を大きくしなければならない。
【0006】
従来のアンチヒューズ・メモリ・セルは、一般に、金属−誘電体−金属のスタックを含む。従来のアンチヒューズ・メモリ・セルは、セルの両端に大きい書き込み電位を印加することによってプログラムされる。この書き込み電位は、アンチヒューズをトリガし、プログラムされたメモリ・セルの両端の抵抗を小さくする。従来のアンチヒューズ・メモリ・セルには、ヒューズ/トランジスタ・セルと同じ多数の欠点がある。例えば、従来のアンチヒューズ・メモリ・セルは、高い書き込み電位を必要とし、シリコン・ベースの能動分離素子を必要とすることがある。
【0007】
一般の電荷蓄積メモリは、EPROMである。EPROMメモリは、ファウラー=ノルトハイム・トンネル効果(Fowler-Nordheim tunneling)を利用して、基板からメモリ・セル内のフローティング・ゲートに電荷を送る。EPROMメモリは、高い書き込み電圧を必要とし、EPROM素子の書き込み速度は、トンネル電流密度によって制限される。
【0008】
マスクROMメモリは、ユーザ・レベル(「フィールド・プログラミング」)でではなく製造時にプログラムされる。したがって、マスクROM素子の各バッチは、アプリケーション(用途)固有である。ほとんどの製造プロセスに見られるように、コストの削減は量を増やすことにより実現される。したがって、マスクROMの生産のコスト効率を高めるためには、アプリケーション固有のメモリに大きな需要がなければならない。大規模な処理を求めるこの要件により、多くのアプリケーションにとってマスクROMは高価になりすぎる。
【0009】
【発明が解決しようとする課題】
したがって、高密度配列が可能なメモリ・セルを有する低コストのメモリ・デバイスが必要とされている。また、高速処理が可能で過度の処理電力を必要としないメモリ・デバイスが必要とされている。
【0010】
【課題を解決するための手段】
第1の側面によると、メモリ・デバイスは、第1のトンネル接合と、第1のトンネル接合と直列な第2のトンネル接合とを有するデュアル・トンネル接合メモリ・セルを含む。第1のトンネル接合を、第1の抵抗状態から第2の抵抗状態に変化させることができる。メモリ・セルは、メモリ・デバイスのデータ記憶要素であり、この2つの抵抗状態は、メモリ・セルの2値状態を表す。第1と第2のトンネル接合は、異なるアンチヒューズ特性を有し、第2のトンネル接合抵抗が実質的に変化しないままで第1のトンネル接合が短絡されるように、メモリ・セルをプログラムすることができる。
【0011】
第1の側面によれば、第1のトンネル接合が短絡された場合、第2のトンネル接合は、プログラムされたメモリ・セルの分離機能を提供する。したがって、メモリ・デバイス内のメモリ・セルを分離(絶縁)するために、シリコン・ベースの能動的な分離ダイオードおよび/またはトランジスタが不要となる。したがって、メモリ・デバイスは、スタック型のメモリ要素を含むことができ、アレイ密度を高めることができる。
【0012】
また、第1の側面によれば、トンネル接合メモリ・セルは、ダイオード/トランジスタの分離素子を有する従来のメモリ・セルよりも小さい。この側面により、さらに、アレイ密度が向上する。また、ダイオード/トランジスタの分離素子が無いので、メモリ・デバイスの製造が単純になる。
【0013】
第2の側面によれば、メモリ・セルに書き込み電流を印加することによって、選択されたメモリ・セルをプログラムすることができる。第1のトンネル接合の抵抗を、第2のトンネル接合の抵抗よりも高くして、書き込み電流が印加されたときに、第1のトンネル接合の両端に高い電圧が生成されるようにすることができる。
【0014】
第2の側面によれば、第1のトンネル接合の両端の高い電圧は、第1のトンネル接合の破壊電圧を超えることができ、選択されたセルをプログラムするのに使用されることができる。第1のトンネル接合のトンネリング領域を減少させ、誘電体内にあり得る欠陥領域を有利に減少させることによって、第1のトンネル接合の抵抗を増やすことができる。該あり得る欠陥が減少するので、メモリ・デバイスの電圧/電流プログラミング分布(破壊しきい値分布)が小さくなり、それによりメモリ・デバイスの電力要件が低減する。
【0015】
本発明の第3の側面によると、第1のトンネル接合の破壊電圧を超える書き込み電圧を印加することによって、デュアル・トンネル接合メモリ・セルをプログラムすることができる。第1のトンネル接合の破壊電圧は、第1のトンネル接合内の誘電体を形成するのに使用される材料とその厚さによって決定されることができる。
【0016】
第3の側面によれば、トンネル接合のプログラミング電圧は、誘電層の破壊電圧を低下させることによって低下させることができる。したがって、プログラミング電圧を、従来のアンチヒューズ素子よりも低くすることができる。プログラミング電圧が低いと、メモリ・デバイス内の書き込み回路を小さくし、消費電力を少なくすることができる。
【0017】
第4の側面によれば、不均一な厚さを有する第1のトンネル接合に誘電体を設けることによって、第1のトンネル接合の破壊しきい値分布を小さくすることができる。この不均一な厚さは、誘電体内に特徴形状を形成することによって確立されることができ、この場合、書き込みプロセス中、トンネル効果は該特徴形状において生じる。
【0018】
第4の側面によれば、特徴形状は、誘電体の薄い領域に作られることができ、これにより、第1のトンネル接合の破壊電圧を低くすることができる。また、特徴形状は、第1のトンネル接合に比較的小さいトンネリング領域を提供し、これにより、メモリ・デバイスの破壊しきい値分布を小さくする。
【0019】
他の側面および利点は、図と関連して行われる以下の詳細な説明から明らかになるであろう。詳細な説明は、同じ番号が同じ要素を示す図面を参照する。
【0020】
【発明の実施の形態】
好ましい実施形態および図面によって、デュアル・トンネル接合メモリ・セルを有するメモリ・デバイスについて説明する。
【0021】
図1は、デュアル・トンネル接合メモリ・セル130を有するメモリ・アレイ100の回路の斜視図である。このメモリ・アレイ100において、ワード線110が横の行に延び、ビット線120が縦の列に延びる。ワード線110は、メモリ・セル130においてビット線120と交差する。各メモリ・セル130は、「1」または「0」の2値状態を記憶することができる。図1において、デュアル・トンネル接合メモリ・セル130は、2つの抵抗型素子として象徴的に示されている。各抵抗型素子は、メモリ・セル130内のトンネル接合に対応する。
【0022】
図2は、図1に示したようなメモリ・アレイ100と、関連する読み書き回路とを含むメモリ・デバイス10の概略図である。メモリ・デバイス10は、メモリ・アレイ100、メモリ・アレイ100の行1〜6に結合された行デコーダ300、メモリ・アレイ100の列1〜7に結合された列デコーダ400、および読み取りプロセス中にメモリ・セル130の2値状態を検出するセンス・アンプ500を含む。図2において、説明のために、42個のメモリ・セル130で交差する6つの行のワード線110と7つの列のビット線120が示されている。実際には、例えば1024×1024個以上のメモリ・セルのアレイを使用することができる。
【0023】
行デコーダ300は、書き込みプロセス中に選択されたメモリ・セル130を含む行に、書き込み電圧Vwまたは書き込み電流Iwを選択的に印加したり、読み取りプロセス中に読み取り電位Vrを印加したりするための複数のスイッチを含む。同様に、列デコーダ400は、書き込みプロセス中に選択されたメモリ・セル130を含む選択された列をアースに接続したり、読み取りプロセス中に選択された列をセンス・アンプ500に接続したりするための複数のスイッチを含むことができる。
【0024】
選択されたメモリ・セル130をプログラムし、すなわちそれに「書き込む」ために、行デコーダ300は、書き込み電圧Vwまたは書き込み電流Iwと、選択された列のワード線110との間のスイッチを閉じ、列デコーダ400は、アースと、選択された列のビット線120との間のスイッチを閉じる。書き込み電圧Vwか書き込み電流Iwかの選択は、メモリ・アレイ100に含まれるデュアル・トンネル接合メモリ・セル130の種類に依存することがある。選択されたメモリ・セル130に印加される書き込み電圧Vwまたは書き込み電流Iwは、選択されたメモリ・セル130の第1のトンネル接合を絶縁破壊すなわち「飛ばす(blow)」のに十分であり、これにより、選択されたメモリ・セル130の両端の抵抗を変化させる。書き込み電圧Vwまたは書き込み電流Iwは、メモリ・セル130の第2のトンネル接合を「飛ばす」のに不十分である。プログラムされたメモリ・セル130内の第2のトンネル接合は、実質的に、その書き込み前の抵抗を維持することができ、プログラムされたメモリ・セル130の分離素子として機能する。メモリ・セル130と書き込みプロセスの実施形態については、後で詳しく説明する。
【0025】
図3Aは、図1に示したメモリ・アレイ100の実施形態の一部を示す断面図であり、メモリ・セル130の実施形態を含む。図3Bは、メモリ・アレイ100の一部の上面図である。図3Cは、図3Aに示したようなメモリ・セル130の側面図である。
【0026】
図3Aおよび3B参照すると、メモリ・アレイ100の図示される部分は、ワード線110とビット線120の交点に配置された複数のメモリ・セル130を含む。ビット線120は、メモリ・アレイ100の基板132上に配置された絶縁層128上に配置される。絶縁層128は、例えば、SiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AlNx、および他の非導電材料であることができる。基板132は、例えば半導体基板である。基板132は電子回路を含むことができ、絶縁層128は、回路とメモリ・セル130の間を絶縁する。代替的に、ビット線120は、基板132のすぐ上に配置されてもよい。絶縁層128上のメモリ・セル130間に、絶縁体125が配置される。絶縁体125は、説明のため図3Bには示されていない。絶縁体125は、例えば、SiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AINx、および他の非導電材料である。
【0027】
図3Cを参照すると、メモリ・セル130は、第1のトンネル接合134と、該第1のトンネル接合134に直列な第2のトンネル接合136とを含む。第1のトンネル接合134は、第2のトンネル接合136と異なるアンチヒューズ特性を有する。メモリ・セル130は、第1のトンネル接合134を絶縁破壊、すなわち「飛ばす」のに十分な書き込み電流Iwをメモリ・セル130に印加し、メモリ・セル130の抵抗状態を変化させることによって、プログラムすなわち書き込まれる。その結果である第2の抵抗状態は、第1のトンネル接合134の短絡状態となりうる。第2のトンネル接合136は、書き込み電流Iwがメモリ・セル130に印加されたときに第2のトンネル接合136を短絡するのに不十分なように設計される。したがって、第2のトンネル接合136は、第1のトンネル接合134が飛ばされた後、メモリ・セル130における分離機能としてはたらき、これによってシリコン・ベースの能動的な分離素子が不要となる。第1と第2のトンネル接合134、136の異なるアンチヒューズ特性は、この書き込み方式を可能にし、これについては後で説明する。
【0028】
第1のトンネル接合134は、第1の電極142、誘電体144、および第2の電極146を含む。第1のトンネル接合134のトンネリング領域は、誘電体144が第1の電極142と接触している部分である。第2の電極146は、誘電体144をワード線110に電気的に結合する。代替的に、第2の電極146を省略することができ、ワード線110を誘電体144に直接結合することができる。誘電体144は、例えばSiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AlNx、および他の誘電体材料からなることができる。誘電体144は、例えば、0.5nm〜50nm程度の厚さを有する。第1と第2の電極142、146は、例えば、アルミニウム、銅、銀、金、および他の導電体などの任意の導電体材料であることができる。また、第1のトンネル接合134は、スペーサ139を含む。スペーサ139は、メモリ・セル130の製造中に、誘電体144の第1の電極142と接触する面積を小さくするのに使用され、これによって第1のトンネル接合134のトンネリング領域が小さくなる。
【0029】
第2のトンネル接合136は、第1のトンネル接合134と直列であり、デュアル・トンネル接合メモリ・セル130を形成する。第2のトンネル接合136は、第1の電極142を第1のトンネル接合134と共用し、また誘電体148および第3の電極150を含む。誘電体148は、例えばSiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AlNx、および他の誘電体材料から作成されることができる。誘電体148は、例えば約0.5nm〜50nm程度の厚さを有することができる。第3の電極150は、誘電体148をビット線120に電気的に結合する。代替的に、誘電体144は、ビット線120のすぐ上に配置されてもよく、この場合、第3の電極150を省略することができる。
【0030】
第1のトンネル接合134は、書き込み電流Iwが印加されたときに第2のトンネル接合136よりも前に絶縁破壊するように設計されている。トンネル接合の絶縁破損は、電極材料、誘電体材料、誘電体の製造方法、および誘電体の厚さを含むいくつかの要因に依存する。一般に、トンネル接合の両端の抵抗は、トンネル接合の面積に反比例する。図3A〜図3Cに示した実施形態において、トンネル接合134のトンネル効果が生じる領域は、第2の電極146の底部と第1の電極142の頂部の間の誘電体144の領域である。この領域は、メモリ・アレイ100の製造中、誘電体144を形成する前にスペーサ139を形成することによって、比較的小さくされる。第2のトンネル接合136の領域は、誘電体148の第1と第3の電極142、150と接触している領域であり、第1のトンネル接合134のトンネリング領域よりも大きい。誘電体144、148の厚さと材料が同様のものである場合、第1のトンネル接合134のトンネリング領域の方が小さいため、第1のトンネル接合134は、第2のトンネル接合136の抵抗R2よりも大きい抵抗R1を有する。
【0031】
トンネル接合の破壊電圧(breakdown voltage)は、トンネル接合の誘電体障壁層を形成するのに使用される厚さおよび材料に依存する。メモリ・セル130において、第1と第2のトンネル接合134、136の破壊電圧を、ほぼ等しくすることができる。
【0032】
書き込みプロセスは、書き込み電流Iwが印加されたときに生成される電圧に関して以下のように説明することができる。
【0033】
【数1】
V1=Iw・R1
V2=Iw・R2
【0034】
ここで、
V1は、第1のトンネル接合134の両端の電圧であり、
V2は、第2のトンネル接合136の両端の電圧であり、
R1は、第1のトンネル接合134の抵抗であり、
R2は、第2のトンネル接合136の抵抗である。
【0035】
V1とV2の式に示されるように、第1のトンネル接合134の抵抗R1が、第2のトンネル接合136の抵抗R2よりも高いので、第1のトンネル接合134の両端の電圧V1は、V2よりも高い。アンチヒューズ素子は、トンネル接合がその破壊電圧よりも高い電位にさらされたとき、金属または他の導電性エレメントが誘電体中に拡散することによって「短絡」する。この拡散は、アンチヒューズの両端の電圧によって引き起こされる。したがって、第1のトンネル接合134の電流の流れIwにより、電圧V1は第1のトンネル接合の破壊電圧を超えるが、電圧V2は第2のトンネル接合136の破壊電圧を超えない。第1のトンネル接合134の絶縁破壊により、第2の電極146から誘電体144を横切るよう導電性エレメントが拡散することとなり、それにより、第1のトンネル接合134が短絡する。また、書き込み電流Iwの方向を逆にして、第1の電極142から誘電体144を横切るよう導電性エレメントを拡散させることもできる。
【0036】
図3A〜図3Cに示した実施形態において、第2のトンネル接合136と第1のトンネル接合134の面積比は、約1.5:1であることができる。誘電体144、148を形成するのに使用される材料およびその厚さが同様のものである場合は、抵抗R1とR2の比率も約1.5:1である。したがって、V1は、V2の1.5倍以上であり、書き込みプロセス中に第2のトンネル接合136に著しい変化が起こらないよう、V2を十分低くすることができる。トンネル接合136、134間の面積比を大きくして、書き込みプロセス中に第2のトンネル接合136に変化が起こる前に確実に第1のトンネル接合134が飛ぶようにすることができる。この面積比はまた、メモリ・セル130が使用される用途によっては、1.5:1よりも小さくすることができる。
【0037】
図3Aと図3Bにおいて誘電体の厚さが等しいように示したが、この構成は、異なるアンチヒューズ特性を得るのには必要とされない。例えば、誘電体のどちらかが、厚さが小さく破壊電界が高い誘電体材料(例えば、A12O3は約2.7x10+7V/cmの破壊電界を有する)でよく、厚さが大きく破壊電界が低い誘電体材料(例えば、Si02は、約0.6x10+6V/cmの破壊電界を有し、ZnSは、約1.7x10+6V/cmの破壊電界を有する)でもよい。また、トンネル接合の破壊電圧は等しくなくてもよい。上記の実施形態において、重要な設計要素は、第2のトンネル接合136が短絡されない状態のままで、書き込み電流Iwが、第1のトンネル接合134の抵抗状態を第1の状態から第2の状態に変化させることである。
【0038】
図4Aおよび図4Bは、トンネル接合が直列に配列されたデュアル・トンネル接合メモリ・セル230の代替実施形態を示す。図4Aは、メモリ・セル230の斜視図であり、図4Bは、図4Aにおいて線4B−4Bで切断した断面図である。メモリ・セル230は、図2に示したようなメモリ・アレイ100で使用されることができる。
【0039】
メモリ・セル230は、ワード線110とビット線120の間に挟まれた第1のトンネル接合234と第2のトンネル接合236とを含む。第1のトンネル接合234は、不均一な厚さの誘電体244(分解形式で示されている)を有し、第2のトンネル接合236と異なるアンチヒューズ特性を有する。第1のトンネル接合234は、第1の電極242、誘電体244、および第2の電極246を含む。第2のトンネル接合236は、第1の電極246を第1のトンネル接合234と共用し、また誘電体240(分解形式で示されている)と第3の電極250を含む。
【0040】
図4Aおよび図4Bに示されるように、誘電体244は、不均一な厚さを有し、誘電体244内に延びる特徴形状すなわち溝248を含む。第1のトンネル接合234のトンネリング領域は、本質的に、溝248の底の領域に等しい。したがって、溝248によって、第1のトンネル接合234の破壊電圧が低減する。溝248の下の誘電体244の厚さを変化させ、誘電体244の材料を変更することによって、誘電体244の破壊電圧を容易に調整することができる。
【0041】
メモリ・セル230は、書き込み電流Iwまたは書き込み電圧Vwをメモリ・セル230に印加することによってプログラムされる。溝248の下の誘電体244の比較的薄い領域は、書き込み電流Iwまたは書き込み電圧Vwが印加されたときの第1のトンネル接合234の絶縁破壊の場所であり、ここで、電極242、244の一方から金属が、溝248の下の誘電体244に拡散する。溝248の下の比較的小さいトンネリング領域は、局所的な拡散領域を提供し、その結果、メモリ・セル230の破壊しきい値分布が小さくなる。破壊しきい値分布が小さいと、誘電体244の欠陥によって第1のトンネル接合234内の破壊電圧に変動がもたらされる可能性が低くなる。したがって、メモリ・セル230をプログラムするために使用される書き込み電流Iwまたは書き込み電圧Vwを小さくすることができる。また、この特徴は、書き込みプロセス中に第2のトンネル接合236が不慮に変化する可能性を小さくする。
【0042】
第2のトンネル接合236の厚さと材料は、(プログラミング前に)第2のトンネル接合236の抵抗が第1のトンネル接合234の抵抗とほぼ等しくなるように選択することができる。この実施形態において、書き込みプロセスにおいて第1のトンネル接合234が短絡されると、メモリ・セル130の全抵抗を約半分に減少させることができる。
【0043】
図4Bにおいて、第2および第3の電極246、250は必須ではなく、代わりに、誘電体をワード線とビット線に直接結合してもよい。
【0044】
図5A、図5B、図6A、図6B、図7、および図8は、メモリ・セル230に使用するのに適した誘電体の代替実施形態を示す。それぞれの実施形態は、低い破壊電圧と小さいトンネリング領域を提供するのに異なる特徴を有する。
【0045】
図5Aは、底が尖った凹部348を有する誘電体344を示す。図5Bに示したように、凹部348は、その最も低い場所で厚さが比較的小さく、誘電体344に小さいトンネリング領域を提供する。図6Aおよび図6Bは、V字形の切り欠き形状の凹部448を有する誘電体444を示す。図7および図8は、円錐形の切り欠き形状の凹部548を有する誘電体544を示す。これらのすべての特徴形状は、低い破壊電圧と、小さい破壊しきい値分布を提供する。図4〜図7に示した特徴形状248、348、448、548は、例えば刻印プロセス(imprinting process)によって誘電体に形成することができる。
【0046】
低い破壊電圧を得るために、不均一な誘電体を設けたり誘電体の表面積を小さくしなくてもよい。例えば、厚さが薄い誘電体を使用することによって、または低い破壊電界の誘電体材料を使用することによって、または材料と幾何学形状の違いを組み合わせることによっても、低い破壊電圧を得ることができる。メモリ・セルの代替実施形態(図示せず)は、比較的薄い誘電体を有する第1のトンネル接合と、より厚い誘電体を有する第2のトンネル接合とを含むことができる。両方の誘電体は、類似の形状(例えば、平行六面体)を有することができ、類似の材料で作成することができる。第1のトンネル接合234の薄い誘電体は、書き込み電流または書き込み電圧Vwが印加されたときに第1のトンネル接合234が第2のトンネル接合236よりも前に飛ばされることができるように、異なるアンチヒューズ特性(この実施形態では、より低い破壊電圧)を提供する。
【0047】
上記の実施形態によれば、メモリ・デバイス10は、メモリ・アレイ100内のメモリ・セルを分離するために、ダイオードやトランジスタなどのシリコン・ベースの能動的な分離素子を必要としない。したがって、メモリ・デバイス10は、スタック型のメモリ要素を含むことができ、アレイ密度を高めることができる。トンネル接合を比較的小さくすることができ、それによりアレイ100について可能なアレイ密度をさらに高める。さらに、トンネル接合の破壊電圧は、誘電体の厚さ、材料、および幾何学形状を調整することによって容易に操作される。したがって、所望のトンネル接合特性を選択することによって、書き込み電流Iwまたは書き込み電圧Vwを低減させることができる。
【0048】
上記の実施形態のもう1つの利点は、第1のトンネル接合における誘電体によって提供される小さな破壊しきい値分布である。誘電体の破壊電圧の変動が低減されるので、メモリ・セルをプログラムするのに使用される書き込み電圧Vwまたは書き込み電流Iwの分布(電圧/電流プログラミング分布)を制御することができる。この態様は、メモリ・デバイス10の電力要件を減少させ、メモリ・デバイス10内の選択されていない要素が、書き込みプロセスで不慮に変更される可能性を減少させる。
【0049】
次に、図2および図3A〜図3Cに示したメモリ・セルの実施形態と関連して、メモリ・デバイス10の書き込みプロセスを説明する。この実施形態では、メモリ・セル130をプログラムするために書き込み電流Iwが印加される。
【0050】
図2を参照すると、選択されたメモリ・セル130に書き込むために、選択されたメモリ・セル130と交差するワード線110に書き込み電流Iwが印加される。選択されたワード線110をIwに接続する行デコーダ300内のスイッチを閉じることによって、書き込み電流Iwを印加することができる。選択されていないワード線110に接続された行デコーダ300内のスイッチは、開いている。同時に、列デコーダ400は、選択されたメモリ・セル130と交差するビット線120をアースに接続する。したがって、書き込み電流Iwは、選択されたワード線110と、選択されたメモリ・セル130と、選択されたビット線120とを通ってアースに流れる。選択されていないビット線120へのスイッチは開いている。
【0051】
図3Cを参照すると、書き込み電流Iwは、選択されたメモリ・セル130内の第1のトンネル接合134を飛ばすのに十分な電圧V1を誘電体144の両端に生成し、第2のトンネル接合136を飛ばすのに不十分な電圧V2を誘電体148の両端に生成するように選択される。電圧V1は、第2の電極146から誘電体144への導電性エレメントの拡散を引き起こし、第2の電極146(およびビット線110)を第1の電極142に電気的に接続する。第2の電極146と第1の電極142が繋がると、メモリ・セル130の抵抗が第1の状態から第2の状態に変化し、これは、読み取りプロセスによって検出可能である。第1のトンネル接合134が飛ばされた後、アンチヒューズの働きにより、第1のトンネル接合134の両端の抵抗をほぼゼロに減少させることができる(すなわち、短絡)。したがって、書き込みプロセスの後では、メモリ・セル130の両端の抵抗は、第2のトンネル接合136の両端の抵抗に近いものとなる。
【0052】
図4〜図8に示した実施形態の書き込みプロセスは、上記の実施形態と類似している。図4〜図8の実施形態は、書き込み電流Iwまたは書き込み電圧Vwを印加することによってプログラムすることができる。図2は、メモリ・セル130を有するアレイ100を示すが、メモリ・デバイス10に、図4Aおよび図4Bに示されるセルのようなメモリ・セル230を使用することもできる。メモリ・セル230をプログラムする書き込みプロセスを以下に説明する。
【0053】
図2および図4Bを参照すると、選択されたメモリ・セル230は、選択されたメモリ・セル230と交差するワード線110に書き込み電圧Vwまたは書き込み電流Iwを印加することによってプログラムされる。書き込み電圧Vwまたは書き込み電流Iwは、行デコーダ300内のスイッチを閉じて、選択したワード線110をVwまたはIwに接続することによって印加されることができる。選択していないワード線110に接続された行デコーダ300内のスイッチは開いている。これと同時に、列デコーダ400は、選択されたメモリ・セル230と交差するビット線120をアースに接続する。これにより、書き込み電圧Vwまたは書き込み電流Iwが、選択されたメモリ・セル230に印加される。残りのビット線120へのスイッチは開いている。
【0054】
図4Bを参照すると、選択されたメモリ・セルの両端の書き込み電圧Vwは、V1の第1のトンネル接合234とV2の第2のトンネル接合236の間で分配される。ここで、Vw=V1+V2である。書き込み電圧Vwは、選択されたメモリ・セル230に直接印加されてもよく、または、選択されたメモリ・セル230に印加される書き込み電流Iwから生じたものでもよい。V1は、選択されたメモリ・セル230内の第1のトンネル接合234を飛ばすのに十分であるが、V2は、第2のトンネル接合236を飛ばすのに不十分である。書き込み電圧Vwの印加は、第1のトンネル接合234が短絡されたときに第2のトンネル接合236に著しい電流増加が生じないように、電流制限機能によって制御されてもよい。電圧V1は、第2の電極246から誘電体244への導電性エレメントの拡散を引き起こし、これにより、第2の電極246(およびビット線110)を第1の電極242に電気的に接続する。第2の電極246と第1の電極242とが繋がると、メモリ・セル230の抵抗が変化し、これは、読み取りプロセスによって検出可能である。第1のトンネル接合234が飛ばされた後、アンチヒューズの働きにより、第1のトンネル接合234の両端の抵抗をほぼゼロに減少させることができる(すなわち短絡)。
【0055】
上記の電圧書き込みプロセスに代えて、行デコーダ300と列デコーダ400は、選択されたメモリ・セルを流れる電流を検知するフィードバック・センサ(図示せず)に応答することができる。フィードバック・センサは、選択されたメモリ・セルの第1のトンネル接合が飛ばされたことを示し、そのとき、書き込みプロセスを中止して第2のトンネル接合が不慮に飛ばされないようにすることができる。
【0056】
次に、図2を参照して、メモリ・デバイス10の読み取りプロセスを説明する。メモリ・デバイス10は、Tranらに対する米国特許第6,259,644号に開示されているような等電位読み取りプロセス(equipotential read process )を有利に使用することができ、この特許の内容は、参照よりここに組み込まれる。等電位読み取りプロセスについては、後でメモリ・セル130に関して概略的に説明するが、ここで説明するプロセスは、本明細書に記載されている代替メモリ・セルの実施形態を使用するメモリ・デバイス10に適している。
【0057】
選択されたメモリ・セル130の2値状態を求めるために(すなわち、読み取るために)、読み取り電位Vrが、選択されたメモリ・セル130の行に対応するワード線110に印加され、選択されたメモリ・セル130の列に対応するビット線120が、列デコーダ400を介してセンス・アンプ500に結合される。メモリ・アレイ100内の他のすべてのビット線120に、等しい電位を印加することができる。センス・アンプ500は、選択されたビット線120からの電流を検出して、選択されたメモリ・セル130の2値状態を求める。この2値状態は、センス・アンプ500の出力に結合された処理装置(図示せず)によって検出されることができ、センス・アンプ500の出力は、選択されたメモリ・セル130の抵抗状態を示す。代替的に、センス・アンプ500は、2値状態を求めて該2値状態を処理装置に出力する回路を含むことができる。
【0058】
選択されたメモリ・セル130の2値状態は、選択されたメモリ・セル130の抵抗の第1の高い値から、書き込みプロセス後の第2の低い値への変化として求めることができる。例えば、第1の高い抵抗状態では、メモリ・セル130内の電流が少なくなり、これは、2値状態の「0」を表すことができる。第2の低い抵抗状態(第1のトンネル接合134を飛ばした後)では、メモリ・セル130内の電流が多くなり、2値状態の「1」を表すことができる。
【0059】
書き込みプロセス後で、メモリ・セル130は、第2のトンネル接合136を非短絡状態に維持する。したがって、選択されたメモリ・セル130をプログラムした後において、メモリ・アレイ100内に短絡はない。この分離機能により、メモリ・アレイ100内の読書きプロセスに悪影響を及ぼすことなく、複数のセル130をプログラムすることができる。
【0060】
上記の実施形態によると、2値状態の「1」または「0」をメモリ・セルに記憶することができる。書き込み前のメモリ・セルの第1の高抵抗状態は、メモリ・セルの2値状態の「0」に対応することができ、第2の低抵抗状態は、2値状態の「1」に対応することができる。しかしながら、この取り決めは任意なものであり、2値状態の「0」の割り当てを、「1」または他の任意の記号値に割り当て直すことができる。
【0061】
次に、図9〜図20を参照して、メモリ・アレイ100を作成する方法を説明する。
【0062】
図9〜図20において、“(A)”によって示される図は、製作されているメモリ・アレイの行に沿った断面図であり、“(B)”によって示される図は、平面図である。図9〜図20は、図3Aおよび図3Bに示されるようなメモリ・セル130を有するメモリ・アレイ100の製作を示す。
【0063】
図9Aおよび図9Bを参照すると、製作プロセスは、最初に基板132を提供する。例えば、基板132は、単結晶シリコン・ウェハのような半導体基板である。
【0064】
基板132の上に絶縁層128が形成される。絶縁層128は、例えば、CVD(化学蒸着法)、プラズマCVD(PECVD)、および他の堆積プロセスによって堆積された二酸化ケイ素である。絶縁層128の他の適切な材料には、SiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AlNx、および他の誘電体材料を含むことができる。二酸化ケイ素は、例えば、シリコン層を堆積し、次に該シリコンを酸化させることによって形成されることができる。
【0065】
次に、絶縁層128の上に第1の導電層700が形成される。第1の導電層は、ビット線120を形成する。第1の導電層700は、例えば、銀、金、銅、アルミニウム、および他の金属であることができる。第1の導電層700は、例えばDCまたはRFスパッタ堆積、および他の堆積法で形成することができる。また、第1の導電層700は、例えばドープされた半導体層である。
【0066】
第1の導電層700上に第2の導電層702が形成される。第2の導電層702は、例えば、銀、金、銅、アルミニウム、および他の金属であることができる。第2の導電層702は、例えばDCまたはRFスパッタ堆積法、および他の堆積法で堆積することができる。第2の導電層702は、第2のトンネル接合136をビット線120に結合する第3の電極150となり、したがって必須ではない。
【0067】
第2の導電層702上に誘電層704が形成される。誘電層704は、例えばSiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AINx、および他の誘電体材料であることができる。誘電層704は、例えばCVD、PECVD、および他の堆積法で堆積させることができ、例えば、約0.5nm〜50nmの厚さを有することができる。二酸化ケイ素は、例えば、シリコン層を堆積させ、次に該シリコンを酸化させることによって形成されることができる。
【0068】
誘電層704の上に第3の導電層706が形成される。第3の導電層706は、例えば銀、金、銅、アルミニウム、および他の導体であることができる。第3の導電層706は、例えばDCまたはRFスパッタ堆積、および他の堆積法で堆積させることができる。層700、702、704、706を堆積させた後で、製作しているメモリ・アレイ上にフォトレジスト・マスク708が置かれる。
【0069】
図10Aおよび図10Bを参照すると、層700、702、704、706は、エッチング・プロセスでパターン形成される。エッチング・プロセスにより、行710が得られる。次に、マスク708は、アッシング・プロセス(ashing process)によって除去される。
【0070】
図11Aおよび図11Bを参照すると、上部の2つの導電層および誘電層が、フォトレジスト・マスク712を使用してパターン形成される。行710の一番下の導電層はパターン形成されず、よってビット線120が残る。このパターン形成のステップによって、ビット線120上に配置される導体/誘電体/導体ポスト(柱)714が得られる。ポスト714は、第2のトンネル接合136に対応する。次に、図12Aおyび図12Bに示されるように、フォトレジスト・マスク712が、アッシング・プロセスによって除去される。
【0071】
図13Aおよび13Bを参照すると、製作されているメモリ・アレイ上に絶縁体716が形成される。絶縁体716は、例えば、SiOx、SiNx、SixNy、AlOx、TaOx、TiOx、AlNx、および他の絶縁体であることができる。絶縁体716は、例えばCVD、PECVD、および他の堆積法で堆積されることができる。次に、絶縁体716の表面が、例えば化学機械研磨(CMP)などの方法を使用して平坦化されることができる。
【0072】
図14Aおよび図14Bを参照すると、絶縁体716の上にフォトレジスト・マスク718が置かれ、ポスト714上の絶縁体716領域が露出される。その後、ポスト714上の絶縁体716が、エッチングで除去される。
【0073】
図15Aおよび図15Bを参照すると、フォトレジスト・マスク718は、アッシング・プロセスによって除去される。次に、アレイ上にスペーサ層720が形成される。スペーサ層720は、例えば窒化シリコンであることができる。スペーサ層720は、例えばCVD、PECVD、および他の堆積法によって堆積されることができる。
【0074】
図16Aおよび図16Bを参照すると、スペーサ層720が、スペーサ722に形作られる。スペーサ722は、例えば異方性エッチングによって形成されることができる。スペーサ722は、ポスト714上に、比較的小さい露出した表面積を残す。
【0075】
図17Aおよび図17Bを参照すると、アレイの上に誘電層724が形成される。誘電層724は、例えばSiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AINx、および他の誘電体材料であることができる。誘電層724は、例えばCVD、PECVD、および他の堆積法で堆積させることができる。
【0076】
誘電層724の上に第4の導電層726が形成される。第4の導電層726は、例えば銀、金、銅、アルミニウム、および他の金属であることができる。第4の導電体層726は、例えばDCまたはRFスパッタ堆積、および他の堆積法で堆積されることができる。
【0077】
図18Aおよび図18Bを参照すると、フォトリソグラフィ/エッチング・プロセスによって電極146が形成される。フォトレジスト・マスクは、図14Bに示したマスク718でよい。こうして、ポスト714上に第1のトンネル接合が形成される。
【0078】
図19Aおよび図19Bを参照すると、アッシング・プロセスによってフォトレジスト・マスク718が除去される。次に、アレイ上に第5の導電層730が形成される。第5の導電層730は、例えば、銀、金、銅、アルミニウム、および他の導体であることができる。第5の導電層730は、例えばDCまたはRFスパッタ堆積法、および他の堆積法で形成されることができる。また、第5の導電層730は、例えばドープされた半導体層でもよい。
【0079】
図20Aおよび図20Bを参照すると、第5の導電層730は、フォトリソグラフィ/エッチング・プロセスを使用してワード線110にパターン形成される。図20Aおよび図20Bに、完成したメモリ・アレイの一部を示す。図20Aおよび図20Bにおいて、ビット線120は、絶縁体で覆われてもよい。図20Bでは、ビット線120の位置を示すために該絶縁体は省略されている。
【0080】
図9〜図14と図21〜図22を参照して、図4〜図8に示した代替のメモリ・セルを有するメモリ・アレイ100を製作する代替の方法を説明する。
【0081】
一般に、前述のプロセスは、図3A〜図3Cに示したようなメモリ・セル130を有するメモリ・アレイ100を作成するよう適合される。図4〜図8に示したようなセルを有するメモリ・アレイ100は、異なる製作方法を必要とする。そのようなメモリ・アレイを製作する方法は、一般に、図9〜図14に示した方法に対応し、この時点で、異なるものとなる。図14Aと図14Bに示したステップよりも後の代替方法のステップについて、以下に説明する。
【0082】
図21Aおよび図21Bを参照すると、図14Aおよび図14Bに示したようにポスト714上の絶縁体716の領域を露出させた後、アレイ上に第2の誘電層802が形成される。誘電層802は、例えば、SiOx、SiNx、SiOxNy、AlOx、TaOx、TiOx、AlNx、および他の誘電体材料であることができる。二酸化ケイ素は、例えば、シリコン層を堆積し、次に該シリコンを酸化させることによって形成されることができる。次に、各メモリ・セルの個々の誘電体を、図14Bに示したマスク718と同様のマスクを使用するフォトリソグラフィ/エッチング・プロセスを用いて形成されることができる。
【0083】
図22Aおよび図22Bを参照すると、誘電体844は、図4〜図8に示した誘電体244、344、444および544のいずれかに対応することができる。特徴形状248、348、448、548は、誘電体244、344、444、544に、例えば刻印プロセスなどの方法によって形成されることができる。
【0084】
誘電体244、344、444および544のうちの選択されたものを形成した後で、導電層(図示せず)がアレイ上に堆積され、誘電体844上に、該導電層から電極246がパターン形成される。次に、ワード線110を、図19および図20に示したように、アレイ上に形成することができる。代替的に、誘電体844までのバイア(via)を埋めるよう単一層を堆積し、ワード線110を形成することができる。ビット線120の位置を示すために、図22Bでは絶縁体が省略されている。
【0085】
上記のプロセスにより、図4Aおよび図4Bに示されるようなメモリ・セル230を有するメモリ・アレイが得られる。メモリ・セル230は、誘電体244、344、444、544のうち任意のものを含むことができる。
【0086】
この仕様において、メモリ・アレイに「0」と「1」の状態を書き込む電流についての取り決めは任意であり、メモリ・デバイス10の任意の所望の用途(アプリケーション)に適合するように割り当てなおすことができる。
【0087】
上記の実施形態は、メモリ・セルの抵抗を第1の高い状態から第2の低い状態に変化させるために、第1のトンネル接合を短絡するという点から説明されている。メモリ・セルの抵抗はまた、第1のトンネル接合の誘電体に導電性エレメントを部分的に拡散させることによって変化させることができる。これは、「部分的な飛ばし(partial blow)」と呼ばれる。トンネル接合の部分的な飛ばしは、トンネル接合を短絡させることなく、トンネル接合の両端の抵抗を減少させる。誘電体への導電性エレメントの拡散は、メモリ・セルの抵抗をかなり減少させ、この抵抗の変化を、読み取りプロセスで検出することができる。
【0088】
本明細書において、「行」および「列」という用語は、メモリ・アレイ内の固定された向きを意味するものではない。さらに、「行」と「列」という用語は、必ずしも直角の関係を意味するものではない。
【0089】
図2に示したセンス・アンプ500は、メモリ・デバイス10内のメモリ・セルの2値状態を検出するための検出デバイスの例である。実際には、例えばトランスインピーダンス・センス・アンプ、電荷注入センス・アンプ、差動センス・アンプ、デジタル差動センス・アンプなどの他の検出デバイスを使用することができる。
【0090】
図3に、メモリ・セル230の2値状態を検出する1つのセンス・アンプ500が示されている。実際には、1つのメモリ・アレイに多数の検出デバイスを結合することができる。例えば、メモリ・アレイ内の各ビット線ごとにセンス・アンプを含んでもよく、メモリ・アレイ内の複数のビット線ごとにセンス・アンプを含んでもよい。
【0091】
メモリ・アレイ100は、様々な用途に使用することができる。1つの用途は、例えば、記憶モジュールを有するコンピューティング装置である。記憶モジュールは、長期記憶のために1つまたは複数のメモリ・アレイ100を含むことがある。記憶モジュールは、ラップトップ・コンピュータ、パーソナル・コンピュータ、およびサーバなどの装置に使用されることができる。
【0092】
メモリ・デバイス10は、例示的な実施形態に関して説明されたが、当業者には多くの変形が容易に明らかであり、本開示は、それらの変形を含むように意図されている。
【0093】
本発明は、以下の実施態様を含む。
(1)第1のトンネル接合(134、234)と、
前記第1のトンネル接合(134、234)と直列の第2のトンネル接合(136、236)とを備え、
前記第1のトンネル接合(134、234)を第1の抵抗状態から第2の抵抗状態に変化させることができ、該第1のトンネル接合(134、234)が、該第2のトンネル接合(136、236)と異なるアンチヒューズ特性を有するメモリ・セル(130、230)。
(2)前記第2の抵抗状態は、短絡状態である上記(1)に記載のメモリ・セル(130、230)。
(3)前記アンチヒューズ特性は、破壊電圧であり、前記第1のトンネル接合(134、234)は、前記第2のトンネル接合(136、236)より低い破壊電圧を有する上記(1)に記載のメモリ・セル(130、230)。
(4)前記第1のトンネル接合(134、234)は、誘電体(144、244、344、444、544)を含み、前記第2のトンネル接合(136、236)は、誘電体(148、240)を含む上記(3)に記載のメモリ・セル(130、230)。
(5)前記第1のトンネル接合(134、234)のトンネリング領域は、前記第2のトンネル接合(136、236)のトンネリング領域よりも小さい上記(4)に記載のメモリ・セル(130、230)。
【0094】
(6)前記第1のトンネル接合(234)の前記誘電体(244、344、444、544)は、不均一な厚さを有する上記(4)に記載のメモリ・セル(230)。
(7)前記第1のトンネル接合(234)の前記誘電体(244、344、444、544)は、特徴形状(248)を含み、該特徴形状(248)は、該第1のトンネル接合(234)のトンネリング領域を画定する上記(6)に記載のメモリ・セル(230)。
(8)前記アンチヒューズ特性は、抵抗であり、前記第1のトンネル接合(134)は、書き込みプロセス前に前記第2のトンネル接合(136)よりも高い抵抗を有する上記(1)に記載のメモリ・セル(130)。
(9)前記第1のトンネル接合(134)は、誘電体(144)を含み、前記第2のトンネル接合(136)は、誘電体(148)を含む上記(8)に記載のメモリ・セル(130)。
(10)前記第1のトンネル接合(134)のトンネリング領域は、前記第2のトンネル接合(136)のトンネリング領域よりも小さい上記(9)に記載のメモリ・セル(130)。
【図面の簡単な説明】
【図1】デュアル・トンネル接合メモリ・セルを有するメモリ・アレイの概略的な斜視図である。
【図2】 図1に示したメモリ・アレイとそれに関連した読み書き回路を含むメモリ・デバイスの概略図。
【図3A】図1に示したメモリ・アレイの一部の断面図。
【図3B】図3Aに示したメモリ・アレイの一部の上面図。
【図3C】図3Aに示したようなメモリ・セルの一実施形態の側面図。
【図4A】メモリ・セルの代替の実施形態の斜視図。
【図4B】図4Aに示したメモリ・セルの線4B−4Bに沿った断面図。
【図5A】誘電体の一実施形態の平面図。
【図5B】図5Aの線5B−5Bに沿った断面図。
【図6A】誘電体のもう他の代替の実施形態の平面図。
【図6B】図6Aの線6B−6Bに沿った断面図。
【図7】誘電体の他の代替の実施形態の平面図。
【図8】図7の線8−8に沿った断面図。
【図9】図1に示したメモリ・アレイを作成する方法を示す図。
【図10】図1に示したメモリ・アレイを作成する方法を示す図。
【図11】図1に示したメモリ・アレイを作成する方法を示す図。
【図12】図1に示したメモリ・アレイを作成する方法を示す図。
【図13】図1に示したメモリ・アレイを作成する方法を示す図。
【図14】図1に示したメモリ・アレイを作成する方法を示す図。
【図15】図1に示したメモリ・アレイを作成する方法を示す図。
【図16】図1に示したメモリ・アレイを作成する方法を示す図。
【図17】図1に示したメモリ・アレイを作成する方法を示す図。
【図18】図1に示したメモリ・アレイを作成する方法を示す図。
【図19】図1に示したメモリ・アレイを作成する方法を示す図。
【図20】図1に示したメモリ・アレイを作成する方法を示す図。
【図21】図1に示したメモリ・アレイを作成する代替の方法を示す図。
【図22】図1に示したメモリ・アレイを作成する代替の方法を示す図。
【符号の説明】
130、230 メモリ・セル
134、234 第1のトンネル接合
136、236 第2のトンネル接合
144、244、344、444、544 誘電体
248 特徴形状
Claims (9)
- 第1の電極と、第2の電極と、該第1の電極および該第2の電極の間に形成された誘電体とからなる第1のトンネル接合と、
前記第1のトンネル接合と直列の第2のトンネル接合であって、前記第1の電極と、第3の電極と、該第1の電極および該第3の電極の間に形成された誘電体とからなる第2のトンネル接合と、を備え、
前記第1のトンネル接合は、前記第2のトンネル接合よりも低い破壊電圧を有し、書き込み電流または書き込み電圧が印加された時に、前記第2のトンネル接合が短絡されない状態のままで、該第1のトンネル接合は、所定の抵抗値を有する第1の抵抗状態から短絡状態に変化する、
メモリ・セル。 - 第1の電極と、第2の電極と、該第1の電極および該第2の電極の間に形成された誘電体とからなる第1のトンネル接合と、
前記第1のトンネル接合と直列の第2のトンネル接合であって、前記第1の電極と、第3の電極と、該第1の電極および該第3の電極の間に形成された誘電体とからなる第2のトンネル接合と、を備え、
前記第1のトンネル接合は、前記第2のトンネル接合よりも高い抵抗を有し、書き込み電流が印加された時に、前記第2のトンネル接合が短絡されない状態のままで、該第1のトンネル接合は、所定の抵抗値を有する第1の抵抗状態から短絡状態に変化する、
メモリ・セル。 - 前記第1のトンネル接合のトンネリング領域は、前記第2のトンネル接合のトンネリング領域よりも小さい、
請求項1または2に記載のメモリ・セル。 - 前記第1のトンネル接合の前記誘電体は、不均一な厚さを有する、
請求項1または2に記載のメモリ・セル。 - 前記第1のトンネル接合の前記誘電体は、該第1のトンネル接合のトンネリング領域を画定する特徴形状を含む、
請求項1または2に記載のメモリ・セル。 - メモリ・セルのアレイと、
前記メモリ・セルに接続された複数のワード線と、
前記メモリ・セルに接続された複数のビット線と、を備えるメモリ・アレイであって、
前記ワード線は、該メモリ・セルにおいて前記ビット線と交差しており、
前記メモリ・セルのそれぞれは、さらに、
第1の電極と、第2の電極と、該第1の電極および該第2の電極の間に形成された誘電体とからなる第1のトンネル接合と、
前記第1のトンネル接合に直列の第2のトンネル接合であって、前記第1の電極と、第3の電極と、該第1の電極および該第3の電極の間に形成された誘電体とからなる第2のトンネル接合と、を備え、
前記第1のトンネル接合は、前記第2のトンネル接合よりも低い破壊電圧を有し、書き込み電流または書き込み電圧が印加された時に、前記第2のトンネル接合が短絡されない状態のままで、該第1のトンネル接合は、所定の抵抗値を有する第1の抵抗状態から短絡状態に変化する、
メモリ・アレイ。 - メモリ・セルのアレイと、
前記メモリ・セルに接続された複数のワード線と、
前記メモリ・セルに接続された複数のビット線と、を備えるメモリ・アレイであって、
前記ワード線は、該メモリ・セルにおいて前記ビット線と交差しており、
前記メモリ・セルのそれぞれは、さらに、
第1の電極と、第2の電極と、該第1の電極および該第2の電極の間に形成された誘電体とからなる第1のトンネル接合と、
前記第1のトンネル接合に直列の第2のトンネル接合であって、前記第1の電極と、第3の電極と、該第1の電極および該第3の電極の間に形成された誘電体とからなる第2のトンネル接合と、を備え、
前記第1のトンネル接合は、前記第2のトンネル接合よりも高い抵抗を有し、書き込み電流が印加された時に、前記第2のトンネル接合が短絡されない状態のままで、該第1のトンネル接合は、所定の抵抗値を有する第1の抵抗状態から短絡状態に変化する、
メモリ・アレイ。 - 前記第1のトンネル接合のトンネリング領域は、前記第2のトンネル接合のトンネリング領域よりも小さい、
請求項6または7に記載のメモリ・アレイ。 - 前記第1のトンネル接合の前記誘電体は、不均一な厚さを有しており、さらに、該第1のトンネル接合の該誘電体は、該第1のトンネル接合のトンネリング領域を画定する特徴形状を有する、
請求項6または7に記載のメモリ・アレイ。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US09/951,378 | 2001-09-14 | ||
US09/951,378 US6541792B1 (en) | 2001-09-14 | 2001-09-14 | Memory device having dual tunnel junction memory cells |
Publications (3)
Publication Number | Publication Date |
---|---|
JP2003142654A JP2003142654A (ja) | 2003-05-16 |
JP2003142654A5 JP2003142654A5 (ja) | 2005-06-09 |
JP4140886B2 true JP4140886B2 (ja) | 2008-08-27 |
Family
ID=25491622
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002263591A Expired - Fee Related JP4140886B2 (ja) | 2001-09-14 | 2002-09-10 | デュアル・トンネル接合メモリ・セルを有するメモリ・デバイス |
Country Status (6)
Country | Link |
---|---|
US (1) | US6541792B1 (ja) |
EP (1) | EP1293988A3 (ja) |
JP (1) | JP4140886B2 (ja) |
KR (1) | KR20030023556A (ja) |
CN (1) | CN1409397A (ja) |
TW (1) | TW556340B (ja) |
Families Citing this family (42)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US6473337B1 (en) * | 2001-10-24 | 2002-10-29 | Hewlett-Packard Company | Memory device having memory cells with magnetic tunnel junction and tunnel junction in series |
JP2003249553A (ja) * | 2002-02-26 | 2003-09-05 | Fujitsu Ltd | アンチヒューズ及びその書き込み方法 |
US6940085B2 (en) * | 2002-04-02 | 2005-09-06 | Hewlett-Packard Development Company, I.P. | Memory structures |
US6821848B2 (en) * | 2002-04-02 | 2004-11-23 | Hewlett-Packard Development Company, L.P. | Tunnel-junction structures and methods |
US6836145B2 (en) * | 2002-06-06 | 2004-12-28 | Micron Technology, Inc. | Programming circuit and method having extended duration programming capabilities |
CN1577832A (zh) * | 2003-07-07 | 2005-02-09 | 松下电器产业株式会社 | 半导体器件及其制造方法 |
US20050035429A1 (en) * | 2003-08-15 | 2005-02-17 | Yeh Chih Chieh | Programmable eraseless memory |
US7132350B2 (en) * | 2003-07-21 | 2006-11-07 | Macronix International Co., Ltd. | Method for manufacturing a programmable eraseless memory |
JP5015420B2 (ja) * | 2003-08-15 | 2012-08-29 | 旺宏電子股▲ふん▼有限公司 | プログラマブル消去不要メモリに対するプログラミング方法 |
US7057258B2 (en) * | 2003-10-29 | 2006-06-06 | Hewlett-Packard Development Company, L.P. | Resistive memory device and method for making the same |
US8767433B2 (en) | 2004-05-06 | 2014-07-01 | Sidense Corp. | Methods for testing unprogrammed OTP memory |
US7511982B2 (en) * | 2004-05-06 | 2009-03-31 | Sidense Corp. | High speed OTP sensing scheme |
US7755162B2 (en) | 2004-05-06 | 2010-07-13 | Sidense Corp. | Anti-fuse memory cell |
US8735297B2 (en) | 2004-05-06 | 2014-05-27 | Sidense Corporation | Reverse optical proximity correction method |
CA2520140C (en) | 2004-05-06 | 2007-05-15 | Sidense Corp. | Split-channel antifuse array architecture |
US9123572B2 (en) | 2004-05-06 | 2015-09-01 | Sidense Corporation | Anti-fuse memory cell |
US7812404B2 (en) | 2005-05-09 | 2010-10-12 | Sandisk 3D Llc | Nonvolatile memory cell comprising a diode and a resistance-switching material |
US7816659B2 (en) * | 2005-11-23 | 2010-10-19 | Sandisk 3D Llc | Devices having reversible resistivity-switching metal oxide or nitride layer with added metal |
US7834338B2 (en) * | 2005-11-23 | 2010-11-16 | Sandisk 3D Llc | Memory cell comprising nickel-cobalt oxide switching element |
US7829875B2 (en) * | 2006-03-31 | 2010-11-09 | Sandisk 3D Llc | Nonvolatile rewritable memory cell comprising a resistivity-switching oxide or nitride and an antifuse |
US7808810B2 (en) * | 2006-03-31 | 2010-10-05 | Sandisk 3D Llc | Multilevel nonvolatile memory cell comprising a resistivity-switching oxide or nitride and an antifuse |
US7875871B2 (en) * | 2006-03-31 | 2011-01-25 | Sandisk 3D Llc | Heterojunction device comprising a semiconductor and a resistivity-switching oxide or nitride |
FI122011B (fi) * | 2007-06-08 | 2011-07-15 | Teknologian Tutkimuskeskus Vtt | Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste |
US7742328B2 (en) * | 2007-06-15 | 2010-06-22 | Grandis, Inc. | Method and system for providing spin transfer tunneling magnetic memories utilizing non-planar transistors |
US7846785B2 (en) * | 2007-06-29 | 2010-12-07 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
US7824956B2 (en) | 2007-06-29 | 2010-11-02 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
US8233308B2 (en) * | 2007-06-29 | 2012-07-31 | Sandisk 3D Llc | Memory cell that employs a selectively deposited reversible resistance-switching element and methods of forming the same |
US7902537B2 (en) * | 2007-06-29 | 2011-03-08 | Sandisk 3D Llc | Memory cell that employs a selectively grown reversible resistance-switching element and methods of forming the same |
US20090034156A1 (en) * | 2007-07-30 | 2009-02-05 | Takuya Yamamoto | Composite sheet |
JP5503876B2 (ja) * | 2008-01-24 | 2014-05-28 | 株式会社半導体エネルギー研究所 | 半導体基板の製造方法 |
DE102008024078A1 (de) * | 2008-05-17 | 2009-12-17 | Forschungszentrum Jülich GmbH | Speicher sowie Verfahren zum Schreiben und Auslesen von Information in einem Speicher |
US7842969B2 (en) * | 2008-07-10 | 2010-11-30 | Semiconductor Components Industries, Llc | Low clamp voltage ESD device and method therefor |
KR20110054088A (ko) | 2009-11-17 | 2011-05-25 | 삼성전자주식회사 | 비휘발성 메모리 소자 |
US8124426B2 (en) * | 2010-01-06 | 2012-02-28 | International Business Machines Corporation | Tunnel junction via |
US8610243B2 (en) * | 2011-12-09 | 2013-12-17 | Globalfoundries Inc. | Metal e-fuse with intermetallic compound programming mechanism and methods of making same |
US9093149B2 (en) * | 2012-09-04 | 2015-07-28 | Qualcomm Incorporated | Low cost programmable multi-state device |
FR3073075B1 (fr) * | 2017-10-27 | 2020-09-04 | St Microelectronics Crolles 2 Sas | Point memoire a materiau a changement de phase |
FR3084520B1 (fr) | 2018-07-25 | 2020-08-14 | Stmicroelectronics Rousset | Procede de protection d'un circuit integre, et dispositif correspondant |
FR3084521B1 (fr) * | 2018-07-25 | 2020-08-14 | Stmicroelectronics Rousset | Procede de protection d'un module de circuit integre et dispositif correspondant |
FR3084492A1 (fr) | 2018-07-30 | 2020-01-31 | Stmicroelectronics (Rousset) Sas | Procede de detection d'une attaque par un faisceau de particules electriquement chargees sur un circuit integre, et circuit integre correspondant |
FR3099259B1 (fr) | 2019-07-24 | 2021-08-13 | St Microelectronics Rousset | Procédé de protection de données stockées dans une mémoire, et circuit intégré correspondant |
KR102476767B1 (ko) | 2021-03-17 | 2022-12-09 | 피에스케이홀딩스 (주) | 플라즈마 감지 장치 |
Family Cites Families (17)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US3643237A (en) * | 1969-12-30 | 1972-02-15 | Ibm | Multiple-junction tunnel devices |
US5096846A (en) * | 1990-11-02 | 1992-03-17 | Texas Instruments Incorporated | Method of forming a quantum effect switching device |
US5200652A (en) * | 1991-11-13 | 1993-04-06 | Micron Technology, Inc. | Programmable/reprogrammable structure combining both antifuse and fuse elements |
US5248632A (en) * | 1992-09-29 | 1993-09-28 | Texas Instruments Incorporated | Method of forming an antifuse |
US5701222A (en) | 1995-09-11 | 1997-12-23 | International Business Machines Corporation | Spin valve sensor with antiparallel magnetization of pinned layers |
US5640343A (en) * | 1996-03-18 | 1997-06-17 | International Business Machines Corporation | Magnetic memory array using magnetic tunnel junction devices in the memory cells |
US5757056A (en) * | 1996-11-12 | 1998-05-26 | University Of Delaware | Multiple magnetic tunnel structures |
US6259644B1 (en) | 1997-11-20 | 2001-07-10 | Hewlett-Packard Co | Equipotential sense methods for resistive cross point memory cell arrays |
US6169686B1 (en) | 1997-11-20 | 2001-01-02 | Hewlett-Packard Company | Solid-state memory with magnetic storage cells |
US5991193A (en) | 1997-12-02 | 1999-11-23 | International Business Machines Corporation | Voltage biasing for magnetic ram with magnetic tunnel memory cells |
US5930164A (en) * | 1998-02-26 | 1999-07-27 | Motorola, Inc. | Magnetic memory unit having four states and operating method thereof |
EP0959475A3 (en) | 1998-05-18 | 2000-11-08 | Canon Kabushiki Kaisha | Magnetic thin film memory and recording and reproducing method and apparatus using such a memory |
US6351406B1 (en) | 1998-11-16 | 2002-02-26 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6034882A (en) | 1998-11-16 | 2000-03-07 | Matrix Semiconductor, Inc. | Vertically stacked field programmable nonvolatile memory and method of fabrication |
US6331944B1 (en) | 2000-04-13 | 2001-12-18 | International Business Machines Corporation | Magnetic random access memory using a series tunnel element select mechanism |
US6269018B1 (en) | 2000-04-13 | 2001-07-31 | International Business Machines Corporation | Magnetic random access memory using current through MTJ write mechanism |
US6271088B1 (en) * | 2001-01-05 | 2001-08-07 | United Microelectronics Corp. | Method for fabricating a buried vertical split gate memory device with high coupling ratio |
-
2001
- 2001-09-14 US US09/951,378 patent/US6541792B1/en not_active Expired - Fee Related
-
2002
- 2002-08-13 TW TW091118171A patent/TW556340B/zh active
- 2002-09-02 EP EP02256087A patent/EP1293988A3/en not_active Withdrawn
- 2002-09-10 JP JP2002263591A patent/JP4140886B2/ja not_active Expired - Fee Related
- 2002-09-13 CN CN02142968A patent/CN1409397A/zh active Pending
- 2002-09-13 KR KR1020020055548A patent/KR20030023556A/ko not_active Application Discontinuation
Also Published As
Publication number | Publication date |
---|---|
JP2003142654A (ja) | 2003-05-16 |
EP1293988A2 (en) | 2003-03-19 |
US6541792B1 (en) | 2003-04-01 |
EP1293988A3 (en) | 2004-07-14 |
KR20030023556A (ko) | 2003-03-19 |
CN1409397A (zh) | 2003-04-09 |
US20030052320A1 (en) | 2003-03-20 |
TW556340B (en) | 2003-10-01 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP4140886B2 (ja) | デュアル・トンネル接合メモリ・セルを有するメモリ・デバイス | |
US6473337B1 (en) | Memory device having memory cells with magnetic tunnel junction and tunnel junction in series | |
US6841833B2 (en) | 1T1R resistive memory | |
US6483734B1 (en) | Memory device having memory cells capable of four states | |
US6560135B2 (en) | Magnetic semiconductor memory apparatus and method of manufacturing the same | |
US8036018B2 (en) | Non-volatile memory devices including stacked NAND-type resistive memory cell strings | |
US8268678B2 (en) | Diode array and method of making thereof | |
US7733685B2 (en) | Cross point memory cell with distributed diodes and method of making same | |
US7863595B2 (en) | Reproducible resistance variable insulating memory devices having a shaped bottom electrode | |
US10573807B2 (en) | Phase change memory element | |
US20030031074A1 (en) | One-time programmable memory using fuse/anti-fuse and vertically oriented fuse unit memory cells | |
US20210043834A1 (en) | Method and apparatus providing multi-planed array memory device | |
JP2002530850A (ja) | 垂直スタック型フィールド・プログラマブル不揮発性メモリおよびその製造方法 | |
US10847720B1 (en) | Non-volatile memory elements with filament confinement | |
US11706932B2 (en) | 1T1R resistive random access memory, and manufacturing method thereof, transistor and device | |
US6636436B2 (en) | Isolation of memory cells in cross point arrays | |
CN114122254A (zh) | 具有多个输入端子的电阻式存储器元件 | |
US10854255B1 (en) | Vertical selector stt-MRAM architecture | |
US7805687B2 (en) | One-time programmable (OTP) memory cell | |
TW202416388A (zh) | 半導體裝置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20040907 |
|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040907 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20070117 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20071225 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20080304 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20080415 |
|
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20080606 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110620 Year of fee payment: 3 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
LAPS | Cancellation because of no payment of annual fees |