FI122011B - Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste - Google Patents

Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste Download PDF

Info

Publication number
FI122011B
FI122011B FI20075429A FI20075429A FI122011B FI 122011 B FI122011 B FI 122011B FI 20075429 A FI20075429 A FI 20075429A FI 20075429 A FI20075429 A FI 20075429A FI 122011 B FI122011 B FI 122011B
Authority
FI
Finland
Prior art keywords
layer
memory
intermediate product
electrode
layers
Prior art date
Application number
FI20075429A
Other languages
English (en)
Swedish (sv)
Other versions
FI20075429A (fi
FI20075429A0 (fi
Inventor
Heikki Seppae
Tomi Mattila
Mark Allen
Ari Alastalo
Original Assignee
Teknologian Tutkimuskeskus Vtt
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Teknologian Tutkimuskeskus Vtt filed Critical Teknologian Tutkimuskeskus Vtt
Priority to FI20075429A priority Critical patent/FI122011B/fi
Publication of FI20075429A0 publication Critical patent/FI20075429A0/fi
Priority to US12/155,671 priority patent/US7915097B2/en
Priority to EP08157721.5A priority patent/EP2001053B1/en
Priority to CN2008101099822A priority patent/CN101325245B/zh
Publication of FI20075429A publication Critical patent/FI20075429A/fi
Application granted granted Critical
Publication of FI122011B publication Critical patent/FI122011B/fi

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/64—Manufacture or treatment of solid state devices other than semiconductor devices, or of parts thereof, not peculiar to a single device provided for in groups H01L31/00 - H10K99/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/10—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration
    • H01L27/101—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a repetitive configuration including resistors or capacitors only
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B82—NANOTECHNOLOGY
    • B82Y—SPECIFIC USES OR APPLICATIONS OF NANOSTRUCTURES; MEASUREMENT OR ANALYSIS OF NANOSTRUCTURES; MANUFACTURE OR TREATMENT OF NANOSTRUCTURES
    • B82Y10/00—Nanotechnology for information processing, storage or transmission, e.g. quantum computing or single electron logic
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/56—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using storage elements with more than two stable states represented by steps, e.g. of voltage, current, phase, frequency
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C17/00—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards
    • G11C17/14—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM
    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B63/00—Resistance change memory devices, e.g. resistive RAM [ReRAM] devices
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0009—RRAM elements whose operation depends upon chemical change
    • G11C13/0014—RRAM elements whose operation depends upon chemical change comprising cells based on organic memory material
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10T—TECHNICAL SUBJECTS COVERED BY FORMER US CLASSIFICATION
    • Y10T29/00—Metal working
    • Y10T29/49—Method of mechanical manufacture
    • Y10T29/49002—Electrical device making

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Physics & Mathematics (AREA)
  • Nanotechnology (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Theoretical Computer Science (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Manufacturing & Machinery (AREA)
  • Semiconductor Memories (AREA)
  • Read Only Memory (AREA)

Description

Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste
Keksinnön ala 5 Esillä oleva keksintö kohdistuu sähköisiin yksiköihin, kuten muistilaitteisiin, erityisesti painettaviin muisteihin ja niiden valmistamiseen. Muisteja voidaan käyttää esimerkiksi hinnaltaan edullisissa RFID-, anturi- ja tallennusvälinekäyttökohteissa. Esillä oleva keksintö kohdistuu myös valmistusmenetelmään.
Keksinnön tausta 10 Johdinrakenteita voidaan tuottaa muovi- tai paperisubstraateille painetuista metallisista nanopartikkelisuspensioista, jotka sintrataan muoville ja paperille sopivissa lämpötiloissa (T < 200 °C). Tällaisia hopeananomusteita on helposti saatavana Cabot, Inc:in tai Harima, Inc:in kaltaisilta yrityksiltä. Uunissa sintraamisen lisäksi tekniikan tasosta tunnetaan lasersintraaminen [N. Bieri et ai, Superlattices and Microstructures 35, 437 (2004) ] sekä UV-15 ja mikroaaltosintraaminen [J. Perelaer et ai, Adv. Mater. 18, 2101 (2006)].
Patenttihakemuksessa FI 20060697, joka ei ole tullut julkiseksi tämän hakemuksen jättöpäivämäärään mennessä, kuvataan parannettu menetelmä, sähköinen sintraaminen, nanopartikkelijärjestelmien sintraamiseksi. Tässä menetelmässä nanopartikkelijärjestelmän 20 sähkönjohtavuus paranee sähköisessä käsittelyssä huomattavasti. Tavanomaiseen lämpösintraukseen verrattuna sähkösintrausmenetelmä on nopea ja se pienentää substraatin ja muiden ympäröivien rakenteiden lämpökuormitusta. Sähköinen sintraaminen mahdollistaa ° sintrattujen linjojen suoran online-tarkkailun ja se sallii johdinrakenteiden kuvioinnin o sintraamisen aikana. FI 20060697 kuvaa myös, kuinka sähköisesti sintratun rakenteen jäljelle i o 25 jäänyttä resistanssia voidaan systemaattisesti ohjata käytetyn sähkökäsittelyn reunaehtojen | avulla (esimerkiksi lähdeimpedanssi (suuntausvastus), dynaaminen lähteen säätö σ> sintrausprosessin etenemisen mukaan ja niin edelleen).
(M
sj- m r-· o S. Sivaramakrishnan, et ai. ehdottavat julkaisussa Nature Materials 6, 149 (2007) toista c\i 30 menetelmää hallitun eristeestä metalliksi -muunnoksen tekemiseksi painokelpoisissa 2 polymeerikomposiiteissa, joissa on nanometalliryppäitä. Samantyyppinen menetelmä kuvataan patenttihakemusjulkaisussa WO 2007/004033 A2.
Julkaisussa US 2004/0085797 kuvataan menetelmä nano- tai mikropartikkelien tilan 5 muuttamiseksi sähköisellä tasajännitteellä. Jännitettä johdetaan dispergoituja partikkeleita sisältävän joustavan, geelimäisen kerroksen päälle sijoitetuilla elektrodeilla, jolloin partikkelit suuntautuvat sähkökentän mukaisesti tai muodostavat ryppäitä, jolloin rakenteen johtavuus kasvaa paikallisesti. Menetelmä ei sovellu hyvin haihtumattomien rakenteiden tuotantoon eikä sitä voi käyttää johdinlankojcn muodostamiseen pinnoille.
10
Julkaisussa WO 2005/104226 kuvataan menetelmä läpikontaktien tuottamiseksi puolijohdesiruihin johtamalla erittäin korkea (> 1 kV) jännitepiikki nanopartikkeleita sisältävän kerroksen läpi. Tätä menetelmää ei voi käyttää johdinlankojen muodostamiseen pinnoille.
15
Keksinnön yhteenveto
Esillä olevan keksinnön tavoite on tuottaa uudenlainen elektroniikkamoduuli, erityisesti muistielementti, joka voidaan valmistaa ja saattaa toiminnalliseksi edullisesti. Erityisesti 20 keksinnön tavoite on tuottaa painettava muistielementti, sen välituote ja uusi tekniikka muistielementin toiminnallistamiseksi.
Esillä olevan keksinnön tavoite on myös tuottaa uusi menetelmä moduulin valmistamiseksi sekä käytännön sovelluksia moduulille.
o 25
(M
oo Esillä olevan keksinnön perusajatuksena on käyttää kahta materiaalia, jotka kokevat ^ sintrautumisen tai vastaavan prosessin eri olosuhteissa, muodostamaan rakenne, jossa kahden x elektrodin välissä olevan keskikerroksen johtavuutta voidaan suurentaa sähköisen
CL
vuorovaikutuksen avulla. Erityisesti nanopartikkelimateriaaleja, joilla on erilaiset
C\J
jjt 30 sintrautumislämpötilat, voidaan käyttää tällaisen rakenteen saavuttamiseksi. Jos elektrodien
Is- o sintrautumislämpötila valitaan alemmaksi kuin keskikerroksen sintrautumislämpötila,
CVJ
elektrodit voidaan sintrata hyvin ilman, että keskikerros sintrautuu. Tämän jälkeen keskikerros voi toimia kerran khjoitettavana (write-once) muistikerroksena 3 muistielementeissä, kytkimissä, antifuse-laitteissa ja vastaavissa. Keksinnön perusperiaatetta voidaan käyttää myös sähkötekniikan muilla aloilla.
Näin ollen esillä olevan keksinnön mukainen elektroniikkamoduuli käsittää vähintään yhden 5 ensimmäisen materiaalin vyöhykkeen, joka voidaan muuntaa rakenteellisesti sähköisen vuorovaikutuksen avulla sen johtavuuden parantamiseksi vähintään paikallisesti, jolla ensimmäisellä materiaalilla on ensimmäinen muunnoskynnys, ja vähintään toinen, ensimmäisen materiaalivyöhykkeen lähellä oleva materiaalivyöhyke. Keksinnön mukaan toinen materiaalivyöhyke muodostetaan toisesta materiaalista, joka voidaan myös muuntaa 10 rakenteellisesti sen johtavuuden kasvattamiseksi, jolla toisella materiaalilla on toinen muunnoskynnys, joka on alempi kuin ensimmäisen materiaalivyöhykkeen muunnoskynnys.
Rakenteelliset muunnokset voidaan tyypillisesti käynnistää kasvattamalla lämpötilaa sisäisen sähköisen vuorovaikutuksen avulla (sähköinen sintraus tai vastaava prosessi) tai ulkoisen 15 lämmön kohdistamisen avulla. Edullisesti vähintään ensimmäisen materiaalin rakenteellinen muunnos on luonteeltaan pysyvä.
Muistielementti, jossa käytetään edellä mainittua periaatetta, voidaan tuottaa muodostamalla rakenne, joka käsittää kaksi elektrodikerrosta ja muistikerroksen, jolloin muistikerros 20 muodostetaan ensimmäisestä materiaalista, joka voidaan muuntaa sähköisesti kerroksen sähkönjohtavuuden parantamiseksi vähintään paikallisesti. Tämä materiaali on edullisesti nanopartikkeleita sisältävää materiaalia. Esillä olevan keksinnön mukaan vähintään yksi, edullisesti kumpikin, elektrodikerroksista valmistetaan toisesta materiaalista, joka voidaan myös muuntaa elektrodikerroksen sähkönjohtavuuden kasvattamiseksi. Kerrosten T- 25 muunnoskynnykset, erityisesti muunnoslämpötilat, valitaan siten, että elektrodikerroksen cv muunnoslämpötila on alempi kuin muistikerroksen muunnoskynnys. Tämä mahdollistaa i o muistielementin muuntamisen välituotteesta toiminnalliseksi muistielementiksi altistamalla i δ elementti olosuhteille, jotka ovat kerrosten ominaismuunnoskynnysten välissä. Tavanomaista
Et sintrausta käytettäessä olosuhteet käsittävät sopivan ulkoisen lämpötilan ja/tai paineen.
cd 30 Toisaalta, kun materiaali voidaan muuntaa sähköisen vuorovaikutuksen avulla, haluttu c\i in olosuhde saavutetaan johtamalla rakenteeseen sopiva sähkökenttä (jolloin elektrodien o lämpötilaa nostetaan sisäisesti, mikromittakaavassa, niiden muunnoskynnystä korkeammaksi).
4
Tulosena oleva muistielementti tai välituote toiminnallisen muistielementin valmistamiseksi käsittää - kaksi elektrodikerrosta, ja - muistikerroksen, joka on valmistettu ensimmäisestä materiaalista, joka voidaan 5 muuntaa rakenteellisesti sähköisen vuorovaikutuksen avulla kerroksen johtavuuden kasvattamiseksi vähintään paikallisesti.
Elektrodikerrokset ja muistikerros järjestetään toisiinsa nähden siten, että muistikerroksen rakenteellinen muunnos voidaan toteuttaa johtamalla elektrodikerrosten väliin jännitettä. Keksinnön mukaan vähintään toinen, edullisesti kumpikin elektrodikerroksista valmistetaan 10 toisesta materiaalista, joka on myös rakenteellisesti muunnettavissa kerroksen sähkönjohtavuuden kasvattamiseksi vähintään paikallisesti ja jonka muunnoskynnys on alhaisempi kuin muistikerroksen muunnoskynnys.
Kerrokset voivat sijaita pystysuunnassa toistensa päällä sandwich-rakenteena tai lateraalisesti 15 tasomaisena rakenteena. Pystysuuntaisessa järjestelyssä keskikerroksen rakenteellinen muunnos elementtiin kirjoitettaessa etenee lähinnä substraattiin nähden kohtisuorassa suunnassa. Lateraalisessa järjestelyssä muunnos etenee lähinnä substraatin tason määrittämässä suunnasssa.
20 Useat edellä kuvatun kaltaiset muistiyksiköt voidaan järjestää matriisiin tallennuskapasiteetiltaan suuremman elementin muodostamiseksi. Tällöin rakenne käsittää joukon muistiyksiköitä yksi-, kaksi- tai kolmiulotteisen hilan muodossa, jolloin elektrodikerrokset on järjestetty siten, että kullekin muistiyksikölle voi kirjoittaa ja siltä voi lukea yksitellen.
^ 25 ° Erityisemmin esillä olevan keksinnön kaltaiselle menetelmälle on tunnusmerkillistä se, mitä o patenttivaatimuksen 1 tunnusmerkkiosassa on mainittu. Välituotteelle elektroniikkamoduulin o valmistamiseksi on tunnusmerkillistä se, mitä patenttivaatimuksen 16 tunnusmerkkiosassa on S mainittu.
CL
σ> 30
(M
ιλ Esillä olevan keksinnön mukaiselle muistielementille, painetulle elektroniikkatuotteelle, o anturille ja RFID-tunnisteelle on tunnusmerkillistä se, mitä patenttivaatimuksissa 31, 32, 33 ja 34, vastaavasti, on mainittu.
5
Keksinnön erään edullisen suoritusmuodon mukaan tuotetaan menetelmä muistielementin muodostamiseksi, joka menetelmä käsittää ulommat elektrodikerrokset ja keskimmäisen muistikerroksen käsittävän rakenteen muodostamisen siten, että vähintään yksi ulkokerroksista käsittää nanopartikkeleita, jotka voidaan sintrata mainitun vähintään yhden 5 ulkokerroksen sähkönjohtavuuden parantamiseksi, jonka mainitun vähintään yhden ulkokerroksen sintrauslämpötila on alempi kuin keskikerroksen sintrauslämpötila.
Esillä oleva keksintö tuottaa huomattavia etuja. Keksinnön avulla voidaan tuottaa ja toiminnallistaa rakenteita, jotka käsittävät vähintään kaksi materiaalivyöhykettä, jotka 10 voidaan levittää toistensa lähelle, mutta joista esimerkiksi ainoastaan toisen halutaan muuntuvan sintraamalla.
Painettavien muistien avulla saavutetaan erityisiä etuja. Rakenne voi toimia esimerkiksi kerran kirjoitettavana ja useita kertoja luettavana (write-once-read-many, WORM) muistina. 15 Useissa käyttökohteissa on olemassa tarve hinnaltaan edullisille digitaalisille muisteille, esimerkiksi painetun elektroniikan RFID-, anturi- ja tallennusvälinesovelluksissa, joille aloille esimerkiksi IDTechEX odottaa voimakasta kasvua. Esillä oleva keksintö sallii jälkikäsittelyn, sähköisen ohjelmoitavuuden, pienijännitteisen toiminnan ja pysyvyyden, jotka ovat kaikki edullisia ominaisuuksia edellä kuvattujen käyttökohteiden muisteille. Tarvittavan muistin 20 tyyppi, RAM, ROM tai WORM, taas riippuu käyttökohteesta.
Esillä olevan keksinnön toinen etu on, että muistin kirjoittaminen voidaan tehdä varsinaisen laitteen valmistusprosessin jälkeen. Tämä on selkeä etu verrattuna esimerkiksi yhdysvaltalaisessa patenttijulkaisussa US 2007/0057311 kuvattuihin painettuihin laitteisiin, i- 25 joissa kukin bitti luodaan painamisen aikana. Myös monet muut tavanomaiset painetut muistit cm ovat ROM-tyyppisiä (vain luku), ne siis kirjoitetaan valmistuksen aikana.
i co o δ Pienikustannuksisissa sovelluksissa muistin valmistaminen suunnataan usein tehtäväksi g painamalla, jolla on mahdollisuus olla erittäin edullinen menetelmä pienikustannuksiseen σ> 30 suurivolyymiseen tuotantoon.
si- m h-· o Keksinnön tärkeimpien sovelluskohteiden tuotteet ovat tyypillisesti passiivisia tai paristokäyttöisiä, joten on tärkeää, että niiden muistit voidaan lukea ja kirjoittaa matalilla jännitteillä. Koska keksinnön edullisen suoritusmuodon mukainen pystysuora topologia 6 voidaan suunnitella siten, että matalat käyttöjännitteet ovat mahdollisia, esillä oleva keksintö tuottaa kätevän ratkaisun myös tähän ongelmaan.
Nanopartikkelien, erityisesti koteloitujen metallisten nanopartikkelien, on havaittu olevan 5 erityisen edullisia matalan sintrautumisjännitteen ja muistin pysyvyyden suhteen. Sopivia metalleja ovat esimerkiksi hopea, kulta, kupari, platina, nikkeli, palladium, rauta, titaani, tina ja näiden seokset.
Keksinnön lisäsuoritusmuotojen avulla saavutetaan muita etuja.
10
Rakenteen jokin kerros tai kaikki kerrokset muodostetaan tyypillisesti painamalla tai aerosolilevittämällä substraatille. Substraattina käytetään edullisesti paperia, kartonkia tai muovia.
15 Edullisen suoritusmuodon mukaan kerrokset viedään substraatille nanopartikkeleita sisältävinä musteina, jotka kuivataan levittämisen jälkeen.
Rakenteen yhden kerroksen tai kaikkien kerrosten nanopartikkelit on edullisesti koteloitu helpon levittämisen ja sintraamisen mahdollistamiseksi.
20
Kun muistituotetta valmistellaan käyttöä varten, vähintään yksi ulkokerroksista sintrataan lämpötilassa, joka on alempi kuin keskikerroksen sintrautumislämpötila tavanomaisessa lämpösintraamismenetelmässä (esimerkiksi uuni, laser, UV tai mikroaalto) tai johtamalla sopiva sähkösintrauskenttä tai jännite vähintään yhden ulkokerroksen ylitse, edullisesti t- 25 kohtisuoraan kerroksen tasoon nähden.
δ
(M
o Rakenne on edullisesti sandwich-rakenne, joka toteutetaan δ - painamalla ensimmäinen elektrodikuvio substraatille ja sallimalla elektrodikuvion c kuivua, g> 30 - painamalla keskikerros kuivuneen ensimmäisen elektrodikuvion yli ja osittain S ensimmäisen elektrodikuvion päälle ja sallimalla keskikerroksen kuivua, ja o - painamalla toinen elektrodikuvio kuivuneen keskikerroksen yli ja osittain keskikerroksen päälle ja sallimalla toisen elektrodikuvion kuivua.
7
Joukko tällaisia sandwich-rakenteita voidaan tuottaa yksi-, kaksi- tai kolmiulotteisen hilan muodossa, jolloin vähintään toinen ulkokerroksista tai kumpikin ulkokerros muodostetaan jatkuvina nauhoina, jotka leikkaavat toisen ulkokerroksen muodostaman nauhan tai nauhat siten, että vähintään leikkausalueilla keskikerros jää ulkokerrosten väliin.
5
Eristävän materiaalin lisäkerros voidaan levittää sandwich-rakenteelle elektrodikerrosten pitämiseksi sähköisesti eristettyinä ennen keskikerroksen sintraamista.
Rakenne voi olla myös tasomainen, joka toteutetaan painamalla ensimmäinen ja toinen 10 elektrodikuvio substraatille etäisyyden päähän toisistaan ja painamalla keskikerros ensimmäisen ja toisen elektrodikuvion väliin.
Keksinnön toisen näkökohdan mukaan ensimmäinen ja toinen elektrodikerros muodostetaan nanopartikkeleita sisältävästä kerroksesta, jonka sintrautumislämpötila on alhaisempi kuin 15 keskikerroksen sintrautumislämpötila. Kerrokset levitetään paperi-, kartonki- tai muovisubstraatille. Kerrokset muodostavat sandwich-rakenteen.
Keksinnön mukainen rakenne käsittää joukon tällaisia sandwich-rakenteita yksi-, kaksi- tai kolmiulotteisen hilan muodossa, jolloin vähintään toinen ulkokerroksista tai kumpikin 20 ulkokerros muodostetaan jatkuvina nauhoina, jotka leikkaavat toisen ulkokerroksen muodostaman nauhan tai nauhat siten, että vähintään keskikerroksen leikkaavat alueet jäävät ulkokerrosten väliin.
Kerrokset voidaan levittää lateraalisesti tasomaisen rakenteen tuottamiseksi.
^ 25 cv Ensimmäinen ja toinen elektrodikerros on sintrattu nostamalla niiden lämpötilaa 0 keskikerroksen sintrautumislämpötilaa alemmaksi lämpötilaksi tavanomaisen δ lämpösintrausmenetelmän tai sähkösintrauksen avulla.
tr
CL
cd 30 Keksinnön kolmannen näkökohdan mukaan tuotetaan painettu elektroniikkatuote, joka S käsittää muistielementin, tai välituote toiminnallisen muistielementin tuottamista varten.
r- o o cv 8
Keksinnön neljännen näkökohdan mukaan tuotetaan anturilaite, joka käsittää muistielementtiin yhdistetyn anturin tai välituotteen anturin tuottamaa tietoa tallentavan toiminnallisen muistielementin tuottamista varten.
5 Suoritusmuotoja kuvattaessa käytetään usein termiä ’’sähköinen sintraaminen” kuvaamaan nanopartikkeleita sisältävässä kerroksessa tapahtuvaa rakenteellista muunnosprosessia. On syytä huomata, että termillä ’’sähkösintraus” on tässä tekstissä yleinen merkitys: sen lisäksi, että tavanomaisia nanopartikkeleita liitetään toisiinsa sintrausprosessin aikana, sähkösintrausmuunnos saattaa käsittää myös (i) pidennetyn sähkön johtamisen, joka aiheuttaa 10 täydellisen sulamisen ja uudelleenkiteytymisen, jonka aikana alkuperäinen nanopartikkelimatriisimuoto häviää, (ii) sähkötermisen lumivyöry- tai läpimurtotyyppisen ilmiön, joka aiheuttaa paikallisten lankamaisten rakenteiden muodostumisen. Erityisesti on syytä huomata, että sähköisesti aiheutettu muunnos ei välttämättä kata koko keskikerrosta, vaan tuotetut johtavuusreitit voivat olla luonteeltaan paikallisia.
15
Kuvioiden lyhyt kuvaus
Kuviot IA - ID esittävät sivunäkymänä muistibitin valmistussekvenssiä pystysuuntaisessa topologiassa, lopullista rakennetta ja muistin ohjelmointia keksinnön erään 20 edullisen suoritusmuodon mukaan.
Kuviot 2A - 2C esittävät ylhäältä nähtynä kuvion 1 muistibitin valmistussekvenssiä pystysuuntaisessa topologiassa ja lopullisessa rakenteessa.
Kuvio 3 esittää sivulta nähtynä keksinnön erään suoritusmuodon mukaista kaksiulotteista muistimatriisia.
o 25 Kuvio 4 esittää ylhäältä nähtynä kuvion 3 kaksiulotteista muistimatriisia.
g Kuvio 5 esittää sivunäkymänä lisäeristekerroksen kaksiulotteista muistimatriisia.
^ Kuvio 6 esittää ylhäältä nähtynä kuvion 5 kaksiulotteista muistimatriisia.
x Kuviot 7A - 7D esittävät sivusta nähtynä keksinnön edullisen suoritusmuodon mukaista kolmiulotteista muistimatriisin valmistusjaksoa ja lopullista rakennetta.
C\] ^ 30 Kuvio 8 esittää sivulta nähtynä kolmiulotteista muistimatriisirakennetta, jossa käytetään rv.
g vaihtoehtoista elektrodijärjestelyä.
(M
Kuvio 9 esittää kuvion 8 kolmiulotteista muistimatriisirakennetta ylhäältä nähtynä.
9
Kuviot 10A - 10C esittävät sivulta nähtynä esillä olevan keksinnön erään suoritusmuodon mukaisen lateraalisen topologiavalmistusmenetelmän ja rakenteen valmistussekvenssiä.
Kuvio 11 esittää esimerkinomaista järjestelyä elektrodien sähkösintraamiseksi.
5 Kuvio 12 esittää vaihtoehtoista järjestelyä elektrodien sähkösintraamiseksi.
Suoritusmuotojen yksityiskohtainen kuvaus
Kuviot 1 ja 2 esittävät esillä olevan keksinnön yhtä edullista suoritusmuotoa. Tässä 10 toteutetaan kolmikerroksinen samansuuntaisten levyjen pystysuuntainen rakenne, joka toimii kirjoita kerran, lue monta kertaa (WORM) -muistielementtinä. Valmistus- ja käyttötoimet koostuvat olennaisesti kuvion 1 esittämistä vaiheista (A) - (D). Rakenteen tärkein ominaisuus on, että se on valmistettu kahdesta nanopartikkelimusteesta N1 ja N2, jotka sintrautuvat vastaavasti lämpötiloissa TCUrei < TCUre2· Ensimmäinen elektrodi 101 painetaan ensin 15 materiaalista N1 substraatille 100 [kuvio 1 A] ja kuivataan siten, että lisälevitys tulee mahdolliseksi. Tämän jälkeen keskikerros 102 painetaan materiaalista N2 ja kuivataan lisälevityksen mahdollistamiseksi [kuvio IB]. Toinen elektrodi 103 painetaan tämän jälkeen materiaalista N1 ja kuivataan [kuvio 1 C], Tällöin koko rakenne voidaan sintrata lämpötilassa Tcurei < T < TCUre2 , , jolloin kaksi elektrodia 101, 103 sintrautuvat ja niistä tulee hyvin sähköä 20 johtavia samalla, kun keskikerros 102 jää sintrautumattomaksi. Tällaisia nanopartikkelimusteita, joiden sintrautumislämpötilat ovat hyvin erilaisia, on jo kaupallisesti saatavana. Muistibitin ohjelmointi [kuvio 1 D] tehdään käyttämällä ’’sähkösintrausta”: keskikerroksen ylitse johdetaan sähköjännite 104, jolloin keskikerros sintrautuu (ainakin osittain) ja sen sähkönjohtavuus kasvaa. Tällöin laite toimii kirjoita kerran, lue monta kertaa o 25 (WORM) -muistina. Tällaisen laitteen mahdollisia käyttökohteita ovat tietojen tallentaminen oö anturisovelluksissa: esimerkiksi voitaisiin toteuttaa painettu kosteusanturi, joka tarkkailee ^ pakkauksen kosteutta ja kirjoittaa tiedot muistiin ohjelmoiduin välein / raja-arvojen ylittyessä.
X
tr
CL
Kuvio 2 esittää kuviossa 1 ja edellä olevassa tekstissä kuvattua valmistussekvenssiä ylhäältä
C\J
"fr 30 nähtynä.
I'-- o o
(M
Kuviossa esitetyn pystysuuntaisen topologian tärkein etu on, että sähköisesti sintrattavan kerroksen 102 pieni paksuus sallii kirjoittamisen matalilla jännitteillä / teholla. Lisäksi 10 kerroksen paksuus on yleisesti hyvin hallittavissa oleva parametri ja se tunnetaan hyvin ohutkalvotekniikan alalla.
Olemme havainneet kokeissamme, että sintraamattomat kerrokset voivat pysyä sähköisesti 5 sintrattavina riittävän pitkän ajan (kuukausia, vuosia) käytännön käyttökohteita varten.
On selvää, että ensimmäinen kerros 101 ja toinen kerros 102 voidaan käsitellä suoraan lämpötilassa Tcurel < T < Tcure2 levittämisen jälkeen sen sijaan, että ne ainoastaan kuivattaisiin ja käsiteltäisiin myöhemmin.
10
Kuviot 3, 4, 5 ja 6 esittävät keksinnön toista edullisten suoritusmuotojen joukkoa kaksiulotteisen muistimatriisin toteuttamiseksi. Kuviot 3 ja 4 kuvaavat rakennetta, jossa ensimmäiset elektrodit 201 (myös ’’bittilinjat”) painetaan ensin substraatille 100, minkä jälkeen levitetään keskimmäinen muistikerros 202 ja toiset elektrodit 203 (myös "sanalinjat”). 15 Kuten kuviosta 4 ilmenee, muistikerros 202 voidaan levittää elektrodien leikkauskohtiin.
Kuten kuvioista 5 ja 6 ilmenee, voidaan rakenteessa käyttää lisäeristekerrosta 204 esimerkiksi auttamaan vaiheiden peittävyyden ongelmissa. Myös muistikerroksen aluetta 202 voidaan sopivasti ohjata käyttämällä eristekerrosta 204 esimerkiksi muistibitin impedanssialueen 20 muokkaamiseen tai muistikerroksen 202 materiaalin kulutuksen vähentämiseen.
Kuviot 7, 8 ja 9 esittävät muiden edullisten suoritusmuotojen joukkoa kolmiulotteisen (3D) muistirakenteen toteuttamiseksi. On syytä huomata, että pystysuuntaisen pinoamisen mahdollisuus useiden kerrosten peräkkäisen levittämisen kautta on painomenetelmien yleinen 25 etu, ja siihen kuuluu mahdollisuus toteuttaa suurtiheysmuistilaitteita (bittiä/tilavuus, pieni cm pohjapinta-ala, suuri tiheys painotekniikoiden viivanleveyden rajoituksista riippumatta).
i o Kuvio 7 esittää tavallista edullista 3D-muistirakennetta ja sen toteuttamisjärjestystä. Ensin δ levitetään ensimmäiset elektrodit 301 ja ensimmäiset eristealueet 302 substraatille 100 [kuvio c 7 A], Tämän jälkeen levitetään muistikerros 303 ja toinen eristekerros 304 [kuvio 7 B], minkä en 30 jälkeen levitetään toiset elektrodit 305 [kuvio 8 C]. Tässä vaiheessa on tuotettu ensimmäinen [o muistisolujen kerros. 3D-toteutussekvenssiä voidaan tämän jälkeen jatkaa [kuvio 7 D] o levittämällä eristekerros 307 ja toinen muistisolujen kerros, joka sisältää vastaavasti esimerkiksi ensimmäiset elektrodit 308, muistikerroksen 309 ja toiset elektrodit 310.
11
Toteutusta voidaan tämän jälkeen jatkaa samanlaisella kahden ensimmäisen muistikerroksen toistolla, kuin edellä on kuvattu, kunnes saavutetaan haluttu muistikoko [kuvio 7 D],
Kuvio 8 esittää (sivunäkymä) toista edullista suoritusmuotoa 3D-muistirakenteen 5 toteuttamiseksi. Tässä muistin tiheyttä on parannettu kuvioon 7 verrattuna olennaisesti käyttämällä kutakin elektrodia hyödyntämään elektrodin päällä ja alla olevaa muistikerrosta. Kuvio 8 esittää ensimmäiset elektrodit 311, muistikerrokset 312, eristekerrokset 313 ja toiset elektrodit 314.
10 Kuvio 9 esittää (ylhäältä nähtynä) kuinka x- ja y-elektrodit (’’bitti”- ja ”sana”-linjat, vastaavasti) voidaan järjestää vuorotteleviin sijainteihin. Tässä ensimmäinen y-linjojen joukko 321, ensimmäinen x-linjojen joukko 322, toinen y-linjojen joukko 323 ja toinen x-linjojen joukko 324 levitetään peräkkäin (mukaan lukien välissä olevan muisti- ja eristekerrokset, ei kuvattu kuviossa 9). Valmistussekvenssiä voidaan tämän jälkeen jatkaa levittämällä kolmas y- 15 linjojen joukko ensimmäisen y-linjojen joukon 321 kohdalle (päälle) ja niin edelleen, y- ja x-linjojen vuorottelevan rakenteen avulla on mahdollista tuottaa etuja, kuten (i) suurempi muistin tiheys (ohuempi rakenne), (ii) matalampi rakenne, joka auttaa esimerkiksi vaiheiden peittävyydessä.
20 Kuviot 10, 11 ja 12 esittävät joukkoa muita edullisia suoritusmuotoja, joissa käytetään lateraalista laitetopologiaa. Tässä ensimmäiset 401 ja toiset elektrodit 403 painetaan ensin substraatille 100 [kuvio 10 A] ja muistikerros 402 toisena [kuvio 10 B], Kuten edellä on kuvattu, kun käytetään elektrodeille 401, 403 ja muistikerrokselle 402 materiaaleja, joiden sintrautumislämpötilat ovat erilaisia, koko rakenne voidaan lopulta sintrata lämpötilassa Tcurei T- 25 < T < TCUre2 , jossa elektrodit sintrautuvat, mutta muistikerros ei sintraudu. Muistirakenne cv voidaan myöhemmin kirjoittaa sähkösintrauksen avulla käyttämällä kytkettävää jännitettä 404 o [kuvio 10 C].
δ g Vaihtoehtoisesti, kuten kuvioissa 11 ja 12 kuvataan, myös sähkösintrausta voidaan käyttää g) 30 lämpösintrauksen sijasta elektrodien sintraamiseen vaakasuuntaisessa muistirakenteessa.
lt> Tämä voidaan tehdä elektrodien painamisen jälkeen (ennen muistikerroksen levittämistä) o [kuvio 11] tai kummankin kerroksen painamisen jälkeen [kuvio 12], kun sähkösintrauksen intensiteetti valitaan siten, että muistikerroksen korkeampi sintrautumislämpötila jättää sen sintrautumattomaksi elektrodien sintrautuessa. Kuvioissa 11 ja 12 sähkösintrausmenetelmään 12 kuuluu sintrattavan rakenteen päälle ja alle levitettävien elektrodien 406 sintraaminen, teholähde ja sähkö liitännät 405 sekä valinnainen lisäeristekerros 407. Tyypillisesti vaihtosähköjännitettä johdetaan elektrodien 401, 403 sähkösintrautumisen tuottamiseksi. Eristekerros 407 ja sintrauselektrodit 406 voivat olla ulkoisia, ne eivät siis jää tuotetun 5 rakenteen osiksi.
On selvää, että sähkösintrausta voidaan vastaavasti käyttää myös vähintään yhden pystysuuntaisen topologian elektrodin sintraamiseen (kuviot 1 - 9).
10 Kuten kuviosta 10 ilmenee, lateraalisen topologian tärkein haittapuoli on sen vaatima suuri painoresoluutio/-tarkkuus riittävän sähkösintrauspituuden saavuttamiseksi. Tämä korostaa kuvion 1 pystysuuntaisen topologian etuja.
Kun muistiin khjoittaminen sallitaan, laite kytketään välineeseen, joka johtaa 15 sähkösintrausjännitteen elektrodikerrosten väliin. Kun jännite johdetaan, muistikerroksen tila muuttuu.
Kokeissa on havaittu, että sähköisesti sintratun materiaalin resistanssia voidaan ohjata systemaattisesti vaihtelemalla sähkön johtamista (esimerkiksi käyttämällä sarjabiasvastusta tai 20 käyttämällä ohjelmoitavaa teholähdettä, jossa johdettua jännite- ja virtakuviota voidaan ohjata). Näin ollen on mahdollista kirjoittaa kukin muistisolu useita kertoja, jolloin tuotettu resistanssi alenee joka kerralla. Tämä mahdollistaa (i) moniarvoisen/monibittisen tallennuksen kuhunkin soluun, (ii) kunkin solun osittaisen päällckirjoittamisen. Tällöin siis kirjoitusjännitettä johtavaa elintä voidaan sovittaa siten, että se aiheuttaa muistikerroksen -n- 25 sähkönjohtavuuden asteittaisen kasvamisen hallitusti siten, että saavutetaan muistielementti, cm jossa kussakin muistisoluista voi olla kolme tai useampi ennalta määritettyä johtavuustilaa i cp laitteen kapasiteetin kasvattamiseksi.
δ g Lisäksi uudelleenkiqoitettavuuden lisäämiseksi voidaan tuottaa emuloitu RAM, jossa on g) 30 rajoitettu määrä kirjoitussyklejä N), esimerkiksi rakenne, joka sisältää N kertaa M bittiä, jossa S M on muistivaraston (lohkon) koko. Kiqoittamisen/uudelleen kiqoittamisen aikana käytetään o o uutta M bitin lohkoa. Lisäksi rakenne sisältää vastaavien muistisolujen osoitinmuistialueen, jota päivitetään kullakin kirjoituskerralla ja se ohjaa luku- ja kirjoitusprosessia käyttämään haluttua muistilohkoa.
13
Alan ammattilaiselle on ilmeistä, että (i) on lisäsuoritusmuotoja, jotka voidaan toteuttaa käyttämällä kolmea tai useampaa materiaalia, joiden sintrautumislämpötilat TCUrei, Tcuie2, TCUre3, ... ovat erilaiset, (ii) materiaalit eivät rajoitu metallinanopartikkeleihin, vaan myös 5 muita materiaaleja voidaan käyttää (esimerkiksi ITO, seostettu ZnO ja niin edelleen), (iii) painomenetelmät eivät rajoitu mustepohjaisiin (nestesuspensiot), vaan myös aerosolilevitystekniikoita [katso esimerkiksi M3D-levitysprosessi, www.optomec.com] voidaan yhtä lailla käyttää.
δ
CM
cb o δ x cc
CL
σ>
CM
st
LO
r^· o o
CM

Claims (34)

1. Menetelmä elektroniikkamoduulin tuottamiseksi, jossa menetelmässä moduuliin muodostetaan rakenne, joka käsittää vähintään yhden ensimmäisen materiaalivyöhykkeen 5 (102; 202; 303; 402) ja vähintään yhden toisen materiaalivyöhykkeen (101, 103; 201, 203; 301, 305; 401, 403), joka ensimmäinen materiaalivyöhyke (102; 202; 303; 402) on muodostettu ensimmäisestä materiaalista, joka voidaan muuntaa rakenteellisesti sähköisen vuorovaikutuksen avulla sen sähkönjohtavuuden kasvattamiseksi vähintään paikallisesti, jolla ensimmäisellä materiaalilla on ensimmäinen muunnoskynnys, 10 tunnettu siitä, että toinen materiaalivyöhyke (101, 103; 201, 203; 301, 305; 401, 403) muodostetaan toisesta materiaalista, joka voidaan muuntaa rakenteellisesti sen sähkönjohtavuuden kasvattamiseksi ja jolla toisella materiaalilla on toinen muunnoskynnys, joka on alempi kuin ensimmäisen materiaalin muunnoskynnys, ja 15 ensimmäinen ja toinen materiaali ovat mainittua rakennetta muodostettaessa muuntamattomassa muodossa.
2. Patenttivaatimuksen 1 mukainen menetelmä, tunnettu siitä, että toisen materiaalin rakenteellinen muunnos voidaan käynnistää lisäämällä materiaalin lämpötilaa sisäisen 20 sähköisen vuorovaikutuksen tai ulkoisen lämpöaltistuksen avulla.
3. Patenttivaatimuksen 1 tai 2 mukainen menetelmä, tunnettu siitä, että mainittu rakenteellinen muunnos ainakin ensimmäisen materiaalin osalta on luonteeltaan pysyvä. o 25
4. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, tunnettu siitä, että g ensimmäisenä materiaalina käytetään nanopartikkeleita sisältävää materiaalia, joka i g ensimmäinen materiaali edullisesti sisältää vuorattuja nanopartikkeleita, joilla on tyypillisesti x metalliydin. CL CD CM [jt 30
5. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, tunnettu siitä, että toisena § materiaalina käytetään nanopartikkeleita sisältävää materiaalia, joka toinen materiaali CM edullisesti sisältää koteloituja nanopartikkeleita, joilla on tyypillisesti metalliydin.
6. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, tunnettu siitä, että rakenne muodostetaan substraatille (100; 200; 300; 400), edullisesti paperille, kartongille tai muoville.
7. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, tunnettu siitä, että rakenne 5 muodostetaan substraatille painamalla tai aerosolilevittämällä.
8. Jonkin edellä olevan patenttivaatimuksen mukainen menetelmä, tunnettu siitä, että mainituksi sähköiseksi moduuliksi muodostetaan muistielementti, joka menetelmä käsittää yhden tai useiden muistiyksikköjen muodostamisen, joista kukin käsittää kaksi 10 elektrodikerrosta (201, 203; 301, 305; 401, 403) ja muistikerroksen (202; 303; 402), jolloin muistikerros (202; 303; 402) muodostetaan mainitusta ensimmäisestä materiaalista ja vähintään toinen elektrodikerroksista (201, 203; 301, 305; 401, 403) muodostetaan mainitusta toisesta materiaalista.
9. Patenttivaatimuksen 8 mukainen menetelmä, tunnettu siitä, että vähintään yksi elektrodikerros (201, 203; 301, 305; 401, 403) muunnetaan olosuhteissa, jotka ovat elektrodikerroksen (202; 303; 402) muunnoskynnystä korkeampia, mutta muistikerroksen muunnoskynnystä alempia, edullisesti lämpösintrausmenetelmällä tai johtamalla sopiva sähköinen muunnoskenttä tai jännite vähintään yhden elektrodikerroksen (202; 303; 402) läpi, 20 edullisesti kohtisuoraan kerroksen tasoon nähden.
10. Jonkin patenttivaatimuksen 8-9 mukainen menetelmä, tunnettu siitä, että mainittu rakenne muodostaa sandwich-rakenteen, jossa muistikerros (202, 303) levitetään ulompien elektrodikerrosten (201, 203; 301, 305) väliin. 25 cm
11. Patenttivaatimuksen 10 mukainen menetelmä, tunnettu siitä, että muodostetaan useita o tällaisia sandwich-rakenteita yksi-, kaksi- tai kolmiulotteisen hilan muotoon, jolloin vähintään δ toinen ulkokerroksista (201, 203; 301, 305) tai kumpikin ulkokerros (201, 203; 301, 305) g muodostetaan jatkuvina nauhoina, jotka leikkaavat toisen ulkokerroksen (201, 203; 301, 305) 05 30 muodostaman nauhan tai nauhat siten, että vähintään leikkausalueilla muistikerros (202; 303) CM S jää ulkokerrosten (201, 203; 301, 305) väliin. o o CM
12. Patenttivaatimuksen 10 tai 11 mukainen menetelmä, tunnettu siitä, että - painetaan ensimmäinen elektrodikerros (201) substraatille (200) ja annetaan elektrodikerroksen (201) kuivua, - painetaan muistikerros (202) kuivuneen ensimmäisen elektrodikerroksen (201) ylle ja osittain ensimmäisen elektrodikerroksen (201) päälle ja annetaan 5 muistikerroksen (202) kuivua, ja - painetaan toinen elektrodikerros (203) kuivuneen muistikerroksen (202) ylle ja osittain muistikerroksen (202) päälle ja annetaan toisen elektrodikerroksen (203) kuivua.
13. Jonkin patenttivaatimuksen 10-12 mukainen menetelmä, tunnettu siitä, että sandwich- rakenteeseen applikoidaan eristävä lisämateriaalikerros.
14. Jonkin patenttivaatimuksen 8-9 mukainen menetelmä, tunnettu siitä, että mainittu rakenne on tasomainen rakenne ja muistikerros (402) ja elektrodikerrokset (401, 403) on 15 sovitettu lateraalisesti suhteessa toisiinsa.
15. Patenttivaatimuksen 14 mukainen menetelmä, tunnettu siitä, että - painetaan ensimmäinen ja toinen elektrodikerros (401, 403) substraatille (400) etäisyyden päähän toisistaan, 20. painetaan muistikerros (402) ensimmäisen ja toisen elektrodikerroksen (401, 403) väliin.
16. Välituote elektroniikkamoduulin valmistamiseksi, joka käsittää - vähintään yhden ensimmäisen materiaalivyöhykkeen (102; 202; 303; 402), joka on -r- 25 muodostettu ensimmäisestä materiaalista, joka voidaan rakenteellisesti muuntaa cu sähköisen vuorovaikutuksen avulla sen sähkönjohtavuuden kasvattamiseksi i o vähintään paikallisesti, jolla ensimmäisellä materiaalilla on ensimmäinen δ muunnoskynnys, ja jr - vähintään toisen materiaalivyöhykkeen, joka on ensimmäisen cd 30 materiaalivyöhykkeen läheisyydessä, in tunnettu siitä, että o toinen materiaalivyöhyke muodostetaan toisesta materiaalista, joka voidaan myös muuntaa rakenteellisesti sen sähkönjohtavuuden kasvattamiseksi, jolla toisella materiaalilla on toinen muunnoskynnys, joka on alempi kuin ensimmäisen materiaalin muunnoskynnys, ja ensimmäinen ja toinen materiaali ovat muuntamattomassa muodossa.
17. Patenttivaatimuksen 16 mukainen välituote, tunnettu siitä, että toisen materiaalin rakenteellinen muunnos voidaan käynnistää lisäämällä materiaalin lämpötilaa sisäisen 5 sähköisen vuorovaikutuksen tai ulkoisen lämpöaltistuksen avulla.
18. Patenttivaatimuksen 16 tai 17 mukainen välituote, tunnettu siitä, että mainittu rakenteellinen muunnos vähintään ensimmäisen materiaalin osalta on luonteeltaan pysyvä.
19. Jonkin patenttivaatimuksen 16-18 mukainen välituote, tunnettu siitä, että ensimmäinen materiaali sisältää nanopartikkeleita, edullisesti vuoratussa muodossa.
20. Jonkin patenttivaatimuksen 16 - 19 mukainen välituote, tunnettu siitä, että toinen materiaali sisältää nanopartikkeleita, edullisesti vuoratussa muodossa. 15
21. Jonkin patenttivaatimuksen 16-20 mukainen välituote, tunnettu siitä, että mainittu rakenne on levitetty paperi-, kartonki- tai muovisubstraatille (100, 200, 300, 400).
22. Jonkin patenttivaatimuksen 16-21 mukainen välituote, tunnettu siitä, että se on välituote 20 toiminnallisen muistielementin valmistamiseksi ja se käsittää yhden tai useampia muistiyksiköitä, joista kukin edelleen käsittää kaksi elektrodikerrosta (201, 203; 301, 305; 401, 403), jotka on valmistettu mainitusta toisesta materiaalista, - muistikerroksen (202; 303; 402), joka on valmistettu mainitusta ensimmäisestä i- 25 materiaalista, oj jolloin elektrodikerrokset (201, 203; 301, 305; 401, 403) ja muistikerros (202; 303; 402) i o järjestetään toisiinsa nähden siten, että muistikerroksen (202; 303; 402) rakenteellinen o muunnos voidaan toteuttaa kytkemällä elektrodikerrosten (201, 203; 301, 305; 401, 403) c väliin jännite. <j) 30 (M
23. Patenttivaatimuksen 22 mukainen välituote, tunnettu siitä, että se käsittää useita o muistiyksiköitä yksi-, kaksi- tai kolmiulotteisen hilan muodossa, jolloin elektrodikerrokset (201, 203; 301, 305; 401, 403) on jäqestetty siten, että kullekin muistiyksikölle voi kirjoittaa ja siltä voi lukea yksitellen.
24. Patenttivaatimuksen 22 tai 23 mukainen välituote, tunnettu siitä, että elektroniikkamoduuli on kirjoita kerran, lue monta kertaa (WORM) -elementti.
25. Patenttivaatimuksen 22 tai 23 mukainen välituote, tunnettu siitä, että se käsittää ohjausyksikön, joka on sovitettu ryhmittämään muistielementin muistiyksiköt muistilohkoiksi ja muistilohkon osoitinyksiköiksi RAM-tyyppisen, mahdollisten kiijoitustapahtumien määrän osalta rajoitetun muistielementin tuottamiseksi.
26. Jonkin patenttivaatimuksen 22 - 25 mukainen välituote, tunnettu siitä, että se käsittää välineet mainitun jännitteen kytkemiseksi elektrodikerrosten (201, 203; 301, 305; 401, 403) väliin.
27. Patenttivaatimuksen 26 mukainen välituote, tunnettu siitä, että mainitut välineet 15 jännitteen kytkemiseksi on sovitettu tuottamaan muistikerroksen johtavuuden vaiheittainen kasvu hallitusti siten, että tuotetaan muistielementti, jossa kullakin muistiyksiköistä voi olla kolme tai useampia määritettyjä johtavuustiloja.
28. Jonkin patenttivaatimuksen 22 - 27 mukainen välituote, tunnettu siitä, että mainitut 20 kerrokset muodostavat sandwich-rakenteen, jossa muistikerros on ulompien elektrodikerrosten (201, 203; 301, 305) välissä.
29. Jonkin patenttivaatimuksen 22 - 28 mukainen välituote, tunnettu siitä, että se käsittää useita tällaisia sandwich-rakenteita yksi-, kaksi- tai kolmiulotteisen hilan muodossa, jolloin T- 25 vähintään toinen ulkokerroksista (201, 203) tai kumpikin ulkokerros (201, 203) muodostetaan ° jatkuvina nauhoina, jotka leikkaavat toisen ulkokerroksen (201, 203) muodostaman nauhan tai 0 nauhat siten, että vähintään leikkausalueilla keskikerros (202) jää ulkokerrosten (201, 203) δ väliin. CC CL σ> 30
30. Jonkin patenttivaatimuksen 22 - 27 mukainen välituote, tunnettu siitä, että mainitut ίο kerrokset (401, 402, 403) on sovitettu lateraalisesti suhteessa toisiinsa, jolloin ne muodostavat o o tasomaisen rakenteen. c\i
31. Muistielementti, tunnettu siitä, että se on valmistettu jonkin patenttivaatimuksen 22 - 30 mukaisesta välituotteesta muuntamalla rakenteellisesti ainakin toinen elektrodikerroksista (201, 203; 301, 305; 401, 403) vähintään paikallisesti siten, että kerroksen (201, 203; 301, 305; 401, 403) sähkönjohtavuus on suurempi kuin muuntamattoman kerroksen 5 sähkönjohtavuus.
32. Painettu elektroniikkatuote, joka käsittää jonkin patenttivaatimuksen 16 - 30 mukaisen välituotteen.
33. Anturilaite, joka käsittää anturin, joka on yhdistetty jonkin patenttivaatimuksen 22 - 30 mukaiseen välituotteeseen toiminnallisen muistielementin tuottamiseksi anturin tuottamien tietojen tallentamiseksi.
34. RFID-tunniste, joka käsittää jonkin patenttivaatimuksen 22 - 30 mukaisen välituotteen 15 toiminnallisen muistielementin tuottamiseksi. δ (M i CO o δ X en CL O) (M sj- m h-· o o (M
FI20075429A 2007-06-08 2007-06-08 Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste FI122011B (fi)

Priority Applications (4)

Application Number Priority Date Filing Date Title
FI20075429A FI122011B (fi) 2007-06-08 2007-06-08 Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste
US12/155,671 US7915097B2 (en) 2007-06-08 2008-06-06 Electronic module with conductivity transformation region, method of manufacture and applications thereof
EP08157721.5A EP2001053B1 (en) 2007-06-08 2008-06-06 Electronics module, method for the manufacture thereof and applications
CN2008101099822A CN101325245B (zh) 2007-06-08 2008-06-06 电子模块及其制造方法和应用

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
FI20075429 2007-06-08
FI20075429A FI122011B (fi) 2007-06-08 2007-06-08 Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste

Publications (3)

Publication Number Publication Date
FI20075429A0 FI20075429A0 (fi) 2007-06-08
FI20075429A FI20075429A (fi) 2008-12-09
FI122011B true FI122011B (fi) 2011-07-15

Family

ID=38212400

Family Applications (1)

Application Number Title Priority Date Filing Date
FI20075429A FI122011B (fi) 2007-06-08 2007-06-08 Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste

Country Status (4)

Country Link
US (1) US7915097B2 (fi)
EP (1) EP2001053B1 (fi)
CN (1) CN101325245B (fi)
FI (1) FI122011B (fi)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
FI124372B (fi) 2009-11-13 2014-07-31 Teknologian Tutkimuskeskus Vtt Kerrostettuihin partikkeleihin liittyvä menetelmä ja tuotteet
CN104347589B (zh) * 2013-08-02 2017-04-05 中芯国际集成电路制造(上海)有限公司 一种反熔丝结构
FI20155964A (fi) * 2015-12-17 2017-06-18 Teknologian Tutkimuskeskus Vtt Oy Sähköinen komponentti, piiri, laite, komponentin valmistusmenetelmä ja toimintamenetelmä
CN112054121B (zh) * 2020-09-14 2023-04-07 清华大学 阻变存储器、阻变存储器芯片及其制备方法

Family Cites Families (29)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5714766A (en) * 1995-09-29 1998-02-03 International Business Machines Corporation Nano-structure memory device
US7294366B2 (en) * 1998-09-30 2007-11-13 Optomec Design Company Laser processing for heat-sensitive mesoscale deposition
US6541792B1 (en) * 2001-09-14 2003-04-01 Hewlett-Packard Development Company, Llp Memory device having dual tunnel junction memory cells
US6821848B2 (en) * 2002-04-02 2004-11-23 Hewlett-Packard Development Company, L.P. Tunnel-junction structures and methods
US7051945B2 (en) * 2002-09-30 2006-05-30 Nanosys, Inc Applications of nano-enabled large area macroelectronic substrates incorporating nanowires and nanowire composites
US6807079B2 (en) 2002-11-01 2004-10-19 Hewlett-Packard Development Company, L.P. Device having a state dependent upon the state of particles dispersed in a carrier
DE60238147D1 (de) * 2002-12-18 2010-12-09 Ibm Verfahren zur selbstanordnung elektronischer schaltkreise und damit hergestellte schaltungen
KR100973282B1 (ko) * 2003-05-20 2010-07-30 삼성전자주식회사 나노 결정층을 구비하는 소노스 메모리 장치
DE102004003363A1 (de) * 2004-01-22 2005-08-18 Infineon Technologies Ag Verfahren zum Herstellen von Nanospeicherelementen zur Ladungsspeicherung
DE102004007633B4 (de) * 2004-02-17 2010-10-14 Qimonda Ag Speicherzelle, Halbleiter-Speicherbauelement und Verfahren zur Herstellung einer Speicherzelle
WO2005089165A2 (en) * 2004-03-10 2005-09-29 Nanosys, Inc. Nano-enabled memory devices and anisotropic charge carrying arrays
DE102004020497B8 (de) 2004-04-26 2006-06-14 Infineon Technologies Ag Verfahren zur Herstellung von Durchkontaktierungen und Halbleiterbauteil mit derartigen Durchkontaktierungen
EP1743380B1 (en) * 2004-05-06 2016-12-28 Sidense Corp. Split-channel antifuse array architecture
US20070057311A1 (en) 2004-10-29 2007-03-15 Agfa-Gevaert Conventionally printable non-volatile passive memory element and method of making thereof
US20060098485A1 (en) * 2004-10-29 2006-05-11 Agfa-Gevaert Printable non-volatile passive memory element and method of making thereof
US20060131555A1 (en) * 2004-12-22 2006-06-22 Micron Technology, Inc. Resistance variable devices with controllable channels
US8334464B2 (en) 2005-01-14 2012-12-18 Cabot Corporation Optimized multi-layer printing of electronics and displays
WO2006076603A2 (en) * 2005-01-14 2006-07-20 Cabot Corporation Printable electrical conductors
US7208372B2 (en) * 2005-01-19 2007-04-24 Sharp Laboratories Of America, Inc. Non-volatile memory resistor cell with nanotip electrode
DE102005005938B4 (de) * 2005-02-09 2009-04-30 Qimonda Ag Resistives Speicherelement mit verkürzter Löschzeit, Verfahren zur Herstellung und Speicherzellen-Anordnung
US7507618B2 (en) * 2005-06-27 2009-03-24 3M Innovative Properties Company Method for making electronic devices using metal oxide nanoparticles
JP5753338B2 (ja) 2005-07-01 2015-07-22 ナショナル ユニヴァーシティー オブ シンガポール 導電性複合材料
US7297975B2 (en) * 2005-07-28 2007-11-20 Infineon Technologies Ag Non-volatile, resistive memory cell based on metal oxide nanoparticles, process for manufacturing the same and memory cell arrangement of the same
DE102005035445B4 (de) * 2005-07-28 2007-09-27 Qimonda Ag Nichtflüchtige, resistive Speicherzelle auf der Basis von Metalloxid-Nanopartikeln sowie Verfahren zu deren Herstellung und entsprechende Speicherzellenanordnung
US7491962B2 (en) * 2005-08-30 2009-02-17 Micron Technology, Inc. Resistance variable memory device with nanoparticle electrode and method of fabrication
JP2007073969A (ja) * 2005-09-07 2007-03-22 Samsung Electronics Co Ltd 電荷トラップ型メモリ素子及びその製造方法
KR100790861B1 (ko) * 2005-10-21 2008-01-03 삼성전자주식회사 나노 도트를 포함하는 저항성 메모리 소자 및 그 제조 방법
EP2050319A4 (en) 2006-07-21 2010-12-08 Valtion Teknillinen METHOD FOR THE PRODUCTION OF LADDERS AND SEMICONDUCTORS
FI121562B (fi) 2006-07-21 2010-12-31 Valtion Teknillinen Menetelmä johteiden ja puolijohteiden valmistamiseksi

Also Published As

Publication number Publication date
US7915097B2 (en) 2011-03-29
EP2001053B1 (en) 2014-10-29
CN101325245A (zh) 2008-12-17
EP2001053A2 (en) 2008-12-10
FI20075429A (fi) 2008-12-09
EP2001053A3 (en) 2012-03-28
CN101325245B (zh) 2011-06-22
US20080303583A1 (en) 2008-12-11
FI20075429A0 (fi) 2007-06-08

Similar Documents

Publication Publication Date Title
CN105118916B (zh) 电阻式存储器架构和装置
KR101889880B1 (ko) 자기 저장 매체 및 데이터 기록 장치
KR100375392B1 (ko) 2차원 또는 3차원 구조의 도전성 및/또는 반도전성 구조를 형성 및 제거하는 방법과 상기 형성 방법에 사용되는 전계 발생기/변조기
US10460804B2 (en) Voltage-controlled resistive devices
FI122011B (fi) Menetelmä elektroniikkamoduulin tuottamiseksi, välituote elektroniikkamoduulin valmistamiseksi, muistielementti, painettu elektroniikkatuote, anturilaite sekä RFID-tunniste
EP1265286A3 (en) Integrated circuit structure
CN103503154B (zh) 磁阻随机存取存储器器件及其形成方法
WO2003094170A3 (en) Layout for thermally selected cross-point mram cell
US20100233874A1 (en) Method for forming functional element using metal-to-insulator transition material, functional element formed by method, method for producing functional device, and functional device produced by method
CN104795493A (zh) 一种基于纳米线阵列的忆阻器及其制备方法
ATE358876T1 (de) Multi-level speicherzelle
CN105957963B (zh) 一种基于pet薄膜的模拟型纳米线阵列忆阻器及制备方法
Hwang et al. Shape-tuned junction resistivity and self-damping dynamics in intense pulsed light sintering of silver nanostructure films
ATE547814T1 (de) Phasenänderungsstromdichte-steuerstruktur
EP2003678A2 (en) Structures based on nanoparticles and method for their fabrication
CN104409632A (zh) 一种多层结构有机阻变存储器的3d打印制备方法
Purushothama et al. Electronically rewritable chipless RFID tags fabricated through thermal transfer printing on flexible PET substrates
US20180336947A1 (en) Temperature gradients for controlling memristor switching
Kharbanda et al. Design, fabrication and characterization of laser patterned LTCC micro hotplate with stable interconnects for gas sensor platform
US7759160B2 (en) Method for producing conductor structures and applications thereof
Roy Electric field-induced magnetization switching in interface-coupled multiferroic heterostructures: a highly-dense, non-volatile, and ultra-low-energy computing paradigm
CN101185167A (zh) 可编程相变存储器及其方法
US20150364536A1 (en) Device comprising a plurality of thin layers
Zhao et al. Memristor based on a layered FePS3 2D material with dual modes of resistive switching
Zhu et al. Convertible Insulator–Conductor Transition in Silver Nanowire Networks: Engineering the Nanowire Junctions

Legal Events

Date Code Title Description
PC Transfer of assignment of patent

Owner name: TEKNOLOGIAN TUTKIMUSKESKUS VTT

Free format text: TEKNOLOGIAN TUTKIMUSKESKUS VTT

FG Patent granted

Ref document number: 122011

Country of ref document: FI

MM Patent lapsed