KR100375392B1 - 2차원 또는 3차원 구조의 도전성 및/또는 반도전성 구조를 형성 및 제거하는 방법과 상기 형성 방법에 사용되는 전계 발생기/변조기 - Google Patents

2차원 또는 3차원 구조의 도전성 및/또는 반도전성 구조를 형성 및 제거하는 방법과 상기 형성 방법에 사용되는 전계 발생기/변조기 Download PDF

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Abstract

공간적으로 분리된 재료 구조에서 2이상의 재료를 포함하는 매트릭스에서 3차원으로 도전성 및/또는 반도전성 구조를 형성하기 위한 방법에서, 전계는 전계에 응답하여 재료 구조에서 형성된 도전성 및/또는 반도전성 구조의 미리 결정된 패턴을 나타내는 프로토콜에 따라 공간적으로 전계 변조되거나 별도의 재료 구조에 인가된다. 재료 구조에 의해 복합된 매트릭스는 3차원으로 이러한 종류의 구조들을 포함한다. 전계를 전체 소거하기 위한 방법에서는 매트릭스에서의 재료가 전계에 응답하여 비도전 상태에 도달할 때 까지 매트릭스에 인가된다. 도전성 및/또는 반도전성 구조를 패턴화하고 형성하는데 사용될 수 있는 전계 발생기/변조기(EFGM)에서, 두 개의 전극수단(E1;E2)은 전극(21,22)이 매트릭스형 배열을 형성하도록 평행한 면에서 서로 간격져서 제공된 평행 스트립 전극(21,22)을 포함한다. 전극 수단(E1;E2)은 전원공급장치(23)에 접속된 크로스 접속 장치(24,25) 위에 있다. EFGM(20)은 상기 구조를 형성하기 위하여 전극장치(E1,E2) 사이에 박막 재료를 수용하도록 되어있다.

Description

2차원 또는 3차원 구조의 도전성 및/또는 반도전성 구조를 형성 및 제거하는 방법과 상기 형성 방법에 사용되는 전계 발생기/변조기 {A METHOD FOR GENERATING ELECTRICAL CONDUCTING OR SEMICONDUCTING STRUCTURES IN TWO OR THREE DIMENSIONS, A METHOD FOR ERASING THE SAME STRUCTURES AND AN ELECTRIC FIELD GENERATOR/MODULATOR FOR USE WITH THE METHOD FOR GENERATING}
마이크로전자 기술의 개발 방향은 디바이스의 치수를 작게하고 비용을 감소시키는 경향을 나타내고 있다. 잘 입증된 예측은 성능은 증가되는 반면 유니트당 가격은 감소할 것이라는 것이다. 그러나, 오늘날 마이크로전자기술은 결정 실리콘을 기초로하며 아주 높은 분해능 리소그래피의 복잡성과 연관된 고유 제한에 기인한 리턴 횟수를 작게하고 재료 처리의 요구를 증가시키는 쪽으로 경향이 증가되고 있다. 결정 실리콘에 기초한 본 기술의 추론은 성능이나 가격에 관하여 드라마틱한 급등을 제공하는 것이 예상될 수 없다는 것이며 장차 개선은 아주 집약적인 제조 플랜트 및 제조 장비를 필요로한다.
박막 기술에 기초한 마이크로일렉트로닉스는 가격 뿐만아니라 성능면에서 급등을 나타내는 제품을 가까운 장래에 제공할 것으로 예측된다. 결정 유기 또는 무기 반도체로부터 초결정, 다결정, 또는 비정질 유기 또는 무기 반도체로의 이동은 마이크로일렉트로닉의 제조에 관하여 특히 가능한 영역이 큰 형성 인자를 가지는 블랭크에 의해 전체로 신규한 경계 조건을 유도할 것이다. 즉 기판은 미래의 일렉트로닉스 기술의 기대되는 개선에서 실질적인 인자일 수 있는 어떤 아키텍처에 관하여 큰 유연성 그리고 제한된 사이즈의 블랭크로부터 커팅된 웨이퍼 대신에 큰 시트일 수 있다. 본 발명에서 특별히 강조하는 것은 용이함 때문에 유기재료의 사용에 있으며 그것에 의해 상기 재료들은 원하는 재료 성질의 화학적 테일러링에 대한 큰 잠재성과 아울러 정밀하게 제어가능한 두께를 갖는 다층 블랭크 및 큰 영역의 사용에 기초하여 처리될 수 있다.
비정질 재료에 기초한 일렉트로닉스의 사용이 예상 잠재성을 충족할 수 있기 전에, 어떤 영역에서 부가의 개선이 요구된다. 최근 유기 기반 트랜지스터가 비정질 실리콘에 기초한 트랜지스터와 비교할 수 있는 포인트까지 트랜지스터 성능면에서 드라마틱하고 급격한 증가를 가져오는 유기 반도체 박막 재료의 반도전성 성질을 개선하기 위하여 노력해왔다(예를 들면, Y.-Y. Lin, D.J. Gundlach, S.F. Nelson and T.N. Jackson, "Pentacene-Based Organic Thin Film Transistors", IEEE Transactions on Electron Devices, August 1997). 다른 진행중인 프로젝트들은 유기 및 무기 기판재료의 광범위에 호환가능하고 저온에서 유기 및 비정질 실리콘 반도체를 생성하기 위하여 박막에 대한 코팅 처리를 선도할 것이다. 이것은 고볼륨 제조방법의 사용에 기초한 큰 영역을 갖는 아주 예리한 일렉트로닉스 장치의 개선을 가져온다.
이러한 개선에도 불구하고, 제조 기술이 어떻게 적용되고 어떻게 일렉트로닉스 회로를 형성하는 박막 구조에서 전기 접속의 저렴하고 유연한 고볼륨 제조에 적합한지에 대한 아주 만족할만한 해결책은 아직 제시되지 않고 있다. 현재 박막 디바이스는 리소그래피 및 진공 금속화와 같은 전통적인 방법으로 패턴화된 도체 및 전류 경로로 제조된 비정질 실리콘을 바탕으로 한다. 후자 방법은 유기 기반 반도체 박막 디바이스의 설명을 위한 회로에 적용되었다(예를 들면 A.R. B개주 al. "Logic gates made from polymer transistors and their use of ring dscillators", Science 270:972-974(1995) 참조). 택일적으로, 도전성 "잉크"를 가지는 스크린 프린팅은 가요성 폴리머 기판에 트랜지스터를 만드는데 사용되었다(예를 들면 F. Garnier al., "All-polymer field-effect transistors realized by printing techniques", Science 265:1884-1886(1994) 참조). 리소그래피가 높은 분해능을 제공한다 할지라도, 그것은 비교적 복잡하고 다층 유기 박막 구조의 고볼륨 제조에 바람직하지 않은 습식 화학단계를 포함한다. 잉크를 가진 스크린 프린팅은 습식 방법인 것을 제외하고는 낮거나 중간의 분해능을 제공하기 때문에 이상적인것과는 멀다.
이에 대한 예로서 인간 조작 조건 하에서 안정한 비정질 상태로 폴리머의 막이나 도핑된 비결정층을 제공하기 위한 단계들을 포함하며 폴리머 재료로 순간 영구 패턴을 생성하기 위한 비정질 폴리머의 3차원 리소그래피에 대한 처리를 개시하고 있는 미국특허 제 5 043 251호(Sonnenschein al)가 제공된다. 패턴 제조시 막은 광학적으로 마스킹되며 충분한 세기로 마스크를 통해 조사선에 노출되어 특정 3차원 자국이 막에 생성되도록 노출된 부분이 제거된다. 이 공정은 광학 데이터 저장 디스크의 제조에 사용하기 위해 제안되었다. 미국특허 제 5 378 916호(Mantel)에는 단결정 구조의 형태로 광 민감 디바이스가 개시되어 있으며, 구조의 상이한 부분들은 상이한 조성물을 가진다. 특히 구조는 2차원 어레이를 형성하며 제1 광민감부는 소정의 제1 파장 범위내에서 광에 노출되는 경우에 전자 정공 쌍들을 발생하는 재료를 포함하며, 반면 다른 광 민감부는 제1 파장 범위와는 다른 파장 범위내에서 광에 노출되는 경우에 전자 정공 쌍들을 발생하도록 적용된 재료를 포함한다. 또한 미국특허 제 5 667 041호(Samyling)에는 기판에 조사선 민감 재료로 이루어진 도핑층을 형성함으로써 만들어진 트랜지스터 디바이스가 개시되어 있다. 조사선 민감 재료는 폴리이미드, 폴리머, 유기 유전체, 도체 또는 반도체일 수 있다. 기판은 실리콘, 석영, 비소갈륨, 유리, 세라믹, 금속 또는 폴리아미드일 수 있다. 다른 조사선 민감 재료의 중성 또는 비도핑층은 도핑층 위에 형성된다. 제1 및 제2 소스/드레인 영역은 도핑층의 상부로 하향 연장되며 중성층에 형성된다. 게이트 영역은 도핑층의 채널 영역이 게이트 영역하에 제공되도록 제1 소스/드레인 및 제2 소스/드레인 사이 중성층의 상부에 형성된다. 드레인/소스 및 게이트 전극은 원하는 전극 패턴에 따라 패턴화된 마스크를 통해 최상부 중성층의 조사에 의해 형성되고, 상기 마스크는 조사선을 세기 변조하도록 구현된다. 그외에도 마스크는 위상 시프팅 마스크로서 구현될 수 있다.
마지막으로 UV 방사선에 노출되어 원하는 전기성질을 제공하는 폴리머 재료의 사용과 폴리머로 전체적으로 구현된 MISFET가 문헌 "Polymeric integrated circuits and light-emitting diodes"(D.M. de Leeuw al., IEDM, pp.331-336(1997)에 개시되어 있다. 도핑된 도전성 폴리아닐린막의 광화학 패턴 제조시에 소위 PANI 박막이 사용된다. 이 막은 적당한 용액에 의해 분해되며, 이후 광 기폭제가 용액에 첨가되어 폴리이미드막과 같은 적당한 기판에 증착된다. 이후 마스크를 통해 UV 방사선을 깊게 하기 위하여 PANI 막을 노출시킴으로써 노출된 영역에서 도전성 폴리아닐린은 비도전성 레우코에머럴다인 형태로 전환된다. 여기에서 시작점은 도전성 폴리머 재료이며, 그 면적 저항은 1킬로오옴/스퀘어이며, 노출은 1013오옴/스퀘어 이상의 면적 저항을 얻는다. 이 방법으로 유전성 구조는 다른 도전성 매트릭스에서 생성될 수 있다. 도1은 다른 도전성 박막 재료(3)에서 적당한 마스크 형태를 통해 UV 방사선에 노출후 절연구조(6)를 형성하는 PANI 박막을 갖는 폴리이미드 기판(1)을 포함하는 MISFET를 도시한다. PANI 박막에서 다른 도전 영역(3)은 MISFET 트랜지스터의 소스 및 드레인 전극을 형성한다. PANI 막위에는 부가층(4)이 유기 반도체 재료인 PTV나 폴리티에닐렌비닐린의 박막 형태로 증착된다. 이 층(4)은 MISFET 트랜지스터의 전기 파라미터를 결정한다. 트랜지스터의 게이트 절연체를 형성하며 UV 방사선과 가시광이 통과되지 않는 폴리비닐 페놀 PVP의 막(5)은 PVT 막(4) 위에 증착된다. 다른 PANI 막은 PVT 막(5)의 상부에 다시 증착되며 절연 구조(6)가 형성되도록 UV 광 조사에 의해 패턴화된다. 다른 도전 영역(2)은 MISFET 구조의 게이트 전극을 형성한다.
상기한 바와 같이 이러한 종류의 여러개의 트랜지스터들이 적층된 막 층들의 형태로 구현된 집적회로에 결합된다면, 트랜지스터의 소스 및 드레인 전극과 다른 트랜지스터의 게이트 전극 사이의 수직 전류 경로가 사용되어야 한다. 이러한 수직 전류 경로는 원칙적으로 예를 들면 구조의 수직하게 에칭된 계단 위에 금속막을 증착시킴으로써 기계적으로 구현될 수 있다. 그와는 달리, 유사 방법으로는 회로기판의 상부 및 하부측의 전류 경로들 사이에 수직 접속을 구현하기 위해 회로기판의 관통홀의 사용이다.
본 발명은 복합 매트릭스의 2차원 또는 3차원의 도전성 및/또는 반도전성 구조를 형성하는 방법에 관한 것으로, 상기 매트릭스는 공간적으로 별도의 그리고 동질의 재료 구조로 제공된 하나이상의 재료를 포함하며, 상기 재료는 에너지의 공급에 응답하여 비도전성 상태로부터 도전성 및/또는 반도전성 상태로 또는 그 역으로 전이되는 특정 물리적 및/또는 화학적 상태 변화나 재료의 도전성 모드 변화를 겪을것이며, 각 재료 구조는 얇은 층의 형태로 만들어진다. 또한, 본 발명은 복합 매트릭스에서 2차원 또는 3차원으로 형성된 도전성 및/또는 반도전성 구조를 전체적으로 제거하기 위한 방법에 관한 것으로, 상기 매트릭스는 공간적으로 별도의 그리고 동질의 재료 구조로 제공된 둘 이상의 재료를 포함하며, 상기 재료는 에너지의 공급에 응답하여 비도전성 상태로부터 도전성 및/또는 반도전성 상태로 또는 그 역으로 전이되는 특정 또는 화학적 상태 변화나 재료의 도전성 모드 변화를 경험하게 되며, 각 재료 구조는 얇은 층의 형태로 만들어진다. 마지막으로, 본 발명은 복합 매트릭스의 2차원 또는 3차원 도전성 및/또는 반도전성 구조를 패턴화 및 형성하기 위한 전계 발생기/변조기에 관한 것으로, 상기 매트릭스는 공간적으로 별도의 그리고 동질의 재료 구조로 제공된 하나이상의 재료를 포함하며, 상기 재료는 에너지의 공급에 응답하여 비도전성 상태로부터 도전성 및/또는 반도전성 상태로 또는 그 역으로 전이되는 특정 물리적 및/또는 화학적 상태 변화나 재료의 도전성 모드 변화를 겪을 것이며, 각 재료 구조는 얇은 층의 형태로 만들어진다.
특히, 본 발명은 박막의 단일 또는 여러개의 적층으로 이루어진 전자회로에 사용되는 2차원 또는 3차원의 절연성, 저항성, 도전성 및/또는 반도전성 패턴 및 구조의 제조에 관한 것이다.
도1은 종래기술에 따른 광전환가능 재료로 형성된 전극을 갖는 MISFET를 도시한 도면.
도2a,b는 본 발명에 따른 형성 방법의 제1 단계에서 사용되고 본 발명에 따른 전계 발생기/변조기(EFGM)의 실시예를 도시한 단면도 및 평면도.
도2c,d는 본 발명에 따른 형성 방법의 제2 단계에 사용되며 도2a,b에 도시된 EFGM을 개략적으로 도시한 단면도 및 평면도.
도2e,f는 본 발명에 따른 형성 방법의 제3 단계에 사용되며 도2a,b에 도시된 EFGM을 개략적으로 도시한 단면도 및 평면도.
도3은 단일층의 적층으로 다층구조로 결합된, 본 발명에 따른 형성 방법의 실시예를 개략적으로 도시한 도면.
도4는 도2a-f에 도시된 단계들에 의해 형성된 도전성 및 반도전성 구조를 갖는 다층 구조의 단면도.
도5는 본 발명에 따른 방법에 의해 발생된 도전성 및/또는 반도전성 구조를 포함하는 적층된 다층구조의 개략 단면도.
도6은 본 발명에 따른 방법에 의해 발생된 다이오드 구조에 대한 개략 단면도.
도7은 본 발명에 따른 방법에 의해 생성된 MOSFET 구조의 개략 단면도.
도8은 본 발명에 따른 방법에 의해 생성되며 도7의 MOSFET 구조에 기초한 논리 인버터 구조의 개략 단면도.
도9는 CMOS 기술로 구현된 AND 게이트의 등가 다이어그램.
도10a-d는 도7에 도시된 바와 같이, MOSFET 구조의 사용과 함께 도8에서 등가 다이오그램에 따라 그리고 본발명의 방법에 의해 생성된 AND 게이트 구조의 서브층들을 도시한 평면도.
도11은 적층된 다층구조로 각각의 서브층들이 확대된 도10의 AND 게이트 구조를 도시한 도면.
도12는 수직 구성으로 상호접속되어 제공된 별도의 MOSFET 구조와 도10의 AND 게이트 구조의 다른 변형을 개략적으로 도시한 도면.
본 발명의 주 목적은 저렴하게 대량 제조를 할 수 있는 프로세스에 의해 가요성 기판상에 큰 영역을 갖는 마이크로일렉트로닉스 디바이스와 마이크로일렉트로닉스 컴포넌트에서 접속부 및 전극을 도전시키기 위한 개선된 제조 방법을 제공하는 것이다. 특히, 본 발명의 목적은 다수의 인접한 적층된 박막층들의 형태로 층을 이룬 물리적 디바이스에 사용되어 3차원 회로 구조를 형성하는 제조 방법을 제공하는데 있다. 그것에 의해 본 발명은 융통성이 있고 값이 싸며, 편평 디스플레이 장치, 논리회로, 메모리 장치 등과 같은 디바이스들의 간단하고 정확한 제조가 가능하다.
또한, 본 발명의 다른 목적은 구조의 재료가 초기 순수 상태로 다시 전환되도록 3차원 회로구조를 인시츄 삭제하기 위한 방법을 제공하는 것으로, 이후 적당한 방법에 의해 3차원으로 그러나 최초와는 다른 패턴 또는 다른 구조의 도전성 및 반도전성 구조 형태로 재구성될 수 있다.
상기한 특징 및 이점들은 필드에 의해 공급된 에너지에 대한 재료의 특정 응답을 위해 제공된 전계 세기 및/또는 특징을 갖는 전계를 각각의 층에 인가하고, 관련 재료 구조에서 도전성 및/또는 반도전성 구조의 소정 패턴을 나타내는 결정된 프로토콜에 따라 공간적으로 전계를 변조시키고, 그것에 의해 층에서 전계에 의해 공급된 에너지에 응답하여 2차원 도전성 및/또는 반도전성 구조가 프로토콜에 의해 미리결정된 패턴으로 형성되며, 적층된 구성에서 2개이상의 층들을 선택적으로 제공하여, 별도의 인접한 층들에 의해 형성된 복합 매트릭스가 3차원으로 도전성 및/또는 반도전성 구조로 제공되는 것을 특징으로하는 본 발명의 방법에 따라 구현된다.
본 발명에 따르면, 전기 필드는 전기 포인트 또는 라인 전위를 발생시키는 소정의 프로토콜에 따라 전극에 전압을 선택적으로 공급함으로써 도전성 및/또는 반도전성 구조를 형성하는 패턴화된 전극을 갖는 전극 디바이스에 의해 층과 평행한 평면에 공간적으로 변조되는 것이 유리하다.
본 발명에 따르면, 적층된 구성은 3차원으로 도전성 및/또는 반도전성 구조를 갖는 복합 매트릭스를 형성하는 적층된 다층구조로 결합되는 각 층에서 도전성 및/또는 반도전성 구조를 생성하는 2개이상의 층들에 의해 형성되는 것이 유리하다.
본 발명에 따르면, 적층된 구성에 2개이상의 자기 지지층의 적층에 의해 형성된 다층을 위치설정하는 것이 유리하다. 층은 인접층들에서 하나이상의 2차원 도전성 및/또는 반도전성 구조를 갖는 프로토콜 레지스터에 따라 최초 언급한 층에 2이상의 2차원 도전성 및/또는 반도전성 구조가 놓이도록 위치설정되며, 그것에 의해 하나이상의 수직 도전성 및/또는 반도전성 채널들이 층을 통해 크로스 방향으로 발생된다.
마지막으로 본 발명에 따르면, 이 층에서 하나이상의 2차원 도전성 및/또는 반도전성 구조를 갖는 도전성 및/또는 반도전성 접속부에서 프로토콜에 따라 층을 통해 수직 채널을 형성하는 도전성 및/또는 반도전성 구조를 제공하며, 각 채널은 바람직하게는 층들사이에서 변화하는 도전성 또는 도전 모드로 또는 층들사이에서 일정한 도전성 또는 도전 모드로 발생된다.
본 발명에 따라 전체 소거하기 위한 방법은 필드에 의해 공급된 에너지에 응답하여 복합 매트릭스의 재료가 도전 또는 비도전성 상태에 도달할 때 까지 전계에 의해 공급된 에너지에 대한 재료의 특정 응답을 위해 제공된 필드 세기 및/또는 특성을 갖는 전계를 복합 매트릭스에 전체적으로 인가함으로써 특징지워진다.
전계 발생기/변조기는 평면에 제공된 다수의 평행 스트립 전극을 갖는 제1 전극 수단, 전극이 매트릭스식 배열로 서로 직교하게 지향되도록 제1 평면과 평행한 제2 평면에서 중첩되고 제1 전극수단으로부터 일정한 간격으로 제공된 복수의 평행 스트립 전극을 갖는 제2 전극수단을 포함하며, 크로스 접속 장치위의 전극수단은 제어가능한 전원공급장치에 접속되며, 상기 전극수단들 사이의 공간에서 상기 전계 발생기/변조기는 상기 전극수단을 터치하지 않고 연속적으로 또는 간헐적으로 상기 공간을 통해 공급되는 이산 컴포넌트 또는 연속 테이프의 형태로 박막 재료를 수용하고, 상기 전극과 평행한 평면에서 상기 전극수단(E1,E2) 사이로 상기 전극수단으로부터 간격지게 동시에 위치설정되고 정렬되며, 이에 따라 도전성 및/또는 반도전성 구조는 결정된 프로토콜 및 크로스 접속 장치 위의 전극수단에 전기 파워가 공급될 때 전극수단의 선택된 전극들 사이에 생성된 포인트, 라인 또는 면적 전위에 의해 형성된다. 바람직하게 각각의 전극 수단의 전극들은 서로 마주하는 각각의 기판 표면상 또는 기판내에 제공되고, 여기서 접속부는 기판의 일부로서 만들어지고 기판 재료의 도전 구조를 형성한다.
또한, 본 발명에 따르면, 전극수단들 사이의 간격은 박막 재료의 두께에 따라 제어가능한 것이 유리하다.
또한, 본 발명에 따르면, 각 전극 수단의 전극이 0.1㎛ 내지 1.0㎛ 사이의 상호 간격으로 제공되며, 0.1㎛ 내지 1.0㎛의 일정 폭으로 형성되는 것이 유리하다.
본 발명은 첨부된 도면을 기초로하여 본 원리의 개요와 예시적인 실시예를 상세하게 설명할 것이다.
본 발명에 따른 방법의 기본 원리를 설명한다. 잘 한정된 도전 모드 및 도전 정도를 가진 3차원 구조는 전기 특성이 조사선, 열 또는 전계하에서 가역적으로 또는 비가역적으로 전환되는 특성을 가진 전환 전환가능한 재료(CM)를 인시츄 방식으로 공간 제어 패터닝에 의해서 형성된다. 본 발명에 따른 구조를 형성하는 방법은 전계, 즉 직류 전계 또는 교류 전계중 하나의 사용에 기초한다. 초기에, 3차원 도전성 구조 또는 3차원 반도전성 구조는 단일 층에 대한 전계의 직접적인 국부 영향에 의하여 2차원 구조로써 형성하고 단일 층들을 다중 구조로 결합함으로써 3차원으로 형성될 수 있다. 전형적으로, 전계 전환가능 재료(EFCM)는 초기의 제 1상태에서 새로운 제 2상태로의 위상 전이가 전계, 예컨대 주어진 전계의 세기 또는 주어진 주파수에 의하여 영향을 받을때 발생하는 유기재료, 예컨대 미립자, 올리고머 또는 중합체일 것이다. 이하에서 언급될 바와같이, 제 1상태에서 제 2상태로의 가장 중요한 변화는 도전 정도이다. 이하에서는 전계에 의하여 도전성 구조 또는 반도전성 구조를 형성 및 제거하기 위한 방법이 도면을 참조로하여 더 상세히 설명될 것이다.
폴리아닐린과 같은 중합체는 앞서 언급한 바와같이 두 상태 사이의 도전성비가 대략 1010인 de Leeuw al.에 개시된 중합체이다. 이러한 경우는 단일 전자회로에서 전기접속부를 위하여 도전 상태에서 비도전성 상태로 조사선에 의해 전환가능한 재료로 이루어진 단일층의 인시츄 전환과 관련된다. 도핑된 폴리아닐린 막(PANI 막)의 도전성접속은 패터닝된 마스크를 통해 깊은 UV 방사선으로 노출시킴으로써 이루어진다.
다른 전계 전환가능한 재료의 다중층 스택은 가요성 또는 강성 성질을 가지거나 또는 도전성 및 반도전성 성질을 가지는 기판상에 제공될 수 있다. 전계 전환가능 재료는 다수의 단일 층 전계 전환가능 재료에 공간적으로 제어된 전계를 가함으로써 적정 패턴의 도전성, 반도전성 또는 절연성으로 형성되고, 추후 단일층들을 다중층 스택으로 결합한다. 전계 전환가능 재료의 다중층 스택은 하나의 층의 도전성구조가 위 또는 아래에 배치되는 층들의 도전성 구조에 대하여 공간적으로 정밀한 관계를 가지도록 여러 층에 도전성 라인, 전류 경로, 접속점 또는 전극을 형성하기 위하여 필요한 다중층 박막 회로에서 특히 바람직하다. 이에 대한 일례는 층의 소스 및 드레인 전극이 게이트 전극에 관련하여 정확하게 위치가 설정되고 소스 및 드레인 전극사이에 절연 및 반도전성 층이 삽입되는 박막 전계효과 트랜지스터(TFET)이다. 다른 예는 층들 사이의 전기 접속부이고, 여기서 많은 경우의 종래 해결책은 추후 다른층에 전기적으로 접속될 적당한 지점 사이에서 개구 채널 또는 바이어스 채널을 형성하고, 추후 채널을 도전 재료로 충전 또는 케이싱하여야 하기 때문에 만족스럽지 않고, 이것은 회로 보드의 전면에서 후면으로 접속부를 형성하기 위한 회로 보드의 관통 홀의 사용과 유사하다.
또 다른 예는 절연층에 의해 분리된 두 개의 층에서 상호 대향하여 정렬된 도전성영역을 한정함으로써 커패시터를 형성하는 것이다. 다중층 구조에서 높은 도전성 패턴 뿐만아니라 절연방지 및 반도전성 패턴은 매우 중요하다. 이하에서 더 상세히 설명되는 바와같이, 상기와 같은 종류의 패턴은 본 발명에 따라 도전성 및/또는 반도전성 구조 또는 패턴을 형성하는 방법을 사용함으로써 형성될 수 있다. 그러나, 정밀화 및 단순화 명확화를 위하여, 이하의 상세한 설명에서는 매우 양호한 또는 매우 불량한 도체인 패턴 및 3차원 구조가 어떻게 형성되는 가를 강조하여 설명될 것이다.
여기에 기술된 다중층 구조는 완전한 회로를 형성하기 위하여 박막 반도체와 집적될 때 특히 중요하다. 공통 실리콘 기판의 반도전성 특성을 이용하는 마이크로전자회로를 제조하는 본 발명의 표준 과정은 모든 능동 장치용 기판에 액세스를 허용하는 종류로 실현가능한 구조를 자동적으로 제한한다. 만일 본 발명에 따른 방법이 전환된 단일 스택 단일층에 의해 도전성 및/또는 반도전성 구조를 3차원으로 형성하기 위하여 사용된다면, 전체 장치는 많은 층을 스택에 결합함으로써 발생할 수 있는 크기 또는 복잡성에 관한 임의의 제한없이 상기와 같은 방식으로 형성될 수 있다. 각각의 층이 예컨대 10-100nm 정도로 얇기 때문에, 회로 패턴에 대한 결과적인 용적 밀도와, 중량 또는 체적단위당 성능은 매우 좋을 것이다. 다른 혼성 구조는 종래의 실리콘 기본 전자회로상에 형성되어 이 전자회로와 상호작용하는 전계 전환 전자구조를 포함하는 층을 사용함으로써 실현될 수 있다.
본 발명의 기본적인 목적은 언급된 구조가 점, 라인 또는 영역 전위 형태의 전계를 사용함으로써 형성될 때 단결정 형식의 다중층 재료내에 3차원으로 도전성, 반도전성 또는 저항구조를 형성하는 것이다. 전계를 사용하여 형성하는 방법의 실시예는 도 2a-도2f를 참조로하여 지금 설명될 것이다.
도 2a는 전계 전환가능 재료에 대한 전기 패터닝장치로써 기능을 하는 본 발명에 따른 전계 발생기/변조기에 대한 단면도를 도시한다. 전계 발생기 및 변조기는 전계를 발생시켜서 평면 또는 2차원에서 전계를 공간적으로 변조하고 이 평면에 적정 패턴을 가진 도전성 및/또는 반도전성 구조를 형성하도록 구현된다. 이하에서는 EFGM으로 표시된 전계 발생기/변조기를 설명할 것이다. 도 2a에는 EFGM(20)의 단면도가 도시되어 있으며 도 2b에는 평행 박막 전극(21)으로 이루어진 제 2전극수단(E1)과 전극수단(E1)으로부터 떨어져 분리된 다른 전극수단(E2)에 관한 평면도가 도시되어 있다. 전극수단(E2)은 그들이 전극수단(E1)중 전극(22)에 거의 직교하도록 지향되도록 제공된 박막 평행 전극(22)으로 구성된다. 전극수단(E1, E2)은 직류 전압공급원으로써 도시된 전원(23)과 접속되지만 전원(23)은 교류 전압 공급원일 수 있다. 전원(23)은 각각의 교차접속 장치(21, 24)위의 전극수단(E1, E2)중 전극(21, 22)과 접속된다. 전극수단(E1, E2)사이의 거리는 SS1으로 표시된 도 2a의 전계 전환가능 재료(EFCM)의 박막이 전극수단(E1, E2)사이에 삽입되도록(그러나, 전환가능 재료(EFCM)가 전극수단과 접촉하지 않고) 한다. 전극수단(E1, E2)은 각 경우의 전극(21, 22)이 박막 재료에 내장되는 자체 지지 또는 자체 지원 박막으로 형성될 수 있다. 유사하게, 전계 전환가능 재료(EFCM)의 층(SS1)은 전극수단(E1, E2)사이의 EFGM(20)에 거의 연속적인 이동으로 삽입되는 연속적인 테이프일 수 있다는 것을 이해하라. 전극수단(E1)중 전극(21) 및 전극수단(E2)중 전극(22)에 전압을 공급함으로써, 층(SS1)에 수직한 전계는 전극(21, 22)사이의 교점에서 형성되며 전계 전환가능 재료(SS1)는 전극(21, 22)사이의 전계에 의해 영향을 받는 영역에서 비도전성 상태에서 도전성상태로 전이될 수 있다. 만일 전극(21) 및 다른 전극(22)이 이런 방식으로 전기적으로 조절된다면, 대략 점 전위는 전극사이의 교점에서 얻어진다. 만일 전극장치(E1)의 전극(21)과 전극장치(E2)의 모든 전극(22)이 조절된다면, 전계는 전극(21)을 따라 라인전위의 형태로 얻어지며 전극장치(E1, E2)사이에 배치된 층(SS1)에서의 라인형, 예컨대 도전성 구조가 형성될 것이다. 만일 다수의 전극(21)이 전극장치(E1)에 병치되고 다수의 전극(22)이 전극장치(E2)에 병치된다면, 전극 교점사이에 형성된 전계는 영역 전위를 발생시키며 예컨대 층(SS1)의 전기 영역 구조에서 발생될 수 있다. 도 2a 및 도 2b에서, 도전성구조는 예컨대 영역 구조로써 발생되나 전계가 발생되는 방식에 따라 라인 구조의 점으로써 발생될 수 있다는 것을 이해해야 한다.
도 2c 및 도 2d는 EFGM(20)이 적정 방식으로 EFGM(20)에 전극수단(E1, E2)을 어드레싱으로써 예컨대 제 2층에 도전성구조(9)를 형성하기 위하여 어떻게 사용되는 가에 관한 단면도 및 평면도를 도시한다. 대응하여, 도 2e-f는 예컨대 반도전성 구조(10)로 패터닝된 제 3층(SS3)을 가진 EFGM(20)에 대한 단면도 및 평면도를 도시한다. 도 2a-f에 도시된 바와같이, 전계 전환가능 재료(EFCM)의 패터닝은 각각의 개별층(SS1, SS2, SS3)을 위하여 시작되지만, 이들 층은 EFCM의 자체 지지 단일막의 형태로 제공될 수 있으며 도 3에 개략적으로 도시된 다중층 스택으로 어셈블리된다. EFCM의 도전성 및/또는 반도전성 구조로 구현되는 회로는 도시된 바와같이 연속적인 경로의 EFCM의 테이프로 제조된다. 각각의 테이프 또는 각각의 막은 3개의 막(EFCM1, EFCM2, EFCM3)으로써 도 3에 도시되며 각각의 경로에 대한 개별 EFGM(20)에서 전계에 의하여 적정 공간패턴으로 전환된 다음에, 접착 또는 가열 적층에 의하여 다중층 구조(MLS)로 어셈블링된다. 다중층 구조(MLS)는 물론 임의의 전계에 영향을 받지않는 기판상에 제공되나 동일한 공정단계에서 다중층 구조(MLS)에 적층된다. 각각의 경우에, 가요성 테이프(MLS)는 예컨대 단일 회로를 만들기 위하여 접혀지거나 또는 감기거나 또는 세그먼트단위로 절단된다. 도 3에서, 3개의 테이프 또는 막(EFCM1, EFCM2, EFCM3)의 형태인 전계 전환가능 재료(EFCM)는 개별 롤(R3)로부터 인출되며 EFGM(20)을 통해 테이프의 장력 및 위치설정을 위한 각각의 라인의 정렬 롤(Rb1,Rb2,Rb3,Rb4)에 의해 개별라인으로 전송된다. 완성된 패터닝된 막(EFCM1, EFCM2, EFCM3)은 안내 롤 세트(Rc)위에서 그리고 적층 스텝(Rd)을 통한 위치 조절후에 이동되며 다중층 구조(MLS)로 적층된다. 이와같은 다중층 구조는 개별라인에서 다른 롤(Ra)로부터 인출되고 적층 스텝(Rd)에서 전환된 막 재료(EFCM)와 함께 적층되는 기판(1)을 포함한다. 이러한 방식으로 함께 적층되고 도 2a-f에서 도시된 바와같이 전환되는 3개의 층은 기판(1)상에 제공되는 회로 구조를 얻기 위하여 제공되며 도 4에 그의 단면이 개략적으로 도시되어 있다. 도전성 구조(9) 및 반도전성 구조(10)는 도시된 바와같이 수직방향에서 서로 접촉되거나 각각의 층(SS1, SS2, SS3)에서 수직방향으로 연장되며, 상기와 같은 3차원 구조와 함께 적정 패턴으로 형성된다.
도 2a 및 도 2b에 예로서 도시된 전계 발생기/변조기(EFGM 20)의 전극수단(E1, E2)은 반도전성 재료로 이루어진 기판내에 또는 기판상에 형성될 수 있으며 전극(21, 22)은 기판의 대향표면상에 제공될 수 있거나 또는 기판내에 삽입된다. 전극수단들은 기판 재료 그 자체로 도전성 구조를 형성한다. 각각의 전극수단(E1, E2)의 전극(21, 22)사이의 전극폭 및 상호 거리는 도전성 및/또는 반도전성 구조의 패터닝에서 공간 분해능과 달성가능한 피치를 결정한다. 기존의 반도체 기술과의 호환에서, 전극(21, 22)은 0.1 내지 1.0m의 폭과 대응하는 상호 거리로 실현된다. 나노기술, 예컨대 인쇄방법에 의해 또는 화학방법에 의하여 0.1m 이하의 기판상에 제공된 박막으로 전극폭을 실현하는 것이 본 발명에 따라 실현된다. 본 발명에 따른 방법에 의한 EFGM(20)으로 실현되는 회로 패턴은 실리콘 기본 회로기술에 예컨대 마이크로기술을 사용함으로써 최적으로 실현될 수 있는 회로 패턴과 적어도 치수적으로 호환가능하다. 도전성 및/또는 반도전성 구조, 즉 회로 패턴이 형성될 수 있는 박막 재료의 두께에 따라, 전극장치(E1, E2)사이의 거리는 전극사이에 형성된 전위의 최적 한정을 실현하기 위하여 제어될수 있다. 이러한 제어는 당업자에게 잘 공지된 도시되지 않은 마이크로화학 서보제어 기술을 이용할 것이다. 회로패턴의 생성동안, 전극상의 공간에는 전극사이의 브레이크다운을 막기 위하여 고유전체 세기로 절연가스가 충진될 수 있다.자계 유도 전환에 대한 후보 물질이 도시되었는데, 상기 전환은 잘 한정된 자기장에서 높은 재생성으로 수행될수있다. 통상적으로 전환을 유도하기에 필요한 자기장은 200-300 nm 범위의 필름 두께 및 이런 두께의 필름을 수용하기에 충분히 큰 전극 수단(E1, E2) 사이의 갭에 대해 3-6 볼트 정도의 전극 수단(E1, E2) 이사의 전위차를 나타내는 5000000V/m 정도이다. 비록 다른 방향으로 인가될 수 있을 지라도 박막에 수직인 방향으로 전계가 인가된다는 것이 주의되어야 한다. 이전 선택사항은 공간 해상도의 요구된 정밀도 및 잘 정의된 자계 세기를 얻는데 바람직한 것으로 나타났다.
도 2a 및 도 2b에 도시된 EFGM(20)의 전원(23)은 직류 전류원 또는 교류 전류원중 하나 일 수 있다. 이는 바람직하게 제어된 전원으로써 실현되며 다른 모드 및 다른 특성을 가지는 전류가 전극수단(E1, E2)에 공급할 수 있다. 이러한 목적을 위하여, 전원(23) 및 교차 접속수단(24, 25)은 도시되지 않은 외부 제어장치와 접속되며, 외부 제어장치는 적정 회로 패턴에 대한 프로토콜에 따라 프로그래밍되며 전극수단(E1, E2)사이의 박막 재료 또는 층 재료로 적정 도전성 및/또는 반도전성 구조를 형성하는 것을 제어한다. 프로토콜 및 요구된 소프트웨어를 임의의 외부 소스로부터 도시되지 않은 제어장치에 로드되며 EFGM(20)를 사용한 회로의 제조가 위치적으로 먼 거리로부터 관리될 수 있도록 한다.
본 발명에 따른 방법 뿐만아니라 상기 방법의 실시예에서 사용될 수 있는 특정 기술에서 사용될 수 있는 전계 전환가능 재료 EFCM에 대한 상세한 설명이 지금 논의될 것이다. 재료의 인시츄 전계 전환의 기본원리는 공간적으로 변조된 및/또는 세기가 변조된 전계에 의해 도전성 및/또는 반도전성 구조를 형성하는 것이다. 전환 그자체는 부가적으로 가역적이거나 비가역적일 수 있다. 이러한 구체적인 실시예가 하기에 설명될 것이다. 시기적으로 EFCM은 초기의 개발단계에 있으며 전계에 대한 진행중인 연구 및 개발 활동은 드라마틱하게 이용가능한 재료의 수를 증가시킬 것이다.
전계에 영향을 받는 EFCM을 특히 사용하는 본 발명은 전계가 재료를 다시 초기상태로 될돌릴때까지 EFCM이 그 상태를 유지하게 한다. 이는 분자 전자재료로써 공지된 다른 유기 마이크로분자 및 다른 재료의 경우이다. 이러한 종류의 재료의 예는 "A new material for optical, electrical and electronic thin film memories" by Z.Y. Hua G.R. Chen, Vacuum, Vol. 43, No.11;1019-1023(1992)에 개시되어 있다. 이러한 재료는 전자 풍부 도너로써 다른 금속과 함께 전자 억셉터 분자로써 기능을 하는 TCNQ(7,7,8,8-tetracyanoquinodimetan, C12H4N4)에 의해 형성된 유기금속 전하전달 복합체 M(TCNQ)이다. 금속은 Li, Na, K, Ag, Cu 또는 Fe일 수 있다. M(TCNQ)은 전계하에 있을 수 있고 이를 위하여 높은 임피던스 상태에서 낮은 임피던스 상태로의 열 또는 광 조사 전달의 형태로 에너지가 제공된다. 일반적으로, 반응식은 다음과 같이 표현될 수 있다.
[M+(TCNQ)-]n←ε hv.E→Mx+ (TCNQ)x+ [M+(TCNQ)-]n-x
이 과정은 복원 반응이 열, 전계 또는 광자 조사의 형태로 에너지를 공급함으로써 얻어질 수 있기 때문에 가역적이다. 가역 반응은 M(TCNQ)이 쌍안정 스위칭 매체, 예컨대 소거 가능한 메모리 재료를 형성하기 위하여 사용될 수 있도록 한다. 본 발명에 따른 방법에서, 단지 전계만이 사용될 수 있으며 조사선은 사용되지 않는다. 예컨대 100-200 nm의 박막층에서, M(TCNQ)은 비선형 전류-전압 특성을 가지며, 이들 특성중 일부는 ROM 및 RAM의 메모리를 실현하기 위하여 사용될 수 있다. 이를 위하여, M(TCNQ)이 안정하게 전류 제어 쌍안정 전기 스위칭을 수행하는 것이 매우 중요하다. 전기적 어드레스 가능한 메모리에서, 예컨대 높은 임피던스 상태는 이진수 1을 나타내기 위하여 사용되며 낮은 임피던스 상태는 이진수 0을 나타내기 위하여 사용된다. 두 상태사이의 전이 시간은 400ns이하이다. 관련된 재료의 다른 예는 W.Xu al., "Two new all-organic complexes with electrical bistable states", Appl. Phys. Lett 67:2241-2242(1995)에 개시되어 있으며 이 문헌은 여기에 참조에 의해 통합된다. 언급된 재료는 쌍 안정상태를 가지며, 전계를 사용하여 도전성상태에서 비도전성 상태로 및 그 반대로 전환하기 위한 공지된 임계값을 가진다.
TCNQ를 포함하는 임의의 전계 전환가능 재료에서, 비도전성 상태에서 도전성상태로의 전환은 에너지가 열의 형태로 공급될 때 발생할 수 있다. 전계 전환가능 재료가 유전체이거나 또는 강한 저항을 가질 때, 전극에서 적정 주파수로 재료에 공급되는 교류 전계는 전위 영역에서 열을 유도할 수 있으며 상기 전위영역에서 비도전성 상태에서 도전성상태로의 전환을 수행하기 위한 열이 그 다음에 발생할 수 있다. 그 다음에, 전원은 교류 전원으로써 동작되어야 하며 열 전환은 전계에 의해 유도된 2차 현상으로써 간주되어야 한다.
형성된 도전성 및/또는 반도전성 구조에 대한 양호한 공간 한정을 얻기 위하여, 재료에서 교류 전계에 의해 유도된 열적 필드는 정밀하게 제어되어야 한다. 열적 필드는 재료를 통해 전파되며, 형성된 구조의 공간 범위를 동일하게 한정할 수 있는 전위 영역 외부 재료의 전기 특성에 영향을 미칠 수 있는 온도상승을 야기할 수 있다. 만일 전계 전환가능 재료가 완전한 박막층으로서 간주되면, 온도상승은 활성화된 전극의 교점과 함께 분류되는 점 전위로부터의 일정한 거리까지 계속되며, 열확산 길이는 다음과 같은 공식에 의해 정의된다.
(1)
여기서, 재료 파라미터, 즉
κ는 열도전도이며,
f=1/τ는 펄스주기 τ의 역인 특성 주파수이며,
ρ는 재료의 밀도이며,
c는 재료의 비열이다.
열확산을 감소시키고 적정 도전성 및/또는 반도전성 구조의 정확한 공간 한정도를 얻기 위하여 전계 전환가능 재료가 신속히 전환되는 전위 영역에서 높은 전계 세기 및 빠른 온도상승을 제공하는 교류전류 펄스가 사용되어야 하는 것은 앞의 공식 (1)로부터 알수 있다. 이는 높은 전계 세기를 높은 전계 주파수와 결합하고 100nm의 두께를 가진 박막 형태의 전계 전환가능 재료를 사용함으로써 실현될 수 있다. 원하지 않는 역확산은 수 마이크로초의 교류 전류 펄스를 사용함으로써 방지될 수 있다. 이와 관련하여, 전계 특성은 형성된 도전성 및/또는 반도전성 구조를 이상적으로 한정하는 전위 영역에 대한 적정 도전성도로 조절되어야 한다.
박막 재료 또는 다른 형태의 전자재료의 여러 층사이의 전기 접속은 마이크로전자회로를 제조하기 위한 주요 요건이다. 각 층의 평면과 이 평면에 수직한 방향으로의 도전성경로의 정밀한 위치설정은 가장 중요하며 층에 수직한 접속을 형성하기 위하여 도전성 재료로 충전될 수 있는 비아 또는 홀을 형성하는 단계를 포함한다. 종래의 물리적인 홀 제조는 드릴링, 펀칭 또는 에칭에 의해 행해지며, 도전성재료는 기계적인 충전, 전기도금등에 의해 부가된다. 이러한 종류의 방법은 제한된 정밀도와 함께 상당한 복잡성과 상당한 비용을 나타낸다.
본 발명에 있어서, 접속 뿐만아니라 능동 및 수동 장치는 다른 형태의 제조단계에 의존하지 않고 구조 각각의 층에서 도전성 및 반도전성 구조를 형성하는 동일한 처리 시퀀스, 즉 구조 그자체와 동일한 종류의 공간 정밀도로 형성될 수 있다. 도 5는 단일 도전성경로(9)가 층(SS5)에서의 도전성 구조의 일부분과 이 일부분과 떨어져 배치된 층(SS8)에서의 다른 도전성구조(9)의 일부분사이에 형성될 수 있는 특정 경우에 대한 기본적인 원리를 도시한다. 도전성 및/또는 반도전성 구조의 종점사이의 각각의 여러 인접 층에서의 동일한 위치에서 작은 영역의 반복된 전환에 의하여, 도전성 재료의 컬럼(9')은 도 5에 도시된 바와같이 형성되며 도전도는 제 1도전성구조를 포함하는 시작층(SS5)으로부터 제 2도전성 구조를 포함하는 최종층(SS8)까지 계단식으로 얻어진다. 컬럼(9')의 단면은 선택된 전계 패턴을 통해 임의적으로 한정될 수 있다. 다수의 평행 도전성 컬럼은 이 과정의 직접 연장된 부분에 의해 형성될 수 있으며, 컬럼은 도 5로부터 명백한 여러 층의 시작과 끝일 수 있다. 수직 도전성 구조(9')의 하나 이상의 도전성 컬럼과 관련하여 도전성 구조(9)를 이루는 주어진 층에서, 도전성 구조(9')는 다른 처리단계를 수행하지 않고 도 5에서 층(SS6)에 패터닝된 다른 도전성(9) 및/또는 반도전성 구조(10)로 동시에 만들어질 수 있다. 전형적으로, 비도전성 상태로부터 도전성상태로의(역도가능함) 전환 정도는 전계의 세기 및/또는 그것의 시간특성에 의해, 또한 전계의 주기에 의하여 제어될 수 있다. 따라서, 두 개의 다른 층에서 점들을 접속하는 컬럼은 컬럼을 따라 층마다 구획단위로 도전 정도를 선택함으로써 회로의 저항기로써 기능 하도록 형성될 수 있다.
3차원으로 형성된 도전성 및/또는 반도전성 구조를 제거하기 위한 방법은 본 발명의 일부분을 형성한다.
원리적으로, 단일층의 도전성 및/또는 반도전성 구조는 도 2a-f의 일부에 도시된 바와같이 EFGM(20)을 사용함으로써 그리고 적절한 스펙트럼 변조를 사용함으로써 제거된다. 그러나, 단일층을 다중구조(MLS)로 결합한후, 도전성 및/또는 반도전성 구조 제거는 다중충 구조에 의해 전역적으로 수행될 수 있으며, 이러한 경우에 매트릭스는 주어진 전계의 세기 및/또는 특성을 가진 전계에 전역적으로 영향을 받으며 전계에 의해 공급된 에너지에 대한 재료의 특정 응답을 겪는다. 그 다음에, 매트릭스의 재료는 예컨대 매트릭스가 M(TCNQ)과 같은 재료로 만들어지는 경우 비도전성 상태에 완전히 도달할때까지 재전환될 것이다. M(MTCNQ) 재료의 다중층 구조 또는 매트릭스는 새로운 도전성 및/또는 반도전성 구조로 재구성될 수 있지만, 이는 전계를 사용함으로써 현재에는 가능하지 않다. 그러나, 본 발명에 속하는 국제특허 출원번호 PCT/NO99/00023에 의해 개시된 바와같이 수행되는 방법이 사용될 수 있다.
본 발명에 따른 형성 방법에 따르면 적당한 재료가 전계에 의하여 절연상태로부터 반도전성 상태로(역도가능함) 직접 또는 간접적으로(예컨대, 동시 국부 가열에 의해) 전환될 수 있기 때문에, 완전한 활성 전자회로를 형성하기 위하여 레지스턴스 및 커패시터와 전기적으로 접속될 수 있는 다이오드 및 커패시터를 제조하기 위한 방법을 적용하는 것이 가능하다. 이와같이 형성된 활성소자 및 회로의 특정 실시예는 다음과 같은 실시예에 의해 기술될 것이다.
실시예 1
도 6은 본 발명에 따른 방법에 의해 제조되고 4개의 서브층(SS1-SS4)을 사용하는 박막 기술로 실현되는 도전성 및/또는 반도전성 구조를 가진 순방향 pn 접합 다이오드를 도시한다. 층(SS2, SS3)은 각각의 서브층(SS1, SS4)의 전극(11)사이에 제공된 활성 반도전성 재료를 포함한다. 서브층(SS2)의 활성재료(10)는 n-도핑된 반도체이며, 서브층(SS3)의 인접 활성재료(10')는 p-도핑된 반도체이다.
층(SS1, SS4)의 전극(11)은 동일한 층에서 수평적인 도전성 구조 또는 도전성경로(9)에 의해 접촉된다. 도 6에서 다이오드 구조의 개별층은 전체적인 구조가 1m이하의 두께를 가진 다층층 구조를 형성하도록 약 100nm의 두께를 가진다. 다이오드 구조의 영역에 대한 수평 확장은 EFGM과 도 2a-f에 도시된 전극수단(E1, E2)으로 실현되는 공간 분해능에 의해 결정될 수 있으며, 종래의 리소그라피 방법에 의하여 또는 전환가능 방사 재료를 사용함으로써 그리고 앞서 언급된 국제특허출원PCT/NO99/00023에 개시된 방법에 의하여 0.2-1.0m 정도의 피치를 가진 전극(21, 22)을 형성하는 것이 가능하다. 특정 인쇄방법 또는 나노기술 및 화학기술 방법은 보다 작은 크기를 가지는 전극구조를 실현할 수 있다. 현실적으로, 전극장치를 만드는 이용가능한 기술을 사용하여 2차원의 점 및 라인 전위를 가장 작은 0.1m의 넓이로 공간적으로 변조하는 것이 가능할 것이다.
실시예 2-MOSFET
도 7은 본 발명에서 사용하며 박막 기술로 유기재료로 구현되는 MOSFET를 개략적으로 도시한다. 게이트 전극(12)은 서브층(SS1)에 제공되며 수평 도전성구조(9)와 접속되는 반면에, 서브층(SS2)은 게이트 절연체(13)를 구성한다. 활성 반도체 재료(10)는 게이트 전극(10)을 가진 서브층(SS3) 및 레지스터에 제공된다. 소스 및 드레인 전극(14)은 다음과 같은 상부층(SS4)에 제공되며 동일한 층에서 수평 도전성구조(9)에 의해 접촉된다. 각각의 층은 도전성 구조 또는 반도전성 구조 뿐만아니라 유전체 영역중 하나를 포함한다. 이러한 종류의 MOSFET의 두께는 1/2m일 수 있으며, 본 발명으로 실현될 수 있는 수평 평면의 넓이는 실시예 1에서 언급한 최소 수m 내지 1m일 수 있다.
실시예 3-논리 CMOS 인버터
도 7의 MOSFET 구조는 현재 논리 게이트, 예컨대 도 8에 도시된 CMOS 기술의 논리 인버터에서 사용될 수 있다. 이러한 종류의 인버터는 공통 게이트 전극과 함께 n-MOSFET 및 p-MOSFET의 드레인 및 소스의 전극을 등을 맞대는 구조로 병렬 접속함으로써 형성된다. 이렇게 하기 위해 수직 도전성 구조(15)가 생성되고 모든 서브층 SS1-SS7을 통과하여 전극(14')과 접속한다. 인버터로부터의 출력신호는 이 도전 구조(15)상에서 도면 좌측 수평 접속 구조(9)에 전달된다. MOSFET의 공통 게이트 전극(12)은 도면 우측 서브층 SS4에서 수평 도전성 구조(9)를 통해 입력신호를 수신한다. 모든 서브층들의 두께는 1㎛ 이하이고 약 0.7㎛의 두께로 구현되는 반면, 인버터의 수평 연장은 도7에서 MOSFET 구조의 내용과 관련하여 상기한 바와 같은 동일한 치수를 가진다.
예4-CMOS AND 게이트
도7에 도시된 MOSFET 구조와 같은 능동 컴포넌트는 원하는 전기 성질을 가지며 유기 박막 기술로 구현되는 구조를 가진 서브층의 적층에 의해 집적회로를 형성하는데 사용될 수 있다. 특히 다음 예는 도7에 도시된 바와 같이 트랜지스터 구조의 사용시에 CMOS 기술로 구현되는 AND 게이트에 관한 것이다. 전계효과 트랜지스터와 같은 능동 디바이스가 어떻게 논리 게이트로서 기능 디바이스에 다층 구조로 결합되는지 그 이해를 용이하게 하기 위하여, CMOS 기술로 구현된 AND 게이트에 대한 회로도를 도시하는 도9를 참조한다. CMOS AND 게이트는 스위치로서 엔리치먼트 타입의 n-MOSFETS와 p-MOSFETS로 각각 구현된다. 두 개의 입력신호 A,B는 p-MOS Q1및 Q2에 대한 게이트 전극과 n-MOS Q3및 Q4에 대한 게이트 전극에 각각 전달된다. 양 입력신호 스위치 A,B가 하이이면, 입력신호 X'는 로우이다. 이 경우 Q3및 Q4가 온이고 p-MOS 스위치 Q1및 Q2는 오프이다. 즉, 어떠한 전류도 흐르지 않으며 출력신호 X'는 로우로 간다. 그와 반대로, 입력신호 A나 입력신호 B중 하나가 로우이거나 둘 다 로우이면, 그에 상응하게 p-MOS 트랜지스터 Q1, Q2는 스위칭 온되고 출력신호 X'는 하이가 되며 직렬접속된 n-MOS Q3,Q4중 어느 하나 또는 둘 다 오프되고 전류가 흐르지 않게 된다. 디바이스 Q1,Q2,Q3,Q4는 알 수 있는 바와 같이 NAND 게이트를 구현하며 NAND 게이트를 구현하기 위하여 평행하게 접속된 p-MOS 스위치 Q2및 n-MOS 스위치 Q6의 사용으로 CMOS 기술로 구현되는 논리 인버터와 NAND 게이트의 출력을 접속할 필요가 있다. 이것은 표준 CMOS 인버터이며 그 입력신호 X'가 하이일 경우, 그 출력 X는 입력신호 X'로 반전되고 그러므로 로우이다. 반대로 로우 입력신호 X'는 하이 출력신호 X로 반전되며 이것은 둘 다 하이인 NAND 게이트에 대한 입력신호 A,B에 상응한다. 즉 도9에 도시된 바와 같이 회로는 AND 게이트를 구현하며 당업자는 논리 OR 및 NOR 게이트가 임의의 수의 입력으로 구현될 수 있다는 것을 이해할 것이다. 그러나, 원칙적으로, 모든 부울 함수는 도7에 도시된 바와 같이 트랜지스터 구조의 사용시에 CMOS 기술로 구현된 하나이상의 인버터와 게이트의 한 타입의 결합으로 구현될 수 있다.
AND 게이트는 도7에 도시된 것에 대응하는 MOSFET 구조의 사용과 도 10a-도 10d에 도시된 바와 같이 박막기술로 실시될 수 있다. 도 10a-10d는 4개의 서브층 SS1,SS3-5에 제공된 능동 및 수동 디바이스와 박막 기술로 구현된 AND 게이트를 도시한다. 제1 서브층 SS1(도10a)은 서브스크립트가 도9의 MOSFET Q1-Q2에 대한 대응 서브스크립트로 설정되는 게이트 전극 g1-g6을 포함한다. 입력 A 및 B는 수평 도전성 구조 또는 전류 경로(9)를 통하여 게이트 전극 g1, g3및 g2, g4에 각각 전달된다. 그에 상응하게 인버터에서 게이트 전극 g5, g6은 수평 전류 경로(9)에 접속된다. 수직 도전성 구조는 15로 정의되며, 기호 △는 서브층 SS1으로부터 수직방향으로 상향으로 연장하는 것을 지시한다. 도10b에서, 기호 △ 및 ▽는 층 SS3에서 수직 도전성 구조가 그 양측상에서 이 층을 통해 수직으로 연장하는 것을 지시한다. 층 SS3는 층 SS1에서 대응 게이트 전극 g1-g6에 할당되고 정합되는 능동 반도체 재료 b1-b6(도7의 10에 대응)를 갖는 영역을 포함한다. 층 SS2이 이 서브층을 통해 양측상으로 연장하는 수직 반도체 구조(15)와는 별도로, AND 게이트를 구현하는 MOSFET Q1-Q6에 대한 공통 게이트 절연체를 형성하는 유전체 재료로 이루어지는 것을 주목한다. 물론 층 SS2는 SS1과 SS3 사이에 위치되지만, 도면에서 배제되었다. 도 10c에서 층 SS4는 층 SS3에 인접하게 그 위에 제공되며 대응 MOSFET Q1-Q6에 대한 소스 전극 s1-s6과 드레인 전극 d1-d6을 각각 포함한다. 층 SS3에 위치된 능동 반도체 재료 d1-d6는 스티칭된 라인에 의해 지시된다. 수직 전류 경로(15)는 도10d에 도시된 바와 같이 서브층 SS5에서 수평 전류 경로(9)와 접촉하며 층 SS4을 통해 양측으로 연장한다. 이 수평 전류 경로는 대응 MOSFET Q2,Q3에 대한 드레인 전극 d2및 d3사이의 접속부에 상응하며 Q1에서 드레인 전극 d1에 부가적으로 접속된다. 다른 수평 전류 경로(9)는 Q3상의 소스 전극 s3과 Q4상의 드레인 전극 d4사이의 직렬접속을 구현한다. 소스 전극 s4, s6는 다른 수평 도전성 구조(9) 위에 접지되는 반면, 층 SS5에서 우측에 가장 먼 수평 도전성 구조(9)는 전압 Vdd이 공급되며 Q1, Q2, Q5에서 소스 전극 s1, s2, s5에 접속된다. 도10d에서 최상부에 있는 부가의 수평 전류 경로(9)는 Q5,Q6상의 드레인 전극 d5,d6과 X로 표시된 출력 라인 사이의 병렬 접속을 형성한다. Q1,Q2,Q3,Q4로 이루어진 NAND 게이트로부터의 출력신호는 수직 전류 경로(15)상에서 전달된다. 도11은 도10에서의 층이 어떻게 적층된 구성으로 나타나며 층 SS2에는 게이트 절연체가 포함되어 있는 것을 개략적으로 도시한다. 그러나 설명을 위하여 적층부는 올바르게 정합된 상태로 각각의 서브층 SS1-SS5으로 분해되어 도시되고, 모든 서브층을 통하는 수직 전류 경로(15)의 코스는 스티칭된 라인에 의해 지시된다. 아래의 도시되지 않은 유전층상에 제공된 게이트 전극층 SS1-SS5에서, 도11에 도시된 바와 같은 전체 AND 구조는 0.75 ㎛의 두께와 100 ㎛2(12·8 ㎛2)의 면적을 가진다. 구조의 체적은 약 75㎛3이다. 종래 공간 분해능에서 이것은 약 10,000 논리 게이트가 1 ㎟의 면적과 1 ㎛ 이하의 두께로 구현될 수 있다. 그에 상응하게 스케일링된 전류 경로(9,15)의 길이는 60㎛가 된다.
실시예5-수직으로 적층된 CMOS 회로를 갖는 AND 게이트
AND 게이트의 구조의 상당한 간단화 및 전류 경로 길이의 감소는 도 12에 도시된 바와 같이 MOSFET 구조를 수직으로 적층함으로써 달성될 수 있다. 도10 및 도11에서와 같이 동일한 참조부호가 사용되며, 수직 AND 게이트 구조는 트랜지스터 Q1,Q3의 게이트 전극 g1,g3이 동일한 공통 전위에 있으며, Q2,Q4의 게이트 전극 g2,g4이다른 공통 전위에 있고, Q5,Q6의 게이트 전극 g5,g6은 제3 공통 전위에 있다는 사실을 설명한다. 그러므로 트랜지스터 Q1-Q6는 대응 MOSFET 구조 Q1,Q3;Q2,Q4;Q5,Q6에 대한 공통 게이트 전극 g1,g3;g2,g4;g5,g6에 의해 마주하는 구성으로 CMOS 회로로서 실시된다. 각 CMOS 구조는 도12의 MOSFET 구조의 각각에서 Q3아래, Q1,Q4사이와 Q2,Q5사이에 위치된 절연층상에 제공된다. 게이트 전극 g는 각 게이트 절연체를 포함하는 정확하게 표시되지 않은 절연층에 의해 능동 반도체 재료 b로부터 절연된다. 도10 및 도11에서 수평 전류 경로는 도9의 등가회로에서 도시된 바와 같이 동일한 접속을 제공하며 층을 통해 연장하는 수직 전류 경로에 의해 대체된다. 특히 전류 경로(15)는 도10의 구성에서 수직으로 구현되고, 이전과 같이 Q2,Q3상의 드레인 전극 d2,d3과 Q1상의 드레인 전극 d1사이의 접속부와 Q5,Q6상의 게이트 전극 d5,d6을 접속한다.
기판(1)을 포함하는 도12의 수직 AND 게이트 구조는 총 24개의 서브층에 의해 생성되며 그중 6개의 비교적 두꺼운 절연층은 게이트 절연체를 형성하고 3개의 대응 두께 절연층은 MOSFET 구조의 쌍을 이룬 결합을 상호 격리시킨다. 도11의 설명과 관련하여 지시된 것과 동일한 크기로, 도12의 전체 적층된 층 구성은 약 3.0㎛의 두께를 가지며 16 ㎛2의 면적상에 제공된다. 전체 체적은 50㎛3이하이며 도11의 구성에 비해 체적이 1/3정도이다. 그러나 가장 중요한 것은 지시된 크기의 도11의 구성에서 52㎛의 길이를 가지는 전류 경로가 도12의 구성에서 최적 실시예에서의 약 15㎛일 것이며 이는 약 70%의 감소를 암시한다. 이와 관련하여 도12는 개략적이며 수직 전류 경로는 모다 정밀하게 나타내기 위하여 수평면에서 상호 변위된다. 그러나, 그들은 구조의 측면중 하나와 평행한 동일면에 놓여 있을 수 있다.
오늘날의 박막 기술의 범위내에서 전환가능한 유기 재료의 조사에 의해 박막의 도전 및 반도전성 구조를 생성하기 위하여 상기한 바와 같은 기술을 사용한다. 수평방향으로 선형 치수를 감소시키는 것이 가능하며 그로인해 컴포넌트 밀도는 적어도 하나의 크기 등급만큼 증가될 수 있다. 이것은 도11의 구성이 1㎛ 이하의 두께와 1㎟에 105논리 게이트를 구현하는 반면, 도12의 구성이 어느 정도 양호한 폼 팩터를 갖는 동일한 영역상에 6·105게이트를 구현할 수 있다는 것을 암시하며, 그것에 의해 디바이스 밀도의 증가는 도11의 구성의 디바이스 밀도에 비해 약 33%가 된다.
단일층의 처리, 즉 도전성 및 반도전성 구조의 생성은 전계에 의한 전환이 일어난 후에 그리고 도2a-f 및 도3에 도시된 바와 같이 수행되는 경우에, 별도의 층이 다층 구조로 합쳐지기 전에 가능한 사후 처리 및 수정, 즉 가능한 열처리를 포함할 수 있으며 적층된 회로 구조를 형성한다.
예를 들면, 전환후 단일층의 열처리는 단량체를 저중합체, 중합체, 도핑, 결정으로 전환하는 것과 같은 도전성 및/또는 반도전성을 제어하도록 수행될 수 있다. 이러한 처리는 잘 공지되었으며 폭넓은 응용을 가지며 특정 예들은 여기에서는 주어지지 않았다. 열처리는 예를 들면 조사에 의해 수행될 수 있다. 다른 가능성은 교번 전계를 사용하는 것이다. 원칙적으로 교번전계는 EFCM의 전계 변환에 영향을 미치도록 사용되며 도2a-f에 도시된 전원공급장치(23)는 물론 교번전압원이어야 한다. 상기와 관련하여 교번 전계에 민감한 저항성 재료가 가열되는 것에 주목하여야 한다. 예를 들면 비도전 상태로부터 도전 상태로 전이를 발생하기 위해 교번전압을 사용함으로써, 발생된 도전성 구조의 가열이 일어나며 가능한 원하는 열처리는 인시츄로 일어나고 동시에 전환 처리될 수 있다.
본 발명에 따른 전계에 의해 그리고 전환으로 층에서 유기재료를 사용하고 도전성 및/또는 반도전성 구조를 생성함으로써, 오늘날의 무기 반도체 기술로 가능한 것보다 훨씬 더 간단하고 더 싼 제조가 이루어질 수 있다. 오픈 릴 식의(reel-to-reel) 배열이 도7에 도시된 바와 같이 회로의 제조에 사용될 경우, 큰 체적, 고속으로 그리고 필요한 치수 제한 없이 생산이 이루어질 수 있다. 다층구조로 각각의 층들의 결합과 적층된 구성의 형성으로, 여러가지중에 층들사이의 정합은 각각의 층에서 수직 도전성 구조가 상호 정합되고 예를 들면 반도체 구조에서 전극 및 능동 반도체 재료가 동일하게 행해지는 것을 보장하기 위하여 중요하다. 정합 정확도에 대한 요건은 도전성 및 반도전성 구조의 제조로 구현될 수 있으나 특히 제어 및 위치설정, 광기록 마킹, 또는 기계적이거나 전기적인 나노기술에 대한 간섭계 방법을 이용하여 구현될 수 있는 피치에 의해 제공될 것이다. 그러나, 이러한 방법은 본 발명의 범위 밖이며 보다 상세하게 토론되지 않을 것이며 당업자에게 공지된 것으로 간주되어야 한다.
본 발명에 따른 생성에 대한 방법을 사용함으로써, 다층 설계시 소정의 회로 구성에 대한 프로토콜은 제조위치에서 인시츄로 물리적 회로패턴의 생성을 제어하는 제어장치로 다운로딩하기 위해 전송되고 회로의 제조 위치로부터 먼곳에서 생성될 수 있다. 그것에 의해 사용자는 필요한 명령 및 정보를 전송함으로써 자체 사양에 따라 원격처리함으로써 회로를 생성할 수 있을 것이다. 본 발명은 새로운 콘텐츠로 컨셉 응용- 및 소비자-특정 회로 생산을 공급할 수 있을 것이다.

Claims (15)

  1. 복합 매트릭스의 2차원 또는 3차원 도전성 또는 반도전성 구조, 또는 도전성 및 반도전 구조를 생성하기 위한 방법으로서, 상기 복합 매트릭스는 하나이상의 공간적으로 분리되고 동질의 재료 구조로 각각 제공된 하나이상의 재료를 포함하며, 상기 재료는 에너지의 공급에 응답하여 비도전성 상태로부터 도전성 또는 반도전성 상태로, 또는 비도전성 상태로부터 도전성 및 반도전성 상태로, 또는 그 반대로 전이되는 물리적 또는 화학적 상태 변화, 또는 물리적 및 화학적 상태 변화, 또는 재료의 도전성 모드 변화를 겪게되고, 상기 각 재료 구조는 얇은 층의 형태로 만들어지는, 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 생성하기 위한 방법에 있어서,
    전계에 의해 공급된 에너지에 대한 재료의 특정 응답을 위해 제공된 전계 세기 또는 특성, 또는 전계 세기 및 특성을 갖는 전계를 각각의 층에 인가하는 단계;
    관련 재료 구조에서 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조의 미리 결정된 패턴을 나타내는 결정된 프로토콜에 따라 공간적으로 전계를 변조시키는 단계를 포함하여, 상기 2차원 도전성 또는 반도전성 구조, 또는 2차원 도전성 및 반도전성 구조는 상기 층들에서 전계에 의해 공급된 에너지에 응답하여 상기 프로토콜에 의해 결정된 패턴으로 생성되고; 그 다음 적층된 구성으로 2개이상의 층을 선택적으로 제공하고, 그것에 의해 각각의 인접층에 의해 형성된 복합 매트릭스에는 3차원의 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조가 제공되는 것을 특징으로 하는 방법.
  2. 제 1항에 있어서, 상기 변조 단계는 패턴화된 전극을 가지는 전극 장치에 의해 하나의 층과 평행한 평면에서 전계를 공간적으로 변조시키고, 상기 전극 장치는 결정된 프로토콜에 따라 전극에 전압을 선택적으로 공급하여 전기 포인트 전위나 라인 전위를 발생하여, 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 생성하는 것을 특징으로 하는 방법.
  3. 청구항 1항에 있어서, 상기 적층된 구성은 각 층에 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 생성한후 3차원의 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 갖는 복합 매트릭스를 형성하는 적층된 다층 구조로 결합되는 2이상의 층들에 의해 형성되는 것을 특징으로 하는 방법.
  4. 제 3항에 있어서, 상기 다층구조 형성은 적층된 구성로 2이상의 자기지지층을 적층함으로써 형성되는 것을 특징으로 하는 방법.
  5. 제 4항에 있어서, 상기 프로토콜에 따라 최초 언급된 층에 2개이상의 2차원 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조가 인접층의 하나이상의 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조와 정합되도록 인접한 층들의 적층 후에 층을 위치설정하는 단계를 포함하며, 하나이상의 수직 도전성 또는 반도전성 채널, 또는 하나이상의 수직 도전성 및 반도전성 채널은 상기 층들을 통과하는 크로스방향으로 발생되는 것을 특징으로 하는 방법.
  6. 제 5항에 있어서, 상기 층의 하나이상의 2차원 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조와의 도전성 또는 반도전성 접속시에, 또는 도전성 및 반도전성 접속시에, 상기 프로토콜에 따라 상기 층을 통해 수직 채널을 형성하는 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 제공하는 것을 특징으로 하는 방법.
  7. 제 6항에 있어서, 층들 사이에 일정한 도전성 또는 도전성 모드로 각 채널을 생성하는 것을 특징으로 하는 방법.
  8. 제 6항에 있어서, 층들 사이에서 가변하는 도전성 또는 반도전성 모드로 각 채널을 생성하는 것을 특징으로 하는 방법.
  9. 복합 매트릭스에서 2차원 또는 3차원으로 생성된 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 전체적으로 제거하기 위한 방법으로서, 상기 복합 매트릭스는 하나이상의 공간적으로 분리되고 동질의 재료 구조로 각각 제공된 하나이상의 재료를 포함하며, 상기 재료는 에너지의 공급에 응답하여 비도전성 상태로부터 도전성 또는 반도전성 상태로, 또는 비도전성 상태로부터 도전성 및 반도전성 상태로 또는 그 반대로 전이되는 물리적 또는 화학적 상태 변화, 또는 물리적 및 화학적 상태 변화, 또는 재료의 도전 모드 변화를 겪게되고, 상기 각 재료 구조는 얇은 층의 형태로 만들어지는, 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 제거하기 위한 방법에 있어서,
    상기 복합 매트릭스의 재료가 전계에 의해 공급되는 에너지에 응답하여 완전히 비도전성 상태에 도달할 때 까지, 전계에 의해 공급된 에너지에 대한 재료의 특정 응답을 위해 제공된 전계 세기 또는 특성, 또는 주어진 전계 세기 및 특성을 갖는 전계를 복합 매트릭스에 전체적으로 인가하는 것을 특징으로 하는 방법.
  10. 복합 매트릭스의 2차원 또는 3차원의 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조를 패터닝 및 생성하기 위한 전계 발생기/변조기(EPGM)로서, 상기 매트릭스는 하나이상의 공간적으로 분리되고 동질의 재료 구조로 각각 제공된 하나이상의 재료를 포함하고, 상기 재료는 공급된 에너지에 응답하여 비도전성 성태로부터 도전성 또는 반도전성 상태로, 또는 비도전성 상태로부터 도전성 및 반도전성 상태로 또는 그 반대로 전이되는 물리적 또는 화학적 상태 변화, 또는 물리적 및 화학적 상태 변화나, 재료의 도전 모드 변화를 겪게되며, 상기 각 재료 구조는 얇은 층의 형태로 만들어지는, 상기 전계 발생기/변조기(20)에 있어서,
    하나의 평면에 제공된 복수의 평행 스트립 전극(21)을 갖는 제1 전극수단(E1); 및
    상기 제1 평면과 평행한 제2 평면에 위치되고 상기 제1 전극수단(E1)으로부터 일정한 간격으로 제공된 복수의 평행 스트립 전극(22)을 갖는 제2 전극수단(E2)을 포함하며, 그것에 의해 상기 전극(21,22)들은 매트릭스형 배열로 서로 직교하게 지향되며,
    크로스 접속 장치(24,25)위 상기 전극수단(E1,E2)들은 제어가능한 전원공급장치(23)와 접속되며,
    상기 전계 발생기/변조기(20)는 상기 전극수단(E1,E2)들 사이의 공간에서 상기 전극수단을 터치하지 않고 연속적으로 또는 간헐적으로 상기 공간을 통해 공급되는 이산 컴포넌트 또는 연속 테이프의 형태로 박막 재료를 수용하고, 상기 전극과 평행한 평면에서 상기 전극수단(E1,E2) 사이로 상기 전극수단으로부터 간격지게 동시에 위치설정되고 정렬되며,
    이에 따라, 상기 도전성 또는 반도전성 구조, 또는 도전성 및 반도전성 구조는 결정된 프로토콜에 따라 및 크로스 접속장치(24;25)위의 전극에 전기 파워가 공급될 때, 포인트, 라인 또는 면적 전위 의해, 상기 전극수단(E1,E2)의 선택된 전극(21,22) 사이에 생성되는 것을 특징으로 하는 전계발생기/변조기.
  11. 제 10항에 있어서, 상기 각 전극장치(E1,E2)의 전극(21;22)은 서로 대면하는 각 기판의 표면상 또는 표면내에 제공되는 것을 특징으로 하는 전계발생기/변조기.
  12. 제 11항에 있어서, 상기 스트립 전극(21,22)은 기판의 일부로서 만들어지고 기판 재료의 도전성 구조를 형성하는 것을 특징으로 하는 전계발생기/변조기.
  13. 제 10항에 있어서, 상기 전극수단(E1,E2) 사이의 간격은 박막재료의 두께에 따라 제어가능한 것을 특징으로 하는 전계발생기/변조기.
  14. 제 10항에 있어서, 상기 각 전극수단(E1,E2)의 전극(21;22)은 0.1㎛ 내지 1.0㎛의 상호 간격으로 제공되는 것을 특징으로 하는 전계발생기/변조기.
  15. 제 10항에 있어서, 상기 각 전극수단(E1,E2)의 전극(21,22)은 0.1㎛ 내지 1.0㎛의 일정 폭으로 형성되는 것을 특징으로 하는 전계발생기/변조기.
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Families Citing this family (131)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859548B2 (en) 1996-09-25 2005-02-22 Kabushiki Kaisha Toshiba Ultrasonic picture processing method and ultrasonic picture processing apparatus
WO2001007961A1 (en) 1999-07-21 2001-02-01 E Ink Corporation Use of a storage capacitor to enhance the performance of an active matrix driven electronic display
AU7091400A (en) 1999-08-31 2001-03-26 E-Ink Corporation Transistor for an electronically driven display
EP1145339A1 (en) * 1999-11-02 2001-10-17 Koninklijke Philips Electronics N.V. Method of producing vertical interconnects between thin film microelectronic devices and products comprising such vertical interconnects
EP1136942A1 (de) * 2000-03-22 2001-09-26 Infineon Technologies AG Schaltungsanordnung zum Schützen einer Schaltung gegen Analyse und Manipulation
US7893435B2 (en) 2000-04-18 2011-02-22 E Ink Corporation Flexible electronic circuits and displays including a backplane comprising a patterned metal foil having a plurality of apertures extending therethrough
US7875975B2 (en) * 2000-08-18 2011-01-25 Polyic Gmbh & Co. Kg Organic integrated circuit completely encapsulated by multi-layered barrier and included in RFID tag
JP2004507096A (ja) * 2000-08-18 2004-03-04 シーメンス　アクチエンゲゼルシヤフト 有機電界効果トランジスタ（ｏｆｅｔ），該有機電界効果トランジスタの製造方法、前記有機電界効果トランジスタから形成される集積回路、及び該集積回路の使用
KR100394028B1 (ko) * 2000-12-28 2003-08-06 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
DE10043204A1 (de) * 2000-09-01 2002-04-04 Siemens Ag Organischer Feld-Effekt-Transistor, Verfahren zur Strukturierung eines OFETs und integrierte Schaltung
DE10044842A1 (de) * 2000-09-11 2002-04-04 Siemens Ag Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters
US20040026121A1 (en) * 2000-09-22 2004-02-12 Adolf Bernds Electrode and/or conductor track for organic components and production method thereof
DE10061299A1 (de) * 2000-12-08 2002-06-27 Siemens Ag Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu
DE10061297C2 (de) * 2000-12-08 2003-05-28 Siemens Ag Verfahren zur Sturkturierung eines OFETs
DE10063721A1 (de) * 2000-12-20 2002-07-11 Merck Patent Gmbh Organischer Halbleiter, Herstellungsverfahren dazu und Verwendungen
DE10105914C1 (de) * 2001-02-09 2002-10-10 Siemens Ag Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung
WO2002078052A2 (de) * 2001-03-26 2002-10-03 Siemens Aktiengesellschaft Gerät mit zumindest zwei organischen elektronischen bauteilen und verfahren zur herstellung dazu
US6873540B2 (en) * 2001-05-07 2005-03-29 Advanced Micro Devices, Inc. Molecular memory cell
WO2002091495A2 (en) * 2001-05-07 2002-11-14 Coatue Corporation Molecular memory device
KR100900080B1 (ko) * 2001-05-07 2009-06-01 어드밴스드 마이크로 디바이시즈, 인코포레이티드 자기 조립형 폴리머 막을 구비한 메모리 디바이스 및 그제조 방법
JP4731794B2 (ja) * 2001-05-07 2011-07-27 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド メモリ効果を有するスイッチ素子及び該素子をスイッチングさせる方法
AU2002340795A1 (en) 2001-05-07 2002-11-18 Advanced Micro Devices, Inc. Reversible field-programmable electric interconnects
US6627944B2 (en) 2001-05-07 2003-09-30 Advanced Micro Devices, Inc. Floating gate memory device using composite molecular material
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
WO2003009359A1 (fr) * 2001-07-16 2003-01-30 Boris Aronovich Gurovich Procede de formation d'une structure a couches multiples a parametres predetermines
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US6768157B2 (en) 2001-08-13 2004-07-27 Advanced Micro Devices, Inc. Memory device
DE60130586T2 (de) 2001-08-13 2008-06-19 Advanced Micro Devices, Inc., Sunnyvale Speicherzelle
US6838720B2 (en) * 2001-08-13 2005-01-04 Advanced Micro Devices, Inc. Memory device with active passive layers
US6806526B2 (en) 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
US6858481B2 (en) 2001-08-13 2005-02-22 Advanced Micro Devices, Inc. Memory device with active and passive layers
DE10151036A1 (de) * 2001-10-16 2003-05-08 Siemens Ag Isolator für ein organisches Elektronikbauteil
DE10151440C1 (de) 2001-10-18 2003-02-06 Siemens Ag Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung
DE10160732A1 (de) * 2001-12-11 2003-06-26 Siemens Ag Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu
KR100433407B1 (ko) * 2002-02-06 2004-05-31 삼성광주전자 주식회사 업라이트형 진공청소기
DE10212640B4 (de) * 2002-03-21 2004-02-05 Siemens Ag Logische Bauteile aus organischen Feldeffekttransistoren
DE10212639A1 (de) * 2002-03-21 2003-10-16 Siemens Ag Vorrichtung und Verfahren zur Laserstrukturierung von Funktionspolymeren und Verwendungen
RU2205469C1 (ru) * 2002-04-18 2003-05-27 Гурович Борис Аронович Способ получения объемной проводящей структуры
DE10226370B4 (de) * 2002-06-13 2008-12-11 Polyic Gmbh & Co. Kg Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET)
US6661024B1 (en) * 2002-07-02 2003-12-09 Motorola, Inc. Integrated circuit including field effect transistor and method of manufacture
WO2004017439A2 (de) * 2002-07-29 2004-02-26 Siemens Aktiengesellschaft Elektronisches bauteil mit vorwiegend organischen funktionsmaterialien und herstellungsverfahren dazu
US20060079327A1 (en) * 2002-08-08 2006-04-13 Wolfgang Clemens Electronic device
WO2004021256A1 (de) 2002-08-23 2004-03-11 Siemens Aktiengesellschaft Organisches bauelement zum überspannungsschutz und dazugehörige schaltung
US7012276B2 (en) * 2002-09-17 2006-03-14 Advanced Micro Devices, Inc. Organic thin film Zener diodes
EP1559147B1 (de) * 2002-10-02 2014-11-12 Leonhard Kurz Stiftung & Co. KG Folie mit organischen halbleitern
US6870183B2 (en) * 2002-11-04 2005-03-22 Advanced Micro Devices, Inc. Stacked organic memory devices and methods of operating and fabricating
US20060118778A1 (en) * 2002-11-05 2006-06-08 Wolfgang Clemens Organic electronic component with high-resolution structuring and method for the production thereof
DE10253154A1 (de) * 2002-11-14 2004-05-27 Siemens Ag Messgerät zur Bestimmung eines Analyten in einer Flüssigkeitsprobe
US7442954B2 (en) * 2002-11-19 2008-10-28 Polyic Gmbh & Co. Kg Organic electronic component comprising a patterned, semi-conducting functional layer and a method for producing said component
ATE540436T1 (de) * 2002-11-19 2012-01-15 Polyic Gmbh & Co Kg Organisches elektronisches bauelement mit gleichem organischem material für zumindest zwei funktionsschichten
US6905908B2 (en) * 2002-12-26 2005-06-14 Motorola, Inc. Method of fabricating organic field effect transistors
DE10300521A1 (de) * 2003-01-09 2004-07-22 Siemens Ag Organoresistiver Speicher
DE10302149A1 (de) * 2003-01-21 2005-08-25 Siemens Ag Verwendung leitfähiger Carbon-black/Graphit-Mischungen für die Herstellung von low-cost Elektronik
US20060160266A1 (en) * 2003-01-21 2006-07-20 Adolf Bernds Organic electronic component and method for producing organic electronic devices
DE502004011477D1 (de) * 2003-01-29 2010-09-16 Polyic Gmbh & Co Kg Organisches speicherbauelement
JP2004311845A (ja) * 2003-04-09 2004-11-04 National Institute Of Advanced Industrial & Technology 発電機能を有する可視光透過構造体
US7049153B2 (en) * 2003-04-23 2006-05-23 Micron Technology, Inc. Polymer-based ferroelectric memory
JP4583004B2 (ja) * 2003-05-21 2010-11-17 株式会社 日立ディスプレイズ アクティブ・マトリクス基板の製造方法
DE10330064B3 (de) * 2003-07-03 2004-12-09 Siemens Ag Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen
DE10330062A1 (de) * 2003-07-03 2005-01-27 Siemens Ag Verfahren und Vorrichtung zur Strukturierung von organischen Schichten
RU2243613C1 (ru) * 2003-07-16 2004-12-27 Гурович Борис Аронович Способ формирования объемной структуры
DE10338277A1 (de) * 2003-08-20 2005-03-17 Siemens Ag Organischer Kondensator mit spannungsgesteuerter Kapazität
DE10339036A1 (de) 2003-08-25 2005-03-31 Siemens Ag Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu
DE10340643B4 (de) * 2003-09-03 2009-04-16 Polyic Gmbh & Co. Kg Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht
DE10340644B4 (de) * 2003-09-03 2010-10-07 Polyic Gmbh & Co. Kg Mechanische Steuerelemente für organische Polymerelektronik
US6989336B2 (en) * 2003-09-24 2006-01-24 E. I. Du Pont De Nemours And Company Process for laminating a dielectric layer onto a semiconductor
JP4729843B2 (ja) * 2003-10-15 2011-07-20 凸版印刷株式会社 薄膜トランジスタの製造方法
DE10349963A1 (de) 2003-10-24 2005-06-02 Leonhard Kurz Gmbh & Co. Kg Verfahren zur Herstellung einer Folie
DE102004002024A1 (de) * 2004-01-14 2005-08-11 Siemens Ag Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung
JP4501444B2 (ja) * 2004-02-04 2010-07-14 ソニー株式会社 トランジスタにおける配線構造の形成方法及び電界効果型トランジスタの製造方法
CN1998095B (zh) 2004-04-20 2010-11-03 视声公司 阵列式超声换能器
US7122489B2 (en) * 2004-05-12 2006-10-17 Matsushita Electric Industrial Co., Ltd. Manufacturing method of composite sheet material using ultrafast laser pulses
JP2007537552A (ja) * 2004-05-14 2007-12-20 ウェーブゼロ， インコーポレイテッド 無線周波数アンテナおよび識別タグ、ならびに無線周波数アンテナおよび無線周波数タグの製造方法
US7019328B2 (en) * 2004-06-08 2006-03-28 Palo Alto Research Center Incorporated Printed transistors
GB0413749D0 (en) * 2004-06-19 2004-07-21 Koninkl Philips Electronics Nv Active matrix electronic array device
DE102004040831A1 (de) * 2004-08-23 2006-03-09 Polyic Gmbh & Co. Kg Funketikettfähige Umverpackung
RU2284267C2 (ru) * 2004-11-10 2006-09-27 Броня Цой Материал для компонентов радиоэлектронных приборов
DE102004059467A1 (de) * 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
DE102004059464A1 (de) * 2004-12-10 2006-06-29 Polyic Gmbh & Co. Kg Elektronikbauteil mit Modulator
DE102004059465A1 (de) * 2004-12-10 2006-06-14 Polyic Gmbh & Co. Kg Erkennungssystem
DE102004063435A1 (de) 2004-12-23 2006-07-27 Polyic Gmbh & Co. Kg Organischer Gleichrichter
DE102005009820A1 (de) * 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe mit organischen Logik-Schaltelementen
DE102005009819A1 (de) 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe
DE102005017655B4 (de) * 2005-04-15 2008-12-11 Polyic Gmbh & Co. Kg Mehrschichtiger Verbundkörper mit elektronischer Funktion
KR100719346B1 (ko) 2005-04-19 2007-05-17 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
US7420442B1 (en) * 2005-06-08 2008-09-02 Sandia Corporation Micromachined microwave signal control device and method for making same
NO20052904L (no) * 2005-06-14 2006-12-15 Thin Film Electronics Asa Et ikke-flyktig elektrisk minnesystem
DE102005031448A1 (de) 2005-07-04 2007-01-11 Polyic Gmbh & Co. Kg Aktivierbare optische Schicht
DE602005023597D1 (de) * 2005-07-08 2010-10-28 St Microelectronics Srl Verfahren zur Realisierung einer elektrischen Verbindung in einer elektronischen Halbleitervorrichtung zwischen einem nanometrischen Schaltungsarchitektur und elektronischen Standardkomponenten
DE102005035589A1 (de) 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Verfahren zur Herstellung eines elektronischen Bauelements
DE102005035590A1 (de) * 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Elektronisches Bauelement
DE102005042166A1 (de) * 2005-09-06 2007-03-15 Polyic Gmbh & Co.Kg Organisches Bauelement und ein solches umfassende elektrische Schaltung
DE102005044306A1 (de) * 2005-09-16 2007-03-22 Polyic Gmbh & Co. Kg Elektronische Schaltung und Verfahren zur Herstellung einer solchen
US7901358B2 (en) 2005-11-02 2011-03-08 Visualsonics Inc. High frequency array ultrasound system
JP2007252249A (ja) * 2006-03-22 2007-10-04 Oki Electric Ind Co Ltd 有機化合物合成装置，光照射装置，有機化合物合成用基板および有機化合物の合成方法
US20070279230A1 (en) * 2006-06-01 2007-12-06 Wavezero, Inc. System and Method for Attaching Radiofrequency Identification Chips to Metalized Antenna
JP2008021814A (ja) * 2006-07-13 2008-01-31 Hitachi Ltd 電界効果トランジスタ、有機薄膜トランジスタおよび有機トランジスタの製造方法
TWI300251B (en) * 2006-07-14 2008-08-21 Ind Tech Res Inst Manufacturing method of vertical thin film transistor
US7851786B2 (en) * 2006-09-01 2010-12-14 Alcatel-Lucent Usa Inc. Programmable polyelectrolyte electrical switches
JP5250981B2 (ja) * 2007-02-21 2013-07-31 セイコーエプソン株式会社 有機デバイスの製造方法並びに電子機器
US9520563B2 (en) * 2007-11-21 2016-12-13 The Board Of Trustees Of The Leland Stanford Junior University Patterning of organic semiconductor materials
US9173047B2 (en) 2008-09-18 2015-10-27 Fujifilm Sonosite, Inc. Methods for manufacturing ultrasound transducers and other components
US9184369B2 (en) 2008-09-18 2015-11-10 Fujifilm Sonosite, Inc. Methods for manufacturing ultrasound transducers and other components
US20110144494A1 (en) * 2008-09-18 2011-06-16 James Mehi Methods for acquisition and display in ultrasound imaging
US10441185B2 (en) * 2009-12-16 2019-10-15 The Board Of Trustees Of The University Of Illinois Flexible and stretchable electronic systems for epidermal electronics
KR20120103651A (ko) * 2009-12-23 2012-09-19 아이엠알에이 아메리카, 인코포레이티드. 구조화된 광학 요소 및 포커싱된 빔을 이용하는 레이저 패터닝
US8656333B1 (en) * 2010-02-16 2014-02-18 Deca Technologies, Inc. Integrated circuit package auto-routing
US8799845B2 (en) 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US20110266436A1 (en) * 2010-04-29 2011-11-03 Battelle Energy Alliance, Llc Apparatuses and methods for forming electromagnetic fields
US8502159B2 (en) * 2010-04-29 2013-08-06 Battelle Energy Alliance, Llc Apparatuses and methods for generating electric fields
RU2461151C1 (ru) * 2011-01-25 2012-09-10 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Ионный диод для генерации нейтронов
RU2479890C1 (ru) * 2011-12-07 2013-04-20 Открытое акционерное общество "Научно-исследовательский институт полупроводникового машиностроения" Кассета для технологических спутников фотопреобразователей
JP6105266B2 (ja) 2011-12-15 2017-03-29 株式会社半導体エネルギー研究所 記憶装置
KR102433736B1 (ko) 2012-01-23 2022-08-19 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
US8753904B2 (en) 2012-06-07 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for semiconductor device pattern loading effect characterization
US9482518B2 (en) 2012-06-07 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for semiconductor device process determination using reflectivity measurement
RU2504046C1 (ru) * 2012-07-12 2014-01-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ получения межсоединений в высокоплотных электронных модулях
CN103338596A (zh) * 2013-06-18 2013-10-02 华南理工大学 一种不用光刻胶的全加成线路板制作方法
US9040316B1 (en) 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
CN104282250B (zh) * 2014-10-24 2016-08-31 深圳市华星光电技术有限公司 Tft 中mis 结构设计的控制方法及系统
JP6504497B2 (ja) * 2015-03-04 2019-04-24 株式会社アルバック タッチパネルおよび透明導電性基板
CN105353590B (zh) * 2015-12-11 2018-01-02 中国电子科技集团公司第四十一研究所 薄膜电路金属化孔内光刻胶的曝光方法及基片承载装置
US10157803B2 (en) 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10573601B2 (en) 2016-09-19 2020-02-25 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10482976B2 (en) * 2017-06-29 2019-11-19 SK Hynix Inc. Memory device performing UV-assisted erase operation
RU185725U1 (ru) * 2018-07-02 2018-12-17 федеральное государственное бюджетное научное учреждение "Научно-исследовательский институт перспективных материалов и технологий" Микроволновое устройство для термообработки полимерных композиционных материалов
RU2700231C1 (ru) * 2018-10-24 2019-09-13 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ формирования трехмерных структур топологических элементов функциональных слоев на поверхности подложек
WO2020208358A1 (en) * 2019-04-12 2020-10-15 Queen Mary University Of London Radiation detector
CN116801532A (zh) * 2021-05-14 2023-09-22 Oppo广东移动通信有限公司 壳体、其制备方法、可穿戴设备及电子设备

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4371883A (en) * 1980-03-14 1983-02-01 The Johns Hopkins University Current controlled bistable electrical organic thin film switching device
US4507672A (en) * 1980-03-14 1985-03-26 The Johns Hopkins University Method of fabricating a current controlled bistable electrical organic thin film switching device
US5407851A (en) * 1981-02-23 1995-04-18 Unisys Corporation Method of fabricating an electrically alterable resistive component on an insulating layer above a semiconductor substrate
US4825408A (en) * 1984-04-25 1989-04-25 The Johns Hopkins University Multistate optical switching and memory apparatus using an amphoteric organic charge transfer material
IL86162A (en) * 1988-04-25 1991-11-21 Zvi Orbach Customizable semiconductor devices
US5427941A (en) 1985-08-08 1995-06-27 Schering Corporation Actinomadura brunnea var. antibiotica strains
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
EP0263574A1 (en) * 1986-09-08 1988-04-13 THORN EMI North America Inc. A method of manufacturing a semiconductor device, and a semiconductor device, having at least one selectively actuable conductive line
US4806995A (en) * 1987-02-02 1989-02-21 Olin Corporation Optical and electrical switching devices and a polymer composition containing pendant organic charge transfer salt moieties useful in switching devices
DE3853675T2 (de) * 1988-06-01 1995-08-31 Texas Instruments Inc Optische Schaltvorrichtung.
JPH07103190B2 (ja) * 1989-02-15 1995-11-08 松下電器産業株式会社 有機導電性薄膜とその製造方法
US5043251A (en) 1989-11-29 1991-08-27 The United States Of America As Represented By The Secretary Of The Navy Process of three dimensional lithography in amorphous polymers
US5689428A (en) * 1990-09-28 1997-11-18 Texas Instruments Incorporated Integrated circuits, transistors, data processing systems, printed wiring boards, digital computers, smart power devices, and processes of manufacture
US5282312A (en) * 1991-12-31 1994-02-01 Tessera, Inc. Multi-layer circuit construction methods with customization features
US5378916A (en) 1993-02-17 1995-01-03 Xerox Corporation Color imaging charge-coupled array with multiple photosensitive regions
DE69413436T2 (de) 1993-03-09 1999-05-20 Koninkl Philips Electronics Nv Herstellungsverfahren eines Musters von einem elektrisch leitfähigen Polymer auf einer Substratoberfläche und Metallisierung eines solchen Musters
US5427841A (en) 1993-03-09 1995-06-27 U.S. Philips Corporation Laminated structure of a metal layer on a conductive polymer layer and method of manufacturing such a structure
US5567550A (en) * 1993-03-25 1996-10-22 Texas Instruments Incorporated Method of making a mask for making integrated circuits
WO1995009438A1 (en) * 1993-09-30 1995-04-06 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5572409A (en) * 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
US5808351A (en) 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
JP3770631B2 (ja) * 1994-10-24 2006-04-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US5703394A (en) * 1996-06-10 1997-12-30 Motorola Integrated electro-optical package
EP0968537B1 (en) * 1997-08-22 2012-05-02 Creator Technology B.V. A method of manufacturing a field-effect transistor substantially consisting of organic materials

Also Published As

Publication number Publication date
HK1035438A1 (en) 2001-11-23
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