KR100473970B1 - 메모리 소자 및 그 제조방법 - Google Patents
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Abstract
유기물질을 구비하는 메모리 소자는 적층형식으로 배열되어 서로 교차하도록 배열된 제 1 라인과 제 2 라인을 구비하는 두개의 금속배선층을 포함한다. 제 1 라인과 제 2 라인 사이의 교차점에 트렌치가 형성되는데, 이 트렌치는 제 1 라인을 부분적으로 오버랩하고 제 2 라인을 완전히 오버랩하게 된다. 트렌치는 인가된 전압에 의해 변경될 수 있는 전기적 도전율을 갖는 충진재로 충진된다.
Description
본 발명은 메모리 소자 및 메모리 소자 제조 방법에 관한 것이다.
이러한 유형의 메모리 소자 및 이러한 유형의 메모리 소자를 제조하는 방법은 [1]에 공지되어 있다.
[1]에 공지된 메모리 소자에서, 제 1 금속배선(metallization)층에 있는 제 1 라인을 제 2 금속배선층에 있는 제 2 라인에 커플링할 목적으로 유기복합체(organic complex)가 제공된다. 그러나, 유기복합체는 메모리 소자의 추가 구성요소에 대한 각각의 제조공정동안, 특히 적어도 몇개의 와이어 평면 및 금속 배선층 및 해당 컨택을 제조하기 전에 메모리 소자에 도입된다.
유기복합체, 즉, 유기물질에 인가되는 전압에 따라 104배까지 변할 수 있는 전기 도전율을갖는 그러한 형태의 유기복합체의 예로는, 예를 들면, [2]에 공지되어 있는데, 그러한 유기복합체로는 N-(3-니트로벤질리덴)-p-페닐렌디아민(NBPDA) 또는 두개의 물질, 3-니트로벤잘-말로노니트릴(NBMN)과 1,4-페닐렌디아민(pDA)의 시스템이 있다.
물질에 인가되는 전압에 따라 전기 도전율이 변하는 다른 유기물질로는 [3]에 공지된 바와 같이 로탁세인(rotaxane)이 있다.
이러한 유기물질은 특히 전기 도전율이 변함에 따라 그 거동(behavior)에 관하여 쉽게 손상받을 수 있고 매우 민감하다.
[1]에 공지된 메모리 소자의 단점은 메모리 소자의 제조 방법의 부분으로써, 예를 들면, 실리콘 공정동안 몇몇의 경우에 상당한 열(heat)하에서 수행되는 방법단계동안 도입되는 유기물질은 열에 의해 쉽게 손상을 입을 수 있다는 사실에서 알 수 있다.
따라서, 이러한 유형의 유기 메모리 소자는 결함(fault)에 매우 민감하게 되고 그 소자의 전기적 특성이 매우 로버스트(robust)하지 않게 된다.
더욱이, [4]에는 메모리 셀 배열 및 자기 RAM 메모리 소자로써의 사용 및 연관 메모리(associative memory)로써의 사용이 개시되어 있다.
더욱이, [4]는 자기 RAM 메모리 소자의 각 메모리 셀에 대한 구동 회로를 개시하고 있는데, 이 구동 회로는 워드라인과 비트라인을 통해 각각의 메모리로 그리고 메모리로부터 이진 정보를 기록하고 판독하게 한다.
[5]는 유기물질 막을 구비하는 메묄 배열을 개시한다.
[6]은 기판 전극이 적용되는 기판을 구비하는 ROM을 개시한다. 전극사이에 층이 배열된다. ROM은 복합 폴리머 또는 올리고머(oligomer) 및 도핑 원자로 구성된다.
[7], [8], [9], [10], [11], [12] 및 [13]에는 전기적으로 주소지정 가능한 저장매체가 개시되어 있다.
도 1a 내지 도 1d는 각각의 경우에 제조 동안 상이한 시점에서의 메모리 소자의 단면도를 도시한다.
따라서, 본 발명은 유기물질을 구비한 메모리 소자 및 이러한 유형의 메모리 소자를 제조하는 방법에 기초하고 있으며, 이 메모리 소자는 [1]에 공지된 메모리 소자에 비하여 결함에 대한 민감성이 저감된다.
메모리 소자는 안에 메모리 소자의 각각의 전기적 컴포넌트 및 트랜지스터가 이미 일반적으로 존재하는 기판을 구비한다. 바람직하게는 금으로 이루어진 제 1 금속배선층이 기판, 예를 들면, 실리콘 기판에 적용되고, 제 1 금속배선층에 제 1 절연층이 적용된다. 유사하게 금으로 구성된 제 2 금속배선층이 바람직하게 플라즈마 이산화물 또는 플라즈마 질화물로 이루어진 제 1 절연층에 적용된다.
제 1 금속배선층과 제 2 금속배선층은 평행한 평면에 적층형식으로 되어 각각의 금속배선층이 서로 접촉하지 않게 된다. 제 1 금속배선층은, 예를 들면, 제 1 절연층에 의해 전기적으로 서로 절연되는 제 1 전기라인이 그 안에 형성되는 방식으로 패터닝된다.
더욱이, 제 1 금속배선층의 제 1 전기라인 위에 배열되는 제 2 전기라인은 제 1 전기라인과 제 2 전기라인 사이에 제 1 절연층이 배열되어 서로 교차하지만 전기적으로 서로 접촉하지 않게하는 방식으로 제 2 금속배선층에 제 2 전기라인이 형성된다.
제 1 라인과 제 2 라인 사이의 적어도 몇개의 교차점(crossing point)에, 각각의 경우에 적어도 제 1 라인을 오버랩(overlap)하고 직접적으로 커플링하며, 바람직하게는 제 2 라인을 완전히 오버랩하는 하나의 트랜치가 존재한다.
용어 교차점은, 예를 들면, 두개의 라인 중 하나 위로 수직으로 연장한 결과 각 경우에 다른 라인과 접촉하게 되는 지점을 의미하는 것으로 이해될 수 있다.
각각의 트렌치 또는 적어도 몇개의 트렌치는 인가된 전압에 의해 전기 도전율이 변화될 수 있는 유기 충진재로 충진된다. 각각의 메모리 셀로 그리고 셀로부터 이진 정보를 신뢰성 있게 기록하고 판독하기 위해 전압이 인가되거나 또는 전압이 인가되지 않음에 따라 유기물질의 두개의 상이한 상태를 용이하고 로버스트하게 레코딩하는 것이 가능할 정도로 충분한 변화가 있어야 한다.
본 발명에서, 전기 도전율이 특히 104배, 바람직하게는 103배 또는 102배까지 변할 수 있는 모든 유기물질이면 적당하다.
따라서, 충진재는 유기복합체, 예를 들면, [2]와 [3]에 공지된 물질
로탁세인 및/또는
N-(3-니트로벤질리덴)-p-페닐렌디아민(NBPDA) 및/또는
물질, 3-니트로벤잘-말로노니트릴(NBMN)과 1,4-페닐렌디아민(pDA)의 시스템을 포함한다.
두개의 금속배선층 아래, 즉, 예를 들면, 금속배선층과 기판 사이 또는 심지어 기판 아래에, 주변 전자회로가 존재할 수 있는데, 이것은 메모리 소자, 특히, 각각의 경우에 트렌치에 채워진 충진재에 의해 형성되는 각각의 메모리 셀을, 예를 들면, 메모리 셀로 기록하거나 메모리 셀로부터 판독되는 이진값에 의해 명백하게 그리고 상당히 로버스트하고 결함에 민감하지않게 하는 방식으로 응답하도록 하게한다.
이러한 메모리 소자에서, 이진 정보는 메모리 소자의 워드라인과 비트라인을 나타내는 두 라인 사이의 트렌치에 배열되는 충진재의 해당 도전율에 의해 주어지게된다.
결과적으로 유기복합체를 구비한 메모리 소자는 결함에 덜 민감하게 되고 매우 높은 집적도를 갖게되는데, 이것은 메모리 소자가 4*F*F(F=최소배선폭)의 최소 공간 요구조건, 즉, 각 경우에 사용되는 제조공정의 최소 패터닝 크기를 갖기 때문이다.
각 라인용으로 금이 사용된다면, 메모리 소자의 한가지 잇점으로는, 그 중에서도 특히, 공지된 금-유황(sulphur) 커플링에 의해 해당 유기물질이 전기 라인에, 특히, 공유결합에 의해 매우 잘 결합된다는 점이다.
각각의 라인용으로 금을 사용할 때의 다른 잇점으로는 각 라인의 표면이 산화되지 않거나 또는 매우 적은 범위내에서 단지 산화된다는 것이다.
메모리 소자는 특히 유기복합체가 실리콘 공정후에 단지 사용되는 잇점을 갖는데, 그 결과 각각의 실리콘 소자 제조 단계에 요구되는 고온의 부하에서 유기물질이 손상되지 않게된다.
전체 주변 회로가 각각의 셀 필드 아래에 배열되기 때문에, 활성인채로 남아 있는, 즉 메모리 소자에 완전히 이용가능한 칩 표면 영역이 더 증가될 수 있다.
메모리 소자는 실리콘 기판에 제공되는 개별 전자 컴포넌트가 전기적으로 서로 커플링되도록 하기 위해 추가적인 와이어층을 가질 수 있다.
더우기, 기판과 제 1 금속배선층, 즉, 특히 제 1 전기라인이 전기적으로 서로 절연되도록 하기 위해, 기판과 제 1 금속배선층 사이에 제 2 절연층이 제공될 수 있다.
메모리 소자를 제조하는 방법에 있어서, 기판에 제 1 금속배선층이 적용되어 기판과 전기적으로 접촉하게 되는 제 1 라인이 형성되는 방식으로 패터닝된다. 이것은, 예를 들면, 제 1 라인과 기판 및 그 사이에 제공된 제 2 절연층을 통하여 컨택 홀을 형성함으로써 달성되는데, 이렇게 함으로써 제 1 라인과 기판간의 전기적 접촉이 이루어진다. 제 1 절연층이 제 1 금속배선층에 적용되고 제 2 금속배선층이 제 1 절연층에 적용되어 제 1 라인과 전기적으로 커플링되지 않음에도 불구하고 제 1 라인 위에서 교차하는 제 2 라인이 형성되도록 패터닝된다. 적어도 제 1 라인과 제 2 라인 사이의 몇몇의 교차점에, 각 경우에 제 1 라인을 부분적으로 오버랩하고 제 2 라인을 커플링, 즉, 바람직하게 제 2 라인을 완전히 오버랩하는 트렌치가 형성된다. 트렌치가 충진재, 예를 들면, 상기에 설명된 유기 충진재로 충진되어, 각각의 경우에 제 1 라인과 제 2 라인이 충진재를 통하여 서로 전기적으로 커플링될 수 있다. 상기에 설명된 바와 같이, 충진재는 인가된 전압에 따라 상당히 변할 수 있는 도전율을 갖는다.
본 발명의 예시적 실시예가 도면에 도시되고, 하기에 더 상세하게 설명된다.
도 1a는 특히 요구되는 MOS 전계효과 트랜지스터(미도시)를 활성화하기 위해 메모리 소자에 필요한 개별 전자 컴포넌트가 이미 안에 존재하는 기판(101)을 도시한다.
제 1 절연층(102), 바람직하게는 실리콘 질화물층을 본 실시예에 따라 실리콘으로 이루어진 기판(101)에 적용하기 위해 화학 기상 증착(CVD)법 또는 대안으로 스퍼터링법 또는 물리 기상 증착법이 사용된다.
제 1 절연층(102)의 두께는 대략 300 nm 내지 700 nm이고, 본 명세서에서는, 제 1 절연층(102)의 두께는 본 발명이 기능을 하고 원하는대로 선택될 수 있는 방법에에 대해서는 기본적으로 중요하지 않다는 것이 주목된다.
제 1 포토리소그래피 방법 후에 에칭되어 컨택홀(104)이 형성된다. 다음에, 깊이가 대략 100 nm 내지 200 nm인 트렌치가 절연층(102)내로 에칭되어 형성된다.
더욱이, 후속단계에서 액체로부터의 증착 방법이 사용된다면, 제 1 절연층(102) 상에 전기적 도전층이 증착된다.
다음 단계에서, 바람직하게는 액체로부터의 증착방법(전기도금) 또는 대안으로 스퍼터링법 또는 기상증착법을 사용하여 제 1 절연층(102) 또는 전기 도전층에 금으로된 제 1 금속배선층(103)을 적용한다.
제 1 금속배선층(103)을 형성하기 위한 금 또는 일반적으로 금속을 증착하는 동안, 컨택홀(104)과 트렌치가 금으로 충진된다.
금이 단지 트렌치내에만 존재하도록 화학 기계적 연마법(CMP법)을 사용하여 금을 충분히 제거하여 제 1 금속배선층(103)을 형성한다. 이러한 방법으로, 제 1 금속배선층(103)내에 도전 트랙이 전기적으로 서로 분리된다.
도 1b에 도시된 바와 같이, 다음에 CVD 방법, 물리적 기상 증착법 또는 스퍼터링법을 사용하여 본 예시적 실시예에 따라 질화물을 포함하는 제 2 절연층(105)이 제 1 금속배선층(103)에 적용된다.
추가의 포토리소그래피법 후에, 제 2 절연층(105)에 차례로 컨택홀이 에칭되어 형성된다.
다음 단계에서, 제 2 절연층(105)이 패터닝되어 그 내부에 트렌치(106)가 에칭되어 형성되고, 후속단계에서, 포토리소그래피에 사용된 포토리지스트를 제거한 후에, 트렌치 내부에 예시적 실시예에 따라 다시 금으로 형성되는 제 2 금속배선층이 형성된다.
금을 증착하는 동안, 컨택홀과 트렌치(106) 모두 금으로 충진된다.
후속으로 CMP법을 사용하여 돌출된 금을 제거함으로써, 트렌치(106)내에만 금이 존재하게 한다. 결과적으로, 제 2 금속배선층(107)내에 형성되는 컨덕터 트랙이 전기적으로 서로 분리된다. 형성된 제 2 금속배선층(107)의 두께는 대략 200 nm이다.
제 2 금속배선층(107)은 전기도금법, 스퍼터링법 또는 물리 기상 증착법에 의해 형성되고, 트렌치(106)는 제 2 금속배선층(107)으로써 제 2 패터닝에 따라 적어도 부분적으로 형성된다.
전기도금법을 사용하여 제 2 금속배선층(107)을 형성할 때, 전기도금에 앞서 다른 전기적 도전층이 제 2 절연층(105)상에 증착된다.
제 2 절연층(105)내에 트렌치(106)가 형성되는데, 이 때 각 트렌치(106)의 베이스(108)와 제 1 금속배선층(103)의 상부 표면(109) 사이의 제 2 절연층(105)의 두께가 대략 100 nm가 되도록 한다.
다음 단계에서, 포토리소그라피를 사용하여 마스크를 생성하고, 다음 단계에서, 다수개의 홀(110)이 건식 에칭에 의해 생성된다. 홀(110)은 서로 교차하는 제 1 라인과 제 2 라인에 단지 형성된다.
에칭되어 형성된 홀(110) 또는 트렌치(110)가 메모리 소자(100)내에 배열되어 제 1 금속배선층(103)의 제 1 라인과 전기적으로 완전히 접촉하고 제 2 금속배선층(107)의 제 2 라인을 통하여 부분적으로 관통하게 되는데, 그 결과, 예를 들면, 각각의 트렌치(110)를 에칭함으로써 제 2 라인의 에지 영역 또는 일반적으로 부분 영역이 제거된다.
트렌치(106)의 직경은 바람직하게 대략 50 nm 내지 100 nm이고, 직사각형의 트렌치인 경우에는 트렌치(110)의 각 면이 각각 대략 50 nm 내지 100 nm이다.
본 명세서에서, 각각의 경우에 하나의 트렌치(110)에 의해 제 2 라인의 단지 일부가 제거되어 적당한 전기적 도전율을 제공하기에 충분한 제 2 전기라인이 적소에 남게되어, 하기에 설명되는 단계에서 도입되는 유기 물질에 의해 제 2 전기라인이 제 1 금속배선층(103)의 각각의 제 1 전기라인과 전기적으로 접촉할 수 있게 된다.
다음에, 제 2 금속배선층(107)과 제 2 절연층(105) 모두를 통하여 트렌치(110)가 에칭되어 형성된 후에, 포토리지스트가 제거된다.
최종 단계에서, [2]에 설명된 방법을 사용하여 트렌치(110) 내에 충진재(111)로써 N-(3-니트로벤질리덴)-p-페닐렌디아민이 증착된다.
대안으로, [3]에 설명된 방법을 사용하여 도 1d에 도시된 메모리 소자 내에 충진재(111)로써 로탁세인을 증착할 수 있다.
최종 단계에서, 트렌치(110) 위로 돌출된 충진재(111)는 다시 에칭된다, 즉, 제거된다.
예시적 실시예에 따라, 메모리 소자에서 제 1 라인은 워드라인을 형성하고 제 2 라인은 비트라인을 형성한다.
본 발명의 예시적 실시예에 따라, 제 1 금속배선층(103)과 제 2 금속배선층(107)의 워드라인과 비트라인 각각에 의해 형성되는 메모리 소자(100)의 각 메모리셀의 활성회로 및 충진재(111)로 충진된 트렌치(110)은 [4]에 설명된 방법과 동일한 방법으로 설계된다.
본 명세서에서 인용된 공개문헌
[1] R.F. Service, Organic Molecule Rewires Chip Design, Science, Vol. 285, pp. 313-315, 1999년 7월 16일
[2] H.J. Gao et al., Reversible, Nanometer-Scale Conductance Transitions in an Organic Complex, Physical Review Letters, Vol. 84, No. 8, pp. 1780-1783, 2000년 2월
[3] C.P. Collier et al., Electronically Configurable Molecular-Based Logic Gates, Science 285, pp. 391-394, 1999
[4] WO 99/14760 A1
[5] DE OS 2 314 193
[6] WO 97/30445
[7] US 6,055,180
[8] US 6,072,716
[9] US 4,876,668
[10] US 4,371,883
[11] JP 08-116 109 A
[12] JP 06-222 4961 A
[13] JP 04-414 5664 A
참조부호 목록
100: 메모리 소자 101: 기판 102: 제 1 절연층
103: 제 1 금속배선층 104: 컨택홀 105: 제 2 절연층
106: 트렌치 107: 제 2 금속배선층
108: 트렌치 바닥 109: 제 1 금속배선층의 표면
110: 트렌치 111: 충진재
Claims (16)
- 메모리 소자에 있어서,기판,제 1 금속배선층,제 2 금속배선층,평행한 평면에 적층형식으로 배열되는 상기 제 1 금속배선층과 상기 제 2 금속배선층 사이에 배열되는 제 1 절연층,상기 제 1 금속배선층내의 제 1 라인 및 상기 제 2 금속배선층내의 제 2 라인-상기 제 1 라인과 상기 제 2 라인은 서로 교차하도록 배열됨-,상기 제 1 라인을 부분적으로 오버랩(overlap)하고, 상기 제 1 라인과 상기 제 2 라인 사이의 적어도 몇개의 교차점에 형성되는 트렌치,트렌치에 채워지며, 인가된 전압에 의해 변화될 수 있는 전기적 도전성을 갖는 충진재를 포함하는메모리 소자.
- 제 1 항에 있어서,상기 충진재는 유기복합체(organic complexes)를 포함하는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 충진재는로탁세인(rotaxane), N-(3-니트로벤질리덴)-p-페닐렌디아민(NBPDA) 및/또는 물질 3-니트로벤잘-말로노니트릴(NBMN)과 1,4-페닐렌디아민(pDA)를 포함하는 시스템중 적어도 하나를 포함하는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 기판은 실리콘을 포함하는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 금속배선층 및/또는 상기 제 2 금속배선층은 금을 포함하는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 트렌치 아래에 주변 전자회로가 배열되는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,적어도 하나의 제 1 와이어(wire)층 및 적어도 하나의 제 2 와이어층을 포함하는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 기판과 상기 제 1 금속배선층 사이에 제 2 절연층이 제공되는메모리 소자.
- 제 1 항 또는 제 2 항에 있어서,상기 제 1 절연층 및/또는 상기 기판과 상기 제 1 금속배선층 사이에 제공되는 제 2 절연층은 실리콘 질화물 또는 실리콘 이산화물을 포함하는메모리 소자.
- 메모리 소자를 제조하는 방법에 있어서,제 1 금속배선층을 기판에 적용하고 패터닝하여 상기 기판과 전기적으로 접촉하는 제 1 라인을 형성하는 단계,상기 제 1 금속배선층에 제 1 절연층을 적용하는 단계,상기 제 1 절연층에 제 2 금속배선층을 적용하고 패터닝하여 상기 제 1 라인과 교차하는 제 2 라인을 형성하는 단계,상기 제 1 라인을 부분적으로 오버랩하고 상기 제 2 라인을 커플링하는 트렌치를 상기 제 1 라인과 상기 제 2 라인 사이의 적어도 몇개의 교차점에 형성하는 단계,인가되는 전압에 따라 변할 수 있는 전기적 도전율을 갖는 충진재로 상기 트렌치를 충진하는 단계를 포함하는메모리 소자 제조방법.
- 제 10 항에 있어서,상기 충진재로써 유기복합체를 사용하는메모리 소자 제조방법.
- 제 11 항에 있어서,사용되는 상기 충진재는로탁세인(rotaxane), N-(3-니트로벤질리덴)-p-페닐렌디아민(NBPDA) 및/또는 물질 3-니트로벤잘-말로노니트릴(NBMN)과 1,4-페닐렌디아민(pDA)를 포함하는 시스템중 적어도 하나를 포함하는메모리 소자 제조방법.
- 제 10 항 또는 제 11 항에 있어서,사용되는 상기 기판은 실리콘인메모리 소자 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 1 금속배선층 및/또는 상기 제 2 금속배선층용으로 금을 사용하는메모리 소자 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 기판과 상기 제 1 금속배선층 사이에 제 2 절연층을 도입하는메모리 소자 제조방법.
- 제 10 항 또는 제 11 항에 있어서,상기 제 2 절연층을 관통하여 상기 제 1 라인과 상기 기판 사이에 컨택홀을 형성하는메모리 소자 제조방법.
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| JPH08116109A (ja) | 1994-10-14 | 1996-05-07 | Matsushita Giken Kk | 有機薄膜スイッチング・メモリー複合素子の製造方法および有機薄膜スイッチング・メモリー複合素子 |
| US5831276A (en) * | 1995-06-07 | 1998-11-03 | Micron Technology, Inc. | Three-dimensional container diode for use with multi-state material in a non-volatile memory cell |
| EP0821826B1 (en) | 1996-02-16 | 2003-07-23 | Koninklijke Philips Electronics N.V. | Write-once read-many electrical memory element of a conjugated polymer or oligomer |
| NO972803D0 (no) * | 1997-06-17 | 1997-06-17 | Opticom As | Elektrisk adresserbar logisk innretning, fremgangsmåte til elektrisk adressering av samme og anvendelse av innretning og fremgangsmåte |
| TW411471B (en) | 1997-09-17 | 2000-11-11 | Siemens Ag | Memory-cell device |
| US6072716A (en) | 1999-04-14 | 2000-06-06 | Massachusetts Institute Of Technology | Memory structures and methods of making same |
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