JP2002512438A - ２次元または３次元の導電構造体または半導電構造体を生成する方法、同構造体を消去する方法および生成する同方法と共に用いられる電界発生器／変調器 - Google Patents

２次元または３次元の導電構造体または半導電構造体を生成する方法、同構造体を消去する方法および生成する同方法と共に用いられる電界発生器／変調器

Info

Publication number
JP2002512438A
JP2002512438A JP2000533897A JP2000533897A JP2002512438A JP 2002512438 A JP2002512438 A JP 2002512438A JP 2000533897 A JP2000533897 A JP 2000533897A JP 2000533897 A JP2000533897 A JP 2000533897A JP 2002512438 A JP2002512438 A JP 2002512438A
Authority
JP
Japan
Prior art keywords
conductive
electric field
modulator
semi
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2000533897A
Other languages
English (en)
Other versions
JP4272353B2 (ja
Inventor
− エリク ノルダル、ペル
レイスタド、ゲイル、アイ
グデセン、ハンス、グデ
Original Assignee
シン フイルム エレクトロニクス エイエスエイ
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from NO980385A external-priority patent/NO980385D0/no
Priority claimed from NO982518A external-priority patent/NO308149B1/no
Application filed by シン フイルム エレクトロニクス エイエスエイ filed Critical シン フイルム エレクトロニクス エイエスエイ
Publication of JP2002512438A publication Critical patent/JP2002512438A/ja
Application granted granted Critical
Publication of JP4272353B2 publication Critical patent/JP4272353B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8221—Three dimensional integrated circuits stacked in different levels
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K71/00—Manufacture or treatment specially adapted for the organic devices covered by this subclass
    • H10K71/50—Forming devices by joining two substrates together, e.g. lamination techniques
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76888—By rendering at least a portion of the conductor non conductive, e.g. oxidation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76886—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances
    • H01L21/76892—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern
    • H01L21/76894—Modifying permanently or temporarily the pattern or the conductivity of conductive members, e.g. formation of alloys, reduction of contact resistances modifying the pattern using a laser, e.g. laser cutting, laser direct writing, laser repair
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Abstract

(57)【要約】 空間的に分離された材料構造体の中に２個またはさらに多数個の材料を有するマトリックスの中に、３次元の導電構造体または半導電構造体を生成する方法において、電界に応答して材料構造体の中に生成される導電構造体または半導電構造体の予め定められたパターンを表すプロトコルに従い、電界が別々の材料構造体に加えられるまたは電界が空間的に変調される。したがって、材料構造体によって構成されるマトリックスは、３次元のこの種の構造体を有するであろう。大域体的に消去する方法では、それらが全体的に電界に応答してマトリックスの中の材料が非導電状態に到達するまで、電界がマトリックスに加えられる。導電構造体または半導電構造体のパターン作成および生成のために用いることができる電界発生器／変調器（ＥＦＧＭ）の中において、２個の電極装置Ｅ１、Ｅ２は、電極２１、２２がマトリックス状の配置を形成するように、平行な平面の中で相互に離れて備えられた平行なストリップ電極２１、２２を有する。電極装置Ｅ１、Ｅ２は、電源２３に接続された交差接続デバイス２４、２５にわたって配置される。前記構造体を生成するために、ＥＦＧＭ２０は電極デバイスＥ１、Ｅ２の間に薄膜材料を受け入れるようにが適合している。

Description

【発明の詳細な説明】
【０００１】 本発明は、複合マトリックスの中に２次元または３次元の導電構造体または半
導電構造体を生成する方法に関する。このマトリックスは空間的に分離しそして
均一な材料構造体の中に備えられた１個または複数個の材料を有する。これらの
材料は、エネルギの供給に応答して、非導電状態から導電状態または半導電状態
にまたはその逆に遷移する、状態の特定の変化および／または化学変化、または
材料の導電モードの変化、を行うことができる。材料構造体のおのおのは、薄い
層の形式に作成される。本発明はまた、複合マトリックスの中で２次元または３
次元に生成された導電構造体または半導電構造体を大域的に消去する方法に関す
る。このマトリックスは空間的に分離しそして均一な材料構造体の中に備えられ
た２個またはさらに多数個の材料を有する。これらの材料は、エネルギの供給に
応答して、非導電状態から導電状態または半導電状態にまたはその逆に遷移する
、状態の特定の変化および／または化学変化、または材料の導電モードの変化、
を行うことができる。材料構造体のおのおのは薄い層の形式に作成される。最後
に、本発明は複合マトリックスの中の２次元または３次元の導電構造体または半
導電構造体をパターンに作成するおよび生成するための電界発生器／変調器（Ｅ
ＦＧＭ、ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ ｇｅｎｅｒａｔｏｒ／ｍｏｄｕｌａｔ
ｏｒ）に関する。このマトリックスは、空間的に分離しそして均一な１個または
複数個の材料構造体の中にそれぞれ備えられた１個または複数個の材料を有する
。これらの材料はエネルギの供給に応答して、非導電状態から導電状態または半
導電状態にまたはその逆に遷移する、状態の特定の変化および／または化学変化
、または材料の導電モードの変化、を行うことができる。材料構造体のおのおの
は、薄い層の形式に作成される。
【０００２】 さらに詳細にいえば本発明は、電子回路に用いられる２次元および３次元の分
離用構造体、抵抗性構造体、導電体または半導電体のパターンの製造、および最
も具体的に薄膜の１個または複数個の積層された層で構成される電子回路に用い
られる構造体の製造に関する。
【０００３】 マイクロ電子技術の発展は常に、デバイスの寸法を小さくしそしてコストを低
下させる方向に進んでいる。十分に実証された予測によれば、特性は増大する方
向に進み、一方ユニット当たりまたはデバイス当たりの価格は減少する方向に進
むことを示している。けれども、今日のマイクロ電子技術は実質的には結晶シリ
コンに基づいており、そして超高分解能のリソグラフィの複雑さに伴う固有の制
限を主な理由として、かける費用の割に得られる効果が少ないという傾向が増大
しており、そして材料処理の要求が増大する傾向がある。したがって、結晶シリ
コンに基づく現在の技術を延長することでは、特性または価格のいずれかに関し
て劇的な進展があるとは期待できなく、そして将来の改良には極めて費用がかか
る製造設備と製造装置が必要とされるであろう。
【０００４】 他方、薄膜技術に基づくマイクロ電子装置は、価格だけでなく特性に関して、
実際の画期的進展を表す製品を近い将来に供給することを確信をもって予言する
ことができる。結晶性の無機半導体から微結晶、多結晶またはアモルファスの無
機半導体または有機の半導体への移行は、マイクロ電子装置の製造に関し、およ
び特に大きな面積領域を可能にする形状因子を有するブランクスにより、すなわ
ち基板が限定された寸法のブランクスから切り出されたウエハの代わりに大きな
シートであることができることにより、および近い将来の電子技術の期待される
発展において本質的な因子であるであろうアーキテクチャに関する大きな柔軟性
により、全く新規な境界条件を導入するであろう。本発明では、大きな面積領域
および精密に制御することが可能な厚さを有する多重層ブランクス（ｍｏｌｔｉ
ｌａｙｅｒ ｂｌａｎｋｓ）を用いることと要求された材料の性質を化学的に調
製するためのそれらの大きな潜在能力とに基づいてそれらを処理することができ
る容易さにより、有機材料を用いることを特に強調して説明する。
【０００５】 具体的には、にアモルファス材料に基づく電子装置の利用がそれらの期待され
る潜在能力を実現することができる前に、一定の領域における開発がもっと要求
される。最近、有機半導体薄膜材料の半導体の性質を改良することが行われてい
る。現在は有機物に基づくトランジスタがアモルファス・シリコンに基づくトラ
ンジスタと競合できる点まで、有機半導体薄膜材料はトランジスタの特性におい
て劇的にそして急速に増大している。（例えば、Ｙ．Ｙ．リン（Ｙ．Ｙ．Ｌｉｎ
）、Ｄ．Ｊ．ガンドラック（Ｄ．Ｊ．Ｇｕｎｄｌａｃｈ）、Ｓ．Ｆ．ネルソン（
Ｓ．Ｆ．Ｎｅｌｓｏｎ）およびＴ．Ｎ．ジャクソン（Ｔ．Ｎ．Ｊａｃｋｓｏｎ）
名の論文「ペンタセンに基づく有機薄膜トランジスタ（Ｐｅｎｔａｃｅｎｅ−Ｂ
ａｓｅｄ Ｏｒｇａｎｉｃ Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒｓ）」
、ＩＥＥＥトランスアクションズ・オン・エレクトロン・デバイス（ＩＥＥＥ
Ｔｒａｎｓａｃｔｉｏｎｓ ｏｎ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ）、１９
９７年８月、を見よ。）他の進行中の計画は、低温において有機半導体およびア
モルファス・シリコン半導体を生成するために、そしてひろい範囲の有機基板材
料および無機基板材料と両立する、薄膜のための被覆工程に導くであろう。これ
は、大量生産法を用いることに基づく大きな面積領域を有する極めて廉価な電子
デバイスの開発に導いている。
【０００６】 この開発にもかかわらず、電子回路を形成する薄膜構造体の中の電気的接続の
低コストで順応性のある大量生産のためにどのように製造技術を改変しそして適
切にするかに対する十分に満足な解決法はなお欠けている。最近の薄膜デバイス
は、リソグラフィおよび真空メタライゼーションのような従来の方法でパターン
に作成された電流路および導電体でもって製造されたアモルファス・シリコンに
基づいている。有機物を基本とする半導体薄膜デバイスの立証のために、リソグ
ラフィおよび真空メタライゼーションのような従来の方法が以前に回路に応用さ
れたことがある。（例えばＡ．Ｒ．ブラウン（Ａ．Ｒ．Ｂｒｏｗｎ）ほか名の論
文「ポリマ・トランジスタから作成された論理ゲートおよびリング発振器ののそ
れらの利用（Ｌｏｇｉｃ ｇａｔｅｓ ｍａｄｅ ｆｒｏｍ ｐｏｌｙｍｅｒ
ｔｒａｎｓｉｓｔｏｒｓ ａｎｄ ｔｈｅｉｒ ｕｓｅ ｏｆ ｒｉｎｇ ｏｓ
ｃｉｌｌａｔｏｒｓ）」、サイエンス（Ｓｃｉｅｎｃｅ）、第２７０巻９７２頁
〜９７４頁（１９９５年）を見よ。）またはそれとは異なって、導電性の「イン
キ」でのスクリーン印刷が柔軟なポリマ基板の上にトランジスタを作成するのに
用いられた。（例えばＦ．ガーニア（Ｆ．Ｇａｒｉｅｒ）ほか名の論文「印刷技
術によって実現された全部ポリマの電界効果トランジスタ（Ａｌｌ−ｐｏｌｙｍ
ｅｒ ｆｉｅｌｄ−ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒ ｒｅａｌｉｚｅｄ
ｂｙ ｐｒｉｎｔｉｎｇ ｔｅｃｈｎｉｑｅｓ）」、サイエンス（Ｓｃｉｅｎｃ
ｅ）、第２６５巻、１８８４頁〜１８８６頁（１９９４年）を見よ。）リソグラ
フィにより高分解能が得られるけれども、それは比較的に複雑であり、そして典
型的な場合には多重層有機物薄膜構造体の大量生産には好ましくない湿式化学段
階を有している。インキでのスクリーン印刷は、「湿式」法であること以外に、
低分解能ないし中程度の分解能が得られるだけであるので、また理想的な製造法
であることからは遠い。
【０００７】 入手可能な特許文献から明らかである先行技術の実施例として、米国特許第５
，０４３，２５１号（ゾンネンシャイン（Ｓｏｎｎｅｎｓｃｈｅｉｎ）ほか）を
あげることができる。この特許は、ポリマ材料の中に一時的な永久パターンを生
成するためのアモルファス・ポリマの３次元リソグラフィに対する工程を開示し
ている。この特許は、不純物が添加された非結晶層または人間が操作する状態の
下で安定なアモルファス状態にあるポリマの膜を得るための段階を有する。パタ
ーンを製造する際、膜が光学的にマスクされ、そしてこのマスクを通して十分な
強度を有する放射線で露光が行われ、それにより膜の中に明確な３次元印刷が生
成されるように露出が行われた部分の除去が行われる。この工程はとりわけ、光
データ記憶ディスクの製造に用いるために提案されている。さらに、米国特許第
５，３７８，９１６号（マンテル（Ｍａｎｔｅｌｌ））は単結晶構造体の形式の
感光性デバイスを開示している。ここでは、この構造体の異なる部分は異なる組
成を有することができる。具体的には、この構造体は２次元アレイを形成し、そ
して第１感光部分は、それが予め定められた第１波長領域の中の光で露光が行わ
れる時、電子・ホールの対を生成する材料を有する。一方また別の感光部分は、
それが第１波長領域とは明確に異なるまた別の波長領域の中の光で露光が行われ
る時、電子・ホールの対を生成するのに適合した材料を有する。なおさらに、米
国特許第５，６７７，０４１号（サミリング（Ｓａｍｙｌｉｎｇ））は、基板の
上に放射線に敏感な材料の不純物添加された層を形成することにより作成される
トランジスタ・デバイスを開示している。放射線に敏感な材料はとりわけ、ポリ
イミド、ポリマ、有機誘電体、導電体または半導体であることができる。基板は
シリコン、石英、ヒ化ガリウム、ガラス、セラミック、金属またはポリアミド（
ｐｏｌｙａｍｉｄ）であることができる。また別の放射線に敏感な材料の中性層
すなわち不純物が添加されていない層が、不純物が添加された層の上に形成され
る。次に、第１ソース／ドレイン領域および第２ソース／ドレイン領域がこの中
性層の中に形成され、そして不純物が添加された層の頂部にまで下方に延長され
る。第１ソース／ドレイン領域と第２ソース／ドレイン領域との間の中性層の頂
部の中にゲート領域が形成され、それにより不純物が添加された層の中のチヤン
ネル領域がゲート領域の下に得られる。ドレイン／ソース電極およびゲート電極
は、要求された電極パターンに従ってパターンに作成されたマスクを通して最も
上の中性層を照射することにより形成され、そしてそれが放射線を強度変調する
ようにして実現される。それに加えて、このマスクをまた位相シフト・マスクと
して実現することができる。
【０００８】 最後に、Ｄ．Ｍ．デ・リュー（Ｄ．Ｍ．ｄｅ Ｌｅｅｕｗ）ほか名の論文「ポ
リマ集積回路および発光ダイオード（Ｐｏｌｙｍｅｒｉｃ ｉｎｔｅｇｒａｔｅ
ｄ ｃｉｒｃｕｉｔｓ ａｎｄ ｌｉｇｈｔ−ｅｍｉｔｔｉｎｇ ｄｉｏｄｅｓ
）」、ＩＥＤＭ、３３１頁〜３３６頁、（１９９７年）は、全体がポリマで実現
され、そしてＵＶ放射線で露光することにより要求された電気的性質が与えられ
たポリマ材料を用いた、ＭＩＳＦＥＴを開示している。製造の際には、不純物が
添加された導電性ポリアニリン（ｐｏｌｙａｎｉｌｉｎｅ）膜、いわゆるＰＡＮ
Ｉ薄膜、の光化学パターン作成が用いられる。これらの膜は適切な溶液の中で溶
解され、その後、ポリイミド膜のような適切な基板の上に置かれた溶液に光開始
剤が加えられる。その後、マスクを通して深ＵＶ放射線でＰＡＮＩ薄膜に露光を
行うことにより、最初に導電体であったポリアニリンが露光された面積領域の中
で非導電体のロイコメラルダイン（ｌｅｕｃｏｅｍｅｒａｌｄｉｎｅ）の形に転
換する。したがって、ここでの出発点は導電性のポリマ材料である。この導電性
のポリマ材料の面積抵抗値は、最初は１キロオーム／平方であるが、しかし露光
の後は１０１３オーム／平方以上の面積抵抗値が得られる。このように、導電性
のマトリックスの中に、誘電体の構造体を生成することができる。図１は、リュ
ーほかによるＭＩＳＦＥＴを示した図である。このＭＩＳＦＥＴは、ＰＡＮＩ薄
膜を備えたポリイミド基板１を有する。ＰＡＮＩ薄膜は、適切なマスクを通して
ＵＶ光で照射された後、照射を受けなければ導電体である薄膜材料３の中に、分
離構造体６を形成する。ＰＡＮＩ膜の中でなお導電体である領域３はそれぞれ、
ＭＩＳＦＥＴトランジスタのソース電極およびドレイン電極を定める。ＰＡＮＩ
膜の上に、また別の層４がポリチエニレンビニレン（ｐｏｌｙｔｈｉｅｎｙｌｅ
ｎｅｖｉｎｙｌｅｎｅ）、すなわち、ＰＴＶの薄膜の形式で沈着される。ＰＴＶ
は、有機半導体材料である。この層４は、ＭＩＳＦＥＴトランジスタの電気的パ
ラメータを実質的に決定する。ＰＴＶ膜４の上に、ポリビニルフェノール（ｐｏ
ｌｙｖｉｎｙｌ ｐｈｅｎｏｌ）ＰＶＰが沈着される。このＰＶＰの膜５はこの
トランジスタのゲート分離体を形成し、そしてＵＶ光線および可視光線に対して
不透明である。また別のＰＡＮＩ膜がＰＴＶ膜５の上に再び沈着され、そして分
離構造体６が形成されるようにＵＶ光線で照射が行われることによってパターン
に作成される。なお別の導電性領域２は、ＭＩＳＦＥＴ構造体のゲート電極を形
成する。
【０００９】 前記で説明したこの種の複数個のトランジスタがもし積層された薄膜の形式で
実現される集積回路に中で組み合わされるならば、例えば１つのトランジスタの
中のソース電極およびドレイン電極とまた別のトランジスタの中のゲート電極と
の間に、垂直電流路が用いられなければならない。このような垂直電流路は原理
的には、例えばこの構造体の中に垂直にエッチングを行う段階の後に金属膜を沈
着することにより、機械的に実現することができる。そうでない場合には密接な
類似として、回路ボードの上側側面の電流路と下側側面の電流路との間に垂直接
続を実現するために、回路ボードの中にメッキされた貫通ホールを用いることで
ある。
【００１０】 本発明の主要な目的は、マイクロ電子部品の中の導電性の接続体および電極に
対する改良された製造法を得ることである。特に、低いコストで大量生産と組み
合わされた工程により、柔軟な基板の上に大きな面積領域を有するマイクロ電子
デバイスに対する改良された製造法を得ることである。具体的に言えば本発明の
１つの目的は、層状の物理的デバイスに用いることができる、例えば多数個の隣
接する積層された薄膜層の形式で、したがって３次元回路構造体を生成するのに
用いることができる、このような製造法を得ることである。本発明により柔軟で
かつ廉価な製造法が可能であるが、しかし同時に、平面のディスプレイ・デバイ
ス、論理回路、メモリ・デバイスなどのようなデバイスの特に簡単で精密な製造
法がまた可能である。
【００１１】 さらにまた本発明の１つの目的は、このような３次元回路構造体をその場で消
去する方法を得ることである。この方法では、構造体の中の材料が最初の新鮮な
状態に戻るように転換され、その後、適切な方法により、３次元の導電構造体お
よび半導電構造体の形式に再構成することができるが、しかしもととは異なるま
た別のパターンまたはまた別の構造体に再構成することができる。
【００１２】 前記で説明した特徴および利点は、本発明に従う方法により実現される。本発
明に従う方法は、電界により供給されるエネルギに対する材料の特定の応答に適
合した与えられた電界強度および／または特性を有する電界を分離した層に加え
る段階と、関与する材料構造体の中に導電構造体または半導電構造体の予め定め
られたパターを表す定められたプロトコルに従ってそれぞれの場合に電界を空間
的に変調する段階とを有することを特徴とし、それにより電界により供給される
エネルギに応答して層の中に２次元の導電構造体または半導電構造体がプロトコ
ルによって予め定められたパターンに従って生成され、そして次に、分離した隣
接する層により形成される複合マトリックスが３次元の導電構造体または半導電
構造体で得られるように積層された構成体の中に２個またはさらに多数個の層が
オプションで得る段階とを有することを特徴とする。
【００１３】 さらに、本発明に従う利点は、パターンに作成された電極を有する電極デバイ
スにより、層と実質的に平行な面内で電界を空間的に変調することである。この
電極デバイスは、点電位または線電位を生成する定められたプロトコルに従って
電極に電圧を選択的に供給することにより、導電構造体または半導電構造体を生
成する。
【００１４】 本発明に従う利点は、それぞれの層の中に導電構造体または半導電構造体を生
成した後、２個またはさらに多数個の層によって積層された構成体が形成されて
層状化した多重層構造体に組み合わされ、３次元の導電構造体または半導電構造
体を有する複合マトリックスが形成されることである。
【００１５】 また本発明に従う利点は、２個またはさらに多数個の自己保持層の層状体によ
って形成された多重層を積層構成体の中に位置決めする段階である。隣接する層
に対する層状化の後、次に、プロトコルに従って前記第１層の中の２個またはさ
らに多数個の２次元の導電構造体または半導電構造体が隣接する層の１個または
複数個の２次元の導電構造体または半導電構造体と整合するように、層が配置さ
れることが好ましい。それにより、これらの層を通り交差する方向に、１個また
は複数個の垂直導電チヤンネルまたは垂直半導電チヤンネルが生成される。
【００１６】 最後に本発明に従う利点は、プロトコルに従って層を貫通する垂直チヤンネル
を形成する導電構造体または半導電構造体を、この層の中の１個または複数個の
導電構造体または半導電構造体と導電性接続または半導電性接続を行う段階を得
ることである。それぞれのチヤンネルは、これらの層の間で一定である導電度ま
たは導電モードを有し、またはこれらの層の間で変化する導電度または導電モー
ドを有して、生成されることが好ましい。
【００１７】 本発明に従う大域的に消去する方法は、複合マトリックスの中の材料がそれら
の全体に電界により供給されるエネルギに応答して電気的状態または非導電状態
に到達するまで、電界により供給されるエネルギに対する材料の特定の応答に適
合した与えられた電界強度および／または特性を有する電界を複合マトリックス
に大域的に加える段階により特徴付けられる。
【００１８】 本発明に従う電界発生器／変調器は、１つの面内に備えられた複数個の平行な
ストリップ電極を有する第１電極装置を有することと、第１面と平行な第２面の
中で第１電極から離れた位置でかつそれに重なるように備えられた複数個の平行
なストリップ電極を有する第２電極装置を有することと、ここでこれらの電極が
相互に実質的に直交してマトリックス状の配置に配向し、交差接続デバイスの上
の電極装置が制御可能な電源に接続されることとを特徴とする。電極装置の間の
空間の中の電界発生器／変調器は、それに実質的に平行な面内で電極装置から離
れておよび電極装置の間で位置決めおよび整合を同時に行って電極装置に接触す
ることなく、連続的にまたは間欠的に空間を通って供給される離散（ｄｉｓｃｒ
ｅｔｅ）部品または連続テープの形式の薄膜材料を受け入れるのに適合している
。それにより、定められたプロトコルに従って導電構造体または半導電構造体を
生成することができ、そして交差接続デバイスの上の選定された電極に電力が供
給される時、電極装置の中の選定された電極の間に点電位、線電位または面積領
域電位が生成される。それぞれの電極装置の中の電極は、それぞれの基板の表面
の上または表面の中で相互に対面して備えられることが好ましい、および／また
はその接続の中で基板の一部分として作成されそして基板材料の中の導電構造体
を形成することが好ましい。
【００１９】 さらに本発明に従う利点は、電極装置の間の距離が薄膜材料の厚さに応じて制
御可能であることである。
【００２０】 最後に本発明に従う利点は、電極装置のおのおのの中の電極が０．１μｍと１
．０μｍとの間の相互距離を有して備えられ、そして電極装置のおのおのの中の
電極が０．１μｍないし１．０μｍの実質的に一定の幅を有して作成されること
である。
【００２１】 次に、本発明の基本原理の概観と関連して、および添付図面を参照して例示さ
れた実施例と関連して、本発明をさらに詳細に説明する。
【００２２】 本発明に従う方法の基本原理により、明確に定められたモードおよび大きさの
電気伝導を有する３次元構造体が転換可能な材料（ＣＭ、ｃｏｎｖｅｒｔｉｂｌ
ｅ ｍａｔｅｒｉａｌ）の中でその場で空間的に制御されたパターン作成により
生成される。転換可能な材料は、放射線、熱、または電界の効果により可逆的に
または非常可逆的にそれらの電子的性質が転換する性質を有する材料である。本
発明に従いこのような構造体を生成する方法は、直流電界または交流電界のいず
れかの電界を用いることに基づいている。最初に、単一の層に直接に局所的電界
を加えることにより、３次元導電構造体または半導電構造体をこの種の２次元構
造体として生成することができ、そしてこれらの単一の層を多層構造体に結合す
ることにより３次元構造体となる。典型的には、電界により転換可能な材料（Ｅ
ＦＣＭ、ｅｌｅｃｔｒｉｃ ｆｉｅｌｄ−ｃｏｎｖｅｒｔｉｂｌｅ ｍａｔｅｒ
ｉａｌ）は、例えば、分子、オリゴマ（ｏｌｉｇｏｍｅｒ）またはポリマのよう
な有機材料であるであろう。これらの材料は、例えば与えられた電界強度または
与えられた周波数の電界を加えと、最初の第１状態から新しい第２状態への相転
換が起こる。下記で説明されるように、第１状態から第２状態に起こる最も重要
な変化は電気伝導度の大きさであることが前提条件として必要とされる。下記に
おいて、電界により導電構造体または半導電構造体を生成および消去する方法を
図面を参照しながら全体的に説明し、およびまた具体例について個別的に説明す
る。
【００２３】 ポリアニリン（ｐｏｌｙａｎｉｌｉｎｅ）のようなポリマの場合、デ・リーウ
（ｄｅ Ｌｅｅｕｗ）ほか名の前記論文に開示されているように、観測された２
つの状態の間の導電度の比は１０１０の程度に大きい。この場合、単一の電子回
路の中に電気的接続を生成するために、放射線で転換可能な材料で作成された単
一層を導電状態から非導電状態にその場で転換することに関している。不純物が
添加されたポリアニリン膜（ＰＡＮＩ膜、ｐｏｌｙａｎｉｌｉｎｅ ｆｉｌｍ）
の中の電気的接続は、パターンに作成されたマスクを通しての深ＵＶ放射線で照
射することにより定められた。
【００２４】 この基板は、柔軟であることができるまたは剛直的であることができる、また
は導電体または非導電体であることができる。電界により転換可能な異なる材料
の多層積層体を、基板の上に備えることができる。、多数個の単一層の電界によ
り転換可能な材料を空間的に制御可能な電界の中に置くことにより、電界により
転換可能な材料が要求されたパターンを有する導電体、半導電体または分離体に
作成され、そして後でこれらの層が組み合わされて多重層積層体にされる。電界
により転換可能な材料の多重層積層体は、多重層薄膜回路に関連して特に興味が
ある。多重層薄膜回路では、１つの層の中の導電構造体がその上または下に配置
される層の中の導電構造体に対して精密に制御された空間的関係を有するように
、複数個の層の中の導電線路、電流路、接続点または電極を生成することが要求
される。１つの例は薄膜電界効果トランジスタ（ＴＦＥＴ、ｔｈｉｎ−ｆｉｌｍ
ｆｉｅｌｄ ｅｆｆｅｃｔ ｔｒａｎｓｉｓｔｏｒｓ）である。この場合には
、１つの層の中のソース電極およびドレイン電極は、ゲート電極や介在する分離
層および半導電層に対して正しく配置されなければならない。また別の例はこれ
らの層の間の電気的接続である。この場合には、多くの場合における従来の解決
法は不十分である。それは例えば、異なる層の中で電気的に接続される適切な点
の間にチヤンネルまたは孔を開けるように作成し、そして回路ボードの正面から
回路ボードの裏面への接続を得るために回路ボードの中にメッキされたホールを
用いるように、これらのチヤンネルを導電材料で後で充填または蓋をする、とい
った多数個の段階を組み込むことによるためである。第３の場合は、分離層によ
って分離された２つの層の間で相互に対向して整合した導電領域を定めることに
より、静電容量の生成である。明らかに高度に導電体であるだけでなく、また多
重層構造体の中の抵抗体パターンと半導電体パターンを分離することは、非常に
重要である。下記でさらに詳細に説明されるように、本発明に従う導電構造体ま
たは半導電構造体の構造体またはパターンを生成するための方法を用いることに
より、この種のパターンを生成することができる。けれども精度と明確度とに関
して、非常に良い導電体または非常に悪い導電体のいずれかであるパターンおよ
び３次元構造体をどのようにして定めるかを強調することにより、下記の説明が
行われるであろう。
【００２５】 前記で説明した多重層構造体は、完成した回路を作成するために薄膜半導体と
集積化が行われる時、特に興味がある。通常のシリコン基板の半導体的性質を活
用するマイクロ電子回路を製造するための現在の標準的な工程は、すべての活性
デバイスに対して基板を利用することができる種類に実現可能なアーキテクチャ
を自動的に限定する。３次元の導電構造体または半導電構造体を転換された１個
の積層された単一層によって生成するために、もし本発明に従う方法が用いられ
るならば、さらに多数個の層をこの積層体に結合することによりスケーリングが
全く簡単に行われるので、寸法および複雑度に関して本質的な制限がなんらない
ような方式で、デバイス全体を生成することができる。それぞれの層の厚さが例
えば１０ｎｍ〜１００ｎｍの程度に薄く作成されるので、回路パターンに対する
最終の容積密度、したがって単位重量当たりまたは単位容積当たりの特性は、極
めて高いであろう。さらに、電界で転換された電子構造体を有する層を用いて混
成アーキテクチャを実現することができる。この電界で転換された電子構造体は
、従来のシリコンをベースとする電子回路の上に作成され、そしてこの従来のシ
リコンをベースとする電子回路と協力して機能する。
【００２６】 本発明の基本的な目的は、前記の構造体が点電位、線電位または面積領域電位
の形式で電界を用いて生成されるように、多重層材料の中にモノリシックな形式
で３次元の導電構造体、半導電構造体または抵抗構造体を生成することである。
電界を用いて生成する方法の１つの実施例が、図２ａ〜図２ｆに示されている。
【００２７】 図２ａは、本発明に従う電界発生器／変調器の横断面図である。この電界発生
器／変調器は、電界により転換可能な材料に対して電気的にパターンを作成する
デバイスとして機能する。この電界発生器／変調器は、電界を発生し、およびそ
れに加えてこの電界を空間的、すなわち面内でまたは２次元の中で、変調するこ
とができることとの両方を実行する。この電界発生器／変調器は、この面内で要
求されたパターンを有する導電構造体または半導電構造体を生成することができ
る。したがって下記において、この電界発生器／変調器をＥＦＧＭ（ｅｌｅｃｔ
ｒｉｃ ｆｉｅｌｄ ｇｅｎｅｒａｔｏｒ／ｍｏｄｕｌａｔｏｒ）と略称するこ
とにする。ＥＦＧＭ２０は、図２ａの横断面図および図２ｂの平面図に示されて
いるように、薄くて平行な電極２１から構成される第１電極装置Ｅ１と、電極装
置Ｅ１から間隔距離を有しそしてそれに平行な面内に備えられたまた別の電極装
置Ｅ２とを有する。電極装置Ｅ２は同様に薄くて平行な電極２２から構成される
が、電極装置Ｅ１の電極２１に対して実質的に直角に配向するように備えられる
。電極装置Ｅ１、Ｅ２は電源２３に接続される。電源２３はここでは直流電源で
あるとして示されているが、電源２３はまた交流電源であることもできる。電源
２３は、それぞれの交差接続デバイス２１、２４を通して、電極装置Ｅ１、Ｅ２
の電極２１、２２に接続される。電極装置Ｅ１、Ｅ２の間の間隔距離により、Ｓ
Ｓ１で示された図２ａの電界で転換可能な材料ＥＦＣＭの薄膜を電極装置Ｅ１、
Ｅ２の間に、これらに接触することなく、挿入することが可能である。電極装置
Ｅ１、Ｅ２は自己保持型に作成することができる、または薄膜を保持することが
できる。ここで、いずれの場合の電極２１、２２も膜材料の中に埋め込まれる。
同様に、電界で転換可能な材料ＥＦＣＭの層ＳＳ１は、ＥＦＧＭ２０の中で実質
的に電極装置Ｅ１、Ｅ２の間に挿入された、連続的に移動する連続したテープで
あることができる。例えば電極装置Ｅ１の中の電極２１および電極装置Ｅ２の中
の電極２２に電圧を加えることにより、電極２１と電極２２との間の交点で層Ｓ
Ｓ１に垂直な電界が形成され、そして電極２１、２２の間の電界によって影響を
受ける面積領域の中で、電界で転換可能な材料ＳＳ１が非導電状態から導電状態
に転換することができるであろう。もし１つの電極２１とまた別の電極２２のそ
れぞれがこの方式でアドレスされるならば、それらの間の交点に１つの近似的な
点電位が得られる。もし例えば電極デバイスＥ１の中の１つの電極２１および電
極デバイスＥ２の中のすべての電極２２がアドレスされるならば、着目している
電極２１に沿って実質的に線電位の形状の電界が得られ、それに対応して電極デ
バイスＥ１、Ｅ２の間に配置された層ＳＳ１の中に線状の導電構造体が生成され
るであろう。もし電極デバイスＥ１の中で相互に近接して配置された多数個の電
極２１および電極デバイスＥ２の中で相互に近接して配置された対応する複数個
の電極２２があるならば、電極の交点の間に生ずる電界は面積領域電位を生成し
、そして層ＳＳ１の中に例えば電気面積領域構造体を生成することができる。図
２ａ、図２ｂでは、このような導電構造体が例えば実質的に面積領域構造体とし
て生成されるが、しかし電界が生成される方式に応じて、線構造体の点として生
成されることもまた理解されるべきである。
【００２８】 図２ｃおよび図２ｄは、ＥＦＧＭ２０の電極装置Ｅ１、Ｅ２を適切な方式でア
ドレス指定することにより、例えば第２層の中に導電構造体９を生成するために
ＥＦＧＭ２０がどのように用いられるかを示した、それぞれ横断面図および平面
図である。それに対応して図２ｅ、図２ｆはまた、ここでは例えば半導電構造体
１０でパターンに作成された第３層ＳＳ３を備えたＥＦＧＭ２０の横断面図およ
び平面図である。図２ａ〜図２ｆに示されているように、電界で転換可能な材料
ＥＦＣＭのパターン作成は、分離した層ＳＳ１、ＳＳ２、ＳＳ３のおのおのに対
して行われるが、しかし前記で説明したようにこれらの層はＥＦＣＭの自己保持
の単一膜の形式で存在することができ、および図３の概要図に示されているよう
に多重層積層体に組み立てることができる。ＥＦＣＭの導電構造体および半導電
構造体で実現される回路の製造は、図示されているように連続した経路の中でＥ
ＦＣＭのテープで行うことができる。図３では、テープのおのおのまたは膜のお
のおのは３個の膜ＥＦＣＭ１、ＥＦＣＭ２、ＥＦＣＭ３として示されており、そ
して電界により経路のおのおのに対する分離したＥＦＧＭ２０の中の要求された
空間パターンに転換される。次に、例えば接着または加熱によって層状構造にす
ることにより、多重層構造体ＭＬＳ（ｍｕｌｔｉｌａｙｅｒ ｓｔｒｕｃｔｕｒ
ｅ）に組み立てられる。もちろん電界がなにも加えられていない基板の上に多重
層構造体ＭＬＳを十分に備えることができるが、しかし同じ工程段階で多重層構
造体ＭＬＳに層状化される。それぞれの場合に、例えば単一の回路を作成するた
めに、折り返すまたはコイル状にするまたはセグメントに切断するのいずれかを
行うことができる柔軟なテープＭＬＳが得られる。図３に示されているように、
３個のテープまたは膜の形式の電界で転換可能な材料ＥＦＣＭであるＥＦＣＭ１
、ＥＦＣＭ２、ＥＦＣＭ３がそれぞれのロールＲａから引き出され、そしてそれ
ぞれのラインの中の整合ロールＲｂ１、Ｒｂ２、Ｒｂ３、Ｒｂ４によって別々の
ラインの中に運ばれ、そしてＥＦＧＭ２０を通るテープに張力が与えられおよび
位置が定められる。完成してパターンに作成された膜ＥＦＣＭ１、ＥＦＣＭ２、
ＥＦＣＭ３が案内ロールの組Ｒｃの上を運ばれ、そしてできればさらに位置調整
の後、層状化段階Ｒｄを通って層状化されて多重層構造体ＭＬＳになる。前記で
説明したように、この多重層構造体は別のラインのまた別のロールＲａから引き
出された基板１を有し、そして層状化段階Ｒｄで転換された膜材料ＥＦＣＭと一
緒に層状化される。このような方式で一緒に層状化されそして図２ａ〜図２ｆに
示されたようにして転換された３個の層に対して、次に図４の横断面概要図に示
されているように、基板１の上に備えられる回路構造体を得ることができる。図
に示されているように、導電構造体９および半導電構造体は相互に垂直方向に接
触する、または層ＳＳ１、層ＳＳ２、層ＳＳ３のおのおのの中で水平方向に延長
され、そしてこの種の３次元構造体が一緒になって要求されたパターンを形成す
る。
【００２９】 例えば図２ａおよび図２ｂに示されているように、非導電材料の基板の中また
は上に電界発生器／変調器ＥＦＧＭ２０の中の電極装置Ｅ１、Ｅ２を作成するこ
とができ、そして次に電極２１、２２を基板の反対側の表面の上に備えることが
できる、または基板の中に埋め込むことができる。それらはまた、基板材料それ
自身の中に導電構造体を形成することができる。電極の幅および電極装置Ｅ１、
Ｅ２のおのおのの中の電極２１、２２の間の相互距離が、導電構造体または半導
電構造体のパターン作成の空間分解能と達成可能なピッチとに対して決定される
であろう。したがって現在の半導体技術により、０．１μｍと１．０μｍとの間
の幅とそれに対応する相互距離とを有する電極２１、２２が実現される。現在の
技術では、例えば基板の上に備えられた薄膜の中で、例えば印刷に対するナノ技
術により、または化学法によって、０．１μｍまたはそれ以下の電極幅を実現す
ることが全体的には可能である。本発明に従う方法によってＥＦＧＭ２０で実現
される回路パターンは、シリコンをベースとする回路技術の例えばマイクロリソ
グラフィを用いることによって最適に達成可能である回路パターンと少なくとも
寸法的には矛盾しないであろう。導電構造体または半導電構造体、すなわち回路
パターン、がその中に生成される薄膜材料の厚さに応じて、電極の間に形成され
る電位を最適に定めるために、電極デバイスＥ１、Ｅ２の間の距離を制御するこ
とができる。この制御は、図示されていないが当業者には周知であるマイクロ機
械によるサーボ制御装置により行うことができる。回路パターンを生成している
期間中、電極の間のブレークダウンを防止するために、電極の間のスペースに大
きな誘電強度を有する分離用ガスを充填することができる。
【００３０】 例えば図２ａおよび図２ｂに示されているようなＥＦＧＭ２０の中の電源２３
は、直流電流源または交流電流源のいずれかであることができる。電源２３は制
御された電源として実現されることが好ましく、そして異なるモードおよび異な
る特性の電流を電極装置Ｅ１、Ｅ２に供給できることが好ましい。したがってこ
の目的のために、電源２３と交差接続装置２４、２５との両方が要求された回路
パターンに対するプロトコルに従ってプログラムすることができる図示されてい
ない外部制御デバイスに接続され、そして電極装置Ｅ１、Ｅ２の間の層材料また
は薄膜材料の中の要求された導電構造体または半導電構造体の生成を対応して制
御する。任意の外部源から図示されていない制御デバイスにプロトコルおよび要
求されたソフトウエアをロードすることができ、そしてしたがってＥＦＧＭ２０
を用いての回路の製造を遠隔の場所から管理することを妨げるものは何もない。
【００３１】 本発明に従う方法に用いることができる電界で転換可能な材料ＥＦＣＭと前記
方法の実施例に用いることができる特定の技術とに関して、次に詳細に説明する
。材料をその場で電界により転換することの基本原理は、空間的に変調された電
界および／または強度が変調された電界により導電構造体または半導電構造体を
生成することである。それに加えて、この転換それ自身は可逆的または不可逆的
であることができる。その具体例を下記で説明する。現在のＥＦＣＭは初期の開
発段階にあり、そしてこの分野の進行中の研究および開発の努力は利用可能な材
料の数を劇的に増大させることが期待できるであろうことを述べておかなくては
ならない。
【００３２】 本発明において、それらに電界が再び加えられて材料が最初の状態に戻るまで
、電界を加えることによりこの状態に止まるＥＦＣＭを用いることは、特に好ま
しい。これはとりわけ、異なる有機マクロ分子の場合であり、および分子電子材
料として全体的に知られている他の材料の場合である。この種類の材料の場合が
、Ｚ．Ｙ．ヒュー（Ｚ．Ｙ．Ｈｕｅ）およびＧ．Ｒ．チェン（Ｇ．Ｒ．Ｃｈｅｎ
）名の論文「光学的、電気的および電子的薄膜メモリのための新規な材料（Ａ
ｎｅｗ ｍａｔｅｒｉａｌ ｆｏｒ ｏｐｔｉｃａｌ，ｅｌｅｃｔｒｉｃａｌ
ａｎｄ ｅｌｅｃｔｒｏｎｉｃ ｔｈｉｎ ｆｉｌｍ ｍｅｍｏｒｉｅｓ）」、
バキューム（Ｖａｃｕｕｍ）、第４３巻、第１１号、１０１９頁〜１０２３頁（
１９９２年）に開示されている。この材料はＴＣＮＱ（７，７，８，８−テトラ
シアノキノジメタン（７，７，８，８−ｔｅｔｒａｃｙａｎｏｑｕｉｎｏｄｉｍ
ｅｔａｎ）、Ｃ１２Ｈ４Ｎ４）により作成された有機金属電荷移動錯体Ｍ（ＴＣ
ＮＱ）である。この錯体は、電子リッチのドナーとして異なる金属と共に、電子
アクセプタ分子として機能する。この金属はＬｉ、Ｎａ、Ｋ、Ａｇ、Ｃｕまたは
Ｆｅであることができる。Ｍ（ＴＣＮＱ）は、電界を加えることによりおよびま
た熱または光線の形式でエネルギを供給することにより、高インピーダンス状態
から低インピーダンス状態に転換する。全体的に言えば、この反応は下記のよう
に書くことができる。
【化１】 ［Ｍ＋（ＴＣＮＱ）−］ｎ←ｅ ｈｖ，Ｅ→Ｍｘ＋（ＴＣＮＱ）ｘ＋［
Ｍ＋（ＴＣＮＱ）−］ｎ−ｘ 熱、電界または光子放射線の形式でエネルギεを加えることにより逆の反応を
得ることができるので、この工程は可逆的である。これが可逆的反応であるため
に、Ｍ（ＴＣＮＱ）を用いて、例えば消去可能なメモリ材料である２安定スイッ
チング媒体を生成することができる。本発明に従う方法では、電界だけが用いら
れ、放射線は用いられない。例えば厚さが１００ｎｍ〜２００ｎｍの薄い層では
、Ｍ（ＴＣＮＱ）は電圧・電流特性が非線形であり、そのあるものはＲＯＭ型お
よびＲＡＭ型のメモリを実現するのに用いることができる。この目的に対しては
、Ｍ（ＴＣＮＱ）は安定でありそして再現性のよい電流制御２安定スイッチング
が可能である点で特に興味深い。電気的にアドレス可能なメモリでは、例えば高
インピーダンス状態は２進値１を表すのに用いることができ、そして低インピー
ダンス状態は２進値０を表すのに用いることができる。２つのこのような状態の
間の遷移時間は４００ｎｓ以下である。関連する材料のまた別の例は、Ｗ．シュ
ー（Ｗ．Ｘｕ）ほか名の論文「電気的２安定状態を有する２つの新規な全有機錯
体（Ｔｗｏ ｎｅｗ ａｌｌ−ｏｒｇａｎｉｃ ｃｏｍｐｌｅｘｅｓ ｗｉｔｈ
ｅｌｅｃｔｒｉｃａｌ ｂｉｓｔａｂｌｅ ｓｔａｔｅｓ）」、アップライド
・フィジックス・レターズ（Ａｐｐｌ．Ｐｈｙｓ．Ｌｅｔｔ．）、第６７巻、２
２４１頁〜２２４２頁（１９９５年）に開示されている。この論文には関連する
文献が紹介されている。言及されている材料は、電界を用いた場合に導電状態か
ら非導電状態への転換およびその逆の転換に対して、２安定でありそして明確に
定められた閾値を有する。
【００３３】 ＴＣＮＱを含む電界で転換可能な材料では、熱の形式でエネルギが供給された
時に非導電状態から導電状態への転換がまた起こることができる。電界で転換可
能な材料は基本的に誘電体または抵抗率の大きな材料であるので、電極に適切な
周波数を有する交流電界がこの材料に加えられると、電位領域に熱を誘起するこ
とがあり、そしてこの時にこの領域の中の非導電状態から導電状態への材料の転
換に伴う加熱が起こることが可能である。この時に電源が交流電源として動作し
なければならなく、そしてこの熱転換は電界によって有機された２次効果と見な
されなければならない。生成された導電構造体または半導電構造体を空間的に良
好に定めることを得るために、交流電界により材料の中に誘起される熱領域を精
密に制御しなければならない。この熱領域はすなわち材料の中を伝搬し、そして
温度を増大させ、そして生成された構造体の空間的広がりを理想的には定めるで
あろう電位領域の外の材料の電気的性質に影響を与えることがある。もし電界で
転換される材料が無限に薄い層であると見なされるならば、活性化された電極の
交点の範囲内の例えば点電位から、下記の式により定められる熱拡散長を有する
距離まで温度の増大自身を感ずるであろう。
【数１】 ここで、次の材料パラメータが用いられている。 κ＝熱伝導率 ｆ＝１／τは特性周波数であり、パルスの持続時間τの逆数にほぼ等しい、 ρ＝材料の密度、 ｃ＝材料の比熱。
【００３４】 熱拡散を小さくするためにおよび要求された導電構造体または半導電構造体を
空間的に尖鋭に定めるために、大きな電界強度を供給し、そして電界で転換可能
な材料の結果としての高速転換を伴う電位領域の中の高速温度増大を提供する、
交流電流パルスを用いなければならないことが式１から分かる。このことは、高
い周波数を有する大きな電界強度と、厚さが１００ｎｍの薄膜の形式の電界で転
換可能な材料を用いることとを組み合わせることにより達成することができる。
せいぜい数マイクロ秒の交流電流パルスを用いることにより、好ましくない熱拡
散を効果的に避けることができると考えられる。この関連において、生成された
導電構造体および半導電構造体を理想的に定める電位領域に、要求された大きさ
の導電度に電界の特性がまた適合しなければならない。
【００３５】 薄膜材料または他の種類の電子材料の中の異なる層の間の電気的接続は、マイ
クロ電子装置の製造に対して大きな難問を提出する。それぞれの層面の中および
これらの面に垂直な方向の導電路の位置を精密に定めることは最も重要である。
精密な位置決定は、層に垂直な方向の接続を得るために、典型的には導電材料で
充填することができる孔またはホールを作成する段階を有する。先行技術におけ
るホールの物理的製造では、孔開け、打ち抜きまたはエッチングの手段によって
行われ、そして導電材料が機械的充填、電気メッキなどによって加られる。この
種類の非常に精密な工程は大幅に複雑であり、そして付随する限定された精度と
共にコストが大幅に増大する。
【００３６】 本発明では、接続および能動デバイスや受動デバイスは、導電構造体および半
導電構造体をそれぞれの層の中に定めるのと同じ工程のシーケンスで生成するこ
とができる。すなわち、また別の製造段階や他の種類の製造段階に頼るのではな
く、構造体それ自身と同じ種類の空間的精度でもって生成することができる。図
５は、例えば層ＳＳ５の中の導電構造体の一部分とそれから離れた位置にある層
ＳＳ８の中のまた別の導電構造体９の一部分との間に単一の導電路９が生成され
るという特定の場合に対して、その基本原理を示した図である。導電構造体また
は半導電構造体の終端点の間の複数個の隣接する層のおのおのの同じ位置に小さ
な面積領域の転換を繰り返すことにより、導電材料の柱状体９′が図５に示され
ているように作成され、そして第１導電構造体を含む出発層ＳＳ５から第２導電
構造体を含む最終層ＳＳ８まで導電度が階段的に得られる。柱状体９′の横断面
は、選定された電界のパターンにより任意に定めることができる。この工程をそ
のまま拡張することにより、多数個の平行な導電柱状体を生成することができる
。図５から分かるように、これらの柱状体はそれぞれ異なる層に始まりそして異
なる層で終わることができる。垂直導電構造体９′の１個または複数個の導電柱
状体と接続している導電構造体９で寄与する与えられた層では、垂直導電構造体
９′は、この層の中で、例えば図５のＳＳ６の中で、パターンに作成される他の
導電構造体９または他の半導電構造体１０と同時に作成されるであろう、すなわ
ち他の処理工程段階または異なる処理工程段階を実行することなく作成されるで
あろう。非導電状態から導電状態への転換またはその逆の転換の程度は、典型的
には、電界強度および／または電界の持続時間に多分またよるその時間特性によ
って制御することができる。したがって、２つの異なる層の中の点を接続する柱
状体は、その柱状体に沿って層から層へのセグメントの中の導電度の大きさを選
定することにより、それが回路の中の抵抗器として機能するように作成すること
ができる。
【００３７】 ３次元に生成された導電構造体または半導電構造体を消去する方法は、本発明
の一部分を形成する。
【００３８】 図２ａ〜図２ｆのいずれかに示されたようなＥＦＧＭ２０と適切なスペクトル
変調とを用いて、原理的に、単一層の中の導電構造体または半導電構造体を選択
的に消去することができる。けれども、多重層構造体ＭＬＳを単一層に結合した
後、現在の消去は多重層構造体により大域的に実行できるだけであり、マトリッ
クスの場合には、与えられた電界の強度および／または特性でもって電界が大域
的に加えられる、および電界により供給されるエネルギに対する材料の固有の応
答に多分適応される。次に、そのマトリックスが全体として非導電状態、もしそ
れが例えばＭ（ＴＣＮＱ）のような材料で作成されている場合の状態、に到達す
るまで、このマトリックスの中の材料は再び転換されるであろう。その後、多重
層構造体またはＭ（ＭＴＣＮＱ）材料のマトリックスは新しい導電体構造体およ
び半導構造体で再構成されるが、しかし電界を用いることによりこれはいまは可
能ではない。けれども、同時に受け付けられた国際特許出願第ＰＣＴ／ＮＯ９９
／０００２３号に開示されているような生成方法を用いることができる。この国
際特許出願第ＰＣＴ／ＮＯ９９／０００２３号は、本出願に従属する。
【００３９】 本発明に従う生成法は適切な材料を分離状態から半導電状態にまたはその逆に
直接または間接のいずれかで（例えば間接の場合に同時の局所的加熱により）変
換することを可能にするので、抵抗器およびコンデンサと電気的に接続して完全
な活性電子回路を作成するために、例えばダイオードおよびトランジスタに対す
る製造法に応用することが可能であるであろう。活性部品およびそれで作成され
る回路のさらに具体的な実施例は、下記の実施例によって開示されるであろう。
【００４０】実施例１ 図６は、本発明に従う方法によって生成され、そして４個の層ＳＳ１〜ＳＳ４
を有する薄膜技術で実現された、導電構造体および半導電構造体を有する順方向
にバイアスされたＰＮ接合の図である。層ＳＳ２および層ＳＳ３は、部分層ＳＳ
１および部分層ＳＳ４のそれぞれの中の電極１１の間に備えられた活性半導電性
材料を有する。部分層ＳＳ２の中の活性材料１０はＮ形不純物が添加された半導
体であり、一方部分層ＳＳ３の中の活性材料１０′はＰ形不純物が添加された半
導体である。層ＳＳ１および層ＳＳ４の中の電極１１は、同じ層の中の水平導電
構造体すなわち導電路９に接触する。図６のダイオード構造体の中の分離層の厚
さは典型的には約１００ｎｍであり、その構造体の全体は１μｍ以下の厚さを有
する多重層構造体を形成する。このダイオード構造体の面積領域の水平方法の広
がりはＥＦＧＭを用いて実現される空間分解能によって決定されるであろうが、
しかし図２ａ〜図２ｆに示されたような電極装置Ｅ１、Ｅ２でもって、従来のリ
ソグラフィ法によりまたは前記の国際特許出願第ＰＣＴ／ＮＯ９９／０００２３
号に開示されているような放射線で転換可能な材料および方法を用いることによ
り、ピッチがの大きさが０．２μｍ〜１．０μｍの程度である電極２１、２２を
作成することが可能であるであろう。特別の印刷法またはナノ技術および化学法
を用いることにより、さらに１桁小さい電極構造体を実現することがなおまた可
能であるであろう。現実的には、電極デバイスを作成するための利用可能な技術
を用いて、点電位および線電位を空間的に２次元で最小寸法０．１μｍにまで変
調することが可能であると考えられる。
【００４１】実施例２−ＭＯＳＦＥＴ 図７は、本発明に用いられそして薄膜技術の中で有機材料で全体的に実現され
るＭＯＳＦＥＴの概要図である。ゲート電極１２が部分層ＳＳ１の中に備えられ
そして水平導電構造体９と接続され、一方部分層ＳＳ２はゲート分離体１３を形
成する。活性半導電性材料１０が部分層ＳＳ３の中に備えられ、そしてゲート電
極１０と整合している。ソース電極およびドレイン電極１４はそれに続く上側層
ＳＳ４の中に備えられ、そして同じ層の中の水平導電構造体９と接触する。これ
らの層のおのおのは、導電構造体または半導電構造体のいずれかおよび誘電体領
域を有する。この種のＭＯＳＦＥＴの厚さは１／２μｍであることができ、一方
本発明の技術で実現することができるような水平面の中の広がりはせいぜい数μ
ｍから１μｍ以下であるであろう。実施例１での説明を参照されたい。
【００４２】実施例３−論理ＣＭＯＳ反転器 図７に示されたＭＯＳＦＥＴは、論理ゲート、例えば図８に示されているよう
にＣＭＯＳ技術の中の論理反転器、に用いることができる。この種の反転器は、
共通のゲート電極を有して、背中合わせ構造のＮ形ＭＯＳＦＥＴおよびＰ形ＭＯ
ＳＦＥＴのそれぞれの中のドレイン電極およびソース電極を並列接続することに
より形成される。この目的のために、垂直導電構造体１５が生成される。垂直導
電構造体１５は、部分層ＳＳ１〜ＳＳ７の全部を貫通しそして電極１４′に接続
される。この反転器からの出力信号は、導電構造体１５を通って、図の左の水平
接続構造体９に送られる。ＭＯＳＦＥＴの共通ゲート電極は、図の右の部分層Ｓ
Ｓ４の中の水平な導電構造体９を通して、入力信号を受け取る。この時、すべて
の部分層の厚さは１μｍ以下であり、典型的には約０．７μｍの厚さで実現され
るであろう。一方反転器の水平方向の広がりは、図７のＭＯＳＦＥＴ構造体に関
連して前記で説明したのと同じ寸法を有するであろう。
【００４３】実施例４−ＣＭＯＳ ＡＮＤゲート 図７に示されたＭＯＳＦＥＴ構造体と同様の活性部品を用いて、要求された電
気的性質を有しそして有機薄膜技術で全体的に実現される構造体を有する部分層
の積層することによって、集積回路を作成することができる。具体的に言えば下
記の実施例は、図７に示されたようなトランジスタ構造体を用いてＣＭＯＳ技術
で実現されるＡＮＤゲートに関する実施例である。電界効果トランジスタのよう
な活性デバイスが多重層構造体の中で例えば論理ゲートのような機能デバイスの
中にどのように組み合わせることができるかの理解を容易にするために、図９が
参照される。図９は、相補形ＭＯＳ技術（ＣＭＯＳ技術）で実現されるＡＮＤゲ
ートに対する回路図である。このＣＭＯＳ ＡＮＤゲートは、エンリッチ型のＮ
形ＭＯＳＦＥＴおよびＰ形ＭＯＳＦＥＴをそれぞれスイッチとして用いて実現さ
れる。２つの入力信号Ａおよび入力信号ＢがＰ形ＭＯＳのＱ１およびＱ２のゲー
ト電極に送られ、およびＮ形ＭＯＳのＱ３およびＱ４のゲート電極に送られる。
もし入力信号スイッチＡおよびＢの両方が高レベルであるならば、出力信号Ｘバ
ーは低レベルであるであろう。この場合、Ｑ３およびＱ４は両方ともオンであり
そしてＰ形ＭＯＳスイッチＱ１およびＱ２は両方ともオフであるであろう、すな
わち電流は流れなく、したがって出力信号Ｘバーは低レベルに進む。もしそれと
は異なって、入力信号Ａまたは入力信号Ｂのいずれかまたは両方が低レベルであ
るであるならば、それに対応してＰ形ＭＯＳトランジスタＱ１とそれぞれＱ２は
オンにスイッチされ、そして直列に接続されたＮ形ＭＯＳのＱ３およびＱ４の一
方または両方がオフでありそして電流は流れないので、出力信号Ｘバーは高レベ
ルに進む。容易に分かるように、デバイスＱ１、Ｑ２、Ｑ３、Ｑ４はＮＡＮＤゲ
ートを実現し、そしてＡＮＤゲートを実現するためにはＮＡＮＤゲートの出力を
論理反転器と接続することが必要であり、このことはまた並列に接続されたＰ形
ＭＯＳスイッチＱ２とＮ形ＭＯＳＱ６スイッチとをそれぞれ用いてＣＭＯＳ技術
で実現される。これは標準的ＣＭＯＳ反転器であり、そしてもしその入力信号Ｘ
バーが高レベルであるならば、その出力信号Ｘは入力信号Ｘバーの反転である、
したがって低レベルであるあろう。逆に、低レベル入力信号Ｘバーは反転されて
高レベル出力信号Ｘになるであろう。このことは、ＮＡＮＤゲートに対する入力
信号ＡおよびＢは両方とも高レベルであることに対応する。換言すれば、図９に
示されたような回路はＡＮＤゲートを実現することが容易に分かり、そしてそれ
に対応して論理ＯＲゲートおよび論理ＮＯＲゲートが任意の数の入力を有して実
現できることが、当業者には理解されるであろう。けれども原理的には、すべて
のブール関数は、１つの種類のゲートと、例えば図７に示されたようなトランジ
スタ構造体を用いてＣＭＯＳ技術で実現される１個または複数個の反転器とを、
組み合わせて実現することができる。
【００４４】 ＡＮＤゲートは純粋に実際的に、図１０ａ〜図１０ｄに示されたような薄膜技
術の中で図７に示された構造体に対応するＭＯＳＦＥＴを用いて実施することが
できる。図１０ａ〜図１０ｄは、４個の部分層ＳＳ１、ＳＳ３〜ＳＳ５の中に備
えられた能動デバイスおよび受動デバイスでもって薄膜技術で全体的に実現され
るＡＮＤゲートの図である。第１部分層ＳＳ１（図１０ａ）はゲート電極ｇ１〜
ｇ６を有する。ここで、下付添字は図９のＭＯＳＦＥＴＱ１〜Ｑ６に対応する添
字を示す。入力Ａおよび入力Ｂは、水平導電構造体すなわち電流路９を通して、
ゲート電極ｇ１、ｇ３およびｇ２、ｇ４にそれぞれ送られる。それに対応して、
反転器の中のゲート電極ｇ５、ｇ６は水平電流路９に接続される。垂直導電構造
体が１５で示されている。記号△は、垂直導電構造体１５が部分層ＳＳ１から垂
直方向の上向きに延長されていることを示す。図１０ｂにおいて、記号△および
記号▽は、部分層ＳＳ３の中の垂直導電構造体１５がこの層を通って垂直方向に
上向きと下向きとの両方に延長されていることを示す。層ＳＳ３は活性半導体材
料ｂ１〜ｂ６を備えた領域（図７の１０に対応する）を有する。これらの領域は
、層ＳＳ１の中の対応するゲート電極ｇ１〜ｇ６のそれぞれに割り当てられそし
て整合している。層ＳＳ２は、この部分層を通って垂直方向に上向きと下向きと
の両方にまた延長されている垂直導電構造体１５を除いて、全体が誘電体材料で
埋められていることに注意されたい。この誘電体材料は、ＡＮＤゲートを実現す
るＭＯＳＦＥＴのＱ１〜Ｑ６のための共通ゲート分離体を形成する。もちろん、
層ＳＳ２はＳＳ１とＳＳ３との間に配置されるが、しかし図面では省略されてい
る。図１０ｃの層ＳＳ４は、層ＳＳ３の上でそれに隣接して備えられ、そして対
応するＭＯＳＦＥＴのＱ１〜Ｑ６に対してソース電極ｓ１〜ｓ６およびドレイン
電極ｄ１〜ｄ６をそれぞれ有する。層ＳＳ３の中に配置された活性半導体材料ｄ
１〜ｄ６は、ここでは点線で示されている。垂直電流路１５がまた層ＳＳ４を通
り上方向と下方向との両方に延長され、および図１０ｄに示されているように部
分層ＳＳ５の中の水平電流路９に接触する。この水平電流路は、対応するＭＯＳ
ＦＥＴのＱ２、Ｑ３に対するドレイン電極のｄ２とｄ３との間の接続に対応し、
およびＱ１のドレイン電極ｄ１と付加的にまた接続される。また別の水平電流路
９は、Ｑ３のソース電極ｓ３とＱ４のドレイン電極ｄ４との間の直列接続を実現
する。ソース電極ｓ４およびｓ６はまた別の水平電流路９を通してアースに接続
され、一方層ＳＳ５の中の最も右の水平電流路９は電圧Ｖｄｄを供給し、および
Ｑ１、Ｑ２およびＱ５をそれぞれのソース電極ｓ１、ｓ２、ｓ５を接続する。図
１０ｄの最も上のまた別の水平電流路９は、Ｑ５、Ｑ６のドレイン電極ｄ５、ｄ
６とＸで示された出力線路との間の並列接続を形成する。Ｑ１、Ｑ２、Ｑ３、Ｑ
４で構成されるＮＡＮＤゲートからの出力信号Ｘバーは、垂直電流路１５に送ら
れる。図１１は、図１０のそれぞれの層がどのように積層されるかを示した概要
図である。この図には、ゲート分離体である層ＳＳ２も示されている。けれども
図を明確にするために、この積層体は分離した部分層ＳＳ１〜ＳＳ５に分解して
示されているが、しかし正しく整合して配置されており、すべての部分層を貫通
する垂直電流路１５が点線で示されている。下側の図示されていない誘電体層の
上に備えられたゲート電極層ＳＳ１〜ＳＳ５の場合、図１１に示されたＡＮＤ構
造体の全体の厚さは０．７５μｍであることができ、そしてその面積領域は約１
００μｍ２（１２．８μｍ２）であることができる。したがって、この構造体の
容積は約７５μｍ３である。控え目な空間分解能の場合、このことは１ｍｍ２の
面積領域の上に１００００個のこの種の論理ゲートを実現することができ、そし
てその厚さは１μｍ以下である。それに対応して、電流路９、１５の長さは合わ
せて６０μｍになる。
【００４５】実施例５−垂直に積層されたＣＭＯＳ回路を有するＡＮＤゲート 電流路の長さを短くしそしてＡＮＤゲートの構造を大幅に単純化することは、
図１２に示されたようにＭＯＳＦＥＴ構造体を垂直に積層することにより達成す
ることができる。図１２では、図１０および図１１と同じ参照番号が用いられて
いる。この垂直ＡＮＤゲートは、トランジスＱ１、Ｑ３のゲート電極ｇ１および
ｇ３が同じ共通電位にあり、Ｑ２、Ｑ４のゲート電極ｇ２およびｇ４がまた別の
共通電位にあり、およびＱ５、Ｑ６のゲート電極ｇ５およびｇ６が第３の共通電
位にあるという事実を利用していることが分かるであろう。したがって、対応す
るＭＯＳＦＥＴ構造体Ｑ１、Ｑ３；Ｑ２、Ｑ４；Ｑ５、Ｑ６に対して共通ゲート
電極ｇ１、ｇ３；ｇ２、ｇ４；ｇ５、ｇ６により、対になった背中合わせの構成
のＣＭＯＳ回路としてトランジスタＱ１〜Ｑ６を実施される。ＣＭＯＳ回路のお
のおのは分離層の上に備えられる。この分離層は図１２において、ＭＯＳＦＥＴ
構造体のおのおのの中のＱ３の下、Ｑ１とＱ４の間およびＱ２とＱ５の間に配置
される。もちろんゲート電極ｇはまた、それぞれのゲート分離体を構成する明確
には図示されていない分離層により、活性半導体材料ｂから分離される。図１０
および図１１の水平電流路はここでは実質的に垂直電流路によって置き換えられ
ている。この垂直電流路はこれらの層を貫通して延長され、そして図９の等価回
路に示されたのと同じ接続を有する。特に、図１０の構成体で垂直にまた実現さ
れた電流路１５が示されており、そして電流路１５は図から分かるように、Ｑ２
、Ｑ３のドレイン電極ｄ２、ｄ３とＱ１のドレイン電極ｄ１との間の接続と共に
、Ｑ５、Ｑ６のゲート電極ｇ５、ｇ６を前記のように接続する。
【００４６】 基板１を有する図１２の垂直ＡＮＤゲート構造体は、合計で２４個の部分層を
生成する。その中の６個の比較的に厚い分離層はゲート分離体を形成し、そして
３個の対応する厚い分離層はＭＯＳＦＥＴ構造体の対になった組合せ体を相互に
分離する。したがって、図１１の説明に関連して示されたのと同じ寸法の場合、
図１２の積層構造体の全体の厚さは約３．０μｍであり、そして１６μｍ２の面
積領域の上に備えられる。したがって、全容積は５０μｍ３以下であり、図１１
の構成体に比べて１／３の容積の減少である。けれども、最も重要なのは電流路
である。図１１の構成体では、示された寸法から電流路の長さは５２μｍである
が、図１２の構成体では、最適の実施例では約１５μｍで十分である。このこと
は、約７０％の減少を意味する。このことに関連して特に注意したいことは、図
１２は概要図であることと、明確に示すために垂直電流路が水平面内で相互にず
れていることである。けれども、これらは同じ面内にあり、構造体の１つの側面
に平行に配置される。
【００４７】 現在の薄膜技術の範囲内で、そして転換可能な有機材料を照射することにより
薄膜の中に導電構造体および半導電構造体を生成するために前記で説明した技術
を用いて、水平方向の寸法を小さくし部品集積度を少なくとも１桁増大させるこ
とが全体的に可能である。このことは、図１１の構成体が１ｍｍ２の上に前記で
説明した種類の論理ゲートを約１０５個実現し、そして層の厚さは十分に１μｍ
以下であるが、一方図１２の構成体では、同じ面積領域の上に約６×１０５個ま
たはその何倍かが実現され、デバイスの集積度は図１１の構成体に比べて約３３
％増加する。
【００４８】 単一層の処理工程、すなわち導電構造体および半導電構造体の処理工程は、電
界による転換が行われた後、そして図２ａ〜図２ｆおよび図３に示されたように
実行される時、可能な後処理および補正を有することができる、例えば、分離し
た層が多重層に結合された前に可能な熱処理を行いそして積層された回路構成体
を作成することができる。
【００４９】 例えば転換の後の単一層の熱処理を制御することにより、導電体または半導体
の性質を制御することができる、例えばモノマのオリゴマまたはポリマへの転換
、不純物添加、結晶化などを制御することができる。このような処理工程は周知
であり、そして広い応用を有しいる。したがって、具体例はここでは取り上げな
いことにする。熱処理は、例えば放射線により実行することができる。また別の
可能性は、交流電界を用いることである。原理的には、交流電界を用いてＥＦＣ
Ｍの電界による転換をまた実行することができる。この場合にはもちろん、図２
ａ〜図２ｆに示された電源２３は交流電源でなければならない。その関連におい
て、交流電界が加えられる抵抗材料が加熱されることに注目されたい。非導電状
態から例えば導電状態への遷移を生成するために交流電圧を用いることにより、
このようにして生成された導電構造体の加熱を行うことができ、そして可能な要
求された熱処理をその場で行うことができ、そして同時に転換工程を行うことが
できる。
【００５０】 層の中に例えば有機材料を用いることによりそして転換により導電造体および
半導電構造体を生成することにより、および本発明に従い電界の手段により、今
日の無機半導体技術でもって可能であるよりもはるかに簡単でかつ廉価な電子デ
バイスの製造法を得ることができる。図７に示されているように、回路の製造に
おいてもしリール対リールの配置体が用いられるならば、大量にそして高速にお
よび本質的に寸法の制限がなく製造を行うことができる。けれども、分離した層
を多重層構造体に結合しそして積層された構成体を作成する場合、分離した層の
中の垂直導電構造体が相互に確実に整合するために、および例えば電極と半導体
構造体の中の活性半導体材料とが確実に整合するために、層の間の整合がとりわ
け重要である。整合精度に対する要求は、導電構造体および半導電構造体の製造
の中で実現することができるが、しかしまた実際には、制御および位置決めに対
する干渉法、光学的に記録可能なマーキング、または機械的または電気的なナノ
技術を用いることにより実現することができる、ピッチにより与えられるであろ
う。けれども、このような計測は本発明の範囲外であり、したがって詳細には考
察されないが、しかし当業者には周知であるはずである。
【００５１】 本発明に従う生成法を用いることにより、多重層の設計の中における与えられ
た回路構成体に対するプロトコルは回路の製造場所から遠隔で生成されそしてそ
れに送信されて、製造場所における物理的回路パターンの生成をその場で制御す
る例えば制御デバイスにダウンロードすることができる。したがってそれにより
ユーザは、必要な命令および情報を送信することにより、固有の明細書に従って
遠隔処理により回路を生成および生産することができる。したがって本発明によ
り、根本的に新規な内容を有する概念応用の回路製造および顧客指定の回路製造
を提供することができる。
【図面の簡単な説明】
【図１】 先行技術による光で転換可能な材料で作成された電極を有するＭＩＳＦＥＴの
図。
【図２ａ】 本発明に従う電界発生器／変調器（ＥＦＧＭ）の実施例であってと本発明に従
う生成法の第１段階で使用された該実施例の横断面概要図。
【図２ｂ】 本発明に従う電界発生器／変調器（ＥＦＧＭ）の実施例であって本発明に従う
生成法の第１段階で使用された該実施例の平面概要図。
【図２ｃ】 図２ａと図２ｂに示されかつ本発明に従う生成法の第２段階で使用されたＥＦ
ＧＭの横断面概略図。
【図２ｄ】 図２ａと図２ｂに示されかつ本発明に従う生成法の第２段階で使用されたＥＦ
ＧＭの平面概略図。
【図２ｅ】 図２ａと図２ｂに示されかつ本発明に従う生成法の第３段階で使用されたＥＦ
ＧＭの横断面概略図。
【図２ｆ】 図２ａと図２ｂに示されかつ本発明に従う生成法の第３段階で使用されたＥＦ
ＧＭの平面概略図。
【図３】 単一層の層状体を多重層構造体に組み合わせる、本発明に従う生成法の実施例
の概要図。
【図４】 図２ａ〜図２ｆに示された段階により生成された導電構造体および半導電構造
体を有する多重層構造体の横断面図。
【図５】 本発明に従う方法により生成された導電構造体または半導電構造体を有する層
状化された多重層構造体の横断面図。
【図６】 本発明に従う方法により生成されたダイオード構造体の横断面図。
【図７】 本発明に従う方法により生成されたＭＯＳＦＥＴ構造体の横断面図。
【図８】 図７のＭＯＳＦＥＴ構造体に基づきおよび本発明に従う方法により生成された
論理反転器構造体の横断面図。
【図９】 ＣＭＯＳ技術で実現されたＡＮＤゲートの等価回路図。
【図１０ａ】 図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成
され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の１つの部分層の平
面図。
【図１０ｂ】 図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成
され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の別の部分層の平面
図。
【図１０ｃ】 図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成
され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の更に別の部分層の
平面図。
【図１０ｄ】 図７に示されたＭＯＳＦＥＴ構造体を用いそして本発明に従う方法により生成
され及び本発明に従う等価回路図に従うＡＮＤゲート構造体の更に別の部分層の
平面図。
【図１１】 積層された多重層構成体としてであるが別々の部分層に分解された図１０のＡ
ＮＤゲート構造体の図。
【図１２】 垂直型構成体に相互に接続された分離したＭＯＳＦＥＴ構造体を有する図１０
のＡＮＤゲート構造体のまた別の変更実施例の概要図。
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/786 Ｈ０１Ｌ 29/78 ６１８Ｂ 21/336 29/91 Ｃ 29/861 (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＺ，ＵＧ，ＺＷ)，ＥＡ(ＡＭ ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ，ＴＪ，ＴＭ) ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ，ＢＡ，ＢＢ，ＢＧ， ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，ＣＵ，ＣＺ，ＤＥ，Ｄ Ｋ，ＥＥ，ＥＳ，ＦＩ，ＧＢ，ＧＥ，ＧＨ，ＨＲ，ＨＵ ，ＩＤ，ＩＬ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ， ＫＺ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，Ｍ Ｄ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ，ＰＬ ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，ＳＫ， ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＵＡ，ＵＧ，ＵＳ，Ｕ Ｚ，ＶＮ，ＹＵ，ＺＷ (72)発明者 グデセン、ハンス、グデ ノールウェイ国 ガムレ フレドリクスタ ド、 テイリハンスベイエン ５ Ｆターム(参考） 4M106 AA10 AA20 AB01 AB07 AD00 BA12 BA14 DJ14 5F048 AA06 AB01 AB03 AC03 AC10 BA17 BB04 BB12 BC15 CB01 5F110 AA24 BB04 CC01 EE14 GG05 GG22 【要約の続き】 を生成するために、ＥＦＧＭ２０は電極デバイスＥ１、 Ｅ２の間に薄膜材料を受け入れるようにが適合してい る。

Claims (15)

    【特許請求の範囲】
  1. 【請求項１】 複合マトリックスの中に２次元または３次元の導電構造体ま
    たは半導電構造体を生成する方法であって、前記マトリックスが空間的に分離し
    および均一な１個または複数個の材料構造体をそれぞれ備えた１個または複数個
    の材料を有し、前記材料がエネルギが供給されるのに応答して非導電状態から導
    電状態または半導電状態に遷移するまたはその逆に遷移する状態の特定の変化お
    よび／または化学的変化または材料の導電モードの変化を行うことができ、材料
    構造体のおのおのが薄層の形式に作成され、そして、電界により供給されるエネ
    ルギに対する材料の特定の応答に適合した与えられた電界強度および／または特
    性を有する電界を分離した層に加える段階と、関連する材料構造体の中の導電構
    造体または半導電構造体の予め定められたパターンを表す定められたプロトコル
    に従ってそれぞれの場合に電界を空間的に変調する段階とを特徴とし、それによ
    り電界によって供給されるエネルギに応答して前記層の中に２次元の導電構造体
    または半導電構造体が前記プロトコルによって予め定められたパターンをもって
    生成され、分離した隣接する層によって作成される前記複合マトリックスが３次
    元の導電構造体または半導電構造体でもって提供するように積層された構成体の
    中に２個またはさらに多数個の層をオプションで備える段階を有することとを特
    徴とする前記方法。
  2. 【請求項２】 請求項１に記載された方法において、パターンに作成された
    電極を備えた電極デバイスにより、導電構造体または半導電構造体を生成する点
    電位または線電位を生ずる定められたプロトコルに従い前記電極デバイスの電極
    に電圧を選択的に加えることにより、層と実質的に平行な面の中の電界を空間的
    に変調する段階を特徴とする前記方法。
  3. 【請求項３】 請求項１に記載された方法において、それぞれの層の中の導
    電構造体または半導電構造体が生成された後３次元の導電構造体または半導電構
    造体で複合マトリックスを形成する層状化された多重層構造体に組み合わされる
    ２個またはさらに多数個の層によって積層された構成体が作成される段階を特徴
    とする前記方法。
  4. 【請求項４】 請求項３に記載された方法において、２個またはさらに多数
    個の自己保持層を積層された構成体に層状化することによって形成された多重層
    を作成する段階を特徴とする前記方法。
  5. 【請求項５】 請求項４に記載された方法において、隣接する層に対する層
    状化の後プロトコルに従って前記第１層の中の２次元の２個またはさらに多数個
    の導電構造体または半導電構造体が隣接する層の中の２次元の１個または複数個
    の導電構造体または半導電構造体と整合するように層の位置を決める段階を特徴
    とし、それにより１個または複数個の垂直導電構造体または半導電構造体がこれ
    らの層を貫通する交差方向に生成される、前記方法。
  6. 【請求項６】 請求項５に記載された方法において、層の中に２次元の１個
    または複数個の導電構造体または半導電構造体との導電性接続または半導電性接
    続において、プロトコルに従ってこの層を貫通する垂直チヤンネルを形成する導
    電構造体または半導電構造体を備える段階を特徴とする前記方法。
  7. 【請求項７】 請求項６に記載された方法において、これらの層の間では一
    定である導電度または導電モードを有するそれぞれのチヤンネルを生成する段階
    を特徴とする前記方法。
  8. 【請求項８】 請求項６に記載された方法において、これらの層の間で変化
    する導電度または導電率を有するそれぞれのチヤンネルを生成する段階を特徴と
    する前記方法。
  9. 【請求項９】 複合マトリックスの中で２次元または３次元に生成された導
    電構造体または半導電構造体を大域的に消去する方法であって、空間的に分離し
    そして均一な１個または複数個の材料構造体の中にそれぞれ備えられた１個また
    は複数個の材料を前記マトリックスが有し、エネルギの供給に応答して前記材料
    が非導電状態から導電状態または半導電状態にまたはその逆に遷移する状態の特
    定の変化および／または化学変化または材料の導電モードの変化を行うことがで
    き、材料構造体のおのおのが薄層の形式に作成され、そして前記複合マトリック
    スの中の材料がそれらの全体に電界により供給されるエネルギに応答して導電状
    態または非導電状態に到達するまで電界により供給されるエネルギに対する材料
    の特定の応答に適合した与えられた電界強度および／または特性を有する電界を
    前記複合マトリックスに大域的に加える段階を特徴とする前記方法。
  10. 【請求項１０】 複合マトリックスの中で２次元または３次元の導電構造体
    または半導電構造体をパターンに作成および生成するための電界発生器／変調器
    （ＥＦＧＭ）であって、空間的に分離しおよび均一な１個または複数個の材料構
    造体の中にそれぞれ備えられた１個または複数個の材料を前記マトリックスが有
    し、供給されたエネルギに応答して前記材料が非導電状態から導電状態または半
    導電状態にまたはその逆に遷移する状態の特定の変化および／または化学変化ま
    たは材料の導電モードの変化を行うことができ、材料構造体のおのおのが薄層の
    形式に作成され、そして面の中に備えられた複数個の平行なストリップ電極（２
    １）を備えた第１電極装置（Ｅ１）を有することと、第１電極装置（Ｅ１）から
    一定の距離の位置に備えられおよび電極（２１、２２）がマトリックス状の構成
    に実質的に直交して相互に配向するように前記第１面と平行な第２面の中で重な
    っている複数個の平行なストリップ電極（２２）を備えた第２電極装置（Ｅ２）
    を有することと、交差接続デバイス（２４、２５）の上の電極装置（Ｅ１、Ｅ２
    ）が制御可能な電源（２３）と接続されることと、それに実質的に平行な面の中
    で電極装置（Ｅ１、Ｅ２）から離れておよび電極装置（Ｅ１、Ｅ２）の間で同時
    に位置決めおよび整合して前記電極装置に接触することなく連続的にまたは間欠
    的に空間を通って供給される離散部品または連続テープの形式の薄膜材料を受け
    入れるために電極装置（Ｅ１、Ｅ２）の間の空間の中の前記電界発生器／変調器
    （２０）が適合していることとを特徴とし、それにより交差接続デバイス（２４
    、２５）の上の電極（２１、２２）に電力が供給される時電極装置（Ｅ１、Ｅ２
    ）の中の選定された電極（２１、２２）の間に点電位、線電位または面積領域電
    位によりおよび定められたプロトコルに従って導電構造体または半導電構造体を
    生成することができる、前記電界発生器／変調器。
  11. 【請求項１１】 請求項１０に記載された電界発生器／変調器において、そ
    れぞれの電極デバイス（Ｅ１、Ｅ２）の中の電極（２１、２２）がそれぞれの基
    板の相互に対面する表面の上および表面の中に備えられることを特徴とする前記
    電界発生器／変調器。
  12. 【請求項１２】 請求項１１に記載された電界発生器／変調器において、ス
    トリップ電極（２１、２２）が基板の一部分として作成されそして基板材料の中
    に導電構造体を形成することを特徴とする前記電界発生器／変調器。
  13. 【請求項１３】 請求項１０に記載された電界発生器／変調器において、電
    極装置（Ｅ１、Ｅ２）の間の距離が薄膜材料の厚さに応じて制御可能であること
    を特徴とする前記電界発生器／変調器。
  14. 【請求項１４】 請求項１０に記載された電界発生器／変調器において、電
    極装置（Ｅ１、Ｅ２）のおのおのの中の電極（２１、２２）が０．１μｍと１．
    ０μｍとの間の相互距離をもって備えられることを特徴とする前記電界発生器／
    変調器。
  15. 【請求項１５】 請求項１０に記載された電界発生器／変調器において、電
    極装置（Ｅ１、Ｅ２）のおのおのの中の電極（２１、２２）が０．１μｍないし
    １．０μｍの実質的に一定の幅を有して作成されることを特徴とする前記電界発
    生器／変調器。
JP2000533897A 1998-01-28 1999-01-28 ３次元の導電構造体および／または半導電構造体を生成する方法、同構造体を消去する方法および生成する同方法と共に用いられる電界発生器／変調器 Expired - Fee Related JP4272353B2 (ja)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
NO980385A NO980385D0 (no) 1998-01-28 1998-01-28 Kretser generert ved omvandling in situ
NO19980385 1998-01-28
NO982518A NO308149B1 (no) 1998-06-02 1998-06-02 Skalerbar, integrert databehandlingsinnretning
NO19982518 1998-06-02
PCT/NO1999/000022 WO1999044229A1 (en) 1998-01-28 1999-01-28 A method for generating electrical conducting or semiconducting structures in two or three dimensions, a method for erasing the same structures and an electric field generator/modulator for use with the method for generating

Publications (2)

Publication Number Publication Date
JP2002512438A true JP2002512438A (ja) 2002-04-23
JP4272353B2 JP4272353B2 (ja) 2009-06-03

Family

ID=26648814

Family Applications (2)

Application Number Title Priority Date Filing Date
JP2000533897A Expired - Fee Related JP4272353B2 (ja) 1998-01-28 1999-01-28 ３次元の導電構造体および／または半導電構造体を生成する方法、同構造体を消去する方法および生成する同方法と共に用いられる電界発生器／変調器
JP2000535041A Pending JP2002515641A (ja) 1998-01-28 1999-01-28 三次元の導電性または半導電性構造体を生成する方法およびこの構造体を消去する方法

Family Applications After (1)

Application Number Title Priority Date Filing Date
JP2000535041A Pending JP2002515641A (ja) 1998-01-28 1999-01-28 三次元の導電性または半導電性構造体を生成する方法およびこの構造体を消去する方法

Country Status (12)

Country Link
US (3) US6432739B1 (ja)
EP (2) EP1051745B1 (ja)
JP (2) JP4272353B2 (ja)
KR (2) KR100375864B1 (ja)
CN (2) CN1187793C (ja)
AT (1) ATE377842T1 (ja)
AU (2) AU739848B2 (ja)
CA (2) CA2319430C (ja)
DE (1) DE69937485T2 (ja)
HK (2) HK1035602A1 (ja)
RU (2) RU2183882C2 (ja)
WO (2) WO1999044229A1 (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9990965B2 (en) 2011-12-15 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Storage device
JP2020047280A (ja) * 2012-01-23 2020-03-26 株式会社半導体エネルギー研究所 半導体装置

Families Citing this family (129)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6859548B2 (en) 1996-09-25 2005-02-22 Kabushiki Kaisha Toshiba Ultrasonic picture processing method and ultrasonic picture processing apparatus
AU6365900A (en) 1999-07-21 2001-02-13 E-Ink Corporation Use of a storage capacitor to enhance the performance of an active matrix drivenelectronic display
US6545291B1 (en) 1999-08-31 2003-04-08 E Ink Corporation Transistor design for use in the construction of an electronically driven display
JP2003513475A (ja) * 1999-11-02 2003-04-08 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ 薄膜超小型電子装置間の垂直相互接続を形成する方法及びそのような垂直相互接続を備えた製品
EP1136942A1 (de) * 2000-03-22 2001-09-26 Infineon Technologies AG Schaltungsanordnung zum Schützen einer Schaltung gegen Analyse und Manipulation
US7893435B2 (en) 2000-04-18 2011-02-22 E Ink Corporation Flexible electronic circuits and displays including a backplane comprising a patterned metal foil having a plurality of apertures extending therethrough
JP2004506985A (ja) * 2000-08-18 2004-03-04 シーメンス　アクチエンゲゼルシヤフト 封入された有機電子構成素子、その製造方法および使用
EP1310004A2 (de) * 2000-08-18 2003-05-14 Siemens Aktiengesellschaft Organischer feldeffekt-transistor (ofet), herstellungsverfahren dazu und daraus gebaute integrierte schaltung sowie verwendungen
KR100394028B1 (ko) * 2000-12-28 2003-08-06 엘지.필립스 엘시디 주식회사 액정표시장치 및 그 제조방법
DE10043204A1 (de) * 2000-09-01 2002-04-04 Siemens Ag Organischer Feld-Effekt-Transistor, Verfahren zur Strukturierung eines OFETs und integrierte Schaltung
DE10044842A1 (de) * 2000-09-11 2002-04-04 Siemens Ag Organischer Gleichrichter, Schaltung, RFID-Tag und Verwendung eines organischen Gleichrichters
JP2004512675A (ja) * 2000-09-22 2004-04-22 シーメンス　アクチエンゲゼルシヤフト 有機デバイスのための電極及び／又は導体路、及びその製造方法
DE10061297C2 (de) * 2000-12-08 2003-05-28 Siemens Ag Verfahren zur Sturkturierung eines OFETs
DE10061299A1 (de) * 2000-12-08 2002-06-27 Siemens Ag Vorrichtung zur Feststellung und/oder Weiterleitung zumindest eines Umwelteinflusses, Herstellungsverfahren und Verwendung dazu
DE10063721A1 (de) * 2000-12-20 2002-07-11 Merck Patent Gmbh Organischer Halbleiter, Herstellungsverfahren dazu und Verwendungen
DE10105914C1 (de) * 2001-02-09 2002-10-10 Siemens Ag Organischer Feldeffekt-Transistor mit fotostrukturiertem Gate-Dielektrikum und ein Verfahren zu dessen Erzeugung
WO2002078052A2 (de) * 2001-03-26 2002-10-03 Siemens Aktiengesellschaft Gerät mit zumindest zwei organischen elektronischen bauteilen und verfahren zur herstellung dazu
US6627944B2 (en) 2001-05-07 2003-09-30 Advanced Micro Devices, Inc. Floating gate memory device using composite molecular material
US6844608B2 (en) * 2001-05-07 2005-01-18 Advanced Micro Devices, Inc. Reversible field-programmable electric interconnects
US6781868B2 (en) * 2001-05-07 2004-08-24 Advanced Micro Devices, Inc. Molecular memory device
WO2002091385A1 (en) * 2001-05-07 2002-11-14 Advanced Micro Devices, Inc. Molecular memory cell
EP1388179A1 (en) * 2001-05-07 2004-02-11 Advanced Micro Devices, Inc. Switching element having memory effect
JP4886160B2 (ja) * 2001-05-07 2012-02-29 アドバンスト・マイクロ・ディバイシズ・インコーポレイテッド セルフアセンブリによるポリマーフィルムを用いた記憶装置およびその製造方法
US6756620B2 (en) * 2001-06-29 2004-06-29 Intel Corporation Low-voltage and interface damage-free polymer memory device
WO2003009359A1 (fr) * 2001-07-16 2003-01-30 Boris Aronovich Gurovich Procede de formation d'une structure a couches multiples a parametres predetermines
US6624457B2 (en) 2001-07-20 2003-09-23 Intel Corporation Stepped structure for a multi-rank, stacked polymer memory device and method of making same
US6806526B2 (en) 2001-08-13 2004-10-19 Advanced Micro Devices, Inc. Memory device
EP1434232B1 (en) 2001-08-13 2007-09-19 Advanced Micro Devices, Inc. Memory cell
US6858481B2 (en) 2001-08-13 2005-02-22 Advanced Micro Devices, Inc. Memory device with active and passive layers
US6838720B2 (en) * 2001-08-13 2005-01-04 Advanced Micro Devices, Inc. Memory device with active passive layers
US6768157B2 (en) 2001-08-13 2004-07-27 Advanced Micro Devices, Inc. Memory device
DE10151036A1 (de) * 2001-10-16 2003-05-08 Siemens Ag Isolator für ein organisches Elektronikbauteil
DE10151440C1 (de) 2001-10-18 2003-02-06 Siemens Ag Organisches Elektronikbauteil, Verfahren zu seiner Herstellung und seine Verwendung
DE10160732A1 (de) * 2001-12-11 2003-06-26 Siemens Ag Organischer Feld-Effekt-Transistor mit verschobener Schwellwertspannung und Verwendung dazu
KR100433407B1 (ko) * 2002-02-06 2004-05-31 삼성광주전자 주식회사 업라이트형 진공청소기
DE10212639A1 (de) * 2002-03-21 2003-10-16 Siemens Ag Vorrichtung und Verfahren zur Laserstrukturierung von Funktionspolymeren und Verwendungen
DE10212640B4 (de) * 2002-03-21 2004-02-05 Siemens Ag Logische Bauteile aus organischen Feldeffekttransistoren
RU2205469C1 (ru) * 2002-04-18 2003-05-27 Гурович Борис Аронович Способ получения объемной проводящей структуры
DE10226370B4 (de) * 2002-06-13 2008-12-11 Polyic Gmbh & Co. Kg Substrat für ein elektronisches Bauteil, Verwendung des Substrates, Verfahren zur Erhöhung der Ladungsträgermobilität und Organischer Feld-Effekt Transistor (OFET)
US6661024B1 (en) * 2002-07-02 2003-12-09 Motorola, Inc. Integrated circuit including field effect transistor and method of manufacture
US8044517B2 (en) * 2002-07-29 2011-10-25 Polyic Gmbh & Co. Kg Electronic component comprising predominantly organic functional materials and a method for the production thereof
EP1526902B1 (de) * 2002-08-08 2008-05-21 PolyIC GmbH & Co. KG Elektronisches gerät
ATE355566T1 (de) 2002-08-23 2006-03-15 Polyic Gmbh & Co Kg Organisches bauelement zum überspannungsschutz und dazugehörige schaltung
US7012276B2 (en) * 2002-09-17 2006-03-14 Advanced Micro Devices, Inc. Organic thin film Zener diodes
WO2004032257A2 (de) 2002-10-02 2004-04-15 Leonhard Kurz Gmbh & Co. Kg Folie mit organischen halbleitern
US6870183B2 (en) * 2002-11-04 2005-03-22 Advanced Micro Devices, Inc. Stacked organic memory devices and methods of operating and fabricating
WO2004042837A2 (de) * 2002-11-05 2004-05-21 Siemens Aktiengesellschaft Organisches elektronisches bauteil mit hochaufgelöster strukturierung und herstellungsverfahren dazu
DE10253154A1 (de) * 2002-11-14 2004-05-27 Siemens Ag Messgerät zur Bestimmung eines Analyten in einer Flüssigkeitsprobe
ATE540436T1 (de) * 2002-11-19 2012-01-15 Polyic Gmbh & Co Kg Organisches elektronisches bauelement mit gleichem organischem material für zumindest zwei funktionsschichten
DE50306538D1 (de) * 2002-11-19 2007-03-29 Polyic Gmbh & Co Kg Organische elektronische schaltung mit stukturierter halbleitender funktionsschicht und herstellungsverfahren dazu
US6905908B2 (en) * 2002-12-26 2005-06-14 Motorola, Inc. Method of fabricating organic field effect transistors
DE10300521A1 (de) * 2003-01-09 2004-07-22 Siemens Ag Organoresistiver Speicher
DE10302149A1 (de) * 2003-01-21 2005-08-25 Siemens Ag Verwendung leitfähiger Carbon-black/Graphit-Mischungen für die Herstellung von low-cost Elektronik
EP1586127B1 (de) * 2003-01-21 2007-05-02 PolyIC GmbH & Co. KG Organisches elektronikbauteil und verfahren zur herstellung organischer elektronik
ATE476739T1 (de) * 2003-01-29 2010-08-15 Polyic Gmbh & Co Kg Organisches speicherbauelement
JP2004311845A (ja) * 2003-04-09 2004-11-04 National Institute Of Advanced Industrial & Technology 発電機能を有する可視光透過構造体
US7049153B2 (en) * 2003-04-23 2006-05-23 Micron Technology, Inc. Polymer-based ferroelectric memory
JP4583004B2 (ja) * 2003-05-21 2010-11-17 株式会社 日立ディスプレイズ アクティブ・マトリクス基板の製造方法
DE10330064B3 (de) * 2003-07-03 2004-12-09 Siemens Ag Logikgatter mit potentialfreier Gate-Elektrode für organische integrierte Schaltungen
DE10330062A1 (de) * 2003-07-03 2005-01-27 Siemens Ag Verfahren und Vorrichtung zur Strukturierung von organischen Schichten
RU2243613C1 (ru) * 2003-07-16 2004-12-27 Гурович Борис Аронович Способ формирования объемной структуры
DE10338277A1 (de) * 2003-08-20 2005-03-17 Siemens Ag Organischer Kondensator mit spannungsgesteuerter Kapazität
DE10339036A1 (de) 2003-08-25 2005-03-31 Siemens Ag Organisches elektronisches Bauteil mit hochaufgelöster Strukturierung und Herstellungsverfahren dazu
DE10340644B4 (de) * 2003-09-03 2010-10-07 Polyic Gmbh & Co. Kg Mechanische Steuerelemente für organische Polymerelektronik
DE10340643B4 (de) * 2003-09-03 2009-04-16 Polyic Gmbh & Co. Kg Druckverfahren zur Herstellung einer Doppelschicht für Polymerelektronik-Schaltungen, sowie dadurch hergestelltes elektronisches Bauelement mit Doppelschicht
US6989336B2 (en) * 2003-09-24 2006-01-24 E. I. Du Pont De Nemours And Company Process for laminating a dielectric layer onto a semiconductor
JP4729843B2 (ja) * 2003-10-15 2011-07-20 凸版印刷株式会社 薄膜トランジスタの製造方法
DE10349963A1 (de) 2003-10-24 2005-06-02 Leonhard Kurz Gmbh & Co. Kg Verfahren zur Herstellung einer Folie
DE102004002024A1 (de) * 2004-01-14 2005-08-11 Siemens Ag Organischer Transistor mit selbstjustierender Gate-Elektrode und Verfahren zu dessen Herstellung
JP4501444B2 (ja) * 2004-02-04 2010-07-14 ソニー株式会社 トランジスタにおける配線構造の形成方法及び電界効果型トランジスタの製造方法
EP1738407B1 (en) 2004-04-20 2014-03-26 Visualsonics Inc. Arrayed ultrasonic transducer
US7122489B2 (en) * 2004-05-12 2006-10-17 Matsushita Electric Industrial Co., Ltd. Manufacturing method of composite sheet material using ultrafast laser pulses
WO2005112591A2 (en) * 2004-05-14 2005-12-01 Wavezero, Inc. Radiofrequency antennae and identification tags and methods of manufacturing radiofrequency antennae and radiofrequency identification tags
US7019328B2 (en) * 2004-06-08 2006-03-28 Palo Alto Research Center Incorporated Printed transistors
GB0413749D0 (en) * 2004-06-19 2004-07-21 Koninkl Philips Electronics Nv Active matrix electronic array device
DE102004040831A1 (de) * 2004-08-23 2006-03-09 Polyic Gmbh & Co. Kg Funketikettfähige Umverpackung
RU2284267C2 (ru) * 2004-11-10 2006-09-27 Броня Цой Материал для компонентов радиоэлектронных приборов
DE102004059464A1 (de) * 2004-12-10 2006-06-29 Polyic Gmbh & Co. Kg Elektronikbauteil mit Modulator
DE102004059465A1 (de) * 2004-12-10 2006-06-14 Polyic Gmbh & Co. Kg Erkennungssystem
DE102004059467A1 (de) * 2004-12-10 2006-07-20 Polyic Gmbh & Co. Kg Gatter aus organischen Feldeffekttransistoren
DE102004063435A1 (de) 2004-12-23 2006-07-27 Polyic Gmbh & Co. Kg Organischer Gleichrichter
DE102005009819A1 (de) 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe
DE102005009820A1 (de) * 2005-03-01 2006-09-07 Polyic Gmbh & Co. Kg Elektronikbaugruppe mit organischen Logik-Schaltelementen
DE102005017655B4 (de) * 2005-04-15 2008-12-11 Polyic Gmbh & Co. Kg Mehrschichtiger Verbundkörper mit elektronischer Funktion
KR100719346B1 (ko) * 2005-04-19 2007-05-17 삼성전자주식회사 저항 메모리 셀, 그 형성 방법 및 이를 이용한 저항 메모리배열
US7420442B1 (en) * 2005-06-08 2008-09-02 Sandia Corporation Micromachined microwave signal control device and method for making same
NO20052904L (no) * 2005-06-14 2006-12-15 Thin Film Electronics Asa Et ikke-flyktig elektrisk minnesystem
DE102005031448A1 (de) 2005-07-04 2007-01-11 Polyic Gmbh & Co. Kg Aktivierbare optische Schicht
EP1742226B1 (en) * 2005-07-08 2010-09-15 STMicroelectronics Srl Method for realising an electric linkage in a semiconductor electronic device between a nanometric circuit architecture and standard electronic components
DE102005035590A1 (de) * 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Elektronisches Bauelement
DE102005035589A1 (de) 2005-07-29 2007-02-01 Polyic Gmbh & Co. Kg Verfahren zur Herstellung eines elektronischen Bauelements
DE102005042166A1 (de) * 2005-09-06 2007-03-15 Polyic Gmbh & Co.Kg Organisches Bauelement und ein solches umfassende elektrische Schaltung
DE102005044306A1 (de) * 2005-09-16 2007-03-22 Polyic Gmbh & Co. Kg Elektronische Schaltung und Verfahren zur Herstellung einer solchen
ES2402741T3 (es) 2005-11-02 2013-05-08 Visualsonics, Inc. Conformador de haces de transmisión digital para un sistema transductor de ultrasonidos con distribución
JP2007252249A (ja) * 2006-03-22 2007-10-04 Oki Electric Ind Co Ltd 有機化合物合成装置，光照射装置，有機化合物合成用基板および有機化合物の合成方法
US20070279230A1 (en) * 2006-06-01 2007-12-06 Wavezero, Inc. System and Method for Attaching Radiofrequency Identification Chips to Metalized Antenna
JP2008021814A (ja) * 2006-07-13 2008-01-31 Hitachi Ltd 電界効果トランジスタ、有機薄膜トランジスタおよび有機トランジスタの製造方法
TWI300251B (en) * 2006-07-14 2008-08-21 Ind Tech Res Inst Manufacturing method of vertical thin film transistor
US7851786B2 (en) * 2006-09-01 2010-12-14 Alcatel-Lucent Usa Inc. Programmable polyelectrolyte electrical switches
JP5250981B2 (ja) * 2007-02-21 2013-07-31 セイコーエプソン株式会社 有機デバイスの製造方法並びに電子機器
WO2009067577A1 (en) * 2007-11-21 2009-05-28 The Board Of Trustees Of The Leland Stanford Junior University. Patterning of organic semiconductor materials
US9173047B2 (en) 2008-09-18 2015-10-27 Fujifilm Sonosite, Inc. Methods for manufacturing ultrasound transducers and other components
US9184369B2 (en) 2008-09-18 2015-11-10 Fujifilm Sonosite, Inc. Methods for manufacturing ultrasound transducers and other components
US8316518B2 (en) * 2008-09-18 2012-11-27 Visualsonics Inc. Methods for manufacturing ultrasound transducers and other components
US10441185B2 (en) * 2009-12-16 2019-10-15 The Board Of Trustees Of The University Of Illinois Flexible and stretchable electronic systems for epidermal electronics
CN102656421A (zh) * 2009-12-23 2012-09-05 Imra美国公司 利用结构化光学元件和聚焦光束的激光刻图
US9196509B2 (en) 2010-02-16 2015-11-24 Deca Technologies Inc Semiconductor device and method of adaptive patterning for panelized packaging
US8799845B2 (en) 2010-02-16 2014-08-05 Deca Technologies Inc. Adaptive patterning for panelized packaging
US8656333B1 (en) * 2010-02-16 2014-02-18 Deca Technologies, Inc. Integrated circuit package auto-routing
US8502159B2 (en) * 2010-04-29 2013-08-06 Battelle Energy Alliance, Llc Apparatuses and methods for generating electric fields
US20110266436A1 (en) * 2010-04-29 2011-11-03 Battelle Energy Alliance, Llc Apparatuses and methods for forming electromagnetic fields
RU2461151C1 (ru) * 2011-01-25 2012-09-10 Федеральное государственное автономное образовательное учреждение высшего профессионального образования "Национальный исследовательский ядерный университет "МИФИ" (НИЯУ МИФИ) Ионный диод для генерации нейтронов
RU2479890C1 (ru) * 2011-12-07 2013-04-20 Открытое акционерное общество "Научно-исследовательский институт полупроводникового машиностроения" Кассета для технологических спутников фотопреобразователей
JP2013161878A (ja) * 2012-02-02 2013-08-19 Renesas Electronics Corp 半導体装置、および半導体装置の製造方法
US9482518B2 (en) 2012-06-07 2016-11-01 Taiwan Semiconductor Manufacturing Company, Ltd. Systems and methods for semiconductor device process determination using reflectivity measurement
US8753904B2 (en) 2012-06-07 2014-06-17 Taiwan Semiconductor Manufacturing Company, Ltd. Method and system for semiconductor device pattern loading effect characterization
RU2504046C1 (ru) * 2012-07-12 2014-01-10 Открытое акционерное общество "Концерн радиостроения "Вега" Способ получения межсоединений в высокоплотных электронных модулях
CN103338596A (zh) * 2013-06-18 2013-10-02 华南理工大学 一种不用光刻胶的全加成线路板制作方法
US9040316B1 (en) 2014-06-12 2015-05-26 Deca Technologies Inc. Semiconductor device and method of adaptive patterning for panelized packaging with dynamic via clipping
CN104282250B (zh) * 2014-10-24 2016-08-31 深圳市华星光电技术有限公司 Tft 中mis 结构设计的控制方法及系统
JP6504497B2 (ja) * 2015-03-04 2019-04-24 株式会社アルバック タッチパネルおよび透明導電性基板
CN105353590B (zh) * 2015-12-11 2018-01-02 中国电子科技集团公司第四十一研究所 薄膜电路金属化孔内光刻胶的曝光方法及基片承载装置
US10157803B2 (en) 2016-09-19 2018-12-18 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
US10573601B2 (en) 2016-09-19 2020-02-25 Deca Technologies Inc. Semiconductor device and method of unit specific progressive alignment
CN109216370B (zh) * 2017-06-29 2022-12-06 爱思开海力士有限公司 执行uv辅助擦除操作的存储器件
RU185725U1 (ru) * 2018-07-02 2018-12-17 федеральное государственное бюджетное научное учреждение "Научно-исследовательский институт перспективных материалов и технологий" Микроволновое устройство для термообработки полимерных композиционных материалов
RU2700231C1 (ru) * 2018-10-24 2019-09-13 Федеральное государственное автономное образовательное учреждение высшего образования "Национальный исследовательский университет "Московский институт электронной техники" Способ формирования трехмерных структур топологических элементов функциональных слоев на поверхности подложек
EP3953739A1 (en) * 2019-04-12 2022-02-16 Queen Mary University of London Radiation detector
CN116801532A (zh) * 2021-05-14 2023-09-22 Oppo广东移动通信有限公司 壳体、其制备方法、可穿戴设备及电子设备

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4507672A (en) * 1980-03-14 1985-03-26 The Johns Hopkins University Method of fabricating a current controlled bistable electrical organic thin film switching device
US4371883A (en) * 1980-03-14 1983-02-01 The Johns Hopkins University Current controlled bistable electrical organic thin film switching device
US5407851A (en) * 1981-02-23 1995-04-18 Unisys Corporation Method of fabricating an electrically alterable resistive component on an insulating layer above a semiconductor substrate
US4825408A (en) * 1984-04-25 1989-04-25 The Johns Hopkins University Multistate optical switching and memory apparatus using an amphoteric organic charge transfer material
IL86162A (en) * 1988-04-25 1991-11-21 Zvi Orbach Customizable semiconductor devices
US5427941A (en) 1985-08-08 1995-06-27 Schering Corporation Actinomadura brunnea var. antibiotica strains
KR900008647B1 (ko) * 1986-03-20 1990-11-26 후지쓰 가부시끼가이샤 3차원 집적회로와 그의 제조방법
EP0263574A1 (en) * 1986-09-08 1988-04-13 THORN EMI North America Inc. A method of manufacturing a semiconductor device, and a semiconductor device, having at least one selectively actuable conductive line
US4806995A (en) * 1987-02-02 1989-02-21 Olin Corporation Optical and electrical switching devices and a polymer composition containing pendant organic charge transfer salt moieties useful in switching devices
DE3853675T2 (de) * 1988-06-01 1995-08-31 Texas Instruments Inc Optische Schaltvorrichtung.
JPH07103190B2 (ja) * 1989-02-15 1995-11-08 松下電器産業株式会社 有機導電性薄膜とその製造方法
US5043251A (en) 1989-11-29 1991-08-27 The United States Of America As Represented By The Secretary Of The Navy Process of three dimensional lithography in amorphous polymers
US5689428A (en) * 1990-09-28 1997-11-18 Texas Instruments Incorporated Integrated circuits, transistors, data processing systems, printed wiring boards, digital computers, smart power devices, and processes of manufacture
US5282312A (en) * 1991-12-31 1994-02-01 Tessera, Inc. Multi-layer circuit construction methods with customization features
US5378916A (en) * 1993-02-17 1995-01-03 Xerox Corporation Color imaging charge-coupled array with multiple photosensitive regions
DE69413436T2 (de) 1993-03-09 1999-05-20 Koninkl Philips Electronics Nv Herstellungsverfahren eines Musters von einem elektrisch leitfähigen Polymer auf einer Substratoberfläche und Metallisierung eines solchen Musters
US5427841A (en) 1993-03-09 1995-06-27 U.S. Philips Corporation Laminated structure of a metal layer on a conductive polymer layer and method of manufacturing such a structure
US5567550A (en) * 1993-03-25 1996-10-22 Texas Instruments Incorporated Method of making a mask for making integrated circuits
EP0721662A1 (en) * 1993-09-30 1996-07-17 Kopin Corporation Three-dimensional processor using transferred thin film circuits
US5808351A (en) 1994-02-08 1998-09-15 Prolinx Labs Corporation Programmable/reprogramable structure using fuses and antifuses
US5572409A (en) 1994-02-08 1996-11-05 Prolinx Labs Corporation Apparatus including a programmable socket adapter for coupling an electronic component to a component socket on a printed circuit board
US5537108A (en) * 1994-02-08 1996-07-16 Prolinx Labs Corporation Method and structure for programming fuses
JP3770631B2 (ja) * 1994-10-24 2006-04-26 株式会社ルネサステクノロジ 半導体装置の製造方法
US5703394A (en) * 1996-06-10 1997-12-30 Motorola Integrated electro-optical package
EP0968537B1 (en) * 1997-08-22 2012-05-02 Creator Technology B.V. A method of manufacturing a field-effect transistor substantially consisting of organic materials

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9990965B2 (en) 2011-12-15 2018-06-05 Semiconductor Energy Laboratory Co., Ltd. Storage device
JP2020047280A (ja) * 2012-01-23 2020-03-26 株式会社半導体エネルギー研究所 半導体装置
US11209880B2 (en) 2012-01-23 2021-12-28 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
US11934243B2 (en) 2012-01-23 2024-03-19 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device

Also Published As

Publication number Publication date
CN1187793C (zh) 2005-02-02
CN1294755A (zh) 2001-05-09
DE69937485D1 (de) 2007-12-20
KR100375392B1 (ko) 2003-03-08
KR20010034466A (ko) 2001-04-25
HK1035438A1 (en) 2001-11-23
DE69937485T2 (de) 2008-08-21
HK1035602A1 (en) 2001-11-30
EP1051741A1 (en) 2000-11-15
CA2319430C (en) 2004-05-11
AU2749599A (en) 1999-09-15
US6776806B2 (en) 2004-08-17
AU739848B2 (en) 2001-10-18
AU733522B2 (en) 2001-05-17
KR20010040452A (ko) 2001-05-15
US6403396B1 (en) 2002-06-11
WO1999044229A1 (en) 1999-09-02
CA2319430A1 (en) 1999-09-02
WO1999044229A9 (en) 1999-12-02
US6432739B1 (en) 2002-08-13
AU2303299A (en) 1999-09-20
EP1051745B1 (en) 2007-11-07
EP1051745A1 (en) 2000-11-15
CN1295719A (zh) 2001-05-16
JP4272353B2 (ja) 2009-06-03
RU2210834C2 (ru) 2003-08-20
RU2183882C2 (ru) 2002-06-20
KR100375864B1 (ko) 2003-03-10
JP2002515641A (ja) 2002-05-28
WO1999045582A9 (en) 1999-11-11
US20030085439A1 (en) 2003-05-08
CA2319428C (en) 2004-10-12
ATE377842T1 (de) 2007-11-15
CA2319428A1 (en) 1999-09-10
CN1171301C (zh) 2004-10-13
WO1999045582A1 (en) 1999-09-10

Similar Documents

Publication Publication Date Title
JP2002512438A (ja) ２次元または３次元の導電構造体または半導電構造体を生成する方法、同構造体を消去する方法および生成する同方法と共に用いられる電界発生器／変調器
TW479369B (en) A process for fabricating integrated circuit devices having thin film transistors
JP2002518848A (ja) 拡張性集積データ処理装置
Drury et al. Low-cost all-polymer integrated circuits
JP4509228B2 (ja) 有機材料から成る電界効果トランジスタ及びその製造方法
US6579742B2 (en) Fabrication of molecular electronic circuit by imprinting
US6552409B2 (en) Techniques for addressing cross-point diode memory arrays
US20040029310A1 (en) Organic field-effect transistor (ofet), a production method therefor, an integrated circut constructed from the same and their uses
JP2001244424A5 (ja)
US20120097949A1 (en) Vertical organic field effect transistor and method of its manufacture
TW200527601A (en) Self assembly of conducting polymer for formation of polymer memory cell
JP2006148109A (ja) チャンネルの物性が印加電圧によって可変的なトランジスタとその製造及び動作方法
Xia Nanoscale resistive switches: devices, fabrication and integration
RU2753276C1 (ru) Наноразмерный генератор импульсов
Cerofolini et al. The litho-to-nano link
Chalamala et al. SYMPOSIUM H

Legal Events

Date Code Title Description
A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20040220

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20040519

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20040526

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20040820

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20050729

A601 Written request for extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A601

Effective date: 20051026

A602 Written permission of extension of time

Free format text: JAPANESE INTERMEDIATE CODE: A602

Effective date: 20051102

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20060214

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A821

Effective date: 20060803

A711 Notification of change in applicant

Free format text: JAPANESE INTERMEDIATE CODE: A711

Effective date: 20080215

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20090105

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090227

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120306

Year of fee payment: 3

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

LAPS Cancellation because of no payment of annual fees