JP2006148109A - チャンネルの物性が印加電圧によって可変的なトランジスタとその製造及び動作方法 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title claims abstract description 18
- 238000011017 operating method Methods 0.000 title claims abstract 7
- 230000000704 physical effect Effects 0.000 title abstract description 7
- 239000000758 substrate Substances 0.000 claims abstract description 30
- 239000010410 layer Substances 0.000 claims description 373
- 239000000463 material Substances 0.000 claims description 59
- 239000011229 interlayer Substances 0.000 claims description 39
- 229910000480 nickel oxide Inorganic materials 0.000 claims description 30
- GNRSAWUEBMWBQH-UHFFFAOYSA-N oxonickel Chemical compound [Ni]=O GNRSAWUEBMWBQH-UHFFFAOYSA-N 0.000 claims description 26
- 238000000034 method Methods 0.000 claims description 25
- 238000005530 etching Methods 0.000 claims description 9
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 claims description 7
- XHCLAFWTIXFWPH-UHFFFAOYSA-N [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] Chemical compound [O-2].[O-2].[O-2].[O-2].[O-2].[V+5].[V+5] XHCLAFWTIXFWPH-UHFFFAOYSA-N 0.000 claims description 6
- 229910000449 hafnium oxide Inorganic materials 0.000 claims description 6
- WIHZLLGSGQNAGK-UHFFFAOYSA-N hafnium(4+);oxygen(2-) Chemical compound [O-2].[O-2].[Hf+4] WIHZLLGSGQNAGK-UHFFFAOYSA-N 0.000 claims description 6
- 238000010030 laminating Methods 0.000 claims description 6
- 229910001935 vanadium oxide Inorganic materials 0.000 claims description 6
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 claims description 5
- 238000000059 patterning Methods 0.000 claims description 4
- 239000004065 semiconductor Substances 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 229910052751 metal Inorganic materials 0.000 description 3
- 239000002184 metal Substances 0.000 description 3
- 239000004020 conductor Substances 0.000 description 2
- GNTDGMZSJNCJKK-UHFFFAOYSA-N divanadium pentaoxide Chemical compound O=[V](=O)O[V](=O)=O GNTDGMZSJNCJKK-UHFFFAOYSA-N 0.000 description 2
- 239000011521 glass Substances 0.000 description 2
- CJNBYAVZURUTKZ-UHFFFAOYSA-N hafnium(iv) oxide Chemical compound O=[Hf]=O CJNBYAVZURUTKZ-UHFFFAOYSA-N 0.000 description 2
- 230000020169 heat generation Effects 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N nickel Substances [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 239000000126 substance Substances 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000007769 metal material Substances 0.000 description 1
- 229910044991 metal oxide Inorganic materials 0.000 description 1
- 150000004706 metal oxides Chemical class 0.000 description 1
- 230000001590 oxidative effect Effects 0.000 description 1
- 239000012782 phase change material Substances 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
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- H01—ELECTRIC ELEMENTS
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- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/685—Hi-Lo semiconductor devices, e.g. memory devices
Abstract
【課題】チャンネルの物性が印加電圧によって可変的なトランジスタとその製造及び動作方法を提供する。
【解決手段】基板４０上にライン状に備えられた第１導電層４２と、第１導電層４２上に順次に積層された相変化層４４及び第２導電層４６と、第２導電層４６上に離隔形成された第１及び第２電流方向制限手段４８、４９と、第１及び第２電流方向制限手段４８、４９上に各々形成された第３及び第４導電層５０、５２と、第３導電層５０に連結されたワードライン６０と、第４導電層５２に連結されたビットライン５６と、ワードライン６０に連結された電圧降下手段Ｒと、を備えることを特徴とするトランジスタである。
【選択図】図２
【解決手段】基板４０上にライン状に備えられた第１導電層４２と、第１導電層４２上に順次に積層された相変化層４４及び第２導電層４６と、第２導電層４６上に離隔形成された第１及び第２電流方向制限手段４８、４９と、第１及び第２電流方向制限手段４８、４９上に各々形成された第３及び第４導電層５０、５２と、第３導電層５０に連結されたワードライン６０と、第４導電層５２に連結されたビットライン５６と、ワードライン６０に連結された電圧降下手段Ｒと、を備えることを特徴とするトランジスタである。
【選択図】図２
Description
本発明は、半導体素子及びその製造方法に関するものである。より詳細には、チャンネルの物性が印加電圧に応じて変化するトランジスタと、当該トランジスタの製造方法、並びに当該トランジスタの動作方法に関するものである。
半導体装置に使われるトランジスタは、ほとんどが電界効果トランジスタ（Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＦＥＴ）である。ＦＥＴは、半導体装置において印加電圧によって信号の伝達経路をオン状態に保持するか、遮断する。
図１は、従来の技術によるＦＥＴを示す。
図１に示すように、基板（半導体基板）１０は、ソース領域１２と、ドレイン領域１２とを含んで構成される。ソース領域１２とドレイン領域１４とは、所定距離離間させて設けられている。そして、基板１０上のソース領域１２とドレイン領域１４との間の位置には、ゲート積層物１６が設けられている。
ゲート積層物１６は、ゲート酸化膜層とゲート電極とを順次積層させて形成されており、このゲート積層物１６の下には、チャンネル１８が設けられている。
また、基板１０上には、ゲート積層物１６を覆うように層間絶縁層２０が設けられており、この層間絶縁層２０には、底部においてソース領域１２を露出させるコンタクトホールｈが形成されている。そして、層間絶縁層２０の上には、ビットライン２２が設けられており、図１から明らかなように、このビットライン２２は、コンタクトホールｈに充填されている。
図１に示すように、基板（半導体基板）１０は、ソース領域１２と、ドレイン領域１２とを含んで構成される。ソース領域１２とドレイン領域１４とは、所定距離離間させて設けられている。そして、基板１０上のソース領域１２とドレイン領域１４との間の位置には、ゲート積層物１６が設けられている。
ゲート積層物１６は、ゲート酸化膜層とゲート電極とを順次積層させて形成されており、このゲート積層物１６の下には、チャンネル１８が設けられている。
また、基板１０上には、ゲート積層物１６を覆うように層間絶縁層２０が設けられており、この層間絶縁層２０には、底部においてソース領域１２を露出させるコンタクトホールｈが形成されている。そして、層間絶縁層２０の上には、ビットライン２２が設けられており、図１から明らかなように、このビットライン２２は、コンタクトホールｈに充填されている。
前記した従来のＦＥＴは、動作電圧が相対的に高いので、発熱量が多くなり、これにより、高電流の供給が困難となるといった問題があった。
そこで、前記従来技術の問題点を改善することができ、発熱量が少なく、高電流供給が可能なトランジスタに対する要求があった。
よって、本発明は、このような特性を有するトランジスタ、このトランジスタの製造方法、そして、このトランジスタの動作方法を提供することを目的とするものである。
よって、本発明は、このような特性を有するトランジスタ、このトランジスタの製造方法、そして、このトランジスタの動作方法を提供することを目的とするものである。
本発明は、基板と、前記基板上にライン状に設けられた第１導電層と、前記第１導電層上に設けられた相変化層と、前記相変化層の上に設けられた第２導電層と、前記第２導電層の上に互いに離間させて設けられた第１電流方向制限手段及び第２電流方向制限手段と、前記第１電流方向制御手段の上に設けられた第３導電層と、前記第２電流方向制限手段の上に設けられた第４導電層と、前記第３導電層に接続されたワードラインと、前記第４導電層に接続されたビットラインと、前記ワードラインに接続された電圧降下手段とを備えるトランジスタに関するものである。
前記相変化層は、印加される電圧によって伝導性が変わる物質層であり、前記物質層は、バナジウム酸化物、ニッケル酸化物、及びハフニウム酸化物のうちの何れか１つからなる層であることが好ましい。
前記第１電流方向制限手段は、前記相変化層から前記ワードラインへの電流の逆流を防止する第１ＰＮ接合層であり、前記第２電流方向制限手段は、前記相変化層から前記ビットラインへの電流の逆流を防止する第２ＰＮ接合層であり、前記第１ＰＮ接合層と第２ＰＮ接合層は、それぞれ、Ｎ型物質層とＰ型物質層とを順次に積層させて構成されることが好ましい。
そして、前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか１つからなる層であり、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
そして、前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか１つからなる層であり、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
そして、前記電圧降下手段は、前記ワードラインの一端に接続された抵抗（体）であり、前記相変化層は、前記第１導電層の一部区間を覆うように前記基板上に拡張されており、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
また本発明は、基板上に第１導電層をライン状に形成する第１段階と、前記第１導電層の上に相変化層を形成する第２段階と、前記相変化層の上に共通電極の第２導電層を形成する第３段階と、前記第２導電層の上に、第１電流方向制限手段と第２電流方向制限手段とを互いに離間させて形成すると共に、前記第１電流方向制限手段と第２電流方向制限手段との上に、第３導電層と第４導電層とをそれぞれ形成する第４段階と、前記第３導電層と前記第４導電層とのうちの一方と接続されるビットラインを形成する第５段階と、前記第３導電層と前記第４導電層とのうちの他方と接続されるワードラインを形成する第６段階と、前記ワードラインに接続される電圧降下手段を形成する第７段階とを含むトランジスタの製造方法に関するものである。
ここで、前記相変化層は、印加される電圧によって伝導性が変わる物質で形成されることが好ましく、前記物質層は、バナジウム酸化物、ニッケル酸化物、及びハフニウム酸化物のうちの何れか１つからなる層であることが好ましい。
前記第４段階は、前記第２導電層の上に、Ｎ型物質層と、Ｐ型物質層と、導電層とを順次積層する段階と、第１電流方向制限手段と第２電流方向制限手段とを規定するマスクを前記導電層の上に形成する段階と、前記導電層、前記Ｐ型物質層、そして前記Ｎ型物質層の順番で、前記マスクで覆われていない領域をエッチングする段階と、前記マスクを除去する段階とを含んでいることが好ましい。
ここで、前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか１つからなる層であり、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
ここで、前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか１つからなる層であり、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
前記第５段階は、前記基板上に、前記第３導電層と前記第４導電層とを覆うように第１層間絶縁層を形成する段階と、前記第３導電層と前記第４導電層とのうちの一方を露出させる第１ビアホ―ルを、前記第１層間絶縁層に形成する段階と、前記第１層間絶縁層の上に第５導電層を形成して、前記第１ビアホ―ルを前記第５導電層で充填する段階と、前記第５導電層のパターンニングにより、前記第５導電層が前記第１導電層に対して平行に位置するようにライン状に形成して前記ビットラインとする段階とを含むことが好ましい。
前記第６段階は、前記ビットラインを覆うように第２層間絶縁層を形成する段階と、前記第３導電層と前記第４導電層とのうちの他方を露出させる第２ビアホ―ルを、前記第２層間絶縁層に形成する段階と、前記第２層間絶縁層の上に第６導電層を形成して、前記第２ビアホ―ルを前記第６導電層で充填する段階と、前記第６導電層のパターンニングにより、前記第６導電層が前記ビットラインに対して直交する方向に位置するように形成して前記ワードラインとする段階とを含むことが好ましい。
そして、前記電圧降下手段は、抵抗層であり、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
そして、前記電圧降下手段は、抵抗層であり、前記Ｐ型物質層は、ニッケル酸化物からなる層であることが好ましい。
また、本発明は、前記したトランジスタの動作方法であって、前記ビットラインと前記第１導電層との間の電位差を保持する段階と、前記ワードラインに駆動電圧を印加する段階とからなるトランジスタ動作方法に関するものである。
この際に、前記駆動電圧は、前記電位差より低く保持することができる。
このような本発明を利用すれば、トランジスタの発熱量を減らせ、高電流の供給が可能となる。
この際に、前記駆動電圧は、前記電位差より低く保持することができる。
このような本発明を利用すれば、トランジスタの発熱量を減らせ、高電流の供給が可能となる。
本発明のトランジスタは、相変化層をチャンネルとして備える。これにより、図４に示したように本発明のトランジスタは、３Ｖより低い動作電圧でトランジスタのオン／オフスイッチングが可能である。合わせて、本発明のトランジスタは、オフ状態からオン状態にスイッチングされつつ、ドレイン電流Ｉｄが急増することが分かる。
このように本発明のトランジスタは、動作電圧が低いために、発熱量が小さく、スイッチング時にドレイン電流が急増するために、低い電圧での高電流の供給が可能である。
このように本発明のトランジスタは、動作電圧が低いために、発熱量が小さく、スイッチング時にドレイン電流が急増するために、低い電圧での高電流の供給が可能である。
以下、本発明の実施例に係るトランジスタと、このトランジスタの製造方法並びに動作方法を、添付した図面を参照して詳細に説明する。
尚、以下の説明において、図面において示されている各層や領域の厚さは、本発明の理解を容易にするために、誇張して示されているものとする。
尚、以下の説明において、図面において示されている各層や領域の厚さは、本発明の理解を容易にするために、誇張して示されているものとする。
図２は、本発明の実施例に係る印加電圧に応じてチャンネルの物性が変化するトランジスタの断面図である。
図２に示すように、基板４０上の所定領域には、第１導電層４２が形成されている。
基板４０は、例えば、ガラス基板のような、低温工程に適した基板を用いることができる。そして、第１導電層４２は図面に対して垂直方向にライン状に形成されている。基板４０上には、ライン状の第１導電層４２の一部の区間を覆う相変化層４４が形成されている。
基板４０は、例えば、ガラス基板のような、低温工程に適した基板を用いることができる。そして、第１導電層４２は図面に対して垂直方向にライン状に形成されている。基板４０上には、ライン状の第１導電層４２の一部の区間を覆う相変化層４４が形成されている。
相変化層４４は、外部から印加される電圧に応じて、その物性が、絶縁性と導電性間で変化する物質から構成される。
この相変化層４４として、例えば、バナジウム酸化物（Ｖ２Ｏ５）、ニッケル酸化物（ＮｉＯ、Ｎｉ２Ｏ５）、そしてハフニウム酸化物（ＨｆＯ２）等からなる層を用いることが可能である。
この相変化層４４の所定領域上には、第２導電層４６が形成されている。
この相変化層４４として、例えば、バナジウム酸化物（Ｖ２Ｏ５）、ニッケル酸化物（ＮｉＯ、Ｎｉ２Ｏ５）、そしてハフニウム酸化物（ＨｆＯ２）等からなる層を用いることが可能である。
この相変化層４４の所定領域上には、第２導電層４６が形成されている。
第２導 電層４６は、共通電極として用いられるものである。この第２導電層４６上の所定の領域には、第１ＰＮ接合層４８と第２ＰＮ接合層４９とが、所定距離離間させて形成されている。すなわち、互いに離間させられているＰＮダイオード層が、第２導電層４６上に形成されている。
第１ＰＮ接合層４８は、Ｎ型物質層４８ａとＰ型物質層４８ｂとを、基板４０側から順次積層させて構成されるものであり、第２ＰＮ接合層４９は、Ｎ型物質層４９ａとＰ型物質層４９ｂとを、基板４０側から順次積層させて構成されるものである。
第１ＰＮ接合層４８は、Ｎ型物質層４８ａとＰ型物質層４８ｂとを、基板４０側から順次積層させて構成されるものであり、第２ＰＮ接合層４９は、Ｎ型物質層４９ａとＰ型物質層４９ｂとを、基板４０側から順次積層させて構成されるものである。
ここで、Ｎ型物質層４８ａ、４９ａとして、ニッケル酸化物（ＮｉＯ）やチタン酸化物（ＴｉＯ２）等からなる層を用いることが可能である。また、Ｐ型物質層４８ｂ、４９ｂとして、ニッケル酸化物からなる層を用いることが可能である。
第１ＰＮ接合層４８は、ビットライン５６を介して第２導電層４６に印加される電流が、ワードライン６０に逆流することを防止するものである。そして、一方第２ＰＮ接合層４９は、ワードライン６０を介して第２導電層４６に印加される電流が、ビットライン５６に逆流することを防止するものである。
第１ＰＮ接合層４８は、ビットライン５６を介して第２導電層４６に印加される電流が、ワードライン６０に逆流することを防止するものである。そして、一方第２ＰＮ接合層４９は、ワードライン６０を介して第２導電層４６に印加される電流が、ビットライン５６に逆流することを防止するものである。
第１ＰＮ接合層４８の上部には、第３導電層５０が形成されており、第２ＰＮ接合層４９の上部には、第４導電層５２が形成されている。
そして、基板１０上には、前記した相変化層４４、第２導電層４６、第１ＰＮ接合層４８、及び第２ＰＮ接合層４９を取り囲むように第１層間絶縁層５４が形成されている。
存在する。
この第１層間絶縁層５４には、底部において第４導電層５２の上面を露出させる第１ビアホ―ルｈ１が形成されている。
そして、基板１０上には、前記した相変化層４４、第２導電層４６、第１ＰＮ接合層４８、及び第２ＰＮ接合層４９を取り囲むように第１層間絶縁層５４が形成されている。
存在する。
この第１層間絶縁層５４には、底部において第４導電層５２の上面を露出させる第１ビアホ―ルｈ１が形成されている。
そして、第１層間絶縁層５４の上には、ビットライン５６が設けられている。このビットライン５６は、第１ビアホ―ルｈ１の内部にも充填されており、第１ビアホ―ルｈ１の底部において第４導電層５２の上面と接触している。
図２から明らかなように、ビットライン５６は、所定の幅を有しており、第１導電層４２と平行となるようにライン状に形成されている。そして、第１層間絶縁層５４の上面には、ビットライン５６を覆うように、第２層間絶縁層５８が形成されている。
図２から明らかなように、ビットライン５６は、所定の幅を有しており、第１導電層４２と平行となるようにライン状に形成されている。そして、第１層間絶縁層５４の上面には、ビットライン５６を覆うように、第２層間絶縁層５８が形成されている。
図２に示すように、第２ビアホールｈ２が、第２層間絶縁層５８と第１層間絶縁層５４とを貫通させて設けられており、この第２ビアホールｈ２の底部には、第３導電層５０の上面が露出している。
そして、第２層間絶縁層５８の上には、ワードライン６０が設けられている。このワードライン６０は、第２ビアホ―ルｈ２の内部にも充填されており、第２ビアホールｈ２の底部において第３導電層５０の上面と接触している。
ワードライン６０は、ビットライン５６の延出方向と直交する方向に延出させた状態で、ビットライン５６の上方に設けられている。
そして、ワードライン６０には、抵抗Ｒが直列に連結されている。この抵抗Ｒは、ゲートとして用いられる第３導電層５０に印加される電圧を、相変化層４４に電流がほとんど流れない程度の電圧に保持するものである。
そして、第２層間絶縁層５８の上には、ワードライン６０が設けられている。このワードライン６０は、第２ビアホ―ルｈ２の内部にも充填されており、第２ビアホールｈ２の底部において第３導電層５０の上面と接触している。
ワードライン６０は、ビットライン５６の延出方向と直交する方向に延出させた状態で、ビットライン５６の上方に設けられている。
そして、ワードライン６０には、抵抗Ｒが直列に連結されている。この抵抗Ｒは、ゲートとして用いられる第３導電層５０に印加される電圧を、相変化層４４に電流がほとんど流れない程度の電圧に保持するものである。
図３は、図２に示すトランジスタの等価回路を示す図であり、図４は、図２に示すトランジスタの動作特性を示す図である。
図４において、第１グラフＧ１は、ゲートに印加される電圧ドレイン電圧が１Ｖである場合のドレイン電流Ｉｄの変化を示している。
すなわち、第１グラフＧ１は、第３導電層５０に印加される電圧が１Ｖである場合の、第１導電層４２と第４導電層５２との間に印加される電圧（ドレイン電圧Ｖｄ）に応じた第１導電層４２と第４導電層との間に流れる電流（ドレイン電流Ｉｄ）の変動を示すグラフである。
第２グラフＧ２は、第３導電層５０に印加される電圧が０Ｖである場合の、前記ドレイン電圧に応じた第１導電層４２と第４導電層５２との間に流れるドレイン電流Ｉｄの変動を示すグラフである。
図４において、第１グラフＧ１は、ゲートに印加される電圧ドレイン電圧が１Ｖである場合のドレイン電流Ｉｄの変化を示している。
すなわち、第１グラフＧ１は、第３導電層５０に印加される電圧が１Ｖである場合の、第１導電層４２と第４導電層５２との間に印加される電圧（ドレイン電圧Ｖｄ）に応じた第１導電層４２と第４導電層との間に流れる電流（ドレイン電流Ｉｄ）の変動を示すグラフである。
第２グラフＧ２は、第３導電層５０に印加される電圧が０Ｖである場合の、前記ドレイン電圧に応じた第１導電層４２と第４導電層５２との間に流れるドレイン電流Ｉｄの変動を示すグラフである。
第１グラフＧ１と第２グラフＧ２から明らかなように、ドレイン電流Ｉｄが有意な増加を示すドレイン電流Ｉｄは、ゲートに印加される電圧に応じて変化することが判る。すなわち、ゲートに印加される電圧に応じて、電流値が急激に増加する際のドレイン電圧Ｖｄが変化することが判る。
具体的に説明をすると、第１グラフＧ１の場合、ドレイン電圧Ｖｄが約２．２５Ｖのときに、ドレイン電流Ｉｄは急激に増加する。一方、第２グラフＧ２の場合、ドレイン電圧Ｖｄが約２．５Ｖのときに、ドレイン電流Ｉｄが急激に増加することが判る。
具体的に説明をすると、第１グラフＧ１の場合、ドレイン電圧Ｖｄが約２．２５Ｖのときに、ドレイン電流Ｉｄは急激に増加する。一方、第２グラフＧ２の場合、ドレイン電圧Ｖｄが約２．５Ｖのときに、ドレイン電流Ｉｄが急激に増加することが判る。
このように、ゲートである第３導電層５０に印加される電圧に応じて、ドレイン電流Ｉｄが急激に増加する際のドレイン電圧Ｖｄ（以下、「開始電圧」という）が、シフトするので、ゲートに印加される電圧を調節することによって、図２に示すトランジスタのオン／オフ状態を調節することができる。
すなわち、ゲートに対する印加電圧が１Ｖである場合の開始電圧（第１開始電圧）を「Ｖ１」とし、ゲートに対する印加電圧が０Ｖである場合の開始電圧（第２開始電圧）を「Ｖ２（ここでＶ２＞Ｖ１である）」とすれば、ドレイン電圧Ｖｄを第１開始電圧Ｖ１と第２開始電圧Ｖ２の間に保持した状態で、ゲートに印加される電圧を０Ｖあるいは１Ｖに調節することによって、前記トランジスタのオン／オフ状態を調節することができる。
すなわち、ゲートに対する印加電圧が１Ｖである場合の開始電圧（第１開始電圧）を「Ｖ１」とし、ゲートに対する印加電圧が０Ｖである場合の開始電圧（第２開始電圧）を「Ｖ２（ここでＶ２＞Ｖ１である）」とすれば、ドレイン電圧Ｖｄを第１開始電圧Ｖ１と第２開始電圧Ｖ２の間に保持した状態で、ゲートに印加される電圧を０Ｖあるいは１Ｖに調節することによって、前記トランジスタのオン／オフ状態を調節することができる。
図５は、図２に示したトランジスタからなるセルアレイを示す。
図５において、参照符号「Ｗｍ−１」、「Ｗｍ」、「Ｗｍ＋１」はワードラインを表し、参照符号「Ｂｎ−１」、「Ｂｎ」、「Ｂｎ＋１」はビットラインを表している。
また、参照符号「Ｐｎ−１」、「Ｐｎ」、「Ｐｎ＋１」はプレートラインであって、これは図２の第１導電層４２に該当するものである。ビットライン Ｂｎ−１、Ｂｎ、Ｂｎ＋１と、プレートライン Ｐｎ−１、Ｐｎ、Ｐｎ＋１とは互いに平行となるように設けられている。
図５において、参照符号「Ｗｍ−１」、「Ｗｍ」、「Ｗｍ＋１」はワードラインを表し、参照符号「Ｂｎ−１」、「Ｂｎ」、「Ｂｎ＋１」はビットラインを表している。
また、参照符号「Ｐｎ−１」、「Ｐｎ」、「Ｐｎ＋１」はプレートラインであって、これは図２の第１導電層４２に該当するものである。ビットライン Ｂｎ−１、Ｂｎ、Ｂｎ＋１と、プレートライン Ｐｎ−１、Ｐｎ、Ｐｎ＋１とは互いに平行となるように設けられている。
次いで、前記した本発明に係るトランジスタについての製造方法を説明する。
本実施の形態に係るトランジスタの製造方法は、基板上に第１導電層をライン状に形成する第１段階と、第１導電層の上に相変化層を形成する第２段階と、相変化層の上に共通電極の第２導電層を形成する第３段階と、第２導電層の上に、第１電流方向制限手段と第２電流方向制限手段とを互いに離間させて形成すると共に、第１電流方向制限手段と第２電流方向制限手段との上に、第３導電層と第４導電層とをそれぞれ形成する第４段階と、第３導電層と第４導電層とのうちの一方と接続されるビットラインを形成する第５段階と、第３導電層と第４導電層とのうちの他方と接続されるワードラインを形成する第６段階と、ワードラインに接続される電圧降下手段を形成する第７段階とを含んで構成される。
本実施の形態に係るトランジスタの製造方法は、基板上に第１導電層をライン状に形成する第１段階と、第１導電層の上に相変化層を形成する第２段階と、相変化層の上に共通電極の第２導電層を形成する第３段階と、第２導電層の上に、第１電流方向制限手段と第２電流方向制限手段とを互いに離間させて形成すると共に、第１電流方向制限手段と第２電流方向制限手段との上に、第３導電層と第４導電層とをそれぞれ形成する第４段階と、第３導電層と第４導電層とのうちの一方と接続されるビットラインを形成する第５段階と、第３導電層と第４導電層とのうちの他方と接続されるワードラインを形成する第６段階と、ワードラインに接続される電圧降下手段を形成する第７段階とを含んで構成される。
具体的に説明をすると、図６を参照して、基板４０（例えば、ガラス基板、プラスチック基板）の上に、第１導電層４２を形成する。この際、第１導電層４２は、紙面に対してに垂直方向に延出させてライン状に形成される。
続いて、相変化層４４を基板４０上に形成して、第１導電層４２を被覆する。
そして、フォトリソグラフィ技術及びエッチング工程を用いて、相変化層４４のパターンニングを行い、相変化層４４が第１導電層４２の所定の部分だけを覆うようにする。
ここで、前記したように、相変化層４４は、外部からの印加電圧に応じて、その物性が、絶縁性と導電性との間で変化する物質からなる層である。
続いて、相変化層４４を基板４０上に形成して、第１導電層４２を被覆する。
そして、フォトリソグラフィ技術及びエッチング工程を用いて、相変化層４４のパターンニングを行い、相変化層４４が第１導電層４２の所定の部分だけを覆うようにする。
ここで、前記したように、相変化層４４は、外部からの印加電圧に応じて、その物性が、絶縁性と導電性との間で変化する物質からなる層である。
相変化層４４は、例えば、バナジウム酸化物（Ｖ２Ｏ５）、ニッケル酸化物（ＮｉＯ、Ｎｉ２Ｏ５）、そしてハフニウム酸化物（ＨｆＯ２）等からなる層で形成することができる。
相変化層４４は、相変化層４４に含まれた金属物質からなる金属層を形成したのちに、この金属層を酸化する方法で形成する、または、金属酸化物形態の前記相変化物質を直接形成することにより形成することができる。
そして、相変化層４４を形成したのち、相変化層４４の所定領域上に第２導電層４６を形成する。
相変化層４４は、相変化層４４に含まれた金属物質からなる金属層を形成したのちに、この金属層を酸化する方法で形成する、または、金属酸化物形態の前記相変化物質を直接形成することにより形成することができる。
そして、相変化層４４を形成したのち、相変化層４４の所定領域上に第２導電層４６を形成する。
第２導電層４６は、第１導電層４２と同じ導電性物質で形成することが可能である。そして、この第２導電層４６の全面に亘って、Ｎ型物質層（図示せず）と、Ｐ型物質層（図示せず）と、導電層（図示せず）とを順次形成する。
ここで、Ｎ型物質層は、ニッケル酸化物（ＮｉＯ）やチタン酸化物（ＴｉＯ２）からなる層として形成することができる。
また、Ｐ型物質層を構成する物質として、例えば、ニッケル酸化物が挙げられる。
ここで、Ｎ型物質層は、ニッケル酸化物（ＮｉＯ）やチタン酸化物（ＴｉＯ２）からなる層として形成することができる。
また、Ｐ型物質層を構成する物質として、例えば、ニッケル酸化物が挙げられる。
続いて、第１ＰＮ接合層４８と第２ＰＮ接合層４９とが形成される領域を規定する感光膜パターン（図示せず）を、導電層の上に形成する。
そして、この感光膜パターンをエッチングマスクとして使用して、導電層と、Ｐ型物質層と、前記Ｎ型物質層とを順次エッチングしたのち、感光膜パターンを除去する。
そして、この感光膜パターンをエッチングマスクとして使用して、導電層と、Ｐ型物質層と、前記Ｎ型物質層とを順次エッチングしたのち、感光膜パターンを除去する。
このエッチング工程を経ることによって、第２導電層４６の上面に、Ｎ型物質層４８ａとＰ型物質層４８ｂとを順次積層してなる第１ＰＮ接合層４８が形成されると共に、この第１ＰＮ接合層４８から所定距離離間した位置に、Ｎ型物質層４９ａとＰ型物質層４９ｂとを順次積層させてなる第２ＰＮ接合層４９が形成される。
続いて、第１ＰＮ接合層４８と第２ＰＮ接合層４９の上面には、第３導電層５０と第４導電層５２とがそれぞれ形成される。
続いて、第１ＰＮ接合層４８と第２ＰＮ接合層４９の上面には、第３導電層５０と第４導電層５２とがそれぞれ形成される。
次いで、基板４０上に第１層間絶縁層５４を形成して、相変化層４４と、第２導電層４６と、第１ＰＮ接合層４８と、第２ＰＮ接合層４９とを被覆する。そして第１層間絶縁層５４を形成した後に、ビットラインを形成する。
具体的に説明すると、ビットラインは以下の工程を経て形成される。
始めに、第１層間絶縁層５４の上に感光膜Ｍ１を形成し、写真及び現像工程を経て、第１層間絶縁層５４の所定領域を露出させるように感光膜Ｍ１をパターニングする。
具体的に説明すると、ビットラインは以下の工程を経て形成される。
始めに、第１層間絶縁層５４の上に感光膜Ｍ１を形成し、写真及び現像工程を経て、第１層間絶縁層５４の所定領域を露出させるように感光膜Ｍ１をパターニングする。
この際、第１層間絶縁層５４の露出される領域は、第４導電層５２の上面に相当する部部になるように形成する。
続いて、感光膜Ｍ１をエッチングマスクとして用いて、第１層間絶縁層５４の感光膜Ｍ１で覆われていない部分をエッチングする。この際、エッチングは、第４導電層５２の上面が露出されるまで実施する。そして、このエッチングの後、感光膜Ｍ１を除去する。
このような工程を経ることにより、第１層間絶縁層５４に、底部において第４導電層５２の上面が露出する第１ビアホ―ルｈ１が形成される。
続いて、感光膜Ｍ１をエッチングマスクとして用いて、第１層間絶縁層５４の感光膜Ｍ１で覆われていない部分をエッチングする。この際、エッチングは、第４導電層５２の上面が露出されるまで実施する。そして、このエッチングの後、感光膜Ｍ１を除去する。
このような工程を経ることにより、第１層間絶縁層５４に、底部において第４導電層５２の上面が露出する第１ビアホ―ルｈ１が形成される。
次いで、図７を参照して、第１層間絶縁層５４の上にビットライン５６を形成する。
この際、第１ビアホ―ルｈ１がビットライン５６により満たされると共に、ビットライン５６の一部が、第４導電層５２の上面と接触するように、ビットライン５６は設けられる。
ビットライン５６は、所定の幅を有し、図面に対して垂直方向に延出するように形成されている。そして、ビットライン５６は、第１導電層４２に対して、平行となるように、形成されていることが好ましい。
この際、第１ビアホ―ルｈ１がビットライン５６により満たされると共に、ビットライン５６の一部が、第４導電層５２の上面と接触するように、ビットライン５６は設けられる。
ビットライン５６は、所定の幅を有し、図面に対して垂直方向に延出するように形成されている。そして、ビットライン５６は、第１導電層４２に対して、平行となるように、形成されていることが好ましい。
次いで、図８を参照して、第１層間絶縁層の５４上に、ビットライン５６を覆うように、第２層間絶縁層５８を形成する。前記した第１ビアホ―ルｈ１の形成と同様の手法、すなわち第１層間絶縁層５４と第２層間絶縁層５８の所定領域のエッチングにより、第１層間絶縁層５４と第２層間絶縁層５８に、第２ビアホ―ルｈ２を形成する。これにより、第２ビアホ―ルｈ２の底面に、第３導電層５０の上面が露出される。
次いで、図９に示すように、第２層間絶縁層５８の上にワードライン６０を形成する。この際、第２ビアホールｈ２がワードライン６０により満たされると共に、ワードライン６０が第３導電層５０の上面と接触するように、ワードライン６０は形成される。そして、ワードライン６０は、ビットライン５６と直交するように設けられる。
このようなワードライン６０と電源（図示せず）との間には、両側に連結される抵抗層７０を形成しうる。
この抵抗層７０は、図２の抵抗Ｒに相当するものである。抵抗層７０は、ワードライン６０を介して相変化層４４にほとんど電流が流れないように、相変化層４４に印加される電圧を低下させる抵抗値を有することが望ましい。
このようなワードライン６０と電源（図示せず）との間には、両側に連結される抵抗層７０を形成しうる。
この抵抗層７０は、図２の抵抗Ｒに相当するものである。抵抗層７０は、ワードライン６０を介して相変化層４４にほとんど電流が流れないように、相変化層４４に印加される電圧を低下させる抵抗値を有することが望ましい。
次いで、本発明に係るトランジスタの動作方法について説明する。
図９を参照して、第１導電層４２とビットライン５６との間の電位差を所定の電位差に保持した状態で、ゲートに相当する第３導電層５０に所定の駆動電圧を印加して、相変化層４４のオン／オフを行う。
図４を例に挙げて説明をすると、第１導電層４２と第４導電層５２との間の電位差を第１開始電圧Ｖ１と第２開始電圧Ｖ２との間の電圧に保持した状態で、第３導電層５０に約１Ｖの駆動電圧を印加すると、相変化層４４はオン状態となる。すなわち、本発明に係るトランジスタはオン状態となる。
一方、相変化層４４をオフ状態に保持するためには、第１導電層４２と第４導電層５２との間の電位差を第１開始電圧Ｖ１と第２開始電圧Ｖ２との間の電圧に保持した状態で、第３導電層５０に約０Ｖの駆動電圧を印加する。
図９を参照して、第１導電層４２とビットライン５６との間の電位差を所定の電位差に保持した状態で、ゲートに相当する第３導電層５０に所定の駆動電圧を印加して、相変化層４４のオン／オフを行う。
図４を例に挙げて説明をすると、第１導電層４２と第４導電層５２との間の電位差を第１開始電圧Ｖ１と第２開始電圧Ｖ２との間の電圧に保持した状態で、第３導電層５０に約１Ｖの駆動電圧を印加すると、相変化層４４はオン状態となる。すなわち、本発明に係るトランジスタはオン状態となる。
一方、相変化層４４をオフ状態に保持するためには、第１導電層４２と第４導電層５２との間の電位差を第１開始電圧Ｖ１と第２開始電圧Ｖ２との間の電圧に保持した状態で、第３導電層５０に約０Ｖの駆動電圧を印加する。
前記したように、本発明に係るトランジスタは、チャンネルとしての相変化層を含んでいる。従って、図４に示すような本実施形態に係るトランジスタは、動作電圧を３Ｖよりも低くすることで、オン／オフ動作を行うことができる。さらに、本実施形態に係るトランジスタがオフ状態からオン状態に切り替わると、ドレイン電流（Ｉｄ）が突然上昇する。
本実施形態に係るトランジスタは低動作電圧で動作させることができるので、トランジスタの発熱を押さえることができる。さらに、切り替え時にドレン電流が急激に上昇するので、本実施形態に係るトランジスタは低電圧で高電流を与えることができる。
本実施形態に係るトランジスタは低動作電圧で動作させることができるので、トランジスタの発熱を押さえることができる。さらに、切り替え時にドレン電流が急激に上昇するので、本実施形態に係るトランジスタは低電圧で高電流を与えることができる。
本実施形態では、相変化層４４が、バナジウム酸化物、ニッケル酸化物、そしてハフニウム酸化物等からなる層である態様について説明をしたが、これらに変えて種々の金属物質からなる層を用いることができる。
本実施の形態では、相変化層４４は、第１導電層４２を被覆するように設けられているが、相変化層４４は、第一導電層４２の上面にのみ設けられた構成とすることも可能である。さらに、抵抗は、ゲートである第三導電性層５０とワードライン６０との間にも受けられている構成とすることも可能である。
本実施の形態では、相変化層４４は、第１導電層４２を被覆するように設けられているが、相変化層４４は、第一導電層４２の上面にのみ設けられた構成とすることも可能である。さらに、抵抗は、ゲートである第三導電性層５０とワードライン６０との間にも受けられている構成とすることも可能である。
以上本発明の好ましい実施形態を添付図面を参照して説明したが、本発明はこの実施形態に限定されるものではなく、本発明は、本発明の要旨を離れること無しに、種々改変をして具現化をすることが可能である。
例えば、本発明の属する技術分野で当業者ならば、前述した本発明のトランジスタ構成をそのまま保持しつつ、相変化層４４を前述した物質層以外の他の物質層に変え留ことが可能である。また、第１導電層４２を覆うために、相変化層４４を備える代わりに、相変化層４４を第１導電層４２の上部面にのみ備えても良い。また、抵抗をゲートである第３導電層５０とワードライン６０との間に備えても良い。したがって、本発明の範囲は説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想によってのみ決まるべきである。
例えば、本発明の属する技術分野で当業者ならば、前述した本発明のトランジスタ構成をそのまま保持しつつ、相変化層４４を前述した物質層以外の他の物質層に変え留ことが可能である。また、第１導電層４２を覆うために、相変化層４４を備える代わりに、相変化層４４を第１導電層４２の上部面にのみ備えても良い。また、抵抗をゲートである第３導電層５０とワードライン６０との間に備えても良い。したがって、本発明の範囲は説明された実施形態によって決まるものではなく、特許請求の範囲に記載された技術的思想によってのみ決まるべきである。
本発明は、トランジスタを必要とするあらゆる半導体装置、例えば、各種の半導体メモリー装置に適用することが可能である。
４０ 基板
４２ 第１導電層
４４ 相変化層
４６ 第２導電層
４８、４９ 第１及び第２ＰＮ接合層
４８ａ、４９ａ Ｎ型物質層
４８ｂ、４９ｂ Ｐ型物質層
５０ 第３導電層
５２ 第４導電層
５４ 第１層間絶縁層
５６ ビットライン
６０ ワードライン
ｈ１ 第１ビアホ―ル
ｈ２ 第２ビアホ―ル
Ｒ 抵抗
４２ 第１導電層
４４ 相変化層
４６ 第２導電層
４８、４９ 第１及び第２ＰＮ接合層
４８ａ、４９ａ Ｎ型物質層
４８ｂ、４９ｂ Ｐ型物質層
５０ 第３導電層
５２ 第４導電層
５４ 第１層間絶縁層
５６ ビットライン
６０ ワードライン
ｈ１ 第１ビアホ―ル
ｈ２ 第２ビアホ―ル
Ｒ 抵抗
Claims (24)
- 基板と、
前記基板上にライン状に設けられた第１導電層と、
前記第１導電層の上に設けられた相変化層と、
前記相変化層の上に設けられた第２導電層と、
前記第２導電層の上に互いに離間させて設けられた第１電流方向制限手段及び第２電流方向制限手段と、
前記第１電流方向制御手段の上に設けられた第３導電層と、
前記第２電流方向制限手段の上に設けられた第４導電層と、
前記第３導電層に接続されたワードラインと、
前記第４導電層に接続されたビットラインと、
前記ワードラインに接続された電圧降下手段と
を備えることを特徴とするトランジスタ。 - 前記相変化層は、印加される電圧によって伝導性が変わる物質層である
ことを特徴とする請求項１に記載のトランジスタ。 - 前記物質層は、バナジウム酸化物、ニッケル酸化物、及びハフニウム酸化物のうちの何れか１つからなる層であることを特徴とする請求項２に記載のトランジスタ。
- 前記第１電流方向制限手段は、前記相変化層から前記ワードラインへの電流の逆流を防止する第１ＰＮ接合層であり、
前記第２電流方向制限手段は、前記相変化層から前記ビットラインへの電流の逆流を防止する第２ＰＮ接合層であり、
前記第１ＰＮ接合層と第２ＰＮ接合層は、それぞれ、Ｎ型物質層とＰ型物質層とを順次に積層させて構成される
ことを特徴とする請求項１に記載のトランジスタ。 - 前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか一方からなる層である
ことを特徴とする請求項４に記載のトランジスタ。 - 前記Ｐ型物質層は、ニッケル酸化物からなる層である
ことを特徴とする請求項４に記載のトランジスタ。 - 前記電圧降下手段は、前記ワードラインの一端に接続された抵抗である
ことを特徴とする請求項１に記載のトランジスタ。 - 前記相変化層は、前記第１導電層の一部区間を覆うように前記基板上に拡張されたことを特徴とする請求項１に記載のトランジスタ。
- 前記Ｐ型物質層は、ニッケル酸化物からなる層である
ことを特徴とする請求項５に記載のトランジスタ。 - 基板上に第１導電層をライン状に形成する第１段階と、
前記第１導電層の上に相変化層を形成する第２段階と、
前記相変化層の上に共通電極の第２導電層を形成する第３段階と、
前記第２導電層の上に、第１電流方向制限手段と第２電流方向制限手段とを互いに離間させて形成すると共に、前記第１電流方向制限手段と前記第２電流方向制限手段との上に、第３導電層と第４導電層とをそれぞれ形成する第４段階と、
前記第３導電層と前記第４導電層とのうちの一方と接続されるビットラインを形成する第５段階と、
前記第３導電層と前記第４導電層とのうちの他方と接続されるワードラインを形成する第６段階と、
前記ワードラインに接続される電圧降下手段を形成する第７段階と
を含むことを特徴とするトランジスタの製造方法。 - 前記相変化層は、印加される電圧によって伝導性が変わる物質層で形成される
ことを特徴とする請求項１０に記載のトランジスタの製造方法。 - 前記物質層は、バナジウム酸化物、ニッケル酸化物、及びハフニウム酸化物のうちの何れか１つからなる層であることを特徴とする請求項１１に記載のトランジスタの製造方法。
- 前記第４段階は、
前記第２導電層の上に、Ｎ型物質層と、Ｐ型物質層と、導電層とを順次積層する段階と、
前記第１電流方向制限手段と前記第２電流方向制限手段とを規定するマスクを前記導電層の上に形成する段階と、
前記導電層、前記Ｐ型物質層、そして前記Ｎ型物質層の順番で、前記マスクで覆われていない領域をエッチングする段階と、
前記マスクを除去する段階と
をさらに含むことを特徴とする請求項１０に記載のトランジスタの製造方法。 - 前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか１つからなる層である
ことを特徴とする請求項１３に記載のトランジスタの製造方法。 - 前記Ｐ型物質層は、ニッケル酸化物からなる層である
ことを特徴とする請求項１３に記載のトランジスタの製造方法。 - 前記第５段階は、
前記基板上に、前記第３導電層と前記第４導電層とを覆うように第１層間絶縁層を形成する段階と、
前記第３導電層と前記第４導電層とのうちの一方を露出させる第１ビアホ―ルを、前記第１層間絶縁層に形成する段階と、
前記第１層間絶縁層の上に第５導電層を形成して、前記第１ビアホ―ルを前記第５導電層で充填する段階と、
前記第５導電層のパターンニングにより、前記第５導電層が前記第１導電層に対して平行に位置するようにライン状に形成して前記ビットラインとする段階と
をさらに含むことを特徴とする請求項１０に記載のトランジスタの製造方法。 - 前記第６段階は、
前記ビットラインを覆うように第２層間絶縁層を形成する段階と、
前記第３導電層と前記第４導電層とのうちの他方を露出させる第２ビアホ―ルを、前記第２層間絶縁層に形成する段階と、
前記第２層間絶縁層の上に第６導電層を形成して、前記第２ビアホ―ルを前記第６導電層で充填する段階と、
前記第６導電層のパターンニングにより、前記第６導電層が前記ビットラインに対して直交する方向に位置するように形成して前記ワードラインとする段階と
さらに含むことを特徴とする請求項１０乃至請求項１６のうちの何れか一項に記載のトランジスタの製造方法。 - 前記電圧降下手段は、抵抗層である
ことを特徴とする請求項１０に記載のトランジスタの製造方法。 - 前記Ｐ型物質層は、ニッケル酸化物からなる層である
ことを特徴とする請求項１４に記載のトランジスタの製造方法。 - 請求項１に記載のトランジスタの動作方法であって、
前記ビットラインと前記第１導電層との間の電位差を保持する段階と、
前記ワードラインに駆動電圧を印加する段階と
からなることを特徴とするトランジスタ動作方法。 - 前記第１電流方向制限手段と前記第２電流方向制限手段とは、それぞれ、第１ＰＮ接合層と第２ＰＮ接合層とである
ことを特徴とする請求項２０に記載のトランジスタ動作方法。 - 前記相変化層は、バナジウム酸化物、ニッケル酸化物、及びハフニウム酸化物のうちの何れか１つからなる層である
ことを特徴とする請求項２０に記載のトランジスタ動作方法。 - 前記第１ＰＮ接合層と前記第２ＰＮ接合層は、それぞれ、Ｎ型物質層とＰ型物質層とを順次に積層させて構成されており、
前記Ｎ型物質層は、ニッケル酸化物とチタン酸化物とのうちの何れか１つからなる層であり、
前記Ｐ型物質層は、ニッケル酸化物からなる層である
ことを特徴とする請求項２１に記載のトランジスタ動作方法。 - 前記駆動電圧は、前記電位差より低い
ことを特徴とする請求項２０に記載のトランジスタ動作方法。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020040093639A KR100612872B1 (ko) | 2004-11-16 | 2004-11-16 | 채널의 물성이 인가전압에 따라 가변적인 트랜지스터와 그제조 및 동작 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2006148109A true JP2006148109A (ja) | 2006-06-08 |
Family
ID=36460168
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2005331044A Pending JP2006148109A (ja) | 2004-11-16 | 2005-11-16 | チャンネルの物性が印加電圧によって可変的なトランジスタとその製造及び動作方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (2) | US7414295B2 (ja) |
| JP (1) | JP2006148109A (ja) |
| KR (1) | KR100612872B1 (ja) |
| CN (1) | CN100502037C (ja) |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7579611B2 (en) * | 2006-02-14 | 2009-08-25 | International Business Machines Corporation | Nonvolatile memory cell comprising a chalcogenide and a transition metal oxide |
| CN100461485C (zh) * | 2007-01-17 | 2009-02-11 | 中国科学院上海微系统与信息技术研究所 | 基于硫系化合物相变材料的限流器及制作方法 |
| KR101410926B1 (ko) * | 2007-02-16 | 2014-06-24 | 삼성전자주식회사 | 박막 트랜지스터 및 그 제조방법 |
| KR100901699B1 (ko) * | 2007-07-11 | 2009-06-08 | 한국전자통신연구원 | 금속-절연체 상전이 메모리 셀 및 그의 제조 방법 |
| US8004060B2 (en) * | 2007-11-29 | 2011-08-23 | International Business Machines Corporation | Metal gate compatible electrical antifuse |
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- 2005-11-16 US US11/274,475 patent/US7414295B2/en not_active Expired - Fee Related
- 2005-11-16 JP JP2005331044A patent/JP2006148109A/ja active Pending
- 2005-11-16 CN CNB2005101247290A patent/CN100502037C/zh not_active Expired - Fee Related
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- 2008-07-10 US US12/216,742 patent/US7638361B2/en not_active Expired - Fee Related
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Also Published As
| Publication number | Publication date |
|---|---|
| KR20060054812A (ko) | 2006-05-23 |
| CN1790744A (zh) | 2006-06-21 |
| US20090186444A1 (en) | 2009-07-23 |
| KR100612872B1 (ko) | 2006-08-14 |
| US7638361B2 (en) | 2009-12-29 |
| US20060108639A1 (en) | 2006-05-25 |
| US7414295B2 (en) | 2008-08-19 |
| CN100502037C (zh) | 2009-06-17 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD03 | Notification of appointment of power of attorney |
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|
| RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20061106 |
|
| A621 | Written request for application examination |
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|
| A02 | Decision of refusal |
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