KR20030023556A - 메모리 셀 - Google Patents

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KR20030023556A
KR20030023556A KR1020020055548A KR20020055548A KR20030023556A KR 20030023556 A KR20030023556 A KR 20030023556A KR 1020020055548 A KR1020020055548 A KR 1020020055548A KR 20020055548 A KR20020055548 A KR 20020055548A KR 20030023556 A KR20030023556 A KR 20030023556A
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KR1020020055548A
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트랜렁티
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휴렛-팩커드 컴퍼니(델라웨어주법인)
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    • H—ELECTRICITY
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    • G11C17/16—Read-only memories programmable only once; Semi-permanent stores, e.g. manually-replaceable information cards in which contents are determined by selectively establishing, breaking or modifying connecting links by permanently altering the state of coupling elements, e.g. PROM using electrically-fusible links

Abstract

메모리 장치(10)는 직렬로 된 두개의 터널 접합부(134,136,234,236)를 구비한 메모리 셀(130,230)을 포함한다. 선택된 메모리 셀(130,230)을 프로그램하기 위해, 선택된 메모리 셀(130,230)의 제 1 터널 접합부(134, 234)를 차단한다. 제 1 터널 접합부(124,234)를 차단하면 제 1 터널 접합부(134,234) 양단이 단락되고, 선택된 메모리 셀(130)의 저항이 제 1 상태에서 제 2 상태로 변경된다. 저항의 변화는 판독 프로세스로 감지할 수 있다. 제 2 터널 접합부(136,236)는 제 1 터널 접합부(134,234)와는 다른 상이한 반-퓨즈 특성을 가지며, 기록 프로세스에 의해 단락되지 않는다. 그러므로 제 1 터널 접합부(134,234)가 차단된 후에, 제 2 터널 접합부(136,236)는 메모리 셀(130,230)에 아이솔레이션 기능을 제공할 수 있다.

Description

메모리 셀{MEMORY DEVICE HAVING DUAL TUNNEL JUNCTION MEMORY CELLS}
본 발명은 데이터를 저장하는 메모리 장치에 관한 것으로, 특히 터널 접합부들이 직렬로 이루어진 메모리 셀을 구비한 메모리 장치에 관한 것이다.
메모리 장치는 제품에 사용되는 명령어(instructions)와 같은 데이터를 저장하기 위해 소비재 전자 제품에서 이용된다. 비휘발성 메모리 장치가 바람직한데 그 이유는 데이터를 유지하기 위한 전력을 필요로 하지 않기 때문이다. 그러므로, 전력 공급이 고갈되거나 메모리 장치로부터 끊어질 경우에도 비휘발성 메모리 장치에 저장된 데이터는 보존된다. 소비자는 또한 소형 및 저비용의 제품을 선호하며, 비-휘발성, 고밀도, 저비용이라는 요건은 메모리 장치의 설계에 있어서 우선적인 드라이빙 요소이다. 낮은 전력 소모가 또한 바람직한데, 이는 보다 작은 전력원을 사용함으로써, 소비재 전자 제품의 크기를 줄일 수 있기 때문이다.
비휘발성 메모리 장치는 전형적으로 일회 프로그램가능한(one time programmable;OTP) 또는 재-프로그램가능한 메모리 셀을 가진다. 재-프로그램가능 메모리 셀은 2진 상태간에 전환될 수 있다. 일단 셀이 프로그램되면 OTP 메모리 셀의 상태는 영구적이다. OTP 메모리 장치는 일반적으로 퓨즈, 반-퓨즈(anti-fuse), 전하 저장, 또는 마스크 판독 전용 메모리(마스크 ROM) 중의 하나로 분류될 수 있다.
퓨즈 메모리 셀은 큰 전압을 셀 양단에 인가함으로써 프로그램되고 그로 인해 프로그램밍 동안 셀이 "차단(blown)" 된다. 퓨즈 메모리 셀의 2진 상태는 판독 처리 중에 측정된 셀 양단의 저항으로서 검출될 수 있다. 퓨즈 메모리 장치는, 퓨즈 메모리 셀을 프로그램하는데 필요한 전류가 크기 때문에 대중화되지 않았다. 프로그램밍 전류가 크면 큰 드라이브 트랜지스터를 가진 고 전압의 전원, 또는 전하 펌프 회로가 필요하게 된다. 퓨즈 메모리 셀은 또한 기판의 넓은 영역을 차지하는데, 이는 각 퓨즈 소자마다 접촉 영역이 필요하기 때문이다. 셀의 크기가 커지면 어레이 밀도가 감소되고 퓨즈 메모리 장치의 크기가 증가된다.
퓨즈 메모리 셀은 예를 들어 셀 크기를 보다 증가시키는 다이오드 또는 트랜지스터와 같은 아이솔레이션(isolation) 소자를 포함하는 경우도 있다. 퓨즈 메모리 셀에서 사용된 아이솔레이션 다이오드 및 트랜지스터는 전류 수용력이 한정되어 있으며, 메모리 셀을 프로그램하기 위해 요구되는 큰 기록 전류에 의해 손상될 수도 있다. 또한, 아이솔레이션 다이오드 및 트랜지스터는 전형적으로 실리콘-기반 능동 소자이며, 실리콘 크리스탈 기판 상에서 가장 쉽게 형성된다. 이런 유형의 아이솔레이션 소자는 다층의 퓨즈 OTP 어레이들의 적층을 방해함으로써 어레이의 밀도를 감소시킨다. 마이크로-결정 및 비결정인 다이오드 및 트랜지스터와 같은 다른 유형의 실리콘-기반 아이솔레이션 소자 등에서는 적층이 가능하지만 제조 비용 및 복잡성이 증가된다. 끝으로, 퓨즈 메모리 셀은 항복 임계 분포(breakdown threshold distribution)가 광범위하다는 특징이 있다. 항복 임계 분포가 광범위하다는 것은 셀을 프로그램하는데 필요한 기록 전류가 매우 가변적이라는 것을 의미한다. 광범위한 항복 임계 분포를 감당하기 위해서는 전형적으로 기록 전류가 증가되어야 한다.
종래의 반-퓨즈 메모리 셀은 전형적으로 금속-유전체-금속 스택을 포함한다. 종래의 반-퓨즈 메모리 셀은 셀 양단에 큰 기록 전위를 인가함으로써 프로그램된다. 기록 전위는 반-퓨즈를 트리거(triggers)하고 프로그램된 메모리 셀 양단의 저항을 감소시킨다. 종래의 반-퓨즈 메모리 셀은 퓨즈/트랜지스터 셀에서와 동일한 많은 단점을 가진다. 예를 들어, 종래의 반-퓨즈 메모리 셀은 큰 기록 전위를 필요로 하고, 실리콘-기반 능동 아이솔레이션 소자를 요구할 수도 있다.
EPROM은 공통 전하 저장 메모리이다. EPROM 메모리는 전하를 기판에서 메모리 셀의 플로팅 게이트(floating gate)로 운반하기 위해 Flowler-Nordheim 터널링을 이용한다. EPROM 메모리는 큰 기록 전위를 필요로 하며, EPROM 장치의 기록 속도는 터널링 전류 밀도에 의해 제한된다.
마스크 ROM 메모리는 사용자 레벨("필드 프로그램밍")에서가 아닌 제조시에 프로그램된다. 그러므로, 마스크 ROM 장치의 각 뱃치(batch)는 응용-지정적(application-specific)이다. 대부분의 제조 과정에서처럼, 비용 절감은 크기를 증가시킴으로써 실현된다. 그러므로, 효과적인 비용으로 마스크 ROM을 생산하기 위해서는 응용-지정적 메모리에 대한 수요가 많아야 한다. 대규모의 프로세싱을 하게 되면 많은 응용에 대해 마스크 ROM이 비싸지게 된다.
그러므로 고밀도로 배열할 수 있는 메모리 셀을 구비한 저비용의 메모리 장치가 필요하다. 또한 고속 처리가 가능하고 과도한 처리 전력이 필요하지 않는 메모리 장치가 필요하다.
제 1 관점에 따르면, 메모리 장치는, 제 1 터널 접합부와, 제 1 터널 접합부와 직렬인 제 2 터널 접합부를 구비한 2중 터널 접합 메모리 셀을 포함한다. 제 1 터널 접합부는 제 1 저항 상태에서 제 2 저항 상태로 변경될 수 있다. 메모리 셀은 메모리 장치에 대한 데이터 저장 소자이며, 2개의 저항 상태는 메모리 셀의 2진 상태를 나타낸다. 제 1 및 제 2 터널 접합부는 서로 다른 반-퓨즈 특성(anti-fuse characteristics)을 가지며, 메모리 셀은 제 1 터널 접합부가 단락되더라도 제 2터널 접합부 저항이 실질적으로 변경되지 않도록 프로그램될 수 있다.
제 1 관점에 따르면, 제 2 터널 접합부가 단락되면, 제 2 터널 접합부는 프로그램된 메모리 셀에 대해 아이솔레이션 기능을 제공하다. 그러므로, 실리콘-기반 능동형 아이솔레이션 다이오드 및/또는 트랜지스터는 메모리 장치의 메모리 셀의 절연이 필요치 않다. 그러므로 메모리 장치는 적층형 메모리 소자를 포함할 수 있게 되어 어레이 밀도를 증가시킬 수 있게 된다.
또한 제 1 관점에 따르면, 터널 접합 메모리 셀은 다이오드/트랜지스터 아이솔레이션 소자를 갖는 종래의 메모리 셀보다 더 작다. 이에 따라 어레이 밀도가 더 증가된다. 또한 다이오드/트랜지스터 아이솔레이션 소자가 없는 경우에는 메모리 장치의 제조가 단순화된다.
제 2 관점에 따르면, 선택된 메모리 셀은 기록 전류를 메모리 셀에 인가함으로써 프로그램될 수 있다. 제 1 터널 접합부 저항은 제 2 터널 접합부 저항보다 더 높을 수 있으며 그에 따라 기록 전류가 인가될 때 제 1 터널 접합부 양단에 고 전압이 생성된다.
제 2 관점에 따르면, 제 1 터널 접합부 양단의 고 전압은 제 1 터널 접합부의 항복 전압을 초과할 수 있고, 선택된 셀을 프로그램하는데 사용될 수 있다. 제 1 터널 접합부 저항은 제 1 터널 접합부의 터널링 영역을 줄여줌에 의해 증가될 수 있는데, 이는 유전체의 결함 발생가능 영역을 줄여주기 때문에 바람직하다. 결함 발생 가능성을 줄이면 메모리 장치의 전압/전류 프로그램밍 분포(항복 임계 분포)가 감소되고, 다음으로 메모리 장치에 대한 전력 요건이 감소된다.
본 발명의 제 3 관점에 따르면, 2중 터널 접합 메모리 셀은 제 1 터널 접합부의 항복 전압을 초과하는 기록 전압을 인가함으로써 프로그램될 수 있다. 제 1 터널 접합부의 항복 전압은 제 1 터널 접합부에 유전체를 형성하는데 사용된 물질 및 그의 두께에 의해 결정된다.
제 3 관점에 따르면, 터널 접합부의 프로그램밍 전압은 유전체 층의 항복 전압을 감소시킴으로써 감소될 수 있다. 그러므로, 프로그램밍 전압은 종래의 반-퓨즈 장치에서 보다도 더 낮아질 수 있다. 프로그램밍 전압이 낮아짐으로써 메모리 장치내에 보다 작고, 낮은 전력의 기록 회로가 허용된다.
제 4 관점에 따르면, 제 1 터널 접합부의 항복 임계 분포는 불균일한 두께를 가진 제 1 터널 접합부에 유전체를 제공함으로써 감소될 수 있다. 불균일한 두께는 유전체에 피쳐(feature)를 형성함으로써 설정될 수 있고, 기록 과정 동안 그 피쳐에서 터널링이 일어난다.
제 4 관점에 따르면, 피쳐는 유전체내의 두께가 감소된 영역일 수 있으며 그에 의해, 제 1 터널 접합부의 항복 전압이 감소된다. 피쳐는 제 1 터널 접합부에 비교적 작은 터널링 영역을 제공함으로써 메모리 장치의 항복 임계 분포를 감소시킨다.
다른 관점 및 장점은 첨부된 도면과 관련된 다음의 상세한 설명에서 분명해질 것이다.
도 1은 2중 터널 접합 메모리 셀을 구비한 메모리 어레이의 개략적인 사시도,
도 2는 도 1에 예시된 메모리 어레이를 포함하고 판독/기록 회로와 관련된 메모리 장치의 개략도,
도 3a는 도 1에 예시된 메모리 어레이 부분의 단면도,
도 3b는 도 3a에 예시된 메모리 어레이 부분의 상면도,
도 3c는 도 3a에 예시된 메모리 셀의 정면도,
도 4a는 메모리 셀의 대안적인 실시예의 사시도,
도 4b는 도 4a에 예시된 메모리 셀을 라인(4b-4b)을 따라 절단한 개략도,
도 5a는 유전체 실시예의 평면도,
도 5b는 도 5a의 라인(5b-5b)을 따라 절단한 개략도,
도 6a는 유전체의 또 다른 대안적인 실시예의 평면도,
도 6b는 도 6a의 라인(6b-6b)을 따라 절단한 개략도,
도 7은 유전체의 또 다른 대안적인 실시예의 평면도,
도 8은 도 7의 라인(8-8)을 따라 절단한 개략도,
도 9 내지 도 20은 도 1에 예시된 메모리 어레이를 제조하는 방법을 예시하는 도면,
도 21 및 도 22는 도 1에 예시된 메모리 어레이를 제조하는 대안적인 방법을 예시하는 도면.
도면의 주요 부분에 대한 부호의 설명
10 : 메모리 장치100 : 메모리 어레이
110 : 워드 라인120 : 비트 라인
130 : 메모리 셀134 : 제 1 터널 접합부
136 : 제 2 터널 접합부142 : 제 1 전극
128 : 절연 층708 : 포토레지스트 마스크
2 중 터널 접합 메모리 셀을 구비한 메모리 장치는 바람직한 실시예 및 도면으로 설명될 것이다.
도 1은 2 중 터널 접합 메모리 셀(130)을 구비한 메모리 어레이(100)의 개략적인 사시도이다. 메모리 어레이(100)에서, 워드 라인(110)은 수평 행(horizontal row)으로 연장되고, 비트 라인(120)은 수직 열(vertical column)로 연장된다. 워드 라인(110)는 메모리 셀(130)에서 비트 라인(120)과 교차한다. 각 메모리 셀(130)은 "1" 또는 "0" 중 하나의 2진 상태를 저장할 수 있다. 도 1에서, 2 중 터널 접합 메모리 셀(130)은 상징적으로 2개의 저항 소자로 예시된다. 각 저항 소자는 메모리 셀(130)의 터널 접합부에 대응한다.
도 2는 도 1에 예시된 메모리 어레이(100) 및 그와 관련된 판독/기록 회로를 포함하는 메모리 장치(10)의 개략도이다. 메모리 장치(10)는 메모리 어레이(100), 메모리 어레이(100)의 행(1-6)에 결합된 행 디코더(300), 메모리 어레이(100)의 열(1-7)에 결합된 열 디코더(400) 및 판독 과정 동안, 메모리 셀(130)의 2진 상태를 검출하는 감지 증폭기(500)를 포함한다. 도 2에는, 42개의 메모리 셀(130)에서 교차하는 6 행의 워드 라인(110)과 7열의 비트 라인(120)이 예시적으로 도시된다. 실제에 있어서는, 예를 들어, 1024*1024 메모리 셀의 어레이 및 그 보다 더 큰 어레이가 사용될 수도 있다.
행 디코더(300)는 기록 프로세스 동안 기록 전위(Vw) 또는 기록 전류(Iw)를 선택된 메모리 셀(130)을 포함하는 행에 선택적으로 인가하거나 판독 프로세스 동안 기록 전위(Vr)를 인가하는 복수의 스위치를 포함한다. 유사하게, 열 디코더(400)는 기록 프로세스 동안 선택된 메모리 셀(130)을 포함하는 선택된 열을 접지에 결합하거나 판독 프로세스 동안 선택된 열을 감지 증폭기(500)에 결합하는 복수의 스위치를 포함할 수 있다.
선택된 메모리 셀(130)에 프로그램, 또는 "기록"하기 위해, 행 디코더(300)는 기록 전압(Vw) 또는 기록 전류(Iw)와 선택된 열내의 행 라인(110) 사이의 스위치를 닫고, 열 디코더(400)는 접지와 선택된 열내의 비트 라인(120) 사이의 스위치를 닫는다. 메모리 어레이(100)에 포함된 2중 터널 접합 메모리 셀(130)의 유형에 따라 기록 전압(Vw) 또는 기록 전류(Iw)를 선택한다. 선택된 메모리 셀(130)에 인가된 기록 전압(Vw) 또는 기록 전류(Iw)는 선택된 메모리 셀(130)의 제 1 터널 접합부를 브레이크다운(breakdown), 또는 "차단" 시키기에 충분한 것으로, 선택된 메모리 셀(130) 양단의 저항을 변경시킨다. 기록 전압(Vw) 또는 기록 전류(Iw)는 메모리 셀(130)의 제 2 터널 접합부를 차단시키기에는 불충분하다. 프로그램된 메모리 셀(130)의 제 2 터널 접합부는 기록 전 저항을 실질적으로 유지할 수 있고, 프로그램된 메모리 셀(130)에 대한 절연 요소로서 작용한다. 메모리 셀(130) 및 기록 프로세스의 실시예는 이하에서 상세히 논의된다.
도 3a는 도 1에 예시된 메모리 어레이(100)의 실시예의 일부분을 예시하는 단면도로써, 메모리 셀(130)의 실시예를 포함한다. 도 3b는 메모리 어레이(100)의 일부분의 평면도이다. 도 3c는 도 3a에 예시된 메모리 셀(130)의 정면도이다.
도 3a 및 도 3b를 참조하면, 메모리 어레이(100)의 예시된 부분은 워드라인(110)과 비트 라인(120)의 교차 점에 배치된 복수의 메모리 셀(130)을 포함한다. 메모리 어레이(100)의 기판(132) 위에 배치된 절연체 층(128) 위에 비트 라인(120)을 배치한다. 절연체 층(128)은 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 비전도성 물질일 수 있다. 기판(132)은 예를 들어, 반도체 기판일 수 있다. 기판(132)은 전자 회로를 포함할 수 있고, 절연체 층(128)은 회로와 메모리 셀(130) 사이를 절연시킨다. 대안으로서, 비트 라인(120)을 기판(132)위에 직접 배치할 수 있다. 절연체(125)를 절연체 층(128) 위 및 메모리 셀(130) 사이에 배치한다. 예시 목적을 위한 절연체(125)는 도 3b에는 도시되어 있지 않다. 절연체(125)는 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 비전도성 물질일 수 있다.
도 3c를 참조하면, 메모리 셀(130)은 제 1 터널 접합부(134)와, 제 1 터널 접합부(134)와 직렬인 제 2 터널 접합부(136)를 포함한다. 제 1 터널 접합부(134)는 제 2 터널 접합부(136)와는 다른 반-퓨즈 특성을 가진다. 제 1 터널 접합부(134)를 브레이크다운시키기에, 또는 차단하기에 충분한 기록 전류(Iw)를 메모리 셀(130)에 인가함으로써, 메모리 셀(130)을 프로그램하거나 기록하여. 메모리 셀(130)의 저항 상태를 변경시킨다. 그 결과, 혹은 제 2 저항 상태는 제 1 터널 접합부(134)에 대해 단락 상태가 될 수 있다. 제 2 터널 접합부(136)는 메모리 셀(130)에 Iw를 인가할 때 기록 전류(Iw)가 제 2 터널 접합부(136)를 단락시키기에 불충분하도록 설계된다. 그러므로 제 1 터널 접합부(134)가 차단된 후에 제 2 터널접합부(136)는 메모리 셀(130)에 절연 기능을 제공하여 실리콘-기반 능동 아이솔레이션 소자의 필요성을 제거한다. 제 1 및 제 2 터널 접합부(134, 136)에 대한 상이한 반-퓨즈 특성때문에 그러한 기록 기법이이 가능하게 되고, 이에 대해서는 이하에서 설명된다.
제 1 터널 접합부(134)는 제 1 전극(142), 유전체(144), 및 제 2 전극(146)을 포함한다. 제 1 터널 접합부(134)의 터널링 영역은 제 1 전극(142)과 접촉하는 유전체(144) 부분이다. 제 2 전극(146)은 유전체(144)와 워드 라인(110)을 전기적으로 연결한다. 대안적으로, 제 2 전극(146) 없이, 워드 라인(110)이 유전체(144)에 직접 결합될 수 있다. 유전체(144)는 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 유전체 물질 등으로 제조될 수 있다. 유전체(144)는 예를 들어, 대략 0.5nm 내지 50nm 정도의 두께를 가질 수 있다. 제 1 및 제 2 전극(142, 146)은 예를 들어, 알루미늄, 구리, 은, 금, 및 다른 도체 등 임의의 도전성 물질일 수 있다. 제 1 터널 접합부(134)는 또한 스페이서(spacer)(139)를 포함한다. 스페이서(139)는 메모리 셀(130)의 제조 중에 사용되어 제 1 전극(142)과 접촉하는 유전체(144)의 영역을 감소시키고, 그에 의해 제 1 터널 접합부(130)의 터널링 영역이 감소된다.
제 2 터널 접합부(136)는 제 1 터널 접합부(134)와 직렬로 구성되어, 2 중 터널 접합 메모리 셀(130)을 형성한다. 제 2 터널 접합부(136)는 제 1 전극(142)을 제 1 터널 접합부(134)와 공유하고, 또한 유전체(148) 및 제 3 전극(150)을 포함한다. 유전체(148)는 예를 들어,SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 유전체 등으로 제조될 수 있다. 유전체(148)는 예를 들어, 대략 0.5nm 내지 50nm 정도의 두께를 가질 수 있다. 제 3 전극(150)은 유전체(148)와 비트 라인(120)을 전기적으로 연결한다. 대안적으로, 유전체(144)는 제 3 전극(150)없이 비트 라인(120) 위에 직접 배치될 수 있다.
제 1 터널 접합부(134)는 기록 전류(Iw)가 인가될 경우 제 2 터널 접합부(136)보다 먼저 브레이크다운되도록 디자인된다. 터널 접합부의 브레이크다운은 전극 물질, 유전체 물질, 유전체의 제조 기술, 및 유전체의 두께를 포함하는 몇몇 요소(factors)에 좌우된다. 일반적으로, 터널 접합부 양단의 저항은 터널 접합부 영역에 반비례한다. 도 3a 내지 도 3c에 예시된 실시예에서, 양단에 터널링이 발생하는 터널 접합부(134) 영역은 제 2 전극(146)의 하단과 제 1 전극(142)의 상단 사이의 유전체(144) 영역이다. 이 영역은 메모리 어레이(100)의 제조 중에 유전체(144)보다 먼저 스페이서(139)를 형성함으로써 상대적으로 작게 만들어진다. 제 2 터널 접합부(136) 영역은 제 1 및 제 3 전극(142, 150)과 접촉하는 유전체(148) 영역으로서, 제 1 터널 접합부(134)의 터널링 영역보다 더 크다. 유전체(144,148)의 두께 및 물질이 서로 유사할 경우, 제 1 터널 접합부(134)는 제 2 터널 접합부(136)의 저항(R2) 보다 더 높은 저항(R1)을 갖게 되는데, 그 이유는 제 1 터널 접합부(134)의 터널링 영역이 더 작기 때문이다.
터널 접합부의 항복 전압은 터널 접합부의 유전 장벽 층을 형성하는데 사용되는 물질 및 두께에 따라 달라진다. 메모리 셀(130)에서, 제 1 및 제 2 터널 접합부(134,136)의 항복 전압은 거의 동일할 수 있다.
기록 전류(Iw)가 인가될 때 생성되는 전압을 참조하여 기록 프로세스를 설명한다:
여기서:
V1은 제 1 터널 접합부(134) 양단 전압이고,
V2는 제 1 터널 접합부(136) 양단 전압이고,
R1은 제 1 터널 접합부(134) 양단 저항이고,
R2는 제 1 터널 접합부(136) 양단 저항이다.
V1과 V2에 대한 방정식으로부터 알 수 있는 바와 같이, 제 1 터널 접합부(134)의 저항(R1)이 제 2 터널 접합부(136)의 저항(R2) 보다 더 높기 때문에, 제 1 터널 접합부(134) 양단 전압(V1)이 전압(V2)보다 더 높은 것이다. 터널 접합부가 그의 항복 전압 위의 전위에 노출되는 경우, 반-퓨즈 장치는 유전체를 통한 금속 또는 다른 도전성 소자의 확산에 의해 "단락" 된다. 이 확산은 반-퓨즈 양단의 전압에 의해 가동된다. 따라서, 제 1 터널 접합부(134)를 통한 전류(Iw)로 인해 제1 터널 접합부(134)의 항복 전압을 초과하는 전압(V1)과, 제 2 터널 접합부(136)의 항복 전압을 초과하지 않는 전압(V2)이 생성될 수 있다. 제 1 터널 접합부(134)가 브레이크다운됨에 따라 도전성 소자가 제 2 전극(146)에서부터 유전체(144)를 가로질러 확산을 하게되고, 제 1 터널 접합부(134)가 단락된다. 기록 전류(Iw)의 방향이 반전되어, 도전성 소자가 제 1 전극(142)으로부터 유전체(144)를 가로질러 확산될 수도 있다.
도 3a 내지 도 3c에 예시된 실시예에서, 제 2 터널 접합부(136)와 제 1 터널 접합부(134) 간의 영역 비율은 약 1.5:1일 수 있다. 유전체(144,148)를 형성하는데 사용되는 물질 및 두께들이 서로 유사할 경우, 저항(R1)과 저항(R2)의 비율 또한 약 1.5:1일 수 있다. 그러므로, V1은 V2보다 1.5배 이상이고, V2는 기록 프로세스 동안 제 2 터널 접합부(136)에서 큰 변화가 일어나지 않을 만큼 충분히 낮을 수 있다. 터널 접합부들(136,134) 간의 영역 비율은 기록 프로세스 동안 제 2 터널 접합부(136)가 변경되기 전에 제 1 터널 접합부(134)가 차단되는 것을 보장할 정도로 증가될 수 있다. 그 영역 비율은 또한 메모리 셀(130)이 사용되는 응용에 따라, 1.5:1보다 더 작을 수 있다.
도 3a 및 도 3b에서는 유전체 두께가 동등한 것으로 예시되었지만, 이런 구성이 상이한 반-퓨즈 특성을 획득하기 위해 필요한 것은 아니다. 예를 들어, 유전체 중 어느 하나가 보다 작은 두께를 갖되 높은 브레이크다운 필드(예로, Al2O3는대략 2.7*10+7V/cm의 브레이크다운 필드를 가짐)의 유전체 물질이거나, 보다 큰 두께를 갖되 낮은 브레이크다운 필드(예로, SiO2는 대략 0.6*10+6V/cm의 브레이크다운 필드를 가지며 ZnS는 대략 1.7*10+6V/cm의 브레이크다운 필드를 가짐)의 유전체 물질일 수 있다. 또한 터널 접합부의 항복 전압이 동등할 필요는 없다. 위의 실시예에서 중요한 설계 요소는 기록 전류(Iw)가 제 1 터널 접합부(134)의 저항 상태를 제 1 상태에서 제 2 상태로 변화시킬 때 제 2 터널 접합부(136)가 단락되지 않은 상태를 유지하도록 하는 것이다.
도 4a 및 도 4b는 직렬로 배열된 터널 접합부를 가진 2 중 터널 접합 메모리 셀(230)의 또 다른 실시예를 예시한다. 도 4a는 메모리 셀(230)의 사시도이고, 도 4b는 도 4a의 선(4b-4b)을 따라 절단한 단면도이다. 메모리 셀(230)은 도 2에서 예시된 메모리 어레이(100)에서 이용될 수 있다.
메모리 셀(230)은 워드 라인(110)과 비트 라인(120) 사이에 샌드위치된 제 1 터널 접합부(234)와 제 2 터널 접합부(236)를 포함한다. 제 1 터널 접합부(234)는 (분해 형태로 도시된)불균일한 두께의 유전체(244)와, 제 2 터널 접합부(236)와는 다른 반-퓨즈 특성을 가진다. 제 1 터널 접합부(234)는 제 1 전극(242), 유전체(244), 제 2 전극(246)을 포함한다. 제 2 터널 접합부(236)는 제 1 전극(246)을 제 1 터널 접합부(234)와 공유하고, 또한 유전체(240)(분해된 형태로 도시됨)와 제 3 전극(250)을 포함한다.
도 4a 및 도 4b에 예시된 바와 같이, 유전체(244)는 불균일한 두께를 가지며, 피쳐(feature), 또는 유전체(244)를 통과하며 연장되는 홈(groove)(248)을 포함한다. 제 1 터널 접합부(234)의 터널링 영역은 본질적으로 홈(248)의 하단 영역과 동등하다. 그러므로 홈(248)은 제 1 터널 접합부(234)의 항복 전압을 감소시킨다. 유전체(244)의 항복 전압은 홈(248) 아래의 유전체(244) 두께를 변경하고 유전체(244)의 물질을 바꿈으로써 쉽게 조정될 수 있다.
메모리 셀(230)은 기록 전류(Iw) 또는 기록 전위(Vw)를 메모리 셀(230)에 인가함으로써 프로그램된다. 기록 전류(Iw) 또는 기록 전위(Vw)가 인가되는 경우 홈(248) 아래의 유전체(244)의 상대적으로 얇은 영역이 제 1 터널 접합부(234)의 브레이크다운이 이루어지는 위치이고, 전극(242, 244) 중 하나의 전극으로부터의 금속이 홈(248) 아래의 유전체(244)를 가로지르며 확산된다. 홈(248) 아래의 상대적으로 작은 터널링 영역은 메모리 셀에 대해 작은 항복 임계 분포를 야기하는 국부적인 확산 영역을 제공한다. 항복 임계 분포가 작으면 결함있는 유전체(244)로 인해 제 1 터널 접합부(234)의 항복 전압의 변경될 수 있는 가능성이 줄어든다. 그러므로 메모리 셀(230)을 프로그램하는데 사용되는 기록 전류(Iw) 또는 기록 전압(Vw)이 감소될 수 있다. 이러한 피쳐는 또한 기록 프로세스 동안 제 2 터널 접합부(236)가 우연히 변경될 수 있는 가능성을 감소시킨다.
제 2 터널 접합부(236)의 두께 및 물질은 제 2 터널 접합부(236) 저항이 제 1 터널 접합부(234) 저항과 거의 동등하도록 선택될 수 있다(프로그램밍 전에). 이 실시예에서, 일단 제 1 터널 접합부(234)가 기록 프로세스에서 단락되면 메모리셀(130)의 총 저항은 약 절반으로 줄어들 수 있다.
도 4b에 있어서, 제 2 및 제 3 전극(246,250)은 선택적이고, 대신 유전체는 워드 라인 및 비트 라인에 직접 결합될 수도 있다.
도 5a, 도 5b, 도 6a, 도 6b,도 7 및 도 8은 메모리 셀(130)에서 사용하기에 적합한 유전체의 또 다른 실시예를 도시한다. 각 실시예는 감소한 항복 전압과 터널링 영역을 제공하는 상이한 피쳐를 가진다.
도 5a는 끝이 뾰족한 리세스(recess)(348)를 구비한 유전체(344)를 예시한다. 도 5a에 도시된 바와 같이, 홈(348)은 최저점에서 상대적으로 작은 두께와, 유전체(344)에 대해 작은 터널링 영역을 제공한다. 도 6a 및 도 6b는 V자형 노치(notch) 형태의 홈(448)을 가진 유전체(444)를 예시한다. 도 7 및 도 8은 원뿔형 노치 형태의 홈(548)을 가진 유전체(544)를 예시한다. 이러한 모든 피쳐들은 감소된 항복 전압 및 작은 항복 임계 분포를 제공한다. 도 4 내지 도 7에서 예시된 피쳐(248,348,448,548)는 예를 들어, 임프린팅 프로세스(imprinting process)에 의해 유전체에 형성될 수 있다.
감소한 항복 전압을 획득하기 위해, 불균일한 유전체를 제공하거나 유전체의 표면 영역을 감소시킬 필요는 없다. 감소된 항복 전압은 예를 들어, 감소된 두께의 유전체 또는 낮은 브레이크다운 필드의 유전체 물질을 사용하거나, 또는 물질이나 기하학적 구조의 변형을 결합함으로써 또한 획득될 수 있다. 메모리 셀의 또 다른 실시예(예시되지 않음)는 상대적으로 작은 두께의 유전체를 갖는 제 1 터널 접합부와 보다 두꺼운 유전체를 갖는 제 2 터널 접합부를 포함할 수 있다. 양 유전체는유사한 형상(예로, 평행 육면체)을 가질 수 있고 유사한 물질로 만들어질 수 있다. 제 1 터널 접합부(234)내의 보다 얇은 유전체는 상이한 반-퓨즈 특성(이 실시예에서는 더 낮은 항복 전압)을 제공하는데, 이 특성은 기록 전류 또는 기록 전압(Vw)이 인가되는 경우 제 1 터널 접합부(234)가 제 2 터널 접합부(236)에 앞서 차단되게 한다.
상기 실시예에 따르면, 메모리 장치(10)는 메모리 어레이(100)의 메모리 셀을 절연시키는데 있어서 다이오드 또는 트랜지스터와 같은 실리콘-기반 능동 아이솔레이션 소자를 필요로 하지 않는다. 그러므로 메모리 장치(10)는 스택형 메모리 소자를 포함하며, 그에 따라 어레이 밀도가 증가된다. 터널 접합부는 비교적 작게 만들어질 수 있고, 어레이(100)에 대한 가능한 어레이 밀도를 보다 증가시킨다. 또한, 터널 접합부의 항복 전압은 유전체 두께, 물질, 및 기학적 구조를 조절함으로써 쉽게 조작된다. 그러므로 기록 전류(Iw) 또는 기록 전압(Vw)은 바람직한 터널 접합 특성을 선택함으로써 감소될 수 있다.
상기 실시예의 또 다른 장점은 제 1 터널 접합부내의 유전체에 의해 제공된 항복 임계 분포가 작다는 것이다. 유전체의 항복 전압의 변화가 감소됨으로써, 메모리 셀을 프로그램하는데 사용된 기록 전압(Vw) 또는 기록 전류(Iw)(전압/전류 프로그램밍 분포)의 분포가 제어될 수 있다. 이에 따라 메모리 장치(10)의 전력 필요성이 줄어들고, 메모리 장치(10)내의 선택되지 않은 소자가 기록 프로세스에 의해 우연히 변경될 수 있는 가능성이 감소된다.
메모리 장치(10)에 대한 기록 프로세스를 도 2 및 도 3a 내지 도 3c에 도시된 메모리 셀 구현을 참조하여 설명한다. 이 실시예에서, 기록 전류(Iw)는 메모리 셀(130)을 프로그램하기 위해 인가된다.
도 2를 참조하면, 선택된 메모리 셀(130)에 기록하기 위해, 기록 전류(Iw)는 선택된 메모리 셀(130)과 교차하는 워드 라인(110)에 인가된다. 행 디코더(300)의 스위치를 닫음으로써 기록 전류(Iw)가 인가되어 선택된 워드 라인(110)과 Iw가 연결된다. 선택되지 않은 워드 라인(110)에 연결된 행 디코더(300)의 스위치는 개방되어 있다. 그와 동시에, 열 디코더(400)는 선택된 메모리 셀(130)과 교차하는 비트 라인을 접지에 연결한다. 그러므로 기록 전류(Iw)는 선택된 워드 라인(110)을 통과하고, 선택된 메모리 셀(130) 및 선택된 비트 라인(120)을 통과해 접지로 흐른다. 선택되지 않은 비트 라인(120)에 대한 스위치는 개방 상태이다.
도 3c를 참조하면, 기록 전류(Iw)는 선택된 메모리 셀(130)내의 제 1 터널 접합부(134)를 차단하기에 충분한 유전체(144) 양단의 전압(V1)과, 제 2 터널 접합부(136)를 차단하기에 불충분한 유전체(148) 양단의 전압(V2)을 생성하도록 선택된다. 전압(V1)에 의해 도전성 소자가 제 2 전극(146)에서부터 유전체(144)를 통해 확산됨으로써 제 2 전극(146)(또한 비트 라인(110)과 제 1 전극(142)이 전기적으로 연결된다. 제 1 전극(142)에 제 2 전극(146)이 결합되면 메모리 셀(130)의 저항이 제 1 상태에서 제 2 상태로 변경되고, 이것은 판독 프로세스에 의해 감지가능하다. 제 1 터널 접합부(134)가 차단된 후, 반-퓨즈 작용에 의해 제 1 터널 접합부(134) 양단의 저항이 거의 0까지(단락) 감소될 수 있다. 그러므로, 기록 프로세스 이후,메모리 셀(130) 양단 저항은 제 2 터널 접합부(136) 양단 저항에 근접하게 된다.
도 4 내지 도 8에 예시된 실시예에 대한 기록 프로세스는 위의 실시예와 유사하다. 도 4 내지 도 8의 실시예는 기록 전류(Iw) 또는 기록 전압(Vw)을 인가함으로써 프로그램될 수 있다. 도 2는 메모리 셀(130)을 구비한 어레이(100)를 예시하지만, 도 4a 내지 도 4b에 도시된 셀과 같은 메모리 셀(230)이 메모리 장치(10)에 또한 이용될 수 있다. 메모리 셀(230)을 프로그램하기 위한 기록 프로세스는 이하에서 설명된다.
도 2 및 도 4b를 참조하면, 선택된 메모리 셀(230)은 기록 전압(Vw) 또는 기록 전류(Iw)를 선택된 메모리 셀(230)과 교차하는 워드 라인(110)에 인가함으로써 프로그램된다. 행 디코더(300)내의 스위치를 닫음으로써 기록 전압(Vw) 또는 기록 전류(Iw)가 인가되어 선택된 워드 라인(110)이 Vw 또는 Iw와 연결된다. 선택되지 않은 워드 라인(110)에 연결된 행 디코더(300)내의 스위치는 개방되어 있다. 그와 동시에, 열 디코더(400)는 선택된 메모리 셀(230)과 교차하는 비트 라인(120)을 접지에 연결한다. 그러므로 기록 전압(Vw) 또는 기록 전류(Iw)는 선택된 메모리 셀(230)에 인가된다. 나머지 비트 라인(120)에 대한 스위치는 개방되어 있다.
도 4b를 참조하면, 선택된 메모리 셀 양단의 기록 전압(Vw)은 제 1 터널 접합부(234)에는 V1으로서, 그리고 제 2 터널 접합부(236)에는 V2로써 분배되고, Vw=V1+V2이다. 기록 전압(Vw)은 선택된 메모리 셀(230)에 직접 인가된 것일 수 있고, 또는 선택된 메모리 셀(230)에 인가된 기록 전류(Iw)의 결과일 수 있다. V1은선택된 메모리 셀(230)의 제 1 터널 접합부(234)를 차단하기에 충분하나, V2는 제 2 터널 접합부(236)를 차단하기에는 불충분하다. 기록 전압(Vw)의 인가는, 제 1 터널 접합부(234)가 단락될 때 제 2 터널 접합부(236)의 전류가 크게 증가되지 않도록 하는 전류 제한 함수에 의해 제어될 수 있다. 전압(V2)에 의해 도전성 소자가 제 2 전극(246)에서부터 유전체(244)를 통해 확산됨으로써, 제 2 전극(246)(및 비트 라인(110))과 제 1 전극(242)이 전기적으로 연결된다. 제 1 전극(242)과 제 2 전극(246)이 결합되면 메모리 셀(230)의 저항이 제 1 상태에서 제 2 상태로 변경되며, 이것은 판독 프로세스에 의해 감지가능하다. 제 1 터널 접합부(234)가 차단된 후, 반-퓨즈 작용에 의해 제 1 터널 접합부(234) 양단의 저항이 거의 0까지(단락) 감소될 수 있다.
상술한 전압 기록 프로세스 대신에, 행 디코더(300) 및 열 디코더(400)가, 선택된 메모리 셀을 통과하는 전류 흐름을 감지하는 궤환 감지기(feedback sensors)(예시되어 있지 않음)에 응답할 수 있다. 궤환 감지기는 선택된 메모리 셀의 제 1 터널 접합부가 차단되는 때를 나타낼 수 있고, 그 때 제 2 터널 접합부가 우연히 차단되지 않도록 기록 프로세스를 중단시킬 수 있다.
메모리 장치(10)에 대한 판독 프로세스를 도 2를 참조하여 설명한다. 메모리 장치(10)는 Tran 등의 미국 특허 제 6,259,644 호에 개시된 등전위 판독 프로세스를 이용함이 바람직하며, 그 내용은 본 명세서에서 참조써 인용된다. 등전위 판독 프로세스에 대해서는 메모리 셀(130)을 참조하여 이하에서 약술하겠지만 설명된 프로세스는 본 명세서에서 설명된 또 다른 메모리 셀 실시예를 이용하는 메모리 장치(10)에 적합하다.
선택된 메모리 셀(130)의 2진 상태를 판단하기 위해, 판독 전위(Vr)는 선택된 메모리 셀(130)의 행에 대응하는 워드 라인(110)에 인가되고, 선택된 메모리 셀(130)의 열에 대응하는 비트 라인(120)은 열 디코더(400)를 통해 감지 증폭기(500)와 결합된다. 등전위는 메모리 어레이내의 다른 모든 비트 라인(120)에 인가될 수 있다. 감지 증폭기(150)는 선택된 비트 라인(120)으로부터 전류를 감지하여 선택된 메모리 셀(130)의 2진 상태를 판단한다. 2진 상태는 감지 증폭기(500)으로부터의 출력과 결합된 프로세싱 장치(도시되지 않음)에 의해 감지되는데, 감지 증폭기(500)의 출력은 선택된 메모리 셀(130)의 저항 상태를 나타낸다. 대안으로, 감지 증폭기(500)는 2진 상태를 판단하고, 2진 상태를 프로세싱 장치에 출력하는 회로를 포함할 수 있다.
선택된 메모리 셀(130)의 2진 상태는 기록 프로세스 후 제 1 값인 하이(high)에서부터 제 2 값인 로우(low)까지의 선택된 메모리 셀(130)의 저항 변화로써 판단될 수 있다. 예를 들어, 첫째, 저항 상태가 하이이면 메모리 셀(130)을 통하는 전류가 로우이고, 이것은 "0"의 2진 상태를 나타낸다. 둘째, 저항 상태(제 1 터널 접합(134)을 차단시킨 후에)가 로우이면 메모리 셀(130)을 통하는 전류가 하이이며, "1"의 2진 상태를 나타낸다.
기록 프로세스 후에, 메모리 셀(130)의 제 2 터널 접합부(136)는 단락되지 않은 상태로 유지된다. 그러므로, 선택된 메모리 셀(130)의 프로그램밍 후 메모리어레이(100)에는 단락이 없다. 이러한 아이솔레이션 기능때문에 메모리 어레이(100)에서의 판독 및 기록 프로세스에 불리한 영향을 주지 않고도 복수의 셀(130)이 프로그램된다.
상술한 실시예에 따르면, "1" 또는 "0"의 2진 상태는 메모리 셀에 저장될 수 있다. 첫째, 기록전의 메모리 셀의 높은 저항 상태는 메모리 셀에 대한 "0"의 2진 상태에 대응할 수 있고, 둘째, 감소된 저항 상태는 "1"의 2진 상태에 대응할 수 있다. 그러나, 이러한 규칙은 임의적인 것으로, "0"의 2진 상태 할당이 "1", 또는 임의의 다른 심볼 값으로 재할당될 수 있다.
메모리 어레이(100)를 제조하는 방법을 도 9 내지 도 20을 참조하여 설명한다.
도 9 내지 도 20에서, "a" 라고 표시된 도면은 제조중인 메모리 어레이의 행을 따라 절단한 단면도이고, "b" 라고 표시된 도면은 평면도이다. 도 9 내지 도 20은 도 3a 및 도 3b에 도시된 메모리 셀(130)을 구비한 메모리 어레이(100)의 제조를 예시한다.
도 9a 및 9b를 참조하면, 제조 프로세스는 기판(132)을 제공하는 것으로 시작한다. 기판(132)은 예를 들어, 단결정 실리콘 웨이퍼와 같은 반도체 기판일 수 있다.
기판(132) 위에 절연체 층(128)을 형성한다. 절연체 층(128)은 예를 들어, 화학적 기상 증착(CVD), 플라즈마 강화형 화학적 기상 증착(PECVD), 또한 다른 증착 프로세스에 의해 증착된 예를 들어 실리콘 이산화물일 수 있다. 절연체 층(128)에 대한 다른 적절한 물질은 SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 유전체 물질 등을 포함한다. 예를 들어, 실리콘 이산화물는 실리콘 층을 증착하고 그런 다음 실리콘을 산화시킴으로써 형성된다.
그 다음 제 1 도전 층(700)을 절연체 층(128) 위에 형성한다. 제 1 도전 층은 비트 라인(120)을 형성할 것이다. 제 1 도전 층(700)은 예를 들어, 은, 금, 구리, 알루미늄 및 다른 금속일 수 있다. 제 1 도전 층(700)은 예를 들어, DC 또는 RF 스퍼터링(sputtering) 증착 프로세스 및 다른 증착 프로세스에 의해 형성될 수 있다. 또한 제 1 도전 층(700)은 예를 들어, 도핑된 반도체 층일 수 있다.
제 2 도전 층(702)을 제 1 도전 층(700) 위에 형성한다. 제 2 도전 층(702)은 예를 들어, 은, 금, 구리, 알루미늄 및 다른 금속일 수 있다. 제 2 도전 층(702)은 예를 들어, DC 또는 RF 스퍼터링 증착 프로세스 및 다른 증착 프로세스에 의해 형성될 수 있다. 제 2 도전 층(702)은 제 2 터널 접합부(136)를 비트 라인(120)에 연결하는 제 3 전극(150)이 되며, 그러므로 그것은 선택적이다.
유전체 층(704)을 제 2 도전체 위에 형성한다. 유전체 층(704)은 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 유전체 물질일 수 있다. 유전체 층(704)은 예를 들어, CVD, PECVD 및 다른 증착 프로세스에 의해 증착될 수 있고, 예를 들어 0.5nm 내지 50nm 정도의 두께를 가질 수 있다. 실리콘 이산화물은 예를 들어, 실리콘 층을 증착하고 그런 다음 실리콘을 산화시킴으로써 형성될 수 있다.
제 3 도전 층(706)을 유전체 층(704) 위에 형성한다. 제 3 도전 층(706)은예를 들어, 은, 금, 구리, 알루미늄 및 다른 도체일 수 있다. 제 3 도전 층(706)은 예를 들어, DC 또는 RF 스퍼터링 증착 프로세스 및 다른 증착 프로세스에 의해 형성될 수 있다. 층(700,702,704,706)이 증착된 후에, 포토레지스트(photoresist) 마스크(708)를 제조될 메모리 어레이 위에 배치한다.
도 10a 및 도 10b를 참조하면, 층(700,702,704,706)은 에칭 프로세스에서 패터닝된다. 에칭 프로세스에 의해 행(710)이 생성된다. 그 다음 애싱(ashing) 프로세스에 의해 마스크(708)를 제거한다.
도 11a 및 도 11b를 참조하면, 상부의 두개의 도전 층과 유전체 층을 포토레지스트(712)를 사용하여 패터닝한다. 행(710)의 하부 도전 층은 패터닝되지 않고, 비트 라인(120)이 남게된다. 패터닝 단계에 의해 비트 라인(120) 상에 도체/유전체/도체 포스트(posts)(714)가 배치된다. 포스트(714)는 제 2 터널 접합부(136)에 대응한다. 도 12a 및 도 12b에 도시된 바와 같이, 애싱 프로세스에 의해포토레지스트 마스크(712)를 제거한다.
도 13a 및 도 13b를 참조하면, 절연체(716)를 제조중인 메모리 어레이 위에 형성한다. 절연체(716)는 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 절연체일 수 있다. 절연체 층(716)은 예를 들어, CVD, PECVD 및 다른 증착 프로세스에 의해 증착될 수 있다. 절연체(716)의 표면은 예를 들어, CMP(chemical mechanical polishing)와 같은 프로세스를 이용해 평탄화될 수 있다.
도 14a 및 도 14b를 참조하면, 포토레지스트 마스크(718)를 절연체(716) 위에 배치하되, 포스트(714) 위의 절연체(716) 영역이 노출되게 한다. 그런 다음 포스트(714) 위의 절연체(716)를 에칭한다.
도 15a 및 도 15b를 참조하면, 포토레지스트(718)를 애싱 프로세스에 의해 제거한다. 그런 다음 스페이서 층(720)을 어레이 위에 형성한다. 스페이서 층(720)은 예를 들어, 실리콘 질화물일 수 있다. 스페이서 층(720)은 예를 들어, CVD, PECVD 및 다른 증착 프로세스에 의해 증착될 수 있다.
도 16a 및 도 16b를 참조하면, 스페이서 층(720)을 스페이서(722)내에 형성한다. 스페이서(722)는 예를 들어, 이방성 에칭(anisotropic etching)에 의해 형성될 수 있다. 스페이서(722)는 포스트(714) 위에 비교적 작은 노출 표면 영역을 남겨둔다.
도 17a 및 도 17b를 참조하면, 유전체 층(724)을 어레이 위에 형성한다. 유전체 층(724)은 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 유전체 물질일 수 있다. 유전체 층(724)은 예를 들어, CVD, PECVD 및 다른 증착 프로세스에 의해 증착될 수 있다.
제 4 도전 층(726)은 예를 들어, 은, 금, 구리, 알루미늄 및 다른 금속일 수 있다. 제 4 도전 층(726)은 예를 들어, DC 또는 RF 스퍼터링 증착 프로세스 및 다른 증착 프로세스에 의해 형성될 수 있다.
도 18a 및 도 18b를 참조하면, 전극(146)을 포토리쏘그래피/에칭 프로세스(photolithography/etching process)에 의해 형성한다. 포토레지스트 마스크는 도 14b에 예시된 마스크(718)일 수 있다. 지금까지 제 1 터널 접합부가 포스트(714) 위에 형성되었다.
도 19a 및 도 19b를 참조하면, 포토레지스트 마스크(718)를 애싱 프로세스에 의해 제거한다. 그런 다음 제 5 도전 층(730)을 어레이 위에 형성한다. 제 5 도전 층(730)은 예를 들어, 은, 금, 구리, 알루미늄 및 다른 도체일 수 있다. 제 5 도전 층(730)은 예를 들어, DC 또는 RF 스퍼터링 증착 프로세스 및 다른 증착 프로세스에 의해 형성될 수 있다. 제 5 도전 층(730)은 또한 예를 들어, 도핑된 반도체 층일 수 있다.
도 20a 및 도 20b를 참조하면, 포토리쏘그래피/에칭 프로세스를 이용하여 제 5 도전 층(730)을 워드 라인(110)으로 패터닝한다. 완성된 메모리 어레이의 일부가 도 20a 및 도 20b에 예시되어 있다. 도 20a 및 도 20b에서, 비트 라인(120)은 절연체로 덮여질 수 있다. 비트 라인(120)의 위치를 예시하기 위해 도 20b에서는 절연체를 생략하였다.
도 4 내지 도 8에서 예시된 대안적인 메모리 셀을 구비한 메모리 어레이(100)를 제조하는 또 다른 방법을 도 14 및 도 21 내지 도 22를 참조하여 설명한다.
위에서 설명된 프로세스는 일반적으로 도 3a 내지 도 3c에 예시된 메모리 셀(130)을 구비한 메모리 어레이(100)를 생산하는데 적용된다. 도 4 내지 도 7에 예시된 메모리 어레이(100)를 구비한 메모리 어레이(100)는 상이한 제조 방법을 필요로한다. 그러한 메모리 어레이를 제조하는 방법은 일반적으로 도 9 내지 도 14에예시된 방법에 대응한다. 이 방법은 이 포인트에서 분기한다. 도 14a 및 도 14b에 예시된 단계에 후속하는 또 다른 방법의 단계가 이하에서 설명된다.
도 21a 및 도 21b를 참조하면, 도 14a 및 도 14b에 예시된 바와 같이, 포스트(714) 위의 절연체(716) 영역이 노출된 후에, 제 2 유전체 층(802)을 어레이 위에 형성한다. 유전체 층(802)은 예를 들어, SiOX, SiNX, SiOXNY, AlOX, TaOX, TiOX, AlNX및 다른 유전체 물질일 수 있다. 실리콘 이산화물은 예를 들어, 실리콘 층을 증착하고 그런 다음 실리콘을 산화시킴으로써 형성될 수 있다. 각 메모리 셀에 대한 개개의 유전체는 도 14b에 예시된 마스크(718)와 유사한 마스크를 사용하는 포토리쏘그래피/에칭 프로세스에 의해 형성될 수 있다.
도 22a 및 도 22b를 참조하면, 유전체(844)는 도 4 내지 도 7에 예시된 유전체(244, 344, 444, 544) 중 임의의 유전체에 대응할 수 있다. 예를 들어 임프린팅과 같은 프로세스에 의해 유전체(244, 344, 444, 544)에 피쳐(238, 348, 448, 548)를 형성할 수 있다.
유전체(244, 344, 444, 544) 중 선택된 하나가 형성된 후에, 도전 층(예시되어 있지 않음)을 어레이 위에 증착하고, 도전 층으로부터 유전체(844) 위에 전극(246)을 패터닝한다. 도 19 및 도 20에 예시된 바와 같이 워드 라인(110)은 어레이 위에 형성될 수 있다. 대안으로, 유전체(844)로 향한 비아(via)를 채우도록 그리고 워드 라인을 형성하도록 단일 층이 증착될 수도 있다. 비트 라인(120)의 위치를 예시하기 위해 도 22b에서는 절연체를 생략하였다.
도 4a 및 도 4b에 예시된 바와 같이 위의 프로세스는 메모리 셀(230)을 구비한 메모리 어레이를 생성한다. 어떠한 유전체(244, 344, 444, 544)라도 메모리 셀(230)에 포함될 수 있다.
본 명세서에서, 메모리 어레이에서 "0" 및 "1"의 상태를 기록하는 전류 흐름에 대한 규정은 임의적인 것으로, 메모리 장치(10)의 임의의 원하는 응용에 맞도록 재할당될 수 있다.
위의 실시예는 제 1의 하이 상태에서 제 2의 로우 상태로 메모리 셀 저항을 변경하기 위해 제 1 터널 접합부를 단락시키는 것에 대해 설명된 것이다. 메모리 셀의 저항은 또한 도전 소자를 제 1 터널 접합부의 유전체를 가로지르며 부분적으로 확산시킴으로써 변경될 수 있다. 이것을 "부분적 차단"이라 한다. 터널 접합부의 부분적 차단은 터널 접합부를 단락시키지 않고도 터널 접합부 양단 저항을 감소시킨다. 유전체를 가로지르는 도전성 소자의 확산은 메모리 셀의 저항을 크게 감소시키고, 저항 감소는 판독 프로세스에 의해 감지될 수 있다.
본 명세서에서, 용어 "행" 및 "열"은 메모리 어레이에서 정해진 방향성을 암시하는 것은 아니다. 또한, 용어 "행" 및 "열"이 직교 관계를 반드시 암시하는 것은 아니다.
도 2에 예시된 감지 증폭기(500)는 메모리 장치(10)의 메모리셀의 2진 상태를 검출하는 감지 장치의 일 예이다. 실제에 있어서는, 예를 들어, 변환-임피던스(trans-impedance) 감지 증폭기, 전하-주입 감지 증폭기, 차동 감지 증폭기, 또는 디지털 차동 감지 증폭기와 같은 다른 감지 장치가 사용될 수 있다.
메모리 셀(230)의 2진 상태를 감지하는 하나의 감지 증폭기(500)가 도3에 예시된다. 실제에 있어서는, 다수의 감지 장치가 메모리 어레이에 결합될 수 있다. 예를 들어, 메모리 어레이내의 각 비트 라인마다 하나의 감지 증폭기가 포함될 수 있고, 또는 메모리 어레이내에 둘 이상의 비트 라인마다 하나의 감지 증폭기가 포함될 수 있다.
메모리 어레이(100)는 아주 다양한 응용에 사용될 수 있다. 저장 모듈을 구비한 계산 장치가 하나의 응용일 수도 있다. 저장 모듈은 장기간 저장을 위해 하나 이상의 메모리 어레이(100)를 포함할 수 있다. 저장 모듈은 노트북 컴퓨터, 개인용 컴퓨터 및 서버와 같은 장치에 사용될 수 있다.
메모리 장치(100)는 예시적인 실시예를 참조하여 설명되었지만, 당업자라면 다양한 변형이 있을 수 있음을 쉽게 알 수 있을 것이고, 본 출원은 그것의 변경을 포괄한다.
본 발명에 따르면, 고밀도 배열을 할 수 있는 메모리 셀을 구비한 저비용의 메모리 장치를 제공한다.

Claims (10)

  1. 제 1 터널 접합부(first tunnel junction)(134,234)와,
    상기 제 1 터널 접합부(134,234)와 직렬인 제 2 터널 접합부(136,236)를 포함하되, 상기 제 1 터널 접합부(134,234)는 제 1 저항 상태에서 제 2 저항 상태로 변경될 수 있고 상기 제 1 터널 접합부(134,234)는 상기 제 2 터널 접합부(136,236)와는 다른 반-퓨즈 특성(anti-fuse characteristic)을 가지는
    메모리 셀(130,230).
  2. 제 1 항에 있어서,
    상기 제 2 저항 상태는 단락 상태(short state)인
    메모리 셀(130,230).
  3. 제 1 항에 있어서,
    상기 반-퓨즈 특성은 항복 전압(breakdown voltage)이고 상기 제 1 터널 접합부(134,234)는 상기 제 2 터널 접합부(136,236) 보다 더 낮은 항복 전압을 가지는
    메모리 셀(130,230).
  4. 제 3 항에 있어서,
    상기 제 1 터널 접합부(134,234)는 유전체(144,244,344,444,544)를 포함하고 상기 제 2 터널 접합부(136,236)는 유전체(148,240)를 포함하는
    메모리 셀(130,230).
  5. 제 4 항에 있어서,
    상기 제 1 터널 접합부(134,234)의 터널링 영역이 상기 제 2 터널 접합부(136,236)의 터널링 영역보다 더 작은
    메모리 셀(130,230).
  6. 제 4 항에 있어서,
    상기 제 1 터널 접합부(234)의 상기 유전체(244,344,444,544)가 불균일한 두께(nonuniform thickness)를 가지는
    메모리 셀(230).
  7. 제 6 항에 있어서,
    상기 제 1 터널 접합부(234)의 상기 유전체(244,344,444,544)는 피쳐(248)- 상기 피쳐는 상기 제 1 터널 접합부(234)의 상기 터널링 영역을 정의함 -를 포함하는
    메모리 셀(230).
  8. 제 1 항에 있어서,
    상기 반-퓨즈 특성은 저항이며 상기 제 1 터널 접합부(134)가 기록 프로세스 전에는 상기 제 1 터널 접합부(136) 보다 더 높은 저항을 갖는
    메모리 셀(130).
  9. 제 8 항에 있어서,
    상기 제 1 터널 접합부(134)는 유전체(144)를 포함하고 상기 제 2 터널 접합부(136)는 유전체(148)를 포함하는
    메모리 셀(130).
  10. 제 9 항에 있어서,
    상기 제 1 터널 접합부(134)의 터널링 영역은 상기 제 2 터널 접합부(136)의터널링 영역보다 더 작은
    메모리 셀(130).
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