CN113629098A - 电阻式存储器装置 - Google Patents
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Abstract
本发明实施方式提供一种电阻式存储器装置。电阻式存储器装置包括衬底、隔离结构、字线、源极线、位线及电阻式存储器。衬底包括主体区、第一掺杂区、第二掺杂区与第三掺杂区，第一掺杂区与第二掺杂区由主体区隔开。隔离结构配置于衬底中，且第二掺杂区与第三掺杂区由隔离结构隔开。字线配置于衬底上，第一掺杂区与第二掺杂区位于字线的相对两侧，且第一掺杂区与第三掺杂区位于字线的相对两侧。源极线配置于衬底上且与第一掺杂区电性连接。位线配置于衬底上。电阻式存储器配置于衬底上，且第三掺杂区经由电阻式存储器电性连接于位线。所述电阻式存储器装置可在具有一个单一的晶体管同时连接多个存储器的结构的情况下，避免产生潜泄漏电流。
Description
技术领域
本发明涉及一种存储器装置，尤其涉及一种电阻式存储器装置。
背景技术
为了在相同面积下达到高存储容量，目前发展出一个单一的晶体管同时连接多个存储器的结构(即1TnR结构，n为大于1的整数)。对于高密度的电阻式随机存取存储器来说，会遇到潜泄漏电流(sneak current)的问题，其会使得相邻的存储器在操作过程中对彼此造成影响，导致可靠度下降。
发明内容
本发明提供一种电阻式存储器装置，其可在具有一个单一的晶体管同时连接多个存储器的结构(即1TnR结构，n为大于1的整数)的情况下，避免产生潜泄漏电流(sneakcurrent)。
本发明的电阻式存储器装置包括衬底、隔离结构、字线、源极线、第一位线及第一电阻式存储器。衬底包括主体区、第一掺杂区、第二掺杂区与第三掺杂区，其中第一掺杂区与第二掺杂区由主体区隔开。隔离结构配置于衬底中，其中第二掺杂区与第三掺杂区由隔离结构隔开。字线配置于衬底上，其中第一掺杂区与第二掺杂区位于字线的相对两侧，且第一掺杂区与第三掺杂区位于字线的相对两侧。源极线配置于衬底上，且与第一掺杂区电性连接。第一位线配置于衬底上。第一电阻式存储器配置于衬底上，其中在衬底的厚度方向上，第一电阻式存储器位于衬底与第一位线之间，且第三掺杂区经由第一电阻式存储器电性连接于第一位线。
基于上述，在本发明的电阻式存储器装置中，衬底中的位于字线的相对两侧的第一掺杂区与第二掺杂区由衬底的主体区隔开，衬底中的第二掺杂区与第三掺杂区由隔离结构隔开，源极线电性连接于第一掺杂区，且第三掺杂区经由电阻式存储器电性连接于位线，藉此在电阻式存储器装置的操作过程中，设置于第二掺杂区与第三掺杂区之间的隔离结构可作为控制电阻式存储器与晶体管导通或断开的开关。如此一来，在电阻式存储器装置的操作过程中，潜泄漏电流(sneak current)的传递路径被切断，藉此可准确读取经选择的电阻式存储器的电流并判读状态。
为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详细说明如下。
附图说明
图1是依照本发明的一实施方式的电阻式存储器装置的上视示意图；
图2是沿图1的剖线I-I’的剖面示意图；
图3是沿图1的剖线II-II’的剖面示意图；
图4是沿图1的剖线III-III’的剖面示意图；
图5是对图1的电阻式存储器装置中的部分存储器执行电压施加操作时的状态剖面示意图；
图6是依照本发明的另一实施方式的电阻式存储器装置的上视示意图；
图7是依照本发明的另一实施方式的电阻式存储器装置的上视示意图；
图8是依照本发明的另一实施方式的电阻式存储器装置的上视示意图。
附图标记说明
10、20、30、40：电阻式存储器装置
100：衬底
110：隔离结构
A：箭头
B：主体区
BL1、BL2、BLn：位线
C1、C2、C3、C4、C5：接触结构
d1、d2、d6：最短距离
d3、d4、d5、d7：长度
E1：下电极
E2：上电极
F：空乏区
MC：存储单元
R1、R2、Rn：电阻式存储器
RV：可变电阻层
SL：源极线
SP：间隙壁
t1：厚度
T：晶体管
TD1、TD2、RD1、RD2、RDn：掺杂区
WL：字线
具体实施方式
图1是依照本发明的一实施方式的电阻式存储器装置的上视示意图。图2是沿图1的剖线I-I’的剖面示意图。图3是沿图1的剖线II-II’的剖面示意图。图4是沿图1的剖线III-III’的剖面示意图。图5是对图1的电阻式存储器装置中的部分存储器执行电压施加操作时的状态剖面示意图。在此须说明的是，图5的剖面位置可参照图1中的剖线I-I’的位置。
请参照图1至图4，电阻式存储器装置10包括衬底100、隔离结构110、至少一字线WL、至少一源极线SL、位线BL1、位线BL2、电阻式存储器R1及电阻式存储器R2。在本实施方式中，电阻式存储器装置10可还包括至少一接触结构C1、至少一接触结构C2、至少一接触结构C3、至少一接触结构C4以及至少一接触结构C5。
在本实施方式中，衬底100可包括主体区B、至少一掺杂区TD1、至少一掺杂区TD2、至少一掺杂区RD1及至少一掺杂区RD2，其中至少一掺杂区TD1、至少一掺杂区TD2、至少一掺杂区RD1及至少一掺杂区RD2配置于主体区B上。
在本实施方式中，掺杂区TD1的导电型与主体区B的导电型不同，且掺杂区TD1、掺杂区TD2、掺杂区RD1与掺杂区RD2的导电彼此相同。举例而言，在一实施方式中，主体区B可为P型掺杂井(P-well)，掺杂区TD1、掺杂区TD2、掺杂区RD1与掺杂区RD2可为N型掺杂区(即N+区域)。在本实施方式中，掺杂区TD1、掺杂区TD2、掺杂区RD1及掺杂区RD2彼此分离设置。详细而言，如图3所示，在第二方向X上，掺杂区TD1与掺杂区TD2由主体区B隔开。另外，如图1及图2所示，掺杂区RD1、掺杂区TD2及掺杂区RD2沿第一方向Y依序排列设置且彼此分离。换言之，在本实施方式中，在第一方向Y上，掺杂区TD2是位于掺杂区RD1与掺杂区RD2之间。在本实施方式中，第二方向X相交于第一方向Y。举例而言，第二方向X可实质上正交于第一方向Y。
在本实施方式中，隔离结构110配置于衬底100中。在本实施方式中，隔离结构110例如是浅沟渠隔离(shallow trench isolation，STI)结构。在本实施方式中，隔离结构110的材料例如是氧化硅。在本实施方式中，如图2至图4所示，隔离结构110的顶表面高过于衬底100的顶表面。在其他实施方式中，隔离结构110的顶表面可与衬底100的顶表面实质上共平面。在本实施方式中，如图1和图2所示，掺杂区TD2与掺杂区RD1由隔离结构110隔开，以及掺杂区TD2与掺杂区RD2由隔离结构110隔开。在本实施方式中，如图1和图4所示，两个掺杂区RD1由隔离结构110隔开，以及两个掺杂区RD2由隔离结构110隔开。在本实施方式中，如图1所示，隔离结构110环绕且覆盖掺杂区RD1的侧壁，以及隔离结构110环绕且覆盖掺杂区RD2的侧壁。
在本实施方式中，如图1及图3所示，字线WL配置于衬底100上，且掺杂区TD1与掺杂区TD2位于字线WL的相对两侧。详细而言，在本实施方式中，字线WL的位于掺杂区TD1与掺杂区TD2之间的一部分可作为晶体管T的栅极，且掺杂区TD1与掺杂区TD2分别可作为晶体管T的端子。举例来说，在一实施方式中，掺杂区TD1可作为晶体管T的源极使用，且掺杂区TD2可作为晶体管T的漏极使用。也就是说，掺杂区TD1与掺杂区TD2可视为晶体管T的掺杂区。在本实施方式中，两条字线WL之间(即两个晶体管T的两个栅极之间)仅设置一个掺杂区TD1。也就是说，在第二方向X上两相邻的晶体管T会共用同一掺杂区TD1。举例来说，在一实施方式中，掺杂区TD1可作为共用源极区使用。
在本实施方式中，字线WL的材料可包括导体材料，例如多晶硅(Polysilicon)或金属材料，所述金属材料例如是钨(W)、铝(Al)或铜(Cu)。在本实施方式中，如图1、图3和图4所示，间隙壁SP位于字线WL相对两侧的衬底100上，间隙壁SP可以是沿着第一方向Y延伸的条状结构，其可保护字线WL的侧壁，以使字线WL与导电元件(例如接触结构C1、接触结构C2、接触结构C3)电性隔离。在本实施方式中，间隙壁SP的材料可包括氧化硅(SiO2)、氮化硅(Si3N4)或其他低介电材料(low-k)。在一些实施方式中，字线WL与衬底100之间可设置有栅介电层(未示出)，用以使晶体管T的栅极与衬底100电性隔离。
如前文所述，掺杂区RD1、掺杂区TD2及掺杂区RD2沿第一方向Y依序排列设置，因此在本实施方式中，掺杂区TD1与掺杂区RD1也位于字线WL的相对两侧，且掺杂区TD1与掺杂区RD2也位于字线WL的相对两侧。
在本实施方式中，源极线SL配置于衬底100上，源极线SL与掺杂区TD1电性连接。详细而言，如图1和图3所示，源极线SL经由至少一接触结构C1而与掺杂区TD1电性连接。在本实施方式中，接触结构C1的材料可包括导体材料，例如金属材料或金属氮化物，所述金属材料例如是钨、钛(Ti)、钽(Ta)、铜(Cu)或铝(Al)，所述金属氮化物例如是氮化钛(TiN)、或氮化钽(TaN)。另外，虽然附图未示出，但任何所属技术领域中技术人员应可理解，接触结构C1贯穿配置于衬底100上的介电层(未示出)，而电性连接于掺杂区TD1。另外，图2中省略示出源极线SL。
如前文所述，在第二方向X上两相邻的晶体管T共用同一掺杂区TD1，藉此电性连接于掺杂区TD1的源极线SL即作为在第二方向X上两相邻的晶体管T的共用源极线。
在本实施方式中，位线BL1与位线BL2配置于衬底100上。如图1所示，字线WL沿第一方向Y延伸并沿第二方向X排列，源极线SL沿第二方向X延伸，以及位线BL1与位线BL2沿第二方向X延伸并沿第一方向Y排列。在本实施方式中，字线WL相交于源极线SL、位线BL1及位线BL2，而源极线SL、位线BL1及位线BL2彼此平行设置。另外，在第一方向Y上，源极线SL位于位线BL1与位线BL2之间。在本实施方式中，位线BL1与位线BL2的材料可包括导体材料(例如金属材料)，所述金属材料例如是钨、铜或铝。
在本实施方式中，电阻式存储器R1及电阻式存储器R2配置于衬底100上。在本实施方式中，电阻式存储器R1及电阻式存储器R2各自包括下电极E1、上电极E2及可变电阻层RV，上电极E2配置于下电极E1上，且可变电阻层RV配置于下电极E1与上电极E2之间。
下电极E1和上电极E2的材料不受特别限制，凡导电材料均可使用。举例而言，下电极E1和上电极E2的材料分别可以是钛(Ti)、钽(Ta)、氮化钛(TiN)、氮化钽(TaN)、氮化钛铝(TiAlN)、钛钨(TiW)合金、钨、钌(Ru)、铂(Pt)、铱(Ir)、石墨或上述材料的混合物或叠层，其中较佳是氮化钛、氮化钽、铂、铱、石墨或其组合。下电极E1和上电极E2的厚度亦不受特别限制，但通常在5纳米(nm)到500纳米之间。
可变电阻层RV的材料不受特别限制，只要是可以通过电压的施予改变其自身电阻的材料都可以使用。在本实施方式中，可变电阻层RV的材料例如包括氧化铪(HfO2)、氧化钽(Ta2O5)、氧化钛(TiO2)、氧化镁(MgO)、氧化镍(NiO)、氧化铌(Nb2O5)、氧化铝(Al2O3)、氧化钒(V2O5)、氧化钨(WO3)、氧化锌(ZnO)或氧化钴(CoO)。在一实施方式中，可变电阻层RV可以通过物理气相沉积法或化学气相沉积法来形成。在另一实施方式中，考虑到可变电阻层RV的厚度通常需限制在很薄的范围(例如2纳米到10纳米)，可以通过原子层沉积法来形成。
在本实施方式中，如图2及图4所示，在衬底100的厚度方向Z上，电阻式存储器R1位于衬底100与位线BL1之间，以及电阻式存储器R2位于衬底100与位线BL2之间。在本实施方式中，衬底100的厚度方向Z相交于第一方向Y及第二方向X。举例而言，衬底100的厚度方向Z可实质上正交于第一方向Y，且衬底100的厚度方向Z可实质上正交于第二方向X。
从另一观点而言，在本实施方式中，掺杂区RD1经由电阻式存储器R1电性连接于位线BL1，以及掺杂区RD2经由电阻式存储器R2电性连接于位线BL2。如图2及图4所示，掺杂区RD1依序经由至少一接触结构C2、电阻式存储器R1及至少一接触结构C4而与位线BL1电性连接，以及掺杂区RD2依序经由至少一接触结构C3、电阻式存储器R2及至少一接触结构C5而与位线BL2电性连接。
在本实施方式中，接触结构C2、接触结构C3、接触结构C4、接触结构C5的材料分别可包括导体材料，例如金属材料或金属氮化物，所述金属材料例如是钨、铜(Cu)、铝(Al)、钛(Ti)、或钽(Ta)，所述金属氮化物例如是氮化钛(TiN)、或氮化钽(TaN)。在一实施方式中，用以连接电阻式存储器R1与掺杂区RD1的接触结构C2和用以连接电阻式存储器R2与掺杂区RD2的接触结构C3可在同一工艺步骤中形成。在一实施方式中，用以连接位线BL1与电阻式存储器R1的接触结构C4和用以连接位线BL2与电阻式存储器R2的接触结构C5可在同一工艺步骤中形成。另外，虽然附图未示出，但任何所属技术领域中技术人员应可理解，接触结构C2、接触结构C3、接触结构C4、接触结构C5分别贯穿配置于衬底100上的介电层(未示出)，而分别电性连接于掺杂区RD1、掺杂区RD2、电阻式存储器R1、电阻式存储器R2。
如前文所述，掺杂区TD2(即晶体管T的掺杂区)经由隔离结构110而与电性连接至电阻式存储器R1和位线BL1的掺杂区RD1区隔开，以及掺杂区TD2(即晶体管T的掺杂区)经由隔离结构110而与电性连接至电阻式存储器R2和位线BL2的掺杂区RD2区隔开。如此一来，如图5所示，当对一条字线WL(如图1右侧的字线WL)及位线BL1执行电压施加操作时，经选择的电阻式存储器R1与晶体管T的掺杂区TD2之间会因施加电压使得掺杂区RD1与主体区B的介面处产生了跨过隔离结构110而与晶体管T的掺杂区TD2连接的空乏区F而存在导通路径(箭头A所示)；而未经选择的电阻式存储器R2因为在低电压或浮接(floating)状态不具有足够的电压产生空乏区，使得其与晶体管T之间因着隔离结构110处于断路状态。也就是说，通过掺杂区TD2(即晶体管T的掺杂区)经由隔离结构110而与掺杂区RD1、掺杂区RD2区隔开，在对电阻式存储器装置10执行电压施加操作时，经选择的一个电阻式存储器(例如图5中的电阻式存储器R1)与晶体管T之间会导通，其余未经选择的电阻式存储器(例如图5中的电阻式存储器R2)则与晶体管T电性绝缘。有鉴于此，在电阻式存储器装置10的操作过程中，潜泄漏电流(sneak current)的传递路径被切断，藉此可准确读取经选择的电阻式存储器的电流并判读状态。在本实施方式中，所述电压施加操作可包括形成程序、初始重置操作、重置操作、设定操作、写入操作、读取操作或其组合。
虽然前文中以电阻式存储器R1作为经选择的电阻式存储器为例进行说明，但任何所属技术领域中技术人员根据前文描述显然可以理解，电阻式存储器R1和电阻式存储器R2分别可通过对位线BL1和位线BL2施加电压而与晶体管T的掺杂区TD2达成电性导通。如此一来，在电阻式存储器装置10中，晶体管T、电阻式存储器R1和电阻式存储器R2构成了具有一个单一的晶体管同时连接两个存储器的结构(即1T2R结构)的存储单元MC。从另一观点而言，在第一方向Y上位于晶体管T两侧的电阻式存储器R1和电阻式存储器R2会共用同一掺杂区TD2。举例来说，在一实施方式中，掺杂区TD2可作为共用漏极区使用。
在本实施方式中，为了能有效切断潜泄漏电流的传递路径，并准确读取经选择的电阻式存储器的电流，可根据所施加的电压来调整隔离结构110在衬底100的厚度方向Z上的厚度t1，以使得隔离结构110能让未经选择的电阻式存储器与晶体管T电性绝缘，并使得施加电压所产生的空乏区能跨过隔离结构110而让经选择的电阻式存储器与晶体管T电性连接。类似地，在本实施方式中，为了能有效切断潜泄漏电流的传递路径，并准确读取经选择的电阻式存储器的电流，可根据所施加的电压来调整掺杂区TD2与掺杂区RD1之间的隔离结构110在第一方向Y上的最短距离d1，及掺杂区TD2与掺杂区RD2之间的隔离结构110在第一方向Y上的最短距离d2，以使得未经选择的电阻式存储器能与晶体管T电性绝缘，并使得经选择的电阻式存储器能与晶体管T电性连接。
设置于掺杂区TD2与掺杂区RD1之间、掺杂区TD2与掺杂区RD2之间的隔离结构110可作为控制电阻式存储器与晶体管导通或断开并藉以解决潜泄漏电流问题的开关。换言之，用以控制电阻式存储器与晶体管导通或断开并藉以解决潜泄漏电流问题的开关是内建于电阻式存储器装置10中。如此一来，电阻式存储器装置10不但在具有一个单一的晶体管同时连接两个存储器的结构下可避免产生潜泄漏电流，在制作上还能与现有工艺相容，而无须额外的光掩模工艺。
在一实施方式中，在衬底100的厚度方向Z上，隔离结构110的厚度t1可介于约50纳米至约500纳米之间。另外，在一实施方式中，在第一方向Y上，掺杂区TD2与掺杂区RD1之间的最短距离d1可介于约30纳米至约300纳米之间，且掺杂区TD2与掺杂区RD2之间的最短距离d2可介于约30纳米至约300纳米之间。
在本实施方式中，如图1所示，在第一方向Y上，掺杂区TD1的长度d3与掺杂区TD2的长度d4相同。
图6是依照本发明的另一实施方式的电阻式存储器装置的上视示意图。请同时参照图6与图1，图6的电阻式存储器装置20与图1的电阻式存储器装置10相似，因此相同或相似的元件以相同或相似的符号表示，并且省略了相同技术内容的说明。
请参照图6，在电阻式存储器装置20中，在第一方向Y上，掺杂区TD2具有小于掺杂区TD1的长度d3的长度d5。由于掺杂区TD2具有缩短的长度d5，在第一方向Y上设置于掺杂区TD2两侧的掺杂区RD1与掺杂区RD2之间的距离、以及电阻式存储器R1与电阻式存储器R2之间的距离都能够缩短。如此一来，在制作电阻式存储器装置20时，可有效地减小存储单元MC的尺寸，藉以在相同面积下布局更多存储单元MC。另外，掺杂区TD2区分为两部分，其中一部分具有长度d4，而另一部分具有缩短的长度d5，亦即掺杂区TD2在第一方向Y上具有两个不相同的长度。然而，本发明并不限于此。在其他实施方式中，掺杂区TD2在第一方向Y上可仅具有缩短的长度d5。
图7是依照本发明的另一实施方式的电阻式存储器装置的上视示意图。请同时参照图7与图1，图7的电阻式存储器装置30与图1的电阻式存储器装置10相似，因此相同或相似的元件以相同或相似的符号表示，并且省略了相同技术内容的说明。
请参照图7，在电阻式存储器装置30中，每一存储单元MC包括单一晶体管T及多个电阻式存储器R1～Rn。也就是说，存储单元MC具有一个单一的晶体管同时连接多个存储器的结构(即1TnR结构，n为大于1的整数)。从另一观点而言，沿第二方向X排列于晶体管T一侧的电阻式存储器R1～Rn会共用同一掺杂区TD2。举例来说，掺杂区TD2可作为共用漏极区使用。
在本实施方式中，电阻式存储器装置30包括衬底100中的多个掺杂区RD1～RDn，以及位于衬底100上的多条位线BL1～BLn。根据前文结合图1至图4针对掺杂区RD1、掺杂区RD2、位线BL1、位线BL2、电阻式存储器R1及电阻式存储器R2的描述，任何所属技术领域中技术人员应可理解，电阻式存储器Rn是经由至少一接触结构(未标示)而电性连接于掺杂区RDn，以及位线BLn是经由至少一接触结构(未标示)而电性连接于电阻式存储器Rn。也就是说，掺杂区RDn经由电阻式存储器Rn而电性连接于位线BLn。如此一来，电阻式存储器R1～Rn分别可通过对位线BL1～BLn施加电压而与晶体管T的掺杂区TD2达成电性导通。
在本实施方式中，字线WL及位线BL1～BLn彼此平行设置且沿第一方向Y延伸，字线WL及位线BL1～BLn沿第二方向X排列设置。在本实施方式中，源极线SL沿第二方向X延伸并沿第一方向Y排列。也就是说，源极线SL相交于字线WL及位线BL1～BLn。另外，在本实施方式中，源极线SL位于不同于位线BL1～BLn的膜层中。
在本实施方式中，将掺杂区RD1与掺杂区RD2之间在第二方向X上的最短距离d6设计成大于掺杂区TD2与掺杂区RD1之间在第一方向Y上的最短距离d1，以及大于掺杂区TD2与掺杂区RD2之间在第一方向Y上的最短距离d2。也就是说，掺杂区RD1～RDn中任两相邻的掺杂区之间在第二方向X上的最短距离会大于掺杂区RD1～RDn中任一者与晶体管T的掺杂区TD2之间在第一方向Y上的最短距离。如此一来，当对电阻式存储器装置30执行电压施加操作时，因所施加的电压而产生的空乏区能使得经选择的电阻式存储器与晶体管T的掺杂区TD2之间形成导通路径，而不会使经选择的电阻式存储器与相邻的未经选择的电阻式存储器之间形成导通路径，以避免在操作过程中相邻的电阻式存储器对彼此造成影响。
在本实施方式中，在第一方向Y上，掺杂区TD1的长度d3与掺杂区TD2的长度d4相同。
图8是依照本发明的另一实施方式的电阻式存储器装置的上视示意图。请同时参照图8与图7，图8的电阻式存储器装置40与图7的电阻式存储器装置30相似，因此相同或相似的元件以相同或相似的符号表示，并且省略了相同技术内容的说明。
请参照图8，在电阻式存储器装置40中，在第一方向Y上，掺杂区TD2具有小于掺杂区TD1的长度d3的长度d7。由于掺杂区TD2具有缩短的长度d7，在制作电阻式存储器装置40时，可有效地减小存储单元MC的尺寸，藉以在相同面积下布局更多存储单元MC。另外，掺杂区TD2区分为两部分，其中一部分具有长度d4，而另一部分具有缩短的长度d7，亦即掺杂区TD2在第一方向Y上具有两个不相同的长度。然而，本发明并不限于此。在其他实施方式中，掺杂区TD2在第一方向Y上可仅具有缩短的长度d7。
虽然本发明已以实施例揭示如上，然其并非用以限定本发明，任何所属技术领域中技术人员，在不脱离本发明的精神和范围内，当可作些许的更改与润饰，故本发明的保护范围当视权利要求所界定的为准。
Claims (11)
1.一种电阻式存储器装置，其特征在于，所述电阻式存储器装置包括：
衬底，包括主体区、第一掺杂区、第二掺杂区与第三掺杂区，其中所述第一掺杂区与所述第二掺杂区由所述主体区隔开；
隔离结构，配置于所述衬底中，其中所述第二掺杂区与所述第三掺杂区由所述隔离结构隔开；
字线，配置于所述衬底上，其中所述第一掺杂区与所述第二掺杂区位于所述字线的相对两侧，且所述第一掺杂区与所述第三掺杂区位于所述字线的所述相对两侧；
源极线，配置于所述衬底上，且与所述第一掺杂区电性连接；
第一位线，配置于所述衬底上；以及
第一电阻式存储器，配置于所述衬底上，其中在所述衬底的厚度方向上，所述第一电阻式存储器位于所述衬底与所述第一位线之间，且所述第三掺杂区经由所述第一电阻式存储器电性连接于所述第一位线。
2.根据权利要求1所述的电阻式存储器装置，其中所述衬底还包括第四掺杂区，其中所述第二掺杂区与所述第四掺杂区由所述隔离结构隔开，且所述第一掺杂区与所述第四掺杂区位于所述字线的所述相对两侧。
3.根据权利要求2所述的电阻式存储器装置，还包括：
第二位线，配置于所述衬底上；以及
第二电阻式存储器，配置于所述衬底上，其中在所述衬底的所述厚度方向上，所述第二电阻式存储器位于所述衬底与所述第二位线之间，且所述第四掺杂区经由所述第二电阻式存储器电性连接于所述第二位线。
4.根据权利要求3所述的电阻式存储器装置，其中所述字线沿第一方向延伸，所述源极线、所述第一位线与所述第二位线沿第二方向延伸，所述第一方向相交于所述第二方向，且所述衬底的所述厚度方向相交于所述第一方向及所述第二方向。
5.根据权利要求4所述的电阻式存储器装置，其中在所述第一方向上，所述第二掺杂区位于所述第三掺杂区与所述第四掺杂区之间，所述源极线位于所述第一位线与所述第二位线之间。
6.根据权利要求4所述的电阻式存储器装置，其中在所述第一方向上，所述第一掺杂区的长度与所述第二掺杂区的长度相同。
7.根据权利要求4所述的电阻式存储器装置，其中在所述第一方向上，所述第一掺杂区的长度与所述第二掺杂区的长度不相同。
8.根据权利要求3所述的电阻式存储器装置，其中所述字线、所述第一位线与所述第二位线彼此平行设置且沿第一方向延伸，所述第一位线与所述第二位线沿第二方向排列设置，所述源极线沿第二方向延伸，所述第一方向相交于所述第二方向，且所述衬底的所述厚度方向相交于所述第一方向及所述第二方向。
9.根据权利要求8所述的电阻式存储器装置，其中所述第三掺杂区与所述第四掺杂区沿所述第二方向排列设置。
10.根据权利要求9所述的电阻式存储器装置，其中所述第三掺杂区与所述第四掺杂区之间在所述第二方向上的最短距离大于所述第二掺杂区与所述第三掺杂区之间在所述第一方向上的最短距离，以及所述第三掺杂区与所述第四掺杂区之间在所述第二方向上的最短距离大于所述第二掺杂区与所述第四掺杂区之间在所述第一方向上的最短距离。
11.根据权利要求3所述的电阻式存储器装置，其中所述第一电阻式存储器与所述第二电阻式存储器分别包括：
下电极；
上电极，配置于所述下电极上；以及
可变电阻层，配置于所述下电极与所述上电极之间。
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