CN103296026A - 非易失性存储器及其制造方法 - Google Patents

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Abstract

本发明涉及非易失性存储器及其制造方法，尤其涉及包含由沟道区域中形成有绝缘隔离膜的晶体管构成的存储单元的非易失性存储器及其制造方法。本发明的非易失性存储器以MOS晶体管为基本结构并至少在沟道区域形成绝缘隔离膜，栅绝缘层由绝缘膜或可变电阻构成而成为数据存储场所，构成为栅极至少在栅极下部形成金属层，且第一源极区及第一漏极区中以低浓度掺入掺杂物，而第二源极区及第二漏极区中以高浓度掺入掺杂物，或将MOS晶体管作为基本构成并至少包含沟道区域而形成绝缘隔离膜；或者构成为，栅绝缘层由绝缘膜或可变电阻构成而成为数据存储场所，其中栅极成为导电层而第一源极区与第二源极区成为二极管，第一漏极区与第二漏极区也成为二极管。

Description

非易失性存储器及其制造方法
技术领域
本发明涉及一种非易失性存储器及其制造方法，尤其涉及一种包含由沟道区域中形成有绝缘分离膜的晶体管所构成的存储单元的非易失性存储器及其制造方法。
背景技术
属于现有技术的韩国公开专利第2001-0056831号涉及一种形成半导体元件的反熔丝的方法，尤其涉及一种利用半导体衬底的直角形状的棱角部分使绝缘膜能够在更低的电压下容易破坏的半导体元件反熔丝的形成方法，根据上述技术的反熔丝形成方法包括如下步骤：在已完成下部工序的半导体衬底基板上形成预定的图案，以形成具有直角形状的棱角的结构；蒸镀栅氧化膜，并在栅氧化膜的上部层叠氮化膜/第一多晶硅膜；形成感光膜图案，以使半导体衬底的直角形状的棱角部分的第一多晶硅膜露出；对所露出的第一多晶硅膜进行干式蚀刻，以使半导体衬底的直角形状的棱角部分的氮化膜率先露出；对氮化膜进行干式蚀刻；蒸镀第二多晶硅膜并形成图案。若根据如上技术所述的半导体元件的反熔丝形成方法，则可以制造既能使用较低电压又能轻易破坏绝缘膜的反熔丝。
而且，属于现有技术的韩国公开专利第1997-0067848号涉及一种半导体存储器元件及其制造方法，该半导体存储器元件由存取字线信息的存取晶体管T、随着存取晶体管T的工作而通过位线将信息进行存储的存储(storage)节点电容器C、向存储节点电容器供应电荷的充电晶体管P所构成，从而能够向存储节点电容器供应持续性的电荷，由此可以提高半导体存储器元件的处理速度。
另外，非易失性半导体存储器为无需供应电源也能将存储于存储单元中的信息继续维持的半导体存储器。
这种非易失性存储装置能够电性编程，与本发明相关的存储装置的数据存储原理为通过将用于编程的高电压施加于作为存储层的绝缘膜或可变电阻之间，从而引起具有电阻产生变化的状态的现象，正是利用这一原理。
可通过包含在存储层中包含绝缘膜或可变电阻类的结构而构成的存储单元而实现这种非易失性存储器。
在所述存储层为绝缘膜的情况下，如果在绝缘膜之间的两电极，即第一电极和第二电极上施加用于编程的高电压而引起击穿(breakdown)，便将产生阻抗路径而使绝缘膜由绝缘状态转为导通状态。因此所述绝缘膜将成为反熔丝。可以定义为，如果所述绝缘膜为导通状态便是已编程的状态而存储数据“0”，而如果是绝缘状态则是未编程的状态而存储数据“1”。与此相反，也可以将导通状态定义为存储数据“1”而绝缘状态定义为存储数据“0”。
在所述存储层为可变电阻的情况下，可变电阻可采用阻变物质或相变物质。
在构成所述存储单元的可变电阻为阻变物质的情况下，如果在可变电阻之间的两电极，即第一电极和第二电极上施加设置电压(set voltage)以上的电压，则所述可变电阻的电阻处于较低状态，而如果施加复位电压(resetvoltage)以上的电压，则所述可变电阻的电阻处于较高状态。因此可以定义为，所述可变电阻的电阻较低的状态则存储数据“0”，而电阻较高的状态则存储数据“1”。与此相反，也可以将电阻较低的状态定义为存储数据“1”而电阻较高的状态定义为存储数据“0”。
阻变物质正在利用钙钛矿(perowvskite)、过渡金属氧化物、硫系化合物等多种物质而处于开发之中。
利用阻变物质的存储器为可根据材料分为几个种类。第一，将庞磁电阻材料(Colossal Magnetoresistance-CMR)、Pr1-XCaXMnO3(PCMO)等物质插入电极之间而利用借助电场的电阻变化；第二，将Nb2O5、TiO2、NiO、Al2O3等二元氧化物制造为具有非化学计量组成而利用为阻变物质；第三，利用硫系化合物(Chalcogenide)，则无需像相变存储器(PRAM，phase change RAM)通过较高电流引起相变，而是在维持非晶结构的同时利用双向开关(Ovonicswitch)的阀值电压变化所引起的电阻差；第四，向SrTiO3、SrZrO3等铁电材料中掺入铬(Cr)、铌(Nb)等而改变电阻状态；第五，可编程金属化单元(PMC，Programmable Metallization Cell)，向GeSe之类固体电解质中掺入离子迁移率较高的银(Ag)等，并根据通过电化学反应的介质内的导电性沟道的形成与否而造成两种电阻状态。此外通过实现稳定的两种电阻状态而具备存储特性的物质或工艺方法也逐渐出现。
在构成所述存储单元的可变电阻为相变物质的情况下，可以定义为，相变物质的电阻较低的状态下存储数据“0”而电阻较高的状态下存储数据“1”。与此相反，也可以定义为电阻较低的状态下存储数据“1”而电阻较高的状态下存储数据“0”。
所述相变物质为相态(phase)因预定电流而转移为结晶态或非晶态的物质，在结晶态时相当于低电阻状态而非晶态时相当于高电阻状态。
作为与本发明相关的现有技术，图1为存储N-沟道MOS晶体管990的剖面图。如图1所示，作为通常的N-沟道MOS晶体管，具有薄的氧化膜935，该氧化膜935上具有由多晶硅所形成的栅极940，该栅极940的侧壁上形成侧壁间隔层925，源极区926和漏极区927将栅极940隔在中间分开并分别被掺杂为高浓度及低浓度的N型，半导体衬底915则被掺杂为低浓度的P型。在所述存储N-沟道MOS晶体管990中，编程的基本原理在于，栅极940连接于具有0V电压的接地(GND)上，并通过在源极区926或漏极区927上施加高电压而在氧化膜内引起栅极击穿(gate breakdown)以形成阻抗路径。因此，需要可向源极区926或漏极区927施加用于编程的高电压的存取MOS晶体管。为了有助于理解，将作为发生栅极击穿(gate breakdown)的路径的形成于栅极940与源极区926之间的氧化膜935中的阻抗路径936和形成于栅极940与漏极区927之间的氧化膜935中的阻抗路径937专门用粗线予以图示。所述存储MOS晶体管990的缺点在于，相比于使用薄的氧化膜MOS晶体管，而存取MOS晶体管却为了适应高压工作而需要使用厚的氧化膜MOS晶体管。并且缺点还在于，由于需要存取晶体管，因而对提高集成度存在根本性的局限。
作为与本发明相关的现有技术，图2为由两个存取N-沟道MOS晶体管和一个存储N-沟道MOS晶体管构成的存储单元910的电路图。如图2所示，存储N-沟道MOS晶体管900的栅极连接于具有0V电压的接地(GND)上，各个存取N-沟道MOS晶体管901、902的栅极分别连接于各自的字线WL0、WL1上，存取N-沟道MOS晶体管901、902的漏极共同连接于位线BL，各个存取N-沟道MOS晶体管901、902的源极分别连接于存储N-沟道MOS晶体管900的源极956和漏极957上。
如前所述，由于构成有所述存取N-沟道MOS晶体管901、902，因而成为提高集成度的局限性因素。
如前所述，若想在存储N-沟道MOS晶体管900的源极956或漏极957上施加用于编程的高电压，则需要通过存取N-沟道MOS晶体管901、902传递高电压。因而需要在共用位线BL上施加高电压而在所选取的字线WL0或WL1上施加更高的高电压。
如果根据上述现有技术，则由于要将两种厚度不同的氧化膜MOS晶体管高密度地进行制造，因此使存储单元的制造工艺变得相对苛刻。并且由于构成能够存储二位数据的存储单元时需要三个晶体管，因而对提高集成度存在最基本的限制。
发明内容
本发明的目的在于，提供一种由为了使集成度高于所述现有技术，在构成根据本发明的可存储一位或二位数据的存储单元时，以一个晶体管作为基本结构，而栅绝缘层由绝缘膜或可变电阻构成，且在沟道区域包含绝缘隔离膜的晶体管所构成的存储单元。
而且，本发明的目的在于，提供有关所述存储单元的工作方法及制造方法。
而且，本发明的目的在于，提供一种可包括所述存储单元而构成的存储阵列及包含该存储阵列的半导体存储装置及其工作方法。
本发明的目的并不局限于以上述及的目的，对于未经述及的本发明的其他目的及优点可通过下述说明而理解，并通过本发明的实施例而更为清楚地了解。并且，也将容易知道本发明的目的及优点为可通过权利要求书中揭示的方法及其组合而予以实现。
为了解决上述问题，根据本发明一个实施例的非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；源极区和漏极区，其中，所述源极区由包含相交于所述栅绝缘层的区域的第一源极区、作为所述第一源极区之外所余的源极区的第二源极区所构成，在所述第一源极区中以低浓度掺入掺杂物而在所述第二源极区中以高浓度掺入掺杂物；所述漏极区由包含相交于所述栅绝缘层的区域的第一漏极区、作为所述第一漏极区之外所余的漏极区的第二漏极区所构成，在所述第一漏极区中以低浓度掺入掺杂物而在所述第二漏极区中以高浓度掺入掺杂物；而在包含所述源极区与漏极区之间的沟道区域的区域中朝向所述半导体衬底的内侧形成有绝缘隔离膜，所述栅极为在该栅极的下部形成金属层，而所述栅绝缘层由绝缘膜或可变电阻构成，以使所述金属层与所述第一源极区之间的栅绝缘层成为存储数据的第一存储层，而所述金属层与所述第二漏极区之间的栅绝缘层成为存储数据的第二存储层。
根据本发明另一实施例的非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；源极区和漏极区；其中，所述源极区由包含相交于所述栅绝缘层的区域的第一源极区、作为所述第一源极区之外所余的源极区的第二源极区所构成，所述漏极区由包含相交于所述栅绝缘层的区域的第一漏极区、作为所述第一漏极区之外所余的漏极区的第二漏极区所构成；由所述第一源极区与第二源极区、以及第一漏极区与第二漏极区分别形成第一二极管结构体和第二二极管结构体，或者由连接于所述第二源极区的源电极与所述第二源极区、以及连接于第二漏极区的漏电极与所述第二漏极区分别形成第一二极管结构体和第二二极管结构体；在包含所述源极区与漏极区之间的沟道区域的区域中朝向所述半导体衬底的内侧形成有绝缘隔离膜，并且包含所述栅极由导电层形成而所述栅绝缘层由绝缘膜或可变电阻构成，从而成为存储数据的场所的存储单元。
根据本发明别一实施例的非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；源极区；其中，所述源极区由包含相交于所述栅绝缘层的区域的第一源极区、作为所述第一源极区之外所余的源极区的第二源极区所构成，在所述第一源极区中以低浓度掺入掺杂物而在所述第二源极区中以高浓度掺入掺杂物；在包含沟道区域的区域中形成有向所述半导体衬底的内侧形成的同时扩展至漏极区的绝缘隔离膜；所述栅极为在该栅极的下部形成金属层，而所述栅绝缘层由绝缘膜或可变电阻构成，以使所述金属层与所述第一源极区之间的栅绝缘层成为存储数据的第一存储层，而包含第一存储层的栅极区和源极区成为第一位单元。
根据本发明又一实施例的非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；漏极区；其中，所述漏极区由包含相交于所述栅绝缘层的区域的第一漏极区、作为所述第一漏极区之外所余的漏极区的第二漏极区所构成，在所述第一漏极区中以低浓度掺入掺杂物而在所述第二漏极区中以高浓度掺入掺杂物；在包含沟道区域的区域中形成有向所述半导体衬底的内侧形成的同时扩展至源极区的绝缘隔离膜；所述栅极为在该栅极的下部形成金属层，而所述栅绝缘层由绝缘膜或可变电阻构成，以使所述金属层与所述第一漏极区之间的栅绝缘层成为存储数据的第二存储层，而包含第二存储层的栅极区和漏极区成为第二位单元。
较为优选地，如果所述第一存储层成为导通状态，则栅极与第一源极区成为第一二极管，或者如果所述第二存储层成为导通状态，则栅极与第一漏极区成为第二二极管。
更为优选地，还在所述栅极侧壁形成侧壁间隔层，而所述绝缘隔离膜形成为浅沟槽隔离(STI：shallow trench isolation)。
最为优选地，连接于所述栅极的栅电极GG连接于字线，而连接于所述源极区的源电极SS或连接于所述漏极区的漏电极DD分别连接于位线，或者与此相反，所述栅电极GG连接于位线，而所述源电极SS或漏电极DD分别连接于字线。
优选地，所述第二源极区或第二漏极区沿一个方向延伸，并与沿所述一个方向排列的另外的存储单元的第二源极区或第二漏极区形成共享，从而无需经由接触件(contact)而能够直接连接。
优选地，所述栅绝缘层被所述绝缘隔离膜分隔而分离为第一存储层和第二存储层，而在执行编程动作时，由所述绝缘隔离膜防止处于栅极与半导体衬底之间的栅绝缘层内产生阻抗路径。
较为优选地，为了形成PN结二极管可使构成所述第一二极管结构体的第一源极区与第二源极区或者构成所述第二二极管结构体的第一漏极区与第二漏极区分别由N型与P型半导体或P型与N型半导体所构成，或者为了形成肖特基(Schottky)二极管可分别由半导体与金属或金属与半导体所构成，或者由此外的各自具有二极管特性的材料所构成。
更为优选地，所述金属层包括金属、硅化物、金属化合物或与半导体接合时具有二极管特性的材料。
最为优选地，在对具有连接于所述栅极的栅电极GG连接于字线，分别连接于所述源极区和漏极区的源电极SS和漏电极DD连接于各自的位线的构造的存储阵列进行编程动作时，如果字线得到选取则在被选取的字线上施加VPP(峰峰值)电压，而其余未被选取的字线变成预充电(pre-charge)为0V电压的浮置状态(floating state)；或者在对具有使所述栅电极GG连接于位线，所述源电极SS和漏电极DD连接于各自的位线的构造的存储阵列进行编程动作时，如果字线得到选取则在被选取的字线上施加0V电压，而其余未被选取的字线变成预充电为(pre-charge)VPP(峰峰值)电压的浮置状态(floatingstate)；在对第一位单元进行编程的情况下，在源电极SS上施加0V电压；在对第二位单元进行编程的情况下，在漏电极DD上施加0V电压；在编程动作中防止第一位单元编程的情况下，使源电极SS成为浮置状态(floating state)；在防止第二位单元编程的情况下，使漏电极DD成为浮置状态(floating state)。
优选地，写入动作电路包括由接收写入预充电信号WPB而得到控制的晶体管构成的位线预充电电路，所述栅电极GG连接于字线；若构成为连接于所述源极区和漏极区的源电极SS和漏电极DD分别连接于位线，则列解码器将位线(BL0、BL1)预充电(pre-charge)为VPP电压，而若构成为连接于所述栅极的栅电极GG连接于位线而所述源电极SS与漏电极DD分别连接于字线，则列解码器便将位线(BL0、BL1)预充电(pre-charge)为0V电压。
优选地，在读取动作中所需的电路包括：位线(BL0、BL1)，与全局位线(GBL0、GBL1)相连，并通过列解码而选取；感测放大器，所述位线(BL0、BL1)的电学状态传递至全局位线(GBL0、GBL1)而读取所存储的数据；若构成为连接于所述栅极的栅电极GG连接于字线，而分别连接于所述源极区和漏极区的源电极SS和漏电极DD分别连接于位线，则包括用于将所述全局位线(GBL0、GBL1)预充电(pre-charge)为0V电压的晶体管；若构成为栅电极GG连接于位线，而源电极SS和漏电极DD分别连接于字线，则包括预充电(pre-charge)为VCC(电源电压)电压的晶体管。
根据本发明实施例的非易失性存储器的制造方法，其特征在于，包括如下步骤：准备半导体衬底；在半导体衬底上绝缘隔离膜；使用互补于所述半导体衬底的掺杂物进行低浓度离子注入，以形成第一源极区及第一漏极区；在半导体衬底上层叠栅绝缘层；形成由金属层与导电层构成的栅极；在所述栅极侧壁形成侧壁间隔层；使用互补于所述半导体衬底的掺杂物进行高浓度离子注入，以形成第二源极区及第二漏极区。
如果根据本发明，则由于在构成可存储二位数据的存储单元当中，相比于上述现有技术中使用三个晶体管，本发明却仅使用一个单元晶体管，因此从晶体管的个数看来本发明具有能将集成度相比现有技术提高为三倍左右的优点。
并且，由于存储单元之间的第二源极区或第二漏极区可不经由接触件(contact)而直接相互连接，因此具有能够减少存储阵列的水平面积的优点。
并且，在现有技术下构成存储单元时，存储晶体管实际使用薄氧化膜晶体管，然而作为承受用于编程的高电压的存取晶体管，却有需要使用厚氧化膜晶体管的缺点，然而在根据本发明的存储单元中栅绝缘层的绝缘膜为氧化膜的情况下，由于可将一个薄氧化膜晶体管作为基本材料而使用，因此具有存储阵列的制造工序简单而面积达到最小化的优点。
并且，本发明具有在把栅绝缘层置于中间并施加高电压以形成阻抗路径时，绝缘隔离膜可将连向半导体衬底的阻抗路径予以切断的优点。
并且，本发明具有当栅绝缘层为可变电阻的情况下，集成度高而可多次编程的优点。
附图说明
图1为表示根据现有技术的存储MOS晶体管的剖面图。
图2为根据现有技术的存储单元的电路图。
图3a为根据本发明的存储单元的剖面图。
图3b为根据本发明一实施例的存储单元的剖面图。
图3c为根据本发明另一实施例的存储单元的剖面图。
图3d为根据本发明另一实施例的存储单元的剖面图。
图3e为表示为了制造根据本发明的存储单元而准备的半导体衬底的剖面图。
图3f为表示为了制造根据本发明的存储单元而形成绝缘隔离膜的情形的剖面图。
图3g为表示为了制造根据本发明的存储单元而形成第一源极区和第一漏极区的情形的剖面图。
图3h为表示为了制造根据本发明的存储单元而形成栅绝缘层、栅极、侧壁间隔层的情形的剖面图。
图3i为表示为了制造根据本发明的存储单元而形成第二源极区和第二漏极区的情形的剖面图。
图4a为根据本发明一实施例的存储单元的电路图。
图4b为根据本发明另一实施例的存储单元的电路图。
图4c为根据本发明另一实施例的存储单元的电路图。
图4d为根据本发明另一实施例的存储单元的电路图。
图5a、图5b是将栅绝缘层变换为电容器而简单表示根据本发明的存储单元的编程前状态的等价电路图。
图6a为根据本发明的存储单元中已将第一位单元编程之后的等价电路图。
图6b为根据本发明一实施例的存储阵列A的布局图。
图6c为根据本发明另一实施例的存储阵列A的布局图。
图6d为根据本发明另一实施例的存储阵列A的布局图。
图7a为根据本发明的存储阵列A的电路图。
图7b为根据本发明的存储阵列B的电路图。
图8a为用于说明根据本发明实施例的存储阵列A的编程及读取动作的电路图。
图8b为用于说明根据本发明实施例的存储阵列B的编程及读取动作的电路图。
图9a为用于向根据本发明的存储阵列A传递数据的列解码器局部电路及写入电路图。
图9b为用于向根据本发明的存储阵列B传递数据的列解码器局部电路及写入电路图。
图10a为用于表示根据本发明的A型构造的存储装置中数据得到编程的过程的时序图。
图10b为用于表示根据本发明的B型构造的存储装置中数据得到编程的过程的时序图。
图11a为用于表示根据本发明而利用感测放大器读取存储阵列A中所存储数据的原理的列解码器局部电路及读取电路图。
图11b为用于表示根据本发明而利用感测放大器读取存储阵列B中所存储数据的原理的列解码器局部电路及读取电路图。
图12a为表示根据本发明的A型构造的存储装置中读取所存储数据的过程的时序图。
图12b为表示根据本发明的B型构造的存储装置中读取所存储数据的过程的时序图。
图13为根据本发明的整个存储器的构成图。
符号说明：
110：VSB供应器                           120：控制器
130：输入输出装置         140、142、550、552：存储阵列
150：行解码器                            160、162：列解码器
170：写入电路                            180：读取电路
190：VPP发生器                           206：第一位单元
207：第二位单元                210、212、312：绝缘隔离膜
213：埋设氧化膜(buried oxide)       215、915：半导体衬底
216、316：第一源极区                217、317：第一漏极区
225、925：侧壁间隔层                226、326：第二源极区
227、327：第二漏极区                     235：栅绝缘层
236、237、936、937：阻抗路径
240、242、340、540、940：栅极                245：硅化物
250、252、254、256、274、276、278、620、624、910：存储单元
251、286、287、351：二极管    260、261、361、363：单元晶体管
296、297：存储层                             366：接触件
440、446、630、636、740、746、830、836：预充电晶体管
442、742：预充电晶体管栅极
449、539、710、716、739：电平位移器      510、516、749：逆变器
520、526：下拉晶体管             530、536、730、736：传输晶体管
532、732：传输晶体管栅极         610、616、810、816：感测放大器
720、726：上拉晶体管                       750、756：传输门
850：VREF发生器                            900、990：存储晶体管
901、902：存取晶体管              926：源极区
927：漏极区                       935：栅氧化膜
946：源电极                       947：漏电极
956：存储晶体管的源极             957：存储晶体管的漏极
具体实施方式
接下来的用于实施本发明的具体内容其实不过是本发明的简单示例，并非试图限制本发明的适用和使用范围。并且，也并没有任何想局限于前已叙述的技术领域、背景技术、发明目的、及下述详细说明中包含的任何理论当中的意图。
以下参照附图详细说明本发明的具体实施方式。
本发明的非易失性存储器可形成于由块状硅晶片或绝缘层上的硅薄膜(熟知的绝缘衬底上的硅，即SOI)构成的半导体衬底上。
以下定义单元晶体管的栅绝缘层内没有阻抗路径的状态下存储为数据“1”而存在阻抗路径的状态下存储为数据“0”而进行说明。也可以定义成相反，本发明并非局限于此。
以下在与写入和读取电路及其动作相关的说明中将位线缩写为BL0、BL1，全局位线缩写为GBL0、GBL1，写入数据输入信号缩写为WD0、WD1，读取数据输出信号缩写为RD0、RD1等二位(bit)数据总线是为了便于说明根据本发明的一个实施例，本发明并非局限于此。
图3a以剖面图示出根据本发明的存储单元250。
根据本发明的图4a是对图3a所示存储单元250的电路图。
图5a和图5b为用于帮助理解根据本发明的存储单元而简单图示的等价电路图。
如图3a所示，根据本发明的存储单元由沟道区域中包含有绝缘隔离膜210的一个金属栅极晶体管构成。如图4a所示，由于与通常的晶体管不同而源电极SS与漏电极DD之间的连接被断开，因而反映出如图3a所示的绝缘隔离膜210的电隔离功能。
具体而言，如图3a所示，存储单元250为与通常的MOS晶体管类似地具有半导体衬底215，在栅绝缘层235上层叠栅极，该栅极由下部的金属层242和上部的导电层240构成，并以包含连接于所述栅极的栅电极GG、形成于该栅极240、242侧壁的侧壁间隔层225、源极区216、226以及连接于源极区的源电极SS、漏极区217、227以及连接于漏极区的漏电极DD而构成的MOS晶体管为基本结构。附加性地，源极区216、226与漏极区217、227之间(即包含沟道区域的区域)中形成绝缘隔离膜210，并作为本发明的特征。
另外，虽然本发明的实施例中是以形成侧壁间隔层的情形作为示例，然而本发明并非局限于此，在没有侧壁间隔层的情况下也可以加以变形而实施。
如图3a所示，在源极区216、226中包含相交于栅绝缘层235或侧壁间隔层225的区域而成为第一源极区216，第一源极区216中掺有低浓度的掺杂物，第一源极区216以外的源极区成为第二源极区226，第二源极区226中掺有高浓度的掺杂物。
并且如图3a所示，在漏极区217、227中包含相交于栅绝缘层235或侧壁间隔层225的区域而成为第一漏极区217，第一漏极区217中掺有低浓度的掺杂物，第一漏极区217以外的漏极区成为第二漏极区227，第二漏极区227中掺有高浓度的掺杂物。
如图3a所示，沟道区域中形成有绝缘隔离膜210，栅极242由金属层构成，栅绝缘层235由绝缘膜或可变电阻构成而成为存储数据的场所。
如图3a所示，栅极242与第一源极区216之间的栅绝缘层235为存储数据的第一存储场所，为便于理解而用椭圆形状的虚线296专门表示。
所述第一存储场所作为栅绝缘层235的一部分，为第一存储层296。包含所述第一存储层296的栅极242及源极区216、226成为第一位单元。
而且，如图3a所示，栅极242与第一漏极区217之间的栅绝缘层235为存储数据的第二存储场所，为便于理解而用椭圆形状的虚线297专门表示。
所述第二存储场所作为栅绝缘层235的一部分，为第二存储层297。包含所述第二存储层297的栅极242及漏极区217、227成为第二位单元。
在图3a中半导体衬底215通常被掺杂为P型或N型。
根据本发明一个实施例的半导体衬底215以P型为例。因此，第一源极区及第一漏极区将成为低浓度掺入互补于半导体衬底215的掺杂物的N型半导体，而第二源极区226及第二漏极区227将成为高浓度掺入类似掺杂物的N型半导体。
众所周知，低浓度掺杂的半导体与金属相接处便形成肖特基(Schottky)二极管。
本发明利用如上所述的原理，其特征在于，当栅极242与第一源极区216之间的栅绝缘层235(即，第一存储层296)成为导通状态时，栅极242与第一源极区216可构成肖特基(Schottky)二极管。
而且，本发明利用如上所述的原理，其特征在于，栅极242与第一漏极区217之间的栅绝缘层235(即第二存储层297)成为导通状态时，栅极与第一漏极区217构成肖特基(Schottky)二极管。
换言之，如果所述第一存储层296成为导通状态，则栅极242与第一源极区216构成第一二极管，而如果所述第二存储层297成为导通状态，则栅极242与第一漏极区217构成第二二极管。
进而，本发明还包括形成于栅极下部的金属层242全部形成为栅极的情形。即，特征在于，构成所述栅极的金属层242至少形成于栅极的下部或形成于整个栅极。
在根据本发明的另一实施例中，可以包括：形成所述绝缘隔离膜的区域包含沟道区域而形成，由此源极区与漏极区俱全的结构；或者，形成所述绝缘隔离膜的区域包含沟道区域、源极区和漏极区中的某一区域而形成，由此源极区与漏极区中缺少一个的结构。关于此的实施例如图3b所示。
若将图3b与图3a进行比较，区别在于绝缘隔离膜212扩展至漏极区。与此相反，也可以形成为使绝缘隔离膜212扩展至源极区而非漏极区。
如图3b所示，由于绝缘隔离膜212扩展至漏极区，于是没有漏极区，因此不能形成第二存储层。因此，由于作为存储层只具备第一存储层296，故成为能够存储一位(bit)的存储单元。
图4b是针对图3b的电路图，如图4b所示，若与图4a进行比较可知，图4a所示的存储单元中没有对应于第二位单元207的部分。
图3c和图3d为根据本发明的存储单元，为形成于由绝缘层上的硅薄膜(熟知的绝缘衬底上的硅，即SOI)而非块状硅晶片所构成的半导体衬底上的剖面图。
虽然图3c和图3d表示形成于由绝缘层上的硅薄膜(SOI)所构成的半导体衬底上的情形，而非表示形成于由块状硅晶片构成的半导体衬底上的情形，然而很明显本发明并不局限于这些半导体衬底上。
如图3c所示，埋设氧化膜(buried oxide)213位于下部，而埋设氧化膜213上形成有第一源极区216、第二源极区226、绝缘隔离膜312、第一漏极区217、第二漏极区227。
是在栅绝缘层235上依次以金属层242、导电层240形成栅极而层叠的结构。栅极的侧壁上形成有侧壁间隔层225。
所述金属层242位于栅极的下部，用于当栅绝缘层235(即，第一存储层296或第二存储层297)成为导通状态时能够转换为肖特基二极管。
如图3c所示，与图3a类似地，若使栅绝缘层235(即，第一存储层296或第二存储层297)成为导通状态，则以低浓度掺杂的第一源极区216及第一漏极区217便可以与形成栅极下部的金属层242构成肖特基(Schottky)二极管。因此如图3c所示的存储单元254便可凭借与图3a所示存储单元250类似的结构而具有类似的功能。
图4c是针对图3c的电路图，虽然类似于图4a，然而如图4c所示，其特征在于没有半导体衬底电极VSB。如图3c所示，这是因为用于构成半导体衬底电极VSB的主体被绝缘隔离膜312所充填并由埋设氧化膜213包围。
如图3d所示，虽然是与图3c类似的形态，但其特征在于，第一源极区316和第二源极区326以及第一漏极区317和第二漏极区327分别形成二极管结构体。
如图3d所示，根据基于本发明的实施例，第一源极区316和第二源极区326为分别由半导体和金属形成而构成肖特基(Schottky)二极管。即，以第一源极区316由低浓度掺入掺杂物的半导体形成而第二源极区326由硅化物形成的情形为例。与此相反，也可以实施为分别由金属和半导体形成以构成肖特基(Schottky)二极管。
同样，第一漏极区317和第二漏极区327为分别由半导体和金属形成而构成肖特基(Schottky)二极管。即，以第一漏极区317由以低浓度掺入掺杂物的半导体形成而第二漏极区327由硅化物形成的情形为例。与此相反，也可以实施为分别由金属和半导体形成以构成肖特基(Schottky)二极管。
在形成所述肖特基(Schottky)二极管时，所述金属可在金属之外使用硅化物、金属化合物等。
而且，本发明还包括由以低浓度掺入掺杂物的半导体形成第一源极区316、第二源极区326、第一漏极区317、第二漏极区327，而由硅化物或金属形成连接于第二源极区和第二漏极区的源电极SS和漏电极DD，从而形成肖特基(Schottky)二极管结构体的情形。
在形成所述二极管结构体时，本发明并不局限于其中。
例如，本发明可将第一源极区316和第二源极区326分别形成为N型和P型半导体以构成PN结二极管结构体。与此相反，也可以分别变形为P型和N型而加以实施。
同样，根据基于本发明的实施例，第一漏极区317和第二漏极区327分别形成为N型和P型半导体而构成PN结二极管结构体。与此相反，也可以分别变形为P型和N型而加以实施。
如图3d所示，在形成栅极540时，可利用由金属、硅化物、金属化合物、多晶硅等构成的导电层形成栅极。优选地，与通常的晶体管相同地以多晶硅作为导电层而形成栅极540。
如已在图3b中例示，图3d所示的另一实施例可实施为包括：形成绝缘隔离膜的区域包含沟道区域而形成，由此源极区与漏极区俱全的结构；或者，形成所述绝缘隔离膜的区域包含沟道区域、源极区和漏极区中的某一区域而形成，由此源极区与漏极区中缺少一个的结构。
由于这种变形实施例的程度为只要是本领域技术人员即可轻易理解，故在此处省略详细说明，然而应当解释为本发明中包括上述可变形的各种实施例。
图4d是针对图3d的电路图，如图4d所示，源电极SS与第一源极区316之间可连接第一二极管286，漏电极DD与第一漏极区317之间可连接第二二极管287。
根据本发明的非易失性存储器的制造方法包括如下步骤：准备半导体衬底；在半导体衬底上形成绝缘隔离膜；使用与所述半导体衬底互补的掺杂物进行低浓度离子注入而形成第一源极区和第一漏极区；在半导体衬底上层叠栅绝缘层；形成由金属层与导电层构成的栅极；在所述栅极侧壁形成侧壁间隔层；使用与所述半导体衬底互补的掺杂物进行高浓度离子注入而形成第二源极区和第二漏极区。
制造通常的MOS晶体管的各种步骤为熟知的。因此，在这里将为了简洁地表示而简要叙述现有技术下的步骤，或者对公知的一些工序进行全部省略。
对于根据本发明的制造方法图示于图3e、图3f、图3g、图3h、图3i。
如图3e所示，根据本发明一个实施例的制造方法从准备半导体衬底215的步骤开始。
优选地，所述半导体衬底215为单晶硅衬底，虽然在本发明中是以块状硅晶片为例，然而并非局限于此。
可在半导体衬底215上掺入P型或N型掺杂物而形成为P型衬底或N型衬底，然而本发明的一个实施例中是以掺入P型为例进行说明。
接着，如图3f所示地形成绝缘隔离膜210。所述绝缘隔离膜可形成为通常的浅沟槽隔离(STI：shallow trench isolation)。因此，若在形成所述绝缘隔离膜210中利用通常的浅沟槽隔离，则无需按照通常的制造工序制作额外的掩膜即可进行。
形成所述绝缘隔离膜210的过程包括向所述半导体衬底215的表面内部进行蚀刻而形成沟槽，并以绝缘物质填充所述沟槽的步骤。所述沟槽被绝缘物质填充后进行平坦化，例如可利用化学机械平坦化(CMP，chemicalmechanical planarization)进行平坦化。
接着，如图3g所示，形成第一源极区216及第一漏极区217。如前所述，由于第一源极区216和第一漏极区217含互补于半导体衬底215的掺杂物，且需要当栅绝缘层235成为导通状态时与栅极一同转换为肖特基二极管，因此应该是以低浓度掺入掺杂物的半导体。
因此，优选地，按图3g所示的箭头方向将N型掺杂物低浓度离子注入到第一源极区216及第一漏极区217。
所述第一源极区216及第一漏极区217的特征在于，通过绝缘隔离膜210而依靠自对准实现离子注入。这是由于所述绝缘隔离膜210起到离子注入掩膜作用。
优选地，所述第一源极区216和第一漏极区217是在形成栅极之前事先形成。然而本发明并非局限于此，而是还包括与通常的LDD结构类似地在形成栅极之后形成第一源极区216及第一漏极区217的环节。
接着，如图3h所示，层叠栅绝缘层235，并形成由下部的金属层242和上部的导电层240所构成的栅极240、242，而在栅极侧壁形成侧壁间隔层225。虽然在本发明的实施例中是以形成侧壁间隔层的情形为例，然而本发明并非局限于此，而也可以变形为没有侧壁间隔层的形态而加以实施。
在本发明的一个实施例中是以使用栅氧化膜作为栅绝缘层235，且使用多晶硅作为导电层240为例。
所述栅氧化膜为可通过热性氧化膜生长或氧化膜蒸镀而形成于半导体衬底215的表面。
优选地，所述栅氧化膜的厚度通常为1～10纳米(nm)，而为了降低用于编程的VPP电压，使厚度变薄有可能更有利。
作为本发明的另一实施例，栅绝缘层可由可变电阻形成。
作为栅绝缘层235，可用预定厚度的可变电阻代替氧化膜层叠于半导体衬底215的表面上。所述可变电阻可以是由多种物质层叠的复合层。
所述可变电阻为阻变物质、相变物质、或者此外通过实现稳定的两种电阻状态而具备存储特性的物质。
所述阻变物质可以是例如钙钛矿(perowvskite)、过渡金属氧化物、硫系化合物等多种物质。所述阻变物质为电阻因一定电压而变化为低阻抗状态或高阻抗状态的物质，可由TiO2、NiO、HfO2、Al2O3、ZrO2、ZnO、Ta2O5、Nb2O5之类的二元过渡金属氧化物和SrTiO3、HfAlO、HfSiO、HfTiO之类的三元过渡金属氧化物中的任意一个或这些的组合所形成。并且，阻变物质可由掺入Cu的SiO2、掺入Ag的SiO2、掺入Cu的Ge-Se-Te化合物、掺入Ag的Ge-Se-Te化合物、CuOX系阻变物质中的任意一个或这些的组合所形成。
所述相变物质为相态(phase)因预定电流而转移为结晶态或非晶态的物质，其利用硫系化合物。相态(phase)转移的硫系化合物可由Ge、Te、Sb、In、Se及Sn组合而成的二元化合物、三元化合物、四元化合物、以及在这些当中添加Bi的物质所形成。优选地，相变物质可由Ge2Sb2Te5或掺入氮、氧、SiO2、Bi2O3的Ge2Sb2Te5中的某一个或这些的组合所形成。
图3h中形成于栅极下部的金属层242被蒸镀于栅绝缘层235上，可用硅化物或另外的金属化合物代替。
如图3h所示，栅极上部的导电层240以多晶硅被蒸镀于金属层242上，金属层242和作为多晶硅的导电层240通过蚀刻与光刻形成图案。
若根据本发明，可以使形成于所述栅极下部的金属层构成整个栅极。
形成图案之后，通过在氧化环境下加热，使氧化硅薄膜(未图示)在栅极240、242侧壁热生长而形成侧壁间隔层225。
图3h所示的栅极240、242在从水平方向看来，配置为交叉而经过绝缘隔离膜的形态(与图6b所示的存储单元250的栅极424相同)，并形成为岛屿形状。如前所述，由于图6b中绝缘隔离膜成为非活动区，因此位于各位线BL1、BL2之间。
接着，如图3i所示，沿着箭头方向将高浓度的掺杂物离子注入而形成第二源极区226及第二漏极区227。
由于第二源极区226及第二漏极区227要掺入互补于半导体衬底215的掺杂物，因此在本发明的实施例中是以N型进行离子注入。
而且，根据本发明的存储单元最终可通过如下一些公知的步骤(未图示)完成：蒸镀介电物质层；为露出第二源极区和第二漏极区的一部分而通过介电物质蚀刻开口部；形成通过所述开口部延伸的金属化部，以电连接于第二源极区和第二漏极区。
关于根据本发明的存储单元的等价电路，将图3a及图3c的等价电路示于图5a，而将图3d的等价电路示于图5b。对应于图3b的内容只要参照图3a和图5a便可理解，故省略。
图5a和图5b为编程之前的状态，是由于栅绝缘层235为绝缘状态，故将栅绝缘层235(即，第一存储层296和第二存储层297)变换为电容器296、297而简单图示的等价电路图。
与图5a进行比较时，图5b的特征在于图示中反映出第一二极管286及第二二极管287结构体。
根据本发明的存储单元的编程中，为使栅绝缘层235中形成阻抗路径，要在栅电极GG与源电极SS之间或栅电极GG与漏电极217之间施加充分的高电压。
优选地，在栅绝缘层为氧化膜的情况下，将VCC电压设置为约有5MV/cm左右的电场施加于栅氧化膜，而为了在栅氧化膜中引起击穿而形成阻抗路径，所需的电场约为20MV/cm左右。
例如，在栅极长度为130nm的工序中，若栅绝缘层的厚度为2.3nm，则电压优选为1.2V左右，而能够形成阻抗路径的VPP电压优选为5V左右。
因此，当适用上述实施例时，用于编程的VPP电压优选为5V左右。
以下，将栅绝缘层为绝缘膜的情况称为A型而栅绝缘层为可变电阻的情况称为B型。
在包含A型或B型存储单元的非易失性存储器及工作方法中A型与B型类似。
A型与B型不同，构成存储场所的栅绝缘层(即，绝缘膜)不能像可变电阻一样从低阻抗状态转为高阻抗状态。其余类似。因此，前已叙述的有关存储装置的电路及工作的一个实施例作为A型可容易变更为B型的一个实施例，故为了说明的简洁而避免重复说明。
例如，前已叙述的编程电压之VPP电压在绝缘膜中作为形成阻抗路径的电压，可使绝缘膜的阻抗由较高状态变为较低状态。
与此类似，在可变电阻中是由设置电压(set voltage)使可变电阻的阻抗由较高状态变为较低状态。
因此，所述编程电压之VPP电压可被调整为用于可变电阻的设置电压(set voltage)，并可通过与前述的A型类似的方法进行编程。
而且，所述编程电压之VPP电压可被调整为用于可变电阻的复位电压(reset voltage)，并可将可变电阻的阻抗由较低状态转变为较高状态，即编程前的状态。
根据本发明一个实施例的存储单元的编程动作中，栅电极GG可被施加VPP电压而VSB可具有浮置状态(floating state)。
并且，在对第一位单元206进行编程的情况下，在源电极SS施加0V电压，而对第二位单元207进行编程的情况下，在漏电极DD施加0V电压。
所述编程动作中，在防止第一位单元206编程的情况下，源电极SS成为浮置状态(floating state)，而在防止第二位单元207编程的情况下，漏电极DD成为浮置状态(floating state)。
以下，便以所述第一位单元206中栅电极GG上施加VPP电压而源电极SS上施加0V电压的情况为例进行说明。
由于所述栅极242与第一源极区216之间的第一存储层296上施加5V左右的VPP电压，因此形成阻抗路径而使第一存储层296成为导通状态，从而使栅极242与第一源极区216构成肖特基(Schottky)二极管。
即，编程完毕而存储数据“0”。为有助于理解，在图3a、图3b、图3c、图3d中以粗线另行表示出所述阻抗路径236。
将所述肖特基(Schottky)二极管等价地表示出的电路图如图6a所示。
如图6a所示，作为第一位单元206编程过后的存储单元278，肖特基二极管251形成于栅电极GG与源电极SS之间。
作为另一例，如果栅电极GG上施加VPP电压而漏电极DD上施加0V电压，则由于第二位单元207具有与所述第一位单元206相同的结构，因此与第一位单元206类似地得到编程。为有助于理解，将根据上述一例形成的阻抗路径237用粗线图示于图3a中。
在有关根据本发明的存储单元250的一个实施例中，连接于栅极242的栅电极GG在编程动作进行时，若被选取则施加VPP电压，若未被选取则成为事先被预充电(pre-charge)为0V电压的浮置状态(floating state)。
并且，优选地，连接于半导体衬底215的VSB在衬底为P型的情况下被施加0V电压而在半导体衬底为N型的情况下被施加VCC电压。
在所述存储单元中进行读取动作时，在栅电极GG与源电极SS之间或栅电极GG与漏电极DD之间沿二极管的正向施加高于阀值电压的电压，以使产生电流。
在图6a中进行读取动作时，在栅电极GG上施加电源电压VCC而在源电极SS及漏电极DD上施加0V电压的情况下，因阻抗路径而形成的二极管251中被施加正向电压而产生电流。
然而，由于第二存储层297作为没有阻抗路径的电容器而处于绝缘状态，因而在第二存储层297被充分充电完毕后便不再产生电流。
因此，如果通过读取电路感测所述电流便可判断第一存储层296中形成有阻抗路径而第二存储层297中没有形成阻抗路径。
将多个所述存储单元250按行列进行排列而构成存储阵列并集成到存储装置中。
如前所述，在所述存储单元250中连接字线与位线有两种方法。一个是将栅电极GG连接于字线而将源电极SS和漏电极DD分别连接于位线。以下将如此构成的存储阵列称为存储阵列A。
另一个与此相反，将栅电极GG连接于位线而将源电极SS和漏电极DD分别连接于字线。以下将如此构成的存储阵列称为存储阵列B。
根据本发明一个实施例的存储阵列A的布局如图6b所示。
图6b中四边形的虚线是为了表示对应于存储单元250的布局部分而单独图示的。
图6b中作为对存储单元250的剖面图的沿A-A1剖面线截断而图示的剖面图为除了用于与字线WL2连接的接触件366和字线WL2以外便与图3a所示相同。
如图6b所示，所述存储单元250排列为行列结构，然而并非是连续布置的结构而是在行和列上隔一行列交替布置的结构。即，是以类似于检验板的形态排列各存储单元的结构。
如果不按上述布置而连续排列，便成为共用位线的结构，从而导致两个存储单元的数据在共用的位线中冲突，因此目的在于避免此事。
如图6b所示，沿着X方向设置字线WL0、WL1、WL2…，而沿着Y方向设置位线BL0、BL1、BL2…。各栅极412、420、424、432则包含各位线之间的区间与各字线相交的区域而布置。
各位线作为活动区域成为源极区或漏极区，活动区域以外则成为浅沟槽隔离(STI：shallow trench isolation)的区域。
即，各位线之间作为绝缘隔离膜形成浅沟槽隔离(STI：shallow trenchisolation)。
如图6b所示，栅极与构成位线一部分的源极区及漏极区相交的区域362、364成为第一源极区及第一漏极区的一部分，为有助于理解，用斜线图纹专门图示。
若根据本发明，则特征在于存储单元的第二源极区或第二漏极区沿一个方向延伸，与沿所述一个方向排列的存储单元的第二源极区或第二漏极区共享，从而无需经由接触件而可以直接连接。
例如，观察图6b中的存储单元624，可见第二源极区BL1及第二漏极区BL2沿纵向延伸，与纵向上相邻的存储单元620的第二源极区BL1及第二漏极区BL2共享，从而无需经由接触件而直接连接。
正如这样，由于存储单元之间的第二源极区或第二漏极区可以不经由接触件而直接连接，因此具有能够减少存储阵列的水平面积的优点。
根据本发明另一实施例的存储阵列A的布局如图6c所示。
图6c中四边形的虚线为用于表示对应于存储单元250的布局部分而专门图示的。
图6c中作为对存储单元250的剖面图的沿A-A1剖面线截断而图示的剖面图为除了用于与字线WL2连接的接触件366和字线WL2以外则与图3a所示相同。
如图6c所示，存储阵列排列为行列结构，其中行为连续布置的结构而列为每隔一列布置的结构。其原因如图6b所述。
除此之外类似于图6b，故为了简洁而省略重复说明。
根据本发明另一实施例的存储阵列A的布局如图6d所示。
图6d中四边形的虚线为用于表示对应于存储单元252的布局部分而专门图示的。
图6d中作为对存储单元252的剖面图的沿B-B1剖面线截断而图示的剖面图为除了用于与字线WL2连接的接触件366和字线WL2以外则与图3b所示相同。
如图6d所示，存储单元排列为行列结构。存储单元中与栅极相交的位线为一个，由此存储单元具有一个存储场所。
根据本发明一个实施例的存储阵列A如图7a所示。
根据本发明一个实施例的存储阵列B如图7b所示。
如图7a所示，存储阵列A140由多个存储单元250以行列结构排列而集成。
如图7b所示，存储阵列B142由多个存储单元250以行列结构排列而集成。
如图7a所示，所述存储单元的源电极SS、漏电极DD连接于其他存储单元的源电极SS、漏电极DD，并排列为列而形成位线总线BL0、BL1、BL2…。
所述位线总线得到列解码器(column decoder)的选取而连接于全局位线GBL0、GBL1、GBL2…，从而与读取电路和写入电路交换数据。
如图7b所示，所述存储单元的栅电极GG连接于其他存储单元的栅电极GG，并排列为列而形成位线总线BL0、BL1、BL2…。
所述位线总线得到列解码器(column decoder)的选取而连接于全局位线GBL0、GBL1、GBL2…，从而与读取电路和写入电路交换数据。
在对于根据本发明的存储阵列A的写入动作中，列解码器包含由将全局位线GBL0、GBL1、GBL2…预充电为VPP电压，并接收写入预充电信号WPB而得到控制的晶体管构成的位线预充电电路。
所述全局位线GBL0、GBL1为根据写入电路的控制及数据而具有0V电压或处于浮置状态(floating state)，而写入数据输入信号WD0、WD1则经过逆变器并通过下拉(pull-down)晶体管及传输(pass)晶体管而达到用于使所述全局位线GBL0、GBL1分别得到编程的0V电压或用于防止编程的浮置状态(floating state)，并传递给由列解码器选取的位线BL0、BL1。
在对于根据本发明的存储阵列B的写入动作中，列解码器包含由将全局位线GBL0、GBL1、GBL2…预充电为0V电压，并接收写入预充电信号WPB而得到控制的晶体管构成的位线预充电电路。
所述全局位线GBL0、GBL1为根据写入电路的控制及数据而达到VPP电压或浮置状态(floating state)，而写入数据输入信号WD0、WD1则经过电平位移器(level shifter)并通过上拉(pull-up)晶体管及传输(pass)晶体管而达到用于使所述全局位线GBL0、GBL1分别得到编程的VPP电压或用于防止编程的浮置状态(floating state)，并传递给由列解码器选取的位线BL0、BL1。
由此存储为数据“0”或数据“1”，而为了所述数据的存储，要通过写入数据输入信号WD0、WD1分别输入作为数据输入信号的逻辑电平“0”或逻辑电平“1”。
而且，在对于根据本发明的存储阵列A的读取动作中，通过可根据所选取的单元晶体管的存储状态感测并放大位线电学状态的感测放大器(senseamplifier)而转换为数字数据，而所述读取动作所需的读取电路还包括：连接于全局位线GBL0、GBL1并用于将所述全局位线GBL0、GBL1预充电(pre-charge)为0V电压的晶体管；所述位线BL0、BL1的电学状态传递至全局位线GBL0、GBL1而读取所存储的数据的感测放大器。
在对于根据本发明的存储阵列B的读取动作中，通过可根据所选取的单元晶体管的存储状态感测并放大位线电学状态的感测放大器(sense amplifier)而转换为数字数据，而所述读取动作所需的读取电路还包括：连接于全局位线GBL0、GBL1并用于将所述全局位线GBL0、GBL1预充电(pre-charge)为VCC电压的晶体管；所述位线BL0、BL1的电学状态传递至全局位线GBL0、GBL1而读取所存储的数据的感测放大器。
若SAE成为逻辑电平“1”，则所述感测放大器便开始工作而将基准电压之VREF与输入信号GBL0、GBL1的电压之间的电压差予以放大后进行闩锁(latch)而输出到输出端子RD0、RD1。
具体观察则如图7a所示，所述存储单元的栅电极GG连接于另外的存储单元的栅电极GG，并排列为列而形成字线总线WL0、WL1、WL2、WL3…。所述字线连接于行解码器(row decoder)的输出端子而得到行解码器的选取。
如图7b所示，所述存储单元的源电极SS和漏电极DD连接于其他存储单元的源电极SS和漏电极DD，并排列为行而形成字线总线WL0、WL1、WL2、WL3…。所述字线连接于行解码器(row decoder)的输出端子而得到行解码器的选取。
半导体衬底215作为P阱连接于VSB。
在根据本发明的存储阵列A140及存储阵列B142中，通过字线及位线选取存储单元，并在构成所选取的存储单元的单元晶体管中实现编程而存储数据。
在由行解码器(row decoder)所选取的字线内，根据由列解码器(columndecoder)所选取的位线的电学状态而进行编程。
若根据基于本发明的一个实施例，则定义为单元晶体管的栅绝缘层内没有阻抗路径的状态下存储数据“1”而存在阻抗路径时存储数据“0”。
因此，在初期均为存储有数据“1”的状态。为了存储数据“0”则需要在所选取的单元晶体管的栅绝缘层内形成阻抗路径。
相反地，为了存储数据“1”，则要使即便被字线和位线选取也不能使对应的单元晶体管的栅绝缘层内形成阻抗路径。即，需要防止编程。为此，使所选取的位线处于浮置状态(floating state)。
根据基于本发明的一个实施例而对存储阵列A进行编程工作时，若有字线被选取则在所选取的字线上施加VPP电压，而其余未被选取的各字线则成为已预充电(pre-charge)为0V电压的浮置状态(floating state)。
根据基于本发明的一个实施例而对存储阵列B进行编程工作时，若有字线被选取则在所选取的字线上施加0V电压，而其余未被选取的各字线则成为已预充电(pre-charge)为VPP电压的浮置状态(floating state)。
如图8a所示，以在存储阵列A550中执行编程动作为一实施例进行说明。
如图8a所示，以WL1、BL0、BL1被选取的情况作为一实施例，并为了有助于理解而用粗线进行表示。
若根据本发明的一个实施例，未被选取的各字线维持浮置状态(floatingstate)而被选取的WL1则从浮置状态(floating state)被施以VPP电压。
并且，VSB和未被选取的各位线BL2、BL3…成为浮置状态(floatingstate)。
在此，以通过BL0存储数据“0”而通过BL1存储数据“1”作为一实施例。
如前所述，BL0上为了存储数据“0”而施加0V电压，而BL1则为了存储数据“1”而处于浮置状态(floating state)。
并且，所选取的字线WL1上施加VPP电压而BL0上施加0V电压。
于是将在所述单元晶体管261中栅电极GG与源电极SS之间施加VPP电压，若根据之前有关VPP电压的详细示例，则由于VPP电压为5V左右，故相当于施加5V左右的电压。
因此，在位于其间的第一存储层内形成阻抗路径。即，已编程为数据“0”。因此，所述第一存储层成为导通状态而形成第一二极管251。
相反地，由于无论WL1如何，BL1均处于浮置状态(floating state)，因此即使在所述单元晶体管261中连接于栅电极GG的WL1上施加VPP电压，其实也并非是栅电极GG与漏电极DD之间施加高电压的状态。
因此，不会在处于其间的第二存储层内形成阻抗路径。即，编程得以防止。换言之，由于维持初始存储状态，所以存储有数据“1”。
被选取的所述位线BL0、BL1中包含列解码器(column decoder)和写入电路，从而成为输入编程动作所需数据的途径。
如图8b所示，以在存储阵列B142中执行编程工作作为一实施例进行说明。
如图8b所示，以WL1、BL0、BL1被选取的情形作为一实施例，而为了有助于理解，用粗线予以图示。
若根据本发明的一个实施例，则未被选取的字线维持浮置状态(floatingstate)而被选取的WL1在浮置状态(floating state)中被施以0V电压。
并且，VSB和未被选取的各位线BL2、BL3…成为浮置状态(floatingstate)。
在此，以通过BL0存储数据“0”而通过BL1存储数据“1”作为一个实施例。
如前所述，BL0上为了存储数据“0”而施加VPP电压，而BL1则为了存储数据“1”而处于浮置状态(floating state)。
并且，所选取的字线WL1被施加0V电压而BL0被施加VPP电压。结果所述单元晶体管361中栅电极GG与源电极SS之间施加上VPP电压。因此，位于其间的第一存储层内形成阻抗路径。即，已被编程为数据“0”。因此，所述第一存储层成为导通状态而形成第一二极管351。由此存储数据“0”。
相反地，由于无论WL1如何BL1均处于浮空状态(floating state)，因此编程得以防止，故维持初始状态而存储数据“1”。
图9a中示出了用于存储阵列A的列解码器的局部和写入电路。
图9b中示出了用于存储阵列B的列解码器的局部和写入电路。
如图9a及9b所示，以在列解码器160、162中通过由列解码选取并控制的传输门(transmission gate)750、756选取了位线中的BL0、BL1及全局位线中的GBL0、GBL1的情况作为本发明的一实施例进行说明。
因此，如图9a及图9b所示，作为使所选取的传输门750、756的通道成为导通状态的条件，简要图示为在传输门750、756的栅极施加VCC电压及0V电压。
图9a中示出用于将所述BL0、BL1预充电(pre-charge)为VPP电压的晶体管440、446，而图9b中示出用于将所述BL0、BL1预充电(pre-charge)为0V电压的晶体管740、746，晶体管440、446、740、746接收WPB信号而得到控制。
在图9a中，所述GBL0、GBL1为根据写入电路的控制及数据而达到0V电压或浮置状态(floating state)。
在图9b中，所述GBL0、GBL1为根据写入电路的控制及数据而达到VPP电压或浮置状态(floating state)。
如图9a所示，作为写入数据输入信号的WD0、WD1经过逆变器(inverter)510、516并通过下拉(pull-down)晶体管520、526及传输(pass)晶体管530、536而使GBL0、GBL1达到用于编程的VPP电压或用于防止编程的浮置状态(floating state)。
如图9a所示，作为写入数据输入信号的WD0、WD1经过电平位移器710、716并通过上拉(pull-up)晶体管720、726及传输(pass)晶体管730、736而使GBL0、GBL1达到用于编程的VPP电压或用于防止编程的浮置状态(floating state)。
如果联系对所述存储阵列进行编程的一实施例进行说明，便是通过BL0存储数据“0”而通过BL1存储数据“1”。
因此，WD0作为数据输入信号成为逻辑电平“0”而WD1作为数据输入信号成为逻辑电平“1”。
依照本发明时由于存在有必要防止所述BL0或BL1编程的情形，因此优选地，使浮置状态(floating state)在图9a中是在VPP电压下转换而在图9b中是在0V电压下转换。
因此，所述BL0、BL1在图9a中要被预充电(pre-charge)为VPP电压而在图9b中要被预充电(pre-charge)为0V电压，故在编程模式下写入周期内于字线WL1被选取之前使WPB成为逻辑电平“0”。
与此相关而在图10a中图示出关于存储阵列A的写入周期时序图570，而在图10b中图示出关于存储阵列B的写入周期时序图572。
由于所述WD0为逻辑电平“0”，故在图9a中经过逆变器510而使下拉(pull-down)晶体管520的栅极512成为VCC电压以令漏极470成为0V电压，而在图9b中经过电平位移器(level shifter)710而使上拉(pull-up)晶体管720的栅极712成为0V电压以令漏极770成为VPP电压。
并且，由于所述WD1为逻辑电平“1”，故在图9a中经由逆变器516而使下拉(pull-down)晶体管526的栅极518成为0V电压以令漏极476成为浮置状态(floating state)，而在图9b中经由电平位移器(level shifter)716而使上拉(pull-up)晶体管776的栅极718成为VPP电压以令漏极776成为浮置状态(floating state)。
接着如图10a及图10b所示，由于WPB变成逻辑电平“1”，故在图9a中经由电平位移器449而使位线预充电晶体管440、446的栅极442成为VPP电压以令BL0、BL1预充电(pre-charge)完毕，类似地，在图9b中经由逆变器749而使位线预充电晶体管740、746的栅极742成为0V电压以令BL0、BL1预充电(pre-charge)完毕。接着便是WE变成逻辑电平“1”。
如图10a和图10b所示，由于WE变成逻辑电平“1”，故在图9a中经由电平位移器539使传输(pass)晶体管530、536的栅极532成为VPP电压而沟道成为导通状态，从而使GBL0及BL0成为0V电压而GBL1及BL1成为浮置状态(floating state)，而在图9b中经由反转逻辑电平的电平位移器739使传输(pass)晶体管730、736的栅极732成为0V电压而沟道(channel)成为导通状态，从而使GBL0及BL0成为VPP电压而GBL1及BL1成为浮置状态(floating state)。
如图10a所示，如果WL1得到选取而被施以VPP电压而BL0被施以0V电压，则由于图8a所示的单元晶体管261中连接于BL0的源电极SS成为0V电压而使连接于WL1的栅电极GG与连接于BL0的源电极SS之间的第一存储层内被施加高电压，因而形成阻抗路径而构成第一二极管251。即，编程完毕而存储数据“0”。并且由于单元晶体管261中连接于BL1的漏电极DD成为浮置状态(floating state)，因此连接于WL1的栅电极GG与连接于BL1的漏电极DD之间的第二存储层内不会形成阻抗路径，于是编程得以防止而存储数据“1”。
如图10b所示，如果WL1得到选取而被施以0V电压而BL0被施以VPP电压，则由于图8b所示的单元晶体管361中连接于BL0的栅电极GG成为VPP电压而使连接于BL0的栅电极GG与连接于WL1的源电极SS之间的第一存储层内被施加高电压，因而形成阻抗路径而构成第一二极管351。即，编程完毕而存储数据“0”。并且由于单元晶体管363中连接于BL1的栅电极DD成为浮置状态(floating state)，因此连接于BL1的栅电极GG与连接于WL1的漏电极DD之间的第二存储层内不会形成阻抗路径，于是编程得以防止而存储数据“1”。
接着如图10a所示，WL1被预充电(pre-charge)为0V电压，接着WE成为逻辑电平“0”而WPB成为逻辑电平“0”，于是经过电平位移器449而使位线预充电晶体管440、446成为导通状态以令GBL0、GBL1重新被预充电(pre-charge)为VPP电压。由此结束写入周期的动作。
如图10b所示，用VPP电压对WL1进行预充电(pre-charge)，接着WE成为逻辑电平“0”而WPB成为逻辑电平“0”，于是经由逆变器749而使位线预充电晶体管740、746成为导通状态以令GBL0、GBL1重新以被预充电(pre-charge)为0V电压。由此结束写入周期的动作。
可通过在写入周期的动作过后执行读取周期的动作而检验编程的成功与否。可通过反复执行写入及读取而完善程序，并可以通过规定重复次数而处理故障。
而且，读取存储于存储单元中的数据的方法由判别有无阻抗路径的原理实现。即，如果被字线选取的存储单元的存储状态传递至所选取的位线，则通过能够感测并放大位线电学状态的感测放大器(sense amplifier)而转换成数字数据。
如图8a及图8b所示，以在存储阵列550、552中执行读取动作作为一实施例进行说明。
而且，例如假定在图8a所示的单元晶体管261中，作为栅电极GG与源电极SS之间的栅绝缘层的第一存储层内由于形成有阻抗路径而存储有数据“0”，而作为栅电极GG与漏电极DD之间的栅绝缘层的第二存储层内由于没有形成阻抗路径而存储有数据“1”。为有助于理解，在存储有数据“0”的情况下表示为第一二极管251而进行说明。
因此图8a中，存储有数据“0”的单元晶体管261中栅电极GG与源电极SS之间连接有第一二极管251。这是后述的读取动作中判断所存储的数据为“0”的依据。
如图8a所示，根据基于本发明的一个实施例，VSB被施以0V电压而未被选取的各位线BL2、BL3…成为浮置状态(floating state)。
与图8a类似地，图8b中由于作为单元晶体管361的栅电极GG与源电极SS之间的栅绝缘层的第一存储层内形成有阻抗路径而存储有数据“0”，并图示有第一二极管351。
并且，根据基于本发明的一个实施例时，对于未被选取的各字线WL0、WL2、WL3…，在图8a中施以0V电压而在图8b中施以作为电源电压的VCC电压。
根据本发明时，在图8a中须在所述WL1得到选取而变成VCC电压之前，BL0、BL1应事先被预充电(pre-charge)为0V电压。
根据本发明时，在图8b中须在所述WL1得到选取而变成0V电压之前，BL0、BL1应事先被预充电(pre-charge)为VCC电压。
在图8a中如果所述WL1被选取则变成VCC电压，从而WL1通过连接于BL0的第一二极管251而变成导通状态。因此BL0将成为约等于VCC电压减去二极管阀值电压的电压值。
在图8b中如果所述WL1被选取则变成0V电压，从而WL1通过连接于BL0的第一二极管351而成为导通状态。因此BL0将成为约等于阀值电压的电压值。
在图8a中即使所述WL1变成VCC电压，也因为单元晶体管261中连接于WL1的栅电极GG与连接于BL1的漏电极DD之间的第二存储层内没有阻抗路径，所以BL1维持已被预充电(pre-charge)的0V电压。
在图8b中，如果所述WL1变成0V电压，则与图8a类似，单元晶体管363中连接于WL1的栅电极GG与连接于BL1的漏电极DD之间的第二存储层内没有阻抗路径，所以BL1变成浮置状态(floating state)，维持已被预充电(pre-charge)的VCC电压。
图11a为表示根据本发明一实施例的用于从存储阵列A中读取存储于存储单元中的数据的电路图。
图11b为表示根据本发明一个实施例的用于从存储阵列B中读取存储于存储单元中的数据的电路图。
若根据本发明的一实施例则如图11a及图11b所示，位线BL0、BL1为通过列解码器160、162而连接于GBL0、GBL1，并通过列解码而被选取。
如图11a及图11b所示，所述列解码器160、162是与写入电路170共同使用的电路，而不是另行增加的电路，只是为了有助于理解有关读取电路的内容而予以图示的。
若根据本发明，则图11a及图11b为并非编程工作状态时，WPB总是维持逻辑电平“1”而VPP电压调整为VCC电压。
图11a中有用于将所述GBL0、GBL1预充电(pre-charge)为0V电压的N-沟道MOS晶体管630、636，而图11b中有用于将所述GBL0、GBL1预充电(pre-charge)为VCC电压的P-沟道MOS晶体管830、836。
图11a及图11b中有所述BL0、BL1的电学状态传递至GBL0、GBL1而读取所存储的数据的感测放大器610、616、810、816。
如图11a及图11b所示，在根据本发明的一个实施例中所述感测放大器610、616、810、816是在SAE变成逻辑电平“1”时，进行工作而将作为基准电压的VREF与输入信号GBL0、GBL1的电压之间的电压差放大之后进行闩锁(latch)而输出到输出端子RD0、RD1。
作为关于所述感测放大器610、616、810、816的电路，闩锁(latch)型感测放大器可能是优选的。对于所述感测放大器已经公知，在此并不详细说明。
在图11a中所存储的数据为“0”的情况下，所述感测放大器610、616的输入信号GBL0、GBL1由0V电压变成“VCC-Vd(二极管阀值电压)”的电压值，而在所存储的数据为“1”的情况下，维持0V电压而几乎没有变化。
因此，所述VREF可以取“VCC-Vd(二极管阀值电压)”电压值的一半，然而为了高速运转，也可以取更小的值。
在根据本发明一个实施例的图11a中，以VREF为0.2V电压的情况为例进行说明。
如果SAE成为逻辑电平“1”，则在感测放大器的工作下，当GBL0＞0.2V时变成GBL0＞VREF而使RD0成为逻辑电平“0”，而当GBL0＜0.2V时RD0成为逻辑电平“1”。
关于读取动作，在图12a中示出读取周期时序图。
在WL1被选取而变成逻辑电平“1”之前PCB变成逻辑电平“0”，从而通过预充电(pre-charge)晶体管630、636使GBL0、GBL1被预充电(pre-charge)为0V电压。
图11b中所存储的数据为“0”的情况下，所述感测放大器810、816的输入信号GBL0、GBL1由VCC电压变为Vd(二极管阀值电压)电压，而在所存储的数据为“1”的情况下，维持VCC电压而几乎没有变化。
因此，所述VREF可以取VCC电压与Vd(二极管阀值电压)之间的中间值，然而为了高速运转，也可以取接近VCC电压的值。
在根据本发明一个实施例的图11a中，以VREF为“VCC-0.2V”电压的情况为例进行说明。以下是VCC电压为1.2V电压的情形，则VREF将成为1V。
所述VREF由VREF发生器850提供。
若SAE变成逻辑电平“1”，则在感测放大器的动作下，当GBL0＜1V时变成GBL0＜VREF而使RD0变成逻辑电平“0”，而当GBL0＞1V时RD0变成逻辑电平“1”。
关于读取动作，在图12b中示出读取周期时序图。
在WL1被选取而变成逻辑电平“0”之前PCB变成逻辑电平“0”，从而通过预充电(pre-charge)晶体管830、836使GBL0、GBL1被预充电(pre-charge)为VCC电压。
在A型构成的读取动作中，WL1得到选取而被施加VCC电压，而BL0变成已被预充电(pre-charge)为0V电压的浮置状态(floating state)。
如图8a所示，由于在与WL1及BL0连接的单元晶体管261中，由存在于第一存储层的阻抗路径所形成的第一二极管251中产生正向电压，因此生成电流而使BL0的电压上升。结果在WL1被选取的时间内BL0及GBL0由0V上升至“VCC-Vd(二极管阀值电压)”电压值。在本发明的实施例中假定所述GBL0从0V电压上升至0.5V电压。
另一方面，即使WL1得到选取而被施加VCC电压，也由于连接于WL1及BL1的单元晶体管261处于第二存储层中没有阻抗路径的状态，因此WL1与BL1之间并不产生电流。
因此BL1及GBL1的电压维持预充电完毕的0V电压。
如图12a所示，如果SAE成为逻辑电平“1”，则通过感测放大器610使GBL0成为0.5V，其大于0.2V的VREF电压，从而将RD0闩锁成逻辑电平“0”而输出，同时通过感测放大器616使GBL1成为0V电压，其小于0.2V的VREF电压，从而将RD1闩锁成逻辑电平“1”而输出。
接着，WL1成为0V电压而SAE成为逻辑电平“0”，同时感测放大器610、616的动作结束。如图12a所示，随着PCB成为逻辑电平“0”而GBL0、GBL1重新被预充电(pre-charge)为0V电压，读取周期的动作也将结束。
在B型构成的读取动作中，WL1得到选取而被施加0V电压，而BL0变成已被预充电(pre-charge)为VCC电压的浮置状态(floating state)。
如图8b所示，由于在与WL1及BL0连接的单元晶体管361中，形成于栅绝缘层内的阻抗路径所产生的第一二极管351中产生正向电压，因此生成电流而使BL0的电压下降。结果在WL1被选取的时间内BL0及GBL0由VCC电压下降至“Vd(二极管阀值电压)”电压。在本发明的实施例中假定所述GBL0从VCC电压下降至0.5V电压。
另一方面，即使WL1得到选取而被施加0V电压，也因为连接于WL1及BL1的单元晶体管363中第二存储层处于没有阻抗路径的状态，因此WL1与BL1之间不会产生电流。
因此，BL1及GBL1的电压将维持VCC电压而没有变化。
如图12b所示，如果SAE成为逻辑电平“1”，则通过感测放大器810使GBL0成为0.5V，其小于1V的VREF电压，从而将RD0闩锁成逻辑电平“0”而输出，同时通过感测放大器816使GBL1成为VCC电压，其大于1V的VREF电压，从而将RD1闩锁成逻辑电平“1”而输出。
接着，WL1成为0V电压而SAE成为逻辑电平“0”，同时感测放大器810、816的动作结束。如图12b所示，随着PCB变成逻辑电平“0”而GBL0、GBL1重新被预充电(pre-charge)为VCC电压，读取周期的动作也将结束。
根据本发明的一个实施例的存储装置的整体构成如图13所示。
根据本发明的整个存储装置包括：由多个所述存储单元排列而成的存储阵列；生成所述存储阵列中所需的VSB VSB供应器；在所述存储阵列中选取字线的行解码器；生成VPP并向所述行解码器、列解码器、写入电路供应的VPP发生器；用于选取位线的列解码器；从输入输出装置得到数据总线的供应，并在控制器的控制下向全局位线总线GBL传递的写入电路；所存储的数据向全局位线总线GBL传递，并凭借感测放大器感测及放大GBL的电学状态并转换为数字信号而传递给输入输出装置的、数据读取动作所需的读取电路；用于控制内部的控制器；成为外部与内部的接口的输入输出装置。
简单观察其构成，具有前述的存储阵列140或142，并具有用于生成存储阵列140或142中所需的VSB的VSB供应器110。
需要有用于所述编程的高电压电源VPP，因存在VPP发生器190而生成VPP，并向行解码器150、列解码器160或162、及写入电路170供应。
在所述VPP发生器190中，在并非编程动作状态时，VPP电压被调整为VCC电压。
而且，在所述存储阵列140或142中，具有用于选取字线的行解码器150及用于选取位线的列解码器160。
如图13所示，所述行解码器150及列解码器160或162是从输入输出装置130得到地址总线并在控制器120的控制下对地址总线进行解码。由于所述行解码器150需要用于编程动作的VPP电压，所以从VPP发生器190得到VPP电压供应。
具有数据写入动作所需的写入电路170，写入电路170从输入输出装置130得到数据总线供应后在控制器120的控制下传递给全局位线总线GBL(GBL0、GBL1、GBL2…)。
如图13所示，具有数据读取动作所需的读取电路180。所存储的数据被传递至全局位线总线GBL(GBL0、GBL1、GBL2…)，并凭借感测放大器感测并放大GBL的电学状态并转换为数字信号而传递给输入输出装置130。
所述输入输出装置130成为外部与内部之间的接口(interface)，所述控制器120接收从输入输出装置130得到供应的写入及读取动作所需的命令后，将其命令详细地解释而控制相关电路。
可在根据本发明一个实施例的所述存储装置的构成下加以变形而实施，并不局限于一次性可编程(OTP：one-time programmable)存储装置及多次可编程(MTP：multi-time programmable)存储装置，而也可以在动态随机存储器(DRAM)或静态随机存储器(SRAM)等各种半导体存储装置中使用的冗余修复电路(redundancy repair)中包含熔丝(fuse)而代以实施。
虽然在前述的对发明的详细说明中已揭示至少一种实施例，然而要知道还有许多可行的实施例。要认识到所述一些实施例仅为示例而并非试图局限本发明的范围、应用或构成。

Claims (15)

1.一种非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；源极区和漏极区，
其中，所述源极区由包含相交于所述栅绝缘层的区域的第一源极区、作为所述第一源极区之外所余的源极区的第二源极区所构成，所述第一源极区中以低浓度掺入掺杂物而在所述第二源极区中以高浓度掺入掺杂物；
所述漏极区由包含相交于所述栅绝缘层的区域的第一漏极区、作为所述第一漏极区之外所余的漏极区的第二漏极区所构成，在所述第一漏极区中以低浓度掺入掺杂物而在所述第二漏极区中以高浓度掺入掺杂物；
在包含所述源极区与漏极区之间的沟道区域的区域中朝向所述半导体衬底的内侧形成有绝缘隔离膜，
所述栅极为在该栅极的下部形成金属层，而所述栅绝缘层由绝缘膜或可变电阻构成，以使所述金属层与所述第一源极区之间的栅绝缘层成为存储数据的第一存储层，而所述金属层与所述第二漏极区之间的栅绝缘层成为存储数据的第二存储层。
2.一种非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；源极区和漏极区，
其中，所述源极区由包含相交于所述栅绝缘层的区域的第一源极区、作为所述第一源极区之外所余的源极区的第二源极区所构成，
所述漏极区由包含相交于所述栅绝缘层的区域的第一漏极区、作为所述第一漏极区之外所余的漏极区的第二漏极区所构成，
由所述第一源极区与第二源极区、以及第一漏极区与第二漏极区分别形成第一二极管结构体和第二二极管结构体，或者由连接于所述第二源极区的源电极与所述第二源极区、以及连接于第二漏极区的漏电极与所述第二漏极区分别形成第一二极管结构体和第二二极管结构体，
在包含所述源极区与漏极区之间的沟道区域的区域中朝向所述半导体衬底的内侧形成有绝缘隔离膜，
包含所述栅极由导电层形成，所述栅绝缘层由绝缘膜或可变电阻构成，从而成为存储数据的场所的存储单元。
3.一种非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；源极区，
其中，所述源极区由包含相交于所述栅绝缘层的区域的第一源极区、作为所述第一源极区之外所余的源极区的第二源极区所构成，在所述第一源极区中以低浓度掺入掺杂物而在所述第二源极区中以高浓度掺入掺杂物，
在包含沟道区域的区域中形成有向所述半导体衬底的内侧形成的同时扩展至漏极区的绝缘隔离膜，
所述栅极为在该栅极的下部形成金属层，而所述栅绝缘层由绝缘膜或可变电阻构成，以使所述金属层与所述第一源极区之间的栅绝缘层成为存储数据的第一存储层，而包含第一存储层的栅极区和源极区成为第一位单元。
4.一种非易失性存储器，其特征在于，以MOS晶体管为基本构成，该MOS晶体管包括：半导体衬底；形成于所述半导体衬底上的栅绝缘层；层叠于所述栅绝缘层上的栅极；漏极区，
其中，所述漏极区由包含相交于所述栅绝缘层的区域的第一漏极区、作为所述第一漏极区之外所余的漏极区的第二漏极区所构成，在所述第一漏极区中以低浓度掺入掺杂物而在所述第二漏极区中以高浓度掺入掺杂物，
在包含沟道区域的区域中形成有向所述半导体衬底的内侧形成的同时扩展至源极区的绝缘隔离膜，
所述栅极为在该栅极的下部形成金属层，而所述栅绝缘层由绝缘膜或可变电阻构成，以使所述金属层与所述第一漏极区之间的栅绝缘层成为存储数据的第二存储层，而包含第二存储层的栅极区和漏极区成为第二位单元。
5.如权利要求1、3、4中的任意一项所述的非易失性存储器，其特征在于，如果所述第一存储层成为导通状态，则栅极与第一源极区成为第一二极管，或者如果所述第二存储层成为导通状态，则栅极与第一漏极区成为第二二极管。
6.如权利要求1至4中的任意一项所述的非易失性存储器，其特征在于，还在所述栅极侧壁形成侧壁间隔层，而所述绝缘隔离膜形成为浅沟槽隔离。
7.如权利要求1至4中的任意一项所述的非易失性存储器，其特征在于，连接于所述栅极的栅电极连接于字线，而连接于所述源极区的源电极或连接于所述漏极区的漏电极分别连接于位线，或者与此相反，所述栅电极连接于位线，而所述源电极或漏电极分别连接于字线。
8.如权利要求1至4中的任意一项所述的非易失性存储器，其特征在于，所述第二源极区或第二漏极区沿一个方向延伸，并与沿所述一个方向排列的另外的存储单元的第二源极区或第二漏极区形成共享，从而无需经由接触件而能够直接连接。
9.如权利要求1或2所述的非易失性存储器，其特征在于，所述栅绝缘层被所述绝缘隔离膜分隔而分离为第一存储层和第二存储层，而在执行编程动作时，由所述绝缘隔离膜防止处于栅极与半导体衬底之间的栅绝缘层内产生阻抗路径。
10.如权利要求2所述的非易失性存储器，其特征在于，为了形成PN结二极管而使构成所述第一二极管结构体的第一源极区与第二源极区或者构成所述第二二极管结构体的第一漏极区与第二漏极区分别由N型与P型半导体或P型与N型半导体所构成，或者为了形成肖特基二极管而分别由半导体与金属或金属与半导体所构成，或者由此外的各自具有二极管特性的材料所构成。
11.如权利要求1、3、4中的任意一项所述的非易失性存储器，其特征在于，所述金属层包括金属、硅化物、金属化合物或与半导体接合时具有二极管特性的材料。
12.如权利要求1、3、4中的任意一项所述的非易失性存储器，其特征在于，在对具有连接于所述栅极的栅电极连接于字线，分别连接于所述源极区和漏极区的源电极和漏电极连接于各自的位线的构造的存储阵列进行编程动作时，如果字线得到选取则在被选取的字线上施加峰峰值电压，而其余未被选取的字线变成预充电为0V电压的浮置状态；或者在对具有使所述栅电极连接于位线，所述源电极和漏电极连接于各自的位线的构造的存储阵列进行编程动作时，如果字线得到选取则在被选取的字线上施加0V电压，而其余未被选取的字线变成预充电为峰峰值电压的浮置状态，
在对第一位单元进行编程的情况下，在源电极上施加0V电压；在对第二位单元进行编程的情况下，在漏电极上施加0V电压；在编程动作中防止第一位单元编程的情况下，使源电极成为浮置状态；在防止第二位单元编程的情况下，使漏电极成为浮置状态。
13.如权利要求1、3、4中的任意一项所述的非易失性存储器，其特征在于，写入动作电路包括由接收写入预充电信号而得到控制的晶体管构成的位线预充电电路，所述栅电极连接于字线，
若构成为分别连接于所述源极区和漏极区的源电极和漏电极分别连接于位线，则列解码器将位线预充电为峰峰值电压，
若构成为连接于所述栅极的栅电极连接于位线而所述源电极与漏电极分别连接于字线，则列解码器将以将位线预充电为0V电压。
14.如权利要求1、3、4中的任意一项所述的非易失性存储器，其特征在于，在读取动作中所需的电路包括：
位线，与全局位线相连，并通过列解码而选取；
感测放大器，所述位线的电学状态传递至全局位线而读取所存储的数据；
若构成为连接于所述栅极的栅电极连接于字线，而分别连接于所述源极区和漏极区的源电极和漏电极分别连接于位线，则包括用于将所述全局位线预充电为0V电压的晶体管，
若构成为栅电极连接于位线，而源电极和漏电极分别连接于字线，则包括用于预充电为电源电压的晶体管。
15.一种非易失性存储器的制造方法，其特征在于，包括如下步骤：
准备半导体衬底；
在半导体衬底上绝缘隔离膜；
使用互补于所述半导体衬底的掺杂物进行低浓度离子注入，以形成第一源极区及第一漏极区；
在半导体衬底上层叠栅绝缘层；
形成由金属层与导电层构成的栅极；
在所述栅极侧壁形成侧壁间隔层；
使用互补于所述半导体衬底的掺杂物进行高浓度离子注入，以形成第二源极区及第二漏极区。
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