CN109841238B - 感测放大器电路 - Google Patents

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Abstract

本发明揭露一种非差动感测放大器电路，用以读取非易失性内存的信息，该电路包含一半闩锁器、一P型金属氧化物半导体场效应晶体管装置、一开关装置以及一重置装置。该P型金属氧化物半导体场效应晶体管装置具有一源极电极连接至一数字电压轨、一漏极电极连接至该半闩锁器的一输出节点以及一栅极电极连接至耦接一被选择非易失性内存单元的一位线路径。在预充电该位线路径以及关闭该重置晶体管之后，施加一读取电压至与该被选择非易失性内存单元有关的一字线，根据该被选择非易失性内存单元的一电导状态，导致该P型金属氧化物半导体场效应晶体管装置的栅极电极上的电压下降程度不同。本发明可达到超低功率消耗以及高感测速度。

Description

感测放大器电路
技术领域
本发明系有关于集成电路(integrated circuit)，用以读取非易失性内存(non-volatile memory，NVM)中的储存信息；尤其，感测放大器(sense amplifier)电路中的金属氧化物半导体场效应晶体管(metal oxide semiconductor field effect transistor，MOSFET)装置的临界电压被当作一参考电压，用以决定该非易失性内存内的储存信息。
背景技术
在一集成内存电路中，一读取(readout)电路被用来侦测与决定一非易失性内存单元(NVM cell)/装置(device)的数据内容。通常，一NVM单元是藉由改变其电导(electrical conductance)特性来储存其数据内容，而“非易失性内存”即使在关闭内存装置的电源后，仍维持了其电导特性。例如，电子抹除式可复写只读存储器(EEPROM)藉由在其控制闸及晶体管通道之间储存电荷来改变MOSFET的临界电压；只读存储器(ROM)利用MOSFET连接或断开一位线来代表一储存位值；相位改变内存(phase change memory，PCM)利用非晶硅(amorphous)/多晶体(polycrystalline)的相位变化特性所具有的高/低电导特性，来代表一储存位值。磁阻随机存取内存(Magneto-resistive random-accessmemory，MRAM)利用磁性偏极化(magnetic polarized)电流通过复合(composited)磁性薄膜所具有的高/低电导特性，来代表一储存位值。电阻随机存取内存(ReRAM)利用ReRAM物质矩阵中氧组合物变化(oxygen composition variation)或导电细丝组成(conductingfilament formation)所具有的高/低电导特性，来代表一储存位值。基本上，储存信息于NVM单元的原理是改变内存单元的电导状态，以及在关闭电源后，该电导状态维持为非易失性的。NVM单元的非易失性电导状态是以位值来代表。
为了从一被选择NVM装置/单元读取出二进制数据内容，施加一电偏压至该NVM装置，藉由量测其响应电流(responding current)，来侦测与决定其电导状态。于传统读取架构中，系预先放大该响应电流，并比较该响应电流与一参考电流。如图1所示，利用一电流电压差动放大比较器(current-voltage differential amplifier comparator)110来比较该响应电流与该参考电流，以决定该NVM装置的状态。该比较器110的输出150指出NVM装置的电导的二种状态：第一种是大响应电流的高NVM电导，另一种是小响应电流的低NVM电导。在读取过程中，大量稳定的DC电流主要从以下组件产生：多个内存单元140、一电流放大器120、该电流电压差动放大比较器110以及一参考电流产生电路130。在读取这些NVM单元的信息的过程中，这些大量稳定的DC电流造成高功率消耗。
在感测及待机期间，为了消除NVM读取过程的大量稳定DC电流，美国专利第7,995,398号(上述专利的内容在此被整体引用作为本说明书内容的一部份)已揭露读取电路及其运作方法。在图2显示的读取电路200中，一半闩锁器(half latch)节点201透过一导电位线(bitline)路径(一位线及选择晶体管)连接至一被选择NVM装置202，该节点201上的电压藉由一高电导NVM装置的放电过程，从一起始预充电电压迅速下降至接地电位；若被选择NVM装置202为一低电导NVM装置，则该节点201上的电压系维持在接近该起始预充电电压而不放电。该高电导NVM装置的该节点201的电压会下降至一电压位准，以致于该半闩锁器开始翻转(flip)。一位准位移闩锁器(level-shifter latch)将该半闩锁器的二个输出节点上的该读取电压信号VR以及该接地电压，转换成互补节点D及
Figure BDA0001776478150000021
上的二个数字信号：VCC(VDD)以及接地电压(VSS)。在此电路中，用以使该半闩锁器有能力去翻转的位线电压取决于P/NMOSFET装置的临界电压及电流强度、施加的半闩锁器导轨电压(rail voltage)VR以及高电导NVM装置202的驱动电流强度。由于闩锁器的正回馈特性，高电导NVM装置202的驱动电流强度一直对抗感测电路组件电流以便翻转。在一个翻转的失败例子中，NVM的驱动电流太小，以致于无法和PMOSFET(MP2)电流对抗，导致该节点201的电压被箝制(clamped)在一电压，该电压系高于该闩锁器翻转电压点。在此失败例子中，该感测电路的大电流流过这些闩锁器中串联的P/N MOSFET路径，并消耗大量功率。
发明内容
本发明提供了一种感测放大器电路及感测一半导体非易失性内存装置的一被选择非易失性内存单元的一储存位的方法，以达到超低功率消耗以及高感测速度。
为了实现上述目的，本发明实施例提供了一种感测放大器电路，用以感测一半导体非易失性内存装置的一被选择非易失性内存单元的一储存位，所述感测放大器电路包括：
一半闩锁器，耦接在具有一第一数字电压位准的一数字电压轨以及一接地电压节点之间，并具有一第一输出节点以及一第二输出节点；
一P型金属氧化物半导体场效应晶体管装置，具有一源极电极连接至所述数字电压轨、一漏极电极连接至所述第一输出节点以及一栅极电极连接至耦接所述被选择非易失性内存单元的一位线路径；
一开关装置，连接至所述数字电压轨，用以响应一第一控制信号以选择性地启动所述P型金属氧化物半导体场效应晶体管装置；以及
一重置晶体管，连接在所述第一输出节点以及所述接地电压节点之间，用以响应一第二控制信号以选择性地将所述第一输出节点重置为一接地电压。
为了实现上述目的，本发明实施例提供了一种感测一半导体非易失性内存装置的一被选择非易失性内存单元的一储存位的方法，所述半导体非易失性内存装置包含一感测放大器电路，所述感测放大器电路包含一P型金属氧化物半导体场效应晶体管装置以及一半闩锁器，其中所述半闩锁器耦接在具有一第一数字电压位准的一数字电压轨以及一接地电压节点之间，并具有一第一输出节点以及一第二输出节点，其中所述P型金属氧化物半导体场效应晶体管装置具有一源极电极连接至所述数字电压轨以及一漏极电极连接至所述第一输出节点，所述方法包含：
将所述第一输出节点重置为一接地电压；
预充电一位线路径至一第一数字电压位准，所述位线路径连接至所述被选择非易失性内存单元；
停止预充电及重置；
连接所述P型金属氧化物半导体场效应晶体管装置的栅极至所述位线路径；
施加一读取电压至与所述被选择非易失性内存单元有关的一字线；以及
根据所述被选择非易失性内存单元的一电导状态，导致所述P型金属氧化物半导体场效应晶体管装置的栅极上的电压下降程度不同。
利用本发明，可达到超低功率消耗以及高感测速度。
附图说明
图1显示一现有NVM单元读取电路的架构图。请注意，稳定电流是由一高电导位线、一电流放大器、一差动放大比较器以及一参考电流产生电路。
图2显示另一现有NVM单元读取电路的架构图。
图3显示本发明NVM感测放大器电路的架构图。
图4显示图3的NVM感测放大器电路的感测运作(包含一读取模式以及一待机模式)的时序图。
图5显示本发明适用于低功率NVM应用的NVM感测放大器电路的架构图，其中该读取电压VDR大约等于该数字电压VDD。
图6根据本发明一实施例，显示本发明NVM感测放大器电路300被应用到一场边次位线NOR型(FSNOR)快闪数组的架构图。
图7显示图6的感测放大器电路被应用到该FSNOR闪存的模拟结果。
图8根据本发明另一实施例，显示本发明NVM感测放大器电路被应用到可缩放闸逻辑NVM(SGLNVM)快闪数组的架构图。
附图标号：
110 电流电压差动放大比较器
120 电流放大器
130 参考电流产生电路
140、202、340 NVM装置
150 输出
200 读取电路
201、206、302、303、502、503 半闩锁器的节点
203、204、307、308 电压位准位移闩锁器的输出节点
205、341 NVM装置的栅极
300、500、800 感测放大器电路
301、501、801 MP1的栅极电极
305、306 电压位准位移闩锁器的输入节点
310、510、810 临界电压感测电路
320、520、820 半闩锁器
330 电压位准位移闩锁器
MN2 接地重置装置
350 预充电电路
360 位线选择MOSFET装置单元
600 FSNOR闪存
610 位线选择开关
具体实施方式
本发明包含方法及架构图，以达到低功率读取这些NVM单元的目的。熟悉本领域者应可理解，本说明书中方法及架构图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神的本领域技术人员，使用其他实施例，均应落入本发明请求项的范围。
实际实施时，当工艺技术缩小NVM装置而得到较高的内存密度及较低的工艺成本时，NVM装置的驱动电流有下降的趋势。例如，对小于90纳米(nanometer)的较小装置宽度，NOR闪存中半导体NVM装置的驱动电流从数十微安培(micro-amperes)下降至数百纳安培。NAND闪存的感测电流从数微安培下降至数十纳安培(nano-amperes)，以在一NAND连结串(series string)中链接更多的NVM装置。在一感测电路中，为扩大感测架构的适用性而不受限于NVM减少电流趋动能力，一NVM装置的电压感测路径被直接连接到一MOSFET装置的栅极。本发明的一实施例中，“栅极连接”完全消除闩锁器电路的该NVM装置及该MOSFET装置之间的装置电流对抗，如先前揭露所示。再者，如典型的切换特性，一MOSFET装置在施加数十毫伏特的栅极电压于次临界(sub-threshold)区后，通常会产生几个数量级(severalorder magnitudes)的响应电流。利用MOSFET的临界电压是用来决定NVM装置的导电状态的最明确的方式。本发明藉由直接连接放电位线路径至一MOSFET装置的栅极而产生大量响应电流，进而大幅放大侦测放电位线电位的敏感度。
本发明的另一实施例中，因为一MOSFET装置的临界电压是由工艺所决定，本发明感测放大器不受芯片外部电压供应变化所影响。
本发明的另一实施例中，本发明感测放大器无需任何参考电流或电压，故可免除产生该参考电流的电路设计复杂度。
本发明的另一实施例中，本发明感测放大器是非差动型，因此与在该感测放大器中由装置不匹配所引起的偏移(offset)完全无关。
图3显示本发明NVM感测放大器电路的架构图。本发明NVM感测放大器电路300包含一临界电压感测电路310(MP1及MN1)、一半闩锁器320、一电压位准位移闩锁器330以及一接地重置(reset)装置MN2。在该临界电压感测电路310中，PMOSFET装置MP1连接至一栅极充电装置MN1，而MP1的栅极电极(electrode)301连接至一位线，该位线透过一位线选择MOSFET装置单元360连接至一被选择的NVM装置340。MP1的源极电极及漏极电极分别连接至具该读取电压VDR的节点304，以及该半闩锁器320的节点302。该半闩锁器320包含一PMOSFET装置MP2以及由MP3及MN3组成的反相器(inverter)。MP2及MP3的栅极交错连接(cross-connected)至节点302及303，以形成该闩锁器320，而该半闩锁器320的高电压供应节点连接至具偏压VDR的节点304。该接地重置装置MN2的栅极接收来自节点
Figure BDA0001776478150000061
的数字信号，其源极及漏极分别接地以及连接至节点302。该电压位准位移闩锁器330的输入节点305及306(MN4及MN5的栅极)分别连接至该半闩锁器320的输出节点303及302。二个PMOSFET装置的MP4以及MP5的栅极交错连接至输出节点307及308，以形成该电压位准位移闩锁器330。
在读取模式中，操作的时间顺序如图4所示。一预充电电路350被启动(activated)一段时间Tchg(如图4第一行(row))以将一导电位线路径充电(一被选择的位线连接至一被选择的NVM装置)至接近VDR的电压。当节点”Sensing Enable”(图未示)以及
Figure BDA0001776478150000062
(如图4第二行)被启动而具有数字高/低电压信号VDD及VSS时，该栅极充电装置MN1及该接地重置装置MN2被节点
Figure BDA0001776478150000063
关闭(off)。然后，该导电位线路径藉由单元360的多个位线选择MOSFET装置之一，连接至MP1的栅极。在关闭该预充电电路350之后，施加一字线(wordline)读取电压VWR(如图4第三行)给一被选择字线至被选择NVM装置340的栅极，以透过该被选择NVM装置340，将连接的位线路径放电至接地电压。在放电过程中，具高电导的被选择NVM装置，其对应MP1的栅极301电压的下降速度远比具低电导的被选择NVM装置的对应MP1的栅极电压下降速度还快，如图4的第4行所示。对于具高电导的被选择NVM装置而言，其对应MP1的栅极301上的电压会最快达到MP1装置导通(on)电压(VDR-Vthp)(图4的第4行)，其中Vthp表示MP1装置的临界电压；接着，MP1装置的导通电流强大到足以翻转该半闩锁器320，进而造成该电压位准位移闩锁器330的翻转；之后，该NVM感测放大器电路300的数字输出数据Q被翻转为数字值1(图4的第5行)。对于具低电导的被选择NVM装置而言，因为在感测期间(图4的第4行)，其对应MP1的栅极301上的电压很难达到MP1装置导通电压的位准，故该NVM感测放大器电路300的数字输出数据Q维持在初始数字值0。
在待机模式中，该NVM感测放大器电路300并未连接到任何位线，而节点”SensingEnable”是位在低电压状态VSS。节点
Figure BDA0001776478150000071
上的电压信号VDD被施加到MN1及MN2的栅极以分别传递读取电压VDR以关闭MP1装置，以及接地电压以重置该半闩锁器320，进而使得该电压位准位移闩锁器330将输出数据Q恢复到初始状态0。在待机模式中，因为该NVM感测放大器电路300系处于一个稳定的闩锁状态0，故没有电流路径从该高电压偏压(VDR及VDD)流至接地电压。
图5显示本发明适用于低功率NVM应用的NVM感测放大器电路的架构图。关于运作于低电压供应(VDD大约1V)的低功率NVM应用，通常将该读取电压VDR设计成接近该数字高电压VDD。参考图5，本发明NVM感测放大器电路500包含一临界电压感测电路510(MP1及MPchg)、一半闩锁器520以及一接地重置装置MN2。比较图3及图5，因为图5中的该半闩锁器520的输出能够驱动数字电压信号VDD及VSS，故可移除图3的该电压位准位移闩锁器330。此外，在待机模式中，为传递电压VDD以完全关闭MP1装置，可利用该临界电压感测电路510的PMOSFET装置MPchg来替代图3的MN1装置，再以节点”Sensing Enable”连接至装置MPchg的栅极。
图6显示本发明NVM感测放大器电路300被应用到一FSNOR闪存600(揭露于中国专利申请号201710244317.3(上述专利的内容在此被整体引用作为本说明书内容的一部份))的架构图。根据45纳米工艺技术世代(process technology node)实际内存单元数组布局的电阻电容提取(RC-extraction)，在该FSNOR闪存600中，主位线的电容值和电阻值分别大约是400fF及3kΩ。参考图6，该工艺技术世代提供该PMOSFET装置MP1的临界电压约0.7V；快闪芯片的供应电压VDD设计成运作在2.7V～3.6V之间；读取电压VDR设计成运作在1.2V～2V的范围内。如图7所示，将被选择位线路径预充电约10ns(图7第一行)使得MP1装置的栅极301电压达到1.8V(图7第五行)。当关闭该预充电电路350且施加一字线读取电压VWR至一被选择字线(图7第三行)时，MP1装置的栅极301电压开始下降。关于具抹除(erased)临界电压低于2.5V的高电导NVM装置，在施加3.5V栅极电压之后，MP1装置的栅极301电压快速下降至大约1.1V(＝VDR-Vthp＝1.8V-0.7V)以在数十纳秒的内导通该MP1装置。关于具程序化(programmed)临界电压高于4.5V的低电导NVM装置，在施加3.5V栅极电压之后，在感测期间内，MP1装置的栅极301电压维持在大约1.6V。请注意，高/低电导NVM装置的起始电压下降0.2V(图7第五行)是由位线路径的电荷分享所引起的，是为了要导通一位线选择开关610内的一位线选择晶体管(图未示)。从图7最后一行可看到，高电导NVM装置的感测放大器电路300的输出Q翻转至数字高电压信号VDD，而低电导NVM装置的感测放大器电路300的输出Q维持在数字低电压信号VSS。使用最慢的模拟测试(simulation corner)，用以读取非易失性内存的数据内容的整个程序的时间少于30纳秒。同时，感测放大器电路300的主动峰值电流(active peak current)(约数十微安培)只发生在数纳秒的翻转期间。在待机模式下，感测放大器电路300只消耗大约数十纳安培。
图8显示本发明NVM感测放大器电路800被应用到以标准CMOS逻辑工艺技术制造的1.2V低功率SGLNVM闪存(揭露于中国专利公告号104303310A(上述专利的内容在此被整体引用作为本说明书内容的一部份))的架构图。请注意，感测放大器电路800也可被应用到任何型式的低功率NVM装置，而不仅限于低功率SGLNVM闪存。因为是利用1.2V当作该预充电电压及该读取电压(即读取电压VDR大约是数字电压VDD)，故感测放大器电路800中已移除图3的该电压位准位移闩锁器330。在待机模式下，关闭连接在1.2V电压供应(VDD)以及MP1之间的MPchg以阻断电路800的可能直接电流路径。若要翻转，MP1的栅极801上的电压大约是0.6V，符合(VDD-Vthp)＝1.2V(VDD)-0.6V(N型井有偏压的临界电压)＝0.6V。用以读取非易失性内存的数据内容的整个程序的时间大约25纳秒。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。以上提供的较佳实施例中，这些非易失性随机内存装置的型态包含但不限于具有浮动闸、电荷陷入介电层(charge trapdielectrics)或纳米晶粒(nano-crystals)当作电荷储存物质(charge storagematerial)的传统MOSFET装置；且这些非易失性随机内存装置具有”导通状态”与”非导通状态”以形成ㄧ互补对，如相变化内存(phase change memory，PCM)、可程序化金属化单元(programmable metallization cell，PMC)、磁阻式随机存取内存(magneto-resistiverandom memories，MRAM)、可变电阻式内存(resistive random access memory，RRAM)、以及纳米随机存取内存(nano-random access memory，NRAM)，显然地，非易失性随机内存装置的各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，「本发明」等类似的用语，并未限缩请求项的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被权利要求的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制权利要求的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入权利要求所定义的本发明的范围。再者，本说明书中的所有组件及构件(component)都没有献给大众的意图，无论权利要求是否列举这些组件及构件。

Claims (13)

1.一种感测放大器电路，用以感测一半导体非易失性内存装置的一被选择非易失性内存单元的一储存位，其特征在于，所述感测放大器电路包括：
一半闩锁器，耦接在具有一第一数字电压位准的一数字电压轨以及一接地电压节点之间，并具有一第一输出节点以及一第二输出节点；
一P型金属氧化物半导体场效应晶体管装置，具有一源极电极连接至所述数字电压轨、一漏极电极连接至所述第一输出节点以及一栅极电极连接至耦接所述被选择非易失性内存单元的一位线路径；
一开关装置，连接至所述数字电压轨，用以响应一第一控制信号以选择性地启动所述P型金属氧化物半导体场效应晶体管装置；以及
一重置晶体管，连接在所述第一输出节点以及所述接地电压节点之间，用以响应一第二控制信号以选择性地将所述第一输出节点重置为一接地电压；
在将所述位线路径预充电至所述第一数字电压位准以及关闭所述重置晶体管之后，藉由所述开关装置响应所述第一控制信号，所述P型金属氧化物半导体场效应晶体管装置被启动以感测其栅极电极上的电压位准；
在施加一读取电压至与所述被选择非易失性内存单元有关的一字线，根据所述被选择非易失性内存单元的一电导状态，所述P型金属氧化物半导体场效应晶体管装置栅极电极上的电压下降程度不同。
2.如权利要求1所述的感测放大器电路，其特征在于，所述储存位有关于所述被选择非易失性内存单元的一电导状态。
3.如权利要求1所述的感测放大器电路，其特征在于，若所述被选择非易失性内存单元被导通，所述P型金属氧化物半导体场效应晶体管装置的栅极电极上的电压被拉低到足以导通所述P型金属氧化物半导体场效应晶体管装置，否则，所述P型金属氧化物半导体场效应晶体管装置的栅极电极上的电压无法导通所述P型金属氧化物半导体场效应晶体管装置。
4.如权利要求1所述的感测放大器电路，其特征在于，所述第一输出节点以及所述第二输出节点的一输出所述储存位。
5.如权利要求1所述的感测放大器电路，其特征在于，所述半闩锁器包含：
一P型金氧半导体晶体管，连接在所述数字电压轨以及所述第一输出节点之间，所述P型金氧半导体晶体管的栅极连接至所述第二输出节点；以及
一反相器，连接在所述数字电压轨以及所述接地电压节点之间，所述反相器的输入端连接至所述第一输出节点，所述反相器的输出端形成所述第二输出节点。
6.如权利要求1所述的感测放大器电路，其特征在于，更包括：
一位准位移器，用以将来自所述第一输出节点以及所述第二输出节点的具所述第一数字电压位准的一第一对互补信号，转换成具有一第二数字电压位准的一第二对互补信号。
7.如权利要求6所述的感测放大器电路，其特征在于，所述第一数字电压位准不同于所述第二数字电压位准，以及所述第二对互补信号的一对应所述储存位。
8.一种感测一半导体非易失性内存装置的一被选择非易失性内存单元的一储存位的方法，其特征在于，所述半导体非易失性内存装置包含一感测放大器电路，所述感测放大器电路包含一P型金属氧化物半导体场效应晶体管装置以及一半闩锁器，其中所述半闩锁器耦接在具有一第一数字电压位准的一数字电压轨以及一接地电压节点之间，并具有一第一输出节点以及一第二输出节点，其中所述P型金属氧化物半导体场效应晶体管装置具有一源极电极连接至所述数字电压轨以及一漏极电极连接至所述第一输出节点，所述方法包含：
将所述第一输出节点重置为一接地电压；
预充电一位线路径至一第一数字电压位准，所述位线路径连接至所述被选择非易失性内存单元；
停止预充电及重置；
连接所述P型金属氧化物半导体场效应晶体管装置的栅极至所述位线路径；
施加一读取电压至与所述被选择非易失性内存单元有关的一字线；以及
根据所述被选择非易失性内存单元的一电导状态，导致所述P型金属氧化物半导体场效应晶体管装置的栅极上的电压下降程度不同。
9.如权利要求8所述的方法，其特征在于，根据所述被选择非易失性内存单元的一电导状态，导致所述P型金属氧化物半导体场效应晶体管装置的栅极上的电压下降程度不同的步骤包含：
若所述被选择非易失性内存单元被导通，导致所述P型金属氧化物半导体场效应晶体管装置的栅极电极上的电压被拉低至低于一默认电压以导通所述P型金属氧化物半导体场效应晶体管装置；以及
若所述被选择非易失性内存单元被关闭，导致所述P型金属氧化物半导体场效应晶体管装置的栅极电极上的电压下降但高于所述默认电压而使得所述P型金属氧化物半导体场效应晶体管装置维持关闭状态。
10.如权利要求9所述的方法，其特征在于，所述默认电压等于VDR-Vthp，其中VDR表示所述第一数字电压位准，而Vthp表示所述P型金属氧化物半导体场效应晶体管装置的临界电压。
11.如权利要求8所述的方法，其特征在于，所述第一输出节点以及所述第二输出节点的一输出所述储存位。
12.如权利要求8所述的方法，其特征在于，更包括：
将来自所述第一输出节点以及所述第二输出节点的具所述第一数字电压位准的一第一对互补信号转换成具有一第二数字电压位准的一第二对互补信号。
13.如权利要求12所述的方法，其特征在于，所述第一数字电压位准不同于所述第二数字电压位准，以及所述第二对互补信号的一对应所述储存位。
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