CN112863559A - 集成电路器件及其操作方法与偏压产生器电路 - Google Patents

集成电路器件及其操作方法与偏压产生器电路 Download PDF

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李嘉富
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Abstract

提供一种集成电路器件。所述集成电路器件包括：功能器件，包括选择器件；以及偏压产生器电路，耦合到所述选择器件，且被配置成检测所述功能器件的泄漏电流且基于所检测的所述泄漏电流产生偏压电压。所述偏压电压被提供到所述选择器件以控制所述选择器件。

Description

集成电路器件及其操作方法与偏压产生器电路
技术领域
本发明的实施例是有关于一种集成电路器件及其操作方法与偏压产生器电路。
背景技术
存储器器件用于在半导体器件及系统中存储信息。一种非易失性存储器器件即使在电源被切断之后也能够保存数据。电阻型存储器器件包括磁性随机存取存储器(magnetic random access memory，MRAM)、电阻式随机存取存储器(resistive randomaccess memory，RRAM)及相变存储器(phase-change memory，PCM)。此种存储器器件会经历工艺-电压-温度(Process-Voltage-Temperature，PVT)变化。为补偿PVT变化，有时将恒定的负偏压施加到各种半导体存储器器件中的存取器件。
发明内容
本发明的实施例提供一种集成电路器件，包括：功能器件，包括选择器件；以及偏压产生器电路，耦合到所述选择器件，且被配置成检测所述功能器件的泄漏电流且基于所检测的所述泄漏电流产生偏压电压；其中所述偏压电压被提供到所述选择器件以控制所述选择器件。
本发明的另一个实施例提供一种偏压产生器电路，包括：电流比较器，被配置成将功能器件的泄漏电流与参考电流进行比较，以产生比较结果；以及偏压产生器，耦合到所述电流比较器，且被配置成向所述功能器件的选择器件输出偏压电压；其中所述偏压电压是基于所述比较结果而输出。
本发明的又一个实施例提供一种操作集成电路器件的方法，包括：提供参考电流；接收功能器件在关断状态期间的泄漏电流；将所述泄漏电流与所述参考电流进行比较；响应于所述将所述泄漏电流与所述参考电流进行比较，产生负偏压电压；以及如果所述泄漏电流大于所述参考电流，则将所述负偏压电压施加到所述功能器件的选择器件，以控制所述选择器件。
附图说明
结合附图阅读以下详细说明，会最好地理解本公开的方面。注意，根据本行业中的标准惯例，各种特征并未按比例绘制。事实上，为论述清晰起见，可任意增大或减小各种特征的尺寸。
图1是示出根据一些实施例的存储器器件的方块图。
图2是示出根据一些实施例的图1所示存储器器件的结构图。
图3是示出根据一些实施例的图2所示存储器器件的结构图。
图4是示出根据一些实施例的图2所示存储器器件的结构图。
图5是示出根据一些实施例的图2所示存储器器件的结构图。
图6是示出根据一些实施例的图1及图2所示负偏压产生器电路的电路图。
图7A是示出根据一些实施例的图1及图2所示负偏压产生器电路的电路图。
图7B是根据一些实施例的图7A所示负偏压产生器电路的时间图。
图8是示出根据一些实施例的图3所示存储器器件的结构图。
图9是示出根据一些实施例的图8所示存储器器件的结构图。
图10是示出根据一些实施例的图4所示存储器器件的结构图。
图11是示出根据一些实施例的图3所示存储器器件的结构图。
图12是示出根据一些实施例的图1所示存储器器件的结构图。
图13是示出根据一些实施例的用于操作存储器器件的方法的实例的流程图。
具体实施方式
以下公开内容提供用于实施所提供主题的不同特征的许多不同的实施例或实例。以下阐述组件及排列的具体实例以简化本公开。当然，这些仅为实例而非旨在进行限制。例如，在以下说明中，在第二特征之上或第二特征上形成第一特征可包括其中第一特征与第二特征被形成为直接接触的实施例，且也可包括其中第一特征与第二特征之间可形成附加特征从而使得第一特征与第二特征可不直接接触的实施例。另外，本公开在各种实例中可重复使用参考编号和/或字母。此种重复使用是出于简明及清晰的目的，而自身并不表示所论述的各种实施例和/或配置之间的关系。
此外，为易于说明，本文中可能使用例如“在…下方(beneath)”、“在…下面(below)”、“下部的(lower)”、“在…上方(above)”、“上部的(upper)”等空间相对性用语来阐述图中所示的一个元件或特征与另一(其他)元件或特征的关系。所述空间相对性用语旨在除图中所绘示的取向外还囊括器件在使用或操作中的不同取向。装置可具有其他取向(旋转90度或处于其他取向)，且本文中所使用的空间相对性描述语可同样相应地进行解释。
在本公开中，提供一种具有自激活负偏压产生器电路的集成电路器件(例如，存储器器件)。自激活负偏压产生器电路检测存储器器件的泄漏电流(即，关断状态电流)，且响应于所检测的泄漏根据需要选择性地接通。因此，避免了低泄漏隅角处的额外功耗。另一方面，较低的泄漏电流导致较高的电流接通/关断比(current on/off ratio)，从而改善存储器器件的存取性能。
图1是示出根据一些实施例的集成电路器件100的方块图。除其他物件以外，集成电路器件100包括负偏压产生器电路103及功能器件105。功能器件105的泄漏电流(ILEAK)102由负偏压产生器电路103接收。负偏压产生器电路103基于泄漏电流102产生负偏压电平电压(VNEG)108。具体来说，当泄漏电流102低于参考电流(即，与功能器件105相关联的低泄漏)时，VNEG 108为零；当泄漏电流102等于或高于参考电流(即，较高的泄漏)时，VNEG 108为负电压。因此，自激活负偏压产生器电路103检测功能器件105的泄漏电流102，且响应于与功能器件105相关联的泄漏而选择性地接通。
在一些实例中，集成电路器件100是可包括排列成由行及列构成的阵列的多个存储单元(例如MRAM单元、RRAM单元、动态随机存取存储器(dynamic random access memory，DRAM)单元等)的存储器器件。字线(word line，WL)连接给定行中的存储单元，而位线(bitline，BL)(一些实例中的源极线(source line，SL))连接给定列中的存储单元。例如，字线驱动器可被配置成向例如存取晶体管等选择器件输出字线选择信号，以激活一行存储单元。
对于MRAM及其他电阻型存储器器件，字线摆幅(word line swing)通常是从接地(ground)到正偏压。如果由于PVT变化而不当使用负偏压，则此可能导致存储器器件无法很好地关断。此又可能导致字线摆幅影响存取性能。一些常规实施方案可使用在电源接通之后持续进行操作的负偏压产生器。因此，此种传统的负偏压产生器可能消耗额外的功耗。
在一些所公开的实例中，如果由于所检测的泄漏而有必要，则由功能器件选择性地接收负偏压信号VNEG 108。由于其自激活及选择性，VNEG108可用作存储器和/或存储单元n型选择性晶体管基体偏压的字线接通/关断电平，此将在下文参照图4至图5进行论述。VNEG 108的其他用途处于本公开的范围内。下文将参照图2论述负偏压产生器电路103及功能器件105的详细结构。
图2是示出根据一些实施例的存储器器件101的结构图。除其他物件以外，负偏压产生器电路103包括电流比较器107、负偏压产生器109、参考电流104及从功能器件105接收的泄漏电流102。电流比较器107接收泄漏电流102与参考电流104二者。参考电流104是用于确定负偏压产生器109的接通及关断的阈值电流。在一些实施例中，参考电流104是预定值。在一些实施例中，参考电流104是可配置的。电流比较器107将泄漏电流102与参考电流104进行比较，且相应地输出负偏压产生器使能信号(EN)106。负偏压产生器109接收EN 106且相应地产生VNEG 108。因此，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。在一些实施例中，负偏压产生器109可在芯片上(on-chip)。在一些实施例中，负偏压产生器109可为芯片外电源供应器(off-chip power supply)。
另一方面，除其他物件以外，图2中所示实例功能器件105包括存储单元111、字线电源供应器113、字线驱动器115、位线驱动器121及源极线驱动器123。除其他物件以外，存储单元进一步包括存储体器件117及选择器件119。在一些实施例中，存储体器件可为用于MRAM的磁阻材料。在一些实施例中，存储体器件可为用于RRAM的电阻材料。在一些实施例中，存储体器件可为用于PCM的相变材料。在一些实施例中，存储体器件可为用于DRAM的电容器。
存储单元111是形成存储单元阵列的多个存储单元的一个实例。为简单起见，图2中仅示出存储单元111；典型的存储单元阵列将包括更多的存储单元。所述多个存储单元可成行和/或列排列在存储单元阵列内。存储单元阵列的一行内的存储单元可操作地耦合到字线(WL)，而存储单元阵列的一列内的存储单元可操作地耦合到位线(BL)及对应的源极线(SL)。在一些实施例中，每一列对应于一个源极线。在一些实施例中，多个列可共享共用源极线(common source line，CSL)。所述多个存储单元分别与由字线(WL)和位线(BL)的交叉点(intersection)定义的地址相关联。
如上所述，存储单元111包括存储体器件117及选择器件119。字线电源供应器113向字线驱动器115提供电压。字线驱动器115基于字线地址产生字线信号(WL)。字线信号(WL)被提供到选择器件119。选择器件119基于字线信号(WL)选择性地接通或关断。在一些实施例中，选择器件119是n型选择器件。在一些实例中，选择器件119是n型场效晶体管(field-effect transistor，FET)。当字线信号(WL)处于逻辑高(即，“1”)时，选择器件119接通，且当字线信号(WL)处于逻辑低(即，“0”)时，选择器件119关断。在一些实施例中，选择器件119是p型选择器件。在一些实例中，选择器件119是p型FET。当字线信号(WL)处于逻辑低时，选择器件119接通，且当字线信号(WL)处于逻辑高时，选择器件119关断。
存储体器件117耦合到与位线驱动器121连接的位线。选择器件119耦合到与源极线驱动器123连接的源极线。通过激活字线，选择器件119接通，从而使得源极线能够耦合到存储体器件117。因此，当激活字线时，存储体器件117耦合在其对应的位线与源极线之间。存储体器件117具有可在低电阻状态与高电阻状态之间切换的电阻状态。电阻状态指示存储在存储体器件117内的数据值(例如，“1”或“0”)。
通过选择性地将信号施加到存储单元阵列的字线、位线及源极线，可对所述多个存储单元中的所选择存储单元(例如，存储单元111)执行形成、设定(set)、重设(reset)及读取操作。例如，在写入操作中，写入电流流经存储体器件117，使得存储体器件117从低电阻状态切换到高电阻状态(反之亦然)，由此数据位被写入且存储在存储单元111中。另一方面，在读取操作中，读取电流流经存储体器件117，且读取电流对应于存储体器件117的高电阻状态或低电阻状态。感测放大器(未示出)可将读取电流与参考电流进行比较，以感测存储在存储单元111中的数据位。感测放大器放大所感测的数据位的电平且输出经放大的数据位，从而使得存储在存储单元111中的数据位可被从存储单元111中读取。
图3是示出根据一些实施例的图2所示存储器器件101的结构图。图3中所示存储器器件101的所有组件与图2中所示组件相同。在实例存储器器件101中，选择器件119是n型选择器件，VNEG 108用作存储器的字线关断电平。具体来说，VNEG 108被提供到字线驱动器115。
如上所述，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。在存储单元111的关断状态下，VNEG 108为字线信号(WL)。因此，在存储单元111的关断状态下，当泄漏电流102为低时，字线信号(WL)为零，且当泄漏电流102为高时，字线信号(WL)为负电压。负偏压产生器109响应于泄漏电流102根据需要选择性地接通。负电压可很好地关断存储单元111。同时，避免了低泄漏隅角处的额外功耗。较低的泄漏电流导致较高的电流接通/关断比，从而改善存储器器件的存取性能。
图4是示出根据一些实施例的图2所示存储器器件101的结构图。图4中所示存储器器件101的所有组件与图2中所示组件相同。在实例存储器器件101中，VNEG 108用作n型选择性晶体管基体偏压。具体来说，VNEG108被作为基体偏压提供到n型选择器件。
如上所述，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。在存储单元111的关断状态下，字线信号(WL)处于逻辑低，且作为n型选择器件的基体偏压的负电压可稳固地关断存储单元。负偏压产生器109响应于泄漏电流102根据需要选择性地接通。同时，避免了低泄漏隅角处的额外功耗。较低的泄漏电流导致较高的电流接通/关断比，从而改善存储器器件的存取性能。
图5是示出根据一些实施例的图2所示存储器器件101的结构图。图5中所示存储器器件101的所有组件与图2中所示组件相同。在实例存储器器件101中，VNEG 108被用作存储器的字线关断电平与n型选择性晶体管基体偏压二者。具体来说，VNEG 108被作为基体偏压提供到字线驱动器115与n型选择器件二者。
如上所述，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。在存储单元111的关断状态下，VNEG 108是字线信号(WL)。因此，在存储单元111的关断状态下，当泄漏电流102为低时，字线信号(WL)为零，且当泄漏电流102为高时，字线信号(WL)为负电压。负偏压产生器109响应于泄漏电流102根据需要选择性地接通。负电压可很好地关断存储单元111。另一方面，在存储单元111的关断状态下，字线信号(WL)处于逻辑低，且作为n型选择器件的基体偏压的负电压可稳固地关断存储单元。再一次，负偏压产生器109响应于泄漏电流102根据需要选择性地接通。同时，避免了低泄漏隅角处的额外功耗。较低的泄漏电流导致较高的电流接通/关断比，从而改善存储器器件的存取性能。
图6是示出根据一些实施例的图1及图2所示负偏压产生器电路103的电路图。如上所述，电流比较器107接收泄漏电流102与参考电流104二者，且将泄漏电流102与参考电流104进行比较，以相应地输出负偏压产生器使能信号(EN)106。负偏压产生器109接收EN 106且相应地产生VNEG 108。
具体来说，除其他物件以外，电流比较器107包括参考电流源131、p沟道金属氧化物半导体(p-channel metal oxide semiconductor，PMOS)晶体管133、检测器控件135、n沟道金属氧化物半导体(n-channel metal oxide semiconductor，NMOS)晶体管137及奇数个(例如，M且M＝2M’+1，其中M’为零或正整数)反相器143。参考电流源131耦合到PMOS晶体管133的栅极端子，且可向PMOS晶体管133的栅极端子提供参考电流源电压V_RCS。当V_RCS处于电压供应器电平VDD时，PMOS晶体管133关断；当V_RCS处于模拟电压电平或低于超过阈值电压的VDD时，PMOS晶体管133接通。PMOS晶体管133的源极端子耦合到电压供应器VDD，且PMOS晶体管133的漏极端子耦合到节点141。当PMOS晶体管133接通时，参考电流104经过PMOS晶体管133流动到节点141。
检测器控件135耦合到NMOS晶体管137的栅极端子，且可向NMOS晶体管137的栅极端子提供检测使能信号DET_EN。当DET_EN处于逻辑高时，NMOS晶体管137接通；当DET_EN处于逻辑低时，NMOS晶体管137关断。NMOS晶体管137的漏极端子耦合到节点141，且NMOS晶体管137的源极端子耦合到图2中所示功能器件105的泄漏电流源139。应注意，泄漏电流源可具有多个(例如，N且N大于1)源。当NMOS晶体管137接通时，泄漏电流102从节点141流经NMOS晶体管137。
当泄漏电流102低于参考电流104时，节点141处于逻辑高。节点145处的EN 106是节点141处的信号在所述奇数个反相器143之后的补码(complement)。因此，EN 106处于逻辑低。当泄漏电流102等于或高于参考电流104时，节点141处于逻辑低。因此，EN 106处于逻辑高。
除其他物件以外，负偏压产生器109包括VNEG电平检测器153、VNEG电荷泵155、反相器147及NMOS晶体管149。EN 106被提供到VNEG电平检测器153。VNEG电平检测器153基于EN 106产生VNEG电荷泵使能信号PUMP_EN。PUMP_EN被提供到VNEG电荷泵155。VNEG电荷泵155基于PUMP_EN在节点151处输出VNEG 108。VNEG 108被提供到VNEG电平检测器153的另一输入。另一方面，EN 106也被提供到反相器147，且反相器147输出EN 106的反相信号(barsignal)(即，ENB)。ENB被提供到NMOS晶体管149的栅极端子。NMOS晶体管149的漏极端子耦合到节点151，且NMOS晶体管149的源极端子耦合到接地。
如上所述，当泄漏电流102低于参考电流104时，EN 106处于逻辑低。因此，VNEG电平检测器153被去激活，且PUMP_EN处于逻辑低。因此，VNEG电荷泵155也被去激活。另一方面，ENB处于逻辑高。因此，NMOS晶体管149接通。因此，节点151处的VNEG 108被下拉到接地。
如上所述，当泄漏电流102等于或高于参考电流104时，EN 106处于逻辑高。ENB处于逻辑低。因此，NMOS晶体管149关断，且节点151处的VNEG 108不被下拉到接地。另一方面，VNEG电平检测器153被激活，且当VNEG 108比目标调节电压电平浅时，PUMP_EN处于逻辑高。因此，VNEG电荷泵155也被激活。因此，VNEG电荷泵155输出为负电压的VNEG108。在一个实施例中，VNEG电荷泵155可包括由具有时钟脉冲输入的二极管/电容器单元构成的级联，且电容器通过时钟脉冲输入来进行充电，且输出被下拉到负电压。由于VNEG 108被作为负反馈提供到VNEG电平检测器153的另一输入，因此负偏压产生器109得到调节。换句话说，从节点151到VNEG电平检测器153的另一输入的路径是调节环路152。
图7A是示出根据一些实施例的图1及图2所示负偏压产生器电路103的电路图。图7B是根据一些实施例的图7A所示负偏压产生器电路103的时间图。如上所述，电流比较器107接收泄漏电流102与参考电流104二者，且将泄漏电流102与参考电流104进行比较，以相应地输出负偏压产生器使能信号(EN)106。负偏压产生器109接收EN 106且相应地产生VNEG108。
除以下三处不同以外，图7A中的负偏压产生器电路103与图6中的负偏压产生器电路103相同。与图6中不同，检测使能信号DET_EN包括两个时钟信号：DET_EN1及DET_EN2。此外，图6所示检测器控件135被图7A所示时钟产生器136替代。另外，负偏压产生器电路103进一步包括锁存器157。为简洁起见，不再对相同组件的操作予以赘述。
时钟产生器136产生DET_EN1及DET_EN2。DET_EN1被提供到NMOS晶体管137的栅极端子，以控制NMOS晶体管137的接通及关断。参照图7A，DET_EN1是具有周期TCLOCK的周期性脉冲信号。脉冲宽度为TH1。TCLOCK可通过以下方程来计算：
TCLOCK＝D*TH1，
其中D是DET_EN1的负载循环(duty cycle)。当DET_EN1处于逻辑高(即，在TH1内，“现用阶段”701)时，NMOS晶体管137接通，且泄漏电流102被与参考电流104进行比较；当DET_EN1处于逻辑低(即，在TH1之外，“非现用阶段”703)时，NMOS晶体管137关断，且泄漏电流102不与参考电流104进行比较。
锁存器157耦合在节点144(即所述奇数个反相器143的输出)与节点145(即EN 106所在之处)之间。具体来说，节点144处的信号与DET_EN2一起输入到锁存器157。当DET_EN2处于逻辑低时，锁存器157锁存并保持节点144处的信号。
参照图7B，DET_EN2也是具有周期TCLOCK的周期性脉冲信号。换句话说，DET_EN2与DET_EN1具有相同的周期TCLOCK。脉冲宽度为TH2。TH1等于或大于TH2。因此，锁存器157锁存并保持节点144处的信号不晚于从现用阶段701到非现用阶段703的转变。换句话说，锁存器157锁存并保持节点144处的信号足够久。
由于电流比较器107仅在现用阶段701中将泄漏电流102与参考电流104进行比较，因此可降低电流比较器107的直流(direct current，DC)功耗。具体来说，电流比较器107的DC功耗与(ILEAK/D)成比例。当负载循环D非常大时，电流比较器107的DC功耗可显著降低。
图8是示出根据一些实施例的图3所示存储器器件101的结构图。相同的组件由相同的编号表示，且将不再予以赘述。在实例存储器器件101中，VNEG 108用作存储器的字线关断电平。存储体器件117是磁性隧道结(magnetic tunnel junction，MTJ)117，而选择器件119是NMOS晶体管119。字线驱动器115是反相器115。MTJ 117是一种MRAM。MTJ 117包括通过薄绝缘膜117b分隔开、由磁性材料形成的两个叠加的层117a及117c。钉扎层(pinnedlayer)117a是在固定磁场对准方向上被永久磁化的磁性层，而自由层(free layer)117c是经可变磁化的磁性层。自由层117c可相对于钉扎层117a在两种取向中的一种取向上被磁化。所述两种取向的特征在于穿过MTJ 117的叠加层117a及117c的串联电阻明显不同。具体来说，自由层117c的磁场取向可被对准成与钉扎层117a的磁场取向相同(称为“平行状态(parallel state)”)或者与钉扎层117a的磁场取向相反(称为“反平行状态(anti-parallel state)”)。平行对准状态具有相对较低的电阻，且反平行对准状态具有相对较高的电阻。
如上所述，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。
WL译码器114产生输入到反相器115的字线使能信号WLB。VNEG108被作为低电平偏压提供到反相器115，而由字线电源供应器113产生的电压VWL被作为高电平偏压提供到反相器115。反相器115的输出(即WL)具有从VNEG 108到VWL的摆幅。
当MRAM单元111处于存取状态时，WLB处于逻辑低，且反相器115的输出(即WL)处于逻辑高。换句话说，WL具有比NMOS晶体管119的阈值电压高的VWL值，此又会接通NMOS晶体管119。
当MRAM单元111处于关断状态时，WLB处于逻辑高，且反相器115的输出(即WL)处于逻辑低。换句话说，WL具有为VNEG 108的值。因此，在存储单元111的关断状态下，当泄漏电流102为低时，字线信号(WL)为零，且当泄漏电流102为高时，字线信号(WL)为负电压。负偏压产生器109响应于泄漏电流102根据需要选择性地接通。负电压可很好地关断MRAM单元111。同时，避免了低泄漏隅角处的额外功耗。较低的泄漏电流导致较高的电流接通/关断比，从而改善存储器器件的存取性能。
图9是示出根据一些实施例的图8所示存储器器件101的结构图。相同的组件由相同的编号表示，且将不再予以赘述。MTJ 117的等效电路被表示为具有电阻RMTJ的电阻器117。泄漏电流IMTJ流经MTJ 117。
如上所述，当MRAM单元111处于关断状态时，WLB处于逻辑高，且反相器115的输出(即，WL)处于逻辑低。换句话说，WL具有为VNEG108的值。因此，在存储单元111的关断状态下，当泄漏电流102为低时，字线信号(WL)为零，且当泄漏电流102为高时，字线信号(WL)为负电压。在一个实例中，负电压为-0.2V。在高温(例如，50℃、100℃、150℃)下，泄漏电流IMTJ可降低1～2个数量级(order)。另一方面，较低的泄漏电流IMTJ导致较高的电流接通/关断比，从而改善存储器器件的存取性能。在一个实例中，接通/关断比可增加1～2个数量级。
图10是示出根据一些实施例的图4所示存储器器件101的结构图。相同的组件由相同的编号表示，且将不再予以赘述。在实例存储器器件101中，VNEG 108用作n型选择性晶体管基体偏压。具体来说，VNEG 108被作为基体偏压提供到n型选择器件。
存储体器件117是MTJ 117，而选择器件119是NMOS晶体管119。字线驱动器115是反相器115。MTJ 117是一种MRAM。MTJ 117包括通过薄绝缘膜117b分隔开、由磁性材料构成的两个叠加的层117a及117c。钉扎层117a是在固定磁场对准方向上被永久磁化的磁性层，而自由层117c是经可变磁化的磁性层。自由层117c可相对于钉扎层117a在两种取向中的一种取向上被磁化。所述两种取向的特征在于穿过MTJ 117的叠加层117a及117c的串联电阻明显不同。具体来说，自由层117c的磁场取向可被对准成与钉扎层117a的磁场取向相同(称为“平行状态”)或者与钉扎层117a的磁场取向相反(称为“反平行状态”)。平行对准状态具有相对较低的电阻，且反平行对准状态具有相对较高的电阻。
如上所述，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。
WL译码器114产生输入到反相器115的字线使能信号WLB。接地被作为低电平偏压耦合到反相器115，而由字线电源供应器113产生的电压VWL被作为高电平偏压提供到反相器115。反相器115的输出(即WL)具有从接地到VWL的摆幅。
当MRAM单元111处于存取状态时，WLB处于逻辑低，且反相器115的输出(即WL)处于逻辑高。换句话说，WL具有比NMOS晶体管119的阈值电压高的VWL值，此又会接通NMOS晶体管119。
当MRAM单元111处于关断状态时，WLB处于逻辑高，且反相器115的输出(即WL)处于逻辑低。换句话说，WL具有为零的值。作为n型选择器件的基体偏压的负电压可稳固地关断存储单元。负偏压产生器109响应于泄漏电流102根据需要选择性地接通。同时，避免了低泄漏隅角处的额外功耗。较低的泄漏电流导致较高的电流接通/关断比，从而改善存储器器件的存取性能。
图11是示出根据一些实施例的图3所示存储器器件101的结构图。相同的组件由相同的编号表示，且将不再予以赘述。在实例存储器器件101中，VNEG 108用作存储器层级上的字线。存储体器件117是MTJ 117，而选择器件119是PMOS晶体管119。字线驱动器115是反相器115。MTJ 117是一种MRAM。MTJ 117包括通过薄绝缘膜117b分隔开、由磁性材料构成的两个叠加的层117a及117c。钉扎层117a是在固定磁场对准方向上被永久磁化的磁性层，而自由层117c是经可变磁化的磁性层。自由层117c可相对于钉扎层117a在两种取向中的一种取向上被磁化。所述两种取向的特征在于穿过MTJ 117的叠加层117a及117c的串联电阻明显不同。具体来说，自由层117c的磁场取向可被对准成与钉扎层117a的磁场取向相同(称为“平行状态”)或者与钉扎层117a的磁场取向相反(称为“反平行状态”)。平行对准状态具有相对较低的电阻，且反平行对准状态具有相对较高的电阻。
与上述不同，当泄漏电流102低于参考电流104时，VNEG 108为负电压；当泄漏电流102等于或高于参考电流104时，VNEG 108为零。
WL译码器114产生输入到反相器115的字线使能信号WLB。VNEG108被作为低电平偏压提供到反相器115，而由字线电源供应器113产生的电压VWL被作为高电平偏压提供到反相器115。反相器115的输出(即WL)具有从VNEG 108到VWL的摆幅。
当MRAM单元111处于关断状态时，WLB处于逻辑低，且反相器115的输出(即WL)处于逻辑高。换句话说，WL具有比PMOS晶体管119的阈值电压高的VWL值，此又会关断NMOS晶体管119。PMOS晶体管119的基体偏压电压由VBL偏压产生器120产生。
当MRAM单元111处于存取状态时，WLB处于逻辑高，且反相器115的输出(即WL)处于逻辑低。换句话说，WL具有为VNEG 108的值。因此，在存储单元111的存取状态下，字线信号(WL)在快速隅角(即，与高载流子迁移率相关联)处为零，且在慢速隅角(即，与低载流子迁移率相关联)处为负电压。负偏压产生器109仅在慢速隅角处选择性地接通。慢速隅角处的负电压可很好地接通MRAM单元111。同时，避免了快速隅角处的额外功耗。较低的泄漏电流导致较高的电流接通/关断比，从而改善存储器器件的存取性能。
图12是示出根据一些实施例的半导体器件101的结构图。相同的组件由相同的编号表示，且将不再予以赘述。在实例器件101中，VNEG 108用作NMOS逻辑门关断偏压电平。
VNEG 108被作为偏压提供到反相器115。控件114产生输入到反相器115的控制信号INB。反相器115的输出IN被提供到NMOS晶体管119的栅极端子。NMOS晶体管119的漏极端子与基体端子均耦合到接地。NMOS晶体管119的源极端子耦合到功能器件124。
如上所述，当泄漏电流102低于参考电流104时，VNEG 108为零；当泄漏电流102等于或高于参考电流104时，VNEG 108为负电压。
当INB处于逻辑高时，IN处于逻辑低，且NMOS晶体管119关断。换句话说，IN具有为VNEG 108的值。因此，当泄漏电流102为低时，NMOS晶体管119的关断偏压电平为零，且当泄漏电流102为高时，NMOS晶体管119的关断偏压电平为负电压。负偏压产生器109响应于泄漏电流102根据需要选择性地接通。负电压可很好地关断NMOS晶体管119。同时，避免了低泄漏隅角处的额外功耗。其将有效地减小逻辑器件的关断状态电流。
图13是示出根据一些实施例的用于操作集成电路器件(例如图2中所示实例存储器器件101)的方法1300的实例的流程图。应注意，实例方法1300也适用于其他器件或结构。在步骤1302处，提供参考电流104。在步骤1304处，接收功能器件105在关断状态期间的泄漏电流102。在步骤1306处，将泄漏电流与参考电流进行比较。在步骤1308处，响应于所述将泄漏电流与参考电流进行比较，产生负偏压电压。在步骤1310处，如果泄漏电流等于或大于参考电流，则将负偏压电压施加到功能器件105的选择器件119，以控制选择器件119。
根据一些所公开的实施例，提供一种集成电路器件。所述集成电路器件包括：功能器件，包括选择器件；以及偏压产生器电路，耦合到选择器件，且被配置成检测功能器件的泄漏电流且基于所检测的泄漏电流产生偏压电压。偏压电压被提供到选择器件以控制选择器件。
根据一些实施例，其中当所述泄漏电流小于参考电流时，所述偏压电压为零，且当所述泄漏电流等于或大于所述参考电流时，所述偏压电压为负电压。
根据一些实施例，其中当所述泄漏电流小于参考电流时，所述偏压电压为负电压，且当所述泄漏电流等于或大于所述参考电流时，所述偏压电压为零。
根据一些实施例，其中所述偏压产生器电路包括：电流比较器，被配置成将所述泄漏电流与所述参考电流进行比较且产生第一信号；以及负电荷泵，耦合到所述电流比较器，且被配置成接收所述第一信号且基于所述第一信号产生所述偏压电压。
根据一些实施例，其中所述负电荷泵被配置成如果所述泄漏电流大于所述参考电流，则输出负电压。
根据一些实施例，其中所述偏压产生器电路进一步包括：时钟信号产生器，被配置成产生时钟信号，其中所述电流比较器被配置成响应于所述时钟信号将所述泄漏电流与所述参考电流进行比较。
根据一些实施例，其中所述偏压产生器电路进一步包括：锁存器，耦合在所述电流比较器与所述偏压产生器之间，且被配置成响应于所述时钟信号来锁存所述第一信号。
根据一些实施例，其中所述功能器件包括能够响应于所述选择器件连接到字线的存储单元，所述集成电路器件进一步包括字线驱动器，所述字线驱动器被配置成从所述负电荷泵接收所述偏压电压且向所述选择器件输出字线信号，其中如果所述泄漏电流大于所述参考电流，则所述字线信号为所述负电压。
根据一些实施例，其中所述选择器件包括选择晶体管，所述选择晶体管具有被配置成接收所述字线信号的栅极端子。
根据一些实施例，其中所述选择晶体管被配置成接收所述偏压电压作为基体偏压电压。
根据一些实施例，其中所述选择器件是N沟道金属氧化物半导体晶体管。
根据一些所公开的实施例，提供一种偏压产生器电路。所述偏压产生器电路包括：电流比较器，被配置成将功能器件的泄漏电流与参考电流进行比较，以产生比较结果；以及偏压产生器，耦合到电流比较器，且被配置成向功能器件的选择器件输出偏压电压。偏压电压是基于比较结果而输出。
根据一些实施例，其中当所述泄漏电流小于参考电流时，所述偏压电压为零，且当所述泄漏电流等于或大于所述参考电流时，所述偏压电压为负电压。
根据一些实施例，其中所述电流比较器响应于第一使能信号将所述泄漏电流与所述参考电流进行比较。
根据一些实施例，其中所述偏压产生器电路进一步包括：时钟信号产生器，被配置成产生第一时钟信号，其中所述第一时钟信号具有现用阶段及非现用阶段，且所述电流比较器在所述现用阶段中将所述泄漏电流与所述参考电流进行比较，且在所述非现用阶段中不将所述泄漏电流与所述参考电流进行比较。
根据一些实施例，其中所述偏压产生器电路进一步包括：锁存器，耦合在所述电流比较器与所述偏压产生器之间，且被配置成在第一周期期间锁存所述比较结果，其中所述现用阶段处于所述第一周期内。
根据一些实施例，其中所述偏压产生器包括：第一晶体管，耦合在所述偏压产生器的接地端子与输出节点之间，且具有连接到所述第一使能信号的栅极端子。
根据又一些所公开的实施例，提供一种用于操作集成电路器件的方法。所述方法包括：提供参考电流；接收功能器件在关断状态期间的泄漏电流；将泄漏电流与参考电流进行比较；响应于所述将泄漏电流与参考电流进行比较，产生负偏压电压；以及如果泄漏电流等于或大于参考电流，则将负偏压电压施加到功能器件的选择器件，以控制选择器件。
根据一些实施例，其中所述选择器件包括选择晶体管，所述方法进一步包括如果所述泄漏电流大于所述参考电流，则将所述负偏压电压施加到所述选择晶体管的栅极端子。
根据一些实施例，进一步包括将所述负偏压电压作为负基体偏压施加到所述选择晶体管。
以上概述了若干实施例的特征，以使所属领域中的技术人员可更好地理解本公开的方面。所属领域中的技术人员应知，其可容易地使用本公开作为设计或修改其他工艺及结构的基础来施行与本文中所介绍的实施例相同的目的和/或实现与本文中所介绍的实施例相同的优点。所属领域中的技术人员还应认识到，此种等效构造并不背离本公开的精神及范围，而且他们可在不背离本公开的精神及范围的条件下对其作出各种改变、代替及更改。

Claims (10)

1.一种集成电路器件，其特征在于，包括：
功能器件，包括选择器件；以及
偏压产生器电路，耦合到所述选择器件，且被配置成检测所述功能器件的泄漏电流且基于所检测的所述泄漏电流产生偏压电压；
其中所述偏压电压被提供到所述选择器件以控制所述选择器件。
2.根据权利要求1所述的集成电路器件，其特征在于，其中当所述泄漏电流小于参考电流时，所述偏压电压为零，且当所述泄漏电流等于或大于所述参考电流时，所述偏压电压为负电压。
3.根据权利要求1所述的集成电路器件，其特征在于，其中当所述泄漏电流小于参考电流时，所述偏压电压为负电压，且当所述泄漏电流等于或大于所述参考电流时，所述偏压电压为零。
4.根据权利要求2所述的集成电路器件，其特征在于，其中所述偏压产生器电路包括：
电流比较器，被配置成将所述泄漏电流与所述参考电流进行比较且产生第一信号；以及
负电荷泵，耦合到所述电流比较器，且被配置成接收所述第一信号且基于所述第一信号产生所述偏压电压。
5.根据权利要求2所述的集成电路器件，其特征在于，其中所述偏压产生器电路进一步包括：
时钟信号产生器，被配置成产生时钟信号，其中所述电流比较器被配置成响应于所述时钟信号将所述泄漏电流与所述参考电流进行比较。
6.一种偏压产生器电路，其特征在于，包括：
电流比较器，被配置成将功能器件的泄漏电流与参考电流进行比较，以产生比较结果；以及
偏压产生器，耦合到所述电流比较器，且被配置成向所述功能器件的选择器件输出偏压电压；
其中所述偏压电压是基于所述比较结果而输出。
7.根据权利要求6所述的偏压产生器电路，其特征在于，其中当所述泄漏电流小于参考电流时，所述偏压电压为零，且当所述泄漏电流等于或大于所述参考电流时，所述偏压电压为负电压。
8.根据权利要求7所述的偏压产生器电路，其特征在于，其中所述电流比较器响应于第一使能信号将所述泄漏电流与所述参考电流进行比较。
9.一种操作集成电路器件的方法，其特征在于，包括：
提供参考电流；
接收功能器件在关断状态期间的泄漏电流；
将所述泄漏电流与所述参考电流进行比较；
响应于所述将所述泄漏电流与所述参考电流进行比较，产生负偏压电压；以及
如果所述泄漏电流大于所述参考电流，则将所述负偏压电压施加到所述功能器件的选择器件，以控制所述选择器件。
10.根据权利要求9所述的方法，其特征在于，其中所述选择器件包括选择晶体管，所述方法进一步包括如果所述泄漏电流大于所述参考电流，则将所述负偏压电压施加到所述选择晶体管的栅极端子。
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