TWI747407B - 積體電路裝置及其操作方法與偏壓產生器電路 - Google Patents

積體電路裝置及其操作方法與偏壓產生器電路 Download PDF

Info

Publication number
TWI747407B
TWI747407B TW109125836A TW109125836A TWI747407B TW I747407 B TWI747407 B TW I747407B TW 109125836 A TW109125836 A TW 109125836A TW 109125836 A TW109125836 A TW 109125836A TW I747407 B TWI747407 B TW I747407B
Authority
TW
Taiwan
Prior art keywords
current
leakage current
bias voltage
reference current
word line
Prior art date
Application number
TW109125836A
Other languages
English (en)
Other versions
TW202119217A (zh
Inventor
張延安
李伯浩
李嘉富
史毅駿
池育德
Original Assignee
台灣積體電路製造股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 台灣積體電路製造股份有限公司 filed Critical 台灣積體電路製造股份有限公司
Publication of TW202119217A publication Critical patent/TW202119217A/zh
Application granted granted Critical
Publication of TWI747407B publication Critical patent/TWI747407B/zh

Links

Images

Classifications

    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/14—Power supply arrangements, e.g. power down, chip selection or deselection, layout of wirings or power grids, or multiple supply levels
    • G11C5/147—Voltage reference generators, voltage or current regulators; Internally lowered supply levels; Compensation for voltage drops
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
    • G11C11/4074—Power supply or voltage generation circuits, e.g. bias voltage generators, substrate voltage generators, back-up power, power control circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1653—Address circuits or decoders
    • G11C11/1657—Word-line or row circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1659—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1675—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
    • G11C11/02—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements
    • G11C11/16—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using magnetic elements using elements in which the storage effect is based on magnetic spin effect
    • G11C11/165—Auxiliary circuits
    • G11C11/1697—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/003—Cell access
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0038—Power supply circuits
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/08—Word line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, for word lines
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C13/00—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00
    • G11C13/0002—Digital stores characterised by the use of storage elements not covered by groups G11C11/00, G11C23/00, or G11C25/00 using resistive RAM [RRAM] elements
    • G11C13/0021—Auxiliary circuits
    • G11C13/0069—Writing or programming circuits or methods
    • G11C2013/0071—Write using write potential applied to access device gate
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C2213/00—Indexing scheme relating to G11C13/00 for features not covered by this group
    • G11C2213/70—Resistive array aspects
    • G11C2213/79—Array wherein the access device being a transistor
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Static Random-Access Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

提供一種積體電路裝置。所述積體電路裝置包括：功能裝置，包括選擇裝置；以及偏壓產生器電路，耦合到所述選擇裝置，且被配置成檢測所述功能裝置的洩漏電流且基於所檢測的所述洩漏電流產生偏壓電壓。所述偏壓電壓被提供到所述選擇裝置以控制所述選擇裝置。

Description

積體電路裝置及其操作方法與偏壓產生器電路
本發明實施例是有關於一種積體電路元件及其操作方法與偏壓產生器電路。
記憶體裝置用於在半導體裝置及系統中儲存資訊。一種非揮發性記憶體裝置即使在電源被切斷之後也能夠保存資料。電阻型記憶體裝置包括磁性隨機存取記憶體(magnetic random access memory，MRAM)、電阻式隨機存取記憶體(resistive random access memory，RRAM)及相變記憶體(phase-change memory，PCM)。此種記憶體裝置會經歷製程-電壓-溫度(Process-Voltage-Temperature，PVT)變化。為補償PVT變化，有時將恒定的負偏壓施加到各種半導體記憶體裝置中的存取裝置。
本申請的一些實施例提供一種積體電路裝置，包括：功能裝置，包括選擇裝置；以及偏壓產生器電路，耦合到所述選擇裝置，且被配置成檢測所述功能裝置的洩漏電流且基於所檢測的所述洩漏電流產生偏壓電壓；其中所述偏壓電壓被提供到所述選擇裝置以控制所述選擇裝置。
此外，本申請的其他實施例提供一種偏壓產生器電路，包括：電流比較器，被配置成將功能裝置的洩漏電流與參考電流進行比較，以產生比較結果；以及偏壓產生器，耦合到所述電流比較器，且被配置成向所述功能裝置的選擇裝置輸出偏壓電壓；其中所述偏壓電壓是基於所述比較結果而輸出。
另外，本申請的其他實施例提供一種操作積體電路裝置的方法，包括：提供參考電流；接收功能裝置在關斷狀態期間的洩漏電流；將所述洩漏電流與所述參考電流進行比較；回應於所述將所述洩漏電流與所述參考電流進行比較，產生負偏壓電壓；以及如果所述洩漏電流大於所述參考電流，則將所述負偏壓電壓施加到所述功能裝置的選擇裝置，以控制所述選擇裝置。
100:積體電路裝置
101:記憶體裝置
102:洩漏電流
103:負偏壓產生器電路
104:參考電流
105、124:功能裝置
106:負偏壓產生器啟動信號
107:電流比較器
108:負偏壓準位電壓
109:負偏壓產生器
111:儲存單元
113:字線電源供應器
114:WL解碼器
115:字線驅動器
117:儲存裝置
117a:層
117b:薄絕緣膜
117c:層
119:選擇裝置
120:VBL偏壓產生器
121:位線驅動器
123:源極線驅動器
131:參考電流源
133:PMOS電晶體
135:檢測器控制件
136:時脈生成器
137、149:NMOS電晶體
139:洩漏電流源
141、144、145、151:節點
143、147:反相器
152:調節環路
153:VNEG準位檢測器
155:VNEG電荷泵
157:鎖存器
701:現用階段
703:非現用階段
1300:方法
1302、1304、1306、1308、1310:步驟
BL:位線
D:負載迴圈
DET_EN:檢測啟動信號
DET_EN1、DET_EN2:時脈信號
ENB:反相信號
IN:輸出
INB:控制信號
PUMP_EN:VNEG電荷泵啟動信號
RMTJ:電阻
SL:源極線
TCLOCK:週期
TH1、TH2:脈衝寬度
VDD:電壓供應器準位/電壓供應器
V_RCS:參考電流源電壓
VWL:電壓
WL:字線/字線信號/輸出
WLB:字線啟動信號
結合附圖閱讀以下詳細說明，會最好地理解本公開的方面。注意，根據本行業中的標準慣例，各種特徵並未按比例繪製。事實上，為論述清晰起見，可任意增大或減小各種特徵的尺寸。
圖1是根據一些實施例的記憶體裝置的方塊圖。
圖2是根據一些實施例的圖1所示記憶體裝置的結構圖。
圖3是根據一些實施例的圖2所示記憶體裝置的結構圖。
圖4是根據一些實施例的圖2所示記憶體裝置的結構圖。
圖5是根據一些實施例的圖2所示記憶體裝置的結構圖。
圖6是根據一些實施例的圖1及圖2所示負偏壓產生器電路的電路圖。
圖7A是根據一些實施例的圖1及圖2所示負偏壓產生器電路的電路圖。
圖7B是根據一些實施例的圖7A所示負偏壓產生器電路的時間圖。
圖8是根據一些實施例的圖3所示記憶體裝置的結構圖。
圖9是根據一些實施例的圖8所示記憶體裝置的結構圖。
圖10是根據一些實施例的圖4所示記憶體裝置的結構圖。
圖11是根據一些實施例的圖3所示記憶體裝置的結構圖。
圖12是根據一些實施例的圖1所示記憶體裝置的結構圖。
圖13是根據一些實施例的用於操作記憶體裝置的方法的實例的流程圖。
以下公開內容提供用於實施所提供主題的不同特徵的許多不同的實施例或實例。以下闡述元件及排列的具體實例以簡化 本公開。當然，這些僅為實例而非旨在進行限制。例如，在以下說明中，在第二特徵之上或第二特徵上形成第一特徵可包括其中第一特徵與第二特徵被形成為直接接觸的實施例，且也可包括其中第一特徵與第二特徵之間可形成附加特徵從而使得第一特徵與第二特徵可不直接接觸的實施例。另外，本公開在各種實例中可重複使用參考編號和/或字母。此種重複使用是出於簡明及清晰的目的，而自身並不表示所論述的各種實施例和/或配置之間的關係。
此外，為易於說明，本文中可能使用例如“在...下方(beneath)”、“在...下面(below)”、“下部的(lower)”、“在...上方(above)”、“上部的(upper)”等空間相對性用語來闡述圖中所示的一個元件或特徵與另一(其他)元件或特徵的關係。所述空間相對性用語旨在除圖中所繪示的取向外還囊括裝置在使用或操作中的不同取向。裝置可具有其他取向(旋轉90度或處於其他取向)，且本文中所使用的空間相對性描述語可同樣相應地進行解釋。
在本公開中，提供一種具有自啟動負偏壓產生器電路的積體電路裝置(例如，記憶體裝置)。自啟動負偏壓產生器電路檢測記憶體裝置的洩漏電流(即，關斷狀態電流)，且回應於所檢測的洩漏根據需要選擇性地接通。因此，避免了低洩漏隅角處的額外功耗。另一方面，較低的洩漏電流導致較高的電流接通/關斷比(current on/off ratio)，從而改善記憶體裝置的存取性能。
圖1是根據一些實施例的積體電路裝置100的方塊圖。除其他物件以外，積體電路裝置100包括負偏壓產生器電路103及功能裝置105。功能裝置105的洩漏電流(ILEAK)102由負偏壓產生器電路103接收。負偏壓產生器電路103基於洩漏電流102產生負偏壓準位電壓(VNEG)108。具體來說，當洩漏電流102低於參考電流(即，與功能裝置105相關聯的低洩漏)時，VNEG 108為零；當洩漏電流102等於或高於參考電流(即，較高的洩漏)時，VNEG 108為負電壓。因此，自啟動負偏壓產生器電路103檢測功能裝置105的洩漏電流102，且回應於與功能裝置105相關聯的洩漏而選擇性地接通。
在一些實例中，積體電路裝置100是可包括排列成由列及行構成的陣列的多個儲存單元(例如MRAM單元、RRAM單元、動態隨機存取記憶體(dynamic random access memory，DRAM)單元等)的記憶體裝置。字線(word line，WL)連接給定列中的儲存單元，而位線(bit line，BL)(一些實例中的源極線(source line，SL))連接給定行中的儲存單元。例如，字線驅動器可被配置成向例如存取電晶體等選擇裝置輸出字線選擇信號，以啟動一列儲存單元。
對於MRAM及其他電阻型記憶體裝置，字線擺幅(word line swing)通常是從接地(ground)到正偏壓。如果由於PVT變化而不當使用負偏壓，則此可能導致記憶體裝置無法很好地關斷。此又可能導致字線擺幅影響存取性能。一些常規實施 方案可使用在電源接通之後持續進行操作的負偏壓產生器。因此，此種傳統的負偏壓產生器可能消耗額外的功耗。
在一些所公開的實例中，如果由於所檢測的洩漏而有必要，則由功能裝置選擇性地接收負偏壓信號VNEG 108。由於其自啟動及選擇性，VNEG 108可用作記憶體和/或儲存單元n型選擇性電晶體基極偏壓(bulk bias)的字線接通/關斷準位，此將在下文參照圖4至圖5進行論述。VNEG 108的其他用途處於本公開的範圍內。下文將參照圖2論述負偏壓產生器電路103及功能裝置105的詳細結構。
圖2是根據一些實施例的記憶體裝置101的結構圖。除其他物件以外，負偏壓產生器電路103包括電流比較器107、負偏壓產生器109、參考電流104及從功能裝置105接收的洩漏電流102。電流比較器107接收洩漏電流102與參考電流104二者。參考電流104是用於確定負偏壓產生器109的接通及關斷的閾值電流。在一些實施例中，參考電流104是預定值。在一些實施例中，參考電流104是可配置的。電流比較器107將洩漏電流102與參考電流104進行比較，且相應地輸出負偏壓產生器啟動信號(EN)106。負偏壓產生器109接收EN 106且相應地產生VNEG 108。因此，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時，VNEG 108為負電壓。在一些實施例中，負偏壓產生器109可在晶片上(on-chip)。在一些實施例中，負偏壓產生器109可為晶片外電 源供應器(off-chip power supply)。
另一方面，除其他物件以外，圖2中所示實例功能裝置105包括儲存單元111、字線電源供應器113、字線驅動器115、位線驅動器121及源極線驅動器123。除其他物件以外，儲存單元進一步包括儲存裝置117及選擇裝置119。在一些實施例中，儲存裝置可為用於MRAM的磁阻材料。在一些實施例中，儲存裝置可為用於RRAM的電阻材料。在一些實施例中，儲存裝置可為用於PCM的相變材料。在一些實施例中，儲存裝置可為用於DRAM的電容器。
儲存單元111是形成儲存單元陣列的多個儲存單元的一個實例。為簡單起見，圖2中僅示出儲存單元111；典型的儲存單元陣列將包括更多的儲存單元。所述多個儲存單元可成列和/或行排列在儲存單元陣列內。儲存單元陣列的一列內的儲存單元可操作地耦合到字線(WL)，而儲存單元陣列的一行內的儲存單元可操作地耦合到位線(BL)及對應的源極線(SL)。在一些實施例中，每一行對應於一個源極線。在一些實施例中，多個行可共用共用源極線(common source line，CSL)。所述多個儲存單元分別與由字線(WL)和位線(BL)的交叉點(intersection)定義的位址相關聯。
如上所述，儲存單元111包括儲存裝置117及選擇裝置119。字線電源供應器113向字線驅動器115提供電壓。字線驅動器115基於字線位址產生字線信號(WL)。字線信號(WL) 被提供到選擇裝置119。選擇裝置119基於字線信號(WL)選擇性地接通或關斷。在一些實施例中，選擇裝置119是n型選擇裝置。在一些實例中，選擇裝置119是n型場效電晶體(field-effect transistor，FET)。當字線信號(WL)處於邏輯高(即，“1”)時，選擇裝置119接通，且當字線信號(WL)處於邏輯低(即，“0”)時，選擇裝置119關斷。在一些實施例中，選擇裝置119是p型選擇裝置。在一些實例中，選擇裝置119是p型FET。當字線信號(WL)處於邏輯低時，選擇裝置119接通，且當字線信號(WL)處於邏輯高時，選擇裝置119關斷。
儲存裝置117耦合到與位線驅動器121連接的位線。選擇裝置119耦合到與源極線驅動器123連接的源極線。通過啟動字線，選擇裝置119接通，從而使得源極線能夠耦合到儲存裝置117。因此，當啟動字線時，儲存裝置117耦合在其對應的位線與源極線之間。儲存裝置117具有可在低電阻狀態與高電阻狀態之間切換的電阻狀態。電阻狀態指示儲存在儲存裝置117內的資料值(例如，“1”或“0”)。
通過選擇性地將信號施加到儲存單元陣列的字線、位線及源極線，可對所述多個儲存單元中的所選擇儲存單元(例如，儲存單元111)執行形成、設定(set)、重設(reset)及讀取操作。例如，在寫入操作中，寫入電流流經儲存裝置117，使得儲存裝置117從低電阻狀態切換到高電阻狀態(反之亦然)，由此資料位元被寫入且儲存在儲存單元111中。另一方面，在讀取操 作中，讀取電流流經儲存裝置117，且讀取電流對應於儲存裝置117的高電阻狀態或低電阻狀態。感測放大器(未示出)可將讀取電流與參考電流進行比較，以感測儲存在儲存單元111中的資料位元。感測放大器放大所感測的資料位元的準位且輸出經放大的資料位元，從而使得儲存在儲存單元111中的資料位元可被從儲存單元111中讀取。
圖3是根據一些實施例的圖2所示記憶體裝置101的結構圖。圖3中所示記憶體裝置101的所有元件與圖2中所示組件相同。在實例記憶體裝置101中，選擇裝置119是n型選擇裝置，VNEG 108用作記憶體的字線關斷準位。具體來說，VNEG 108被提供到字線驅動器115。
如上所述，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時，VNEG 108為負電壓。在儲存單元111的關斷狀態下，VNEG 108為字線信號(WL)。因此，在儲存單元111的關斷狀態下，當洩漏電流102為低時，字線信號(WL)為零，且當洩漏電流102為高時，字線信號(WL)為負電壓。負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。負電壓可很好地關斷儲存單元111。同時，避免了低洩漏隅角處的額外功耗。較低的洩漏電流導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。
圖4是根據一些實施例的圖2所示記憶體裝置101的結 構圖。圖4中所示記憶體裝置101的所有元件與圖2中所示組件相同。在實例記憶體裝置101中，VNEG 108用作n型選擇性電晶體基極偏壓。具體來說，VNEG 108被作為基極偏壓提供到n型選擇裝置。
如上所述，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時，VNEG 108為負電壓。在儲存單元111的關斷狀態下，字線信號(WL)處於邏輯低，且作為n型選擇裝置的基極偏壓的負電壓可穩固地關斷儲存單元。負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。同時，避免了低洩漏隅角處的額外功耗。較低的洩漏電流導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。
圖5是根據一些實施例的圖2所示記憶體裝置101的結構圖。圖5中所示記憶體裝置101的所有元件與圖2中所示組件相同。在實例記憶體裝置101中，VNEG 108被用作記憶體的字線關斷準位與n型選擇性電晶體基極偏壓二者。具體來說，VNEG 108被作為基極偏壓提供到字線驅動器115與n型選擇裝置二者。
如上所述，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時，VNEG 108為負電壓。在儲存單元111的關斷狀態下，VNEG 108是字線信號(WL)。因此，在儲存單元111的關斷狀態下，當洩 漏電流102為低時，字線信號(WL)為零，且當洩漏電流102為高時，字線信號(WL)為負電壓。負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。負電壓可很好地關斷儲存單元111。另一方面，在儲存單元111的關斷狀態下，字線信號(WL)處於邏輯低，且作為n型選擇裝置的基極偏壓的負電壓可穩固地關斷儲存單元。再一次，負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。同時，避免了低洩漏隅角處的額外功耗。較低的洩漏電流導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。
圖6是根據一些實施例的圖1及圖2所示負偏壓產生器電路103的電路圖。如上所述，電流比較器107接收洩漏電流102與參考電流104二者，且將洩漏電流102與參考電流104進行比較，以相應地輸出負偏壓產生器啟動信號(EN)106。負偏壓產生器109接收EN 106且相應地產生VNEG 108。
具體來說，除其他物件以外，電流比較器107包括參考電流源131、p通道金屬氧化物半導體(p-channel metal oxide semiconductor，PMOS)電晶體133、檢測器控制件135、n通道金屬氧化物半導體(n-channel metal oxide semiconductor，NMOS)電晶體137及奇數個(例如，M且M=2M’+1，其中M’為零或正整數)反相器143。參考電流源131耦合到PMOS電晶體133的閘極端子，且可向PMOS電晶體133的閘極端子提供參考電流源電壓V_RCS。當V_RCS處於電壓供應器準位VDD 時，PMOS電晶體133關斷；當V_RCS處於類比電壓準位或低於超過閾值電壓的VDD時，PMOS電晶體133接通。PMOS電晶體133的源極端子耦合到電壓供應器VDD，且PMOS電晶體133的汲極端子耦合到節點141。當PMOS電晶體133接通時，參考電流104經過PMOS電晶體133流動到節點141。
檢測器控制件135耦合到NMOS電晶體137的閘極端子，且可向NMOS電晶體137的閘極端子提供檢測啟動信號DET_EN。當DET_EN處於邏輯高時，NMOS電晶體137接通；當DET_EN處於邏輯低時，NMOS電晶體137關斷。NMOS電晶體137的汲極端子耦合到節點141，且NMOS電晶體137的源極端子耦合到圖2中所示功能裝置105的洩漏電流源139。應注意，洩漏電流源可具有多個(例如，N且N大於1)源。當NMOS電晶體137接通時，洩漏電流102從節點141流經NMOS電晶體137。
當洩漏電流102低於參考電流104時，節點141處於邏輯高。節點145處的EN 106是節點141處的信號在所述奇數個反相器143之後的補數(complement)。因此，EN 106處於邏輯低。當洩漏電流102等於或高於參考電流104時，節點141處於邏輯低。因此，EN 106處於邏輯高。
除其他物件以外，負偏壓產生器109包括VNEG準位檢測器153、VNEG電荷泵155、反相器147及NMOS電晶體149。EN 106被提供到VNEG準位檢測器153。VNEG準位檢測 器153基於EN 106產生VNEG電荷泵啟動信號PUMP_EN。PUMP_EN被提供到VNEG電荷泵155。VNEG電荷泵155基於PUMP_EN在節點151處輸出VNEG 108。VNEG 108被提供到VNEG準位檢測器153的另一輸入。另一方面，EN 106也被提供到反相器147，且反相器147輸出EN 106的反相信號(bar signal)(即，ENB)。ENB被提供到NMOS電晶體149的閘極端子。NMOS電晶體149的汲極端子耦合到節點151，且NMOS電晶體149的源極端子耦合到接地。
如上所述，當洩漏電流102低於參考電流104時，EN 106處於邏輯低。因此，VNEG準位檢測器153被去啟動，且PUMP_EN處於邏輯低。因此，VNEG電荷泵155也被去啟動。另一方面，ENB處於邏輯高。因此，NMOS電晶體149接通。因此，節點151處的VNEG 108被下拉到接地。
如上所述，當洩漏電流102等於或高於參考電流104時，EN 106處於邏輯高。ENB處於邏輯低。因此，NMOS電晶體149關斷，且節點151處的VNEG 108不被下拉到接地。另一方面，VNEG準位檢測器153被啟動，且當VNEG 108比目標調節電壓準位淺時，PUMP_EN處於邏輯高。因此，VNEG電荷泵155也被啟動。因此，VNEG電荷泵155輸出為負電壓的VNEG 108。在一個實施例中，VNEG電荷泵155可包括由具有時脈脈衝輸入的二極體/電容器單元構成的級聯，且電容器通過時脈脈衝輸入來進行充電，且輸出被下拉到負電壓。由於VNEG 108被作 為負反饋提供到VNEG準位檢測器153的另一輸入，因此負偏壓產生器109得到調節。換句話說，從節點151到VNEG準位檢測器153的另一輸入的路徑是調節環路152。
圖7A是根據一些實施例的圖1及圖2所示負偏壓產生器電路103的電路圖。圖7B是根據一些實施例的圖7A所示負偏壓產生器電路103的時間圖。如上所述，電流比較器107接收洩漏電流102與參考電流104二者，且將洩漏電流102與參考電流104進行比較，以相應地輸出負偏壓產生器啟動信號(EN)106。負偏壓產生器109接收EN 106且相應地產生VNEG 108。
除以下三處不同以外，圖7A中的負偏壓產生器電路103與圖6中的負偏壓產生器電路103相同。與圖6中不同，檢測啟動信號DET_EN包括兩個時脈信號：DET_EN1及DET_EN2。此外，圖6所示檢測器控制件135被圖7A所示時脈生成器136替代。另外，負偏壓產生器電路103進一步包括鎖存器157。為簡潔起見，不再對相同組件的操作予以贅述。
時脈生成器136產生DET_EN1及DET_EN2。DET_EN1被提供到NMOS電晶體137的閘極端子，以控制NMOS電晶體137的接通及關斷。參照圖7A，DET_EN1是具有週期TCLOCK的週期性脈衝信號。脈衝寬度為TH1。TCLOCK可通過以下方程來計算：TCLOCK=D* TH1，其中D是DET_EN1的負載迴圈(duty cycle)。當 DET_EN1處於邏輯高(即，在TH1內，“現用階段”701)時，NMOS電晶體137接通，且洩漏電流102被與參考電流104進行比較；當DET_EN1處於邏輯低(即，在TH1之外，“非現用階段”703)時，NMOS電晶體137關斷，且洩漏電流102不與參考電流104進行比較。
鎖存器157耦合在節點144(即所述奇數個反相器143的輸出)與節點145(即EN 106所在之處)之間。具體來說，節點144處的信號與DET_EN2一起輸入到鎖存器157。當DET_EN2處於邏輯低時，鎖存器157鎖存並保持節點144處的信號。
參照圖7B，DET_EN2也是具有週期TCLOCK的週期性脈衝信號。換句話說，DET_EN2與DET_EN1具有相同的週期TCLOCK。脈衝寬度為TH2。TH1等於或大於TH2。因此，鎖存器157鎖存並保持節點144處的信號不晚於從現用階段701到非現用階段703的轉變。換句話說，鎖存器157鎖存並保持節點144處的信號足夠久。
由於電流比較器107僅在現用階段701中將洩漏電流102與參考電流104進行比較，因此可降低電流比較器107的直流(direct current，DC)功耗。具體來說，電流比較器107的DC功耗與(ILEAK/D)成比例。當負載迴圈D非常大時，電流比較器107的DC功耗可顯著降低。
圖8是根據一些實施例的圖3所示記憶體裝置101的結 構圖。相同的組件由相同的編號表示，且將不再予以贅述。在實例記憶體裝置101中，VNEG 108用作記憶體的字線關斷準位。儲存裝置117是磁穿隧接面(magnetic tunnel junction，MTJ)117，而選擇裝置119是NMOS電晶體119。字線驅動器115是反相器115。MTJ 117是一種MRAM。MTJ 117包括通過薄絕緣膜117b分隔開、由磁性材料形成的兩個疊加的層117a及117c。釘紮層(pinned layer)117a是在固定磁場對準方向上被永久磁化的磁性層，而自由層(free layer)117c是經可變磁化的磁性層。自由層117c可相對於釘紮層117a在兩種取向中的一種取向上被磁化。所述兩種取向的特徵在於穿過MTJ 117的疊加層117a及117c的串聯電阻明顯不同。具體來說，自由層117c的磁場取向可被對準成與釘紮層117a的磁場取向相同(稱為“平行狀態(parallel state)”)或者與釘紮層117a的磁場取向相反(稱為“反平行狀態(anti-parallel state)”)。平行對準狀態具有相對較低的電阻，且反平行對準狀態具有相對較高的電阻。
如上所述，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時，VNEG 108為負電壓。
WL解碼器114產生輸入到反相器115的字線啟動信號WLB。VNEG 108被作為低準位偏壓提供到反相器115，而由字線電源供應器113產生的電壓VWL被作為高準位偏壓提供到反相器115。反相器115的輸出(即WL)具有從VNEG 108到 VWL的擺幅。
當MRAM單元111處於存取狀態時，WLB處於邏輯低，且反相器115的輸出(即WL)處於邏輯高。換句話說，WL具有比NMOS電晶體119的閾值電壓高的VWL值，此又會接通NMOS電晶體119。
當MRAM單元111處於關斷狀態時，WLB處於邏輯高，且反相器115的輸出(即WL)處於邏輯低。換句話說，WL具有為VNEG 108的值。因此，在儲存單元111的關斷狀態下，當洩漏電流102為低時，字線信號(WL)為零，且當洩漏電流102為高時，字線信號(WL)為負電壓。負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。負電壓可很好地關斷MRAM單元111。同時，避免了低洩漏隅角處的額外功耗。較低的洩漏電流導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。
圖9是根據一些實施例的圖8所示記憶體裝置101的結構圖。相同的組件由相同的編號表示，且將不再予以贅述。MTJ 117的等效電路被表示為具有電阻RMTJ的電阻器117。洩漏電流IMTJ流經MTJ 117。
如上所述，當MRAM單元111處於關斷狀態時，WLB處於邏輯高，且反相器115的輸出(即，WL)處於邏輯低。換句話說，WL具有為VNEG 108的值。因此，在儲存單元111的關斷狀態下，當洩漏電流102為低時，字線信號(WL)為零， 且當洩漏電流102為高時，字線信號(WL)為負電壓。在一個實例中，負電壓為-0.2V。在高溫(例如，50℃、100℃、150℃)下，洩漏電流IMTJ可降低1~2個數量級(order)。另一方面，較低的洩漏電流IMTJ導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。在一個實例中，接通/關斷比可增加1~2個數量級。
圖10是根據一些實施例的圖4所示記憶體裝置101的結構圖。相同的組件由相同的編號表示，且將不再予以贅述。在實例記憶體裝置101中，VNEG 108用作n型選擇性電晶體基極偏壓。具體來說，VNEG 108被作為基極偏壓提供到n型選擇裝置。
儲存裝置117是MTJ 117，而選擇裝置119是NMOS電晶體119。字線驅動器115是反相器115。MTJ 117是一種MRAM。MTJ 117包括通過薄絕緣膜117b分隔開、由磁性材料構成的兩個疊加的層117a及117c。釘紮層117a是在固定磁場對準方向上被永久磁化的磁性層，而自由層117c是經可變磁化的磁性層。自由層117c可相對於釘紮層117a在兩種取向中的一種取向上被磁化。所述兩種取向的特徵在於穿過MTJ 117的疊加層117a及117c的串聯電阻明顯不同。具體來說，自由層117c的磁場取向可被對準成與釘紮層117a的磁場取向相同(稱為“平行狀態”)或者與釘紮層117a的磁場取向相反(稱為“反平行狀態”)。平行對準狀態具有相對較低的電阻，且反平行對準狀態 具有相對較高的電阻。
如上所述，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時，VNEG 108為負電壓。
WL解碼器114產生輸入到反相器115的字線啟動信號WLB。接地被作為低準位偏壓耦合到反相器115，而由字線電源供應器113產生的電壓VWL被作為高準位偏壓提供到反相器115。反相器115的輸出(即WL)具有從接地到VWL的擺幅。
當MRAM單元111處於存取狀態時，WLB處於邏輯低，且反相器115的輸出(即WL)處於邏輯高。換句話說，WL具有比NMOS電晶體119的閾值電壓高的VWL值，此又會接通NMOS電晶體119。
當MRAM單元111處於關斷狀態時，WLB處於邏輯高，且反相器115的輸出(即WL)處於邏輯低。換句話說，WL具有為零的值。作為n型選擇裝置的基極偏壓的負電壓可穩固地關斷儲存單元。負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。同時，避免了低洩漏隅角處的額外功耗。較低的洩漏電流導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。
圖11是根據一些實施例的圖3所示記憶體裝置101的結構圖。相同的組件由相同的編號表示，且將不再予以贅述。在實例記憶體裝置101中，VNEG 108用作記憶體層級上的字線。 儲存裝置117是MTJ 117，而選擇裝置119是PMOS電晶體119。字線驅動器115是反相器115。MTJ 117是一種MRAM。MTJ 117包括通過薄絕緣膜117b分隔開、由磁性材料構成的兩個疊加的層117a及117c。釘紮層117a是在固定磁場對準方向上被永久磁化的磁性層，而自由層117c是經可變磁化的磁性層。自由層117c可相對於釘紮層117a在兩種取向中的一種取向上被磁化。所述兩種取向的特徵在於穿過MTJ 117的疊加層117a及117c的串聯電阻明顯不同。具體來說，自由層117c的磁場取向可被對準成與釘紮層117a的磁場取向相同(稱為“平行狀態)或者與釘紮層117a的磁場取向相反(稱為“反平行狀態)。平行對準狀態具有相對較低的電阻，且反平行對準狀態具有相對較高的電阻。
與上述不同，當洩漏電流102低於參考電流104時，VNEG 108為負電壓；當洩漏電流102等於或高於參考電流104時，VNEG 108為零。
WL解碼器114產生輸入到反相器115的字線啟動信號WLB。VNEG 108被作為低準位偏壓提供到反相器115，而由字線電源供應器113產生的電壓VWL被作為高準位偏壓提供到反相器115。反相器115的輸出(即WL)具有從VNEG 108到VWL的擺幅。
當MRAM單元111處於關斷狀態時，WLB處於邏輯低，且反相器115的輸出(即WL)處於邏輯高。換句話說，WL 具有比PMOS電晶體119的閾值電壓高的VWL值，此又會關斷NMOS電晶體119。PMOS電晶體119的基極偏壓電壓由VBL偏壓產生器120產生。
當MRAM單元111處於存取狀態時，WLB處於邏輯高，且反相器115的輸出(即WL)處於邏輯低。換句話說，WL具有為VNEG 108的值。因此，在儲存單元111的存取狀態下，字線信號(WL)在快速隅角(即，與高載流子遷移率相關聯)處為零，且在慢速隅角(即，與低載流子遷移率相關聯)處為負電壓。負偏壓產生器109僅在慢速隅角處選擇性地接通。慢速隅角處的負電壓可很好地接通MRAM單元111。同時，避免了快速隅角處的額外功耗。較低的洩漏電流導致較高的電流接通/關斷比，從而改善記憶體裝置的存取性能。
圖12是根據一些實施例的半導體裝置101的結構圖。相同的組件由相同的編號表示，且將不再予以贅述。在實例裝置101中，VNEG 108用作NMOS邏輯閘關斷偏壓準位。
VNEG 108被作為偏壓提供到反相器115。控制項114產生輸入到反相器115的控制信號INB。反相器115的輸出IN被提供到NMOS電晶體119的閘極端子。NMOS電晶體119的汲極端子與基極端子均耦合到接地。NMOS電晶體119的源極端子耦合到功能裝置124。
如上所述，當洩漏電流102低於參考電流104時，VNEG 108為零；當洩漏電流102等於或高於參考電流104時， VNEG 108為負電壓。
當INB處於邏輯高時，IN處於邏輯低，且NMOS電晶體119關斷。換句話說，IN具有為VNEG 108的值。因此，當洩漏電流102為低時，NMOS電晶體119的關斷偏壓準位為零，且當洩漏電流102為高時，NMOS電晶體119的關斷偏壓準位為負電壓。負偏壓產生器109回應於洩漏電流102根據需要選擇性地接通。負電壓可很好地關斷NMOS電晶體119。同時，避免了低洩漏隅角處的額外功耗。其將有效地減小邏輯裝置的關斷狀態電流。
圖13是根據一些實施例的用於操作積體電路裝置(例如圖2中所示實例記憶體裝置101)的方法1300的實例的流程圖。應注意，實例方法1300也適用於其他裝置或結構。在步驟1302處，提供參考電流104。在步驟1304處，接收功能裝置105在關斷狀態期間的洩漏電流102。在步驟1306處，將洩漏電流與參考電流進行比較。在步驟1308處，回應於所述將洩漏電流與參考電流進行比較，產生負偏壓電壓。在步驟1310處，如果洩漏電流等於或大於參考電流，則將負偏壓電壓施加到功能裝置105的選擇裝置119，以控制選擇裝置119。
根據一些所公開的實施例，提供一種積體電路裝置。所述積體電路裝置包括：功能裝置，包括選擇裝置；以及偏壓產生器電路，耦合到選擇裝置，且被配置成檢測功能裝置的洩漏電流且基於所檢測的洩漏電流產生偏壓電壓。偏壓電壓被提供到選擇 裝置以控制選擇裝置。
根據本發明的一些實施例，其中當所述洩漏電流小於參考電流時，所述偏壓電壓為零，且當所述洩漏電流等於或大於所述參考電流時，所述偏壓電壓為負電壓。
根據本發明的一些實施例，其中當所述洩漏電流小於參考電流時，所述偏壓電壓為負電壓，且當所述洩漏電流等於或大於所述參考電流時，所述偏壓電壓為零。
根據本發明的一些實施例，其中所述偏壓產生器電路包括：電流比較器，被配置成將所述洩漏電流與所述參考電流進行比較且產生第一信號；以及負電荷泵，耦合到所述電流比較器，且被配置成接收所述第一信號且基於所述第一信號產生所述偏壓電壓。
根據本發明的一些實施例，其中所述負電荷泵被配置成如果所述洩漏電流大於所述參考電流，則輸出負電壓。
根據本發明的一些實施例，其中所述偏壓產生器電路進一步包括：時脈信號產生器，被配置成產生時脈信號，其中所述電流比較器被配置成回應於所述時脈信號將所述洩漏電流與所述參考電流進行比較。
根據本發明的一些實施例，其中所述偏壓產生器電路進一步包括：鎖存器，耦合在所述電流比較器與所述偏壓產生器之間，且被配置成響應於所述時脈信號來鎖存所述第一信號。
根據本發明的一些實施例，其中所述功能裝置包括能夠 回應於所述選擇裝置連接到字線的儲存單元，所述積體電路裝置進一步包括字線驅動器，所述字線驅動器被配置成從所述負電荷泵接收所述偏壓電壓且向所述選擇裝置輸出字線信號，其中如果所述洩漏電流大於所述參考電流，則所述字線信號為所述負電壓。
根據本發明的一些實施例，其中所述選擇裝置包括選擇電晶體，所述選擇電晶體具有被配置成接收所述字線信號的閘極端子。
根據本發明的一些實施例，其中所述選擇電晶體被配置成接收所述偏壓電壓作為基極偏壓電壓。
根據本發明的一些實施例，其中所述選擇裝置是N通道金屬氧化物半導體電晶體。
根據一些所公開的實施例，提供一種偏壓產生器電路。所述偏壓產生器電路包括：電流比較器，被配置成將功能裝置的洩漏電流與參考電流進行比較，以產生比較結果；以及偏壓產生器，耦合到電流比較器，且被配置成向功能裝置的選擇裝置輸出偏壓電壓。偏壓電壓是基於比較結果而輸出。
根據本發明的一些實施例，其中當所述洩漏電流小於參考電流時，所述偏壓電壓為零，且當所述洩漏電流等於或大於所述參考電流時，所述偏壓電壓為負電壓。
根據本發明的一些實施例，其中所述電流比較器回應於第一啟動信號將所述洩漏電流與所述參考電流進行比較。
根據本發明的一些實施例，其中所述偏壓產生器電路進一步包括：時脈信號產生器，被配置成產生第一時脈信號，其中所述第一時脈信號具有現用階段及非現用階段，且所述電流比較器在所述現用階段中將所述洩漏電流與所述參考電流進行比較，且在所述非現用階段中不將所述洩漏電流與所述參考電流進行比較。
根據本發明的一些實施例，其中所述偏壓產生器電路進一步包括：鎖存器，耦合在所述電流比較器與所述偏壓產生器之間，且被配置成在第一週期期間鎖存所述比較結果，其中所述現用階段處於所述第一週期內。
根據本發明的一些實施例，其中所述偏壓產生器包括：第一電晶體，耦合在所述偏壓產生器的接地端子與輸出節點之間，且具有連接到所述第一啟動信號的閘極端子。
根據又一些所公開的實施例，提供一種用於操作積體電路裝置的方法。所述方法包括：提供參考電流；接收功能裝置在關斷狀態期間的洩漏電流；將洩漏電流與參考電流進行比較；回應於所述將洩漏電流與參考電流進行比較，產生負偏壓電壓；以及如果洩漏電流等於或大於參考電流，則將負偏壓電壓施加到功能裝置的選擇裝置，以控制選擇裝置。
根據本發明的一些實施例，其中所述選擇裝置包括選擇電晶體，所述方法進一步包括如果所述洩漏電流大於所述參考電流，則將所述負偏壓電壓施加到所述選擇電晶體的閘極端子。
根據本發明的一些實施例，所述的方法，進一步包括將所述負偏壓電壓作為負基極偏壓施加到所述選擇電晶體。
以上概述了若干實施例的特徵，以使所屬領域中的技術人員可更好地理解本公開的方面。所屬領域中的技術人員應知，其可容易地使用本公開作為設計或修改其他製程及結構的基礎來施行與本文中所介紹的實施例相同的目的和/或實現與本文中所介紹的實施例相同的優點。所屬領域中的技術人員還應認識到，此種等效構造並不背離本公開的精神及範圍，而且他們可在不背離本公開的精神及範圍的條件下對其作出各種改變、代替及更改。
100:積體電路裝置
102:洩漏電流
103:負偏壓產生器電路
105:功能裝置
108:負偏壓準位電壓

Claims (10)

  1. 一種積體電路裝置，包括：功能裝置，包括連接至字線的選擇裝置；以及偏壓產生器電路，耦合到所述功能裝置，且被配置成檢測所述功能裝置的洩漏電流且基於所檢測的所述洩漏電流產生偏壓電壓；其中所述偏壓電壓被提供到連接至所述字線的所述選擇裝置以控制所述選擇裝置。
  2. 如請求項1所述的積體電路裝置，其中當所述洩漏電流小於參考電流時，所述偏壓電壓為零，且當所述洩漏電流等於或大於所述參考電流時，所述偏壓電壓為負電壓。
  3. 如請求項1所述的積體電路裝置，其中當所述洩漏電流小於參考電流時，所述偏壓電壓為負電壓，且當所述洩漏電流等於或大於所述參考電流時，所述偏壓電壓為零。
  4. 如請求項2所述的積體電路裝置，其中所述偏壓產生器電路包括：電流比較器，被配置成將所述洩漏電流與所述參考電流進行比較且產生第一信號；以及負電荷泵，耦合到所述電流比較器，且被配置成接收所述第一信號且基於所述第一信號產生所述偏壓電壓。
  5. 如請求項2所述的積體電路裝置，其中所述偏壓產生器電路進一步包括： 時脈信號產生器，被配置成產生時脈信號，其中所述電流比較器被配置成回應於所述時脈信號將所述洩漏電流與所述參考電流進行比較。
  6. 一種偏壓產生器電路，包括：電流比較器，被配置成將功能裝置的洩漏電流與參考電流進行比較，以產生比較結果，所述功能裝置包括連接至字線的選擇裝置；以及偏壓產生器，耦合到所述電流比較器，且被配置成向所述字線輸出偏壓電壓，所述字線連接至所述功能裝置的所述選擇裝置；其中所述偏壓電壓是基於所述比較結果而輸出。
  7. 如請求項6所述的偏壓產生器電路，其中當所述洩漏電流小於所述參考電流時，所述偏壓電壓為零，且當所述洩漏電流等於或大於所述參考電流時，所述偏壓電壓為負電壓。
  8. 如請求項7所述的偏壓產生器電路，其中所述電流比較器回應於第一啟動信號將所述洩漏電流與所述參考電流進行比較。
  9. 一種操作積體電路裝置的方法，包括：提供參考電流；接收功能裝置在關斷狀態期間的洩漏電流，所述功能裝置包括連接至字線的選擇裝置；將所述洩漏電流與所述參考電流進行比較； 回應於所述將所述洩漏電流與所述參考電流進行比較，產生負偏壓電壓；以及如果所述洩漏電流大於所述參考電流，則將所述負偏壓電壓施加到所述功能裝置的所述選擇裝置的所述字線，以控制所述選擇裝置。
  10. 如請求項9所述的方法，其中所述選擇裝置包括選擇電晶體，所述方法進一步包括如果所述洩漏電流大於所述參考電流，則將所述負偏壓電壓施加到所述選擇電晶體的閘極端子。
TW109125836A 2019-11-12 2020-07-30 積體電路裝置及其操作方法與偏壓產生器電路 TWI747407B (zh)

Applications Claiming Priority (4)

Application Number Priority Date Filing Date Title
US201962934329P 2019-11-12 2019-11-12
US62/934,329 2019-11-12
US16/810,245 US11139017B2 (en) 2019-11-12 2020-03-05 Self-activated bias generator
US16/810,245 2020-03-05

Publications (2)

Publication Number Publication Date
TW202119217A TW202119217A (zh) 2021-05-16
TWI747407B true TWI747407B (zh) 2021-11-21

Family

ID=75846770

Family Applications (1)

Application Number Title Priority Date Filing Date
TW109125836A TWI747407B (zh) 2019-11-12 2020-07-30 積體電路裝置及其操作方法與偏壓產生器電路

Country Status (3)

Country Link
US (1) US11139017B2 (zh)
CN (1) CN112863559A (zh)
TW (1) TWI747407B (zh)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805508A (en) * 1996-02-27 1998-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced leak current
US7453311B1 (en) * 2004-12-17 2008-11-18 Xilinx, Inc. Method and apparatus for compensating for process variations
US7659772B2 (en) * 2005-01-06 2010-02-09 Nec Corporation Semiconductor integrated circuit device
TWI326452B (en) * 2007-08-30 2010-06-21 Macronix Int Co Ltd Method for detecting word line leakage in memory devices
US20190051351A1 (en) * 2017-08-11 2019-02-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of nonvolatile memory device

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3645593B2 (ja) * 1994-09-09 2005-05-11 株式会社ルネサステクノロジ 半導体集積回路装置
JP4109340B2 (ja) * 1997-12-26 2008-07-02 株式会社ルネサステクノロジ 半導体集積回路装置
US7119604B2 (en) * 2004-06-17 2006-10-10 Taiwan Semiconductor Manufacturing Company, Ltd. Back-bias voltage regulator having temperature and process variation compensation and related method of regulating a back-bias voltage
JP4721256B2 (ja) * 2004-11-17 2011-07-13 ルネサスエレクトロニクス株式会社 半導体記憶装置
JP4895778B2 (ja) * 2006-11-28 2012-03-14 ルネサスエレクトロニクス株式会社 半導体集積回路装置
US8189396B2 (en) * 2006-12-14 2012-05-29 Mosaid Technologies Incorporated Word line driver in a hierarchical NOR flash memory
KR100990144B1 (ko) * 2007-03-05 2010-10-29 주식회사 하이닉스반도체 반도체 소자 및 그의 동작방법
US9767880B1 (en) * 2016-03-16 2017-09-19 Micron Technology, Inc. Ferroelectric memory cell apparatuses and methods of operating ferroelectric memory cells
KR102510497B1 (ko) * 2018-09-17 2023-03-16 삼성전자주식회사 누설 전류를 감소시키기 위한 메모리 장치

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5805508A (en) * 1996-02-27 1998-09-08 Mitsubishi Denki Kabushiki Kaisha Semiconductor memory device with reduced leak current
US7453311B1 (en) * 2004-12-17 2008-11-18 Xilinx, Inc. Method and apparatus for compensating for process variations
US7659772B2 (en) * 2005-01-06 2010-02-09 Nec Corporation Semiconductor integrated circuit device
TWI326452B (en) * 2007-08-30 2010-06-21 Macronix Int Co Ltd Method for detecting word line leakage in memory devices
US20190051351A1 (en) * 2017-08-11 2019-02-14 Samsung Electronics Co., Ltd. Nonvolatile memory device and operating method of nonvolatile memory device

Also Published As

Publication number Publication date
US20210142840A1 (en) 2021-05-13
TW202119217A (zh) 2021-05-16
CN112863559A (zh) 2021-05-28
US11139017B2 (en) 2021-10-05

Similar Documents

Publication Publication Date Title
US6873561B2 (en) Semiconductor memory device operating with low current consumption
US10431277B2 (en) Memory device
US8154916B2 (en) Nonvolatile memory circuit using spin MOS transistors
US8861263B2 (en) Semiconductor memory device
US9502114B1 (en) Non-volatile ternary content-addressable memory with bi-directional voltage divider control and multi-step search
US9747966B2 (en) Semiconductor memory device for sensing memory cell with variable resistance
US20140078810A1 (en) Loadless volatile/non-volatile memory cell
US9336882B2 (en) Semiconductor storage device and driving method thereof
US9053782B2 (en) Memory cell with volatile and non-volatile storage
US8059480B2 (en) Semiconductor memory device
US9336871B2 (en) Resistance change memory
US20160078915A1 (en) Resistance change memory
US20160064059A1 (en) Semiconductor memory device
US10229725B2 (en) Semiconductor device capable of reducing power consumption
US11935592B2 (en) Resistive memory device for writing data and operating method thereof
US20190080740A1 (en) Semiconductor memory device
JP2003346473A (ja) 薄膜磁性体記憶装置
US10020040B2 (en) Semiconductor memory device
US9196357B2 (en) Voltage stabilizing for a memory cell array
US10762932B2 (en) Memory device and operating method of memory device
US10360948B2 (en) Memory device and operating method of memory device
US9443585B2 (en) Resistance change memory
TWI747407B (zh) 積體電路裝置及其操作方法與偏壓產生器電路
KR101704933B1 (ko) 오프셋 전압 상쇄를 이용한 메모리 셀 읽기 회로
CN108182956B (zh) 一种高速的mram读出电路