JP2007273065A - Ｃｍｉｓ型半導体不揮発記憶回路 - Google Patents

Abstract

【課題】ＣＭＯＳプロセスによるロジックＬＳＩにおいて一般に用いられる基本的構成回路のみを用いてＣＭＩＳ型半導体不揮発記憶回路を実現する。
【解決手段】ＭＩＳトランジスタ１５と、ＭＩＳトランジスタ１６とを有し、選択ノード１７には、ＭＩＳトランジスタ１５，１６の何れか一方の閾値電圧に消えずに残る変化を引き起こす書き込み電圧が供給される不揮発性メモリセル４と、ＮＯＲ（又はＮＡＮＤ）論理を出力する論理ゲート１１，１２を有するＲＳフリップフロップを備え、倫理ゲート１１，１２は、前記第１及び第２の出力ノードのラッチを解除するためのリストア信号が入力されるリストア端子を備えた構成とする。
【選択図】図１

Description

本発明は、電源電圧を印加しなくても記憶データを保持することが可能なＣＭＩＳ型半導体不揮発記憶回路に関するものである。

従来のＣＭＩＳ型半導体不揮発記憶回路としては、特許文献１に記載のものが公知である。

図４は、特許文献１に記載のＣＭＩＳ型半導体不揮発記憶回路のメモリセルの基本構成を表す回路図である。このＣＭＩＳ型半導体不揮発記憶回路は、ワード選択線ＷＬ，２つのビット線ＢＬ，ＢＬ＿及び２つのＭＩＳトランジスタＭＮＭ１，ＭＮＭ２を備えている。

トランジスタＭＮＭ１は、ソース端が共通線ＣＯＭＭ、ドレイン端がビット線ＢＬ、ゲート端がワード選択線ＷＬに接続されている。また、トランジスタＭＮＭ２は、ソース端が共通線ＣＯＭＭ、ドレイン端がビット線ＢＬ＿、ゲート端がワード選択線ＷＬに接続されている。

記憶情報は、トランジスタＭＮＭ１，ＭＮＭ２の閾値電圧の差として記憶される。２つのトランジスタのうち、例えば、第１のトランジスタＭＮＭ１の閾値電圧Ｖｔ（ＭＮＭ１）が第２のトランジスタＭＮＭ２の閾値電圧Ｖｔ（ＭＮＭ２）よりも高い状態を情報「０」の記憶状態、その逆の状態を情報「１」の記憶状態とする。

この不揮発記憶回路において、情報の書き込みは次のようにして行われる。まず、最初に「０」を書き込む場合、図５に示すように、まず、ワード選択信号ＷＬを電源電圧（ＶＤＤ）の半分程度の２．５Ｖとし、ビット線ＢＬの電圧を電源電圧と同じ５Ｖ（ＶＤＤ）、ビット線の差動ペアであるＢＬ＿側を０Ｖ（ＧＮＤ）とし、この状態を一定期間保つ。このとき、ＭＮＭ１は飽和領域で動作し、そのチャネルはドレイン近くでピンチオフしており、ドレイン近傍に強電界部分が生じる。この電界により加速された電子の一部が、酸化膜内に飛び込みトラップされる。この現象は、ＭＩＳ型トランジスタにおいて、ホットキャリアによるトランジスタ性能の径時変化として知られている現象である。酸化膜内にトラップされた電子により、ゲート端子（ワード選択線）からみたトランジスタの閾値電圧が高電圧側（Ｖｔ１）にシフトする（図６（１）参照）。シフトされる閾値電圧の大きさは、読み出し回路の能力によって判別可能なレベル以上の大きさとされる。

次に、このメモリセルに「１」を書き込みたい場合、同様の方法により、今度は、ＭＮＭ２の閾値電圧をＭＮＭ１の閾値電圧よりも大きくなるまで上昇させ、Ｖｔ２とする（図６（２）参照）。情報の反転が起こるたびに、ＭＮＭ１又はＭＮＭ２の何れかの閾値電圧が上昇することとなり、その情報の書き換え限界は、例えば、ＭＮＭ１あるいはＭＮＭ２の閾値電圧が電源電圧まで上昇するまでとなる。

次に、図４の回路における情報の読み出しは、次のようにして行われる。図７は、図４の回路における情報の読み出し動作を説明する図である。

読み出し時においては、まず、ＢＬとＢＬ＿の電圧を電源電圧程度の同じ電圧程度にプリチャージした後、高インピーダンス状態にして、ＭＮＭ１，ＭＮＭ２に接続する。そして、ワード選択線（ＷＬ）の電圧を電源電圧程度とすると、ＭＮＭ１，ＭＮＭ２は導通状態となり電流が流れるが、閾値電圧の差により、２つのトランジスタＭＮＭ１，ＭＮＭ２に流れる電流には差が生じる。一定の時間後にワード選択線（ＷＬ）の電圧を０Ｖとすることで、電流差がＢＬ，ＢＬ＿の電位差として読み出される。

図８は、図４のＣＭＩＳ型半導体不揮発記憶回路のメモリセルをＳＲＡＭのメモリセルと組み合わせた回路を示す図である。図８の回路において、トランジスタＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２，ＭＮＴ１，ＭＮＴ２から構成される回路は、従来のＳＲＡＭセルの回路である。図８の回路では、このＳＲＡＭセルに、さらに、３つのｎチャネル型ＭＩＳＦＥＴ（ＭＮＲＳ，ＭＮＭ１，ＭＮＭ２）及び１つのｐチャネル型ＭＩＳＦＥＴ（ＭＰＥＱ）を追加した構成とされている。これらのうち、ＭＮＭ１，ＭＮＭ２が、それぞれのＭＩＳＦＥＴの閾値変動状態により、不揮発的に情報を記憶する２つのトランジスタである。

ＲＥＳＴＯＲＥ信号をＨレベル（電源電圧）、ＷＬＷ信号をＬレベル（グランド電位）、ＥＱ＿をＨレベルに設定すれば、ＭＮＭ１，ＭＮＭ２，ＭＰＥＱは非道通状態、ＭＮＲＳは導通状態となり、従来のＳＲＡＭセルと同様の回路構成となる。この状態では、ワード選択線（ＷＬ）とビット線対（ＢＬ，ＢＬ＿）の操作により、従来のＳＲＡＭと同様の方法で、ＳＲＡＭメモリセル内に情報を書き込み／読み出しできる。

情報の不揮発記憶を行わせるためには、不揮発書き込み用のワード選択線（ＷＬＷ）を一定期間、電源電位とグランド電位との間の電位とする。このとき、ＳＲＡＭメモリセル内に格納された情報に応じて、Ｃ，Ｃ＿のノード電位の何れか一方は電源電位となり、他方はグランド電位となっている。これにより、例えば、Ｃノードの電位が高い場合には、ＭＮＭ１のドレイン電位は高い状態となり、ＭＮＭ１にはドレイン電流が流れる。このとき、ＭＮＭ１のゲート電圧は、電源電圧とグランド電位との間の電位なので、ドレイン電流に伴ってチャネル内にホットキャリアが誘起され、その一部はＭＩＳ構造の絶縁膜内にトラップされる。これにより、ＭＮＭ１の閾値を上昇させることができる。このような方法で、ＭＮＭ１，ＭＮＭ２に閾値電圧を意図的に設定し、情報の書き込みを行う。

一方、この閾値電圧変動を情報として読み出す場合、図９のように、まず、ワード選択線（ＷＬ）をＬレベルとしておいて、ＲＥＳＴＯＲＥ信号をＬレベルに下げる。そして、ＥＱ＿信号も一定期間Ｌレベルとし、Ｃ，Ｃ＿のノード間を同電位に設定する。次に、ＷＬＷをＬレベルから徐々にＨレベルに上げていくことで、ＭＮＭ１とＭＮＭ２のドレイン電圧は、当初Ｈレベルになっているが、ＭＮＭ１とＭＮＭ２には、閾値電圧に差が設定されているため、流れる電流にも差があることになる。ホットキャリアによる閾値電圧シフトの場合では、一般に閾値電圧が上昇するために、上述の例では、ＭＮＭ１のほうがＭＮＭ２よりも閾値電圧が高い。したがって、ＭＮＭ２の方がより多くの電流が流れる。そのため、ラッチ回路の動作により、ＭＮ２のドレイン端子（ＭＮ１のゲート端子）のほうが、ＭＮ１のドレイン端子（ＭＮ２のゲート端子）よりも若干高いレベルとなる。最後に、ＲＥＳＴＯＲＥをＨレベルとすることで、ＭＰ１，ＭＰ２，ＭＮ１，ＭＮ２の４つのトランジスタから成る従来のＳＲＡＭセルのラッチ回路部分に情報が転送保持され、これにより、ＭＮＭ１，ＭＮＭ２に記憶されていた情報は、通常のＳＲＡＭの読み出し動作を経由することで、セル外へ読み出すことが可能となる。
特開２００５−３５３１０６号公報

しかしながら、上記従来の回路の構成は、一般的に用いられる基本構成回路（ＮＡＮＤゲートやＮＯＲゲート等）を用いて構成されたものではないため、ロジックＬＳＩの設計において、設計ツールを使用する際に、上記回路に専用の特殊な素子のマクロブロックを作成する必要があるため、設計上の利便性に欠けている。

そこで、本発明の目的は、ＣＭＯＳプロセスによるロジックＬＳＩにおいて、情報の一次記憶に一般的に用いられる基本的構成回路であるフリップフロップ回路やラッチ回路のみを用いて、電源を遮断しても情報を保持し続けることのできるＣＭＩＳ型半導体不揮発記憶回路を実現することにある。

本発明に係るＣＭＩＳ型半導体不揮発記憶回路の第１の構成は、（１）選択ノードと、
読み書きノードと、
第１の出力ノードと、
第２の出力ノードと、
前記選択ノードに接続されたゲート端，前記読み書きノードに接続されたソース端，及び前記第１の出力ノードに接続されたドレイン端を有する第１のＭＩＳトランジスタと、
前記選択ノードに接続されたゲート端，前記読み書きノードに接続されたソース端，及び前記第２の出力ノードに接続されたドレイン端を有する第２のＭＩＳトランジスタと、
を有し、前記選択ノードには、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタの何れか一方の閾値電圧に消えずに残る変化を引き起こす書き込み電圧が供給される不揮発性メモリセルと、
（２）第１の入力ノードと、
第２の入力ノードと、
第１の入力端が前記第１の入力ノードに接続され、第２の入力端が前記第２の出力ノードに接続され、出力端が前記第１の出力ノードに接続され、前記第１，第２の入力端から入力される信号のＮＯＲ（又はＮＡＮＤ）論理を前記出力端から出力する第１の論理ゲートと、
第１の入力端が前記第２の入力ノードに接続され、第２の入力端が前記第１の出力ノードに接続され、出力端が前記第２の出力ノードに接続され、前記第１，第２の入力端から入力される信号のＮＯＲ（又はＮＡＮＤ）論理を前記出力端から出力する第２の論理ゲートと、を有するＲＳフリップフロップ(Reset Set Flip Flop)と、を備え、
前記第１及び第２の論理ゲートは、前記第１及び第２の出力ノードのラッチを解除するためのリストア信号が入力されるリストア端子を備えていることを特徴とする。

また、本発明に係るＣＭＩＳ型半導体不揮発記憶回路の第１の構成は、前記第１の構成において、前記第１，第２の出力ノードの出力値をラッチする出力ラッチ回路を備えていることを特徴とする。

以上のような構成により、ＣＭＯＳプロセスによるロジックＬＳＩにおいて、情報の一次記憶に一般的に用いられる基本的構成回路であるフリップフロップ回路やラッチ回路のみを用いて、電源を遮断しても情報を保持し続けることのできるＣＭＩＳ型半導体不揮発記憶回路を実現することができ、電源投入時の論理回路の初期化や、小規模なメモリを容易に実現することが可能となる。

以下、本発明を実施するための最良の形態について、図面を参照しながら説明する。

図１は、本発明のＣＭＩＳ型半導体不揮発記憶回路の構成を表す図である。本実施例に係るＣＭＩＳ型半導体不揮発記憶回路１は、入力回路２、ＲＳフリップフロップ３、不揮発メモリセル４、及び出力バッファ回路５を備えている。

入力回路２は、データ線３０から入力されるデータ信号ＤをＲＳフリップフロップ３に入力するための回路である。入力回路２は、ＮＯＲゲート６，７、及びインバータ８を備えている。ＮＯＲゲート６の一方の入力端子には、データ線からデータ信号（２値の論理信号）Ｄが入力され、他方の入力端子には、クロック信号clkが入力される。ＮＯＲゲート６は、Ｄとclkの否定論理和Ａを入力ノード９に出力する。また、ＮＯＲゲート６の一方の入力端子には、データ線から入力されるデータ信号Ｄをインバータ８で反転させた反転データ信号Ｄ＿が入力され、他方の入力端子には、クロック信号clkが入力される。ＮＯＲゲート６は、Ｄ＿とclkの否定論理和Ｂを入力ノード１０に出力する。

ＲＳフリップフロップ３は、不揮発メモリセル４へのデータの書き込み及び不揮発メモリセル４からのデータの読み出しを行うための回路である。ＲＳフリップフロップ３は、ＮＯＲゲート１１，１２を備えている。ＮＯＲゲート１１の一方の入力端子には、入力ノード９から信号Ａが入力され、他方の入力端子には、ＮＯＲゲート１２の出力Ｑ＿が入力される。ＮＯＲゲート１１は、ＡとＱ＿との否定論理和Ｑを出力ノード１３に出力する。ＮＯＲゲート１２の一方の入力端子には、入力ノード１０から信号Ｂが入力され、他方の入力端子には、ＮＯＲゲート１１の出力Ｑが入力される。ＮＯＲゲート１２は、ＢとＱとの否定論理和Ｑ＿を出力ノード１４に出力する。

尚、ＮＯＲゲート１１，１２は、２つの入力端子と１つの出力端子の他に、各出力ノード１３，１４のラッチを解除するためのリストア信号RESTOREが入力されるリストア端子を備えている。リストア信号RESTOREがＬレベルの場合、ＮＯＲゲート１１，１２は、各出力ノード１３，１４の信号をラッチし、リストア信号RESTOREがＨレベルの場合、ＮＯＲゲート１１，１２は、各出力ノード１３，１４の信号のラッチを解除する。

不揮発メモリセル４は、図４において説明した不揮発性のメモリセルと同様のもので、１ビットの情報を不揮発な状態で記憶するメモリセルである。不揮発メモリセル４は、ＭＩＳトランジスタ１５，１６を備えている。ＭＩＳトランジスタ１５は、ゲート端子が選択ノード１７に接続され、ソース端子が読み書きノード１８に接続され、ドレイン端子が出力ノード１３に接続されている。ＭＩＳトランジスタ１６は、ゲート端子が選択ノード１７に接続され、ソース端子が読み書きノード１８に接続され、ドレイン端子が出力ノード１４に接続されている。読み書きノード１８は通常はグランド電位とされ、不揮発メモリセル４への情報の書き込み時には高電位とされる。また、選択ノード１７には、ＭＩＳトランジスタ１５，１６の何れか一方の閾値電圧に消えずに残る変化を引き起こす書き込み信号ＷＬＷが供給される。

出力バッファ回路５は、ＲＳフリップフロップ３により読み出される不揮発メモリセル４に記憶された情報をラッチして、ビット線１９，２０に安定的に出力するための回路である。出力バッファ回路５は、４つのＮＯＲゲート２１，２２，２３，２４を備えている。ＮＯＲゲート２１の一方の入力端子には出力ノード１３から出力Ｑが入力され、他方の入力端子にはクロック信号clkを反転した反転クロック信号clk＿が入力される。ＮＯＲゲート２１は、Ｑとclk＿の否定論理和Ｑ１を出力端子から出力する。ＮＯＲゲート２２の一方の入力端子には出力ノード１４から出力Ｑ＿が入力され、他方の入力端子には反転クロック信号clk＿が入力される。ＮＯＲゲート２２は、Ｑ＿とclk＿の否定論理和Ｑ１＿を出力端子から出力する。ＮＯＲゲート２３の一方の入力端子にはＮＯＲゲート２１の出力信号Ｑ１が入力され、他方の入力端子にはＮＯＲゲート２４の出力信号ＱＱ＿が入力される。ＮＯＲゲート２３は、Ｑ１とＱＱ＿の否定論理和ＱＱをビット線１９へ出力する。ＮＯＲゲート２４の一方の入力端子にはＮＯＲゲート２２の出力信号Ｑ１＿が入力され、他方の入力端子にはＮＯＲゲート２３の出力信号ＱＱが入力される。ＮＯＲゲート２４は、Ｑ１＿とＱＱの否定論理和ＱＱ＿をビット線２０へ出力する。

尚、ＮＯＲゲート２３，２４は、ＲＳフリップフロップ３１を構成している。

図２は、図１のリストア付きＮＯＲゲート１１，１２の回路構成を示す図である。ＮＯＲゲート１１，１２は、３つのｐチャネルＭＩＳトランジスタ２５，２６，２７及び２つのｎチャネルＭＩＳトランジスタ２８，２９を備えている。ＭＩＳトランジスタ２５，２６，２７は、電源と出力ノード１３，１４との間に直列に接続されている。また、ＭＩＳトランジスタ２８，２９は、出力ノード１３，１４とグランドとの間に並列に接続されている。トランジスタ２６，２９のゲート端子は、入力ノードｉｎ１に接続されている。トランジスタ２７，２８のゲート端子は、入力ノードｉｎ２に接続されている。ＭＩＳトランジスタ２５のゲート端子は、リストア信号RESTOREが入力されるリストア端子に接続されている。

以上のように構成された本実施例１のＣＭＩＳ型半導体不揮発記憶回路１について、以下その動作を説明する。

選択ノード１７がＬレベル（グランド電位）の場合、ＣＭＩＳ型半導体不揮発記憶回路１は、不揮発メモリセル４がない回路と同等となり、通常のレジスタとして動作する。

不揮発メモリセル４への情報の書き込みを行う場合には、まず、リストア信号RESTOREをＬレベルとし、書き込むデータ信号Ｄをデータ線３０に入力する。クロック信号clkがＬレベルの状態でデータ信号Ｄが反転したときに、データ信号ＤはＲＳフリップフロップ３にラッチされる。このとき、出力ノード１３，１４のレベルは、それぞれ信号Ｄ，Ｄ＿のレベルと等しくなる。

この状態で、選択ノード１７の電圧ＷＬＷを電源とグランドの中間電位（例えば３．３Ｖ程度）とし、読み書きノード１８を一定の書込時間だけ電源電位あるいはそれよりも高い値（例えば６Ｖ程度）とする。出力ノード１３，１４は、差動対のノードであるため、一方はＨレベル、他方はＬレベルにある。従って、ＭＩＳトランジスタ１５，１６の何れか一方が飽和領域で動作し、ドレイン電流が流れ、これにより一方のＭＩＳトランジスタの閾値電圧が上昇し、データの書き込みが行われる。

例えば、データ信号ＤがＨレベルの場合、ＱがＨレベル，Ｑ＿がＬレベルであり、ＭＩＳトランジスタ１６にドレイン電流が流れる。尚、このドレイン電流は、ＮＯＲゲート１１，１２内の何れか一方のＭＩＳトランジスタ２８，２９を通ってグランドに流れ込む。ドレイン電流に伴ってチャネル内にホットキャリアが誘起され、その一部はＭＩＳ構造の絶縁膜内にトラップされる。これにより、ＭＩＳトランジスタ１６の閾値電圧が上昇する。

次に、不揮発メモリセル４にＭＩＳトランジスタ１５，１６の閾値電圧の差として書き込まれたデータを読み出す場合の動作について説明する。

図３は、不揮発メモリセル４のデータを読み出す場合の各信号のタイミングチャートである。

不揮発メモリセル４のデータを読み出す際には、読み書きノード１８はグランド電位としておく。まず、クロック信号clkをＨレベルとし、入力ノード９，１０の電圧Ａ，ＢをともにＬレベル（グランド電位）とする。これにより、ＮＯＲゲート１１，１２のＭＩＳトランジスタ２８，２９は、ともにＯＦＦ状態となる。

次に、リストア信号RESTOREをＨレベルとし、ＭＩＳトランジスタ２５をＯＦＦ状態として、ＲＳフリップフロップ３のラッチを解除する。これにより、出力ノード１３，１４は浮遊的な状態となる。

次に、選択ノード１７の電圧ＷＬＷをＨレベルとし、ＭＩＳトランジスタ１５，１６をＯＮ状態とする。これにより、出力ノード１３，１４の電荷はＭＩＳトランジスタ１５，１６と通って読み書きノード１８に放電し、出力ノード１３，１４は完全にグランド電位となる。

次に、リストア信号RESTOREを再びＬレベルに戻し、ＭＩＳトランジスタ２５をＯＮ状態とする。入力ノード９，１０の電圧Ａ，ＢをともにＬレベルなので、ＭＩＳトランジスタ２６，２７も導通状態となる。
従って、電源から、ＮＯＲゲート１１のＭＩＳトランジスタ２５，２６，２７、及びＭＩＳトランジスタ１５を通ってグランドに電流が流れ、また、ＮＯＲゲート１２のＭＩＳトランジスタ２５，２６，２７、及びＭＩＳトランジスタ１６を通ってグランドに電流が流れる。このとき、ＭＩＳトランジスタ１５，１６のオン抵抗により、出力ノード１３，１４の電圧はグランド電位から上昇する。ＭＩＳトランジスタ１５，１６は閾値電圧に差があるため、オン抵抗が異なり、それが出力ノード１３，１４の電位差として現れる。

例えば、ＭＩＳトランジスタ１５の閾値電圧がＭＩＳトランジスタ１６の閾値電圧よりも高い場合、出力ノード１３の電圧が出力ノード１４の電圧よりも若干高くなる。

次に、選択ノード１７の電圧ＷＬＷをＬレベルとし、ＭＩＳトランジスタ１５，１６をＯＦＦ状態とする。これにより、正帰還されたＲＳフリップフロップ３の増幅作用により、ＭＩＳトランジスタ１５，１６の間の電位差は急速に増幅され、高い方がＨレベル（電源電位）、低い方がＬレベル（グランド電位）となる。

また、このとき、ＮＯＲゲート２１，２２の一方の入力端子に入力されている反転クロック信号clk＿はＬレベルなので、Ｑ，Ｑ＿の変化に伴ってＱ１，Ｑ１＿の何れか一方がＨ、他方がＬに変化する。これにより、出力バッファ回路５のＮＯＲゲート２３，２４で構成されるＲＳフリップフロップ３１はセット又はリセットされ、読み出した情報が保持される。

尚、本実施例において、ＲＳフリップフロップ３及びＲＳフリップフロップ３１は、ＮＯＲゲートを用いて構成したが、ＮＡＮＤゲートを用いて構成してもよい。

本発明のＣＭＩＳ型半導体不揮発記憶回路の構成を表す図である。 図１のリストア付きＮＯＲゲート１１，１２の回路構成を示す図である。 不揮発メモリセル４のデータを読み出す場合の各信号のタイミングチャートである。 特許文献１に記載のＣＭＩＳ型半導体不揮発記憶回路のメモリセルの基本構成を表す回路図である。 書き込み動作の動作原理を示す説明図である。 書き込み動作による閾値電圧の変化を示す図である。 図４の回路における情報の読み出し動作を説明する図である。 図４のＣＭＩＳ型半導体不揮発記憶回路のメモリセルをＳＲＡＭのメモリセルと組み合わせた回路を示す図である。 不揮発データの復帰動作を示す説明図である。

符号の説明

１ ＣＭＩＳ型半導体不揮発記憶回路
２ 入力回路
３ ＲＳフリップフロップ
４ 不揮発メモリセル
５ 出力バッファ回路
６，７ ＮＯＲゲート
８ インバータ
９，１０ 入力ノード
１１，１２ ＮＯＲゲート
１３，１４ 出力ノード
１５，１６ ＭＩＳトランジスタ
１７ 選択ノード
１８ 読み書きノード
１９，２０ ビット線
２１，２２，２３，２４ ＮＯＲゲート
２５，２６，２７，２８，２９ ＭＩＳトランジスタ
３０ データ線
３１ ＲＳフリップフロップ

Claims (2)

1. （１）選択ノードと、
   読み書きノードと、
   第１の出力ノードと、
   第２の出力ノードと、
   前記選択ノードに接続されたゲート端，前記読み書きノードに接続されたソース端，及び前記第１の出力ノードに接続されたドレイン端を有する第１のＭＩＳトランジスタと、
   前記選択ノードに接続されたゲート端，前記読み書きノードに接続されたソース端，及び前記第２の出力ノードに接続されたドレイン端を有する第２のＭＩＳトランジスタと、
   を有し、前記選択ノードには、前記第１のＭＩＳトランジスタ及び前記第２のＭＩＳトランジスタの何れか一方の閾値電圧に消えずに残る変化を引き起こす書き込み電圧が供給される不揮発性メモリセルと、
   （２）第１の入力ノードと、
   第２の入力ノードと、
   第１の入力端が前記第１の入力ノードに接続され、第２の入力端が前記第２の出力ノードに接続され、出力端が前記第１の出力ノードに接続され、前記第１，第２の入力端から入力される信号のＮＯＲ（又はＮＡＮＤ）論理を前記出力端から出力する第１の論理ゲートと、
   第１の入力端が前記第２の入力ノードに接続され、第２の入力端が前記第１の出力ノードに接続され、出力端が前記第２の出力ノードに接続され、前記第１，第２の入力端から入力される信号のＮＯＲ（又はＮＡＮＤ）論理を前記出力端から出力する第２の論理ゲートと、を有するＲＳフリップフロップ(Reset Set Flip Flop)と、を備え、
   前記第１及び第２の論理ゲートは、前記第１及び第２の出力ノードのラッチを解除するためのリストア信号が入力されるリストア端子を備えていることを特徴とするＣＭＩＳ型半導体不揮発記憶回路。
2. 前記第１，第２の出力ノードの出力値をラッチする出力ラッチ回路を備えていることを特徴とする請求項１記載のＣＭＩＳ型半導体不揮発記憶回路。
   
   
   
   

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