CN113342309B - 可规划的非易失性算术存储器运算子 - Google Patents

可规划的非易失性算术存储器运算子 Download PDF

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CN113342309B CN202010099030.8A CN202010099030A CN113342309B CN 113342309 B CN113342309 B CN 113342309B CN 202010099030 A CN202010099030 A CN 202010099030A CN 113342309 B CN113342309 B CN 113342309B
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Abstract

本发明提供了可规划的非易失性算术存储器运算子用来对非易失性数据及易失性数据进行算术操作，且包含非易失性存储器装置，用以存储非易失性数据。本发明非易失性算术存储器运算子减少从存储器单元撷取数据的总量，以节省算术运算的功率，另外，本发明非易失性算术存储器运算子允许被多次规划以进行新的算术运算。位于算术逻辑单元的非易失性算术存储器运算子的架构可应用于数字信号处理器的运算以及深度神经网络的运算。

Description

可规划的非易失性算术存储器运算子
技术领域
本发明为有关于数字电路中算术运算子的硬件元件(component)，特别地，上述算术运算子的硬件元件包含非易失性存储器装置(NVM device)，用来存储非易失性数据，且上述硬件元件用来在该非易失性数据及易失性变数数据间进行算术操作。相较于传统算术运算子仅包含组合逻辑栅(combinational logic gates)而没有数据存储器存储，本发明非易失性算术存储器运算子(Non-Volatile Arithmetic Memory Operator，NV-AMO)通过自行存储(self-storage)非易失性数据于NV-AMO的NVM装置中，来节省运算功率。同时，本发明NV-AMO的NVM装置的多次可规划特性(configurability)提供改变非易失性数据以进行新运算(computation)的弹性。
背景技术
数字运算中，位加法(bit-addition)及位乘法(bit-multiplication)是进行算术运算的基本操作(operation)。通过将数字数据电压信号施加至该些组合逻辑栅电路，来完成该基本操作。以包含串联的P型及N型MOSFET装置的互补式金属氧化物半导体(Complementary Metal Oxide Semiconductor，CMOS)装置来组成该些逻辑栅，例如与非门(NAND gate)、或门(OR gate)、非门(NOT gate)以及异或门(XOR gate)等等。图1A至图1C是有关位加法的数字操作(半加器(half adder))：图1A显示一真值表(true table)；图1B显示逻辑栅的示意图；图1C显示MOSFET装置的示意图。图2A至图2C是有关位乘法的数字操作：图2A显示一真值表；图2B显示逻辑栅的示意图；图2C显示MOSFET装置的示意图。
如图3A至图3B所示，来自二个输入暂存器(register)310的二个输入位数据的电压信号被传送至一加法运算子340及一乘法运算子350，以分别进行位加法及位乘法，并将运算后的位数据存储于输出暂存器320。关于上述二个输入操作，须通过启动(activate)多位的输入暂存器310的输入控制330，通过多条连接汇流排线A及B，将二组具多位的位数据串(例如8位的整数或32位的浮点)同时从存储器单元(图未示)撷取出来并传送至二组输入暂存器310。除了逻辑栅运算元(operand)及控制开关的切换功率比较小之外，算术运算过程所消耗的功率很可能主要肇因于从存储器单元撷取数据的过程，例如存储器数据感测功率、缓冲功率及汇流排线充电/放电功率。计算机芯片设计者一直致力于通过降低存取存储器单元及缓冲的次数，并缩短从存储器单元至算术逻辑单元(arithmetic logic unit，ALU)的数据信号传播路径，来节省运算功率。另一方面，关于普通的算术运算，通常通过该些连接汇流排线A及B，将该二组位数据串从存储器单元上传至该些输入暂存器310。理论上，若只有一组输入数据从存储器单元撷取出来，就可望大幅降低算术运算所消耗的功率。同时，数字处理的许多算术运算确实利用输入变数及固定参数(在多次运算中几乎没改变)来运作，例如，从一数字信号处理器(DSP)的余弦(cosine)函数值取得的参数，或从一深度神经网络(Deep Neural Network，DNN)处理器的卷积(convolutional)函数值取得的参数。
发明内容
在通篇说明书及后续的权利要求当中所提及的相关用语定义如下，除非本说明书中另有特别指明。「一位算术操作(bit arithmetic operation)」一词指的是：一个单一位的算术操作包含，但不受限于，一位加法操作、一位减法操作以及一位乘法操作。「算术运算(arithmetic computation)」一词指的是：一个多位的算术操作包含，但不受限于，多位的加法、多位的减法以及多位的乘法。
根据本申请的一个方面，提供了一种可规划的非易失性算术存储器运算子，用以对一第一运算元及一第二运算元进行一位算术操作，包含：
一非易失性存储器单元，用以存储一第一数据位当作第一运算元；以及
一第一输入端，耦接至非易失性存储器单元，用以接收一第二数据位当作第二运算元；
其中，非易失性存储器单元具有二个电导状态，分别代表第一数据位的二个逻辑状态。
根据本申请的一个方面，提供了一种非易失性算术存储器运算子模块，包含：
N个非易失性算术存储器运算子，预先存储N位数据于N个非易失性存储器单元中当作一第一运算元，以及接收N位易失性数据当作一第二运算元，以对所述第一运算元及所述第二运算元进行一预设算术运算；
其中，各非易失性算术存储器运算子包含：
一对应的非易失性存储器单元，用以预先存储所述第一运算元的一对应第一位；以及
一第一输入端，耦接至所述对应的非易失性存储器单元，用以接收所述第二运算元的一对应第二位；
其中，所述非易失性存储器单元被排成一行，以允许施加一相同控制栅电压至所述非易失性存储器单元的控制栅；以及
其中，各非易失性存储器单元具有二个电导状态，分别代表所述对应第一位的二个逻辑状态。
本发明通过重新规划该NV-AMO内的非易失性数据来完成新的运算，节省了算术运算功率。
附图说明
图1A显示位加法(或一现有半加器)的真值表。
图1B根据图1A中现有半加器，显示其组合逻辑栅的示意图。
图1C根据图1B中现有半加器，显示其MOSFET装置的示意图。
图2A显示位乘法(或一现有与门)的真值表。
图2B根据图2A中现有与门，显示其组合逻辑栅的示意图。
图2C根据图2B中现有与门，显示其MOSFET装置的示意图。
图3A显示二个输入暂存器的二个输入位数据被传送至一加法运算子，并将运算后的位数据存储于输出暂存器。
图3B显示二个输入暂存器的二个输入位数据被传送至一乘法运算子，并将运算后的位数据存储于输出暂存器。
图4A为根据本发明一实施例，显示用以实现一个一位非易失性半加器的一位NV-AMO的示意图。
图4B根据图4A的一位NV-AMO，显示非易失性数据与易失性数据的定义。
图4C根据图4A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。
图5A为根据本发明一实施例，显示用以实现一个一位非易失性全加器的一位NV-AMO 500的示意图。
图5B根据图5A的一位NV-AMO，显示非易失性数据与易失性数据的定义。
图5C根据图5A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。
图6A显示包含二个半加器的传统全加器的真值表。
图6B显示图6A的传统全加器的逻辑方程式。
图6C显示图6A的传统全加器的的逻辑栅架构图。
图7A为根据本发明一实施例，显示用以实现位乘法的一位NV-AMO的示意图。
图7B根据图7A的一位NV-AMO，显示一操作切换时序图。
图7C根据图7A的一位NV-AMO，显示非易失性数据与易失性数据的定义。
图7D根据图7A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。
图8A为根据本发明另一实施例，显示利用一浮栅非易失性反向器装置来实现位乘法的一位NV-AMO的示意图。
图8B显示图8A的浮栅非易失性反向器装置的输入/输出电压转移特性曲线。
图8C根据图8A的一位NV-AMO，显示非易失性数据与易失性数据的定义。
图8D根据图8A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。
图9为根据本发明一实施例，显示利用SGLNVM(揭露中国专利申请第201380009685.X号)来存储非易失性数据、并实现n位链波进位加法器的非易失性算术存储器运算子模块的示意图。
图10为根据图7B的时序图，显示利用SGLNVM来存储非易失性数据、并实现n位乘法的非易失性算术存储器运算子模块的示意图。
符号说明：
100、900非易失性算术存储器运算子模块
101(0)～101(n-1)输入节点
110(0)～110(n-1)SGLNVM装置配对
1S1(0)～1S1(n-1)TG开关
1S3(0)～1S3(n-1)TG开关
120(0)～120(n-1)闩锁器
131(0)～131(n-1)输出节点
310输入暂存器
320输出暂存器
330输入控制
340加法运算子
350乘法运算子
400、500、700、800一位NV-AMO
401、402、501、502、701、801输入节点
410、500互补性非易失性存储器配对
411、511左侧的非易失性存储器元件
412、512右侧的非易失性存储器元件
413、421、521、551、731、806、808输出节点
420或非门
520异或门
530与非门
503、531、541、711、712、91(0)～91(n-1)、92(n-1)节点
54N非易失性半加器
54V易失性半加器
600传统全加器
610、620半加器
630或门
710非易失性存储器元件
720数据闩锁器
721、722、820反向器
802控制栅
803共同浮栅
804、805源极电极
810非易失性浮栅反向器装置
810N NMOSFET装置
810P PMOSFET装置
9(0)非易失性半加器
9(1)～9(n-1)非易失性全加器
95(0)～95(n-1)SGLNVM装置的互补性配对
910SGLNVM装置的控制栅
具体实施方式
以下详细说明仅为示例，而非限制。应了解的是，可使用其他实施例，且对结构可进行各种变形或变更，均应落入本发明权利要求的范围。而且，应了解的是，本说明书使用的语法及术语仅为进行说明，而不应被视为限制。熟悉本领域者应可理解，本说明书中方法及示意图的实施例仅为示例，而非限制。因本说明书的揭露而了解本发明精神的熟悉本领域者，可使用其他实施例，均应落入本发明权利要求的范围。
基于背景技术中存在的问题，本发明主要实施例中，为节省算术运算功率，提出一种对一输入易失性数据及一可规划非易失性数据的新型态算术操作，其中，存储于该NV-AMO的NVM装置中的可规划非易失性数据与一组输入易失性数据一起运算。
本发明另一实施例中，因为该NV-AMO的NVM装置可被多次规划，故可通过重新规划该NV-AMO内的非易失性数据来完成新的运算。
图4A根据本发明一实施例，显示用以实现一个一位非易失性半加器的一位NV-AMO的示意图。图4B根据图4A的一位NV-AMO，显示非易失性数据与易失性数据的定义。图4C根据图4A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。在图4A中，用以实现一位非易失性半加器的一位NV-AMO 400包含一个互补性非易失性存储器配对(pair)410以及一与非(NOR)门420。该互补性非易失性存储器配对410包含一右侧的非易失性存储器元件(element)412及一左侧的非易失性存储器元件411，于输出节点413相连，且二个输入节点401及402分别连接至一变数数据输入端A及其互补输入端输出节点413的输出S的电压信号代表该单一位非易失性半加器400的总和位(sum bit)。该互补性非易失性存储器配对410的总和位S及互补输入端/>分别连接至该或非门420的二个输入端，以在节点421上得到该NV-AMO 400的进位(carry)位C。传统上，分别将数字易失性数据的电压信号0V定义为逻辑值0，以及电压信号VDD定义为逻辑值1，然而，在本发明中，以非易失性存储器元件的导电状态来定义NV-AMO 400内的非易失性数据。根据图4B，“于节点401连接至易失性数据输入端A的左侧非易失性存储器元件411是位于高电导(high conductance)状态且于节点402连接至易失性数据互补输入端/>的右侧非易失性存储器元件412是位于低电导状态”的情况下，将NV-AMO 400内的非易失性数据定义为0；“于节点401连接至易失性数据输入端A的左侧非易失性存储器元件411是位于低电导状态且于节点402连接至易失性数据互补输入端/>的右侧非易失性存储器元件412是位于高电导状态”的情况下，将NV-AMO 400内的非易失性数据定义为1。对于“高电导>>低电导”的情况，于输出节点413的输出S的电压信号大约接近施加一电压于“高电导状态的该非易失性存储器元件”的输入端所通过的电压电位，亦即：于输出节点413的输出S的电压信号大约等于节点401连接至数据输入端A的左侧且具高电导的非易失性存储器元件411(代表非易失性数据0)所通过的电压，或者大约等于节点402连接至数据互补输入端/>的右侧且具高电导的非易失性存储器元件412(代表非易失性数据1)所通过的电压。根据图4B中定义的逻辑值，对易失性数据及非易失性数据进行逻辑操作的互补性非易失性存储器配对410的逻辑栅功能，其运作有如现有具二个逻辑变数输入端的异或(XOR)门的功能。在二个输入S及/>馈入该或非门420后，其输出节点421产生代表进位位C的电压信号。图4C是根据输入易失性数据及可规划的非易失性数据，图4C的一位非易失性半加器产生的输出电压信号及对应逻辑状态的总结。
图5A为根据本发明一实施例，显示用以实现一个一位非易失性全加器(fulladder)的一位NV-AMO 500的示意图。图5B为根据图5A的一位NV-AMO，显示非易失性数据与易失性数据的定义。图5C为根据图5A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。在图5A中，互补性非易失性存储器配对510包含一右侧的非易失性存储器元件512及一左侧的非易失性存储器元件511，于输出节点513相连，且二个输入节点501及502连接至易失性数据输入端A及其互补输入端互补性非易失性存储器配对510的输出节点513连接至一异或门520及一与非门530的其一输入端，且该异或门520及该与非门530的另一输入端皆连接至节点503接收一进位输入(carry-in)位Cin。异或门520于节点521输出该NV-AMO 500的总和位S。该一位非易失性全加器500于节点551输出的进位输出(carry-out)位Cout是该与非门550的输出，而该与非门550的二个输入分别是该与非门530于节点531的输出与该或门540于节点541的输出。该或门540的二个输入分别是该互补性非易失性存储器配对510于节点513的输出以及于节点502的互补数据输入/>基本上，用以实现一位非易失性全加器的一位NV-AMO 500由二个半加器(即一易失性半加器54V与一非易失性半加器54N)及一与非门550所构成。类似地，如图6C中的传统全加器600由二个半加器610/620及一或门630所构成，图6A显示该传统全加器600的真值表。图6B显示该传统全加器600的逻辑方程式。图6C显示该传统全加器600的逻辑栅架构图。请注意，具有二个逻辑输入的或门的逻辑输出值相当于具有二个反向逻辑输入的与非门的逻辑输出值。
图7A为根据本发明一实施例，显示用以实现位乘法的一位NV-AMO的示意图。图7B显示图7A的一位NV-AMO的操作切换时序图(switching timing sequence)。图7C为根据图7A的一位NV-AMO，显示非易失性数据与易失性数据的定义。图7D为根据图7A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。在图7A中，实现位乘法的一位NV-AMO700包含一非易失性存储器元件710、一数据闩锁器(latch)720及二个开关(switch)S1与S2。非易失性存储器元件710具有一节点712连接至接地电压(0V)，及另一节点711连接至开关S2。通过导通(on)一开关S3来闩锁住二个反向器(inverter)721及722，以形成用以存储一输出位的数据闩锁器720。利用该数据闩锁器720的输出节点731上的电压信号来代表该位乘法的结果逻辑值M。当一开关S1被导通(on)时，节点701上数据A的电压信号被传递至输出节点731及包含二个反向器721及722的数据闩锁器720，且该开关S3是在截止(off)状态。之后，该开关S2被导通且二开关S1/S3截止一小段时间，以待非易失性数据NB/易失性数据A间发生一乘法过程。在该乘法过程之后，导通该开关S3及截止二个开关S1/S2以闩锁住该数据闩锁器720内的最后电压信号，图7B显示三个开关S1/S2/S3的切换时序图。根据图7D的逻辑值定义，只有在易失性数据A＝1(即输入电压信号VDD)及非易失性存储器元件710是位于低电导状态(即非易失性数据NB＝1)的情况下，在节点731才能得到逻辑值1的电压信号VDD。应理解的是：(1)首先，在导通该开关S1且截止二开关S2/S3的情况下，传递代表易失性数据1的输入电压信号VDD至节点731；(2)当导通该开关S2且截止二开关S1/S3一小段时间时，因为非易失性存储器元件710的低电导状态延缓了节点731上的电压电位放电至接地电压的速度，故节点731上的电压电位大约保持在≈VDD；(3)通过导通开关S3及截止二开关S1/S2，数据闩锁器720闩锁住节点731上从≈VDD至VDD的电压信号。在输入数据A＝0(即输入电压信号0V)的情况下，不论非易失性数据NB＝1(即非易失性存储器元件710是位于低电导状态)或NB＝0(即非易失性存储器元件710是位于高电导状态)，整个过程中，数据闩锁器720的节点731上的输出电压M一直维持在0V。在输入数据A＝1(即输入电压信号VDD)及NB＝0(高电导状态)的情况下，因为非易失性存储器元件710连接至接地电压，数据闩锁器720的节点731上的电压电位M在短时间内快速放电至≈0V。图7D总结输入/输出电压信号及其对应逻辑值。
图8A为根据本发明另一实施例，显示利用一浮栅(floating gate)非易失性反向器装置来实现位乘法的一位NV-AMO的示意图。图8B为根据图8A的浮栅非易失性反向器装置，显示输入/输出电压转移特性曲线。图8C为根据图8A的一位NV-AMO，显示非易失性数据与易失性数据的定义。图8D为根据图8A的一位NV-AMO，显示输入电压信号/逻辑值及输出电压信号/逻辑值。在图8A中，实现位乘法的一位NV-AMO 800包含一非易失性浮栅反向器装置810及一反向器820。用以输入易失性数据A的电压输入节点801连接至非易失性浮栅反向器装置810的控制栅802，其中一PMOSFET装置810P及一NMOSFET装置810N通过一共同浮栅803来串联。该NMOSFET装置810N及该PMOSFET装置810P的源极电极(source electrode)804及805分别连接至一接地电压(0V)及一高电压偏压(VDD)，通过连结该NMOSFET装置810N及该PMOSFET装置810P的漏极(drain)电极，形成该非易失性浮栅反向器装置810的输出节点806。该非易失性浮栅反向器装置810的控制栅802电容性耦合至具电容值CC的该共同浮栅803。该非易失性浮栅反向器装置810的输出节点806更连接至该反向器820的输入节点，使该反向器820将该输入节点上的电压信号反向为节点808上预期逻辑值M的电压信号。图8B显示浮栅非挥发反向器装置810的输入/输出电压转移曲线。左边的本质(intrinsic)曲线(浮栅中没有存储任何电荷)往右平行地移动ΔVth＝-Q/CC的距离，可得右边的输入/输出电压转移曲线，其中Q表示浮栅803存储的电荷总量及CC表示该控制栅802及该共同浮栅803之间的耦合电容值。通过注入电子至该浮栅803以将该非易失性浮栅反向器装置810程序化(program)至一高临界电压状态，如图8B左边的转移曲线往右平行地移动至右边的转移曲线。左边的转移曲线是该非易失性浮栅反向器装置810位于低临界电压状态的输入/输出电压转移曲线且其浮栅803内没有存储任何电荷或仅存储少量正电荷。本实施例将位于低临界电压状态的该非易失性浮栅反向器装置810定义为存储非易失性数据NB＝1，且将位于高临界电压状态的该非易失性浮栅反向器装置810定义为存储非易失性数据NB＝0。对于输入数据A＝1(即输入电压信号VDD)以及NB＝1(表示该非易失性浮栅反向器装置810位于低临界电压状态)，根据图8B左边的转移曲线，节点806上的输出电压等于0V。对于输入数据A＝0(即输入电压信号0V)以及NB＝1(表示该非易失性浮栅反向器装置810位于低临界电压状态)，根据图8B左边的转移曲线，节点806上的输出电压等于VDD。对于NB＝0(表示该非易失性浮栅反向器装置810位于高临界电压状态)，根据图8B右边的转移曲线，无论输入数据A＝1(即输入电压信号VDD)或A＝0(即输入电压信号0V)，该非易失性浮栅反向器装置810的节点806上的输出电压永远等于VDD。之后，该反向器820将节点806上的电压信号反向，以在节点808得到预期的逻辑值M。基本上，对于非易失性位数据及输入易失性位数据，该非易失性浮栅反向器装置810的逻辑函数等于二个输入易失性位数据的与(AND)门的逻辑函数。图8D总结输入/输出电压信号及其对应逻辑值。
图4A、图5A、图7A、图8A中的非易失性存储器装置/元件包含，但不受限于，相变化存储器(phase-change memory，PCM)装置、纳米随机存取存储器(nano-RAM)装置、磁阻式随机存取存储器(magneto-resistive random access memory，MRAM)装置、可变电阻式存储器(resistive random access memory，ReRAM)装置以及导电桥接存储器(conductivebridging RAM，CBRAM)装置。
一实施例中，申请人将揭露中国专利申请第201380009685.X号的可缩放栅逻辑非易失性存储器(scalable gate logic nonvolatile memory，SGLNVM)装置(上述专利的内容在此被整体引用作为本说明书内容的一部份)应用于NV-AMO中以进行算术运算。因为制造SGLNVM装置是和制造数字IC芯片一样，使用相同的互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)逻辑工艺技术，故可以很方便的在算术逻辑单元(ALU)中，以SGLNVM装置来实施本发明NV-AMO以进行算术运算。
图9是本发明非易失性算术存储器运算子模块900(用以实现n位链波进位(ripplecarry)加法器)的示意图，该非易失性算术存储器运算子模块900应用SGLNVM装置来存储非易失性数据。用以实现n位链波进位加法器的非易失性算术存储器运算子模块900包含一个具有二个位数据输入的非易失性半加器9(0)以及(n-1)个非易失性全加器9(1)～9(n-1)，且该(n-1)个非易失性全加器9(1)～9(n-1)分别具有二个位数据输入n位非易失性数据NB0～NBn-1存储于非易失性加法器9(0)～9(n-1)的SGLNVM装置的互补性配对95(0)～95(n-1)中。一开始初始化时，将SGLNVM装置的互补性配对95(0)～95(n-1)抹除至一低临界电压状态VthL(如定义于图4B及图5B的高电导状态)，且可被程序化至一高临界电压状态VthH(如定义于图4B及图5B的低电导状态)。根据图4B及图5B中为加法器定义的表格，互补性配对95(0)～95(n-1)中，连接至易失性数据输入节点Ai的SGLNVM装置被程序化至该高临界电压状态VthH，代表存储非易失性数据NBi＝1，而连接至易失性数据输入节点/>的SGLNVM装置被程序化至该高临界电压状态VthH，代表存储非易失性数据NBi＝0。当施加一偏压Vcg(其中，(VthL+VDD)<Vcg<VthH)于SGLNVM装置的控制栅910时，互补性配对95(0)～95(n-1)中具有低临界电压状态VthL的SGLNVM装置从本身的输入电压节点传递出VDD或0V，同时，相同的互补性配对95(0)～95(n-1)中具有高临界电压状态VthH的另一SGLNVM装置则完全截止(off)，其中，VDD表示该些SGLNVM装置的正数字电压偏压。因此，具有输入易失性数据及非易失性数据的该些互补性配对95(0)～95(n-1)于各节点94(x)的输出逻辑函数，运用有如具有二个输入数据的异或(XOR)门的逻辑函数，其中，x＝0,…,(n-1)。对于n位输入易失性数据(A0～An-1)及n位可规划(configurable)非易失性数据(NB0～NBn-1)，图9非易失性算术存储器运算子模块900非常直接在节点91(0)～91(n-1)上取得总和位S0～Sn-1的预期电压信号输出，以及在节点92(n-1)上取得进位输出位Cn-1的预期电压信号输出。
另一实施例中，非易失性算术存储器运算子模块900的非易失性半加器9(0)被替换为一非易失性全加器，而且取决于不同的应用，将该非易失性全加器的进位输入位设定为一初始值。依类似的方法，该非易失性算术存储器运算子模块可用来实现不同型式的加法器，例如：前瞻加法器(carry look-ahead adder)、链波模块前瞻加法器(ripple-blockcarry look-ahead adder)、模块前瞻加法器(block carry look-ahead adder)等等。
一实施例中，申请人将SGLNVM装置应用于一非易失性算术存储器运算子模块以进行n位乘法，如图10所示。本发明非易失性算术存储器运算子模块100包含n个非易失性位乘法单元。各非易失性位乘法单元i包含：(1)一SGLNVM装置配对110(i)，用以存储一非易失性数据位i；(2)一传输门(transmission gate，TG)开关1S1(i)，用以输入节点101(i)上的数据电压信号Ai；(3)一TG开关1S3(i)，用以关闭/导通一闩锁器120(i)以于节点131(i)上输出乘法位Mi，其中，i＝0,…,(n-1)。同时，一开始初始化时，将所有的SGLNVM装置抹除至低临界电压状态VthL(如定义于图7C的高电导状态)。根据一组非易失性数据位串(NB0,NB1,…,NBn-1)，选择性地将该些SGLNVM装置程序化至高临界电压状态VthH(即低电导状态)，代表存储非易失性数据NBi＝1，而未被选择的SGLNVM装置维持在低临界电压状态VthL(即高电导状态)，代表存储非易失性数据NBi＝0。
对于非易失性/易失性数据位的乘法操作(请参考图7B)，在该些TG开关1S3(i)截止(off)的情况下，通过施加VDD于节点S1及施加0V于节点来导通(on)该些TG开关1S1(i)，进而将易失性数据Ai的电压信号传送给该些闩锁器120(i)，其中，i＝0,…,(n-1)。在截止该些TG开关1S1(i)及该些TG开关1S3(i)的情况下，施加一电压脉冲信号Vcg至该些SGLNVM装置的控制栅一小段时间，其中，(VthL+VDD)<Vcg<VthH。对于NBi＝0(SGLNVM装置位于低临界电压状态VthL)，无论易失性数据Ai(从VDD放电至0V或维持在0V)为何，节点131(i)上的输出电压永远是0V；对于NBi＝1(SGLNVM装置位于高临界电压状态VthH)，节点131(i)上的输出电压维持和Ai的输入电压相同，亦即，输出乘法位Mi的输出电压分别是≈VDD(Ai＝1及NBi＝1)或0V(Ai＝0及NBi＝1)。如同显示于图7B的时序图，在截止该控制栅电压脉冲Vcg后，导通该些TG开关1S3(i)以闩锁住该些闩锁器120(i)内最后输出数据。最后，输入易失性数据Ai及非易失性数据NBi的n位乘法的结果是在节点131(i)上得到的输出乘法位Mi的输出电压信号，VDD代表逻辑状态1且VSS代表逻辑状态0，如同具有二组输入易失性数据的AND逻辑栅操作，其中，i＝0,…,(n-1)。
以上提供的较佳实施例仅用以说明本发明，而非要限定本发明至一明确的类型或示范的实施例。因此，本说明书应视为说明性，而非限制性。显然地，各种变形或变更，对熟悉本领域者是显而易见的。以上提供的较佳实施例是为了有效说明本发明的要旨及其最佳模式可实施应用，藉以让熟悉本领域者了解本发明的各实施例及各种变更，以适应于特定使用或实施目的。本发明的范围由后附的权利要求及其相等物(equivalent)来定义，其中所有的名称(term)皆意指最广泛合理的涵义，除非另有特别指明。因此，“本发明”等类似的用语，并未限缩权利要求的范围至一特定实施例，而且，本发明特定较佳实施例的任何参考文献并不意味着限制本发明，以及没有如此的限制会被推定。本发明仅被前述的权利要求的范围及精神来定义。依据法规的要求而提供本发明的摘要，以便搜寻者能从本说明书核准的任何专利快速确认此技术揭露书的主题(subject matter)，并非用来诠释或限制权利要求的范围及涵义。任何优点及益处可能无法适用于本发明所有的实施例。应了解的是，该行业者可进行各种变形或变更，均应落入前述权利要求所定义的本发明的范围。再者，本说明书中的所有元件及构件(component)都没有献给大众的意图，无论前述的权利要求是否列举该些元件及构件。

Claims (23)

1.一种非易失性算术存储器运算子，用以对一第一运算元及一第二运算元进行一位算术操作，其特征在于，包含：
一非易失性存储器单元，用以存储一第一数据位当作所述第一运算元；以及
一第一输入端，耦接至所述非易失性存储器单元，用以接收一第二数据位当作所述第二运算元；
其中，所述非易失性存储器单元具有二个电导状态，分别代表所述第一数据位的二个逻辑状态；
一第一输出端；
一逻辑栅电路，连接至所述第一输出端，以及所述非易失性存储器单元以及所述第一输入端的至少其一，用以对所述第一运算元及所述第二运算元进行所述位算术操作，以在所述第一输出端上产生一输出位；
当所述非易失性算术存储器运算子用于实现位乘法时，所述逻辑栅电路包含：
一第一开关，耦接在所述第一输入端及所述第一输出端之间；
一第二开关，耦接在所述非易失性存储器单元及所述第一输出端之间；
一第一反向器，具有一输入节点连接至所述第一输出端；
一第二反向器，具有一输入节点连接至所述第一反向器的输出节点；
一第三开关，耦接在所述第一输出端及所述第二反向器的输出节点之间；
其中所述位算术操作为一位乘法操作。
2.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，在一第一时段内导通所述第一开关、一第二时段内导通所述第二开关以及一第三时段内导通所述第三开关，以及其中所述第二时段接着所述第一时段，且所述第三时段接着所述第二时段。
3.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，所述逻辑栅电路包含：
一反向器，耦接在所述非易失性存储器单元的输出节点及所述第一输出端之间；
其中所述非易失性存储器单元是一浮栅反向器装置，耦接在所述第一输入端及所述反向器之间；以及
其中所述位算术操作为一位乘法操作。
4.根据权利要求3所述的非易失性算术存储器运算子，其特征在于，所述浮栅反向器装置包含串联的一浮栅PMOS装置以及一浮栅NMOS装置，并共有一共同浮栅，其中所述浮栅PMOS装置以及所述浮栅NMOS装置的漏极形成所述非易失性存储器单元的输出节点，且所述浮栅PMOS装置以及所述浮栅NMOS装置的控制栅相连接，以及其中所述第一输入端连接至所述浮栅PMOS装置以及所述浮栅NMOS装置的控制栅。
5.根据权利要求4所述的非易失性算术存储器运算子，其特征在于，所述浮栅PMOS装置以及所述浮栅NMOS装置的源极分别连接至一操作电压节点及一接地节点。
6.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，还包含：
一第二输入端，用以接收一第三数据位，与所述第二数据位互补；以及
一第二输出端，用以产生一进位输出位；
其中所述非易失性存储器单元包含一第一非易失性存储器装置以及一第二非易失性存储器装置，位于二个不同电导状态，其中所述第一非易失性存储器装置连接在所述第一输入端与一连接节点之间，以及所述第二非易失性存储器装置连接在所述第二输入端与所述连接节点之间。
7.根据权利要求6所述的非易失性算术存储器运算子，其特征在于，所述逻辑栅电路包含一或非门，具有一第一输入节点连接至所述连接节点、一第二输入节点连接至所述第二输入端以及一输出节点连接至所述第二输出端，以及其中所述连接节点连接至所述第一输出端。
8.根据权利要求7所述的非易失性算术存储器运算子，其特征在于，所述非易失性算术存储器运算子是一非易失性半加器。
9.根据权利要求6所述的非易失性算术存储器运算子，其特征在于，所述逻辑栅电路还包含：
一或门，具有一第一输入节点连接至所述连接节点以及一第二输入节点连接至所述第二输入端；
一异或门，具有一第一输入节点接收一进位输入位、一第二输入节点连接至所述连接节点以及一输出节点连接至所述第一输出端；
一第一与非门，具有一第一输入节点接收所述进位输入位以及一第二输入节点连接至所述连接节点；以及
一第二与非门，具有一第一输入节点连接至所述第一与非门的输出节点、一第二输入节点连接至所述或门的输出节点以及一输出节点连接至所述第二输出端。
10.根据权利要求9所述的非易失性算术存储器运算子，其特征在于，所述非易失性算术存储器运算子是一非易失性全加器。
11.根据权利要求1所述的非易失性算术存储器运算子，其特征在于，所述非易失性存储器单元是可规划的。
12.一种非易失性算术存储器运算子模块，其特征在于，包含：
N个非易失性算术存储器运算子，预先存储N位数据于N个非易失性存储器单元中当作一第一运算元，以及接收N位易失性数据当作一第二运算元，以对所述第一运算元及所述第二运算元进行一预设算术运算；
其中，各非易失性算术存储器运算子包含：
一对应的非易失性存储器单元，用以预先存储所述第一运算元的一对应第一位；以及
一第一输入端，耦接至所述对应的非易失性存储器单元，用以接收所述第二运算元的一对应第二位；
其中，所述非易失性存储器单元被排成一行，以允许施加一相同控制栅电压至所述非易失性存储器单元的控制栅；以及
其中，各非易失性存储器单元具有二个电导状态，分别代表所述对应第一位的二个逻辑状态；
一第一输出端；
一逻辑栅电路，连接至所述第一输出端，以及所述对应的非易失性存储器单元以及所述第一输入端的至少其一，用以对所述对应第一位及所述对应第二位进行对应所述预设算术运算的一位算术操作，以在所述第一输出端上产生一输出位；
当非易失性算术存储器运算子用于实现位乘法时，各逻辑栅电路包含：
一第一开关，耦接在所述第一输入端及所述第一输出端之间；
一第二开关，耦接在所述对应的非易失性存储器单元及所述第一输出端之间；一第一反向器，具有一输入节点连接至所述第一输出端；
一第二反向器，具有一输入节点连接至所述第一反向器的输出节点；
一第三开关，耦接在所述第一输出端及所述第二反向器的输出节点之间；
其中所述位算术操作为一位乘法操作，以及所述预设算术运算为多位乘法。
13.根据权利要求12所述的非易失性算术存储器运算子模块，其特征在于，所述相同控制栅电压大于(VthL+VDD)且小于VthH，其中VthL代表非易失性存储器单元的一低临界电压、VthH代表非易失性存储器单元的一高临界电压以及VDD代表非易失性存储器单元的一正数字电压偏压。
14.根据权利要求12所述的非易失性算术存储器运算子模块，其特征在于，在一第一时段内导通各第一开关、一第二时段内导通各第二开关以及一第三时段内导通各第三开关，以及其中所述第二时段接着所述第一时段，且所述第三时段接着所述第二时段。
15.根据权利要求12所述的非易失性算术存储器运算子模块，其特征在于，各逻辑栅电路包含：
一反向器，耦接在所述对应的非易失性存储器单元的输出节点及所述第一输出端之间；
其中所述对应的非易失性存储器单元是一浮栅反向器装置，耦接在所述第一输入端及所述反向器之间；以及
其中所述位算术操作为一位乘法操作，以及所述预设算术运算为多位乘法。
16.根据权利要求15所述的非易失性算术存储器运算子模块，其特征在于，所述浮栅反向器装置包含串联的一浮栅PMOS装置以及一浮栅NMOS装置，并共有一共同浮栅，其中所述浮栅PMOS装置以及所述浮栅NMOS装置的漏极形成所述非易失性存储器单元的输出节点，且所述浮栅PMOS装置以及所述浮栅NMOS装置的控制栅相连接，以及其中所述第一输入端连接至所述浮栅PMOS装置以及所述浮栅NMOS装置的控制栅。
17.根据权利要求16所述的非易失性算术存储器运算子模块，其特征在于，所述浮栅PMOS装置以及所述浮栅NMOS装置的源极分别连接至一操作电压节点及一接地节点。
18.根据权利要求12所述的非易失性算术存储器运算子模块，其特征在于，所述N个非易失性算术存储器运算子包含至少(N-1)个非易失性全加器，其中来自一前级的易失性算术存储器运算子的一进位输出位被馈入至一节点，所述节点接收其下一级的易失性算术存储器运算子的一进位输入位，以致于所述N个非易失性算术存储器运算子之间为串联。
19.根据权利要求18所述的非易失性算术存储器运算子模块，其特征在于，各非易失性算术存储器运算子还包含：
一第二输入端，用以接收一第三数据位，与所述第一输入端上的所述对应第二位互补；以及
一第二输出端，用以产生所述进位输出位；
其中各所述非易失性存储器单元包含一第一非易失性存储器装置以及一第二非易失性存储器装置，位于二个不同电导状态，其中所述第一非易失性存储器装置连接在所述第一输入端与一连接节点之间，以及所述第二非易失性存储器装置连接在所述第二输入端与所述连接节点之间。
20.根据权利要求19所述的非易失性算术存储器运算子模块，其特征在于，所述N个非易失性算术存储器运算子总共包含N个非易失性全加器，其中各非易失性全加器的逻辑栅电路包含：
一或门，具有一第一输入节点连接至所述连接节点以及一第二输入节点连接至所述第二输入端；
一异或门，具有一第一输入节点接收一进位输入位、一第二输入节点连接至所述连接节点以及一输出节点连接至所述第一输出端；
一第一与非门，具有一第一输入节点接收所述进位输入位以及一第二输入节点连接至所述连接节点；以及
一第二与非门，具有一第一输入节点连接至所述第一与非门的输出节点、一第二输入节点连接至所述或门的输出节点以及一输出节点连接至所述第二输出端。
21.根据权利要求19所述的非易失性算术存储器运算子模块，其特征在于，所述N个非易失性算术存储器运算子还包含一非易失性半加器。
22.根据权利要求21所述的非易失性算术存储器运算子模块，其特征在于，所述非易失性半加器的逻辑栅电路包含：
一或非门，具有一第一输入节点连接至所述连接节点、一第二输入节点连接至所述第二输入端以及一输出节点连接至所述第二输入端。
23.根据权利要求12所述的非易失性算术存储器运算子模块，其特征在于，所述非易失性存储器单元是可规划的。
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