JP2007226944A - 半導体メモリ及び半導体集積回路 - Google Patents

Abstract

【課題】モード制御信号入力により真理値表の書き込みを不要とし、かつ回路規模を増大することなく、２つの独立した演算器機能を実現するＬＵＴとして動作する半導体メモリを提供する。
【解決手段】モード制御信号ＰＭ，ＰＭ＿Ｎに応じてデータの読み書きと演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行するメモリセルＯＭ４，ＡＭ５を有するメモリセルアレイと、データの書き込みアドレス又は演算対象データの信号入力を受け付け、入力された信号に対応する書き込みワード線ＷＷＬを活性化する書き込みアドレスデコーダＷＡＤ２と、データの読み出しアドレス又は演算対象データの信号入力を受け付け、入力された信号に対応する読み出しワード線ＲＷＬを活性化する読み出しアドレスデコーダＲＡＤ３とを備える。
【選択図】図１

Description

この発明は、ＬＵＴ（Look Up Table）として使用する半導体メモリ及びこれを用いた半導体集積回路に関するものである。

従来の半導体メモリとしては、例えば非特許文献１に開示される構成のＲＡＭがある。このＲＡＭは、メモリとして使用されるが、ＦＰＧＡ（Field Programmable Gate Array）に代表される再構成可能デバイスのキー回路としても活用される。
ＲＡＭには真理値表を書き込むことで様々な機能を実現することが可能であり、このような機能をＬＵＴ（Look Up Table）と呼ぶ。例えば、２ｂ８ｗ（２ビット８ワード）のＲＡＭに対して１ビットの全加算器の真理値表を書き込むことにより、１ビットの全加算器を実現することができる。

NEIL H.E.WESTE and KAMRAN ESHRAGHIAN著，"Principles of CMOS VLSI Design", ADDISON WESLEY出版，1993, p.564-566．

従来の半導体メモリでは、例えば２ｂ８ｗのＲＡＭで１ビットの全加算器を実現することができていた。しかしながら、通常、１ビットの全加算器をロジックに構成すると、２４トランジスタ程度で実現できる。これに対し、２ｂ８ｗのＲＡＭを使用してＬＵＴで１ビットの全加算器を作成すると、作り方にもよるがおよそ２５０トランジスタと回路規模が大きくなる。このため、複数の機能をＬＵＴで実現しようとする場合、面積オーバヘッドが問題となる。

この発明は、上記のような課題を解決するためになされたもので、モード制御信号入力により真理値表の書き込みを不要とし、かつ回路規模を増大することなく、２つの独立した演算器機能を実現するＬＵＴとして動作する半導体メモリ及びこれを用いた半導体集積回路を得ることを目的とする。

この発明に係る半導体メモリは、自セルに接続する制御信号線が活性化されると、モード制御信号に応じてデータの読み書きと演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行するメモリセルを有するメモリセルアレイと、データの書き込みアドレス又は演算対象データの信号入力を受け付け、入力された信号に対応する制御信号線を活性化する書き込みアドレスデコーダと、データの読み出しアドレス又は演算対象データの信号入力を受け付け、入力された信号に対応する制御信号線を活性化する読み出しアドレスデコーダとを備えるものである。

この発明によれば、メモリセルがモード制御信号に応じてデータの読み書きと演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行するので、モード制御信号入力によりメモリとしてデータの読み書きがなされる他、真理値表のデータ入力をすることなく、演算結果を構成する所定のビット値が出力される。また、書き込みアドレスデコーダと読み出しアドレスデコーダにより別個の演算を行わせることができる。これにより、真理値表のデータを入力しておくメモリセルを用意することなく回路規模が維持され、かつ２つの独立した演算機能を有するＬＵＴを実現できるという効果がある。

実施の形態１．
図１は、この発明の実施の形態１による半導体メモリの構成を概略的に示す図であり、２ｂ８ｗ（２ビット８ワード）のＲＡＭを前提とした構成を示している。図１において、トランスミッションゲートＴＧ１は、プロセッシングモード信号ＰＭ（以降、モード制御信号ＰＭと称す）とその反転信号ＰＭ＿Ｎ（以降、モード制御信号ＰＭ＿Ｎと称す）とによりオンオフ制御される。また、トランスミッションゲートＴＧ１は、書き込みポートＷＤと出力端子Ｏｕｔを結ぶ信号線に介在し、書き込みポートＷＤと書き込みビット線ＷＢＬ０，ＷＢＬ１との導通を制御する。

書き込みアドレスデコーダＷＡＤ２は、セレクタＳＥＬ０〜２を介して３ビットの書き込みアドレス信号ＷＡｄｄｒの１ビット毎のビット値ＷＡｄｄ０〜２を入力し、これらの値によりアドレスをデコードする。これにより、書き込みアドレスデコーダＷＡＤ２は、書き込みワード線ＷＷＬ０〜ＷＷＬ７（制御信号線）のうち、デコード結果のアドレスに対応する書き込みワード線の電位を上げて活性化（ハイレベル）する。

読み出しアドレスデコーダＲＡＤ３は、読み出しアドレス信号ＲＡｄｄｒの１ビット毎のビット値ＲＡｄｄ０〜２を入力し、これらの値によりアドレスをデコードする。これにより、読み出しアドレスデコーダＲＡＤ３は、読み出しワード線ＲＷＬ０〜ＲＷＬ７（制御信号線）のうち、デコード結果のアドレスに対応する読み出しワード線の電位を上げて活性化（ハイレベル）する。

セレクタＳＥＬ０〜２は、２ｂ８ｗのＲＡＭによる３ビットのアドレス信号ＷＡｄｄの１ビット毎のビット値ＷＡｄｄ０〜２がそれぞれ入力されると共に、１ビットの全加算器の入力Ａ，Ｂ，Ｃｉがそれぞれ入力される。また、セレクタＳＥＬ０〜２は、モード制御信号ＰＭの値に応じて、ビット値ＷＡｄｄ０〜２とＡ，Ｂ，Ｃｉのいずれか一方をそれぞれ選択する。

メモリセルＯＭ４は、モード制御信号ＰＭの入力端子を有し、モード制御信号ＰＭの値に応じてメモリセルとして機能したり、アドレス信号の値によらず予め定められたデジタル値を出力する。メモリセルＡＭ５は、モード制御信号ＰＭ＿Ｎの入力端子を有し、モード制御信号ＰＭ＿Ｎの値に応じてメモリセルとして機能したり、アドレス信号の値によらず予め定められたデジタル値を出力する。なお、メモリセルＯＭ４，ＡＭ５は、アレイ状に配置され、行方向に書き込みワード線ＷＷＬ０〜ＷＷＬ７及び読み出しワード線ＲＷＬ０〜ＲＷＬ７に順次接続し、列方向に書き込みビット線ＷＢＬ０及び読み出しビット線ＲＢＬ０、書き込みビット線ＷＢＬ１及び読み出しビット線ＲＢＬ１に順次接続する。

また、モード制御信号ＰＭを伝送するモード制御信号線は、メモリセルＯＭ４内のモード制御信号ＰＭの入力端子と接続し、モード制御信号ＰＭ＿Ｎを伝送するモード制御信号線は、メモリセルＡＭ５内のモード制御信号ＰＭ＿Ｎの入力端子と接続している。メモリセルからの読み出しデータは、読み出しビット線ＲＢＬ０，ＲＢＬ１を介して読み出しポートＲＤより出力される。

図２は、図１中のメモリセルＯＭの構成を示す回路図である。図２に示すように、メモリセルＯＭ４は、トランジスタ（スイッチ）６，８及び２入力ＮＯＲ回路７ａ，７ｂを含んで構成される。２入力ＮＯＲ回路７ａ，７ｂは、モード制御信号ＰＭの入力端子と接続する一方の入力が互いに接続され、他方の入力が互いの出力に接続している。２入力ＮＯＲ回路７ａの出力はトランジスタ８を介して読み出しビット線ＲＢＬと接続しており、２入力ＮＯＲ回路７ｂの出力はトランジスタ６を介して書き込みビット線ＷＢＬと接続している。

トランジスタ６は、書き込みワード線ＷＷＬの電位に応じて２入力ＮＯＲ回路７ｂの出力と書き込みビット線ＷＢＬとの導通を制御する。また、トランジスタ８は、読み出しワード線ＲＷＬの電位に応じて２入力ＮＯＲ回路７ａの出力と読み出しビット線ＲＢＬとの導通を制御する。

図３は、図１中のメモリセルＡＭの構成を示す回路図である。図３に示すように、メモリセルＡＭ５は、トランジスタ（スイッチ）９，１１及び２入力ＮＡＮＤ回路１０ａ，１０ｂを含んで構成される。２入力ＮＡＮＤ回路１０ａ，１０ｂは、モード制御信号ＰＭ＿Ｎの入力端子と接続する一方の入力が互いに接続され、他方の入力が互いの出力に接続している。２入力ＮＡＮＤ回路１０ａの出力はトランジスタ１１を介して読み出しビット線ＲＢＬと接続しており、２入力ＮＡＮＤ回路１０ｂの出力はトランジスタ９を介して書き込みビット線ＷＢＬと接続している。

トランジスタ９は、書き込みワード線ＷＷＬの電位に応じて２入力ＮＡＮＤ回路１０ｂの出力と書き込みビット線ＷＢＬとの導通を制御する。また、トランジスタ１１は、読み出しワード線ＲＷＬの電位に応じて２入力ＮＡＮＤ回路１０ａの出力と読み出しビット線ＲＢＬとの導通を制御する。

次に動作について説明する。
モード制御信号ＰＭの値が０（ロウレベル）、モード制御信号ＰＭ＿Ｎの値が１（ハイレベル）である場合、トランスミッションゲートＴＧ１はオンし、セレクタＳＥＬ０〜２ではアドレス信号ＷＡｄｄが選択される。これにより、実施の形態１による半導体メモリは、メモリとして機能する。

先ず、メモリ機能におけるデータ書き込み動作を説明する。
セレクタＳＥＬ０〜２により選択された３ビットのアドレス信号ＷＡｄｄの１ビット毎のビット値ＷＡｄｄ０〜２は、書き込みアドレスデコーダＷＡＤ２に入力される。書き込みアドレスデコーダＷＡＤ２では、入力されたアドレス信号ＷＡｄｄをデコードし、デコード結果に対応する書き込みワード線ＷＷＬを活性化（ハイレベル）する。このとき、書き込みポートＷＤから入力された書き込みデータは、オンとなったトランスミッションゲートＴＧ１を通じて、書き込みすべきメモリセルの対応する書き込みビット線ＷＢＬに入力される。

データを書き込むメモリセルがメモリセルＯＭ４である場合、図２に示すように、メモリセルＯＭ４では、書き込みワード線ＷＷＬが活性化されてその電位がハイレベルになると、トランジスタ６がオンとなり、書き込みビット線ＷＢＬに入力された書き込みデータが、ＮＯＲ回路７ａ，７ｂからなるループに入力される。そして、ＮＯＲ回路７ａは、入力された書き込みデータ値とモード制御信号ＰＭの値０（ロウレベル）とのＮＯＲ演算を行い、その演算結果がＮＯＲ回路７ｂの入力に帰還される。ＮＯＲ回路７ｂでは、ＮＯＲ回路７ａの演算結果の値とモード制御信号ＰＭの値０（ロウレベル）とのＮＯＲ演算がなされる。書き込み期間が完了し、書き込みワード線ＷＷＬの電位がロウレベルになっても、正帰還のしくみにより書き込まれたデータは保持される。

また、メモリセルＡＭ５の場合、図３に示すように、メモリセルＡＭ５では、書き込みワード線ＷＷＬが活性化されてその電位がハイレベルになると、トランジスタ９がオンとなり、書き込みビット線ＷＢＬに入力された書き込みデータが、ＮＡＮＤ回路１０ａ，１０ｂからなるループに入力される。そして、ＮＡＮＤ回路１０ａは、入力された書き込みデータ値とモード制御信号ＰＭ＿Ｎの値１（ハイレベル）とのＮＡＮＤ演算を行い、その演算結果がＮＡＮＤ回路７ｂの入力に帰還される。ＮＡＮＤ回路１０ｂでは、ＮＡＮＤ回路１０ａの演算結果の値とモード制御信号ＰＭ＿Ｎの値１（ハイレベル）とのＮＡＮＤ演算がなされる。書き込み期間が完了し、書き込みワード線ＷＷＬの電位がロウレベルになっても、正帰還のしくみにより書き込まれたデータは保持される。

次に、メモリ機能におけるデータ読み出し動作を説明する。
読み出しアドレスデコーダＲＡＤ３は、３ビットの読み出しアドレスＲＡｄｄｒ信号の１ビット毎のビット値ＲＡｄｄ０〜２が入力されると、これらの値により読み出しアドレスをデコードする。このデコード結果のアドレスに対応する読み出しワード線ＲＷＬを活性化（ハイレベル）する。

読み出しワード線ＲＷＬが活性化されると、データを読み出すメモリセルがメモリセルＯＭ４である場合、トランジスタ８がオンとなり、ＮＯＲ回路７ａ，７ｂのループに保持された読み出しデータが、読み出しビット線ＲＢＬに出力される。また、データを読み出すメモリセルがメモリセルＡＭ５である場合、トランジスタ１１がオンとなり、ＮＡＮＤ回路１０ａ，１０ｂのループに保持された読み出しデータが、読み出しビット線ＲＢＬに出力される。このように、読み出しビット線ＲＢＬに出力された読み出しデータは、読み出しポートＲＤまで達して出力される。

モード制御信号ＰＭの値が１（ハイレベル）、モード制御信号ＰＭ＿Ｎの値が０（ロウレベル）である場合、トランスミッションゲートＴＧ１はオフし、セレクタＳＥＬ０〜２では、Ａ，Ｂ，Ｃｉ入力側が選択される。これにより、実施の形態１による半導体メモリは、１ビットの全加算器として機能する。つまり、Ａ，Ｂ，Ｃｉ入力値により特定されるアドレスに対応するメモリセルにおいて、ロウレベルを書き込むべきアドレスにはメモリセルＯＭ４を配置し、ハイレベルを書き込むべきアドレスにはメモリセルＡＭ５を配置する。これによって、全加算機能を持たせることができる。

例えば、Ａ，Ｂ，Ｃｉがそれぞれ０，１，０である場合、図４に示す真理値表によれば、演算結果のＳｕｍの値が１（ハイレベル）であり、桁上がりＣｏの値が０（ロウレベル）である。そこで、書き込みアドレスデコーダＷＡＤ２では、Ａ，Ｂ，Ｃｉがそれぞれ０，１，０であると、メモリセルＡＭ５とメモリセルＯＭ４に対応する書き込みワード線ＷＷＬを活性化（ハイレベル）して、Ｓｕｍの値１（ハイレベル）と桁上がりＣｏの値０（ロウレベル）を出力端子Ｏｕｔから出力させる。

具体的に説明すると、メモリセルＯＭ４では、図２に示すように、書き込みワード線ＷＷＬがハイレベルであると、トランジスタ６がオンになり、ＮＯＲ回路７ａ，７ｂのループと書き込みビット線ＷＢＬが導通する。このとき、ＮＯＲ回路７ａ，７ｂのループには、モード制御信号ＰＭの値１（ハイレベル）が入力されており、書き込みビット線ＷＢＬの値がハイレベルであろうとロウレベルであろうと、その出力はロウレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、ＮＯＲ回路７ａ，７ｂのループからの出力により書き込みビット線ＷＢＬがロウレベルとなり、この書き込み側の経路を通って出力端子Ｏｕｔから桁上がりＣｏの値０（ロウレベル）が出力される。

一方、メモリセルＡＭ５では、図３に示すように、書き込みワード線ＷＷＬがハイレベルであると、トランジスタ９がオンになり、ＮＡＮＤ回路１０ａ，１０ｂのループと書き込みビット線ＷＢＬが導通する。ここで、ＮＡＮＤ回路１０ａ，１０ｂのループには、モード制御信号ＰＭ＿Ｎの値０（ロウレベル）が入力されており、書き込みビット線ＷＢＬの値がハイレベルであろうとロウレベルであろうと、その出力はハイレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、ＮＡＮＤ回路１０ａ，１０ｂのループからの出力により書き込みビット線ＷＢＬがハイレベルとなり、この書き込み側の経路を通って出力端子ＯｕｔからＳｕｍの値１（ハイレベル）が出力される。

なお、上述したセレクタＳＥＬ０〜２のＡ，Ｂ，Ｃｉ入力にそれぞれ０，１，０を入力して行う演算処理の際、読み出しアドレスデコーダＲＡＤ３に対しても、Ａ，Ｂ，Ｃｉを入力すれば、同時に別の加算結果を得ることができる。読み出しアドレスデコーダＲＡＤ３に入力されたＡ，Ｂ，Ｃｉが、例えばそれぞれ１，１，０である場合、図４に示す真理値表によれば、演算結果のＳｕｍの値は０（ロウレベル）であり、桁上がりＣｏの値は１（ハイレベル）である。この場合、読み出しアドレスデコーダＲＡＤ３は、メモリセルＯＭ４とメモリセルＡＭ５に対応する読み出しワード線ＲＷＬを活性化（ハイレベル）して、Ｓｕｍの値０（ロウレベル）と桁上がりＣｏの値１（ハイレベル）を読み出しポートＲＤから出力させる。

具体的に説明すると、メモリセルＯＭ４では、図２に示すように、読み出しワード線ＲＷＬがハイレベルであると、トランジスタ８がオンになり、ＮＯＲ回路７ａ，７ｂのループと読み出しビット線ＲＢＬが導通する。このとき、ＮＯＲ回路７ａ，７ｂのループには、モード制御信号ＰＭの値１（ハイレベル）が入力されており、読み出しビット線ＲＢＬの値がハイレベルであるとロウレベルであろうと、その出力はロウレベルとなる。これにより、ＮＯＲ回路７ａ，７ｂのループからの出力により読み出しビット線ＲＢＬがロウレベルとなり、この読み出し側の経路を通って読み出しポートＲＤからＳｕｍの値０（ロウレベル）が出力される。

一方、メモリセルＡＭ５では、図３に示すように、読み出しワード線ＲＷＬがハイレベルであると、トランジスタ１１がオンになり、ＮＡＮＤ回路１０ａ，１０ｂのループと読み出しビット線ＲＢＬが導通する。ここで、ＮＡＮＤ回路１０ａ，１０ｂのループには、モード制御信号ＰＭ＿Ｎの値０（ロウレベル）が入力されており、読み出しビット線ＲＢＬの値がハイレベルであるとロウレベルであろうと、その出力はハイレベルとなる。これより、ＮＡＮＤ回路１０ａ，１０ｂのループからの出力により読み出しビット線ＲＢＬがハイレベルとなり、この読み出し側の経路を通って読み出しポートＲＤから桁上がりＣｏの値１（ハイレベル）が出力される。

以上のように、この実施の形態１によれば、ビット値１（ハイレベル）を書き込むべきアドレスにメモリセルＡＭ５、ビット値０（ロウレベル）を書き込むべきアドレスにメモリセルＯＭ４を配置することにより、全加算器の真理値表を書き込むことなく、モード制御信号ＰＭ＝１（ハイレベル）、モード制御信号ＰＭ＿Ｎ＝０（ロウレベル）とするだけで加算機能を実現できる。また、セレクタＳＥＬ０〜２のＡ，Ｂ，Ｃｉ入力側並びに読み出しアドレスデコーダＲＡＤ３における読み出しアドレス信号ＲＡｄｄｒの入力側のそれぞれに入力する信号値に応じて、別々の演算による演算結果を得ることができる。これにより、従来に比べて２倍の数の加算器を実現することができる。さらに、プロセッシングモード信号ＰＭの制御だけで加算器用のＬＵＴを実現できるため、従来のようにデータを書き込む必要はない。

なお、上記実施の形態１では、セレクタＳＥＬ０〜２、トランスミッションゲートＴＧ１を本実施の形態による半導体メモリの構成要素の一つとして記載したが、本発明はこの構成に限定されるものではない。つまり、本実施の形態による半導体メモリの構成要素とは、別個にセレクタＳＥＬ０〜２及びトランスミッションゲートＴＧ１をメモリの外部に用意しても良い。

また、上記実施の形態１では、２つの独立した全加算器用のＬＵＴを実現する場合について説明したが、全加算器に限らず、他の演算機能であっても構わない。

実施の形態２．
図５は、この発明の実施の形態２による半導体集積回路の構成を示す図であり、上記実施の形態１による半導体メモリを使用した、ＦＰＧＡに代表されるリコンフィギャラブルデバイスを例示している。実施の形態２によるリコンフィギャラブルデバイス（半導体集積回路）１２は、複数のＲＡＭに加え、任意の論理構成が可能な複数のＬＵＴを備える。ここで、リコンフィギャラブルデバイス１２では、複数のＬＵＴの全部又はその一部が上記実施の形態１による半導体メモリとして構成される。または、複数のＲＡＭの全部又はその一部を、上記実施の形態１による半導体メモリで置き換える。

以上のように、この実施の形態２によれば、ＦＰＧＡに代表されるリコンフィギャラブルデバイス等の半導体集積回路において、ＬＵＴを用いて論理を実現しようとする場合、その論理の中に全加算器が必要であれば、上記実施の形態１で示したように、従来の２倍の集積度で全加算器を実現することができる。

なお、ＲＡＭを上記実施の形態１による半導体メモリで置き換えることにより、ＲＡＭとしての用途よりＬＵＴの機能を重視する場合等、ＲＡＭの機能からＬＵＴの機能へ容易に切り替えることができる。また、ＬＵＴにより加算器の機能を用いる場合は、上述のようにその集積度を向上させることができる。

実施の形態３．
上記実施の形態１では、書き込みビット線ＷＢＬからデータ書き込みを行う場合、データ書き込みが、図２、３に示す２入力ＮＯＲ回路７ｂ、２入力ＮＡＮＤ回路１０ｂの出力に打ち勝つ信号強度で行われる。このため、例えばメモリセル４を構成する２つのＮＯＲ回路７ａ，７ｂのうち、ＮＯＲ回路７ｂの駆動能力を弱くしてデータ書き込みをし易いように設計する必要がある。このような設計を行った場合、出力端子Ｏｕｔから出力される読み出しデータの遅延が大きくなり、演算器の速度性能が劣化する可能性がある。

そこで、この実施の形態３では、メモリセルＯＭ４を構成するＮＯＲ回路７ａ，７ｂやメモリセルＡＭ５を構成するＮＡＮＤ回路１０ａ，１０ｂにおいて、演算器の速度性能に影響を与えるトランジスタのトランジスタサイズ（ゲート幅）を大きくすることにより、演算器の速度性能を向上させている。

図６は、この発明の実施の形態３による半導体メモリのメモリセルＯＭの構成を示す回路図であり、ＮＯＲ回路７ｂについては回路構成を示している。なお、図６において、図２と同一又はこれに相当する構成要素には同一符号を付している。また、図６に示すメモリセルＯＭ４が適用される半導体メモリの全体構成は、上記実施の形態１の図１で示したものと同様である。

図６に示すように、ＮＯＲ回路７ｂは、電源１３に接続するｐＭＯＳトランジスタＱｐ１、該ｐＭＯＳトランジスタＱｐ１と直列に接続されるｐＭＯＳトランジスタＱｐ２、該ｐＭＯＳトランジスタＱｐ２に対して並列に接続し他端が接地されるｎＭＯＳトランジスタＱｎ１，Ｑｎ２から構成される。

例えば、実施の形態３による半導体メモリを全加算器として機能させる場合、上記実施の形態１で示したように、モード制御信号ＰＭの値を１（ハイレベル）とし、モード制御信号ＰＭ＿Ｎの値を０（ロウレベル）とする。このとき、ＮＯＲ回路７ｂでは、モード制御信号ＰＭがｐＭＯＳトランジスタＱｐ１及びｎＭＯＳトランジスタＱｎ１のゲートに入力され、ｐＭＯＳトランジスタＱｐ１はオフ状態となり、ｎＭＯＳトランジスタＱｎ１はオン状態になる。

これにより、ｎＭＯＳトランジスタＱｎ１を介して出力側が接地されてＮＯＲ回路７ｂの出力がロウレベルになる。このように実施の形態３による半導体メモリの演算器では、モード制御信号が入力された際にメモリセルＯＭ４がロウレベルになる応答が速ければ、その演算速度性能を向上させることができる。

そこで、メモリセルＯＭ４のＮＯＲ回路７ｂを構成するトランジスタのうち、モード制御信号ＰＭの値に応じてロウレベルを出力するｎＭＯＳトランジスタＱｎ１のトランジスタサイズ（ゲート幅）を必要十分なだけ大きくする。例えば、通常のメモリセルに用いられるＮＯＲ回路では、ｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅は等しく、またｎＭＯＳトランジスタＱｎ１，Ｑｎ２のゲート幅は等しく設定されるが、本実施の形態３では、ｎＭＯＳトランジスタＱｎ１のゲート幅をｎＭＯＳトランジスタＱｎ２より大きくしている。

また、図６において図示していないが、同様の構成を有するＮＯＲ回路７ａにおけるトランジスタを、ｐＭＯＳトランジスタＱｐ１’，Ｑｐ２’及びｎＭＯＳトランジスタＱｎ１’，Ｑｎ２’とすると、ｐＭＯＳトランジスタＱｐ１，Ｑｐ２のゲート幅は等しいが、モード制御信号ＰＭの値に応じてロウレベルを書き込む際に駆動するｎＭＯＳトランジスタＱｎ１’のゲート幅については、上述のｎＭＯＳトランジスタＱｎ１と等しい大きさとする。

このように構成することで、ｎＭＯＳトランジスタＱｎ１がオン状態となったとき、該トランジスタＱｎ１を介して出力側から流れる電流値が大きくなり、その応答を速めることができる。なお、実施の形態３による半導体メモリを通常のメモリとして動作させる場合は、上記実施の形態１で説明したようにモード制御信号ＰＭの値を０（ロウレベル）とするので、ｎＭＯＳトランジスタＱｎ１はオフ状態となり、データ書き込みに影響を与えない。

一方、メモリセルＡＭ５においても同様の構成とすることができる。
図７は、この発明の実施の形態３による半導体メモリのメモリセルＡＭの構成を示す回路図であり、ＮＡＮＤ回路１０ｂについては回路構成を示している。なお、図７において、図３と同一又はこれに相当する構成要素には同一符号を付している。また、図７に示すメモリセルＡＭ５が適用される半導体メモリの全体構成は、上記実施の形態１の図１で示したものと同様である。

図７に示すように、ＮＡＮＤ回路１０ｂは、電源１３ａ，１３ｂにそれぞれ接続するｐＭＯＳトランジスタＱｐ３，Ｑｐ４、該ｐＭＯＳトランジスタＱｐ３，Ｑｐ４に接続されるｎＭＯＳトランジスタＱｎ３、該ｎＭＯＳトランジスタＱｎ３と直列に接続し他端が接地されるｎＭＯＳトランジスタＱｎ４から構成される。

上述のように、本半導体メモリを全加算器として機能させる場合、ＮＡＮＤ回路１０ｂには、値が０（ロウレベル）のモード制御信号ＰＭ＿ＮがｐＭＯＳトランジスタＱｐ３及びｎＭＯＳトランジスタＱｎ４のゲートに入力し、ｐＭＯＳトランジスタＱｐ３はオン状態となり、ｎＭＯＳトランジスタＱｎ４はオフ状態になる。これにより、ｐＭＯＳトランジスタＱｎ３を介して出力側が電源１３ａと導通してＮＡＮＤ回路１０ｂの出力がハイレベルになる。従って、メモリセルＡＭ５では、実施の形態３による半導体メモリを演算器として機能させた際、モード制御信号に応じてメモリセルＡＭ５がハイレベルになる応答が速ければその演算速度性能を向上させることができる。

そこで、メモリセルＡＭ５のＮＡＮＤ回路１０ｂを構成するトランジスタのうち、モード制御信号ＰＭ＿Ｎの値に応じてハイレベルを出力するｐＭＯＳトランジスタＱｐ３のトランジスタサイズ（ゲート幅）を必要十分なだけ大きくする。例えば、通常のメモリセルに用いられるＮＡＮＤ回路では、ｐＭＯＳトランジスタＱｐ３，Ｑｐ４のゲート幅は等しく、またｎＭＯＳトランジスタＱｎ３，Ｑｎ４のゲート幅は等しく設定されるが、本実施の形態３では、ｐＭＯＳトランジスタＱｐ３のゲート幅をｐＭＯＳトランジスタＱｐ４より大きくしている。

また、図７において図示していないが、同様の構成を有するＮＡＮＤ回路１０ａのトランジスタを、ｐＭＯＳトランジスタＱｐ３’，Ｑｐ４’及びｎＭＯＳトランジスタＱｎ３’，Ｑｎ４’とすると、ｎＭＯＳトランジスタＱｎ３，Ｑｎ４のゲート幅は等しいが、モード制御信号ＰＭ＿Ｎの値に応じてハイレベルを出力するｐＭＯＳトランジスタＱｐ３’のゲート幅については、上述のｐＭＯＳトランジスタＱｐ３と等しい大きさとする。

このように構成することで、ｐＭＯＳトランジスタＱｐ３がオン状態となったとき、該トランジスタＱｐ３を介して出力側から流れる電流値が大きくなり、その応答を速めることができる。なお、実施の形態３による半導体メモリを通常のメモリとして動作させる場合は、上記実施の形態１で説明したようにモード制御信号ＰＭ＿Ｎの値を１（ハイレベル）とするので、ｐＭＯＳトランジスタＱｐ３はオフ状態となり、データ書き込みに影響を与えない。

以上のように、この実施の形態３によれば、半導体メモリを演算器とした際、ロウレベルを出力するメモリセルＯＭ４とハイレベルを出力するメモリセルＡＭ５において、モード制御信号に応じて各レベルを出力するトランジスタのゲート幅を必要十分に大きくしたので、モード制御信号に対する応答を速めることができることから、出力側に接続するＮＯＲ回路７ｂやＮＡＮＤ回路１０ｂの駆動能力を弱くしても、メモリセルの読み出しデータの遅延を抑制することができ、演算器の速度性能を向上させることができる。

実施の形態４．
上記実施の形態１〜３では、ＮＯＲ回路を用いてメモリセルＯＭを構成し、ＮＡＮＤ回路を用いてメモリセルＡＭを構成する例を示したが、この実施の形態４は、インバータを用いてメモリセルＯＭ，ＡＭを構成するものである。

図８は、この発明の実施の形態４による半導体メモリのメモリセルＯＭの構成を示す回路図である。図８に示すように、メモリセルＯＭ４は、トランジスタ６，８，１５及びインバータ１４ａ，１４ｂを含んで構成される。インバータ１４ａ，１４ｂは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続された一般的なインバータの回路構成を有しており、入力と出力が互いに接続されたループを構成している。

トランジスタ６は、書き込みワード線ＷＷＬの電位に応じてインバータ１４ａの入力及びインバータ１４ｂの出力と書き込みビット線ＷＢＬとの導通を制御する。また、トランジスタ８は、読み出しワード線ＲＷＬの電位に応じてインバータ１４ａの出力及びインバータ１４ｂの入力と読み出しビット線ＲＢＬとの導通を制御する。

インバータ１４ａの出力及びインバータ１４ｂの入力は、トランジスタ８を介して読み出しビット線ＲＢＬと接続しており、インバータ１４ａの入力及びインバータ１４ｂの出力は、トランジスタ６を介して書き込みビット線ＷＢＬと接続すると共に、モード制御信号ＰＭの値に応じてオンオフするトランジスタ１５を介して接地される。

図９は、この発明の実施の形態４による半導体メモリのメモリセルＡＭの構成を示す回路図である。図９に示すように、メモリセルＡＭ５は、トランジスタ９，１１，１６及びインバータ１４ａ，１４ｂを含んで構成される。なお、インバータ１４ａ，１４ｂは、上述したメモリセルＯＭ４の場合と同様に、ｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続された一般的なインバータの回路構成を有しており、入力と出力が互いに接続されたループを構成している。

インバータ１４ａの入力及びインバータ１４ｂの出力は、書き込みワード線ＷＷＬの電位に応じてオンオフするトランジスタ９を介して書き込みビット線ＷＢＬに導通すると共に、モード制御信号ＰＭ＿Ｎの値に応じてオンオフするトランジスタ１６を介して電源１３に接続される。また、トランジスタ１１は、読み出しワード線ＲＷＬの電位に応じてインバータ１４ａの出力及びインバータ１４ｂの入力と読み出しビット線ＲＢＬとの導通を制御する。

このようにすることで、上記実施の形態１〜３による構成と比較して少ないトランジスタでメモリセルＯＭ４，ＡＭ５を構成することが可能である。つまり、図６，７に示すように、上記実施の形態１〜３によるメモリセル構成では、１つのメモリセルに１０個のトランジスタが必要である。これに対し、インバータ１４ａ，１４ｂは、ｐＭＯＳトランジスタとｎＭＯＳトランジスタが直列に接続された構成を有することから、図８，９に示すように、１つのメモリセルを構成するのに７個のトランジスタで済む。

また、上記実施の形態１〜３のメモリセルのようなＮＡＮＤ型やＮＯＲ型のメモリセルは、半導体レイアウト上、電源と接地との間に２個のトランジスタがシリアルに繋がる構成となるが、本実施の形態４のメモリセルのようなインバータ型のメモリセルでは、電源と接地の間に配置すべきトランジスタが１個のみでよいことから、同程度の駆動能力を発揮させるためのトランジスタ自体のサイズも小さくすることができる。従って、メモリセル全体の占有面積も小さくすることが可能である。

次に動作について説明する。
モード制御信号ＰＭの値を０（ロウレベル）、モード制御信号ＰＭ＿Ｎの値を１（ハイレベル）とすると、トランスミッションゲートＴＧ１はオンし、セレクタＳＥＬ０〜２ではアドレス信号ＷＡｄｄが選択される。これにより、実施の形態４による半導体メモリは、メモリとして機能する。

（１）メモリ機能におけるデータ書き込み動作を説明する。
上記実施の形態１で示したように、セレクタＳＥＬ０〜２により選択された３ビットのアドレス信号ＷＡｄｄの１ビット毎のビット値ＷＡｄｄ０〜２は、書き込みアドレスデコーダＷＡＤ２に入力される。書き込みアドレスデコーダＷＡＤ２では、入力されたアドレス信号ＷＡｄｄをデコードし、デコード結果に対応する書き込みワード線ＷＷＬを活性化（ハイレベル）する。このとき、書き込みポートＷＤから入力された書き込みデータは、オンとなったトランスミッションゲートＴＧ１を通じて、書き込みすべきメモリセルの対応する書き込みビット線ＷＢＬに入力される。

ここで、メモリセルＯＭ４にデータを書き込む場合、図８に示すように書き込みワード線ＷＷＬが活性化されてその電位がハイレベルであると、トランジスタ６がオンとなり、書き込みビット線ＷＢＬに入力された書き込みデータが、インバータ１４ａ，１４ｂからなるループに入力される。インバータ１４ａは、入力された書き込みデータ値を反転してインバータ１４ｂの入力に帰還される。インバータ１４ｂでは、インバータ１４ａの出力値を反転して元の書き込みデータ値とする。このとき、トランジスタ１５には、ロウレベルのモード制御信号ＰＭが入力してオフ状態となることから、書き込み期間が完了し、書き込みワード線ＷＷＬの電位がロウレベルになっても書き込まれたデータは保持される。

また、メモリセルＡＭ５にデータを書き込む場合、図９に示すように、書き込みワード線ＷＷＬが活性化されてその電位がハイレベルであると、トランジスタ９がオンとなり、書き込みビット線ＷＢＬに入力された書き込みデータが、インバータ１４ａ，１４ｂからなるループに入力される。インバータ１４ａでは、入力された書き込みデータ値を反転してインバータ１４ｂの入力に帰還される。インバータ１４ｂでは、インバータ１４ａの出力値を反転して元の書き込みデータ値とする。このとき、トランジスタ１６には、ハイレベルのモード制御信号ＰＭ＿Ｎが入力してオフ状態となることから、書き込み期間が完了し、書き込みワード線ＷＷＬの電位がロウレベルになっても書き込まれたデータは保持される。

（２）メモリ機能におけるデータ読み出し動作を説明する。
読み出しアドレスデコーダＲＡＤ３は、３ビットの読み出しアドレスＲＡｄｄｒ信号の１ビット毎のビット値ＲＡｄｄ０〜２が入力されると、これらの値により読み出しアドレスをデコードする。このデコード結果のアドレスに対応する読み出しワード線ＲＷＬを活性化（ハイレベル）する。

読み出しワード線ＲＷＬが活性化されると、データを読み出すメモリセルがメモリセルＯＭ４である場合、トランジスタ８がオンとなり、インバータ１４ａ，１４ｂのループに保持された読み出しデータが、読み出しビット線ＲＢＬに出力される。また、データを読み出すメモリセルがメモリセルＡＭ５である場合、トランジスタ１１がオンとなり、インバータ１４ａ，１４ｂのループに保持された読み出しデータが、読み出しビット線ＲＢＬに出力される。このように、読み出しビット線ＲＢＬに出力された読み出しデータは、読み出しポートＲＤまで達して出力される。

続いて、モード制御信号ＰＭの値を１（ハイレベル）、モード制御信号ＰＭ＿Ｎの値を０（ロウレベル）とすると、トランスミッションゲートＴＧ１はオフし、セレクタＳＥＬ０〜２では、Ａ，Ｂ，Ｃｉ入力側が選択される。これにより、実施の形態４による半導体メモリは、１ビットの全加算器として機能する。

（３）演算器におけるメモリセルＯＭ４の動作を説明する。
メモリセルＯＭ４では、図８に示すように、書き込みワード線ＷＷＬがハイレベルになると、トランジスタ６がオンになり、インバータ１４ａ，１４ｂのループと書き込みビット線ＷＢＬが導通する。このとき、トランジスタ１５のゲートには、ハイレベルのモード制御信号ＰＭが入力されてオン状態になり接地される。これにより、書き込みビット線ＷＢＬの電位にかかわらず、メモリセルＯＭ４の出力はロウレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、メモリセルＯＭ４からの出力によって書き込みビット線ＷＢＬがロウレベルとなり、この書き込み側の経路を通って出力端子Ｏｕｔから桁上がりＣｏの値０（ロウレベル）が出力される。

（４）演算器におけるメモリセルＡＭ５の動作を説明する。
メモリセルＡＭ５では、図９に示すように、書き込みワード線ＷＷＬがハイレベルであると、トランジスタ９がオンになり、インバータ１４ａ，１４ｂのループと書き込みビット線ＷＢＬが導通する。ここで、トランジスタ１６のゲートには、ロウレベルのモード制御信号ＰＭ＿Ｎが入力されてオン状態となり、インバータ１４ａ，１４ｂのループと電源１３とが導通する。これにより、書き込みビット線ＷＢＬの電位にかかわらず、メモリセルＡＭ５の出力はハイレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、メモリセルＡＭ５からの出力により書き込みビット線ＷＢＬがハイレベルとなり、この書き込み側の経路を通って出力端子ＯｕｔからＳｕｍの値１（ハイレベル）が出力される。

以上のように、この実施の形態４によれば、メモリセルＯＭ４，ＡＭ５をインバータ型のメモリセルとしたので、上記実施の形態１〜３によるＮＯＲ回路型やＮＡＮＤ回路型のメモリセルと比較して少ないトランジスタ数で構成できる上、トランジスタ自体のサイズも小さくすることができる。これにより、メモリセル全体の占有面積も小さくすることが可能である。

実施の形態５．
上記実施の形態１〜４ではメモリセルをＳＲＡＭで構成した場合を示したが、この実施の形態５は、ＤＲＡＭでメモリセルＯＭ，ＡＭを構成したものである。
図１０は、従来の半導体メモリに使用される３トランジスタ型のＤＲＡＭセルの構成を示す図である。図１０において、ＤＲＡＭセル１００は、データ書き込み用のトランジスタ１０１、データ読み出し用のトランジスタ１０３、及びデータ保持用のトランジスタ１０２を備える。

データ書き込み用のトランジスタ１０１は、書き込みワード線ＷＷＬの電位に応じてオンオフすることによりトランジスタ１０２のゲートと書き込みビット線ＷＢＬとの導通を制御する。データ読み出し用のトランジスタ１０３は、読み出しワード線ＲＷＬの電位に応じてオンオフすることによりトランジスタ１０２と読み出しビット線ＲＢＬとの導通を制御する。データ保持用のトランジスタ１０２は、ドレイン又はソース電極の一方がトランジスタ１０３と接続しており、他方の電極が接地される。

書き込みワード線ＷＷＬが活性化されてその電位がハイレベルになると、トランジスタ１０１がオン状態となり、書き込みビット線ＷＢＬに入力された書き込みデータが、トランジスタ１０２に保持される。また、読み出しワード線ＲＷＬが活性化されると、トランジスタ１０３がオン状態となり、トランジスタ１０２からの読み出しデータが、読み出しビット線ＲＢＬに出力される。

この実施の形態５では、図１０に示すような従来のＤＲＡＭセルに対してトランジスタを１つ追加することにより、上記実施の形態１〜４と同様に機能するメモリセルを得る。図１１は、この発明の実施の形態５による半導体メモリのメモリセルＯＭの構成を示す回路図である。このメモリセルＯＭ４では、図１０と同様の構成として、書き込みワード線ＷＷＬの電位に応じてオンオフするデータ書き込み用のトランジスタ６、読み出しワード線ＲＷＬの電位に応じてオンオフするデータ読み出し用のトランジスタ８、及びデータを保持するデータ保持用のトランジスタ１７を備える。

また、図１０と異なる構成としては、モード制御信号に応じてオンオフする機能選択用のトランジスタ１８を備える。このトランジスタ１８は、ゲート電極に入力されたモード制御信号ＰＭの値によって制御されるｎＭＯＳトランジスタからなり、ドレイン又はソースの電極の一方がトランジスタ１７のゲートに接続され、他方の電極が接地される。

図１２は、この発明の実施の形態５による半導体メモリのメモリセルＡＭの構成を示す回路図である。このメモリセルＡＭ５においても、図１０と同様の構成として、書き込みワード線ＷＷＬの電位に応じてオンオフするトランジスタ９、読み出しワード線ＲＷＬの電位に応じてオンオフするトランジスタ１１、及びデータを保持するデータ保持用のトランジスタ１７を備える。

また、図１０と異なる構成としては、モード制御信号に応じてオンオフする機能選択用のトランジスタ１９を備える。このトランジスタ１９は、ゲート電極に入力されたモード制御信号ＰＭ＿Ｎの値によって制御されるｐＭＯＳトランジスタからなり、ドレイン又はソースの電極の一方がトランジスタ１７のゲートに接続され、他方の電極が電源１３に接続される。

次に動作について説明する。
ここでは、モード制御信号ＰＭの値を１（ハイレベル）、モード制御信号ＰＭ＿Ｎの値を０（ロウレベル）に設定することにより、実施の形態５による半導体メモリを１ビットの全加算器として機能させた場合を説明する。

メモリセルＯＭ４では、書き込みワード線ＷＷＬがハイレベルになると、トランジスタ６がオン状態になり、トランジスタ１７と書き込みビット線ＷＢＬとが導通する。このとき、トランジスタ１８のゲートには、ハイレベルのモード制御信号ＰＭが入力されてオン状態になり接地される。これにより、書き込みビット線ＷＢＬの電位にかかわらず、メモリセルＯＭ４の出力はロウレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、メモリセルＯＭ４からの出力によって書き込みビット線ＷＢＬがロウレベルとなり、この書き込み側の経路を通って出力端子Ｏｕｔから桁上がりＣｏの値０（ロウレベル）が出力される。

また、メモリセルＡＭ５では、書き込みワード線ＷＷＬがハイレベルであると、トランジスタ９がオン状態になり、トランジスタ１７と書き込みビット線ＷＢＬとが導通する。ここで、トランジスタ１９のゲートには、ロウレベルのモード制御信号ＰＭ＿Ｎが入力されてオン状態となり、トランジスタ１７のゲートと電源１３とが導通する。これにより、書き込みビット線ＷＢＬの電位にかかわらず、メモリセルＡＭ５の出力はハイレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、メモリセルＡＭ５からの出力により書き込みビット線ＷＢＬがハイレベルとなり、この書き込み側の経路を通って出力端子ＯｕｔからＳｕｍの値１（ハイレベル）が出力される。

以上のように、この実施の形態５によれば、モード制御信号ＰＭ，ＰＭ＿Ｎで制御されるトランジスタを３トランジスタ型のＤＲＡＭセルに設けてメモリセルＯＭ４，ＡＭ５を構成したので、簡単な設計変更でＤＲＡＭセルで本実施の形態５による半導体メモリのメモリセルを構成することができる。また、上記実施の形態１〜４におけるＳＲＡＭセルと比較して消費電力を抑えることができ、集積度も大きくすることが可能である。

実施の形態６．
上記実施の形態５によるメモリセルＡＭでは、ｎＭＯＳトランジスタであるトランジスタ９，１７に隣接してｐＭＯＳトランジスタであるトランジスタ１９を配置している。この構成の場合、極性の異なるＭＯＳを隣接させる際に必要とされる異なるウェルを分離するための領域を設けなければならず、半導体レイアウト上メモリセルの占有面積が増大する可能性がある。

そこで、この実施の形態６では、メモリセルＡＭ５においてモード制御信号で制御するトランジスタとして、図１３に示すように、ｐＭＯＳトランジスタの代わりにｎＭＯＳトランジスタ２０を設ける。これにより、異なるウェルを分離するための領域が不要となり、半導体メモリのレイアウト設計時におけるメモリセルの占有面積の増加を抑制することができる。なお、ｎＭＯＳトランジスタ２０を電源１３（ＶＤＤ）側に接続すると、その書き込み電圧に対して閾値電圧Ｖｔｈシフトが発生するが、データ書き込み用のトランジスタ９も同様に動作するので影響はない。

また、本実施の形態６によるメモリセルＡＭ５は、メモリセルＯＭ４と同様にモード制御信号ＰＭのみで制御が可能である。従って、図１４に示すように、モード制御信号ＰＭをメモリセルＯＭ４及びメモリセルＡＭ５に振り分ける信号線を設けるだけで、実施の形態６による半導体メモリを実現することができる。

以上のように、この実施の形態６によれば、上記実施の形態５によるメモリセルＡＭ５の構成においてｐＭＯＳトランジスタ１９をｎＭＯＳトランジスタ２０で代替したので、半導体メモリのレイアウト設計時におけるメモリセルの占有面積の増加を抑制することができる。また、モード制御信号ＰＭのみによる簡易な構成で本発明による半導体メモリを実現可能である。

実施の形態７．
上記実施の形態５では、３トランジスタ型ＤＲＡＭセルを用いてメモリセルＯＭ，ＡＭを構成したが、この実施の形態７は、２トランジスタ型ＤＲＡＭセルを用いてメモリセルＯＭ，ＡＭを構成する。
図１５は、従来の半導体メモリに使用される２トランジスタ型のＤＲＡＭセルの構成を示す図である。図１５において、ＤＲＡＭセル２００は、データ書き込み用のトランジスタ２０１、データ読み出し用のトランジスタ２０２、及びデータ保持用のキャパシタ２０３を備える。

データ書き込み用のトランジスタ２０１は、書き込みワード線ＷＷＬの電位に応じてオンオフすることによりキャパシタ２０３と書き込みビット線ＷＢＬとの導通を制御する。データ読み出し用のトランジスタ２０２は、読み出しワード線ＲＷＬの電位に応じてオンオフすることにより、キャパシタ２０３と読み出しビット線ＲＢＬとの導通を制御する。キャパシタ２０３は、一端がトランジスタ２０１，２０２と接続しており、他端が接地される。

書き込みワード線ＷＷＬが活性化されてその電位がハイレベルになると、トランジスタ２０１がオン状態となり、書き込みビット線ＷＢＬに入力された書き込みデータが、キャパシタ２０３に保持される（ハイレベルのとき電荷がチャージされる）。また、読み出しワード線ＲＷＬが活性化されると、トランジスタ２０２がオン状態となり、キャパシタ２０３に保持されたデータが、読み出しビット線ＲＢＬに出力される。

この実施の形態７では、図１５に示すような従来のＤＲＡＭセルに対してトランジスタを１つ追加することにより、上記実施の形態１〜４と同様に機能するメモリセルを得る。図１６は、この発明の実施の形態７による半導体メモリのメモリセルＯＭの構成を示す回路図である。このメモリセルＯＭ４では、図１５と同様の構成として、書き込みワード線ＷＷＬの電位に応じてオンオフするデータ書き込み用のトランジスタ６、読み出しワード線ＲＷＬの電位に応じてオンオフするデータ読み出し用のトランジスタ８、及びデータを保持するキャパシタ２２を備える。

また、図１５と異なる構成としては、モード制御信号に応じてオンオフする機能選択用のトランジスタ２１を備える。このトランジスタ２２は、ゲート電極に入力されたモード制御信号ＰＭの値によって制御されるｎＭＯＳトランジスタからなり、ドレイン又はソースの電極の一方がキャパシタ２２のトランジスタ６側の端部に接続され、他方の電極が接地される。

図１７は、この発明の実施の形態７による半導体メモリのメモリセルＡＭの構成を示す回路図である。このメモリセルＡＭ５においても、図１５と同様の構成として、書き込みワード線ＷＷＬの電位に応じてオンオフするトランジスタ９、読み出しワード線ＲＷＬの電位に応じてオンオフするトランジスタ１１、及びデータを保持するキャパシタ２２を備える。

また、図１５と異なる構成としては、モード制御信号に応じてオンオフする機能選択用のトランジスタ２３を備える。このトランジスタ２３は、ゲート電極に入力されたモード制御信号ＰＭの値によって制御されるｎＭＯＳトランジスタからなり、ドレイン又はソースの電極の一方がキャパシタ２２のトランジスタ９側の端部に接続され、他方の電極が電源１３に接続される。

次に動作について説明する。
ここでは、モード制御信号ＰＭの値を１（ハイレベル）、モード制御信号ＰＭ＿Ｎの値を０（ロウレベル）に設定することにより、実施の形態７による半導体メモリを１ビットの全加算器として機能させた場合を説明する。

メモリセルＯＭ４では、書き込みワード線ＷＷＬがハイレベルになると、トランジスタ６がオン状態になり、キャパシタ２２と書き込みビット線ＷＢＬとが導通する。このとき、トランジスタ２１のゲートには、ハイレベルのモード制御信号ＰＭが入力されてオン状態になり接地される。これにより、書き込みビット線ＷＢＬの電位にかかわらず、メモリセルＯＭ４の出力はロウレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、メモリセルＯＭ４からの出力によって書き込みビット線ＷＢＬがロウレベルとなり、この書き込み側の経路を通って出力端子Ｏｕｔから桁上がりＣｏの値０（ロウレベル）が出力される。

また、メモリセルＡＭ５では、書き込みワード線ＷＷＬがハイレベルであると、トランジスタ９がオン状態になり、キャパシタ２２と書き込みビット線ＷＢＬとが導通する。ここで、トランジスタ２３のゲートには、ハイレベルのモード制御信号ＰＭが入力されてオン状態となり、電源１３がキャパシタ２２側に導通する。これにより、書き込みビット線ＷＢＬの電位にかかわらず、メモリセルＡＭ５の出力はハイレベルとなる。ここで、トランスミッションゲートＴＧ１はオフであることから、メモリセルＡＭ５からの出力により書き込みビット線ＷＢＬがハイレベルとなり、この書き込み側の経路を通って出力端子ＯｕｔからＳｕｍの値１（ハイレベル）が出力される。

なお、図１７に示すメモリセルＡＭ５の構成においても、モード制御信号ＰＭのみで半導体メモリの機能選択が可能であることから、図１４に示すようなモード制御信号ＰＭをメモリセルＯＭ４及びメモリセルＡＭ５に振り分ける信号線を設けるだけで、実施の形態６による半導体メモリを実現することができる。

以上のように、この実施の形態７によれば、モード制御信号ＰＭで制御されるトランジスタを２トランジスタ型のＤＲＡＭセルに設けてメモリセルＯＭ４，ＡＭ５を構成したので、簡単な設計変更でＤＲＡＭセルで本実施の形態７による半導体メモリのメモリセルを構成することができる。また、上記実施の形態１〜４におけるＳＲＡＭセルと比較して消費電力を抑えることができ、集積度も大きくすることが可能である。

実施の形態８．
上記実施の形態１〜７では、本発明による半導体メモリを全加算器として機能させる場合を示したが、この実施の形態８は、本発明による半導体メモリを乗算器として機能させる構成を示すものである。

図１８は、乗算器の基本構成を示す図であり、本実施の形態８による半導体メモリを乗算器として機能させた場合におけるアレイセルの基本構成を示している。図１８に示すように、この乗算器では、全加算器がＡ，Ｂの部分積、部分和Ｐ、Ｃｉを入力して、桁上がりＣｏ及び算出結果のデータにおける各ビットごとの算出結果Ｙを出力する。

図１９は、この発明の実施の形態８による半導体メモリの構成を示す回路図である。図１９において、書き込みアドレスデコーダＷＡＤ２ａは、セレクタＳＥＬ０〜３を介して４ビットの書き込みアドレス信号ＷＡｄｄｒの１ビット毎のビット値ＷＡｄｄ０〜３を入力し、これらの値によりアドレスをデコードする。これにより、書き込みアドレスデコーダＷＡＤ２ａは、書き込みワード線ＷＷＬ（制御信号線）のうち、デコード結果のアドレスに対応する書き込みワード線の電位を上げて活性化（ハイレベル）する。

読み出しアドレスデコーダＲＡＤ３ａは、読み出しアドレス信号ＲＡｄｄｒの１ビット毎のビット値ＲＡｄｄ０〜３を入力し、これらの値によりアドレスをデコードする。これにより、読み出しアドレスデコーダＲＡＤ３ａは、読み出しワード線ＲＷＬ（制御信号線）のうち、デコード結果のアドレスに対応する読み出しワード線の電位を上げて活性化（ハイレベル）する。

セレクタＳＥＬ０〜３は、４ビットのアドレス信号ＷＡｄｄの１ビット毎のビット値ＷＡｄｄ０〜３がそれぞれ入力されると共に、乗算器の入力Ａ，Ｂ，Ｐ，Ｃｉがそれぞれ入力される。また、セレクタＳＥＬ０〜３は、モード制御信号ＰＭの値に応じて、ビット値ＷＡｄｄ０〜３とＡ，Ｂ，Ｐ，Ｃｉのいずれか一方をそれぞれ選択する。なお、その他の構成は、図１と同様であるので説明を省略する。

次に動作について説明する。
モード制御信号ＰＭの値を１（ハイレベル）とし、モード制御信号ＰＭ＿Ｎの値が０（ロウレベル）であると、トランスミッションゲートＴＧ１はオフし、セレクタＳＥＬ０〜３では、Ａ，Ｂ，Ｐ，Ｃｉ入力側が選択される。これにより、この実施の形態８による半導体メモリは、乗算器として機能する。つまり、Ａ，Ｂ，Ｐ，Ｃｉ入力値により特定されるアドレスに対応するメモリセルにおいて、ロウレベルを書き込むべきアドレスにはメモリセルＯＭ４を配置し、ハイレベルを書き込むべきアドレスにはメモリセルＡＭ５を配置する。これによって、乗算機能を持たせることができる。

例えば、Ａ，Ｂ，Ｐ，Ｃｉがそれぞれ０，１，１，０である場合、図２０に示す真理値表によれば、演算結果のＹの値が１（ハイレベル）であり、桁上がりＣｏの値が０（ロウレベル）である。そこで、書き込みアドレスデコーダＷＡＤ２ａでは、Ａ，Ｂ，Ｐ，Ｃｉがそれぞれ０，１，１，０であると、メモリセルＡＭ５とメモリセルＯＭ４に対応する書き込みワード線ＷＷＬを活性化（ハイレベル）し、上記実施の形態１と同様にして、Ｙの値１（ハイレベル）と桁上がりＣｏの値０（ロウレベル）を出力端子Ｏｕｔから出力させる。

なお、上述したセレクタＳＥＬ０〜３のＡ，Ｂ，Ｐ，Ｃｉ入力にそれぞれ０，１，１，０を入力して行う演算処理の際、読み出しアドレスデコーダＲＡＤ３ａに対しても、Ａ，Ｂ，Ｐ，Ｃｉを入力すれば、同時に別の乗算結果を得ることができる。読み出しアドレスデコーダＲＡＤ３ａに入力されたＡ，Ｂ，Ｐ，Ｃｉが、例えばそれぞれ１，１，０，１である場合、図２０に示す真理値表によれば、演算結果のＹの値は０（ロウレベル）であり、桁上がりＣｏの値は１（ハイレベル）である。

この場合、読み出しアドレスデコーダＲＡＤ３ａは、メモリセルＯＭ４とメモリセルＡＭ５に対応する読み出しワード線ＲＷＬを活性化（ハイレベル）し、上記実施の形態１と同様にして、Ｙの値０（ロウレベル）と桁上がりＣｏの値１（ハイレベル）を読み出しポートＲＤから出力させる。

以上のように、この実施の形態８によれば、ビット値１（ハイレベル）を書き込むべきアドレスにメモリセルＡＭ５、ビット値０（ロウレベル）を書き込むべきアドレスにメモリセルＯＭ４を配置することにより、乗算器の真理値表を書き込むことなく、モード制御信号ＰＭ＝１（ハイレベル）、モード制御信号ＰＭ＿Ｎ＝０（ロウレベル）とするだけ乗算機能を実現できる。

実施の形態９．
上記実施の形態１〜８では、データ書き込みポートとデータ読み出しポートとが異なるメモリ構成について説明したが、この実施の形態９は、データ書き込みポートとデータ読み出しポートが同一のシングルポート構成で上記実施の形態１〜８と同様の機能を持たせた半導体メモリについて説明する。

図２１は、この発明の実施の形態９による半導体メモリの構成を示す回路図であり、２ｂ８ｗ（２ビット８ワード）のＲＡＭを前提とした構成を示している。なお、図１と同一又はこれに相当する構成要素には同一符号を付している。図２１において、アドレスデコーダＡＤ２４は、セレクタＳＥＬ２ａを介して入力される制御信号ＷＲの値に応じて、セレクタＳＥＬ０〜２を介して３ビットの書き込みアドレス信号ＷＡｄｄｒの１ビット毎のビット値ＷＡｄｄ０〜２、若しくは、読み出しアドレス信号ＲＡｄｄｒの１ビット毎のビット値ＲＡｄｄ０〜２を入力して、これらの値によりアドレスをデコードする。

これにより、アドレスデコーダＡＤ２４は、データ書き込み動作の場合、書き込みワード線ＷＷＬ０〜ＷＷＬ７（制御信号線）のうち、デコード結果のアドレスに対応する書き込みワード線の電位を上げて活性化（ハイレベル）し、データ読み出し動作の場合、読み出しワード線ＲＷＬ０〜ＲＷＬ７（制御信号線）のうち、デコード結果のアドレスに対応する読み出しワード線の電位を上げて活性化（ハイレベル）する。

セレクタＳＥＬ０〜２は、２ｂ８ｗのＲＡＭによる３ビットのアドレス信号ＷＡｄｄの１ビット毎のビット値ＷＡｄｄ０〜２、若しくは、アドレス信号ＲＡｄｄの１ビット毎のビット値ＲＡｄｄ０〜２がそれぞれ入力されると共に、１ビットの全加算器の入力Ａ，Ｂ，Ｃｉがそれぞれ入力される。また、セレクタＳＥＬ０〜２は、モード制御信号ＰＭの値に応じて、ビット値ＷＡｄｄ０〜２（若しくはビット値ＲＡｄｄ０〜２）とＡ，Ｂ，Ｃｉのいずれか一方をそれぞれ選択する。なお、図２１の例では、この実施の形態９による半導体メモリを全加算器として機能させる場合を示しているが、適当なセレクタを追加することにより上記実施の形態８で示した乗算器として機能させても構わない。

セレクタＳＥＬ２ａは、入力の一方が接地されており、他方から入力される制御信号ＷＲをアドレスデコーダＡＤ２４に出力する。制御信号ＷＲは、０，１のデジタル値が設定され、値１（ハイレベル）のとき、アドレスデコーダＡＤ２４は、データ書き込み動作として、書き込みワード線ＷＷＬ０〜ＷＷＬ７（制御信号線）のうち、デコード結果のアドレスに対応する書き込みワード線の電位を上げて活性化（ハイレベル）する。また、制御信号ＷＲの値が０（ロウレベル）のとき、データ読み出し動作として、読み出しワード線ＲＷＬ０〜ＲＷＬ７（制御信号線）のうち、デコード結果のアドレスに対応する読み出しワード線の電位を上げて活性化（ハイレベル）する。

次に動作について説明する。
上記実施の形態１と同様に、モード制御信号ＰＭの値を０（ロウレベル）とし、モード制御信号ＰＭ＿Ｎの値が１（ハイレベル）である場合、トランスミッションゲートＴＧ１はオンし、セレクタＳＥＬ０〜２ではアドレス信号ＷＡｄｄが選択される。これにより、実施の形態９による半導体メモリは、メモリとして機能する。

（１）メモリ機能におけるデータ書き込み動作を説明する。
アドレスデコーダＡＤ２４は、セレクタＳＥＬ２ａから入力された制御信号ＷＲの値が１（ハイレベル）であると、セレクタＳＥＬ０〜２介して３ビットのアドレス信号ＷＡｄｄの１ビット毎のビット値ＷＡｄｄ０〜２を入力してデコードし、デコード結果に対応する書き込みワード線ＷＷＬを活性化（ハイレベル）する。このとき、書き込みポートＷＤから入力された書き込みデータは、オンとなったトランスミッションゲートＴＧ１を通じて、書き込みすべきメモリセルの対応する書き込みビット線ＷＢＬに入力される。これにより、データ書き込みすべきメモリセルＯＭ４，ＡＭ５が、上記実施の形態と同様に動作してデータを保持する。

（２）メモリ機能におけるデータ読み出し動作を説明する。
アドレスデコーダＡＤ２４は、セレクタＳＥＬ２ａから入力された制御信号ＷＲの値が０（ロウレベル）であると、セレクタＳＥＬ０〜２介して３ビットの読み出しアドレスＲＡｄｄｒ信号の１ビット毎のビット値ＲＡｄｄ０〜２を入力してデコードし、デコード結果のアドレスに対応する読み出しワード線ＲＷＬを活性化（ハイレベル）する。このとき、データ読み出しすべきメモリセルＯＭ４，ＡＭ５が上記実施の形態と同様に動作して、読み出しデータが読み出しビット線ＲＢＬに出力される。これにより、読み出しビット線ＲＢＬに出力された読み出しデータが読み出しポートＲＤまで達して出力される。

また、上記実施の形態１と同様に、モード制御信号ＰＭの値が１（ハイレベル）、モード制御信号ＰＭ＿Ｎの値が０（ロウレベル）であると、トランスミッションゲートＴＧ１はオフし、セレクタＳＥＬ０〜２では、Ａ，Ｂ，Ｃｉ入力側が選択される。これにより、実施の形態９による半導体メモリは、１ビットの全加算器として機能する。

例えば、Ａ，Ｂ，Ｃｉがそれぞれ０，１，０であると、図４に示す真理値表によれば、演算結果のＳｕｍの値が１（ハイレベル）であり、桁上がりＣｏの値が０（ロウレベル）である。そこで、アドレスデコーダＡＤ２４は、Ａ，Ｂ，Ｃｉがそれぞれ０，１，０であると、メモリセルＡＭ５とメモリセルＯＭ４に対応する書き込みワード線ＷＷＬを活性化（ハイレベル）し、メモリセルＡＭ５とメモリセルＯＭ４が上記実施の形態１と同様に動作してＳｕｍの値１（ハイレベル）と桁上がりＣｏの値０（ロウレベル）を読み出しポートＲＤから出力させる。

以上のように、この実施の形態９によれば、データ書き込みと読み出しを切り替える制御信号ＷＲを導入するセレクタＳＥＬ２ａと、制御信号ＷＲの値に応じてデータ書き込み又は読み出し動作を行うアドレスデコーダＡＤ２４を備えたので、本発明による半導体メモリをシングルポート構成で実現することができる。

この発明の実施の形態１による半導体メモリの構成を概略的に示す図である。 図１中のメモリセルＯＭの構成を示す回路図である。 図１中のメモリセルＡＭの構成を示す回路図である。 全加算器の真理値表を示す図である。 この発明の実施の形態２による半導体集積回路の構成を示す図である。 この発明の実施の形態３による半導体メモリのメモリセルＯＭの構成を示す回路図である。 この発明の実施の形態３による半導体メモリのメモリセルＡＭの構成を示す回路図である。 この発明の実施の形態４による半導体メモリのメモリセルＯＭの構成を示す回路図である。 この発明の実施の形態４による半導体メモリのメモリセルＡＭの構成を示す回路図である。 従来の３トランジスタ型ＤＲＡＭセルの構成を示す回路図である。 この発明の実施の形態５による半導体メモリのメモリセルＯＭの構成を示す回路図である。 この発明の実施の形態５による半導体メモリのメモリセルＡＭの構成を示す回路図である。 この発明の実施の形態６による半導体メモリのメモリセルＡＭの構成を示す回路図である。 この発明の実施の形態６による半導体メモリの構成を概略的に示す回路図である。 従来の２トランジスタ型ＤＲＡＭセルの構成を示す回路図である。 この発明の実施の形態７による半導体メモリのメモリセルＯＭの構成を示す回路図である。 この発明の実施の形態７による半導体メモリのメモリセルＡＭの構成を示す回路図である。 乗算器の基本構成を示す図である。 この発明の実施の形態８による半導体メモリの構成を示す回路図である。 乗算器の基本セルの真理値表である。 この発明の実施の形態９による半導体メモリの構成を示す回路図である。

符号の説明

１ トランスミッションゲート、２ 書き込みアドレスデコーダ、３ 読み出しアドレスデコーダ、４，５ メモリセル、６，８，９，１１ トランジスタ（スイッチ）、７ａ，７ｂ ＮＯＲ回路、１０ａ，１０ｂ ＮＡＮＤ回路、１２ リコンフィギャラブルデバイス（半導体集積回路）、１３，１３ａ，１３ｂ 電源、１４ａ，１４ｂ インバータ、１５〜２１，２３ トランジスタ、２２ キャパシタ、２３ アドレスデコーダ。

Claims (15)

1. 自セルに接続する制御信号線が活性化されると、モード制御信号に応じてデータの読み書きと、演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行するメモリセルを有するメモリセルアレイと、
   データの書き込みアドレス、データの読み出しアドレス又は前記演算対象データの信号入力を受け付け、データの書き込み、データの読み出し又は演算処理のいずれかに応じて前記入力された信号に対応する前記制御信号線を活性化するアドレスデコーダとを備えた半導体メモリ。
2. 自セルに接続する制御信号線が活性化されると、モード制御信号に応じてデータの読み書きと、演算対象データの演算結果を構成する所定値の出力とのいずれか一方を実行するメモリセルを有するメモリセルアレイと、
   データの書き込みアドレス又は前記演算対象データの信号入力を受け付け、入力された信号に対応する前記制御信号線を活性化する書き込みアドレスデコーダと、
   データの読み出しアドレス又は前記演算対象データの信号入力を受け付け、入力された信号に対応する前記制御信号線を活性化する読み出しアドレスデコーダとを備えた半導体メモリ。
3. メモリセルは、書き込みアドレスデコーダにより制御信号線が活性化されると、モード制御信号に応じて演算対象データの演算結果を構成する所定値を出力する書き込み側の経路と、読み出しアドレスデコーダにより制御信号線が活性化されると、前記モード制御信号に応じて演算対象データの演算結果を構成する所定値を出力する読み出し側の経路とを備えたことを特徴とする請求項２記載の半導体メモリ。
4. メモリセルアレイは、演算対象データの演算結果を構成する所定値として、ロウレベル値を出力する第１メモリセルと、ハイレベル値を出力する第２メモリセルとを備えたことを特徴とする請求項１から請求項３のうちのいずれか１項記載の半導体メモリ。
5. 第１メモリセルは、一方の入力が互いに接続され、他方の入力が互いの出力に接続した２つの２入力ＮＯＲ回路と、前記２つの２入力ＮＯＲ回路の前記一方の入力が互いに接続する経路に設けたモード制御信号の入力端子と、前記２つの２入力ＮＯＲ回路の各出力にそれぞれ接続し、制御信号線の電位レベルに応じて開閉するスイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
6. 第２メモリセルは、一方の入力が互いに接続され、他方の入力が互いの出力に接続した２つの２入力ＮＡＮＤ回路と、前記２つの２入力ＮＡＮＤ回路の前記一方の入力が互いに接続する経路に設けられ、第１メモリセルに入力されるモード制御信号の反転値の入力端子と、前記２つの２入力ＮＡＮＤ回路の各出力にそれぞれ接続し、制御信号線の電位レベルに応じて開閉するスイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
7. メモリセルを構成するトランジスタのうち、モード制御信号に応じて電圧を出力に印加又は出力を接地することにより演算結果を構成する所定値を設定するトランジスタを、前記モード制御信号の入力から前記所定値の設定までの応答速度を考慮して前記メモリセルを構成する他のトランジスタのサイズより大きくしたことを特徴とする請求項５または請求項６記載の半導体メモリ。
8. 第１メモリセルは、ループ状に一方の出力が他方の入力に接続された２つのインバータからなるループ回路と、制御信号線の電位レベルに応じて書き込みデータ信号線と前記ループ回路との導通を開閉するデータ書き込み用スイッチと、制御信号線の電位レベルに応じて読み出しデータ信号線と前記ループ回路との導通を開閉するデータ読み出し用スイッチと、前記データ書き込み用スイッチと前記ループ回路との間に介在し、モード制御信号に応じて接地電位と前記ループ回路との導通を開閉する制御用スイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
9. 第２メモリセルは、ループ状に一方の出力が他方の入力に接続された２つのインバータからなるループ回路と、制御信号線の電位レベルに応じて書き込みデータ信号線と前記ループ回路との導通を開閉するデータ書き込み用スイッチと、制御信号線の電位レベルに応じて読み出しデータ信号線と前記ループ回路との導通を開閉するデータ読み出し用スイッチと、前記データ書き込み用スイッチと前記ループ回路との間に介在し、モード制御信号に応じて電源電位と前記ループ回路との導通を開閉する制御用スイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
10. 第１メモリセルは、データ保持用のトランジスタと、制御信号線の電位レベルに応じて書き込みデータ信号線と前記データ保持用のトランジスタとの導通を開閉するデータ書き込み用スイッチと、制御信号線の電位レベルに応じて読み出しデータ信号線と前記データ保持用のトランジスタとの導通を開閉するデータ読み出し用スイッチと、前記データ書き込み用スイッチと前記データ保持用のトランジスタとの間に介在し、モード制御信号に応じて接地電位と前記データ保持用のトランジスタとの導通を開閉する制御用スイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
11. 第２メモリセルは、データ保持用のトランジスタと、制御信号線の電位レベルに応じて書き込みデータ信号線と前記データ保持用のトランジスタとの導通を開閉するデータ書き込み用スイッチと、制御信号線の電位レベルに応じて読み出しデータ信号線と前記データ保持用のトランジスタとの導通を開閉するデータ読み出し用スイッチと、前記データ書き込み用スイッチと前記データ保持用のトランジスタとの間に介在し、モード制御信号に応じて電源電位と前記データ保持用のトランジスタとの導通を開閉する制御用スイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
12. 制御用スイッチは、ゲートに入力されたモード制御信号に応じて電源とデータ保持用のトランジスタとの導通を開閉するｎＭＯＳトランジスタからなることを特徴とする請求項１１記載の半導体メモリ。
13. 第１メモリセルは、データ保持用のキャパシタと、制御信号線の電位レベルに応じて書き込みデータ信号線と前記キャパシタとの導通を開閉するデータ書き込み用スイッチと、制御信号線の電位レベルに応じて読み出しデータ信号線と前記キャパシタとの導通を開閉するデータ読み出し用スイッチと、前記データ書き込み用スイッチと前記キャパシタとの間に介在し、モード制御信号に応じて前記キャパシタを接地電位に設定する制御用スイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
14. 第２メモリセルは、データ保持用のキャパシタと、制御信号線の電位レベルに応じて書き込みデータ信号線と前記キャパシタとの導通を開閉するデータ書き込み用スイッチと、制御信号線の電位レベルに応じて読み出しデータ信号線と前記キャパシタとの導通を開閉するデータ読み出し用スイッチと、前記データ書き込み用スイッチと前記キャパシタとの間に介在し、モード制御信号に応じて前記キャパシタを電源電位に設定する制御用スイッチとを備えたことを特徴とする請求項４記載の半導体メモリ。
15. 記憶装置及びルックアップテーブルのうちの少なくとも一方を複数備え、これらの全部又は一部が請求項１から請求項１４のうちのいずれか１項記載の半導体メモリからなる半導体集積回路。

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