TW201342537A - 非易失性記憶體及其製造方法 - Google Patents

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Abstract

本發明有關於非易失性記憶體及其製造方法，特別是有關於包含由溝道區域中形成有絕緣隔離膜的電晶體構成的儲存單元的非易失性記憶體及其製造方法。本發明的非易失性記憶體以金氧半導體(MOS)電晶體為基本結構並至少在溝道區域形成絕緣隔離膜，閘極絕緣層由絕緣膜或可變電阻構成而成為資料儲存場所，構成為閘極至少在閘極下部形成金屬層，且第一源極區及第一汲極區中以低濃度摻入摻雜物，而第二源極區及第二汲極區中以高濃度摻入摻雜物，或將MOS電晶體作為基本構成並至少包含溝道區域而形成絕緣隔離膜；或者構成為，閘極絕緣層由絕緣膜或可變電阻構成而成為資料儲存場所，其中閘極成為導電層而第一源極區與第二源極區成為二極體，第一汲極區與第二汲極區也成為二極體。

Description

非易失性記憶體及其製造方法
本發明有關於一種非易失性記憶體及其製造方法，特別是有關於一種包含由溝道區域中形成有絕緣分離膜的電晶體所構成的儲存單元的非易失性記憶體及其製造方法。
屬於習知技術的韓國公開專利第2001-0056831號有關於一種形成半導體元件的反熔絲的方法，特別是有關於一種利用半導體基板的直角形狀的棱角部分使絕緣膜能夠在更低的電壓下容易破壞的半導體元件反熔絲的形成方法，根據上述技術的反熔絲形成方法包括如下步驟：在已完成下部步驟的半導體基板基板上形成預定的圖案，以形成具有直角形狀的棱角的結構；蒸鍍閘極氧化膜，並在閘極氧化膜的上部層疊氮化膜/第一多晶矽膜；形成感光膜圖案，以使半導體基板的直角形狀的棱角部分的第一多晶矽膜露出；對所露出的第一多晶矽膜進行乾式蝕刻，以使半導體基板的直角形狀的棱角部分的氮化膜率先露出；對氮化膜進行乾式蝕刻；蒸鍍第二多晶矽膜並形成圖案。若根據如上技術所述的半導體元件的反熔絲形成方法，則可以製造既能使用較低電壓又能輕易破壞絕緣膜的反熔絲。
而且，屬於習知技術的韓國公開專利第1997-0067848號有關於一種半導體記憶體元件及其製造方法，該半導體記憶體元件由存取字線資訊的存取電晶體T、隨著存取電晶體T的運作而藉由位元線將資訊進行儲存的儲存（storage）節點電容器C、向儲存節點電容器供應電荷的充電電晶體P所構成，從而能夠向儲存節點電容器供應持續性的電荷，由此可以提高半導體記憶體元件的處理速度。
另外，非易失性半導體記憶體為無需供應電源也能將儲存於儲存單元中的資訊繼續維持的半導體記憶體。
這種非易失性儲存裝置能夠電性程式設計，與本發明相關的儲存裝置的資料儲存原理為藉由將用於程式設計的高電壓施加於作為儲存層的絕緣膜或可變電阻之間，從而引起具有電阻產生變化的狀態的現象，正是利用這一原理。
可藉由包含在儲存層中包含絕緣膜或可變電阻類的結構而構成的儲存單元而實現這種非易失性記憶體。
在所述儲存層為絕緣膜的情況下，如果在絕緣膜之間的兩電極，即第一電極和第二電極上施加用於程式設計的高電壓而引起擊穿（breakdown），便將產生阻抗路徑而使絕緣膜由絕緣狀態轉為導通狀態。因此所述絕緣膜將成為反熔絲。可以定義為，如果所述絕緣膜為導通狀態便是已程式設計的狀態而儲存資料“0”，而如果是絕緣狀態則是未程式設計的狀態而儲存資料“1”。與此相反，也可以將導通狀態定義為儲存資料“1”而絕緣狀態定義為儲存資料“0”。
在所述儲存層為可變電阻的情況下，可變電阻可採用阻變物質或相變物質。
在構成所述儲存單元的可變電阻為阻變物質的情況下，如果在可變電阻之間的兩電極，即第一電極和第二電極上施加設置電壓（set voltage）以上的電壓，則所述可變電阻的電阻處於較低狀態，而如果施加重定電壓（reset voltage）以上的電壓，則所述可變電阻的電阻處於較高狀態。因此可以定義為，所述可變電阻的電阻較低的狀態則儲存資料“0”，而電阻較高的狀態則儲存資料“1”。與此相反，也可以將電阻較低的狀態定義為儲存資料“1”而電阻較高的狀態定義為儲存資料“0”。
阻變物質正在利用鈣鈦礦（perowvskite）、過渡金屬氧化物、硫系化合物等多種物質而處於開發之中。
利用阻變物質的記憶體為可根據材料分為幾個種類。第一，將龐磁電阻材料（Colossal Magnetoresistance-CMR）、Pr1-XCaXMnO3（PCMO）等物質插入電極之間而利用借助電場的電阻變化；第二，將Nb2O5、TiO2、NiO、Al2O3等二元氧化物製造為具有非化學計量組成而利用為阻變物質；第三，利用硫系化合物（Chalcogenide），則無需像相變記憶體（PRAM，phase change RAM）藉由較高電流引起相變，而是在維持非晶結構的同時利用雙向開關（Ovonic switch）的閥值電壓變化所引起的電阻差；第四，向SrTiO3、SrZrO3等鐵電材料中摻入鉻（Cr）、鈮（Nb）等而改變電阻狀態；第五，可程式設計金屬化單元（PMC，Programmable Metallization Cell），向GeSe之類固體電解質中摻入離子遷移率較高的銀（Ag）等，並根據藉由電化學反應的介質內的導電性溝道的形成與否而造成兩種電阻狀態。此外藉由實現穩定的兩種電阻狀態而具備儲存特性的物質或製程方法也逐漸出現。
在構成所述儲存單元的可變電阻為相變物質的情況下，可以定義為，相變物質的電阻較低的狀態下儲存資料“0”而電阻較高的狀態下儲存資料“1”。與此相反，也可以定義為電阻較低的狀態下儲存資料“1”而電阻較高的狀態下儲存資料“0”。
所述相變物質為相態（phase）因預定電流而轉移為結晶態或非晶態的物質，在結晶態時相當於低電阻狀態而非晶態時相當於高電阻狀態。
作為與本發明相關的習知技術，第1圖為儲存N-溝道金氧半導體(MOS)電晶體990的剖面圖。如第1圖所示，作為通常的N-溝道MOS電晶體，具有薄的氧化膜935，該氧化膜935上具有由多晶矽所形成的閘極940，該閘極940的側壁上形成側壁間隔層925，源極區926和汲極區927將閘極940隔在中間分開並分別被摻雜為高濃度及低濃度的N型，半導體基板915則被摻雜為低濃度的P型。在所述儲存N-溝道MOS電晶體990中，程式設計的基本原理在於，閘極940連接於具有0 V電壓的接地（GND）上，並藉由在源極區926或汲極區927上施加高電壓而在氧化膜內引起閘極擊穿（gate breakdown）以形成阻抗路徑。因此，需要可向源極區926或汲極區927施加用於程式設計的高電壓的存取MOS電晶體。為了有助於理解，將作為發生閘極擊穿（gate breakdown）的路徑的形成於閘極940與源極區926之間的氧化膜935中的阻抗路徑936和形成於閘極940與汲極區927之間的氧化膜935中的阻抗路徑937專門用粗線予以圖示。所述儲存MOS電晶體990的缺點在於，相比於使用薄的氧化膜MOS電晶體，而存取MOS電晶體卻為了適應高壓運作而需要使用厚的氧化膜MOS電晶體。並且缺點更在於，由於需要存取電晶體，因而對提高整合度存在根本性的侷限。
作為與本發明相關的習知技術，第2圖為由兩個存取N-溝道MOS電晶體和一個儲存N-溝道MOS電晶體構成的儲存單元910的電路圖。如第2圖所示，儲存N-溝道MOS電晶體900的閘極連接於具有0 V電壓的接地（GND）上，各個存取N-溝道MOS電晶體901、902的閘極分別連接於各自的字線WL0、WL1上，存取N-溝道MOS電晶體901、902的汲極共同連接於位線BL，各個存取N-溝道MOS電晶體901、902的源極分別連接於儲存N-溝道MOS電晶體900的源極956和汲極957上。
如前所述，由於構成有所述存取N-溝道MOS電晶體901、902，因而成為提高整合度的侷限性因素。
如前所述，若想在儲存N-溝道MOS電晶體900的源極956或汲極957上施加用於程式設計的高電壓，則需要藉由存取N-溝道MOS電晶體901、902傳遞高電壓。因而需要在共用位元線BL上施加高電壓而在所選取的字線WL0或WL1上施加更高的高電壓。
如果根據上述習知技術，則由於要將兩種厚度不同的氧化膜MOS電晶體高密度地進行製造，因此使儲存單元的製造製程變得相對苛刻。並且由於構成能夠儲存二位元資料的儲存單元時需要三個電晶體，因而對提高整合度存在最基本的限制。
本發明的目的在於，提供一種由為了使整合度高於所述習知技術，在構成根據本發明的可儲存一位元或二位元資料的儲存單元時，以一個電晶體作為基本結構，而閘極絕緣層由絕緣膜或可變電阻構成，且在溝道區域包含絕緣隔離膜的電晶體所構成的儲存單元。
而且，本發明的目的在於，提供有關所述儲存單元的運作方法及製造方法。
而且，本發明的目的在於，提供一種可包括所述儲存單元而構成的儲存陣列及包含該儲存陣列的半導體儲存裝置及其運作方法。
本發明的目的並不侷限於以上述及的目的，對於未經述及的本發明的其他目的及優點可藉由下述說明而理解，並藉由本發明的實施例而更為清楚地瞭解。並且，也將容易知道本發明的目的及優點為可藉由申請專利範圍中揭示的方法及其組合而予以實現。
為了解決上述問題，根據本發明一個實施例的非易失性記憶體，其特徵在於，以金氧半導體(MOS)電晶體為基本構成，該MOS電晶體包括：半導體基板；形成於所述半導體基板上的閘極絕緣層；層疊於所述閘極絕緣層上的閘極；源極區和汲極區，其中，所述源極區由包含相交於所述閘極絕緣層的區域的第一源極區、作為所述第一源極區之外所餘的源極區的第二源極區所構成，在所述第一源極區中以低濃度摻入摻雜物而在所述第二源極區中以高濃度摻入摻雜物；所述汲極區由包含相交於所述閘極絕緣層的區域的第一汲極區、作為所述第一汲極區之外所餘的汲極區的第二汲極區所構成，在所述第一汲極區中以低濃度摻入摻雜物而在所述第二汲極區中以高濃度摻入摻雜物；而在包含所述源極區與汲極區之間的溝道區域的區域中朝向所述半導體基板的內側形成有絕緣隔離膜，所述閘極為在該閘極的下部形成金屬層，而所述閘極絕緣層由絕緣膜或可變電阻構成，以使所述金屬層與所述第一源極區之間的閘極絕緣層成為儲存資料的第一儲存層，而所述金屬層與所述第二汲極區之間的閘極絕緣層成為儲存資料的第二儲存層。
根據本發明另一實施例的非易失性記憶體，其特徵在於，以MOS電晶體為基本構成，該MOS電晶體包括：半導體基板；形成於所述半導體基板上的閘極絕緣層；層疊於所述閘極絕緣層上的閘極；源極區和汲極區；其中，所述源極區由包含相交於所述閘極絕緣層的區域的第一源極區、作為所述第一源極區之外所餘的源極區的第二源極區所構成，所述汲極區由包含相交於所述閘極絕緣層的區域的第一汲極區、作為所述第一汲極區之外所餘的汲極區的第二汲極區所構成；由所述第一源極區與第二源極區、以及第一汲極區與第二汲極區分別形成第一二極體結構體和第二二極體結構體，或者由連接於所述第二源極區的源電極與所述第二源極區、以及連接於第二汲極區的汲電極與所述第二汲極區分別形成第一二極體結構體和第二二極體結構體；在包含所述源極區與汲極區之間的溝道區域的區域中朝向所述半導體基板的內側形成有絕緣隔離膜，並且包含所述閘極由導電層形成而所述閘極絕緣層由絕緣膜或可變電阻構成，從而成為儲存資料的場所的儲存單元。
根據本發明別一實施例的非易失性記憶體，其特徵在於，以MOS電晶體為基本構成，該MOS電晶體包括：半導體基板；形成於所述半導體基板上的閘極絕緣層；層疊於所述閘極絕緣層上的閘極；源極區；其中，所述源極區由包含相交於所述閘極絕緣層的區域的第一源極區、作為所述第一源極區之外所餘的源極區的第二源極區所構成，在所述第一源極區中以低濃度摻入摻雜物而在所述第二源極區中以高濃度摻入摻雜物；在包含溝道區域的區域中形成有向所述半導體基板的內側形成的同時擴展至汲極區的絕緣隔離膜；所述閘極為在該閘極的下部形成金屬層，而所述閘極絕緣層由絕緣膜或可變電阻構成，以使所述金屬層與所述第一源極區之間的閘極絕緣層成為儲存資料的第一儲存層，而包含第一儲存層的閘極區和源極區成為第一位單元。
根據本發明又一實施例的非易失性記憶體，其特徵在於，以MOS電晶體為基本構成，該MOS電晶體包括：半導體基板；形成於所述半導體基板上的閘極絕緣層；層疊於所述閘極絕緣層上的閘極；汲極區；其中，所述汲極區由包含相交於所述閘極絕緣層的區域的第一汲極區、作為所述第一汲極區之外所餘的汲極區的第二汲極區所構成，在所述第一汲極區中以低濃度摻入摻雜物而在所述第二汲極區中以高濃度摻入摻雜物；在包含溝道區域的區域中形成有向所述半導體基板的內側形成的同時擴展至源極區的絕緣隔離膜；所述閘極為在該閘極的下部形成金屬層，而所述閘極絕緣層由絕緣膜或可變電阻構成，以使所述金屬層與所述第一汲極區之間的閘極絕緣層成為儲存資料的第二儲存層，而包含第二儲存層的閘極區和汲極區成為第二位元單元。
較佳地，如果所述第一儲存層成為導通狀態，則閘極與第一源極區成為第一二極體，或者如果所述第二儲存層成為導通狀態，則閘極與第一汲極區成為第二二極體。
更佳地，更在所述閘極側壁形成側壁間隔層，而所述絕緣隔離膜形成為淺溝槽隔離（STI：shallow trench isolation）。
最佳地，連接於所述閘極的閘電極GG連接於字線，而連接於所述源極區的源電極SS或連接於所述汲極區的汲電極DD分別連接於位線，或者與此相反，所述閘電極GG連接於位線，而所述源電極SS或汲電極DD分別連接於字線。
較佳地，所述第二源極區或第二汲極區沿一個方向延伸，並與沿所述一個方向排列的另外的儲存單元的第二源極區或第二汲極區形成共用，從而無需經由接觸件（contact）而能夠直接連接。
較佳地，所述閘極絕緣層被所述絕緣隔離膜分隔而分離為第一儲存層和第二儲存層，而在執行程式設計動作時，由所述絕緣隔離膜防止處於閘極與半導體基板之間的閘極絕緣層內產生阻抗路徑。
較佳地，為了形成PN接面二極體可使構成所述第一二極體結構體的第一源極區與第二源極區或者構成所述第二二極體結構體的第一汲極區與第二汲極區分別由N型與P型半導體或P型與N型半導體所構成，或者為了形成肖特基（Schottky）二極體可分別由半導體與金屬或金屬與半導體所構成，或者由此外的各自具有二極體特性的材料所構成。
更佳地，所述金屬層包括金屬、矽化物、金屬化合物或與半導體接合時具有二極體特性的材料。
最佳地，在對具有連接於所述閘極的閘電極GG連接於字線，分別連接於所述源極區和汲極區的源電極SS和汲電極DD連接於各自的位元線的構造的儲存陣列進行程式設計動作時，如果字線得到選取則在被選取的字線上施加VPP（峰峰值）電壓，而其餘未被選取的字線變成預充電（pre-charge）為0 V電壓的浮置狀態（floating state）；或者在對具有使所述閘電極GG連接於位線，所述源電極SS和汲電極DD連接於各自的位元線的構造的儲存陣列進行程式設計動作時，如果字線得到選取則在被選取的字線上施加0 V電壓，而其餘未被選取的字線變成預充電為（pre-charge）VPP（峰峰值）電壓的浮置狀態（floating state）；在對第一位單元進行程式設計的情況下，在源電極SS上施加0 V電壓；在對第二位元單元進行程式設計的情況下，在汲電極DD上施加0 V電壓；在程式設計動作中防止第一位單元程式設計的情況下，使源電極SS成為浮置狀態（floating state）；在防止第二位元單元程式設計的情況下，使汲電極DD成為浮置狀態（floating state）。
較佳地，寫入動作電路包括由接收寫入預充電訊號WPB而得到控制的電晶體構成的位元線預充電電路，所述閘電極GG連接於字線；若構成為連接於所述源極區和汲極區的源電極SS和汲電極DD分別連接於位線，則行解碼器將位線（BL0、BL1）預充電（pre-charge）為VPP電壓，而若構成為連接於所述閘極的閘電極GG連接於位線而所述源電極SS與汲電極DD分別連接於字線，則行解碼器便將位線（BL0、BL1）預充電（pre-charge）為0 V電壓。
較佳地，在讀取動作中所需的電路包括：位線（BL0、BL1），與全域位線（GBL0、GBL1）相連，並藉由列解碼而選取；感測放大器，所述位線（BL0、BL1）的電學狀態傳遞至全域位元線（GBL0、GBL1）而讀取所儲存的資料；若構成為連接於所述閘極的閘電極GG連接於字線，而分別連接於所述源極區和汲極區的源電極SS和汲電極DD分別連接於位線，則包括用於將所述全域位線（GBL0、GBL1）預充電（pre-charge）為0 V電壓的電晶體；若構成為閘電極GG連接於位線，而源電極SS和汲電極DD分別連接於字線，則包括預充電（pre-charge）為VCC（電源電壓）電壓的電晶體。
根據本發明實施例的非易失性記憶體的製造方法，其特徵在於，包括如下步驟：準備半導體基板；在半導體基板上絕緣隔離膜；使用互補於所述半導體基板的摻雜物進行低濃度離子注入，以形成第一源極區及第一汲極區；在半導體基板上層疊閘極絕緣層；形成由金屬層與導電層構成的閘極；在所述閘極側壁形成側壁間隔層；使用互補於所述半導體基板的摻雜物進行高濃度離子注入，以形成第二源極區及第二汲極區。
如果根據本發明，則由於在構成可儲存二位元資料的儲存單元當中，相比於上述習知技術中使用三個電晶體，本發明卻僅使用一個單元電晶體，因此從電晶體的個數看來本發明具有能將整合度相比習知技術提高為三倍左右的優點。
並且，由於儲存單元之間的第二源極區或第二汲極區可不經由接觸件（contact）而直接相互連接，因此具有能夠減少儲存陣列的水平面積的優點。
並且，在習知技術下構成儲存單元時，儲存電晶體實際使用薄氧化膜電晶體，然而作為承受用於程式設計的高電壓的存取電晶體，卻有需要使用厚氧化膜電晶體的缺點，然而在根據本發明的儲存單元中閘極絕緣層的絕緣膜為氧化膜的情況下，由於可將一個薄氧化膜電晶體作為基本材料而使用，因此具有儲存陣列的製造步驟簡單而面積達到最小化的優點。
並且，本發明具有在把閘極絕緣層置於中間並施加高電壓以形成阻抗路徑時，絕緣隔離膜可將連向半導體基板的阻抗路徑予以切斷的優點。
並且，本發明具有當閘極絕緣層為可變電阻的情況下，整合度高而可多次程式設計的優點。
110．．．VSB供應器
120．．．控制器
130．．．輸入輸出裝置
140、142、550、552．．．儲存陣列
150．．．列解碼器
160、162．．．行解碼器
170．．．寫入電路
180．．．讀取電路
190．．．VPP發生器
206．．．第一位單元
207．．．第二位元單元
210、212、312．．．絕緣隔離膜
213．．．埋設氧化膜(buried oxide)
215、915．．．半導體基板
216、316．．．第一源極區
217、317．．．第一汲極區
225、925．．．側壁間隔層
226、326．．．第二源極區
227、327．．．第二汲極區
235．．．閘極絕緣層
236、237、936、937．．．阻抗路徑
240、242、340、540、940．．．閘極
245．．．矽化物
250、252、254、256、274、276、278、620、624、910．．．儲存單元
251、286、287、351．．．二極體
260、261、361、363．．．單元電晶體
296、297．．．儲存層
366．．．接觸件
440、446、630、636、740、746、830、836．．．預充電電晶體
442、742．．．預充電電晶體閘極
449、539、710、716、739．．．電平位移器
510、516、749．．．逆變器
520、526．．．下拉電晶體
530、536、730、736．．．傳輸電晶體
532、732．．．傳輸電晶體閘極
610、616、810、816．．．感測放大器
720、726．．．上拉電晶體
750、756．．．傳輸閘
850．．．VREF發生器
900、990．．．儲存電晶體
901、902．．．存取電晶體
926．．．源極區
927．．．汲極區
935．．．閘極氧化膜
946．．．源電極
947．．．汲電極
956．．．儲存電晶體的源極
957．．．儲存電晶體的汲極
BL0、BL1、BL2、BL3．．．位線
GBL0、GBL1．．．全域位線
GND．．．接地
DD．．．汲電極
GG．．．閘電極
RD0、RD1．．．資料輸出訊號
SS．．．源電極
VREF．．．基準電壓
VSB．．．半導體基板電極
WD0、WD1．．．資料登錄訊號
WL0、WL1、WL2．．．字線
WPB．．．預充電訊號
第1圖為表示根據習知技術的儲存MOS電晶體的剖面圖。
第2圖為根據習知技術的儲存單元的電路圖。
第3a圖為根據本發明的儲存單元的剖面圖。
第3b圖為根據本發明一實施例的儲存單元的剖面圖。
第3c圖為根據本發明另一實施例的儲存單元的剖面圖。
第3d圖為根據本發明另一實施例的儲存單元的剖面圖。
第3e圖為表示為了製造根據本發明的儲存單元而準備的半導體基板的剖面圖。
第3f圖為表示為了製造根據本發明的儲存單元而形成絕緣隔離膜的情形的剖面圖。
第3g圖為表示為了製造根據本發明的儲存單元而形成第一源極區和第一汲極區的情形的剖面圖。
第3h圖為表示為了製造根據本發明的儲存單元而形成閘極絕緣層、閘極、側壁間隔層的情形的剖面圖。
第3i圖為表示為了製造根據本發明的儲存單元而形成第二源極區和第二汲極區的情形的剖面圖。
第4a圖為根據本發明一實施例的儲存單元的電路圖。
第4b圖為根據本發明另一實施例的儲存單元的電路圖。
第4c圖為根據本發明另一實施例的儲存單元的電路圖。
第4d圖為根據本發明另一實施例的儲存單元的電路圖。
第5a及5b圖是將閘極絕緣層變換為電容器而簡單表示根據本發明的儲存單元的程式設計前狀態的等價電路圖。
第6a圖為根據本發明的儲存單元中已將第一位單元程式設計之後的等價電路圖。
第6b圖為根據本發明一實施例的儲存陣列A的佈局圖。
第6c圖為根據本發明另一實施例的儲存陣列A的佈局圖。
第6d圖為根據本發明另一實施例的儲存陣列A的佈局圖。
第7a圖為根據本發明的儲存陣列A的電路圖。
第7b圖為根據本發明的儲存陣列B的電路圖。
第8a圖為用於說明根據本發明實施例的儲存陣列A的程式設計及讀取動作的電路圖。
第8b圖為用於說明根據本發明實施例的儲存陣列B的程式設計及讀取動作的電路圖。
第9a圖為用於向根據本發明的儲存陣列A傳遞資料的行解碼器局部電路及寫入電路圖。
第9b圖為用於向根據本發明的儲存陣列B傳遞資料的行解碼器局部電路及寫入電路圖。
第10a圖為用於表示根據本發明的A型構造的儲存裝置中資料得到程式設計的過程的時序圖。
第10b圖為用於表示根據本發明的B型構造的儲存裝置中資料得到程式設計的過程的時序圖。
第11a圖為用於表示根據本發明而利用感測放大器讀取儲存陣列A中所儲存資料的原理的行解碼器局部電路及讀取電路圖。
第11b圖為用於表示根據本發明而利用感測放大器讀取儲存陣列B中所儲存資料的原理的行解碼器局部電路及讀取電路圖。
第12a圖為表示根據本發明的A型構造的儲存裝置中讀取所儲存資料的過程的時序圖。
第12b圖為表示根據本發明的B型構造的儲存裝置中讀取所儲存資料的過程的時序圖。
第13圖為根據本發明的整個記憶體的構成圖。
接下來的用於實施本發明的具體內容其實不過是本發明的簡單示例，並非試圖限制本發明的適用和使用範圍。並且，也並沒有任何想侷限於前已敘述的技術領域、先前技術、發明目的、及下述詳細說明中包含的任何理論當中的意圖。
以下參照圖式詳細說明本發明的具體實施方式。
本發明的非易失性記憶體可形成於由塊狀矽晶片或絕緣層上的矽薄膜（熟知的絕緣基板上的矽，即SOI）構成的半導體基板上。
以下定義單元電晶體的閘極絕緣層內沒有阻抗路徑的狀態下儲存為資料“1”而存在阻抗路徑的狀態下儲存為資料“0”而進行說明。也可以定義成相反，本發明並非侷限於此。
以下在與寫入和讀取電路及其動作相關的說明中將位線縮寫為BL0、BL1，全域位線縮寫為GBL0、GBL1，寫入資料登錄訊號縮寫為WD0、WD1，讀取資料輸出訊號縮寫為RD0、RD1等二位元（bit）資料匯流排是為了便於說明根據本發明的一個實施例，本發明並非侷限於此。
第3a圖以剖面圖示出根據本發明的儲存單元250。
根據本發明的第4a圖是對第3a圖所示儲存單元250的電路圖。
第5a圖和第5b圖為用於説明理解根據本發明的儲存單元而簡單圖示的等價電路圖。
如第3a圖所示，根據本發明的儲存單元由溝道區域中包含有絕緣隔離膜210的一個金屬閘極電晶體構成。如第4a圖所示，由於與通常的電晶體不同而源電極SS與汲電極DD之間的連接被斷開，因而反映出如第3a圖所示的絕緣隔離膜210的電隔離功能。
具體而言，如第3a圖所示，儲存單元250為與通常的金氧半導體(MOS)電晶體類似地具有半導體基板215，在閘極絕緣層235上層疊閘極，該閘極由下部的金屬層242和上部的導電層240構成，並以包含連接於所述閘極的閘電極GG、形成於該閘極240、242側壁的側壁間隔層225、源極區216、226以及連接於源極區的源電極SS、汲極區217、227以及連接於汲極區的汲電極DD而構成的MOS電晶體為基本結構。附加性地，源極區216、226與汲極區217、227之間（即包含溝道區域的區域）中形成絕緣隔離膜210，並作為本發明的特徵。
另外，雖然本發明的實施例中是以形成側壁間隔層的情形作為示例，然而本發明並非侷限於此，在沒有側壁間隔層的情況下也可以加以變形而實施。
如第3a圖所示，在源極區216、226中包含相交於閘極絕緣層235或側壁間隔層225的區域而成為第一源極區216，第一源極區216中摻有低濃度的摻雜物，第一源極區216以外的源極區成為第二源極區226，第二源極區226中摻有高濃度的摻雜物。
並且如第3a圖所示，在汲極區217、227中包含相交於閘極絕緣層235或側壁間隔層225的區域而成為第一汲極區217，第一汲極區217中摻有低濃度的摻雜物，第一汲極區217以外的汲極區成為第二汲極區227，第二汲極區227中摻有高濃度的摻雜物。
如第3a圖所示，溝道區域中形成有絕緣隔離膜210，閘極242由金屬層構成，閘極絕緣層235由絕緣膜或可變電阻構成而成為儲存資料的場所。
如第3a圖所示，閘極242與第一源極區216之間的閘極絕緣層235為儲存資料的第一儲存場所，為便於理解而用橢圓形狀的虛線296專門表示。
所述第一儲存場所作為閘極絕緣層235的一部分，為第一儲存層296。包含所述第一儲存層296的閘極242及源極區216、226成為第一位單元。
而且，如第3a圖所示，閘極242與第一汲極區217之間的閘極絕緣層235為儲存資料的第二儲存場所，為便於理解而用橢圓形狀的虛線297專門表示。
所述第二儲存場所作為閘極絕緣層235的一部分，為第二儲存層297。包含所述第二儲存層297的閘極242及汲極區217、227成為第二位元單元。
在第3a圖中半導體基板215通常被摻雜為P型或N型。
根據本發明一個實施例的半導體基板215以P型為例。因此，第一源極區及第一汲極區將成為低濃度摻入互補於半導體基板215的摻雜物的N型半導體，而第二源極區226及第二汲極區227將成為高濃度摻入類似摻雜物的N型半導體。
眾所周知，低濃度摻雜的半導體與金屬相接處便形成肖特基（Schottky）二極體。
本發明利用如上所述的原理，其特徵在於，當閘極242與第一源極區216之間的閘極絕緣層235（即，第一儲存層296）成為導通狀態時，閘極242與第一源極區216可構成肖特基（Schottky）二極體。
而且，本發明利用如上所述的原理，其特徵在於，閘極242與第一汲極區217之間的閘極絕緣層235（即第二儲存層297）成為導通狀態時，閘極與第一汲極區217構成肖特基（Schottky）二極體。
換言之，如果所述第一儲存層296成為導通狀態，則閘極242與第一源極區216構成第一二極體，而如果所述第二儲存層297成為導通狀態，則閘極242與第一汲極區217構成第二二極體。
進而，本發明更包括形成於閘極下部的金屬層242全部形成為閘極的情形。即，特徵在於，構成所述閘極的金屬層242至少形成於閘極的下部或形成於整個閘極。
在根據本發明的另一實施例中，可以包括：形成所述絕緣隔離膜的區域包含溝道區域而形成，由此源極區與汲極區俱全的結構；或者，形成所述絕緣隔離膜的區域包含溝道區域、源極區和汲極區中的某一區域而形成，由此源極區與汲極區中缺少一個的結構。關於此的實施例如第3b圖所示。
若將第3b圖與第3a圖進行比較，區別在於絕緣隔離膜212擴展至汲極區。與此相反，也可以形成為使絕緣隔離膜212擴展至源極區而非汲極區。
如第3b圖所示，由於絕緣隔離膜212擴展至汲極區，於是沒有汲極區，因此不能形成第二儲存層。因此，由於作為儲存層只具備第一儲存層296，故成為能夠儲存一位元（bit）的儲存單元。
第4b圖是針對第3b圖的電路圖，如第4b圖所示，若與第4a圖進行比較可知，第4a圖所示的儲存單元中沒有對應於第二位元單元207的部分。
第3c圖和第3d圖為根據本發明的儲存單元，為形成於由絕緣層上的矽薄膜（熟知的絕緣基板上的矽，即SOI）而非塊狀矽晶片所構成的半導體基板上的剖面圖。
雖然第3c圖和第3d圖表示形成於由絕緣層上的矽薄膜（SOI）所構成的半導體基板上的情形，而非表示形成於由塊狀矽晶片構成的半導體基板上的情形，然而很明顯本發明並不侷限於這些半導體基板上。
如第3c圖所示，埋設氧化膜（buried oxide）213位於下部，而埋設氧化膜213上形成有第一源極區216、第二源極區226、絕緣隔離膜312、第一汲極區217、第二汲極區227。
是在閘極絕緣層235上依次以金屬層242、導電層240形成閘極而層疊的結構。閘極的側壁上形成有側壁間隔層225。
所述金屬層242位於閘極的下部，用於當閘極絕緣層235（即，第一儲存層296或第二儲存層297）成為導通狀態時能夠轉換為肖特基二極體。
如第3c圖所示，與第3a圖類似地，若使閘極絕緣層235（即，第一儲存層296或第二儲存層297）成為導通狀態，則以低濃度摻雜的第一源極區216及第一汲極區217便可以與形成閘極下部的金屬層242構成肖特基（Schottky）二極體。因此如第3c圖所示的儲存單元254便可憑藉與第3a圖所示儲存單元250類似的結構而具有類似的功能。
第4c圖是針對第3c圖的電路圖，雖然類似於第4a圖，然而如第4c圖所示，其特徵在於沒有半導體基板電極VSB。如第3c圖所示，這是因為用於構成半導體基板電極VSB的主體被絕緣隔離膜312所充填並由埋設氧化膜213包圍。
如第3d圖所示，雖然是與第3c圖類似的形態，但其特徵在於，第一源極區316和第二源極區326以及第一汲極區317和第二汲極區327分別形成二極體結構體。
如第3d圖所示，根據基於本發明的實施例，第一源極區316和第二源極區326為分別由半導體和金屬形成而構成肖特基（Schottky）二極體。即，以第一源極區316由低濃度摻入摻雜物的半導體形成而第二源極區326由矽化物形成的情形為例。與此相反，也可以實施為分別由金屬和半導體形成以構成肖特基（Schottky）二極體。
同樣，第一汲極區317和第二汲極區327為分別由半導體和金屬形成而構成肖特基（Schottky）二極體。即，以第一汲極區317由以低濃度摻入摻雜物的半導體形成而第二汲極區327由矽化物形成的情形為例。與此相反，也可以實施為分別由金屬和半導體形成以構成肖特基（Schottky）二極體。
在形成所述肖特基（Schottky）二極體時，所述金屬可在金屬之外使用矽化物、金屬化合物等。
而且，本發明更包括由以低濃度摻入摻雜物的半導體形成第一源極區316、第二源極區326、第一汲極區317、第二汲極區327，而由矽化物或金屬形成連接於第二源極區和第二汲極區的源電極SS和汲電極DD，從而形成肖特基（Schottky）二極體結構體的情形。
在形成所述二極體結構體時，本發明並不侷限於其中。
例如，本發明可將第一源極區316和第二源極區326分別形成為N型和P型半導體以構成PN接面二極體結構體。與此相反，也可以分別變形為P型和N型而加以實施。
同樣，根據基於本發明的實施例，第一汲極區317和第二汲極區327分別形成為N型和P型半導體而構成PN接面二極體結構體。與此相反，也可以分別變形為P型和N型而加以實施。
如第3d圖所示，在形成閘極540時，可利用由金屬、矽化物、金屬化合物、多晶矽等構成的導電層形成閘極。較佳地，與通常的電晶體相同地以多晶矽作為導電層而形成閘極540。
如已在第3b圖中例示，第3d圖所示的另一實施例可實施為包括：形成絕緣隔離膜的區域包含溝道區域而形成，由此源極區與汲極區俱全的結構；或者，形成所述絕緣隔離膜的區域包含溝道區域、源極區和汲極區中的某一區域而形成，由此源極區與汲極區中缺少一個的結構。
由於這種變形實施例的程度為只要是本領域具通常知識者即可輕易理解，故在此處省略詳細說明，然而應當解釋為本發明中包括上述可變形的各種實施例。
第4d圖是針對第3d圖的電路圖，如第4d圖所示，源電極SS與第一源極區316之間可連接第一二極體286，汲電極DD與第一汲極區317之間可連接第二二極體287。
根據本發明的非易失性記憶體的製造方法包括如下步驟：準備半導體基板；在半導體基板上形成絕緣隔離膜；使用與所述半導體基板互補的摻雜物進行低濃度離子注入而形成第一源極區和第一汲極區；在半導體基板上層疊閘極絕緣層；形成由金屬層與導電層構成的閘極；在所述閘極側壁形成側壁間隔層；使用與所述半導體基板互補的摻雜物進行高濃度離子注入而形成第二源極區和第二汲極區。
製造通常的MOS電晶體的各種步驟為熟知的。因此，在這裡將為了簡潔地表示而簡要敘述習知技術下的步驟，或者對公知的一些步驟進行全部省略。
對於根據本發明的製造方法圖示於第3e圖、第3f圖、第3g圖、第3h圖、第3i圖。
如第3e圖所示，根據本發明一個實施例的製造方法從準備半導體基板215的步驟開始。
較佳地，所述半導體基板215為單晶矽基板，雖然在本發明中是以塊狀矽晶片為例，然而並非侷限於此。
可在半導體基板215上摻入P型或N型摻雜物而形成為P型基板或N型基板，然而本發明的一個實施例中是以摻入P型為例進行說明。
接著，如第3f圖所示地形成絕緣隔離膜210。所述絕緣隔離膜可形成為通常的淺溝槽隔離（STI：shallow trench isolation）。因此，若在形成所述絕緣隔離膜210中利用通常的淺溝槽隔離，則無需按照通常的製造步驟製作額外的遮罩即可進行。
形成所述絕緣隔離膜210的過程包括向所述半導體基板215的表面內部進行蝕刻而形成溝槽，並以絕緣物質填充所述溝槽的步驟。所述溝槽被絕緣物質填充後進行平坦化，例如可利用化學機械平坦化（CMP，chemical mechanical planarization）進行平坦化。
接著，如第3g圖所示，形成第一源極區216及第一汲極區217。如前所述，由於第一源極區216和第一汲極區217含互補於半導體基板215的摻雜物，且需要當閘極絕緣層235成為導通狀態時與閘極一同轉換為肖特基二極體，因此應該是以低濃度摻入摻雜物的半導體。
因此，較佳地，按第3g圖所示的箭頭方向將N型摻雜物低濃度離子注入到第一源極區216及第一汲極區217。
所述第一源極區216及第一汲極區217的特徵在於，藉由絕緣隔離膜210而依靠自對準實現離子注入。這是由於所述絕緣隔離膜210起到離子注入遮罩作用。
較佳地，所述第一源極區216和第一汲極區217是在形成閘極之前事先形成。然而本發明並非侷限於此，而是更包括與通常的LDD結構類似地在形成閘極之後形成第一源極區216及第一汲極區217的環節。
接著，如第3h圖所示，層疊閘極絕緣層235，並形成由下部的金屬層242和上部的導電層240所構成的閘極240、242，而在閘極側壁形成側壁間隔層225。雖然在本發明的實施例中是以形成側壁間隔層的情形為例，然而本發明並非侷限於此，而也可以變形為沒有側壁間隔層的形態而加以實施。
在本發明的一個實施例中是以使用閘極氧化膜作為閘極絕緣層235，且使用多晶矽作為導電層240為例。
所述閘極氧化膜為可藉由熱性氧化膜生長或氧化膜蒸鍍而形成於半導體基板215的表面。
較佳地，所述閘極氧化膜的厚度通常為1~10奈米（nm），而為了降低用於程式設計的VPP電壓，使厚度變薄有可能更有利。
作為本發明的另一實施例，閘極絕緣層可由可變電阻形成。
作為閘極絕緣層235，可用預定厚度的可變電阻代替氧化膜層疊於半導體基板215的表面上。所述可變電阻可以是由多種物質層疊的複合層。
所述可變電阻為阻變物質、相變物質、或者此外藉由實現穩定的兩種電阻狀態而具備儲存特性的物質。
所述阻變物質可以是例如鈣鈦礦（perowvskite）、過渡金屬氧化物、硫系化合物等多種物質。所述阻變物質為電阻因一定電壓而變化為低阻抗狀態或高阻抗狀態的物質，可由TiO2、NiO、HfO2、Al2O3、ZrO2、ZnO、Ta2O5、Nb2O5之類的二元過渡金屬氧化物和SrTiO3、HfAlO、HfSiO、HfTiO之類的三元過渡金屬氧化物中的任意一個或這些的組合所形成。並且，阻變物質可由摻入Cu的SiO2、摻入Ag的SiO2、摻入Cu的Ge-Se-Te化合物、摻入Ag的Ge-Se-Te化合物、CuOX系阻變物質中的任意一個或這些的組合所形成。
所述相變物質為相態（phase）因預定電流而轉移為結晶態或非晶態的物質，其利用硫系化合物。相態（phase）轉移的硫系化合物可由Ge、Te、Sb、In、Se及Sn組合而成的二元化合物、三元化合物、四元化合物、以及在這些當中添加Bi的物質所形成。較佳地，相變物質可由Ge2Sb2Te5或摻入氮、氧、SiO2、Bi2O3的Ge2Sb2Te5中的某一個或這些的組合所形成。
第3h圖中形成於閘極下部的金屬層242被蒸鍍於閘極絕緣層235上，可用矽化物或另外的金屬化合物代替。
如第3h圖所示，閘極上部的導電層240以多晶矽被蒸鍍於金屬層242上，金屬層242和作為多晶矽的導電層240藉由蝕刻與光刻形成圖案。
若根據本發明，可以使形成於所述閘極下部的金屬層構成整個閘極。
形成圖案之後，藉由在氧化環境下加熱，使氧化矽薄膜（未圖示）在閘極240、242側壁熱生長而形成側壁間隔層225。
第3h圖所示的閘極240、242在從水準方向看來，配置為交叉而經過絕緣隔離膜的形態（與第6b圖所示的儲存單元250的閘極424相同），並形成為島嶼形狀。如前所述，由於第6b圖中絕緣隔離膜成為非活動區，因此位於各位線BL1、BL2之間。
接著，如第3i圖所示，沿著箭頭方向將高濃度的摻雜物離子注入而形成第二源極區226及第二汲極區227。
由於第二源極區226及第二汲極區227要摻入互補於半導體基板215的摻雜物，因此在本發明的實施例中是以N型進行離子注入。
而且，根據本發明的儲存單元最終可藉由如下一些眾所皆知的步驟（未圖示）完成：蒸鍍介電物質層；為露出第二源極區和第二汲極區的一部分而藉由介電物質蝕刻開口部；形成藉由所述開口部延伸的金屬化部，以電連接於第二源極區和第二汲極區。
關於根據本發明的儲存單元的等價電路，將第3a圖及第3c圖的等價電路示於第5a圖，而將第3d圖的等價電路示於第5b圖。對應於第3b圖的內容只要參照第3a圖和第5a圖便可理解，故省略。
第5a圖和第5b圖為程式設計之前的狀態，是由於閘極絕緣層235為絕緣狀態，故將閘極絕緣層235（即，第一儲存層296和第二儲存層297）變換為電容器296、297而簡單圖示的等價電路圖。
與第5a圖進行比較時，第5b圖的特徵在於圖示中反映出第一二極體286及第二二極體287結構體。
根據本發明的儲存單元的程式設計中，為使閘極絕緣層235中形成阻抗路徑，要在閘電極GG與源電極SS之間或閘電極GG與汲電極217之間施加充分的高電壓。
較佳地，在閘極絕緣層為氧化膜的情況下，將VCC電壓設置為約有5 MV/cm左右的電場施加於閘極氧化膜，而為了在閘極氧化膜中引起擊穿而形成阻抗路徑，所需的電場約為20 MV/cm左右。
例如，在閘極長度為130 nm的步驟中，若閘極絕緣層的厚度為2.3 nm，則電壓較佳為1.2 V左右，而能夠形成阻抗路徑的VPP電壓較佳為5 V左右。
因此，當適用上述實施例時，用於程式設計的VPP電壓較佳為5 V左右。
以下，將閘極絕緣層為絕緣膜的情況稱為A型而閘極絕緣層為可變電阻的情況稱為B型。
在包含A型或B型儲存單元的非易失性記憶體及運作方法中A型與B型類似。
A型與B型不同，構成儲存場所的閘極絕緣層（即，絕緣膜）不能像可變電阻一樣從低阻抗狀態轉為高阻抗狀態。其餘類似。因此，前已敘述的有關儲存裝置的電路及運作的一個實施例作為A型可容易變更為B型的一個實施例，故為了說明的簡潔而避免重複說明。
例如，前已敘述的程式設計電壓之VPP電壓在絕緣膜中作為形成阻抗路徑的電壓，可使絕緣膜的阻抗由較高狀態變為較低狀態。
與此類似，在可變電阻中是由設置電壓（set voltage）使可變電阻的阻抗由較高狀態變為較低狀態。
因此，所述程式設計電壓之VPP電壓可被調整為用於可變電阻的設置電壓（set voltage），並可藉由與前述的A型類似的方法進行程式設計。
而且，所述程式設計電壓之VPP電壓可被調整為用於可變電阻的重定電壓（reset voltage），並可將可變電阻的阻抗由較低狀態轉變為較高狀態，即程式設計前的狀態。
根據本發明一個實施例的儲存單元的程式設計動作中，閘電極GG可被施加VPP電壓而VSB可具有浮置狀態（floating state）。
並且，在對第一位單元206進行程式設計的情況下，在源電極SS施加0 V電壓，而對第二位元單元207進行程式設計的情況下，在汲電極DD施加0 V電壓。
所述程式設計動作中，在防止第一位單元206程式設計的情況下，源電極SS成為浮置狀態（floating state），而在防止第二位元單元207程式設計的情況下，汲電極DD成為浮置狀態（floating state）。
以下，便以所述第一位單元206中閘電極GG上施加VPP電壓而源電極SS上施加0 V電壓的情況為例進行說明。
由於所述閘極242與第一源極區216之間的第一儲存層296上施加5 V左右的VPP電壓，因此形成阻抗路徑而使第一儲存層296成為導通狀態，從而使閘極242與第一源極區216構成肖特基（Schottky）二極體。
即，程式設計完畢而儲存資料“0”。為有助於理解，在第3a圖、第3b圖、第3c圖、第3d圖中以粗線另行表示出所述阻抗路徑236。
將所述肖特基（Schottky）二極體等價地表示出的電路圖如第6a圖所示。
如第6a圖所示，作為第一位單元206程式設計過後的儲存單元278，肖特基二極體251形成於閘電極GG與源電極SS之間。
作為另一例，如果閘電極GG上施加VPP電壓而汲電極DD上施加0 V電壓，則由於第二位元單元207具有與所述第一位單元206相同的結構，因此與第一位單元206類似地得到程式設計。為有助於理解，將根據上述一例形成的阻抗路徑237用粗線圖示於第3a圖中。
在有關根據本發明的儲存單元250的一個實施例中，連接於閘極242的閘電極GG在程式設計動作進行時，若被選取則施加VPP電壓，若未被選取則成為事先被預充電（pre-charge）為0 V電壓的浮置狀態（floating state）。
並且，較佳地，連接於半導體基板215的VSB在基板為P型的情況下被施加0 V電壓而在半導體基板為N型的情況下被施加VCC電壓。
在所述儲存單元中進行讀取動作時，在閘電極GG與源電極SS之間或閘電極GG與汲電極DD之間沿二極體的正向施加高於閥值電壓的電壓，以使產生電流。
在第6a圖中進行讀取動作時，在閘電極GG上施加電源電壓VCC而在源電極SS及汲電極DD上施加0 V電壓的情況下，因阻抗路徑而形成的二極體251中被施加正向電壓而產生電流。
然而，由於第二儲存層297作為沒有阻抗路徑的電容器而處於絕緣狀態，因而在第二儲存層297被充分充電完畢後便不再產生電流。
因此，如果藉由讀取電路感測所述電流便可判斷第一儲存層296中形成有阻抗路徑而第二儲存層297中沒有形成阻抗路徑。
將複數個所述儲存單元250按行列進行排列而構成儲存陣列並整合到儲存裝置中。
如前所述，在所述儲存單元250中連接字線與位線有兩種方法。一個是將閘電極GG連接於字線而將源電極SS和汲電極DD分別連接於位線。以下將如此構成的儲存陣列稱為儲存陣列A。
另一個與此相反，將閘電極GG連接於位線而將源電極SS和汲電極DD分別連接於字線。以下將如此構成的儲存陣列稱為儲存陣列B。
根據本發明一個實施例的儲存陣列A的佈局如第6b圖所示。
第6b圖中四邊形的虛線是為了表示對應於儲存單元250的佈局部分而單獨圖示的。
第6b圖中作為對儲存單元250的剖面圖的沿A-A1剖面線截斷而圖示的剖面圖為除了用於與字線WL2連接的接觸件366和字線WL2以外便與第3a圖所示相同。
如第6b圖所示，所述儲存單元250排列為行列結構，然而並非是連續佈置的結構而是在行和列上隔一行列交替佈置的結構。即，是以類似於檢驗板的形態排列各儲存單元的結構。
如果不按上述佈置而連續排列，便成為共用位元線的結構，從而導致兩個儲存單元的資料在共用的位元線中衝突，因此目的在於避免此事。
如第6b圖所示，沿著X方向設置字線WL0、WL1、WL2…，而沿著Y方向設置位線BL0、BL1、BL2…。各閘極412、420、424、432則包含各位線之間的區間與各字線相交的區域而佈置。
各位線作為活動區域成為源極區或汲極區，活動區域以外則成為淺溝槽隔離（STI：shallow trench isolation）的區域。
即，各位線之間作為絕緣隔離膜形成淺溝槽隔離（STI：shallow trench isolation）。
如第6b圖所示，閘極與構成位線一部分的源極區及汲極區相交的區域362、364成為第一源極區及第一汲極區的一部分，為有助於理解，用斜線圖紋專門圖示。
若根據本發明，則特徵在於儲存單元的第二源極區或第二汲極區沿一個方向延伸，與沿所述一個方向排列的儲存單元的第二源極區或第二汲極區共用，從而無需經由接觸件而可以直接連接。
例如，觀察第6b圖中的儲存單元624，可見第二源極區BL1及第二汲極區BL2沿縱向延伸，與縱向上相鄰的儲存單元620的第二源極區BL1及第二汲極區BL2共用，從而無需經由接觸件而直接連接。
正如這樣，由於儲存單元之間的第二源極區或第二汲極區可以不經由接觸件而直接連接，因此具有能夠減少儲存陣列的水平面積的優點。
根據本發明另一實施例的儲存陣列A的佈局如第6c圖所示。
第6c圖中四邊形的虛線為用於表示對應於儲存單元250的佈局部分而專門圖示的。
第6c圖中作為對儲存單元250的剖面圖的沿A-A1剖面線截斷而圖示的剖面圖為除了用於與字線WL2連接的接觸件366和字線WL2以外則與第3a圖所示相同。
如第6c圖所示，儲存陣列排列為行列結構，其中列為連續佈置的結構而行為每隔一行佈置的結構。其原因如第6b圖所述。
除此之外類似於第6b圖，故為了簡潔而省略重複說明。
根據本發明另一實施例的儲存陣列A的佈局如圖6d所示。
第6d圖中四邊形的虛線為用於表示對應於儲存單元252的佈局部分而專門圖示的。
第6d圖中作為對儲存單元252的剖面圖的沿B-B1剖面線截斷而圖示的剖面圖為除了用於與字線WL2連接的接觸件366和字線WL2以外則與第3b圖所示相同。
如第6d圖所示，儲存單元排列為行列結構。儲存單元中與閘極相交的位線為一個，由此儲存單元具有一個儲存場所。
根據本發明一個實施例的儲存陣列A如第7a圖所示。
根據本發明一個實施例的儲存陣列B如第7b圖所示。
如第7a圖所示，儲存陣列A140由複數個儲存單元250以行列結構排列而整合。
如第7b圖所示，儲存陣列B142由複數個儲存單元250以行列結構排列而整合。
如第7a圖所示，所述儲存單元的源電極SS、汲電極DD連接於其他儲存單元的源電極SS、汲電極DD，並排列為列而形成位元線匯流排BL0、BL1、BL2…。
所述位元線匯流排得到行解碼器（column decoder）的選取而連接於全域位線GBL0、GBL1、GBL2…，從而與讀取電路和寫入電路交換資料。
如第7b圖所示，所述儲存單元的閘電極GG連接於其他儲存單元的閘電極GG，並排列為列而形成位元線匯流排BL0、BL1、BL2…。
所述位元線匯流排得到行解碼器（column decoder）的選取而連接於全域位線GBL0、GBL1、GBL2…，從而與讀取電路和寫入電路交換資料。
在對於根據本發明的儲存陣列A的寫入動作中，行解碼器包含由將全域位線GBL0、GBL1、GBL2…預充電為VPP電壓，並接收寫入預充電訊號WPB而得到控制的電晶體構成的位元線預充電電路。
所述全域位線GBL0、GBL1為根據寫入電路的控制及資料而具有0 V電壓或處於浮置狀態（floating state），而寫入資料登錄訊號WD0、WD1則經過逆變器並藉由下拉（pull-down）電晶體及傳輸（pass）電晶體而達到用於使所述全域位線GBL0、GBL1分別得到程式設計的0 V電壓或用於防止程式設計的浮置狀態（floating state），並傳遞給由行解碼器選取的位線BL0、BL1。
在對於根據本發明的儲存陣列B的寫入動作中，行解碼器包含由將全域位線GBL0、GBL1、GBL2…預充電為0 V電壓，並接收寫入預充電訊號WPB而得到控制的電晶體構成的位元線預充電電路。
所述全域位線GBL0、GBL1為根據寫入電路的控制及資料而達到VPP電壓或浮置狀態（floating state），而寫入資料登錄訊號WD0、WD1則經過電平位移器（level shifter）並藉由上拉（pull-up）電晶體及傳輸（pass）電晶體而達到用於使所述全域位線GBL0、GBL1分別得到程式設計的VPP電壓或用於防止程式設計的浮置狀態（floating state），並傳遞給由行解碼器選取的位線BL0、BL1。
由此儲存為資料“0”或資料“1”，而為了所述資料的儲存，要藉由寫入資料登錄訊號WD0、WD1分別輸入作為資料登錄訊號的邏輯電平“0”或邏輯電平“1”。
而且，在對於根據本發明的儲存陣列A的讀取動作中，藉由可根據所選取的單元電晶體的儲存狀態感測並放大位元線電學狀態的感測放大器（sense amplifier）而轉換為數位資料，而所述讀取動作所需的讀取電路更包括：連接於全域位線GBL0、GBL1並用於將所述全域位線GBL0、GBL1預充電（pre-charge）為0 V電壓的電晶體；所述位線BL0、BL1的電學狀態傳遞至全域位元線GBL0、GBL1而讀取所儲存的資料的感測放大器。
在對於根據本發明的儲存陣列B的讀取動作中，藉由可根據所選取的單元電晶體的儲存狀態感測並放大位元線電學狀態的感測放大器（sense amplifier）而轉換為數位資料，而所述讀取動作所需的讀取電路更包括：連接於全域位線GBL0、GBL1並用於將所述全域位線GBL0、GBL1預充電（pre-charge）為VCC電壓的電晶體；所述位線BL0、BL1的電學狀態傳遞至全域位元線GBL0、GBL1而讀取所儲存的資料的感測放大器。
若SAE成為邏輯電平“1”，則所述感測放大器便開始運作而將基準電壓之VREF與輸入訊號GBL0、GBL1的電壓之間的電壓差予以放大後進行閂鎖（latch）而輸出到輸出端子RD0、RD1。
具體觀察則如第7a圖所示，所述儲存單元的閘電極GG連接於另外的儲存單元的閘電極GG，並排列為列而形成字線匯流排WL0、WL1、WL2、WL3…。所述字線連接於列解碼器（row decoder）的輸出端子而得到列解碼器的選取。
如第7b圖所示，所述儲存單元的源電極SS和汲電極DD連接於其他儲存單元的源電極SS和汲電極DD，並排列為行而形成字線匯流排WL0、WL1、WL2、WL3…。所述字線連接於列解碼器（row decoder）的輸出端子而得到列解碼器的選取。
半導體基板215作為P阱連接於VSB。
在根據本發明的儲存陣列A140及儲存陣列B142中，藉由字線及位元線選取儲存單元，並在構成所選取的儲存單元的單元電晶體中實現程式設計而儲存資料。
在由列解碼器（row decoder）所選取的字線內，根據由行解碼器（column decoder）所選取的位元線的電學狀態而進行程式設計。
若根據基於本發明的一個實施例，則定義為單元電晶體的閘極絕緣層內沒有阻抗路徑的狀態下儲存資料“1”而存在阻抗路徑時儲存資料“0”。
因此，在初期均為儲存有資料“1”的狀態。為了儲存資料“0”則需要在所選取的單元電晶體的閘極絕緣層內形成阻抗路徑。
相反地，為了儲存資料“1”，則要使即便被字線和位線選取也不能使對應的單元電晶體的閘極絕緣層內形成阻抗路徑。即，需要防止程式設計。為此，使所選取的位元線處於浮置狀態（floating state）。
根據基於本發明的一個實施例而對儲存陣列A進行程式設計運作時，若有字線被選取則在所選取的字線上施加VPP電壓，而其餘未被選取的各字線則成為已預充電（pre-charge）為0 V電壓的浮置狀態（floating state）。
根據基於本發明的一個實施例而對儲存陣列B進行程式設計運作時，若有字線被選取則在所選取的字線上施加0 V電壓，而其餘未被選取的各字線則成為已預充電（pre-charge）為VPP電壓的浮置狀態（floating state）。
如第8a圖所示，以在儲存陣列A550中執行程式設計動作為一實施例進行說明。
如第8a圖所示，以WL1、BL0、BL1被選取的情況作為一實施例，並為了有助於理解而用粗線進行表示。
若根據本發明的一個實施例，未被選取的各字線維持浮置狀態（floating state）而被選取的WL1則從浮置狀態（floating state）被施以VPP電壓。
並且，VSB和未被選取的各位線BL2、BL3…成為浮置狀態（floating state）。
在此，以藉由BL0儲存資料“0”而藉由BL1儲存資料“1”作為一實施例。
如前所述，BL0上為了儲存資料“0”而施加0 V電壓，而BL1則為了儲存資料“1”而處於浮置狀態（floating state）。
並且，所選取的字線WL1上施加VPP電壓而BL0上施加0 V電壓。
於是將在所述單元電晶體261中閘電極GG與源電極SS之間施加VPP電壓，若根據之前有關VPP電壓的詳細示例，則由於VPP電壓為5 V左右，故相當於施加5 V左右的電壓。
因此，在位於其間的第一儲存層內形成阻抗路徑。即，已程式設計為資料“0”。因此，所述第一儲存層成為導通狀態而形成第一二極體251。
相反地，由於無論WL1如何，BL1均處於浮置狀態（floating state），因此即使在所述單元電晶體261中連接於閘電極GG的WL1上施加VPP電壓，其實也並非是閘電極GG與汲電極DD之間施加高電壓的狀態。
因此，不會在處於其間的第二儲存層內形成阻抗路徑。即，程式設計得以防止。換言之，由於維持初始儲存狀態，所以儲存有資料“1”。
被選取的所述位線BL0、BL1中包含行解碼器（column decoder）和寫入電路，從而成為輸入程式設計動作所需資料的途徑。
如第8b圖所示，以在儲存陣列B142中執行程式設計運作作為一實施例進行說明。
如第8b圖所示，以WL1、BL0、BL1被選取的情形作為一實施例，而為了有助於理解，用粗線予以圖示。
若根據本發明的一個實施例，則未被選取的字線維持浮置狀態（floating state）而被選取的WL1在浮置狀態（floating state）中被施以0 V電壓。
並且，VSB和未被選取的各位線BL2、BL3…成為浮置狀態（floating state）。
在此，以藉由BL0儲存資料“0”而藉由BL1儲存資料“1”作為一個實施例。
如前所述，BL0上為了儲存資料“0”而施加VPP電壓，而BL1則為了儲存資料“1”而處於浮置狀態（floating state）。
並且，所選取的字線WL1被施加0 V電壓而BL0被施加VPP電壓。結果所述單元電晶體361中閘電極GG與源電極SS之間施加上VPP電壓。因此，位於其間的第一儲存層內形成阻抗路徑。即，已被程式設計為資料“0”。因此，所述第一儲存層成為導通狀態而形成第一二極體351。由此儲存資料“0”。
相反地，由於無論WL1如何BL1均處於浮空狀態（floating state），因此程式設計得以防止，故維持初始狀態而儲存資料“1”。
第9a圖中示出了用於儲存陣列A的行解碼器的局部和寫入電路。
第9b圖中示出了用於儲存陣列B的行解碼器的局部和寫入電路。
如第9a及9b圖所示，以在行解碼器160、162中藉由由列解碼選取並控制的傳輸閘（transmission gate）750、756選取了位線中的BL0、BL1及全域位線中的GBL0、GBL1的情況作為本發明的一實施例進行說明。
因此，如第9a及9b圖所示，作為使所選取的傳輸閘750、756的通道成為導通狀態的條件，簡要圖示為在傳輸閘750、756的閘極施加VCC電壓及0 V電壓。
第9a圖中示出用於將所述BL0、BL1預充電（pre-charge）為VPP電壓的電晶體440、446，而第9b圖中示出用於將所述BL0、BL1預充電（pre-charge）為0 V電壓的電晶體740、746，電晶體440、446、740、746接收WPB訊號而得到控制。
在第9a圖中，所述GBL0、GBL1為根據寫入電路的控制及資料而達到0 V電壓或浮置狀態（floating state）。
在第9b圖中，所述GBL0、GBL1為根據寫入電路的控制及資料而達到VPP電壓或浮置狀態（floating state）。
如第9a圖所示，作為寫入資料登錄訊號的WD0、WD1經過逆變器（inverter）510、516並藉由下拉（pull-down）電晶體520、526及傳輸（pass）電晶體530、536而使GBL0、GBL1達到用於程式設計的VPP電壓或用於防止程式設計的浮置狀態（floating state）。
如第9a圖所示，作為寫入資料登錄訊號的WD0、WD1經過電平位移器710、716並藉由上拉（pull-up）電晶體720、726及傳輸（pass）電晶體730、736而使GBL0、GBL1達到用於程式設計的VPP電壓或用於防止程式設計的浮置狀態（floating state）。
如果聯繫對所述儲存陣列進行程式設計的一實施例進行說明，便是藉由BL0儲存資料“0”而藉由BL1儲存資料“1”。
因此，WD0作為資料登錄訊號成為邏輯電平“0”而WD1作為資料登錄訊號成為邏輯電平“1”。
依照本發明時由於存在有必F要防止所述BL0或BL1程式設計的情形，因此較佳地，使浮置狀態（floating state）在第9a圖中是在VPP電壓下轉換而在第9b圖中是在0 V電壓下轉換。
因此，所述BL0、BL1在第9a圖中要被預充電（pre-charge）為VPP電壓而在第9b圖中要被預充電（pre-charge）為0 V電壓，故在程式設計模式下寫入週期內於字線WL1被選取之前使WPB成為邏輯電平“0”。
與此相關而在第10a圖中圖示出關於儲存陣列A的寫入週期時序圖570，而在第10b圖中圖示出關於儲存陣列B的寫入週期時序圖572。
由於所述WD0為邏輯電平“0”，故在第9a圖中經過逆變器510而使下拉（pull-down）電晶體520的閘極512成為VCC電壓以令汲極470成為0 V電壓，而在第9b圖中經過電平位移器（level shifter）710而使上拉（pull-up）電晶體720的閘極712成為0 V電壓以令汲極770成為VPP電壓。
並且，由於所述WD1為邏輯電平“1”，故在第9a圖中經由逆變器516而使下拉（pull-down）電晶體526的閘極518成為0 V電壓以令汲極476成為浮置狀態（floating state），而在第9b圖中經由電平位移器（level shifter）716而使上拉（pull-up）電晶體776的閘極718成為VPP電壓以令汲極776成為浮置狀態（floating state）。
接著如第10a及10b圖所示，由於WPB變成邏輯電平“1”，故在第9a圖中經由電平位移器449而使位線預充電電晶體440、446的閘極442成為VPP電壓以令BL0、BL1預充電（pre-charge）完畢，類似地，在第9b圖中經由逆變器749而使位線預充電電晶體740、746的閘極742成為0 V電壓以令BL0、BL1預充電（pre-charge）完畢。接著便是WE變成邏輯電平“1”。
如第10a及10b圖所示，由於WE變成邏輯電平“1”，故在第9a圖中經由電平位移器539使傳輸（pass）電晶體530、536的閘極532成為VPP電壓而溝道成為導通狀態，從而使GBL0及BL0成為0 V電壓而GBL1及BL1成為浮置狀態（floating state），而在第9b圖中經由反轉邏輯電平的電平位移器739使傳輸（pass）電晶體730、736的閘極732成為0 V電壓而溝道（channel）成為導通狀態，從而使GBL0及BL0成為VPP電壓而GBL1及BL1成為浮置狀態（floating state）。
如第10a圖所示，如果WL1得到選取而被施以VPP電壓而BL0被施以0 V電壓，則由於第8a圖所示的單元電晶體261中連接於BL0的源電極SS成為0 V電壓而使連接於WL1的閘電極GG與連接於BL0的源電極SS之間的第一儲存層內被施加高電壓，因而形成阻抗路徑而構成第一二極體251。即，程式設計完畢而儲存資料“0”。並且由於單元電晶體261中連接於BL1的汲電極DD成為浮置狀態（floating state），因此連接於WL1的閘電極GG與連接於BL1的汲電極DD之間的第二儲存層內不會形成阻抗路徑，於是程式設計得以防止而儲存資料“1”。
如第10b圖所示，如果WL1得到選取而被施以0 V電壓而BL0被施以VPP電壓，則由於第8b圖所示的單元電晶體361中連接於BL0的閘電極GG成為VPP電壓而使連接於BL0的閘電極GG與連接於WL1的源電極SS之間的第一儲存層內被施加高電壓，因而形成阻抗路徑而構成第一二極體351。即，程式設計完畢而儲存資料“0”。並且由於單元電晶體363中連接於BL1的閘電極DD成為浮置狀態（floating state），因此連接於BL1的閘電極GG與連接於WL1的汲電極DD之間的第二儲存層內不會形成阻抗路徑，於是程式設計得以防止而儲存資料“1”。
接著如第10a圖所示， WL1被預充電（pre-charge）為0 V電壓，接著WE成為邏輯電平“0”而WPB成為邏輯電平“0”，於是經過電平位移器449而使位線預充電電晶體440、446成為導通狀態以令GBL0、GBL1重新被預充電（pre-charge）為VPP電壓。由此結束寫入週期的動作。
如第10b圖所示，用VPP電壓對WL1進行預充電（pre-charge），接著WE成為邏輯電平“0”而WPB成為邏輯電平“0”，於是經由逆變器749而使位線預充電電晶體740、746成為導通狀態以令GBL0、GBL1重新以被預充電（pre-charge）為0 V電壓。由此結束寫入週期的動作。
可藉由在寫入週期的動作過後執行讀取週期的動作而檢驗程式設計的成功與否。可藉由反復執行寫入及讀取而完善程式，並可以藉由規定重複次數而處理故障。
而且，讀取儲存於儲存單元中的資料的方法由判別有無阻抗路徑的原理實現。即，如果被字線選取的儲存單元的儲存狀態傳遞至所選取的位線，則藉由能夠感測並放大位元線電學狀態的感測放大器（sense amplifier）而轉換成數位資料。
如第8a及8b圖所示，以在儲存陣列550、552中執行讀取動作作為一實施例進行說明。
而且，例如假定在第8a圖所示的單元電晶體261中，作為閘電極GG與源電極SS之間的閘極絕緣層的第一儲存層內由於形成有阻抗路徑而儲存有資料“0”，而作為閘電極GG與汲電極DD之間的閘極絕緣層的第二儲存層內由於沒有形成阻抗路徑而儲存有資料“1”。為有助於理解，在儲存有資料“0”的情況下表示為第一二極體251而進行說明。
因此第8a圖中，儲存有資料“0”的單元電晶體261中閘電極GG與源電極SS之間連接有第一二極體251。這是後述的讀取動作中判斷所儲存的資料為“0”的依據。
如第8a圖所示，根據基於本發明的一個實施例，VSB被施以0 V電壓而未被選取的各位線BL2、BL3…成為浮置狀態（floating state）。
與第8a圖類似地，第8b圖中由於作為單元電晶體361的閘電極GG與源電極SS之間的閘極絕緣層的第一儲存層內形成有阻抗路徑而儲存有資料“0”，並圖示有第一二極體351。
並且，根據基於本發明的一個實施例時，對於未被選取的各字線WL0、WL2、WL3…，在第8a圖中施以0 V電壓而在第8b圖中施以作為電源電壓的VCC電壓。
根據本發明時，在第8a圖中須在所述WL1得到選取而變成VCC電壓之前，BL0、BL1應事先被預充電（pre-charge）為0 V電壓。
根據本發明時，在第8b圖中須在所述WL1得到選取而變成0 V電壓之前，BL0、BL1應事先被預充電（pre-charge）為VCC電壓。
在第8a圖中如果所述WL1被選取則變成VCC電壓，從而WL1藉由連接於BL0的第一二極體251而變成導通狀態。因此BL0將成為約等於VCC電壓減去二極體閥值電壓的電壓值。
在第8b圖中如果所述WL1被選取則變成0 V電壓，從而WL1藉由連接於BL0的第一二極體351而成為導通狀態。因此BL0將成為約等於閥值電壓的電壓值。
在第8a圖中即使所述WL1變成VCC電壓，也因為單元電晶體261中連接於WL1的閘電極GG與連接於BL1的汲電極DD之間的第二儲存層內沒有阻抗路徑，所以BL1維持已被預充電（pre-charge）的0 V電壓。
在第8b圖中，如果所述WL1變成0 V電壓，則與第8a圖類似，單元電晶體363中連接於WL1的閘電極GG與連接於BL1的汲電極DD之間的第二儲存層內沒有阻抗路徑，所以BL1變成浮置狀態（floating state），維持已被預充電（pre-charge）的VCC電壓。
第11a圖為表示根據本發明一實施例的用於從儲存陣列A中讀取儲存於儲存單元中的資料的電路圖。
第11b圖為表示根據本發明一個實施例的用於從儲存陣列B中讀取儲存於儲存單元中的資料的電路圖。
若根據本發明的一實施例則如第11a及11b圖所示，位線BL0、BL1為藉由行解碼器160、162而連接於GBL0、GBL1，並藉由列解碼而被選取。
如第11a及11b圖所示，所述行解碼器160、162是與寫入電路170共同使用的電路，而不是另行增加的電路，只是為了有助於理解有關讀取電路的內容而予以圖示的。
若根據本發明，則第11a及11b圖為並非程式設計運作狀態時，WPB總是維持邏輯電平“1”而VPP電壓調整為VCC電壓。
第11a圖中有用於將所述GBL0、GBL1預充電（pre-charge）為0 V電壓的N-溝道MOS電晶體630、636，而第11b圖中有用於將所述GBL0、GBL1預充電（pre-charge）為VCC電壓的P-溝道MOS電晶體830、836。
第11a及11b圖中有所述BL0、BL1的電學狀態傳遞至GBL0、GBL1而讀取所儲存的資料的感測放大器610、616、810、816。
如第11a及11b圖所示，在根據本發明的一個實施例中所述感測放大器610、616、810、816是在SAE變成邏輯電平“1”時，進行運作而將作為基準電壓的VREF與輸入訊號GBL0、GBL1的電壓之間的電壓差放大之後進行閂鎖（latch）而輸出到輸出端子RD0、RD1。
作為關於所述感測放大器610、616、810、816的電路，閂鎖（latch）型感測放大器可能是較佳的。對於所述感測放大器已經公知，在此並不詳細說明。
在第11a圖中所儲存的資料為“0”的情況下，所述感測放大器610、616的輸入訊號GBL0、GBL1由0 V電壓變成“VCC-Vd（二極體閥值電壓）”的電壓值，而在所儲存的資料為“1”的情況下，維持0 V電壓而幾乎沒有變化。
因此，所述VREF可以取“VCC-Vd（二極體閥值電壓）”電壓值的一半，然而為了高速運轉，也可以取更小的值。
在根據本發明一個實施例的第11a圖中，以VREF為0.2 V電壓的情況為例進行說明。
如果SAE成為邏輯電平“1”，則在感測放大器的運作下，當GBL0>0.2 V時變成GBL0>VREF而使RD0成為邏輯電平“0”，而當GBL0<0.2 V時RD0成為邏輯電平“1”。
關於讀取動作，在第12a圖中示出讀取週期時序圖。
在WL1被選取而變成邏輯電平“1”之前PCB變成邏輯電平“0”，從而藉由預充電（pre-charge）電晶體630、636使GBL0、GBL1被預充電（pre-charge）為0 V電壓。
第11b圖中所儲存的資料為“0”的情況下，所述感測放大器810、816的輸入訊號GBL0、GBL1由VCC電壓變為Vd（二極體閥值電壓）電壓，而在所儲存的資料為“1”的情況下，維持VCC電壓而幾乎沒有變化。
因此，所述VREF可以取VCC電壓與Vd（二極體閥值電壓）之間的中間值，然而為了高速運轉，也可以取接近VCC電壓的值。
在根據本發明一個實施例的第11a圖中，以VREF為“VCC-0.2 V”電壓的情況為例進行說明。以下是VCC電壓為1.2 V電壓的情形，則VREF將成為1 V。
所述VREF由VREF發生器850提供。
若SAE變成邏輯電平“1”，則在感測放大器的動作下，當GBL0<1 V時變成GBL0<VREF而使RD0變成邏輯電平“0”，而當GBL0>1 V時RD0變成邏輯電平“1”。
關於讀取動作，在第12b圖中示出讀取週期時序圖。
在WL1被選取而變成邏輯電平“0”之前PCB變成邏輯電平“0”，從而藉由預充電（pre-charge）電晶體830、836使GBL0、GBL1被預充電（pre-charge）為VCC電壓。
在A型構成的讀取動作中，WL1得到選取而被施加VCC電壓，而BL0變成已被預充電（pre-charge）為0 V電壓的浮置狀態（floating state）。
如第8a圖所示，由於在與WL1及BL0連接的單元電晶體261中，由存在於第一儲存層的阻抗路徑所形成的第一二極體251中產生正向電壓，因此產生電流而使BL0的電壓上升。結果在WL1被選取的時間內BL0及GBL0由0 V上升至“VCC-Vd（二極體閥值電壓）”電壓值。在本發明的實施例中假定所述GBL0從0 V電壓上升至0.5 V電壓。
另一方面，即使WL1得到選取而被施加VCC電壓，也由於連接於WL1及BL1的單元電晶體261處於第二儲存層中沒有阻抗路徑的狀態，因此WL1與BL1之間並不產生電流。
因此BL1及GBL1的電壓維持預充電完畢的0 V電壓。
如第12a圖所示，如果SAE成為邏輯電平“1”，則藉由感測放大器610使GBL0成為0.5 V，其大於0.2 V的VREF電壓，從而將RD0閂鎖成邏輯電平“0”而輸出，同時藉由感測放大器616使GBL1成為0 V電壓，其小於0.2 V的VREF電壓，從而將RD1閂鎖成邏輯電平“1”而輸出。
接著，WL1成為0 V電壓而SAE成為邏輯電平“0”，同時感測放大器610、616的動作結束。如第12a圖所示，隨著PCB成為邏輯電平“0”而GBL0、GBL1重新被預充電（pre-charge）為0 V電壓，讀取週期的動作也將結束。
在B型構成的讀取動作中，WL1得到選取而被施加0 V電壓，而BL0變成已被預充電（pre-charge）為VCC電壓的浮置狀態（floating state）。
如第8b圖所示，由於在與WL1及BL0連接的單元電晶體361中，形成於閘極絕緣層內的阻抗路徑所產生的第一二極體351中產生正向電壓，因此產生電流而使BL0的電壓下降。結果在WL1被選取的時間內BL0及GBL0由VCC電壓下降至“Vd（二極體閥值電壓）”電壓。在本發明的實施例中假定所述GBL0從VCC電壓下降至0.5 V電壓。
另一方面，即使WL1得到選取而被施加0 V電壓，也因為連接於WL1及BL1的單元電晶體363中第二儲存層處於沒有阻抗路徑的狀態，因此WL1與BL1之間不會產生電流。
因此，BL1及GBL1的電壓將維持VCC電壓而沒有變化。
如第12b圖所示，如果SAE成為邏輯電平“1”，則藉由感測放大器810使GBL0成為0.5 V，其小於1 V的VREF電壓，從而將RD0閂鎖成邏輯電平“0”而輸出，同時藉由感測放大器816使GBL1成為VCC電壓，其大於1 V的VREF電壓，從而將RD1閂鎖成邏輯電平“1”而輸出。
接著，WL1成為0 V電壓而SAE成為邏輯電平“0”，同時感測放大器810、816的動作結束。如第12b圖所示，隨著PCB變成邏輯電平“0”而GBL0、GBL1重新被預充電（pre-charge）為VCC電壓，讀取週期的動作也將結束。
根據本發明的一個實施例的儲存裝置的整體構成如第13圖所示。
根據本發明的整個儲存裝置包括：由複數個所述儲存單元排列而成的儲存陣列；產生所述儲存陣列中所需的VSB VSB供應器；在所述儲存陣列中選取字線的列解碼器；產生VPP並向所述列解碼器、行解碼器、寫入電路供應的VPP發生器；用於選取位線的行解碼器；從輸入輸出裝置得到資料匯流排的供應，並在控制器的控制下向全域位元線匯流排GBL傳遞的寫入電路；所儲存的資料向全域位元線匯流排GBL傳遞，並憑藉感測放大器感測及放大GBL的電學狀態並轉換為數位訊號而傳遞給輸入輸出裝置的、資料讀取動作所需的讀取電路；用於控制內部的控制器；成為外部與內部的介面的輸入輸出裝置。
簡單觀察其構成，具有前述的儲存陣列140或142，並具有用於產生儲存陣列140或142中所需的VSB的VSB供應器110。
需要有用於所述程式設計的高電壓電源VPP，因存在VPP發生器190而產生VPP，並向列解碼器150、行解碼器160或162、及寫入電路170供應。
在所述VPP發生器190中，在並非程式設計動作狀態時，VPP電壓被調整為VCC電壓。
而且，在所述儲存陣列140或142中，具有用於選取字線的列解碼器150及用於選取位線的行解碼器160。
如第13圖所示，所述列解碼器150及行解碼器160或162是從輸入輸出裝置130得到位址匯流排並在控制器120的控制下對位址匯流排進行解碼。由於所述列解碼器150需要用於程式設計動作的VPP電壓，所以從VPP發生器190得到VPP電壓供應。
具有資料寫入動作所需的寫入電路170，寫入電路170從輸入輸出裝置130得到資料匯流排供應後在控制器120的控制下傳遞給全域位元線匯流排GBL（GBL0、GBL1、GBL2…）。
如第13圖所示，具有資料讀取動作所需的讀取電路180。所儲存的資料被傳遞至全域位元線匯流排GBL（GBL0、GBL1、GBL2…），並憑藉感測放大器感測並放大GBL的電學狀態並轉換為數位訊號而傳遞給輸入輸出裝置130。
所述輸入輸出裝置130成為外部與內部之間的介面（interface），所述控制器120接收從輸入輸出裝置130得到供應的寫入及讀取動作所需的命令後，將其命令詳細地解釋而控制相關電路。
可在根據本發明一個實施例的所述儲存裝置的構成下加以變形而實施，並不侷限於一次性可程式設計（OTP：one-time programmable）儲存裝置及多次可程式設計（MTP：multi-time programmable）儲存裝置，而也可以在動態隨機記憶體（DRAM）或靜態隨機記憶體（SRAM）等各種半導體儲存裝置中使用的冗餘修復電路（redundancy repair）中包含熔絲（fuse）而代以實施。
雖然在前述的對發明的詳細說明中已揭示至少一種實施例，然而要知道還有許多可行的實施例。要認識到所述一些實施例僅為示例而並非試圖侷限本發明的範圍、應用或構成。
210．．．絕緣隔離膜
215．．．半導體基板
216．．．第一源極區
217．．．第一汲極區
225．．．側壁間隔層
226．．．第二源極區
227．．．第二汲極區
235．．．閘極絕緣層
236、237．．．阻抗路徑
240、242．．．閘極
250．．．儲存單元
296、297．．．儲存層
DD．．．汲電極
GG．．．閘電極
SS．．．源電極
VSB．．．半導體基板電極

Claims (15)

  1. 一種非易失性記憶體，其以金氧半導體電晶體為基本構成，該金氧半導體電晶體包括：半導體基板；形成於該半導體基板上之閘極絕緣層；層疊於該閘極絕緣層上之閘極；源極區和汲極區；
    其中，該源極區由包含相交於該閘極絕緣層之區域之第一源極區、作為該第一源極區之外所餘源極區之第二源極區所構成，該第一源極區中以低濃度摻入摻雜物而在該第二源極區中以高濃度摻入摻雜物；
    該汲極區由包含相交於該閘極絕緣層之區域之第一汲極區、作為該第一汲極區之外所餘之汲極區之第二汲極區所構成，在該第一汲極區中以低濃度摻入摻雜物而在該第二汲極區中以高濃度摻入摻雜物；
    在包含該源極區與該汲極區之間之溝道區域之區域中朝向該半導體基板之內側形成有絕緣隔離膜；
    該閘極為在該閘極之下部形成金屬層，而該閘極絕緣層由絕緣膜或可變電阻構成，以使該金屬層與該第一源極區之間之該閘極絕緣層成為儲存資料之第一儲存層，而該金屬層與該第二汲極區之間之該閘極絕緣層成為儲存資料之第二儲存層。
  2. 一種非易失性記憶體，其以金氧半導體電晶體為基本構成，該金氧半導體電晶體包括：半導體基板；形成於該半導體基板上之閘極絕緣層；層疊於該閘極絕緣層上之閘極；源極區和汲極區；
    其中，該源極區由包含相交於該閘極絕緣層之區域之第一源極區、作為該第一源極區之外所餘之源極區之第二源極區所構成；
    該汲極區由包含相交於該閘極絕緣層之區域之第一汲極區、作為該第一汲極區之外所餘之汲極區之第二汲極區所構成；
    由該第一源極區與該第二源極區、以及該第一汲極區與該第二汲極區分別形成第一二極體結構體和第二二極體結構體，或者由連接於該第二源極區之源電極與該第二源極區、以及連接於該第二汲極區之汲電極與該第二汲極區分別形成該第一二極體結構體和該第二二極體結構體；
    在包含該源極區與該汲極區之間之溝道區域之區域中朝向該半導體基板之內側形成有絕緣隔離膜；
    包含該閘極由導電層形成，該閘極絕緣層由絕緣膜或可變電阻構成，從而成為儲存資料之場所之儲存單元。
  3. 一種非易失性記憶體，其以金氧半導體電晶體為基本構成，該金氧半導體電晶體包括：半導體基板；形成於該半導體基板上之閘極絕緣層；層疊於該閘極絕緣層上之閘極；源極區；
    其中，該源極區由包含相交於該閘極絕緣層之區域之第一源極區、作為該第一源極區之外所餘之源極區之第二源極區所構成，在該第一源極區中以低濃度摻入摻雜物而在該第二源極區中以高濃度摻入摻雜物；
    在包含溝道區域之區域中形成有向該半導體基板之內側形成之同時擴展至汲極區之絕緣隔離膜；
    該閘極為在該閘極之下部形成金屬層，而該閘極絕緣層由絕緣膜或可變電阻構成，以使該金屬層與該第一源極區之間之該閘極絕緣層成為儲存資料之第一儲存層，而包含該第一儲存層之閘極區和該源極區成為第一位單元。
  4. 一種非易失性記憶體，其以金氧半導體電晶體為基本構成，該金氧半導體電晶體包括：半導體基板；形成於該半導體基板上之閘極絕緣層；層疊於該閘極絕緣層上之閘極；汲極區；
    其中，該汲極區由包含相交於該閘極絕緣層之區域之第一汲極區、作為該第一汲極區之外所餘之汲極區之第二汲極區所構成，在該第一汲極區中以低濃度摻入摻雜物而在該第二汲極區中以高濃度摻入摻雜物；
    在包含溝道區域之區域中形成有向該半導體基板之內側形成之同時擴展至源極區之絕緣隔離膜；
    該閘極為在該閘極之下部形成金屬層，而該閘極絕緣層由絕緣膜或可變電阻構成，以使該金屬層與該第一汲極區之間之該閘極絕緣層成為儲存資料之第二儲存層，而包含該第二儲存層之閘極區和汲極區成為第二位元單元。
  5. 如申請專利範圍第1、3及4項中之任一項所述之非易失性記憶體，其中如果該第一儲存層成為導通狀態，則該閘極與該第一源極區成為第一二極體，或者如果該第二儲存層成為導通狀態，則該閘極與該第一汲極區成為第二二極體。
  6. 如申請專利範圍第1至4項中之任一項所述之非易失性記憶體，其中更在該閘極側壁形成側壁間隔層，而該絕緣隔離膜形成為淺溝槽隔離。
  7. 如申請專利範圍第1至4項中之任一項所述之非易失性記憶體，其中連接於該閘極之閘電極連接於字線，而連接於該源極區之該源電極或連接於該汲極區之該汲電極分別連接於位線，或者與此相反，該閘電極連接於位線，而該源電極或該汲電極分別連接於字線。
  8. 如申請專利範圍第1至4項中之任一項所述之非易失性記憶體，其中該第二源極區或該第二汲極區沿一個方向延伸，並與沿該一個方向排列之另外的該儲存單元之該第二源極區或該第二汲極區形成共用，從而無需經由接觸件而能夠直接連接。
  9. 如申請專利範圍第1或2項所述之非易失性記憶體，其中該閘極絕緣層被該絕緣隔離膜分隔而分離為該第一儲存層和該第二儲存層，而在執行程式設計動作時，由該絕緣隔離膜防止處於該閘極與該半導體基板之間之該閘極絕緣層內產生阻抗路徑。
  10. 如申請專利範圍第2項所述之非易失性記憶體，其中為了形成PN接面二極體而使構成該第一二極體結構體之該第一源極區與該第二源極區或者構成該第二二極體結構體之該第一汲極區與該第二汲極區分別由N型與P型半導體或P型與N型半導體所構成，或者為了形成肖特基二極體而分別由半導體與金屬或金屬與半導體所構成，或者由此外的各自具有二極體特性之材料所構成。
  11. 如申請專利範圍第1、3及4項中之任一項所述之非易失性記憶體，其中該金屬層包括金屬、矽化物、金屬化合物或與半導體接合時具有二極體特性之材料。
  12. 如申請專利範圍第1、3及4項中之任一項所述之非易失性記憶體，其中在對具有連接於該閘極之該閘電極連接於字線，分別連接於該源極區和該汲極區之源電極和該汲電極連接於各自之位元線之構造之儲存陣列進行程式設計動作時，如果字線得到選取則在被選取之字線上施加峰峰值電壓，而其餘未被選取之字線變成預充電為0 V電壓之浮置狀態；或者在對具有使該閘電極連接於位線，該源電極和該汲電極連接於各自之位元線之構造之儲存陣列進行程式設計動作時，如果字線得到選取則在被選取之字線上施加0 V電壓，而其餘未被選取之字線變成預充電為峰峰值電壓之浮置狀態；
    在對該第一位單元進行程式設計之情況下，在該源電極上施加0 V電壓；在對該第二位元單元進行程式設計之情況下，在該汲電極上施加0 V電壓；在程式設計動作中防止該第一位單元程式設計之情況下，使該源電極成為浮置狀態；在防止該第二位元單元程式設計之情況下，使該汲電極成為浮置狀態。
  13. 如申請專利範圍第1、3及4項中之任一項所述之非易失性記憶體，其中寫入動作電路包括由接收寫入預充電訊號而得到控制之電晶體構成之位元線預充電電路，該閘電極連接於字線；
    若構成為分別連接於該源極區和該汲極區之源電極和汲電極分別連接於位線，則行解碼器將位線預充電為峰峰值電壓；
    若構成為連接於該閘極之該閘電極連接於位線而該源電極與該汲電極分別連接於字線，則行解碼器將以將位線預充電為0 V電壓。
  14. 如申請專利範圍第1、3及4項中之任一項所述之非易失性記憶體，其中在讀取動作中所需之電路包括：
    位線，與全域位線相連，並藉由列解碼而選取；
    感測放大器，位元線之電學狀態傳遞至全域位元線而讀取所儲存之資料；
    若構成為連接於該閘極之該閘電極連接於字線，而分別連接於該源極區和該汲極區之源電極和該汲電極分別連接於位線，則包括用於將該全域位線預充電為0 V電壓之電晶體；
    若構成為該閘電極連接於位線，而該源電極和該汲電極分別連接於字線，則包括用於預充電為電源電壓之電晶體。
  15. 一種非易失性記憶體之製造方法，其包括如下步驟：
    準備半導體基板；
    在該半導體基板上絕緣隔離膜；
    使用互補於該半導體基板之摻雜物進行低濃度離子注入，以形成第一源極區及第一汲極區；
    在該半導體基板上層疊閘極絕緣層；
    形成由金屬層與導電層構成之閘極；
    在該閘極側壁形成側壁間隔層；
    使用互補於該半導體基板之摻雜物進行高濃度離子注入，以形成第二源極區及第二汲極區。
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