CN108155151A - 金属氧化物半导体晶体管及其制造方法 - Google Patents

金属氧化物半导体晶体管及其制造方法 Download PDF

Info

Publication number
CN108155151A
CN108155151A CN201711389181.1A CN201711389181A CN108155151A CN 108155151 A CN108155151 A CN 108155151A CN 201711389181 A CN201711389181 A CN 201711389181A CN 108155151 A CN108155151 A CN 108155151A
Authority
CN
China
Prior art keywords
transistor
metal oxide
oxide semiconductor
metal
channel region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201711389181.1A
Other languages
English (en)
Inventor
柯天麒
姜鹏
汤茂亮
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Huaian Imaging Device Manufacturer Corp
Original Assignee
Huaian Imaging Device Manufacturer Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Huaian Imaging Device Manufacturer Corp filed Critical Huaian Imaging Device Manufacturer Corp
Priority to CN201711389181.1A priority Critical patent/CN108155151A/zh
Publication of CN108155151A publication Critical patent/CN108155151A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/8238—Complementary field-effect transistors, e.g. CMOS
    • H01L21/823807—Complementary field-effect transistors, e.g. CMOS with a particular manufacturing method of the channel structures, e.g. channel implants, halo or pocket implants, or channel materials
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
    • H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
    • H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
    • H01L27/092—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate complementary MIS field-effect transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1025—Channel region of field-effect devices
    • H01L29/1029—Channel region of field-effect devices of field-effect transistors
    • H01L29/1033—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure
    • H01L29/1041—Channel region of field-effect devices of field-effect transistors with insulated gate, e.g. characterised by the length, the width, the geometric contour or the doping structure with a non-uniform doping structure in the channel region surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Thin Film Transistor (AREA)

Abstract

本公开涉及金属氧化物半导体晶体管及其制造方法。一种金属氧化物半导体晶体管，包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底上的绝缘层和半导体层；位于所述半导体层中的沟道区；位于所述沟道区两侧的第一过渡区和第二过渡区；以及金属源极和金属漏极。所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。

Description

金属氧化物半导体晶体管及其制造方法
技术领域
本公开涉及，具体来说，涉及一种金属氧化物半导体晶体管及其制造方法。
背景技术
随着半导体技术的发展，金属氧化物半导体(MOS)晶体管和互补金属氧化物半导体(CMOS)晶体管的使用越来越广泛。CMOS由PMOS管和NMOS管共同构成，它的特点是低功耗。由于CMOS中一对MOS组成的门电路在瞬间要么PMOS导通、要么NMOS导通、要么都截止，比线性的三极管(BJT)效率要高得多，因此功耗很低。
发明内容
根据本公开的第一方面，提供了一种金属氧化物半导体晶体管，其特征在于，包括：基底，所述基底包括半导体衬底以及位于所述半导体衬底上的绝缘层和半导体层；位于所述半导体层中的沟道区；位于所述沟道区两侧的第一过渡区和第二过渡区；以及金属源极和金属漏极。其中，所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。
根据本公开的第二方面，提供了一种互补金属氧化物半导体晶体管，包括上述根据本公开第一方面的金属氧化物半导体晶体管。
根据本公开的第三方面，提供了一种制造金属氧化物半导体晶体管的方法，包括：提供基底，所述基底包括半导体衬底和位于所述半导体衬底上的绝缘层和半导体层；在所述半导体层中形成沟道区；在所述沟道区的两侧形成第一过渡区和第二过渡区；形成金属源极和金属漏极，其中所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。
根据本公开的第四方面，提供了一种制造互补金属氧化物半导体晶体管的方法，包括：根据上述根据本公开第三方面的方法在所述基底上制造N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管。其中，通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的另一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。
通过以下参照附图对本公开的示例性实施例的详细描述，本公开的其它特征及其优点将会变得清楚。
附图说明
构成说明书的一部分的附图描述了本公开的实施例，并且连同说明书一起用于解释本公开的原理。
参照附图，根据下面的详细描述，可以更加清楚地理解本公开，其中：
图1是现有技术的N型金属氧化物半导体(NMOS)晶体管的结构的示意图。
图2是根据本公开的一个实施例的NMOS晶体管的结构的示意图。
图3示意性地示出了根据本公开的一个实施例的制造NMOS晶体管的方法的流程图。
图4a-图4i示意性地示出了根据本公开的一个实施例的制造NMOS晶体管的流程。
图5示意性地示出了根据本公开的一个实施例的PMOS晶体管的结构。
图6示意性地示出了根据本公开的一个实施例的互补金属氧化物半导体(CMOS)晶体管的结构。
图7示意性地示出了根据本公开的一个实施例的CMOS晶体管的制造方法的流程图。
注意，在以下说明的实施方式中，有时在不同的附图之间共同使用同一附图标记来表示相同部分或具有相同功能的部分，而省略其重复说明。在本说明书中，使用相似的标号和字母表示类似项，因此，一旦某一项在一个附图中被定义，则在随后的附图中不需要对其进行进一步讨论。
为了便于理解，在附图等中所示的各结构的位置、尺寸及范围等有时不表示实际的位置、尺寸及范围等。因此，所公开的发明并不限于附图等所公开的位置、尺寸及范围等。
具体实施方式
现在将参照附图来详细描述本公开的各种示例性实施例。应注意到：除非另外具体说明，否则在这些实施例中阐述的部件和步骤的相对布置、数字表达式和数值不限制本公开的范围。
以下对至少一个示例性实施例的描述实际上仅仅是说明性的，决不作为对本公开及其应用或使用的任何限制。
对于相关领域普通技术人员已知的技术、方法和设备可能不作详细讨论，但在适当情况下，所述技术、方法和设备应当被视为授权说明书的一部分。
在这里示出和讨论的所有示例中，任何具体值应被解释为仅仅是示例性的，而不是作为限制。因此，示例性实施例的其它示例可以具有不同的值。
图1示出了现有技术的N型金属氧化物半导体(NMOS)晶体管的结构示意图。如图1所示，该NMOS晶体管形成在P型掺杂的半导体基底107上。在NMOS晶体管的两侧形成有浅沟槽隔离(STI)103，用于将该NMOS晶体管与其它器件和结构隔离开。两个STI 103之间的有源区中形成有N型重掺杂(N+)区域104、N+区域105以及P型掺杂区域(P阱)106。在P阱106上形成有栅极氧化物层102和栅极材料101。N+区域104和N+区域105分别连接到源极电极108和漏极电极109。
为了制造图1所示结构的现有技术的NMOS晶体管，可以使用以下制造步骤：
首先，在P型半导体基底107中形成浅沟槽隔离103，从而限定NMOS器件的有源区；
然后，对与P阱106对应的区域进行离子注入处理，形成P阱106；
接下来，在P阱106上方形成栅极氧化物层102和栅极101；
接下来，进行轻掺杂源/漏注入(LDD implant)，从而在有源区中形成LDD区域(未示出)；
接下来，形成栅极侧墙(未示出)；
接下来，对与N+区域104和N+区域105对应的基底区域进行离子注入，从而形成N+区域104和N+区域105；
接下来，进行后续的自对准多晶硅化物(未示出)的形成以及触点和后端工艺处理。
在上述的制造工艺中，离子注入和自对准多晶硅化物的形成都需要使用掩膜。从而导致MOS晶体管以及CMOS晶体管的制造工艺复杂，成本居高不下。
图2示出了根据本公开的一个实施例的NMOS晶体管的结构示意图。
如图2所示，该NMOS晶体管200的基底由硅衬底201、二氧化硅层202以及在二氧化硅层202上的半导体层构成。这种基底结构通常称为绝缘体上硅(SIO)。
在二氧化硅层102上的半导体层中形成有浅沟槽隔离(STI)203。STI 203的作用是将NMOS晶体管与基底上的其它器件或结构隔离开。在STI 203之间形成有NMOS晶体管的其它结构，包括：金属源极204、金属漏极205、N阱206和N阱207、P阱208、栅极绝缘层209、以及栅极210。
在图2所示的NMOS晶体管中，P阱208是沟道区，在P阱208与金属源极204之间设置有N阱206，在P阱208与金属漏极205之间设置有N阱207。在该NMOS晶体管中，N阱206和N阱207的作用类似于现有技术中的轻掺杂源/漏(LDD)区域，它们能够起到连接沟道的作用。
此外，在一个示例性实施例中，栅极绝缘层209和栅极210覆盖P阱208，并且覆盖N阱206和N阱207的一部分。当在栅极210施加电压时，将在P阱208中形成导电沟道。
下面将结合图3以及图4a-图4i详细描述图2所示的NMOS晶体管的制造方法。图3示出了根据本公开的一个实施例的制造NMOS晶体管的方法的流程图。图4a-图4i示出了根据本公开的一个实施例的制造NMOS晶体管的流程的示意图。
首先，提供用于制造NMOS晶体管的基底(步骤301)。该基底包括半导体衬底和位于所述半导体衬底上的绝缘层和半导体层。图4a示出了根据本公开的一个实施例的基底的示意图。该基底为一种绝缘体硅(Silicon On Insulation，SOI)基底，包括硅衬底401、位于硅衬底401上的二氧化硅绝缘层402以及位于二氧化硅层402上的硅层421。后面将对硅层421进行处理，得到NMOS晶体管的各种结构。在一个可选实施例中，硅层421的掺杂类型可以是P型掺杂或者N型掺杂的。在另一个可选实施例中，硅层421可以是N型掺杂或者P型掺杂。
类似地，在一个可选实施例中，绝缘层可以采用其它绝缘材料，例如SiO2、SiON、Si3N4、SiC、TaOx、AlOx、HfOx等。此外，衬底以及绝缘层上的半导体层也可以采用其它半导体，例如Ge、Ga、GaAs等。
在制作NMOS晶体管的其它结构之前，需要先在硅层421中形成浅沟槽隔离(STI)，从而使得NMOS晶体管与基底上的其它器件隔离。如图4b所示，利用光刻胶和光刻技术制作掩膜422，使得硅层421中与STI对应的区域暴露出来。然后在掩膜422的保护下对硅层421进行刻蚀。沟槽的刻蚀可以采用干法刻蚀，例如离子刻蚀等。如图4c所示，经过刻蚀，在硅层421中形成了沟槽423。接下来，在沟槽423中填充绝缘材料，例如二氧化硅等，从而形成STI，如图4d所示。在一个可选实施例中，在沟槽423中填充绝缘材料可以采用例如化学气相沉积的方式在硅层421上和沟槽423中形成一层绝缘材料，然后通过化学机械抛光(CMP)等方式去除硅层421上沉积的绝缘材料，从而只留下沟槽423中的绝缘材料。
接下来，在硅层421中形成P阱408(步骤302)。如上所述，P阱408作为NMOS晶体管的沟道区。如图4e所示，利用例如光刻胶和光刻工艺制造掩膜424，使得硅层421中与P阱408对应的区域暴露出来，然后通过例如对该区域进行离子注入处理，从而形成P阱408。例如，可以使用磷(P)离子注入处理，其中离子注入处理的能量为30KeV-110KeV，所得到的沟道区的P离子掺杂浓度为2e15cm-3–1e17cm-3。经过离子注入处理后，可以剥离光刻胶掩膜424。
接下来，在硅层421中形成N阱406和N阱407(步骤303)。这里的N阱406和N阱407分别对应于第一过渡区和第二过渡区。N阱406和N阱407的作用是作为从P阱408到后面将形成的源极和漏极的过渡区域。在一个示例性实施例中，如图4f所示，可以利用例如光刻胶和光刻工艺制造掩膜425，使得硅层421中与N阱406和N阱407对应的区域暴露出来，然后通过对该区域进行离子注入处理，从而形成N阱406和N阱407。例如，可以使用硼(B)或砷(As)进行离子注入粗粒，离子注入处理的能量为例如1Kev–30Kev，所得到的N阱406和N阱407的B离子或As离子的掺杂浓度为5e18cm-3–1e20cm-3。经过离子注入处理后，可以剥离光刻胶掩膜425。
接下来，形成金属源极404和金属漏极405(步骤304)。在一个示例性实施例中，如图4g所示，可以利用例如光刻胶和光刻工艺制造掩膜426，使得硅层421中与金属源极404和金属漏极405对应的区域暴露出来，然后通过例如刻蚀去除与与金属源极404和金属漏极405对应的硅层421，形成沟槽427和沟槽428。然后，在沟槽427和沟槽428中填充金属材料，从而形成金属源极404和金属漏极405。在一个可选的实施例中，金属源极404和金属漏极405的材料可以选择钨、铜、或者铜铝合金中的一种。对于沟槽427和沟槽428的填充可以采用例如化学气相沉积(CVD)、原子层沉积(ALD)或物理气相沉积(PVD，比如射频溅射物理气相沉积(RFPVD))等方式进行。
最后，去除掩膜426，并且制作栅极，就得到了根据本公开的一个实施例的NMOS晶体管。在一个示例性实施例中，如图4i所示，在P阱408、N阱406和N阱407上依次形成栅极绝缘层409和栅极410，其中栅极410和栅极绝缘层409覆盖P阱408并且覆盖N阱406和N阱407的一部分。栅极绝缘层409的材料可以选择任意适当的绝缘材料，例如各种常见的栅极电介质材料或高k栅极电介质材料，比如Si3N4、SiO2、HfO、ZrO2、SiOxNy等。栅极可以由例如掺杂的多晶硅形成，或者可以采用金属栅极。
在按照上述方法制作的NMOS晶体管的基础上，可以进一步制作触点以及进行各种后端工艺处理，这对于本领域技术人员是熟知的，本公开不再详述。
上面虽然参照图3和图4a-图4h描述了根据本公开的一个实施例的NMOS晶体管的制造过程，但是，本公开不限于上面描述的方式。例如，可以根据实际需要安排步骤302、步骤303和步骤304的顺序。比如，在一个示例性实施例中，可以先沉积金属源极404和金属漏极405(即步骤304)，然后进行P阱408的离子注入(即步骤302)，最后进行N阱406和N阱407的离子注入(即步骤303)。
在上面的实施例中，描述了一种根据本公开的一个实施例的NMOS晶体管的结构和制造方法。下面描述根据本公开的一个实施例的PMOS晶体管的结构。
图5示出了根据本公开的一个实施例的PMOS晶体管500的结构。如图5所示，该PMOS晶体管500包括硅衬底501、二氧化硅层502、浅沟槽隔离503、金属源极504、金属漏极505、P阱506、P阱507、N阱508、栅极绝缘层509以及栅极510。其中，除了P阱506、P阱507和N阱508之外，其它结构与图2所示的NMOS晶体管类似。这里就不再赘述。
在图5的PMOS晶体管500中，N阱508是沟道区，当在栅极510上施加电压时，将在N阱508中形成导电沟道。P阱506和P阱507作为第一过渡区和第二过渡区。与NMOS晶体管中的第一过渡区和第二过渡区类似，P阱506和P阱507起到现有技术中的LDD区域的作用，它们能够起到连接沟道的作用。
图5所示的PMOS晶体管500的制造方法与图2所示的NMOS晶体管200的制造方法类似。例如，在一个示例性实施例中，可以在SOI基底上依次形成STI503、N阱508、P阱506和P阱507、金属源极504和金属漏极505、栅极绝缘层509和栅极510。PMOS晶体管500中各个结构的制造顺序可以根据需要而变化。例如，在一个示例性实施例中，可以按照STI503、P阱506和P阱507、N阱508、金属源极504和金属漏极505、栅极绝缘层509和栅极510的顺序依次形成各个结构。这里就不再重复描述PMOS晶体管500的制造方法。
上面介绍了根据本公开的一个实施例的NMOS晶体管和PMOS晶体管的结构和制造方法。下面结合图6和图7描述根据本公开的一个实施例的互补金属氧化物半导体(CMOS)晶体管的结构和制造方法。
图6示出了根据本公开的一个实施例的互补金属氧化物半导体(CMOS)晶体管600的结构的示意图。
如图6所示，该CMOS晶体管600包括互补的NMOS晶体管和PMOS晶体管。其中，NMOS晶体管包括金属源极604、金属漏极605、N阱606和N阱607、P阱608、栅极绝缘层609、以及栅极610。PMOS晶体管包括金属源极614、金属漏极615、P阱616和P阱617、N阱618、栅极绝缘层619、以及栅极620。从图6可以看出，NMOS晶体管的结构与图2所示的NMOS晶体管相似，PMOS晶体管的结构与图5所示的PMOS晶体管相似。
图7示出了根据本公开的一个实施例的CMOS晶体管600的制造方法的流程图。如图7所示，该方法包括以下步骤：
首先，提供SOI基底(步骤701)。
然后，在SOI基底中形成浅沟槽隔离STI。如图6所示，STI 613用于将CMOS晶体管中的NMOS晶体管与PMOS晶体管隔离，STI603用于将该CMOS晶体管与其它器件隔离。浅沟槽隔离STI的形成方法在上面描述NMOS晶体管的制造方法时已经进行了介绍，这里就不再赘述。
接下来，形成P阱(步骤702)。这里的P阱包括N型金属氧化物半导体晶体管中的沟道区(即P阱608)，以及P型金属氧化物半导体晶体管中的第一过渡区和第二过渡区(即P阱616和P阱617)。在根据本公开的一个实施例中，通过单次离子注入处理可以同时形成CMOS晶体管600的P阱608、P阱616和P阱617。
接下来，形成N阱(步骤703)。这里的N阱包括P型金属氧化物半导体晶体管中的沟道区(即N阱618)，以及N型金属氧化物半导体晶体管中的第一过渡区和第二过渡区(即N阱606和N阱607)。在根据本公开的一个实施例中，通过单次离子注入处理可以同时形成CMOS晶体管600的N阱618、N阱606和N阱607。
接下来，形成金属源极和金属漏极(步骤704)。与上面参照图3描述的NMOS晶体管的制造方法类似，金属源极和金属漏极的形成包括利用掩膜形成沟槽以及在沟槽中填充金属材料。这里就不再重复描述。
接下来，形成栅极绝缘层和栅极。根据本公开的一个实施例，可以在同一步骤中形成NMOS晶体管的栅极绝缘层609和PMOS晶体管的栅极绝缘层619。此外，还可以在同一个步骤中形成NMOS晶体管的栅极610和PMOS晶体管的栅极620。形成栅极绝缘层和栅极的步骤与参照图3描述的制造NMOS晶体管的栅极绝缘层和栅极的步骤类似，这里就不再重复。
最后，可以制造相关的触点以及进行后端工艺处理。
如上所述，在根据本公开的一个实施例的CMOS晶体管的制造方法中，通过单次离子注入处理形成：N型金属氧化物半导体晶体管的沟道区(即P阱608)以及P型金属氧化物半导体晶体管的第一过渡区和第二过渡区(即P阱616和P阱617)。此外，还可以通过另一个单次离子注入处理形成：P型金属氧化物半导体晶体管的沟道区(即N阱618)、以及N型金属氧化物半导体晶体管的第一过渡区和第二过渡区(即N阱606和N阱607)。
这样，根据本公开的实施例制造CMOS晶体管时，需要通过两次离子注入处理就可以实现沟道区和过渡区的掺杂，只需要制作两次掩膜。而在现有技术中，P型沟道区和N型沟道区的掺杂处理需要制造两次掩膜。此外，对应的n型掺杂LDD和p型掺杂LDD还需要额外的制造两次掩膜。
根据本公开的上述实施例的NMOS晶体管、PMOS晶体管和CMOS晶体管使用过渡区取代了LDD区域，减少了离子注入处理的次数，从而减少了掩膜的使用次数。这有助于简化制造过程，降低半导体器件的成本。
此外，在现有技术中，需要在栅极的侧壁上形成一薄层隔离，称为补偿隔离。补偿隔离用来隔开由于LDD离子注入引起的横向扩散。由于根据本公开的实施例的NMOS晶体管、PMOS晶体管和CMOS晶体管不需要LDD区域，所以不需要在栅极的侧壁形成补偿隔离。从而节省了工艺步骤，降低了半导体器件的成本。
另外，根据本公开的上述实施例的CMOS晶体管使用金属源极和金属漏极，并且可以在一个步骤中同时形成CMOS晶体管中所有的金属源极和金属漏极。这样，只需要使用一次掩膜就可以。在现有技术中，需要在不同的处理步骤中利用掩膜形成NMOS晶体管的源极和漏极。因此，现有技术中需要使用两次掩膜。同现有技术相比，根据本公开的实施例减少了掩膜的使用次数，从而简化了制造过程，有助于降低制造成本。
此外，在制造根据本公开的一个实施例的CMOS晶体管的过程中，还可以根据实际情况选择先形成N阱(606、607、618)，然后再形成P阱(608、616、617)，本公开对此不做顺序上的要求。也就是说，在本公开的实施例中，可以通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的另一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。然后通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的所述另一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的所述一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。
此外，在现有技术中，源极和漏极区域的硅材料即使在掺杂后仍然具有较高的电阻率，为了减小源极和电极的接触电阻，通常采用自对准硅化物工艺。在根据本公开的实施例的NMOS晶体管、PMOS晶体管和CMOS晶体管中，使用金属材料来形成源极和漏极。因此，本公开的技术中，可以省略形成自对准硅化物的工艺步骤。从而进一步简化制造过程，降低半导体器件的制造成本。
在说明书及权利要求中的词语“前”、“后”、“顶”、“底”、“之上”、“之下”等，如果存在的话，用于描述性的目的而并不一定用于描述不变的相对位置。应当理解，这样使用的词语在适当的情况下是可互换的，使得在此所描述的本公开的实施例，例如，能够在与在此所示出的或另外描述的那些取向不同的其他取向上操作。
如在此所使用的，词语“示例性的”意指“用作示例、实例或说明”，而不是作为将被精确复制的“模型”。在此示例性描述的任意实现方式并不一定要被解释为比其它实现方式优选的或有利的。而且，本公开不受在上述技术领域、背景技术、发明内容或具体实施方式中所给出的任何所表述的或所暗示的理论所限定。
如在此所使用的，词语“基本上”意指包含由设计或制造的缺陷、器件或元件的容差、环境影响和/或其它因素所致的任意微小的变化。词语“基本上”还允许由寄生效应、噪音以及可能存在于实际的实现方式中的其它实际考虑因素所致的与完美的或理想的情形之间的差异。
上述描述可以指示被“连接”或“耦合”在一起的元件或节点或特征。如在此所使用的，除非另外明确说明，“连接”意指一个元件/节点/特征与另一种元件/节点/特征在电学上、机械上、逻辑上或以其它方式直接地连接(或者直接通信)。类似地，除非另外明确说明，“耦合”意指一个元件/节点/特征可以与另一元件/节点/特征以直接的或间接的方式在机械上、电学上、逻辑上或以其它方式连结以允许相互作用，即使这两个特征可能并没有直接连接也是如此。也就是说，“耦合”意图包含元件或其它特征的直接连结和间接连结，包括利用一个或多个中间元件的连接。
另外，仅仅为了参考的目的，还可以在下面描述中使用某种术语，并且因而并非意图限定。例如，除非上下文明确指出，否则涉及结构或元件的词语“第一”、“第二”和其它此类数字词语并没有暗示顺序或次序。
还应理解，“包括/包含”一词在本文中使用时，说明存在所指出的特征、整体、步骤、操作、单元和/或组件，但是并不排除存在或增加一个或多个其它特征、整体、步骤、操作、单元和/或组件以及/或者它们的组合。
在本公开中，术语“提供”从广义上用于涵盖获得对象的所有方式，因此“提供某对象”包括但不限于“购买”、“制备/制造”、“布置/设置”、“安装/装配”、和/或“订购”对象等。
本领域技术人员应当意识到，在上述操作之间的边界仅仅是说明性的。多个操作可以结合成单个操作，单个操作可以分布于附加的操作中，并且操作可以在时间上至少部分重叠地执行。而且，另选的实施例可以包括特定操作的多个实例，并且在其他各种实施例中可以改变操作顺序。但是，其它的修改、变化和替换同样是可能的。因此，本说明书和附图应当被看作是说明性的，而非限制性的。
本公开的实施方式还可以包括以下示例：
1.一种金属氧化物半导体晶体管，其特征在于，包括：
基底，所述基底包括半导体衬底以及位于所述半导体衬底上的绝缘层和半导体层；
位于所述半导体层中的沟道区；
位于所述沟道区两侧的第一过渡区和第二过渡区；
金属源极和金属漏极，其中，所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。
2.根据1所述的金属氧化物半导体晶体管，其特征在于，还包括：
位于所述沟道区上方的栅极，
其中所述栅极覆盖所述沟道区以及所述第一过渡区和第二过渡区的一部分。
3.根据1或2所述的金属氧化物半导体晶体管，其特征在于，所述沟道区的掺杂类型与所述第一过渡区和第二过渡区的掺杂类型相反。
4.根据3所述的金属氧化物半导体晶体管，其特征在于，所述沟道区的材料为P型掺杂的半导体，所述第一过渡区和第二过渡区的材料为N型掺杂的半导体。
5.根据3所述的金属氧化物半导体晶体管，其特征在于，所述沟道区的材料为N型掺杂的半导体，所述过渡区的材料为P型掺杂的半导体。
6.根据1所述的金属氧化物半导体晶体管，其特征在于，所述金属源极和金属漏极由钨、铜和铜铝合金之一制成。
7.一种互补金属氧化物半导体晶体管，其特征在于，包括1-6中任一项所述的金属氧化物半导体晶体管。
8.一种制造金属氧化物半导体晶体管的方法，其特征在于，包括：
提供基底，所述基底包括半导体衬底和位于所述半导体衬底上的绝缘层和半导体层；
在所述半导体层中形成沟道区；
在所述沟道区的两侧形成第一过渡区和第二过渡区；
形成金属源极和金属漏极，其中所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。
9.根据8所述的方法，其特征在于，还包括：
在所述沟道区上方形成栅极，
其中所述栅极覆盖所述沟道区以及所述第一过渡区和第二过渡区的一部分。
10.根据8所述的方法，其特征在于，形成金属源极和金属漏极的步骤包括：
在所述半导体层中形成源极沟槽和漏极沟槽；以及
在所述源极沟槽和所述漏极沟槽中填充金属。
11.根据10所述的方法，其特征在于，所述金属为钨、铜和铜铝合金之一。
12.根据8所述的方法，其特征在于，所述沟道区的掺杂类型与所述第一过渡区和第二过渡区的掺杂类型相反。
13.一种制造互补金属氧化物半导体晶体管的方法，其特征在于，包括：
根据8-12中任一项所述的方法在所述基底上制造N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管，
其中，通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的另一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。
14.根据13所述的方法，其特征在于，通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的所述另一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的所述一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。
虽然已经通过示例对本公开的一些特定实施例进行了详细说明，但是本领域的技术人员应该理解，以上示例仅是为了进行说明，而不是为了限制本公开的范围。在此公开的各实施例可以任意组合，而不脱离本公开的精神和范围。本领域的技术人员还应理解，可以对实施例进行多种修改而不脱离本公开的范围和精神。本公开的范围由所附权利要求来限定。

Claims (10)

1.一种金属氧化物半导体晶体管，其特征在于，包括：
基底，所述基底包括半导体衬底以及位于所述半导体衬底上的绝缘层和半导体层；
位于所述半导体层中的沟道区；
位于所述沟道区两侧的第一过渡区和第二过渡区；
金属源极和金属漏极，其中，所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。
2.根据权利要求1所述的金属氧化物半导体晶体管，其特征在于，还包括：
位于所述沟道区上方的栅极，
其中所述栅极覆盖所述沟道区以及所述第一过渡区和第二过渡区的一部分。
3.根据权利要求1或2所述的金属氧化物半导体晶体管，其特征在于，所述沟道区的掺杂类型与所述第一过渡区和第二过渡区的掺杂类型相反。
4.根据权利要求3所述的金属氧化物半导体晶体管，其特征在于，所述沟道区的材料为P型掺杂的半导体，所述第一过渡区和第二过渡区的材料为N型掺杂的半导体。
5.根据权利要求3所述的金属氧化物半导体晶体管，其特征在于，所述沟道区的材料为N型掺杂的半导体，所述过渡区的材料为P型掺杂的半导体。
6.根据权利要求1所述的金属氧化物半导体晶体管，其特征在于，所述金属源极和金属漏极由钨、铜和铜铝合金之一制成。
7.一种互补金属氧化物半导体晶体管，其特征在于，包括权利要求1-6中任一项所述的金属氧化物半导体晶体管。
8.一种制造金属氧化物半导体晶体管的方法，其特征在于，包括：
提供基底，所述基底包括半导体衬底和位于所述半导体衬底上的绝缘层和半导体层；
在所述半导体层中形成沟道区；
在所述沟道区的两侧形成第一过渡区和第二过渡区；
形成金属源极和金属漏极，其中所述第一过渡区位于所述金属源极与所述沟道区之间，所述第二过渡区位于所述金属漏极与所述沟道区之间。
9.一种制造互补金属氧化物半导体晶体管的方法，其特征在于，包括：
根据权利要求8所述的方法在所述基底上制造N型金属氧化物半导体晶体管和P型金属氧化物半导体晶体管，
其中，通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的另一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。
10.根据权利要求9所述的方法，其特征在于，通过单次离子注入处理形成：所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的所述另一个金属氧化物半导体晶体管的沟道区、以及所述N型金属氧化物半导体晶体管和所述P型金属氧化物半导体晶体管中的所述一个金属氧化物半导体晶体管的第一过渡区和第二过渡区。
CN201711389181.1A 2017-12-21 2017-12-21 金属氧化物半导体晶体管及其制造方法 Pending CN108155151A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201711389181.1A CN108155151A (zh) 2017-12-21 2017-12-21 金属氧化物半导体晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201711389181.1A CN108155151A (zh) 2017-12-21 2017-12-21 金属氧化物半导体晶体管及其制造方法

Publications (1)

Publication Number Publication Date
CN108155151A true CN108155151A (zh) 2018-06-12

Family

ID=62464744

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201711389181.1A Pending CN108155151A (zh) 2017-12-21 2017-12-21 金属氧化物半导体晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN108155151A (zh)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591906A (zh) * 2003-09-05 2005-03-09 株式会社东芝 场效应型晶体管及其制造方法
CN102299074A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件及其形成方法
CN103296026A (zh) * 2012-02-22 2013-09-11 权义弼 非易失性存储器及其制造方法
US20170062279A1 (en) * 2015-08-25 2017-03-02 United Microelectronics Corp. Transistor set forming process

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1591906A (zh) * 2003-09-05 2005-03-09 株式会社东芝 场效应型晶体管及其制造方法
CN102299074A (zh) * 2010-06-22 2011-12-28 中国科学院微电子研究所 一种半导体器件及其形成方法
CN103296026A (zh) * 2012-02-22 2013-09-11 权义弼 非易失性存储器及其制造方法
US20170062279A1 (en) * 2015-08-25 2017-03-02 United Microelectronics Corp. Transistor set forming process

Similar Documents

Publication Publication Date Title
CN103065967B (zh) 高电压装置
CN103378002B (zh) 具有突出源极和漏极区的集成电路及形成集成电路的方法
KR101758996B1 (ko) 다중-임계 전압 전계 효과 트랜지스터 및 그 제조 방법
CN102637728B (zh) 制造应变源极/漏极结构的方法
CN102456628B (zh) 制造应变源/漏极结构的方法
CN103151353B (zh) 半导体管芯的金属栅极部件
US10903369B2 (en) Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
US9847404B2 (en) Fluctuation resistant FinFET
US8513106B2 (en) Pseudo butted junction structure for back plane connection
JP5544367B2 (ja) トランジスタにおいて進歩したシリサイド形成と組み合わされる凹型のドレイン及びソース区域
CN103811351A (zh) 形成外延部件的方法
CN102169835B (zh) 集成电路元件及其制造方法
US10438854B2 (en) Method for manufacturing CMOS structure
US10957799B2 (en) Transistor channel having vertically stacked nanosheets coupled by fin-shaped bridge regions
CN109494191A (zh) 半导体器件及其制备方法
US9812558B2 (en) Three-dimensional transistor and methods of manufacturing thereof
US9263402B2 (en) Self-protected metal-oxide-semiconductor field-effect transistor
US10332804B2 (en) Method for manufacturing CMOS structure
US8581347B2 (en) Forming bipolar transistor through fast EPI-growth on polysilicon
CN108574006A (zh) 具有t形栅极电极的场效应晶体管
US11239339B2 (en) Gate structure and method
US9818652B1 (en) Commonly-bodied field-effect transistors
CN108155151A (zh) 金属氧化物半导体晶体管及其制造方法
US10079248B2 (en) Field-effect transistors with a buried body contact
CN208923130U (zh) 用于静电保护的晶体管元件和静电保护器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20180612