CN102637728B - 制造应变源极/漏极结构的方法 - Google Patents

制造应变源极/漏极结构的方法 Download PDF

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Abstract

本发明公开了一种集成电路器件和形成该集成电路器件的方法。所公开的方法提供了用于在半导体器件中形成改进的轻掺杂源极/漏极元件和源极/漏极元件的工艺。具有改进的轻掺杂源极/漏极元件和源极/漏极元件的半导体器件可以防止或者降低缺陷，并且获得较好的应变效果。在至少一个实施例中，轻掺杂源极/漏极元件和源极/漏极元件包含通过外延生长形成的相同的半导体材料。

Description

制造应变源极/漏极结构的方法
技术领域
本发明涉及集成电路器件和制造集成电路器件的方法。
背景技术
半导体集成电路(IC)工业经历了迅猛发展。在IC发展期间，随着几何尺寸(即，能够利用制造工艺产生出的最小元件(或者线))的减小，功能密度(即，单位芯片面积的互连器件的数量)通常会增加。这种缩减工艺通常会提高生产效率，并且降低相关成本，从而带来很多益处。这种缩减工艺还增加了处理和制造IC的复杂程度，并且，对于这些已经意识到的进步来说，需要在IC制造中的类似发展。例如，当半导体器件，比如金属氧化物半导体场效应晶体管(MOSFET)缩小到各个技术节点时，利用外延(epi)半导体材料实现应变源极/漏极部件(例如，应力区域)，从而增强了载流子迁移率，并且改进了器件性能。形成带有应力区域的MOSFET通常包括：利用外延生长硅(Si)来形成n型器件的凸起的源极和漏极元件，并且利用外延生长锗硅(SiGe)来形成p型器件的凸起的源极和漏极元件。为了改进晶体管器件性能，还针对源极和漏极元件的形状、配制和材料实施各种不同技术。尽管现有的方式通常足以达到其预定目的，但是这些方式无法在各个方面都完全令人满意。
发明内容
为解决上述问题，本发明提供了一种器件，包括：衬底；栅极结构，位于衬底上方，并且在衬底中限定出沟道区域；以及外延epi应变器，位于衬底中，其间插入有沟道区域，其中，至少一个epi应变器包括：轻掺杂源极/漏极LDD元件；以及源极/漏极S/D元件，邻近LDD部分。
其中，epi应变器的材料与衬底的材料不同。
其中，epi应变器包含硅和附加元素的组分，附加元素是锗、锡、碳、或其组合。
其中，epi应变器包含锗硅SiGe，其中，Ge等于或者大于大约35at％。
该器件进一步包括：缓冲器层，位于epi应变器下方。
其中，缓冲器层包含硅和附加元素的组分，附加元素是锗、锡、碳、或其组合。
其中，缓冲器层包含锗硅SiGe，其中，Ge等于或者小于大约25at％。
其中，缓冲器层的厚度处于大约50埃到大约250埃的范围内。
其中，epi应变器的厚度与缓冲器层的厚度的比处于大约1到大约4的范围内。
该器件进一步包括：接触元件，位于epi应变器上方。
其中，接触元件包含锗硅SiGe，其中，Ge等于或者小于大约20at％。
此外，还提供了一种器件，包括：衬底；栅极结构，位于衬底上方，并且在衬底中限定出沟道区域；栅极隔离件，位于栅极结构的相对侧壁上；轻掺杂源极/漏极LDD元件，位于衬底中，其间插入有沟道区域；以及源极/漏极S/D元件，位于衬底中，其间插入有沟道区域，并且邻近LDD元件，其中，S/D元件和LDD元件的材料相同，S/D元件和LDD元件所包含的掺杂剂的掺杂浓度相同；以及接触元件，位于S/D元件上方。
其中，掺杂剂是硼，并且掺杂浓度处于大约1E18atoms/cm3到大约1E21atoms/cm3的范围内。
其中，S/D元件和接触元件包含锗硅(SiGe)，S/D元件和接触元件的Ge的原子比at％不同。
该器件进一步包括：缓冲器层，位于S/D元件下方。
其中，缓冲器层和S/D元件包含锗硅(SiGe)，缓冲器层和S/D元件的Ge的原子比at％不同。
其中，缓冲器层的厚度处于大约50埃到大约250埃的范围内。
此外，还提供了一种方法，包括：在半导体衬底上方形成栅极结构，并且在半导体衬底中限定出沟道区域；在栅极结构的相对侧壁上形成隔离件；在半导体衬底中形成沟槽，其间插入有沟道区域；在沟槽中外延生长第一半导体层，其中，第一半导体层含有硅和附加元素的组分；在第一半导体层上方和沟槽中外延生长第二半导体层，其中，第二半导体层形成LDD元件和S/D元件，并且含有硅和附加元素的组分；以及在第二半导体层上方外延生长接触元件，其中，接触元件含有硅和附加元素的组分，第二半导体层中的附加元素的原子比大于第一半导体层和接触元件中的附加元素的原子比。
其中，附加元素是锗、锡、碳、或者上述的组合。
其中，外延生长第二半导体层的步骤是利用含Ge气体和含Si气体进行的，其中，含Ge气体和含Si气体的质量流量比等于或者大于大约0.05。
附图说明
根据以下结合附图的详细描述可以最好地理解本发明。需要强调的是，根据工业中的标准实践，各种不同部件没有按比例绘制，并且只是用于图示的目的。实际上，为了使论述清晰，可以任意增加或减小各种部件的数量和尺寸。
图1是根据本发明的实施例的制造集成电路器件的方法的流程图。
图2-图8是根据图1的方法在各个制造阶段的实例性集成电路器件的各个横截面示意图。
具体实施方式
应该理解，以下公开内容提供了许多用于实施所公开的不同特征的不同实施例或实例。以下描述组件和配置的具体实例以简化本发明。当然，这仅仅是实例，并不是用于限制本发明。例如，在以下的本发明中所描述的将一个部件形成在另一部件上方或者之上，可以包括第一部件和第二部件被形成为直接接触的实施例，还可以包括在第一部件和第二部件之间形成有附加部件的实施例，比如，部件不直接接触。另外，本发明的内容可以在不同实例中重复使用参考标号和/或字母。这种重复是为了简化和清晰的目的，其本身并没有表示各个实施例和/或所讨论配置之间的关系。
参考图1和图2-图8，在下文中共同描述了方法100和半导体器件200。图2-图8中所示出的半导体器件200是集成电路，或者集成电路的一部分，可以包括存储单元和/或逻辑电路。半导体器件200可以包括诸如电阻器、电容器、电感器、和/或熔丝的无源器件，以及诸如P沟道场效应晶体管(PFET)、N沟道场效应晶体管(NFET)、金属氧化物半导体场效应晶体管(MOSFET)、互补金属氧化物半导体(CMOS)、高压晶体管、和/或高频晶体管、其他适当元件、和/或上述的组合的有源器件。可以理解，可以在方法100之前、之中、和/或之后设置附加步骤，对于该方法的附加实施例，可以替换或者去除下面所描述的一些步骤。可以进一步理解，在一些实施例中，可以在半导体器件200中增加附加元件，在一些其他实施例中，可以替换或者去除下面所描述的一些元件。
参考图1和图2，方法100开始于步骤102，其中，提供了衬底210。在本实施例中，衬底210是包含硅的半导体衬底。例如，硅衬底是所谓(001)衬底，该(001)衬底的顶表面平行于(001)晶格平面。在一些可选实施例中，衬底210包含诸如晶体硅和/或晶体锗的元素半导体；诸如碳化硅、砷化镓、磷化镓、磷化铟、砷化铟、和/或锑化铟的化合物半导体；诸如SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP、和/或GaInAsP的合金半导体；或者上述的组合。合金半导体衬底可以具有梯度SiGe元件，在该梯度SiGe元件中，Si和Ge的成分的比率随着位置的不同而不同。合金SiGe可以形成在硅衬底上方。SiGe衬底可以产生应变。而且，半导体衬底可以是绝缘体上硅(SOI)。在一些实例中，半导体衬底可以包括掺杂epi层。在其他实例中，硅衬底可以包括多层化合物半导体结构。
衬底210可以基于设计需要(例如，p型阱或者n型阱)包括各种掺杂区域。掺杂区域可以利用诸如硼或者BF2的p型掺杂剂；诸如磷或者砷的n型掺杂剂；或者上述的组合进行掺杂。掺杂区域可以直接形成在衬底210中、P阱结构中、N阱结构中、双重阱结构中、或者利用凸起结构形成。半导体器件200可以包括PFET器件和/或NFET器件，因此，衬底210可以包括配置为PFET器件和/或NFET器件的各种掺杂区域。PFET器件和/或NFET器件的栅极结构220形成在衬底210上方。例如，当衬底210是所谓(001)衬底时，栅极结构220以<110>方向形成在衬底210上。在一些实施例中，栅极结构220按顺序包括栅极电介质222、栅电极224、以及硬掩模226。栅极结构220可以通过本领域所公知的沉积、光刻图案化、和/或蚀刻工艺形成。
栅极电介质222形成在衬底210上方，并且包含介电材料，比如氧化硅、氮氧化硅、氮化硅、高介电常数(高-k)介电材料、其他适当的介电材料、或者上述的组合。示例性高-k介电材料包括HfO2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、其他适当材料、或者上述的组合。在一些实施例中，栅极电介质222可以是多层结构，例如，包括界面层、以及形成在界面层上的高k介电材料层。示例性界面层可以是通过热工艺或者原子层淀积(ALD)工艺形成的生长硅氧化物层。
栅电极224形成在栅极电介质222上方。在一些实施例中，栅电极224通过多晶硅(polysilicon)层形成。为了获得适当的导电性，可以掺杂多晶硅层。在一些可选实施例中，如果想要在随后的栅极替换工艺中形成或者替换虚拟栅极，则没有必要将多晶硅掺杂。在一些可选实施例中，栅电极224可以包括导电层，该导电层具有适当功函数。因此，栅电极224也可以称为功函数层。该功函数层可以包含适当材料，从而使得该层可以调节为具有适当功函数，进而改进了相关器件的性能。例如，在一些实施例中，作为PFET的p型功函数金属(p-金属)包含TiN或者TaN。另一方面，在一些实施例中，作为NFET器件的n型功函数金属(n-金属)包含Ta、TiAl、TiAlN、或者TaCN。功函数层可以包括掺杂导电氧化材料。栅电极224可以包括其他导电材料，比如铝、铜、钨、金属合金、金属硅化物、其他适当材料、或者上述的组合。例如，如果栅电极224包括功函数层，则在功函数层上方可以形成另一导电层。
硬掩模226形成在栅电极224上方，包括氧化硅、氮化硅、氮氧化硅、碳化硅、其他适当节点材料、或者上述的组合。硬掩模226可以具有多层结构。
参考图1和图3，方法100继续到步骤104，其中，栅极隔离件230形成在栅极结构220的相对侧壁上。在所示实施例中，第一隔离件材料(未示出)沉积在栅极结构220和衬底210上方。第一隔离件材料可以通过等离子体增强化学气相沉积(PECVD)和/或其他适当工艺形成。在至少一个实施例中，第一隔离件材料是包含氧化硅的介电层。在至少一个实施例中，第一隔离件材料的厚度小于大约150埃。此后，将第二隔离件材料(未示出)沉积在第一隔离件材料上方。可以利用物理气相沉积(PVD)(溅射)、化学气相沉积(CVD)、等离子体增强化学气相沉积(PECVD)、常压化学气相淀积(APCVD)、低压CVD(LPCVD)、高密度等离子体CVD(HDPCVD)、原子层CVD(ALCVD)、和/或其他适当工艺来沉积第二隔离件材料。在至少一个实施例中，第二隔离件材料是包含氮化硅的介电层。第二隔离件材料的其他示例性组合包括氧化硅、碳化硅、氮氧化硅、上述的组合、和/或其他适当材料。在至少一个实施例中，第二隔离件材料的厚度小于大约200埃。
在第一隔离件材料和第二隔离件材料形成在栅极结构220上方之后，在第一隔离件材料和第二隔离件材料上方实施图案化工艺(例如，无图形刻蚀工艺，blanketdryetchingprocess)，从而形成栅极隔离件230。蚀刻工艺可以包括各向异性蚀刻，从而部分移除将要形成外延元件或者凸起源极/漏极元件的区域中的衬底210的第一隔离件材料和第二隔离件材料。栅极隔离件230可以包括L型的第一隔离件(或者可以称为衬垫)230a和D型的第二隔离件230b。
参考图1和图4，方法100继续道步骤106，其中，在栅极结构220的每侧的衬底210中，尤其在PFET器件或者NFET器件的源极和漏极区域中，形成沟槽232。
可以在半导体器件200上方形成覆盖层(未示出)和光刻胶层(未示出)，然后，将覆盖层(未示出)和光刻胶层(未示出)图案化，从而保护其他器件区域。光刻胶层可以进一步包括防反射涂层(未示出)，比如底部防反射涂层(BARC)和/或顶部防反射涂层(TARC)。然后，利用蚀刻工艺移除衬底210的一部分，从而在衬底210中形成沟槽232。蚀刻工艺包括干式蚀刻工艺、湿式蚀刻工艺、或者上述的组合。在一些实施例中，蚀刻工艺利用了干式蚀刻工艺和湿式蚀刻工艺的组合。可以调整干式蚀刻工艺和湿式蚀刻工艺的蚀刻参数，比如所使用的蚀刻剂、蚀刻温度、蚀刻溶液浓度、蚀刻压力、源极功率、RF偏置电压、RF偏置功率、蚀刻剂流率、以及其他适当参数。例如，干式蚀刻工艺所利用的蚀刻压力可以是大约1mTorr到大约200mTorr，源极功率为大约200W到大约2000W，RF偏置电压为大约0V到大约100V，并且，蚀刻剂包括NF3、Cl2、SF6、He、Ar、CF4、或者上述的组合。在实例中，干式蚀刻工艺包括：蚀刻压力为大约1mTorr到大约200mTorr，源极功率为大约200W到大约2000W，RF偏置电压为大约0V到大约100V，NF3气流为大约5sccm到大约30sccm，Cl2气流为大约0sccm到大约100sccm，He气流为大约0sccm到大约500sccm，并且Ar气流为大约0sccm到大约500sccm。在另一实例中，蚀刻工艺包括：蚀刻压力为大约1mTorr到大约200mTorr，源极功率为大约200W到大约2000W，RF偏置电压为大约0V到大约100V，SF6气流为大约5sccm到大约30sccm，Cl2气流为大约0sccm到大约100sccm，He气流为大约0sccm到大约500sccm，并且Ar气流为大约0sccm到大约500sccm。在又一实例中，蚀刻工艺包括：蚀刻压力为大约1mTorr到大约200mTorr，源极功率为大约200W到大约2000W，RF偏置电压为大约0V到大约100V，CF4气流为大约5sccm到大约100sccm，Cl2气流为大约0sccm到大约100sccm，He气流为大约0sccm到大约500sccm，并且Ar气流为大约0sccm到大约500sccm。湿式蚀刻溶液可以包括NH4OH、氢氟酸(HF)、四甲基氢氧化铵(TMAH)、其他适当湿式蚀刻溶液、或者上述的组合。在实例中，湿式蚀刻工艺首先使用的HF溶液的浓度在室温下为100∶1，然后使用的NH4OH溶液温度为大约20℃到大约60℃。在另一实例中，湿式蚀刻工艺首先使用的HF溶液的浓度在室温下为100∶1，然后施加的TMAH溶液的温度为大约20℃到大约60℃。在蚀刻工艺之后，可以实施预清洁工艺：利用氢氟酸(HF)溶液或者其他适当溶液来清洁沟槽232。
在图4A中，为了更好地理解沟槽232的蚀刻轮廓而将半导体器件200放大。沟槽232的蚀刻轮廓限定出了NFET或者PFET器件的源极和漏极区域，沟槽232的蚀刻轮廓通过衬底210中的面251A、面251B、面251C、面251D、和面251E限定出。在一些实施例中，面251A、面251B、面251C、面251D、和面251E一起限定出的沟槽232具有楔形。面251A和面251E可以称为顶部侧壁面，面251B和面251D可以称为中部侧壁面，面251C可以称为底部侧壁面。在所示实施例中，面251A和面251E由{111}晶体学平面形成，并且倾斜于衬底210的主表面，面251B和面251D由{111}晶体学平面形成，并且分别位于面251A和面251E下方。面251C由{100}晶体学平面形成，该{100}晶体学平面平行于衬底210的主表面。在所示实施例中，从衬底210的顶表面到面251C的沟槽232的深度V1为大约300埃到大约700埃之间。
在所示实施例中，沟槽232的蚀刻轮廓通过面251A和面251B的交叉点限定出尖部A1，通过面251D和面251E的交叉点限定出尖部A2。例如，尖部A1位于栅极隔离件230下方，朝向栅极结构220下方的沟道区域。沟槽232的蚀刻轮廓通过面251B、251C、和251D限定出楔形底部。在一些实施例中，面251B与衬底210的主表面形成了角θ1。例如，角θ1关于衬底210的主表面处于大约45度到大约65度的范围内。
参考图1和图5，方法100继续到步骤108，其中，在沟槽232中形成第一层234。在一些实施例中，第一层234接触衬底210，并且具有沿着沟槽232底部的楔形。在一些实施例中，第一层234的底部的顶表面基本平行于衬底210的主表面。在一些实施例中，第一层234靠近面251B的侧壁表面关于衬底210的主表面形成有角θ2。例如，角θ2与角θ1的比率处于大约0.7到大约1.5的范围内。第一层234具有厚度V2。在至少一个实施例中，厚度V2处于大约50埃到大约250埃的范围内。在另一实施例中，沟槽232厚度V2与深度V1的比率处于大约0.25到大约0.5的范围内。在所示实施例中，第一层234通过外延生长或者外延(epi)工艺来部分地填充沟槽232。该epi工艺包括选择性外延生长(SEG)工艺、循环沉积和蚀刻(CDE)工艺、化学气象沉积(CVD)技术(例如，气相外延(VPE)和/或超高真空CVD(UHV-CVD))、分子束外延(MBE)、其他适当epi工艺、或者上述的组合。该epi工艺可以使用气态前体或者液态前体，该气态前体或者液态前体可以与衬底210的成分相互配合。
在一些实施例中，第一层234包含与衬底210不同的半导体材料。在一些实施例中，第一层234所包含的半导体材料含有硅以及至少一种附加元素。在至少一个实施例中，第一层234包含硅、和锗或者锡，作为PFET器件。在另一实施例中，第一层234包含硅和碳，作为NFET器件。在一些实施例中，第一层234中的至少一种附加元素的原子比(也称为原子百分数，at％)处于有限数量的范围内，从而防止在第一层234和衬底210之间的界面中形成严重缺陷。在至少一个实施例中，该至少一种元素是Ge，第一层是SiGe，作为PFET器件，第一层234中的Ge的原子比等于或者小于大约25at％。第一层234可以作为衬底210和随后形成的主层之间的缓冲层，从而防止或者降低缺陷的形成，进而降低了应变松弛或者电流泄漏。
在一些实施例中，第一层234是SiGe，作为PFET器件，并且利用含Si气体(例如，硅烷、DCS)、含Ge气体(例如，GeH4、GeCl4)、运载气体(H2)、和/或选择性蚀刻气体(例如，HCl)通过epi工艺沉积而成。在至少一个实施例中，形成第一层234的含Ge气体与含Si气体的质量流量比等于或者小于大约0.025。在其他实施例中，可以在大约500℃到大约800℃的温度范围下，大约10Torr到大约100Torr的压力范围下实施epi工艺来形成第一层234。
在一些实施例中，第一层234是不经过掺杂的。在一些可选实施例中，第一层234可以是经过掺杂的。在第一层234的形成期间，掺杂工艺可以是利用硼和/或BF2作为PFET，或者利用磷和/或砷作为NFET的原位掺杂。当第一层234不经过掺杂时，可以理解为，可以在随后的工艺中进行掺杂。可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、其他适当工艺、或者上述的组合来完成掺杂。第一层234可以进一步通过退火工艺暴露出来，比如快速热退火工艺。例如，第一层234中的硼掺杂浓度可以处于大约1E18atoms/cm3到大约1E21atoms/cm3的范围内。
参考图1、图6、图7A、和图7B，方法100继续到步骤110，其中，第二层236形成在沟槽232中的第一层234上方，并且填充沟道232。第二层236可以作为主层或者应变层，从而将器件200的沟道区域应变或者向器件200的沟道区域施加应力，并且增强了器件200的载流子迁移率，从而改进了器件性能。
在一些实施例中，第二层236包含硅和至少一种附加元素。在至少一个实施例中，第二层236包含硅、和锗或者锡，这些元素可以形成应变的源极/漏极元件作为PFET器件。在另一实施例中，第二层236包含硅和碳，这些元素可以形成应变的源极/漏极元件作为NFET器件。在至少一个实施例中，第二层236包含硅和与第一层234中的至少一种附加元素相同的至少一种附加元素。在其他实施例中，第二层236包含硅和至少一种附加元素，在第二层236中的至少一种附加元素的原子比(at％)大于第一层234中的至少一种附加元素的原子比(at％)，从而，为半导体器件200提供了足够的应力/应变。在至少一个实施例中，至少一种附加元素是Ge，第二层236是SiGe，作为PFET器件。在另一实施例中，第二层236中Ge的原子比等于或者大于大约35at％，从而作为应变器来增强载流子迁移率，并且改进器件性能。
在至少一个实施例中，利用含Si气体(例如，硅烷、二氯甲硅烷(DCS))、含Ge气体(例如，GeH4、GeCl4)、运载气体(例如，H2)、和/或选择性蚀刻气体(例如，HCl)，通过epi工艺沉积来形成第二层236。在另一实施例中，形成第二层236的含Ge气体与含Si气体的质量流量比大于形成第一层234的含Ge气体与含Si气体的质量流量比。例如，形成第二层236的含Ge气体与含Si气体的质量流量比可以等于或者大于大约0.05。在一些实施例中，可以在大约500℃到大约800℃的温度范围下，大约10Torr到大约100Torr的压力范围下实施epi工艺。
参考图6，中间第二层236a形成在第一层234上方，通过上面所描述的epi生长工艺形成该第一层234。注意，在中间第二层236a的形成期间，可以移除第一层234的顶部，从而暴露出衬底210的一部分。在一些实施例中，移除第一层234的顶部，从而使得厚度d处于大约25埃到大约100埃。参考图7A和图7B，通过不断实施epi生长工艺，形成最终第二层236来填充沟槽232。在epi生长工艺利用高Ge流量率，例如，含Ge气体与含Si气体的质量流量比可以等于或者大于大约0.05，跳过离子注入工艺，从而在衬底210中形成轻掺杂源极/漏极(LDD)区域，进而使得在连续epi生长工艺期间的衬底210具有高移除率。在一些实施例中，移除了衬底210暴露出的部分，并且在栅极隔离件230下方留出空间，作为轻掺杂源极/漏极(LDD)区域。其后，完全形成最终第二层236，该最终第二层236的一部分填充沟槽232，另一部分填充栅极隔离件230下方所留出的空间。因此，栅极隔离件230下方的最终第二层236的一部分可以作为应变LDD元件，填充在沟槽232中的最终第二层236的另一部分可以作为应变源极/漏极(S/D)元件。
在最终第二层236的形成期间，最终第二层236可以是不经过掺杂的或者利用硼和/或BF2进行原位掺杂，作为PFET，或者利用磷和/或砷掺杂，作为NFET。例如，硼掺杂浓度可以处于大约1E18atoms/cm3到大约1E21atoms/cm3的范围内。当最终第二层236不经过掺杂时，可以理解为，可以在后续工艺中进行掺杂。可以通过离子注入工艺、等离子体浸没离子注入(PIII)工艺、气体和/或固体源扩散工艺、其他适当工艺、或者上述的组合来完成掺杂。第一层234可以进一步通过退火工艺暴露出来，比如快速热退火工艺。
最终第二层236具有厚度V3。在至少一个实施例中，厚度V3与厚度V2的比率处于大约1到大约4的范围内。在其他实施例中，厚度V3处于大约250埃到大约550埃的范围内。在至少一个实施例中，如图7A所示，最终第二层236的顶表面与衬底210的顶表面基本上处于同一平面。在另一实施例中，如图7B所示，最终第二层236的顶表面高于衬底210的顶表面，第二层236的顶表面和衬底210的顶表面之间的差距小于大约100埃。
参考图1和图8，方法100进行到步骤112，其中，接触元件238选择性地形成在第二层236上方，并且接触第二层236的顶表面。接触元件238可以在第二层236和随后形成的硅化物层之间提供低接触电阻。在至少一个实施例中，接触元件238的厚度处于大约80埃到大约200埃的范围内。
在一些实施例中，接触元件238包含硅和至少一种附加元素。在至少一个实施例中，接触元件238包含硅、和锗或者锡，作为PFET器件。在另一实施例中，接触元件238包含硅和碳，作为NFET器件。在至少一个实施例中，接触元件238包含硅和与第一层234中的至少一种附加元素相同的至少一种附加元素。在一些实施例中，接触元件238中的附加元件的原子比(at％)小于第二层236中的附加元件的原子比(at％)。在至少一个实施例中，附加元素是Ge，接触元件238是SiGe，作为PFET。在另一实施例中，接触元件238中的Ge的原子比小于大约20at％。在一些实施例中，利用上面所描述的相同化学药品，通过epi工艺沉积接触元件238。在一些实施例中，用于形成接触元件238的含Ge气体与含Si气体的质量流量比可以等于或者小于0.01。
而且，可以在大约500℃到大约800℃的温度范围下，大约10Torr到大约100Torr的压力范围下实施epi工艺。接触元件238可以不经过掺杂，或者利用与第二层236相同的掺杂剂进行原位掺杂。接触元件238所具有的掺杂浓度可以处于大约1E18atoms/cm3到大约1E21atoms/cm3的范围内。可以对接触元件238进一步实施退火工艺，比如快速热退火工艺。
如下所述，可以进一步处理半导体200，从而完成制作过程。例如，将硅化物元件形成在接触元件上，从而降低接触电阻。可以通过以下方式包括将硅化物元件形成在源极和漏极区域上方：沉积金属层、退火金属层，从而使得金属层能够与硅发生反应而形成硅化物，然后，将没有经过反应的金属层移除。
在衬底上形成层间电介质(ILD)层，并且进一步对所获得的结构实施化学机械抛光(CMP)工艺，从而将带有ILD的衬底平坦化。而且，在形成ILD层之前，可以在栅极结构顶部上形成接触蚀刻停止层(CESL)。在至少一个实施例中，在最终器件中，栅电极仍旧是多晶硅。在另一实施例中，在后栅极工艺或者取代栅极工艺中，移除多晶硅，并且利用金属取代该多晶硅。在后栅极工艺中，继续在ILD层上实施CMP工艺，从而将栅极结构的多晶硅栅电极暴露出来，并且实施蚀刻工艺，从而移除多晶硅栅电极，进而形成沟槽。利用适当功函数金属(例如，p型功函数金属和n型功函数金属)来填充沟槽，作为PFET器件和NFET器件。
多层互连(MLI)包括形成在衬底上方的金属层和层间电介质(IMD)，用于与半导体结构的各个元件或者结构相电连接。多层互连包括垂直互连(比如，通孔或者触点)和水平互连(比如，金属线)。各种互连元件可以利用各种导电材料，比如铜、钨、和/或硅化物。在一个实例中，利用镶嵌工艺来形成铜多层互连结构。
总的来说，公开的方法提供了在半导体器件中形成改进的IDD元件和源极/漏极元件工艺。在形成LDD器件中，没有实施离子注入工艺的半导体器件可以防止器件损坏，改进epi层的质量，并且获得由epi层产生的高应变效果，进而改进了器件性能。而且，通过epi层形成的LDD器件可以提供附加的沟道应变，从而提高载流子迁移率，并且进一步改进了器件性能。另外，由epi层形成的LDD元件可以精确控制带有陡峭侧壁的浅结的厚度。可以看出，所公开的方法和集成电路器件改进了器件性能，包括但不限于，改进短沟道效果的控制，提高饱和电流，改进冶金栅极长度的控制，提高载流子迁移率，并且降低源极/漏极和硅化物元件之间的接触电阻。可以理解，不同的实施例可以具有不同的优点，并且没有哪个特定优点是任意一个实施例所必需的。
上面论述了多个实施例的部件，使得本领域普通技术人员可以更好地理解本发明的各个方面。本领域普通技术人员应该理解，可以很容易地使用本发明作为基础来设计或修改其他用于执行与本文所介绍实施例相同的目的和/或实现相同优点的处理和结构。本领域普通技术人员还应该意识到，这种等效构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，可以进行多种变化、替换以及改变。

Claims (20)

1.一种集成电路器件，包括：
衬底；
栅极结构，位于所述衬底上方，并且在所述衬底中限定出沟道区域；以及
外延epi应变器，位于所述衬底中，其间插入有所述沟道区域，其中，至少一个所述epi应变器包括：
轻掺杂源极/漏极LDD元件；以及
源极/漏极S/D元件，邻近所述LDD元件；
其中，所述器件包括：
第一半导体层，位于所述外延epi应变器下方，且位于所述衬底中；
中间第二层，位于所述外延epi应变器下方，并位于所述第一半导体层上方，且位于所述衬底中；
并且，在所述中间第二层的形成期间，移除所述第一半导体层的顶部从而暴露出所述衬底的一部分，并且移除所述衬底被暴露出的部分，在栅极隔离件下方留出空间，该空间由所述LDD元件填充。
2.根据权利要求1所述的集成电路器件，其中，所述epi应变器的材料与所述衬底的材料不同。
3.根据权利要求1所述的集成电路器件，其中，所述epi应变器包含硅和附加元素的组分，所述附加元素是锗、锡、碳、或其组合。
4.根据权利要求1所述的集成电路器件，其中，所述epi应变器包含锗硅SiGe，其中，Ge等于或者大于35at％。
5.根据权利要求1所述的集成电路器件，进一步包括：
由所述第一半导体层形成的作为所述衬底和随后形成的主层之间的缓冲的缓冲器层，位于所述epi应变器下方。
6.根据权利要求5所述的集成电路器件，其中，所述缓冲器层包含硅和附加元素的组分，所述附加元素是锗、锡、碳、或其组合。
7.根据权利要求5所述的集成电路器件，其中，所述缓冲器层包含锗硅SiGe，其中，Ge等于或者小于25at％。
8.根据权利要求5所述的集成电路器件，其中，所述缓冲器层的厚度处于50埃到250埃的范围内。
9.根据权利要求5所述的集成电路器件，其中，所述epi应变器的厚度与所述缓冲器层的厚度的比处于1到4的范围内。
10.根据权利要求1所述的集成电路器件，进一步包括：
接触元件，位于所述epi应变器上方。
11.根据权利要求10所述的集成电路器件，其中，所述接触元件包含锗硅SiGe，其中，Ge等于或者小于20at％。
12.一种集成电路器件，包括：
衬底；
栅极结构，位于所述衬底上方，并且在所述衬底中限定出沟道区域；
栅极隔离件，位于所述栅极结构的相对侧壁上；
轻掺杂源极/漏极LDD元件，位于所述衬底中，其间插入有所述沟道区域；以及
源极/漏极S/D元件，位于所述衬底中，其间插入有所述沟道区域，并且邻近所述LDD元件，其中，所述S/D元件和所述LDD元件的材料相同，所述S/D元件和所述LDD元件所包含的掺杂剂的掺杂浓度相同；以及
接触元件，位于所述S/D元件上方；
其中，所述器件包括：
第一半导体层，位于所述LDD元件和所述S/D元件下方，且位于所述衬底中；
中间第二层，位于所述LDD元件和所述S/D元件下方，并位于所述第一半导体层上方，且位于所述衬底中；
并且，在所述中间第二层的形成期间，移除所述第一半导体层的顶部从而暴露出所述衬底的一部分，并且移除所述衬底被暴露出的部分，在栅极隔离件下方留出空间，该空间由所述LDD元件填充。
13.根据权利要求12所述的集成电路器件，其中，所述掺杂剂是硼，并且所述掺杂浓度处于1E18atoms/cm3到1E21atoms/cm3的范围内。
14.根据权利要求12所述的集成电路器件，其中，所述S/D元件和所述接触元件包含锗硅(SiGe)，所述S/D元件和所述接触元件的Ge的原子比at％不同。
15.根据权利要求12所述的集成电路器件，进一步包括：
由所述第一半导体层形成的作为所述衬底和随后形成的主层之间的缓冲的缓冲器层，位于所述S/D元件下方。
16.根据权利要求15所述的集成电路器件，其中，所述缓冲器层和所述S/D元件包含锗硅(SiGe)，所述缓冲器层和所述S/D元件的Ge的原子比at％不同。
17.根据权利要求15所述的集成电路器件，其中，所述缓冲器层的厚度处于50埃到250埃的范围内。
18.一种形成集成电路器件的方法，包括：
在半导体衬底上方形成栅极结构，并且在半导体衬底中限定出沟道区域；
在所述栅极结构的相对侧壁上形成隔离件；
在所述半导体衬底中形成沟槽，其间插入有所述沟道区域；
在所述沟槽中外延生长第一半导体层，其中，所述第一半导体层含有硅和附加元素的组分；
在所述第一半导体层上方和所述沟槽中外延生长第二半导体层，其中，所述第二半导体层形成LDD元件和S/D元件，并且含有硅和附加元素的组分；以及
在所述第二半导体层上方外延生长接触元件，其中，所述接触元件含有硅和附加元素的组分，所述第二半导体层中的附加元素的原子比大于所述第一半导体层和所述接触元件中的附加元素的原子比；
其中，在所述第二半导体层的形成期间，移除所述第一半导体层的顶部从而暴露出所述衬底的一部分，并且移除所述衬底被暴露出的部分，在栅极隔离件下方留出空间，该空间由所述LDD元件填充。
19.根据权利要求18所述的形成集成电路器件的方法，其中，所述附加元素是锗、锡、碳、或者上述的组合。
20.根据权利要求18所述的形成集成电路器件的方法，其中，外延生长所述第二半导体层的步骤是利用含Ge气体和含Si气体进行的，其中，所述含Ge气体和所述含Si气体的质量流量比等于或者大于0.05。
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