CN101281926A - 半导体结构 - Google Patents

半导体结构 Download PDF

Info

Publication number
CN101281926A
CN101281926A CN200710137027.5A CN200710137027A CN101281926A CN 101281926 A CN101281926 A CN 101281926A CN 200710137027 A CN200710137027 A CN 200710137027A CN 101281926 A CN101281926 A CN 101281926A
Authority
CN
China
Prior art keywords
silicon
layer
containing compound
semiconductor structure
compound layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN200710137027.5A
Other languages
English (en)
Other versions
CN101281926B (zh
Inventor
林宪信
张文
苏建彰
陈冠宇
宋学昌
游明华
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Original Assignee
Taiwan Semiconductor Manufacturing Co TSMC Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Taiwan Semiconductor Manufacturing Co TSMC Ltd filed Critical Taiwan Semiconductor Manufacturing Co TSMC Ltd
Publication of CN101281926A publication Critical patent/CN101281926A/zh
Application granted granted Critical
Publication of CN101281926B publication Critical patent/CN101281926B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/161—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys
    • H01L29/165—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table including two or more of the elements provided for in group H01L29/16, e.g. alloys in different semiconductor regions, e.g. heterojunctions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66613—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation
    • H01L29/66628—Lateral single gate silicon transistors with a gate recessing step, e.g. using local oxidation recessing the gate by forming single crystalline semiconductor material at the source or drain location
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66636—Lateral single gate silicon transistors with source or drain recessed by etching or first recessed by etching and then refilled
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7842—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate
    • H01L29/7848—Field effect transistors with field effect produced by an insulated gate means for exerting mechanical stress on the crystal lattice of the channel region, e.g. using a flexible substrate the means being located in the source/drain region, e.g. SiGe source and drain
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/665—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using self aligned silicidation, i.e. salicide

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

本发明提供了一种半导体结构。该半导体结构包括：第一含硅化合物层，该第一含硅化合物层包括一元素，该元素大体选自由锗及碳所组成的族群；硅层，在第一含硅化合物层之上，其中该硅层包括实质上的纯硅；及第二含硅化合物层，包括在硅层上的元素。第一及第二含硅化合物层的硅浓度实质上小于硅层。该复合半导体结构可作为金属氧化物半导体(MOS)元件的源极/漏极区。

Description

半导体结构
技术领域
本发明涉及集成电路，且特别涉及一种具有应力源的金属氧化物半导体(MOS)元件的结构及其制造方法。
背景技术
在过去几十年来，半导体元件(例如金属氧化物半导体元件)的尺寸不断缩小，使得集成电路在速度、效能、密度上能持续进步。在晶体管的设计上，可调整在金属氧化物半导体元件的源极及漏极之间的沟道长度，来改变沟道电阻，从而影响晶体管的效能。更具体地说，缩短沟道长度可减小晶体管的源极-漏极电阻(假设所有其它参数维持不变)，因此当足够的电压施加在晶体管的栅极时，可使源极及漏极之间的电流流量增加。
为了更进一步加强金属氧化物半导体元件的效能，可将应力源(stressor)导入金属氧化物半导体元件的沟道来增加其载子迁移率(carrier mobility)。一般方法是在n型金属氧化物半导体(NMOS)元件的沟道中，朝源极-漏极方向施加拉应力，而在p型金属氧化物半导体(PMOS)元件的沟道中，朝源极-漏极方向施加压应力。
一种常用来施加压应力在PMOS元件的沟道的方法，是在其源极及漏极区生长SiGe应力源。这种方法一般包括以下步骤：在半导体基材上形成栅极叠层(gate stack)、在栅极叠层的侧壁上形成间隙壁、沿着栅极间隙壁在硅基材中形成凹槽、在凹槽中外延生长SiGe应力源、及退火处理。SiGe应力源施加压应力于沟道，该沟道位于源极SiGe应力源与漏极SiGe应力源之间。同样地，对于NMOS元件来说，可形成可施加拉应力的应力源(例如SiC应力源)。
然而，传统的应力源形成工艺有其缺点。虽然外延生长的SiGe应力源能够施加高应力于沟道，但随后的源极/漏极杂质注入，相反地却造成应力松弛。目前已发现在随后的注入及快速退火后，沟道应力可从约1.7GPa减小到约0.9GPa或更小。更糟的是，具有高应力SiGe应力源中的应力松弛是更显著的，这是由高浓度的锗所引起。
另一个额外的问题是漏电流的增加。在杂质注入期间，硅及锗原子脱离其晶格位置。随后的快速退火使得硅及锗原子的差排传播(propagation ofdislocation)到源极/漏极接面，而使得漏电流更大。
因此，业界急需一种改进的金属氧化物半导体元件，在利用应力源增加沟道应力的同时，又能避免先前技术的缺点。
发明内容
本发明提供一种半导体结构，包括第一含硅化合物层，该第一含硅化合物层包括一元素，该元素大体选自由锗及碳所组成的族群；硅层，在第一含硅化合物层之上，其中该硅层包括实质上的纯硅；及第二含硅化合物层，包括在硅层上的元素。第一及第二含硅化合物层的硅浓度实质上小于硅层。
本发明另提供一种半导体结构，包括半导体基材；在半导体基材上的栅极叠层；及源极/漏极区，具有至少一部分在半导体基材中，且相邻于栅极叠层。源极/漏极区包括第一应力源区域，包括一元素，该元素大体选自由锗及碳所组成的族群；硅区域，在第一应力源区域上，包括实质上纯硅。第一应力源区域的硅浓度实质上小于硅区域。此半导体结构，还包括掺杂区域，延伸自第一应力源区域的顶表面到第一应力源区域中。掺杂区域的杂质浓度实质上大于源极/漏极区的剩下部分。掺杂区域实质上在硅区域的底表面上方。
本发明另提供一种金属氧化物半导体(MOS)元件，包括：半导体基材；半导体基材上的栅极叠层；源极/漏极应力源，具有至少一部分在半导体基材中，且相邻于栅极叠层。源极/漏极应力源包括：第一SiGe区域；硅区域，在第一SiGe区域之上，包括实质上纯硅；及第二SiGe区域，在硅区域之上。此MOS元件还包括硅化物区域，在第二SiGe区域之上。
本发明另提供一种形成半导体结构的方法，包括：形成第一含硅化合物层，包括一元素，该元素选自大体由锗及碳所组成的族群；形成硅层于第一含硅化合物层之上，其中该硅层包括实质上的纯硅；及形成第二含硅化合物层，包括在硅层上的元素，其中第一及第二含硅化合物层的硅浓度实质上小于硅层。
本发明另提供一种形成半导体结构的方法，包括：提供半导体基材；形成栅极叠层于半导体基材之上；形成凹槽于半导体基材之中，其中该凹槽相邻于栅极叠层；及形成至少一部分在凹槽中的应力源。形成应力源的步骤，包括外延生长第一应力源区域，包括一种材料，该材料大体选自由SiGe及SiC所组成的族群；及于第一应力源区域之上外延生长硅区域，包括实质上的纯硅。此方法还包括杂质注入，该杂质大体选自由p型杂质及n型杂质所组成的族群，将杂质掺杂到实质上在硅区域顶表面上的区域。
本发明的优点包括增进沟道应力及减小漏电流。
为让本发明的上述和其它目的、特征、和优点能更明显易懂，下文特举出较佳实施例，并配合附图，详细说明如下。
附图说明
图1-7显示本发明一实施例的工艺剖面图，其中将一硅层插入SiGe应力源中；及
图8显示另一实施例，其中将一硅层形成于SiGe应力源的顶部。
其中，附图标记说明如下：
20～基材；              24～浅沟槽绝缘区(STI区)；
12～栅极叠层；          26～栅极介电层；
28～栅极电极；          30～低掺杂源极/漏极区(LDD区)；
34～栅极间隙壁；        36～凹槽；
40、48～SiGe区域；      42～硅区域；
T1、T2、T3～厚度；      50～线；
44～底表面；            46～顶表面；
52～硅化物区域。
具体实施方式
本发明在此提供一种减小差排传播(propagation)的方法，以减小应力松弛。本发明的较佳实施例的制造过程显示于图1-7中。此较佳实施例的变化将接着讨论。在以下各种实施例，相似的元件符号用来标示相似的元件。
如图1，提供基材20。在一实施例中，基材20由硅块材所形成。或者，基材20由III族、IV族、及/或V族元素的化合物所形成。基材20还可以具有复合结构，例如硅覆盖绝缘层(SOI)结构。浅沟槽绝缘(STI)区24形成在基材20中以隔离元件区域。如本技术领域人员所公知的，STI区24可由蚀刻基材20以形成凹槽，接着以介电材料(例如高密度等离子体氧化物)填充凹槽来形成STI区24。
栅极叠层12(包括栅极介电层26与栅极电极28)形成于基材20之上。栅极介电层26较佳具有高介电常数(k值)，且可包括常用的介电材料，例如氧化物、氮化物、氮氧化物、及前述的组合。栅极电极28可包括掺杂的多晶硅、金属、金属硅化物、金属氮化物、及前述的组合。如本技术领域人员所公知，栅极介电层26与栅极电极28较佳由在栅极介电层上沉积栅极电极层来形成，随后将栅极电极层与栅极介电层进行图案化。
随后形成低掺杂源极/漏极(LDD)区30，较佳是以注入p型杂质来形成(如图2所示)。栅极叠层12可作为掩模，使得LDD区30实质上沿着栅极12的边缘对齐。此外，也可形成晕状及/或口袋区(未显示)，较佳是以n型杂质注入来形成。或者，LDD区30是在应力源形成后才形成，以下将仔细讨论。
图3显示栅极间隙壁34的形成。如本技术领域人员所公知，为了形成栅极间隙壁34，要先形成栅极间隙壁层(未显示)。在一实施例中，栅极间隙壁层包括衬氧化层及披覆其上的氮化层。在另一实施例中，栅极间隙壁层可包括单一层或两层以上，各包括氧化硅、氮化硅、氮氧化硅、及/或其它介电材料。栅极间隙壁层可以常用的技术来形成，例如等离子体辅助化学气相沉积(PECVD)、次大气压化学气相沉积、及其相似技术。
然后将栅极间隙壁层图案化以形成栅极间隙壁34，其中图案化可以干式蚀刻来执行。将栅极间隙壁层的水平部分移除，而剩余部分便形成了栅极间隙壁34。在一实施例中，最终的栅极间隙壁34较佳是薄间隙壁，其厚度在约150
Figure A20071013702700071
至约300
Figure A20071013702700072
之间。
如图4，凹槽36沿着栅极间隙壁34的边缘形成，较佳是以等向性或异向性蚀刻来形成。在90纳米技术中，凹槽36的较佳深度是在约500至约1000
Figure A20071013702700074
之间，更佳是在约600
Figure A20071013702700075
及900之间。熟知此技术的人员可了解在所有叙述中，所使用的尺寸只是范例，而较佳的尺寸会随着用来形成集成电路的技术尺寸而改变。假如栅极间隙壁34是虚设间隙壁而在随后的工艺中将以新间隙壁置换(较佳是用宽间隙壁)，则较佳蚀刻方式是等向性，因此凹槽36延伸在栅极间隙壁34之下。另一方面，蚀刻工艺可使用异向性或等向性蚀刻。
图5显示外延区域的形成，也称为应力源。在一实施例中，应力源是具有三明治结构的复合应力源，而有三堆叠层40、42、及48。在外延工艺中，SiGe区域40首先外延生长于凹槽36中，较佳是使用选择性外延生长(SEG)。SiGe区域40的较佳晶格间距大于基材20。在一实施例中，SiGe区域40是在一反应室中使用化学气相沉积(CVD)形成。前驱物包括含硅气体及含锗气体，例如SiH4、二氯硅烷(DCS)、及GeH4，而含硅气体及含锗气体的分压可依据所需的锗-硅原子比来调节。p型杂质(例如硼)可在SiGe区域40外延生长时掺杂(后文称为原处掺杂)。
在一第一实施例中，SiGe区域40是具浓度梯度的，较低部分的锗原子百分率比较高部分小。锗原子百分率可逐渐地从下到上增加。在一第二实施例中，SiGe区域40具有实质上从下到上一致的锗原子百分率。在SiGe区域40中，较佳的锗原子百分率是在约15％至约40％之间。SiGe区域40的厚度可在约500
Figure A20071013702700081
至约800之间。在一实施例中，SiGe区域40的较佳厚度约为凹槽36深度的90％(见图4)。
随后改变外延工艺的工艺条件以在SiGe区域40上形成硅区域42。在较佳实施例中，硅区域42包括实质上的纯硅，例如其硅原子百分率大于约99％。p型杂质(例如硼)可视需要选择性地以低杂质浓度在原处掺杂。在一实施例中，形成硅区域42的前驱物包括SiCl2H2及/或SiH4，而其沉积温度约650℃至约800℃之间。在一实施例中，硅区域42的厚度在约10
Figure A20071013702700083
至约100
Figure A20071013702700084
之间。
在一第一实施例中，硅区域42选择性地只生长在凹槽中，其中当外延生长进行时，蚀刻气体(例如HCl)可导入外延生长环境。或者，不使用蚀刻气体来控制外延生长，而硅薄层可生长到凹槽36之外不需要的区域。在这种情况下，可执行蚀刻工艺来移除不需要的硅层。
SiGe区域48随后形成在硅区域42上。在SiGe区域48的较佳锗原子百分率小于SiGe区域40。在SiGe区域48具有较低的锗原子百分率可使其上形成硅化物较为容易。在一实施例中，SiGe区域48的锗原子百分率是在约10％至约20％之间。较佳的SiGe区域48的厚度T1约大于200，而更佳是在约200
Figure A20071013702700092
至约300之间。此外，厚度T1较佳是大于随后的深源极/漏极注入的杂质深度。以下将讨论其细节。
p型杂质(例如硼)较佳是以原处掺杂在SiGe区域48中。在一实施例中，在SiGe区域48的p型杂质浓度是在约1E19/cm3至约1E21/cm3之间。
接下来，如图6A，执行注入工艺以掺杂p型杂质。低掺杂源极/漏极区30(LDD区)可形成在区域40、42、及48形成之后(而非形成于栅极间隙壁34形成之前)。较佳的p型杂质包括硼、铟、及前述的组合。杂质注入会至少摧毁外延区域的顶端部分的晶格结构而造成差排。线50标示出射程末端(EOR，end-of-range)的位置，即大多数所注入杂质停止的位置。因此，在EOR线50上的区域的杂质浓度及差排浓度高于区域40及42。外延区域40、42、及48实质上形成金属氧化物半导体元件的源极/漏极区。
在较佳实施例中，EOR线50(其上是掺杂区)是在硅区域42的底表面44上。更佳的是，EOR线50在硅区域42的顶表面46之上。为了达到这点，需调节杂质及其相应的注入能量。在一实施例中，硼离子的注入能量是在约2keV至约6keV之间。假如以BF2注入，较佳的注入能量是在约10keV至约30keV之间。同样地，可调节SiGe区域48的厚度T1及/或硅区域42的厚度T2以确定EOR线50在硅区域42的底表面44及/或顶表面46之上。
请注意图6A只显示制造过程的结构，在随后具有升温过程的工艺之后，差排将传播(propagation)。然而，由于硅区域42的存在，只有少数的部分差排可传播到硅区域42的顶表面46之下，而甚至更少量的差排会传播到硅区域42的底表面44。图6B显示差排的扩散，其中小点用来象征差排的分布。大多数的差排受到硅区域42的顶表面46及底表面44所阻障，所以仅非常少量的差排(假如有的话)是位于硅区域42之下。
在差排传播的同时，所注入的杂质离子也可能会扩散。因此，显示于图6B的小点亦代表扩散后的注入离子的分布。再次说明，即使一些注入离子可扩散到硅区域42之下，注入离子的结构功能部分仍会留在硅区域42之上。因此，仍可视为注入离子(几乎全部)在硅区域42之上。
图7显示锗化物-硅化物区域52的形成。在本发明的说明书中，锗化物-硅化物区域52也称为硅化物区域52。如本技术领域人员所公知，硅化物区域52较佳是以全面性沉积金属薄层来形成，例如镍、铂、钴、及前述的组合。随后加热基材，使得硅及锗与其接触的金属反应。反应之后，在硅/锗及金属之间形成了金属硅化物及/或金属锗硅化物。透过蚀刻剂可选择性地移除未反应的金属，其中该蚀刻剂会攻击金属，但不会攻击硅化物及锗硅化物。
图8显示本发明的另一实施例。起始阶段大体与图1-4相同。硅区域42(其厚度T3实质上大于第一实施例中的厚度T2，见图5)形成于SiGe区域40之上。较佳的厚度T3大于随后源极/漏极注入的EOR线50的深度。换句话说，随后形成的注入区域在硅区域42的底表面44之上。因此，由源极/漏极注入所产生的差排实质上位于硅区域42的底表面44之上。在一实施例中，硅区域42的厚度T3较佳是约大于200
Figure A20071013702700101
，而更佳是在约250
Figure A20071013702700102
及300
Figure A20071013702700103
之间。较佳的厚度T3也与源极/漏极注入的能量及掺杂物的种类有关，较大的厚度T3需要使用较大的能量。
请注意以上所讨论的实施例中，区域40、42、及48的厚度都影响在沟道的最终应力，而最佳厚度可经由实验找出。在形成硅区域42之后，将硅区域42的顶端部分硅化以形成硅化物区域(未显示)。
在以上所讨论的实施例中，外延区域的形成并未使用虚设栅极间隙壁。在另一实施例中，于形成外延区域40、42、及48之后(但在源极/漏极注入之前)，可移除栅极间隙壁34，再形成新的栅极间隙壁。较佳的新栅极间隙壁是宽于栅极间隙壁34。在此实施例中，形成凹槽36的蚀刻工艺(如图4)可是等向性或异向性。LDD区可在形成区域40、42、及48以及移除虚设栅极间隙壁之后形成。
虽然以上所讨论的实施例使用形成于PMOS元件的SiGe应力源为范例，熟知此技术领域的技术人员可了解本发明的技术也可用来形成NMOS元件。NMOS元件可具有如图7及8所示的相似结构，除了区域40、42、及48是包括SiC(取代SiGe)，以及用n型杂质(例如磷及/或砷)来置换p型杂质。虽然碳原子百分率一般小于锗原子百分率，在SiC区域40、42、及48中，较佳的n型杂质剖面图大体相似于对应的p型杂质(如以上所讨论)。例如，SiC应力源的碳原子百分率小于约3％。
本发明的实施例具有数个优点。其一是应力松弛显著地减小。在两件实作的样品中，第一件样品包括SiGe区域，其厚度约900
Figure A20071013702700104
。第二件样品包括复合层，该复合层包括底部SiGe层(约400
Figure A20071013702700111
)、硅层(约200
Figure A20071013702700112
)、及顶部SiGe层(约300
Figure A20071013702700113
)。结果发现在注入硼及执行快速退火后，由厚度约900
Figure A20071013702700114
的SiGe层所产生的应力只有约0.77GPa，而由复合层所产生的应力约1.04GPa。此外，源极/漏极区及硅基材之间的漏电流显著地减小。实验已显现使用本发明实施例所制作的大多数PMOS元件的漏电流是在低于5E-12安培的范围。在对照组的MOS元件样品中，在应力源中只包括单一SiGe层，其漏电流分布在约1E-11安培至约1E-9安培之间。此显著改善的机制尚未完全明白。可能的解释是硅区域42与下面的SiGe区域40及上面的SiGe区域48，形成高应力界面44及46(见图5及图8)。在随后的退火工艺期间，当差排向下传播时，具应力的表面44及46改变了差排传播方向，使其在平行于接口44及46的方向传播，以避免差排向下传播而甚至到达源极/漏极接面。
虽然本发明已以较佳实施例揭示如上，然而其并非用以限定本发明，任何熟习此技术的技术人员，在不脱离本发明的精神和范围内，当可作一些的变动与润饰，因此本发明的保护范围当以后附的权利要求书为准。

Claims (11)

1. 一种半导体结构，包括：
一第一含硅化合物层，包括一元素，该元素大体选自由锗及碳所组成的族群；
一硅层，在该第一含硅化合物层之上，其中该硅层包括实质上的纯硅；及
一第二含硅化合物层，包括在该硅层上的该元素，其中该第一及第二含硅化合物层的硅浓度实质上小于该硅层。
2. 根据权利要求1所述的半导体结构，其特征是该硅层具有约大于99％的硅浓度。
3. 根据权利要求1所述的半导体结构，还包括一金属氧化物半导体元件，其中该硅层及该第一及该第二含硅化合物层形成至少该金属氧化物半导体元件的一源极/漏极区的一部分。
4. 根据权利要求1所述的半导体结构，其特征是该第一含硅化合物层、该硅层及该第二含硅化合物层包括一杂质，该杂质大体选自由一p型杂质及一n型杂质所组成的族群中，且其中在该第二含硅化合物层中的杂质浓度实质上小于该第一含硅化合物层及该硅层。
5. 根据权利要求1所述的半导体结构，其特征是该元素为锗，且其中在该第一及该第二含硅化合物层中的锗原子百分率是在约10％至约40％之间。
6. 根据权利要求1所述的半导体结构，还包括在该第二含硅化合物层上的一硅化层。
7. 一种半导体结构，包括：
一半导体基材；
一栅极叠层，在该半导体基材之上；及
一源极/漏极区，具有至少一部分在该半导体基材中，且相邻于该栅极叠层，其中该源极/漏极区包括：
一第一应力源区域，包括一元素，该元素大体选自由锗及碳所组成的族群；及
一硅区域，在该第一应力源区域上，包括实质上纯硅，其中该第一应力源区域的硅浓度实质上小于该硅区域；及
一掺杂区域，延伸自该第一应力源区域的一顶表面到该第一应力源区域中，其中该掺杂区域的杂质浓度实质上大于该源极/漏极区的剩下部分，且其中该掺杂区域实质上在该硅区域的一底表面上方。
8. 根据权利要求7所述的半导体结构，其特征是该源极/漏极区还包括在该硅区域上的一第二应力源区域，且其中该第二应力源区域包括该元素，且其中该第二应力源区域的硅浓度实质上小于该硅区域。
9. 根据权利要求7所述的半导体结构，其特征是该硅区域的一顶表面与一硅化物区域接触。
10. 根据权利要求7所述的半导体结构，其特征是该元素为锗，且其中该金属氧化物半导体元件为一p型金属氧化物半导体元件。
11. 根据权利要求7所述的半导体结构，其特征是该元素为碳，且其中该金属氧化物半导体元件为一n型金属氧化物半导体元件。
CN200710137027.5A 2007-04-05 2007-07-19 半导体结构 Active CN101281926B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US11/732,889 US8344447B2 (en) 2007-04-05 2007-04-05 Silicon layer for stopping dislocation propagation
US11/732,889 2007-04-05

Publications (2)

Publication Number Publication Date
CN101281926A true CN101281926A (zh) 2008-10-08
CN101281926B CN101281926B (zh) 2011-03-16

Family

ID=39826184

Family Applications (1)

Application Number Title Priority Date Filing Date
CN200710137027.5A Active CN101281926B (zh) 2007-04-05 2007-07-19 半导体结构

Country Status (3)

Country Link
US (2) US8344447B2 (zh)
CN (1) CN101281926B (zh)
TW (1) TWI347010B (zh)

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102637728A (zh) * 2011-02-14 2012-08-15 台湾积体电路制造股份有限公司 制造应变源极/漏极结构的方法
CN102709183A (zh) * 2011-03-28 2012-10-03 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102832246A (zh) * 2011-06-15 2012-12-19 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103681338A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
TWI453902B (zh) * 2008-11-19 2014-09-21 Omnivision Tech Inc 使用選擇性磊晶之影像感測器電晶體之輕度摻雜汲極
CN104851912A (zh) * 2014-02-14 2015-08-19 台湾积体电路制造股份有限公司 晶体管的应变引发方案

Families Citing this family (30)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009043916A (ja) * 2007-08-08 2009-02-26 Toshiba Corp 半導体装置及びその製造方法
JP5211647B2 (ja) 2007-11-01 2013-06-12 富士通セミコンダクター株式会社 半導体装置及びその製造方法
US20090278170A1 (en) * 2008-05-07 2009-11-12 Yun-Chi Yang Semiconductor device and manufacturing method thereof
DE102009015748B4 (de) * 2009-03-31 2014-05-22 Globalfoundries Dresden Module One Limited Liability Company & Co. Kg Verringern des Silizidwiderstands in SiGe-enthaltenden Drain/Source-Gebieten von Transistoren
US8497528B2 (en) 2010-05-06 2013-07-30 Taiwan Semiconductor Manufacturing Company, Ltd. Method for fabricating a strained structure
US8558289B2 (en) * 2009-07-30 2013-10-15 Taiwan Semiconductor Manufacturing Company, Ltd. Transistors having a composite strain structure, integrated circuits, and fabrication methods thereof
US8120120B2 (en) * 2009-09-17 2012-02-21 Globalfoundries Inc. Embedded silicon germanium source drain structure with reduced silicide encroachment and contact resistance and enhanced channel mobility
US9117905B2 (en) 2009-12-22 2015-08-25 Taiwan Semiconductor Manufacturing Company, Ltd. Method for incorporating impurity element in EPI silicon process
US8426278B2 (en) * 2010-06-09 2013-04-23 GlobalFoundries, Inc. Semiconductor devices having stressor regions and related fabrication methods
US8299535B2 (en) * 2010-06-25 2012-10-30 International Business Machines Corporation Delta monolayer dopants epitaxy for embedded source/drain silicide
CN102487006B (zh) * 2010-12-01 2014-05-07 中芯国际集成电路制造(北京)有限公司 半导体器件及其形成方法
US8796788B2 (en) 2011-01-19 2014-08-05 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor devices with strained source/drain structures
US8492237B2 (en) 2011-03-08 2013-07-23 International Business Machines Corporation Methods of fabricating a bipolar junction transistor with a self-aligned emitter and base
US9343318B2 (en) * 2012-02-07 2016-05-17 Taiwan Semiconductor Manufacturing Company, Ltd. Salicide formation using a cap layer
US8994097B2 (en) 2012-03-08 2015-03-31 Taiwan Semiconductor Manufacturing Company, Ltd. MOS devices having non-uniform stressor doping
US9012310B2 (en) 2012-06-11 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Epitaxial formation of source and drain regions
US20140057399A1 (en) * 2012-08-24 2014-02-27 International Business Machines Corporation Using Fast Anneal to Form Uniform Ni(Pt)Si(Ge) Contacts on SiGe Layer
EP2704199B1 (en) * 2012-09-03 2020-01-01 IMEC vzw Method of manufacturing a semiconductor device
US9105490B2 (en) 2012-09-27 2015-08-11 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
US9287138B2 (en) 2012-09-27 2016-03-15 Taiwan Semiconductor Manufacturing Company, Ltd. FinFET low resistivity contact formation method
US8823065B2 (en) * 2012-11-08 2014-09-02 Taiwan Semiconductor Manufacturing Company, Ltd. Contact structure of semiconductor device
KR20140121617A (ko) * 2013-04-08 2014-10-16 삼성전자주식회사 반도체 장치 및 그 제조 방법
US9012964B2 (en) * 2013-08-09 2015-04-21 Taiwan Semiconductor Manufacturing Company, Ltd. Modulating germanium percentage in MOS devices
US9337337B2 (en) * 2013-08-16 2016-05-10 Taiwan Semiconductor Manufacturing Company, Ltd. MOS device having source and drain regions with embedded germanium-containing diffusion barrier
US9583483B2 (en) * 2013-09-03 2017-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Source and drain stressors with recessed top surfaces
US9728637B2 (en) * 2013-11-14 2017-08-08 Taiwan Semiconductor Manufacturing Co., Ltd. Mechanism for forming semiconductor device with gate
US9401365B2 (en) * 2013-12-19 2016-07-26 Texas Instruments Incorporated Epitaxial source/drain differential spacers
US9202916B2 (en) * 2013-12-27 2015-12-01 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device structure
CN105702727B (zh) * 2014-11-28 2020-06-16 联华电子股份有限公司 金属氧化物半导体装置与其形成方法
US20220359752A1 (en) * 2021-05-07 2022-11-10 Taiwan Semiconductor Manufacturing Co., Ltd. Source/Drain Features With Improved Strain Properties

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4258034B2 (ja) * 1998-05-27 2009-04-30 ソニー株式会社 半導体装置及び半導体装置の製造方法
US6339232B1 (en) * 1999-09-20 2002-01-15 Kabushika Kaisha Toshiba Semiconductor device
CN1286147C (zh) 2002-09-11 2006-11-22 台湾积体电路制造股份有限公司 减小位错缺陷的多层结构
US6891192B2 (en) 2003-08-04 2005-05-10 International Business Machines Corporation Structure and method of making strained semiconductor CMOS transistors having lattice-mismatched semiconductor regions underlying source and drain regions
US7105393B2 (en) * 2004-01-30 2006-09-12 Taiwan Semiconductor Manufacturing Co., Ltd. Strained silicon layer fabrication with reduced dislocation defect density
US20070026599A1 (en) * 2005-07-27 2007-02-01 Advanced Micro Devices, Inc. Methods for fabricating a stressed MOS device
US7696019B2 (en) * 2006-03-09 2010-04-13 Infineon Technologies Ag Semiconductor devices and methods of manufacturing thereof
US8017487B2 (en) * 2006-04-05 2011-09-13 Globalfoundries Singapore Pte. Ltd. Method to control source/drain stressor profiles for stress engineering
US7605407B2 (en) * 2006-09-06 2009-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Composite stressors with variable element atomic concentrations in MOS devices
US7534689B2 (en) * 2006-11-21 2009-05-19 Advanced Micro Devices, Inc. Stress enhanced MOS transistor and methods for its fabrication

Cited By (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI453902B (zh) * 2008-11-19 2014-09-21 Omnivision Tech Inc 使用選擇性磊晶之影像感測器電晶體之輕度摻雜汲極
US8859352B2 (en) 2008-11-19 2014-10-14 Omnivision Technologies, Inc. Lightly-doped drains (LDD) of image sensor transistors using selective epitaxy
CN102637728A (zh) * 2011-02-14 2012-08-15 台湾积体电路制造股份有限公司 制造应变源极/漏极结构的方法
US8835982B2 (en) 2011-02-14 2014-09-16 Taiwan Semiconductor Manufacturing Company, Ltd. Method of manufacturing strained source/drain structures
CN102637728B (zh) * 2011-02-14 2015-11-18 台湾积体电路制造股份有限公司 制造应变源极/漏极结构的方法
CN102709183A (zh) * 2011-03-28 2012-10-03 中芯国际集成电路制造(上海)有限公司 用于制造半导体器件的方法
CN102832246A (zh) * 2011-06-15 2012-12-19 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN102832246B (zh) * 2011-06-15 2015-06-10 台湾积体电路制造股份有限公司 半导体器件及其制造方法
CN103681338A (zh) * 2012-09-18 2014-03-26 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN103681338B (zh) * 2012-09-18 2016-06-08 中芯国际集成电路制造(上海)有限公司 半导体器件及其制造方法
CN104851912A (zh) * 2014-02-14 2015-08-19 台湾积体电路制造股份有限公司 晶体管的应变引发方案
CN104851912B (zh) * 2014-02-14 2018-07-17 台湾积体电路制造股份有限公司 晶体管的应变引发方案

Also Published As

Publication number Publication date
US8846461B2 (en) 2014-09-30
TWI347010B (en) 2011-08-11
US20080246057A1 (en) 2008-10-09
US8344447B2 (en) 2013-01-01
TW200841468A (en) 2008-10-16
CN101281926B (zh) 2011-03-16
US20130122674A1 (en) 2013-05-16

Similar Documents

Publication Publication Date Title
CN101281926B (zh) 半导体结构
US7554110B2 (en) MOS devices with partial stressor channel
US7538387B2 (en) Stack SiGe for short channel improvement
US7750338B2 (en) Dual-SiGe epitaxy for MOS devices
KR101561209B1 (ko) 크게 스트레스받는 채널들을 구비한 ｍｏｓ 디바이스들을 제조하는 방법
US7605407B2 (en) Composite stressors with variable element atomic concentrations in MOS devices
US9287399B2 (en) Faceted intrinsic epitaxial buffer layer for reducing short channel effects while maximizing channel stress levels
US8114727B2 (en) Disposable spacer integration with stress memorization technique and silicon-germanium
US20060237746A1 (en) GeSOI transistor with low junction current and low junction capacitance and method for making the same
US20120199849A1 (en) Method of fabrication of metal oxide semiconductor field effect transistor
US9245955B2 (en) Embedded shape SiGe for strained channel transistors
CN101241932B (zh) 金属氧化物半导体装置
CN100365766C (zh) 厚应变硅层及含有厚应变硅层的半导体结构的形成方法
KR20070029711A (ko) 트랜지스터 형성 방법
US7504292B2 (en) Short channel effect engineering in MOS device using epitaxially carbon-doped silicon
US9209270B2 (en) MOS devices having non-uniform stressor doping
CN103811313A (zh) 降低外延中的图案负载效应
CN105529268B (zh) 晶体管及其形成方法
CN100561689C (zh) 用于形成晶体管的方法
US20110306170A1 (en) Novel Method to Improve Performance by Enhancing Poly Gate Doping Concentration in an Embedded SiGe PMOS Process
CN103000499B (zh) 一种锗硅硼外延层生长方法
US9349864B1 (en) Methods for selectively forming a layer of increased dopant concentration
JP2008171999A (ja) 半導体装置およびその製造方法
KR101673920B1 (ko) 반도체 장치의 제조 방법
WO2008144629A1 (en) Raised source/drain regions in mos device

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant