CN104851912B - 晶体管的应变引发方案 - Google Patents

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Abstract

本发明提供了晶体管的应变引发方案。晶体管器件包括设置在半导体衬底的沟道区上方的栅极结构。源极/漏极凹槽沿着栅极结构的侧面布置在半导体衬底中。掺杂的硅锗(SiGe)区设置在源极/漏极凹槽内并且具有与沟道的掺杂类型相反的掺杂类型。未掺杂的SiGe区也设置在源极/漏极凹槽内。未掺杂的SiGe区位于掺杂的SiGe区之下并且在源极/漏极凹槽内的不同位置处包括不同的锗浓度。

Description

晶体管的应变引发方案
技术领域
以下公开内容涉及半导体制造方法。具体地，以下公开内容涉及用于形成半导体器件的接触件的方法。
背景技术
半导体工业通过根据摩尔定律缩放集成芯片(IC)组件的最小部件尺寸来不断地改进集成芯片的性能。然而，近年来，一些IC组件的缩放已经变得越来越难。为了缓解缩放的需求，半导体工业已经在寻找改进集成芯片的性能的其他方式。
应变工程通常用于改进晶体管器件的性能。例如，通过在PMOS晶体管的沟道区上诱导产生压应力，晶体管的迁移率和性能得以改进。通过将应变工程用于改进晶体管性能，缓解了缩放集成芯片设计(例如，进一步减小栅极电介质厚度)的需求。
发明内容
为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种晶体管器件，包括：栅极结构，设置在半导体衬底上；源极/漏极凹槽，沿着所述栅极结构的侧面布置在所述半导体衬底中；掺杂的应变引发区，设置在所述源极/漏极凹槽内，所述掺杂的应变引发区包括掺杂有n型或p型掺杂剂杂质的化合物半导体材料；以及未掺杂的应变引发区，在所述源极/漏极凹槽内设置在所述掺杂的应变引发区之下，所述未掺杂的应变引发区包括所述化合物半导体材料，并且元素的化学计量在所述未掺杂的应变引发区内的不同位置处不同。
在该晶体管器件中，所述源极/漏极凹槽通过不同平面取向限定具有平面的凹槽表面，并且所述未掺杂的应变引发区在不同平面附近分别包括不同的应变引发组分浓度。
在该晶体管器件中，所述化合物半导体材料包括硅锗(SiGe)。
在该晶体管器件中，所述掺杂的应变引发区包括掺杂有硼的硅锗(SiGe)。
在该晶体管器件中，所述未掺杂的应变引发区包括：第一未掺杂的应变引发层，具有邻接所述源极/漏极凹槽的上表面的上<111>平面并且具有第一应变引发组分浓度；以及第二未掺杂的应变引发层，具有下<111>平面。
根据本发明的另一方面，提供了一种晶体管器件，包括：栅极结构，设置在半导体衬底的沟道区上方，所述沟道区具有第一掺杂类型；源极/漏极凹槽，沿着所述栅极结构的侧面布置在所述半导体衬底中；掺杂的硅锗(SiGe)区，设置在所述源极/漏极凹槽内并且具有与所述第一掺杂类型相反的第二掺杂类型；以及未掺杂的SiGe区，设置在所述源极/漏极凹槽内并且位于所述掺杂的SiGe区之下，其中，所述未掺杂的SiGe区在所述源极/漏极凹槽内的不同位置处包括不同的锗浓度。
在该晶体管器件中，所述未掺杂的SiGe区包括：外部的未掺杂的SiGe层，邻接所述源极/漏极凹槽的上表面并且具有第一锗浓度；下部的未掺杂的SiGe层，邻接所述源极/漏极凹槽的底面并且具有第二锗浓度；以及内部的未掺杂的SiGe层，位于所述外部的未掺杂的SiGe层和所述下部的未掺杂的SiGe层之间并且具有第三锗浓度，所述第三锗浓度高于所述第一锗浓度和所述第二锗浓度中的每一个。
在该晶体管器件中，所述未掺杂的SiGe区是大致V形层，所述外部的未掺杂的SiGe层设置在所述V形层的最外面的尖部区域附近，所述下部的未掺杂的SiGe层设置在所述V形层的底部附近，并且所述内部的未掺杂的SiGe层沿着所述V形层的臂部位于所述外部的未掺杂的SiGe层和所述下部的未掺杂的SiGe层之间。
在该晶体管器件中，所述外部的未掺杂的SiGe层和所述下部的未掺杂的SiGe层的锗浓度均在约5％和约25％的范围内。
在该晶体管器件中，所述内部的未掺杂的SiGe层的锗浓度在约15％和约35％的范围内。
在该晶体管器件中，所述外部的未掺杂的SiGe层、所述下部的未掺杂的SiGe层或所述内部的未掺杂的SiGe层包括递增或递减的锗浓度分布。
在该晶体管器件中，掺杂的SiGe层的锗浓度在约35％和约70％的范围内。
该晶体管器件进一步包括：覆盖层，电连接至所述掺杂的SiGe区并布置在所述掺杂的SiGe区上方，所述覆盖层包括未掺杂的硅或包括锗浓度小于约35％的SiGe。
根据本发明的又一方面，提供了一种形成晶体管器件的方法，包括：在半导体衬底上形成栅极结构；源极/漏极凹槽在所述半导体衬底内形成在沿着所述栅极结构的侧面的位置处；在所述源极/漏极凹槽的上层处将具有第一应变引发组分浓度的第一未掺杂的应变引发层沉积到所述源极/漏极凹槽内；在所述源极/漏极凹槽的下层处将具有不同于所述第一应变引发组分浓度的第二应变引发组分浓度的第二未掺杂的应变引发层沉积到所述源极/漏极凹槽内。
在该方法中，应变引发材料包括硅锗(SiGe)；以及所述应变引发组分包括锗(Ge)。
在该方法中，所述第一未掺杂的应变引发层和所述第二未掺杂的应变引发层由未掺杂的SiGe制成。
该方法进一步包括：在所述第一未掺杂的应变引发层和所述第二未掺杂的应变引发层上方沉积掺杂的应变引发层以填充所述源极/漏极凹槽。
在该方法中，所述第一未掺杂的应变引发层包括两个<111>平面彼此相交的尖部区域。
在该方法中，沉积所述第一未掺杂的应变引发层的外延生长速率比沉积所述第二未掺杂的应变引发层的第二外延生长速率更快。
在该方法中，用于沉积所述第一未掺杂的应变引发层的第一Ge/Si气体流量比小于沉积所述第二未掺杂的应变引发层的第二Ge/Si气体流量比。
附图说明
当结合附图进行阅读时，通过以下详细描述可更好地理解本发明的各方面。应该注意，根据工业中的标准实践，各个部件未按比例绘出。实际上，为了清楚的讨论，各个部件的尺寸可以任意地增大或减小。
图1示出了应变沟道晶体管器件的一些实施例的截面图。
图2示出了应变沟道晶体管器件的一些可选实施例的截面图。
图3示出了形成应变沟道晶体管器件的方法的一些实施例的流程图。
图4a至图4g示出了根据一些实施例的应变沟道晶体管器件的制造方法的示例性中间步骤。
具体实施方式
以下公开内容提供了许多用于实现主题的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括以直接接触的方式形成第一部件和第二部件的实施例，且也可以包括在第一部件和第二部件之间可以形成附加部件，使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字母。该重复是为了简单和清楚的目的，并且其本身并没有规定所讨论的各个实施例和/或配置之间的关系。
本文中参照附图进行描述，其中，贯穿全文，相同的参考标号通常用于指相同的元件，并且，各个结构不一定按比例绘制。在以下描述中，为了说明的目的，阐述了许多具体细节以帮助理解。然而，对于本领域技术人员而言，在具有较小程度的这些具体细节的情况下，也可以实施在此描述的一个或多个方面。在其他情况下，以框图的形式示出已知的结构和器件以帮助理解。
可以通过在沟道区的相对端处形成应变引发源极和漏极区来形成应变沟道MOSFET(金属氧化物半导体场效应晶体管)器件。通过以下步骤来形成应变引发的源极和漏极区：在衬底内形成源极和漏极凹槽以及随后在源极和漏极凹槽内沉积应变引发材料。例如，可以将诸如硅锗(SiGe)的含锗材料沉积在p沟道MOSFET的源极凹槽或漏极凹槽内以向源极凹槽和漏极凹槽之间的沟道区提供横向压应变。沟道区中的该横向压应变提高空穴的迁移率，其中，空穴是示例性p沟道MOSFET中的主要载流子。类似地，诸如碳化硅(SiC)的含碳材料可以用于引发张应变，从而提高n沟道MOSFET的电子迁移率。
对于先进的PMOS技术节点(例如，28nm栅极宽度以及更小的)中的沟道迁移率提高，可在SiGe的外延生长期间实施原位硼掺杂工艺以形成掺杂的SiGe源极/漏极区。在SiGe外延期间的原位硼掺杂有利地提供了突变结、小源极-漏极电阻和小接触电阻。该原位硼掺杂还会缓解SiGe层和硅衬底之间的晶格失配。然而，不幸的是，硼掺杂剂可以从掺杂的SiGe源极/漏极区向外扩散至器件的沟道区之下，从而导致短沟道效应，该短沟道效应对于小部件尺寸尤为明显。
为了限制这种短沟道效应的出现，本发明涉及具有掺杂的应变引发源极/漏极区和下面的未掺杂的应变引发源极/漏极区的晶体管器件，掺杂与未掺杂的应变引发源极/漏极区都布置在单个源极/漏极凹槽中。未掺杂的应变引发区阻止掺杂剂从掺杂的应变引发源极/漏极区向晶体管的沟道区的扩散。具体地，未掺杂的应变引发区可以具有若干不同区域，这些不同区域具有不同浓度的应变引发组分。不同浓度的应变引发组分可以控制掺杂剂扩散穿过未掺杂的应变引发区的程度。例如，在未掺杂的应变引发区由SiGe(其中，Ge是应变引发组分)制成的情况下，Ge的不同浓度可以对应于硼从掺杂的SiGe源极/漏极区到沟道区的不同扩散速率；其中，较低锗浓度对应于增加的硼向外扩散，而较高锗浓度对应于减少的硼向外扩散。因此，可以调节应变引发组分浓度以在相对较深的源极/漏极位置处提供较少的掺杂剂扩散，从而防止短沟道效应；并且也在相对较浅的源极/漏极位置处提供较多的掺杂剂扩散，同时仍保持对沟道的合适的应力以用于提高载流子迁移率。可以对n型和p型晶体管实施这些技术，n型和p型晶体管均考虑为落在本发明的范围内。
图1示出了应变的沟道晶体管器件100的一些实施例的截面图。栅极结构108设置在半导体衬底102上。在各个实施例中，半导体衬底102可以包括诸如半导体晶圆和/或半导体晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、硅锗、绝缘体上硅等)以及任何其他类型的半导体和/或与其相关联的外延层。例如，沿着栅极结构108的相对边缘形成源极/漏极凹槽103。源极/漏极区104a/104b形成在源极/漏极凹槽中并且包括掺杂的应变引发区110和未掺杂的应变引发区112。例如，掺杂的应变引发区110可以包括掺杂有硼的SiGe区。例如，未掺杂的应变引发区112可以包括未掺杂的或本征的SiGe并且位于源极/漏极凹槽内的掺杂的应变引发区110下面。
未掺杂的应变引发区112可以包括具有不同浓度的应变引发组分的不同区域。第一未掺杂的应变引发层112a的第一应变引发组分浓度可以低于下面的第二未掺杂的应变引发层112b的第二应变引发组分浓度。第一未掺杂的应变引发层112a具有与源极/漏极凹槽103的顶面邻接的上<111>平面118，并且下面的第二未掺杂的应变引发层112b具有下<111>平面126。在一些实施例中，存在具有与源极/漏极凹槽103的底面邻接的<100>平面128的第三未掺杂的应变引发层112c。由于较低的应变引发组分浓度，第一未掺杂的应变引发层112a产生从第一掺杂的应变引发材料110至晶体管100的沟道区106的更多的硼扩散。由于较高的应变引发组分浓度，第二未掺杂的应变引发层112b阻止从第一掺杂的应变引发区110至沟道区106之下的硼扩散，从而降低了短沟道效应。
在一些实施例中，栅极结构108可以包括堆叠件结构，堆叠件结构包括栅极介电层120、栅电极层122和硬掩模层124。栅极介电层120设置在半导体衬底102上。栅电极层122(例如，多晶硅、替换金属等)设置在栅极介电层120上，并且硬掩模层124(例如，SiO2或其他电介质)设置在栅电极层122上。在一些实施例中，侧壁间隔件116位于栅极结构108的相对侧上。侧壁间隔件116配置为使栅电极层122与应变源极区104a以及应变漏极区104b隔离。
应变源极区104a和应变漏极区104b配置为在沟道区106上引起应变(例如，压应变或张应变)。
在一些实施例中，应变引发材料可以包括硅锗，并且应变引发组分可以包括锗。在种实施例中，由于锗(Ge)和硅(Si)的晶格常数的差别，锗配置为在沟道区106上引起应变。在其他实施例中，例如，应变引发材料可以包括诸如碳化硅(SiC)的可选材料。
在一些实施例中，应变引发材料(例如，SiGe)可以包括设置在应变源极区104a和应变漏极区104b的凹槽内的多个不同的外延层。在一些实施例中，多个不同的外延层可以分别具有不同的应变引发组分浓度分布(例如，锗浓度分布)，它们在邻接层之间的相交处是不连续的。
虽然应变源极区104a和应变漏极区104b在应变沟道晶体管器件100所示为三层区域，但应当理解，所公开的应变源极区104a和应变漏极区104b不限于这样的层。在其他实施例中，应变源极区104a和应变漏极区104b可以包括附加层(例如，第四SiGe层、第五SiGe层等)。
图2示出了应变沟道晶体管器件200的一些可选实施例的截面图。
应变沟道晶体管器件200包括设置在半导体衬底202上的栅极结构208和沿着栅极结构208的侧面位于半导体衬底202中的源极/漏极凹槽内的源极/漏极区204，源极/漏极区204具有在半导体衬底202中提供钻石形或“V”形空腔的各向异性蚀刻轮廓。“V”形空腔包括两侧是<111>表面220a和220b的<100>表面222。
源极/漏极区204包括诸如212a、212b和212c的多个未掺杂的硅锗(SiGe)层和上面的掺杂的硅锗(SiGe)层210。具有第一锗浓度的外部的未掺杂的SiGe层212a位于与源极/漏极凹槽的顶面邻接的位置，并且具有第二锗浓度的下部的未掺杂的SiGe层212c位于一个或多个附加的未掺杂的SiGe层下方。具有第三锗浓度的内部的未掺杂的SiGe层212b位于外部的未掺杂的SiGe层和下部的未掺杂的SiGe层之间。外部的未掺杂的SiGe层设置在源极/漏极凹槽的两个相交的<111>平面侧表面216和218上，该侧表面216和218形成尖部区域。下部的未掺杂的SiGe层212c设置在<100>表面222上，本文中将<100>表面222统称为底面。位于外部的未掺杂的SiGe层和下部的未掺杂的SiGe层之间的内部的未掺杂的SiGe层设置在下部的<111>平面侧表面216和<110>平面侧表面230上。未掺杂的SiGe层212的锗浓度可以是不同的常数值，第一锗浓度和第二锗浓度低于第三锗浓度。或者锗浓度可以是递增的、递减的、连续的或不连续分布。锗浓度分布可以是不连续的，以实现更好的性能。作为一个实例，外部的未掺杂的SiGe层和下部的未掺杂的SiGe层的第一锗浓度和第二锗浓度可以在约5％和约25％的范围内。内部的未掺杂的SiGe层的第三锗浓度可以在约15％和约35％的范围内。掺杂的SiGe层210的锗浓度可以在约35％和约70％的范围内。晶体管器件200还可以包括硅覆盖层214，硅覆盖层214包括未掺杂的纯硅或SiGe覆盖层，例如，SiGe覆盖层包括小于约35％的锗浓度。应当理解，由于源极/漏极凹槽具有诸如222的<100>表面和诸如216和218的<111>表面，术语上面不严格地限于竖直的上面。例如，术语上面也可以意指沿着垂直于<111>表面的线的上面(例如，沿着45°角的上面)。
图3示出了形成应变沟道晶体管器件的方法300的一些实施例的流程图。
虽然下面将公开的方法(例如，方法300)示出和描述为一系列步骤或事件，但是应当理解，这些步骤或事件的示出的顺序不应解释为限制意义。例如，一些步骤可以以不同的顺序发生和/或与除了在此示出和/或描述的这些步骤或事件之外的其他步骤或事件同时发生。此外，实现在此的描述的一个或多个方面或实施例不一定需要所有示出的步骤。而且，可以在一个或多个单独的步骤和/或阶段过程中实施在此描述的一个或多个步骤。
在步骤302中，如图4a所示的实例，在半导体衬底上形成栅极结构。在各个实施例中，半导体衬底可以包括诸如半导体晶圆和/或半导体晶圆上的一个或多个管芯的任何类型的半导体主体(例如，硅、硅锗、绝缘体上硅等)以及任何其他类型的半导体和/或与其相关联的外延层。
在步骤304中，如图4b所示的实例，在源极/漏极区处形成注入，源极/漏极区半导体衬底内位于沿着栅极结构的侧面的位置处。在一些实施例中，连续地实施口袋注入和选择性轻掺杂漏极(LDD)注入。
在步骤306中，如图4c和/或图4d所示的实例，在半导体衬底中的源极/漏极区内形成源极/漏极凹槽。在一些实施例中，多个蚀刻工艺可以用于形成源极/漏极凹槽。例如，在一些实施例中，可以对半导体衬底实施各向同性蚀刻工艺以在半导体衬底中形成凹槽。然后可以实施各向异性蚀刻以实现V形源极/漏极凹槽。
在步骤308中，在源极/漏极凹槽的上层处的源极/漏极凹槽内沉积具有第一未掺杂的应变引发组分浓度的第一未掺杂的应变引发层。在一些实施例中，应变引发组分可以包括锗。
在一些实施例中，应变引发材料可以作为多个不同的外延层沉积在源极/漏极凹槽内。在一些实施例中，可以在相同的处理室内(即，不从处理室移除半导体衬底)原位沉积多个不同的外延层。可以通过其他技术中的的物理汽相沉积(PVD)、化学汽相沉积(CVD)或外延附生来应用沉积。在步骤310中，在源极/漏极凹槽的下层处的源极/漏极凹槽内沉积具有高于第一应变引发组分浓度的第二应变引发组分浓度的第二未掺杂的应变引发层。
在步骤312中，在第一未掺杂的应变引发层和第二未掺杂的应变引发层上面沉积包含掺杂材料的具有第三组分浓度的掺杂的应变引发层。第三组分浓度可以高于或低于第一应变引发组分浓度或第二应变引发组分浓度。
在步骤314中，在一些实施例中，可以在沉积多层SiGe层的同时实施高温退火。可以在保持在约700℃和约900℃的范围内的温度和具有在约10托和约200托的范围内的压力的处理室内实施高温退火持续约30s和约240s之间的时间段。
图4a至图4g示出了半导体衬底的截面图的一些实施例，它们示出了形成应变沟道晶体管器件的方法。虽然参照方法300描述了图4a至图4g，但应当理解，图4a至图4g中公开的结构不限于这种方法。
如图4a所示，在半导体衬底402上形成栅极结构。栅极结构包括选择性地形成在半导体衬底402上的栅极介电层420。可以通过沉积工艺(例如，化学汽相沉积、物理汽相沉积等)或通过热氧化形成栅极介电层420。在一些实施例中，例如，栅极介电层420可以包括诸如二氧化硅(SiO2)或高k介电材料的绝缘材料。
在栅极介电层420上方形成栅电极层422。栅电极层422可以包括通过沉积工艺沉积的多晶硅或金属栅极材料。然后在栅电极层422和栅极介电层420上方选择性地形成硬掩模层424。随后根据硬掩模层424蚀刻栅极介电层420和栅电极层422以限定栅极区。
如图4b所示，实施一次或多次注入502以将掺杂剂引入半导体衬底402，从而形成设置在栅极结构之间的注入区504。在一些实施例中，一次或多次注入502可以包括口袋注入。口袋注入区可以延伸到堆叠栅极结构之下的位置。口袋注入改进了晶体管器件的抗穿透控制(anti-punch through control)。在各个实施例中，口袋注入可以包括砷(As)掺杂剂和/或磷(P)掺杂剂。在一些实施例中，可以在具有在约20KeV(千电子伏特)和约80KeV之间的范围的能量、具有在约1e12atoms/cm2(原子/平方厘米)和约1e14atoms/cm2之间的范围的剂量以及具有在约15°和约45°之间的范围的倾斜角的情况下实施口袋注入。
在其他实施例中，一次或多次注入502可以包括对半导体衬底402实施的轻掺杂漏极(LDD)注入。LDD注入改进SCE(短沟道效应)控制。在各个实施例中，LDD注入可以包括二氟化硼(BF2)掺杂剂或硼(B)掺杂剂。可以在在约1KeV和约10KeV之间的范围的能量、在约1e13atoms/cm2和约1e16atoms/cm2之间的范围的剂量以及约0°和约30°之间的范围的倾斜角的情况下实施LDD注入。
如图4c所示，选择性地蚀刻半导体衬底402以形成源极凹槽508a和漏极凹槽508b。在一些实施例中，可以通过多蚀刻工艺形成源极凹槽508a和漏极凹槽508b。半导体衬底402可以暴露于各向同性蚀刻剂506，该各向同性蚀刻剂配置为产生具有各向同性蚀刻轮廓(例如，U形蚀刻轮廓)的凹槽508a和508b。在一些实施例中，各向同性蚀刻剂506可以包括干蚀刻剂。例如，在一些实施例中，各向同性蚀刻剂506可以包括使用工艺气体的干蚀刻剂，工艺气体包括四氟化碳(CF4)、氯气(Cl2)、三氟化氮(NF3)、六氟化硫(SF6)和/或氦(He)。
如图4d所示，半导体衬底402可以进一步暴露于各向异性蚀刻剂510。各向异性蚀刻剂510进一步蚀刻凹槽508a和508b以产生具有各向异性蚀刻轮廓的源极凹槽404a和漏极凹槽404b。在一些实施例中，各向异性蚀刻剂510可以包括湿蚀刻剂。例如，各向异性蚀刻剂510可以包括四甲基氢氧化铵(TMAH)。TMAH产生<111>平面以形成倾斜角为约110度至约140度的‘V’形或钻石形凹槽。在一些实施例中，半导体衬底402可以暴露于TMAH蚀刻剂，其包括以介于约20℃和约100℃之间的温度保持在处理室内的浓度介于1％至30％之间的水溶液，以形成介于约和约之间的凹槽深度。
在一些实施例中，可以在形成源极凹槽404a和漏极凹槽404b之前在栅极结构的相对两侧上形成侧壁间隔件416。在一些实施例中，可以通过以下步骤形成侧壁间隔件416：在半导体衬底402上沉积氮化物，以及选择性地蚀刻氮化物以形成侧壁间隔件416。
如图4e至图4g所示，实施多层SiGe生长工艺以在源极凹槽404a和漏极凹槽404b内形成应变引发SiGe材料。在一些实施例中，在源极凹槽和漏极凹槽内沉积硅锗(SiGe)材料之前，实施预清洗工艺以从源极凹槽和漏极凹槽中去除表面缺陷和/或污染物。在一些实施例中，预清洗工艺可以包括湿清洗工艺(例如，基于氢氟酸(HF))或干清洗工艺(例如，使用前-Ni硅化物(SiCoNi)或Certas)。
如图4e所示，第一未掺杂的SiGe层412a和底部未掺杂的SiGe层412c沉积在源极凹槽404a和漏极凹槽404b的尖部区域和底部区上。尖部区域包括具有<111>平面的两个侧表面的交叉点。底部区和尖部区域处的第一外延速率比侧壁区处的第二外延速率更快，侧壁区包括具有<111>平面的侧表面。在一些实施例中，第一未掺杂的SiGe层的厚度为约2nm至10nm，并且底部未掺杂的SiGe层的厚度为约5nm至15nm。形成了相对较低的锗浓度。在沉积期间施加第一Ge/Si气体流量比。例如，可以施加约0.001至约0.01的Ge/Si的气体流量比。
如图4f所示，在第一未掺杂的SiGe层和底部未掺杂的SiGe层上沉积第二未掺杂的SiGe层412b。第二区包括具有侧表面(具有<111>平面)的侧壁区。注意，第二未掺杂的SiGe层的生长比第一未掺杂的SiGe层和底部未掺杂的SiGe层的生长更慢。在一些实施例中，第二未掺杂的SiGe层的厚度为约5nm至15nm。形成了相对较高的锗浓度。可以意识到，第二Ge/Si气体流量比大于第一Ge/Si气体流量比。例如，可以施加约0.005至约0.05的Ge/Si气体流量比。
如图4g所示，在第二未掺杂的SiGe层上沉积掺杂有硼的掺杂的SiGe层410。掺杂的SiGe层410可以生长至高于衬底的顶面，例如，高约0nm至15nm。在一些实施例中，然后可以在SiGe层上形成约5nm至15nm的附加的Si或SiGe覆盖层。
应当理解，贯穿该文件，虽然在讨论在此描述的方法的方面的过程中将示例性结构作为参考，但是那些方法不限于所提出的相应结构。相反，该方法(和结构)应当理解为相互独立的并能够单独存在，并且在不考虑附图所示的任何特定方面的情况下也能够实施。此外，在此描述的层可以以任何合适的方式形成，诸如通过旋涂、溅射、生长和/或沉积技术等。
而且，基于阅读和/或理解说明书和附图，本领域技术人员可以想到等同替换和/或更改。本文中的公开内容包括所有这样的更改和变化，并且通常不旨在限于此。例如，虽然本文中所提供的附图被示出和描述为具有特定掺杂类型，但如本领域技术人员应当理解，可以利用可选掺杂类型。
此外，虽然仅关于若干实施方式中的一个公开了特定部件或方面，但是这些部件或方面可以根据需要与其他实施方式中的一个或多个其他部件和/或方面结合。此外，在某种程度上，在此使用了术语“包括”、“具有着”、“具有”、“带有”和/或其变化，这些术语旨在以类似“包括”的意义是包含的。而且，“示例性”仅意味着一个实例的意思，而不是最佳实例。也应该理解，为了简单和易于理解的目的，本文中所示出的部件、层和/或元件示出为具有相对于彼此的特定尺寸和/或方位，但是实际的尺寸和/或方位可以与在此示出的显著不同。
本发明涉及具有应变源极/漏极区的晶体管器件，应变源极/漏极区包括在浅层处具有较小应变引发组分浓度的第一应变引发层、在深层处具有较大应变引发组分浓度的下面的第二应变引发层以及额外的掺杂层。
在一些实施例中，本发明涉及一种晶体管器件。该晶体管包括布置在半导体衬底上方的栅极结构。源极/漏极凹槽沿着栅极结构的侧面布置在半导体衬底中。第一应变引发区设置在源极/漏极凹槽内并且由掺杂有n型或p型掺杂剂杂质的化合物半导体材料构成。第二应变引发区设置在源极/漏极凹槽内以位于第一应变引发区之下。第二应变引发区由未掺杂形式的化合物半导体材料构成。在第二应变引发区内的不同位置处，构成化合物半导体材料的元素的化学计量不同。
在其他实施例中，本发明涉及一种晶体管器件。晶体管器件包括设置在半导体衬底的沟道区上方的栅极结构。沟道区具有第一掺杂类型。源极/漏极凹槽沿着栅极结构的侧面布置在半导体衬底中。掺杂的硅锗(SiGe)区设置在源极/漏极凹槽内并且具有与第一掺杂类型相反的第二掺杂类型。未掺杂的SiGe区设置在源极/漏极凹槽内并且位于掺杂的SiGe区之下。未掺杂的SiGe区在源极/漏极凹槽内的不同位置处包括不同的锗浓度。
在又一些实施例中，本发明涉及一种形成晶体管器件的方法。该方法包括在半导体衬底上形成栅极结构。该方法还包括在位于沿着栅极结构的侧面的位置处的半导体衬底内形成源极/漏极凹槽。该方法还包括在源极/漏极凹槽的上层处的源极/漏极凹槽内沉积具有第一应变引发组分浓度的第一未掺杂的应变引发层。该方法还包括在源极/漏极凹槽的下层处的源极/漏极凹槽内沉积具有大于第一应变引发组分浓度的第二应变引发组分浓度的第二未掺杂的应变引发层。该方法还包括在源极/漏极凹槽内沉积具有第三应变引发组分浓度的掺杂的应变引发层。

Claims (18)

1.一种晶体管器件，包括：
栅极结构，设置在半导体衬底上；
源极/漏极凹槽，沿着所述栅极结构的侧面布置在所述半导体衬底中；
掺杂的应变引发区，设置在所述源极/漏极凹槽内，所述掺杂的应变引发区包括掺杂有n型或p型掺杂剂杂质的化合物半导体材料；以及
未掺杂的应变引发区，在所述源极/漏极凹槽内设置在所述掺杂的应变引发区之下，所述未掺杂的应变引发区包括所述化合物半导体材料，并且元素的化学计量在所述未掺杂的应变引发区内的不同位置处不同，
其中，所述未掺杂的应变引发区包括：
第一未掺杂的应变引发层，具有邻接所述源极/漏极凹槽的上表面的上平面<111>并且具有第一应变引发组分浓度；以及
第二未掺杂的应变引发层，具有下平面<111>并且具有第二应变引发组分浓度，所述第二应变引发组分浓度高于所述第一应变引发组分浓度，
所述源极/漏极凹槽为‘V’形或钻石形凹槽。
2.根据权利要求1所述的晶体管器件，其中，所述源极/漏极凹槽通过不同平面取向限定具有平面的凹槽表面，并且所述未掺杂的应变引发区在不同平面附近分别包括不同的应变引发组分浓度。
3.根据权利要求1所述的晶体管器件，其中，所述化合物半导体材料包括SiGe。
4.根据权利要求1所述的晶体管器件，其中，所述掺杂的应变引发区包括掺杂有硼的SiGe。
5.一种晶体管器件，包括：
栅极结构，设置在半导体衬底的沟道区上方，所述沟道区具有第一掺杂类型；
源极/漏极凹槽，沿着所述栅极结构的侧面布置在所述半导体衬底中；
掺杂的硅锗SiGe区，设置在所述源极/漏极凹槽内并且具有与所述第一掺杂类型相反的第二掺杂类型；以及
未掺杂的SiGe区，设置在所述源极/漏极凹槽内并且位于所述掺杂的SiGe区之下，其中，所述未掺杂的SiGe区在所述源极/漏极凹槽内的不同位置处包括不同的锗浓度，
所述未掺杂的SiGe区包括：
外部的未掺杂的SiGe层，邻接所述源极/漏极凹槽的上表面并且具有第一锗浓度；
下部的未掺杂的SiGe层，邻接所述源极/漏极凹槽的底面并且具有第二锗浓度；以及
内部的未掺杂的SiGe层，位于所述外部的未掺杂的SiGe层和所述下部的未掺杂的SiGe层之间并且具有第三锗浓度，所述第三锗浓度高于所述第一锗浓度和所述第二锗浓度中的每一个，
所述源极/漏极凹槽为‘V’形或钻石形凹槽。
6.根据权利要求5所述的晶体管器件，其中，所述未掺杂的SiGe区是大致V形层，所述外部的未掺杂的SiGe层设置在所述V形层的最外面的尖部区域附近，所述下部的未掺杂的SiGe层设置在所述V形层的底部附近，并且所述内部的未掺杂的SiGe层沿着所述V形层的臂部位于所述外部的未掺杂的SiGe层和所述下部的未掺杂的SiGe层之间。
7.根据权利要求5所述的晶体管器件，其中，所述外部的未掺杂的SiGe层和所述下部的未掺杂的SiGe层的锗浓度均在5％和25％的范围内。
8.根据权利要求5所述的晶体管器件，其中，所述内部的未掺杂的SiGe层的锗浓度在15％和35％的范围内。
9.根据权利要求5所述的晶体管器件，其中，所述外部的未掺杂的SiGe层、所述下部的未掺杂的SiGe层或所述内部的未掺杂的SiGe层包括递增或递减的锗浓度分布。
10.根据权利要求5所述的晶体管器件，其中，掺杂的SiGe层的锗浓度在35％和70％的范围内。
11.根据权利要求5所述的晶体管器件，进一步包括：
覆盖层，电连接至所述掺杂的SiGe区并布置在所述掺杂的SiGe区上方，所述覆盖层包括未掺杂的硅或包括锗浓度小于35％的SiGe。
12.一种形成晶体管器件的方法，包括：
在半导体衬底上形成栅极结构；
源极/漏极凹槽在所述半导体衬底内形成在沿着所述栅极结构的侧面的位置处；
在所述源极/漏极凹槽的上层处将具有第一应变引发组分浓度的第一未掺杂的应变引发层沉积到所述源极/漏极凹槽内；
在所述源极/漏极凹槽的下层处将具有不同于所述第一应变引发组分浓度的第二应变引发组分浓度的第二未掺杂的应变引发层沉积到所述源极/漏极凹槽内，所述第一应变引发组分浓度低于所述第二应变引发组分浓度，其中，所述源极/漏极凹槽为‘V’形或钻石形凹槽。
13.根据权利要求12所述的形成晶体管器件的方法，
其中，应变引发材料包括SiGe；以及
所述应变引发组分包括锗Ge。
14.根据权利要求12所述的形成晶体管器件的方法，其中，所述第一未掺杂的应变引发层和所述第二未掺杂的应变引发层由未掺杂的SiGe制成。
15.根据权利要求14所述的形成晶体管器件的方法，进一步包括：
在所述第一未掺杂的应变引发层和所述第二未掺杂的应变引发层上方沉积掺杂的应变引发层以填充所述源极/漏极凹槽。
16.根据权利要求12所述的形成晶体管器件的方法，其中，所述第一未掺杂的应变引发层包括两个<111>平面彼此相交的尖部区域。
17.根据权利要求12所述的形成晶体管器件的方法，其中，沉积所述第一未掺杂的应变引发层的外延生长速率比沉积所述第二未掺杂的应变引发层的第二外延生长速率更快。
18.根据权利要求12所述的形成晶体管器件的方法，其中，用于沉积所述第一未掺杂的应变引发层的第一Ge/Si气体流量比小于沉积所述第二未掺杂的应变引发层的第二Ge/Si气体流量比。
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