TWI543232B - 電晶體裝置與其形成方法 - Google Patents

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TWI543232B TW103146034A TW103146034A TWI543232B TW I543232 B TWI543232 B TW I543232B TW 103146034 A TW103146034 A TW 103146034A TW 103146034 A TW103146034 A TW 103146034A TW I543232 B TWI543232 B TW I543232B
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宋學昌
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李啓弘
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Description

電晶體裝置與其形成方法
本揭露係有關於一種半導體製造方法，且特別有關於一種形成接觸到半導體裝置的方法。
本揭露係有關於一種半導體製造方法，且特別有關於一種形成接觸到半導體裝置的方法。
依據莫爾定律(Moore’s law)，半導體工業藉由降低積體電路組件之特徵尺寸，以持續改善積體電路晶片之性能。然而，在近年來，一些積體電路組件的降低逐漸變得困難。為了達成減輕對於尺寸的需求，半導體工業尋找其他方式，以改善積體電路晶片之性能。
通常使用應變(strain)工程以增進電晶體裝置之性能。舉例而言，藉由導入壓縮應力(compressive stress)到P型金屬氧化物半導體場效電晶體(PMOS)之通道區域，以改善電晶體之遷移率(mobility)與性能。藉由使用應變工程以改善電晶體性能，以減輕對於積體電路尺寸的需求(例如，進一步降低閘極介電層厚度)。
本揭露提供一種電晶體裝置，包括：一閘極結構設置於一半導體基板之上；一源極/汲極凹口沿著該閘極結構之 一側排列於該半導體基板中；一經摻雜之應變誘發區域，設置於該源極/汲極凹口中，其中該經摻雜之應變誘發區域包括一化合物半導體材料，該化合物半導體材料摻雜n型或p型摻雜物；以及一未摻雜之應變誘發區域設置於該源極/汲極凹口中且位於該經摻雜之應變誘發區域之下，其中該未摻雜之應變誘發區域包括化合物半導體材料，且在不同位置的該未摻雜之應變誘發區域之應變誘發成份濃度是不同的。
本揭露亦提供一種電晶體裝置，包括：一閘極結構設置於一半導體基板之一通道區域之上，該通道區域具有一第一摻雜類型；一源極/汲極凹口沿著該閘極結構之一側排列於該半導體基板中；一經摻雜之矽鍺區域，設置於該源極/汲極凹口中且其具有相對於該第一摻雜類型之一第二摻雜類型；以及一未摻雜之矽鍺區域設置於該源極/汲極凹口中且位於該經摻雜之應變誘發區域之下，其中在該源極/汲極凹口中的不同位置的該未摻雜之應變誘發區域包括不同鍺濃度。
本揭露又提供一種電晶體裝置之形成方法，包括：形成一閘極結構於一半導體基板之上；沿著該閘極結構之一側形成一源極/汲極凹口於該半導體基板中；沉積一第一未摻雜之應變誘發層於該源極/汲極凹口中且位於該源極/汲極凹口之一上方位置，其中該第一未摻雜之應變誘發層具有一第一應變誘發成份濃度；沉積一第二未摻雜之應變誘發層於該源極/汲極凹口中且位於該源極/汲極凹口之一下方位置，其中該第二未摻雜之應變誘發層具有不同於該第一應變誘發成份濃度之一第二應變誘發成份濃度。
100‧‧‧應變通道電晶體裝置
102‧‧‧半導體基板
103‧‧‧源極/汲極凹口
104a、104b‧‧‧源極/汲極區域
106‧‧‧通道區域
108‧‧‧閘極結構
110‧‧‧經摻雜之應變誘發區域
112‧‧‧未摻雜之應變誘發區域
112a‧‧‧第一未摻雜之應變誘發區域
112b‧‧‧第二未摻雜之應變誘發區域
112c‧‧‧第三未摻雜之應變誘發區域
116‧‧‧側壁間隙物
118‧‧‧<110>平面
120‧‧‧閘極介電層
122‧‧‧閘極電極層
124‧‧‧硬罩幕層
126‧‧‧<111>平面
128‧‧‧<100>平面
200‧‧‧應變通道電晶體裝置
202‧‧‧半導體基板
204a、204b‧‧‧源極/汲極區域
208‧‧‧閘極結構
210‧‧‧經摻雜之矽鍺層
212‧‧‧未摻雜之矽鍺層
212a‧‧‧外側未摻雜之矽鍺層
212b‧‧‧內側未摻雜之矽鍺層
212c‧‧‧底部未摻雜之矽鍺層
214‧‧‧矽蓋層
216‧‧‧<111>平面側表面
218‧‧‧<111>平面側表面
220‧‧‧平面側表面
220a、220b‧‧‧<111>表面
222‧‧‧<100>表面
230‧‧‧平面側表面
302‧‧‧形成閘極結構於半導體基板之上
304‧‧‧形成佈植於源極/汲極區域，源極/汲極區域在半導體基板中沿著閘極結構之一側而形成
306‧‧‧形成源極/汲極凹口於半導體基板中之源極/汲極區域中
308‧‧‧沉積第一未摻雜之應變誘發層於源極/汲極凹口之上部份且具有第一未摻雜之應變誘發成份濃度
310‧‧‧沉積第二未摻雜之應變誘發層於源極/汲極凹口之下部份且具有第二未摻雜之應變誘發成份濃度高於第一未摻雜之應變誘發成份濃度
312‧‧‧沉積含有摻雜材料之第三成份濃度之經摻雜之應變誘發層於第一應變誘發層與第二應變誘發層之上
314‧‧‧於形成矽鍺層的同時進行高溫退火
402‧‧‧半導體基板
404a、404b‧‧‧源極與汲極凹口
410‧‧‧經摻雜之矽鍺層
412a‧‧‧第一未摻雜之矽鍺層
412b‧‧‧第二未摻雜之矽鍺層
412c‧‧‧底部未摻雜之矽鍺層
416‧‧‧側壁間隙物
420‧‧‧閘極介電層
422‧‧‧閘極電極層
424‧‧‧硬罩幕層
502‧‧‧佈植
504‧‧‧佈植區域
506‧‧‧等向蝕刻劑
508a、508b‧‧‧源極與汲極凹口
510‧‧‧異向蝕刻劑
根據以下的詳細說明並配合所附圖式做完整揭露。應注意的是，根據本產業的一般作業，圖示並未必按照比例繪製。事實上，可能任意的放大或縮小元件的尺寸，以做清楚的說明。
第1圖顯示一些實施例之應變通道電晶體裝置之剖面圖。
第2圖顯示另一些實施例之應變通道電晶體裝置之剖面圖。
第3圖顯示一些實施例之形成應變通道電晶體裝置之流程圖。
第4a-4g圖顯示依據本揭露之一些實施例之製作應變通道電晶體裝置之示範性中間製程步驟。
以下的揭露內容提供許多不同的實施例或範例以實施本案的不同特徵。以下的揭露內容敘述各個構件及其排列方式的特定範例，以簡化說明。當然，這些特定的範例並非用以限定。例如，若是本揭露書敘述了一第一特徵形成於一第二特徵之上或上方，即表示其可能包含上述第一特徵與上述第二特徵是直接接觸的實施例，亦可能包含了有附加特徵形成於上述第一特徵與上述第二特徵之間，而使上述第一特徵與第二特徵可能未直接接觸的實施例。另外，以下揭露書不同範例可能重複使用相同的參考符號及/或標記。這些重複係為了簡化與清晰的目的，並非用以限定所討論的不同實施例及/或結構之間有特定的關係。
下述內容將搭配圖式說明，而類似標號通常用以標示類似單元，且多種結構並未依比例繪示。在下述說明中，為了方便說明，將採用特定方式以利了解。對本技術領域中具有通常知識者而言，實際應用時可稍微調整下述的一或多個實施例。在其他例子中，將取方塊圖說明已知的結構與裝置以利了解。
應變通道金屬氧化物半導體場效電晶體(metal-oxide-semiconductor field effect transistor,MOSFET)裝置可藉由形成應變誘發源極與汲極區域(strain-inducing source and drain regions)在通道區域的相對兩側而形成。應變誘發源極與汲極區域藉由形成源極與汲極凹口於基板中，並且接著沉積應變誘發材料於源極與汲極凹口中而形成。舉例而言，含鍺材料，例如矽鍺(silicon germanium,SiGe)，可沉積於p型通道金屬氧化物半導體場效電晶體(MOSFET)之源極或汲極凹口中，藉以提供側向壓縮應變(lateral compressive strain)朝向介於其間的通道區域。這種在通道區域中的側向壓縮應變力增強電洞的遷移率(mobility)，電洞在此例示性的p型通道金屬氧化物半導體場效電晶體(MOSFET)中主要的載子。同樣地，含碳材料，例如碳化矽(silicon carbide,SiC)可利用於誘發拉伸應變(tensile strain)，其能增強n型通道金屬氧化物半導體場效電晶體(MOSFET)中電子遷移率。
為了在先進p型金屬氧化物半導體場效電晶體(PMOS)技術節點(例如28nm，閘極寬度或更小)中增強通道遷移率，在磊晶成長矽鍺期間，進行原處硼摻雜製程(in-situ boron doping process)，以形成經摻雜之矽鍺源極/汲極區域。在矽鍺磊晶期間進行原處硼摻雜製程的優點在於，提供陡峭接面(abrupt junction)、小的源極-汲極電阻以及小的接觸電阻(contact resistance)。這也減輕矽鍺層與矽基板之間的晶格不匹配。然而，不幸地，硼摻雜質可能從經摻雜之矽鍺源極/汲極區域向外擴散(out-diffuse)至下方的裝置之通道區域，造成短通道效應，短通道效應對於小的特徵尺寸變成是重要的因素。
為了限制短通道效應之引發，本揭露有關於電晶體裝置，其具有經摻雜之應變誘發源極/汲極區域(doped strain-inducing source/drain region)與位在其下方的未摻雜之應變誘發源極/汲極區域(un-doped strain-inducing source/drain region)，兩者排列於單一源極/汲極凹口中。未摻雜之應變誘發源極/汲極區域阻止摻雜物從經摻雜之應變誘發源極/汲極區域擴散至電晶體之通道區域。特別是，未摻雜之應變誘發源極/汲極區域可具有不同之區域，其中這些不同的區域具有不同濃度之應變誘發成份。應變誘發成份之不同濃度可以控制摻雜物擴散通過之程度。舉例而言，在一例子中，其中未摻雜之應變誘發源極/汲極區域由矽鍺所組成(鍺為應變誘發材料)，不同的鍺濃度可對應到不同的硼擴散速度，其中硼係從摻雜之矽鍺源極/汲極區域擴散至通道區域；對應於具有較低濃度的鍺，硼的向外擴散增加，以及對應於較高濃度的鍺，硼的向外擴散減少。如此一來，應變誘發成份濃度可以被調整，在相對深的源極/汲極區域位置可提供較少的摻雜物擴散，以避免短通道效應；亦可在相對淺的源極/汲極區域位置提供較多摻雜物之 擴散，而仍然能維持適當的應變到通道區域，以改善載子遷移率。這些技術可使用於n型或p型電晶體，兩者皆在本揭露之範圍內。
第1圖顯示一些實施例之應變通道電晶體裝置100之剖面圖。閘極結構108設置於半導體基板102上。在各種實施例中，半導體基板102可包括任何種半導體主體(例如矽、矽鍺、絕緣層上覆矽(silicon on insulator)等)，例如半導體晶圓及/或一或多個晶粒位於半導體晶圓之上，如同其他任何類型之半導體及/或相關磊晶層位於其中。源極/汲極凹口，例如，103，沿者閘極結構108之相對邊緣而形成。源極/汲極區域104a/104b係形成於源極/汲極凹口中，且包括經摻雜之應變誘發區域110與未摻雜之應變誘發區域112。經摻雜之應變誘發區域110可包括，例如，矽鍺區域其摻雜硼，舉例而言。未摻雜之應變誘發區域112可包括，例如，未摻雜或本質矽鍺區域且位在源極/汲極凹口之中的經摻雜之應變誘發區域110之下。
未摻雜之應變誘發區域112可包括具有不同濃度之應變誘發成份。第一未摻雜之應變誘發區域112a可具有第一應變誘發成份低於位於其下之第二未摻雜之應變誘發區域112b之第二應變誘發成份。第一未摻雜之應變誘發區域112a具有上方<111>平面118鄰接源極/汲極凹口103之上表面且位於其下之第二未摻雜之應變誘發區域112b具有下方<111>平面126。在一些實施例中，第三未摻雜之應變誘發區域112c具有<100>平面128鄰接於源極/汲極凹口103之下表面。第一未摻雜之應變誘發區域112a具有較低之應變誘發成份濃度，因而導入 較多硼從經摻雜之應變誘發區域110擴散到電晶體100之通道區域106。第二未摻雜之應變誘發區域112a具有較高之應變誘發成份，用於阻止位於通道區域106下方之經摻雜之應變誘發區域110中的硼擴散，因此，降低短通道效應。
在一些實施例中，閘極結構108可包括堆疊結構，其包括閘極介電層120、閘極電極層122與硬罩幕層124。閘極介電層120設置於半導體基板102上。閘極電極層122(例如多晶矽，取代金屬等)設置於閘極介電層120之上且硬罩幕層124(例如二氧化矽或其他介電材料)設置於閘極電極層122之上。在一些實施例中，側壁間隙物116位於閘極結構108之相對兩側。側壁間隙物116用於隔離閘極電極層122與應變源極與汲極區域104a與104b。
應變源極與汲極區域104a與104b設置用於誘發應變(例如壓縮應變或拉伸應變)至通道區域106。
在一些實施例中，應變誘發材料可包括矽鍺與應變誘發成份可包括鍺。在此實施例中，因為鍺與矽的晶格常數差異，鍺用於誘發應變至通道區域106。在其他實施例中，應變誘發材料可包括另外的材料，例如碳化矽，舉例而言。
在一些實施例中，應變誘發材料(例如矽鍺)可包括複數個明顯的磊晶層設置於應變源極與汲極區域104a與104b之凹口中。在一些實施例中，複數個明顯的磊晶層可各自具有不同的應變誘發濃度輪廓(例如鍺濃度輪廓)，其在相鄰的層之間的交界處(intersection)是不連續的。
雖然顯示於應變通道電晶體裝置100之應變源極 與汲極區域104a與104b為三層區域，應可理解的是，所揭示之應變源極與汲極區域104a與104b並不限於該些層。在其他實施例中，應變源極與汲極區域104a與104b可包括其他層(例如第四矽鍺層，第五矽鍺層等)。
第2圖顯示應變通道電晶體裝置200之一些其他實施例之剖面圖。
應變通道電晶體裝置200包括閘極結構208設置於半導體基板202之上，以及源極/汲極區域204沿著閘極結構208之一側形成於半導體基板202之源極/汲極凹口中，半導體基板202具有異向性蝕刻輪廓，此輪廓提供鑽石型或”V”型凹洞在半導體基板202中。”V”型凹洞包括<100>表面222，與<111>表面220a、220b相接。
源極/汲極區域204包括複數個未摻雜之矽鍺層，例如212a,212b與212c，以及上方經摻雜之矽鍺(SiGeB)層210。外側未摻雜之矽鍺層212a具有第一鍺濃度且位於鄰接於源極/汲極凹口之上表面，以及底部未摻雜之矽鍺層212c具有第二鍺濃度且位於一或多個額外的未摻雜之矽鍺層之下。內側未摻雜之矽鍺層212b具有第三鍺濃度且位於外側未摻雜之矽鍺層212a與底部未摻雜之矽鍺層212c之間。外側未摻雜之矽鍺層是設置在形成尖端區域之源極/汲極凹口之兩個相交<111>平面側表面216與218之上。底部未摻雜之矽鍺層212c設置於<100>表面222之上，表面222在此處統稱為底表面。內側未摻雜之矽鍺層設置於外側未摻雜之矽鍺層與底部未摻雜之矽鍺層之間的底<111>平面側表面220以及<110>平面側表面230上。未摻雜 之矽鍺層212之鍺濃度是恆定的不同濃度，其第一濃度與第二濃度低於第三濃度。或者是鍺濃度可以是增加，減少，連續或不連續輪廓。為了達到較佳的性能表現，鍺濃度輪廓可以是不連續。舉例而言，外側與底部未摻雜之矽鍺層之第一鍺濃度與第二鍺濃度可以介於約5%與約25%之間。內側未摻雜之矽鍺層之第三鍺濃度可以介於約15%與約35%之間。經摻雜之矽鍺層210之鍺濃度可以介於約35%與約70%之間。電晶體裝置200可尚包括矽蓋層214，矽蓋層214包括未摻雜純矽或矽鍺蓋層，其中矽鍺蓋層包括例如，少於約35%的鍺濃度。應可理解的是，既然源極/汲極凹口具有<100>表面，例如<222>，以及<111>表面，例如220與218，”上方(overlying)”之用語不限於垂直地向上。舉例而言，”上方(overlying)”之用語也可以是指沿著一線，此線垂直於<111>表面(例如沿著45度角之上方)。
第3圖顯示依據實施例之形成應變通道電晶體裝置之方法300之流程圖。
在本發明內容中的方法(如方法300)包含一系列的動作或事件，應理解這些動作或事件的順序並非用以侷限本發明。舉例來說，某些動作的可採用其他順序操作，甚至與其他動作一起進行，而不限於下述說明的順序。此外，一或多個實施例並不需進行所有的動作。另一方面，可分別進行下述的一或多個動作。
在步驟302中，如第4a圖所示，閘極結構形成於半導體基板之上。在各種實施例中，半導體基板可包括任何種類半導體主體(例如矽、矽鍺、絕緣層上覆矽等)，例如半導體晶 圓及/或一或多個晶粒位於半導體晶圓之上，如同任何其他類型之半導體及/或相關磊晶層位於其中。
在步驟304中，如第4b圖所示，形成佈植於源極/汲極區域，源極/汲極區域在半導體基板中沿著閘極結構之一側而形成。在一些實施例中，連續進行口袋佈植(pocket implantation)或選擇輕摻雜源極佈植(selectively lightly doped drain implant)。
在步驟306中，如第4c圖所示，源極/汲極凹口形成於半導體基板中之源極/汲極區域中。在一些實施例中，可使用複數個蝕刻製程以形成源極/汲極凹口。舉例而言，在一些實施例中，對半導體基板進行等向性蝕刻，以於半導體基板中形成凹口。接著可進行異向性蝕刻，以達成V型源極/汲極凹口。
在步驟308中，第一未摻雜之應變誘發層沉積於源極/汲極凹口之上部份，以具有第一未摻雜之應變誘發成份濃度。在一些實施例中，應變誘發成份可包括鍺。
在一些實施例中，應變誘發材料可沉積於源極/汲極凹口中，作為複數個明顯的磊晶層。在一些實施例中，複數個明顯的磊晶層可在相同之製程腔體中進行原處(in-situ)沉積(例如不須移動半導體基板到其他製程腔體)。沉積可藉由物理氣相沉積法、化學氣相沉積法、或磊晶，在各種技術當中。在步驟310中，第二未摻雜之應變誘發層沉積於源極/汲極凹口之下部份，以具有第二未摻雜之應變誘發成份濃度高於第一未摻雜之應變誘發成份濃度。
在步驟312中，含有摻雜材料之第三成份濃度之經 摻雜之應變誘發層設置於第一未摻雜之應變誘發層與第二未摻雜之應變誘發層之上。第三成份濃度可以高於或低於第一或第二應變誘發成份濃度。
在步驟314中，在一些實施例中，可於進行沉積多層矽鍺層時同時進行高溫退火。高溫退火可進行於約30秒至約240秒之間的時間，以及在製程腔體控制在約700度至約900度之間的溫度，以及在約10torr至約200torr之間的壓力。
第4a-4g圖顯示依據實施例之形成應變通道電晶體裝置之方法之剖面圖。雖然第4a-4g圖相關於方法300，應能理解的是，描述於第4a-4g圖中的結構不限於此方法。
如第4a圖所示，閘極結構形成於半導體基板402之上。閘極結構包括閘極介電層420，其選擇性形成於半導體基板402之上。閘極介電層420可由沉積製程(例如化學氣相沉積法或物理氣相沉積法等)或熱氧化法所形成。在一些實施例中，閘極介電層420可包括絕緣材料，例如二氧化矽或高介電常數介電材料，舉例而言。
閘極電極層422形成於閘極介電層420之上。閘極電極層422可包括多晶矽或金屬閘極材料，藉由沉積製程沉積而得。硬罩幕層424接著選擇性形成於閘極電極層422與閘極介電層420之上。依據硬罩幕層424，依序蝕刻閘極介電層420與閘極電極層422，以定義閘極區域。
如第4b圖所示，進行一或多個佈植502，以導入摻雜質到半導體基板402中，且因此形成佈植區域504設置於閘極結構之間。在一些實施例中，一或多個佈植502可包括口袋佈 植。口袋佈植區域可延伸至位於堆疊閘極結構之下。口袋佈植改善電晶體裝置之抗接面擊穿(anti-punch through)。在各種實施例中，口袋佈植可包括砷(arsenic,As)摻雜質及/或磷(phosphorus,P)摻雜質。在一些實施例中，進行口袋佈植之能量為約20KeV(千電子伏特(kiloelectron volts))至約80KeV之間，具有摻雜質為約1e12原子數/平方公分(atoms/cm2)至約1e14原子數/平方公分之間，以及傾斜角度為約15度至約45度之間。
在其他實施例中，一或多個佈植502可包括輕摻雜汲極(lightly doped drain,LDD)佈植於半導體基板402上。輕摻雜汲極(LDD)佈植改善短通道效應(short channel effects,SCE)控制。在各種實施例中，輕摻雜汲極(LDD)佈植包括二氟化硼(boron diflouride,BF2)摻雜質或硼摻雜質。進行輕摻雜汲極(LDD)佈植之能量為約1KeV至約10KeV之間，具有摻雜質為約1e13原子數/平方公分(atoms/cm2)至約1e16原子數/平方公分之間，以及傾斜角度為約0度至約30度之間。
如第4c圖所示，選擇性蝕刻半導體基板402，以形成源極與汲極凹口508a、508b。在一些實施例中，源極與汲極凹口508a、508b可由多步蝕刻步驟(multi-etch process)所形成。可將半導體基板402暴露於等向蝕刻劑506，以產生凹口508a、508b，以具有等向蝕刻輪廓(例如U型蝕刻輪廓)。在一些實施例中，等向蝕刻劑506可包括乾式蝕刻劑。在一些實施例中，等向蝕刻劑506可包括乾式蝕刻劑，使用製程氣體包括四氟化碳(tetrafluoromethane,CF4)、氯氣(chlorine gas,Cl2)、氮氣(nitrogen)、三氟化氮(trifluoride,NF3)、六氟化硫(sulfur hexafluoride,SF6)及/或氦(helium,He)。
如第4d圖所示，尚可將半導體基板402暴露於異向蝕刻劑510。異向蝕刻劑510進一步蝕刻凹口508a、508b，以產生源極與汲極凹口404a、404b，具有異向蝕刻輪廓。在一些實施例中，異向蝕刻劑510可包括濕式蝕刻劑。舉例而言，異向蝕刻劑510可包括氫氧化四甲銨(tetramethylammonium hydroxide,TMAH)。氫氧化四甲銨(TMAH)產生<111>平面，以形成”V”型或鑽石型凹口具有傾斜角約110度至約140度。在一些實施例中，可將半導體基板402暴露於氫氧化四甲銨(TMAH)蝕刻劑，其包括水溶液濃度為約1-30%在一製程腔體中保持於溫度為約20度至約100度之間，以形成凹口深度為約30埃與至約1000埃之間。
在一些實施例中，於形成源極與汲極凹口404a、404b之前，可形成側壁間隙物416於閘極結構之相對兩側上。在一些實施例中，藉由沉積氮化物至半導體基板402上以及選擇性蝕刻氮化物，以形成側壁間隙物416。
如第4e圖至第4g圖所示，進行多層矽鍺沉積製程(multi-layer SiGe growth process)，以沉積誘發應變矽鍺材料於源極與汲極凹口404a、404b中。在一些實施例中，在沉積矽鍺材料於源極與汲極凹口中之前，進行預清潔製程(pre-clean process)，以從源極與汲極凹口中移除表面缺陷及/或汙染。在一些實施例中，預清潔製程(pre-clean process)可包括濕式清潔製程(例如氫氟酸(hydrofluoric acid,HF)為主)或是乾式清潔製程(例如使用預-鎳矽化物(pre-Ni silicide(SiCoNi)或清洗裝置 (Certas)。
如第4e圖所示，第一未摻雜之矽鍺層412a與底部未摻雜之矽鍺層412c沉積於源極與汲極凹口404a、404b之尖端區域與底部區域。尖端區域包括具有<111>平面之兩個側表面之交界。在底部區域與尖端區域的第一磊晶速度高於在側壁區域之第二磊晶速度，其中側壁區域包括具有<111>平面之側表面。在一些實施例中，第一未摻雜之矽鍺層具有厚度為約2-10奈米(nm)，以及底部未摻雜之矽鍺層具有厚度為約5-15奈米(nm)。形成相對低的鍺濃度。在沉積期間施加第一鍺/矽(Ge/Si)氣體流量比。舉例而言，施加鍺/矽氣體流量比為約0.001至約0.01之間。
如第4f圖所示，沉積第二未摻雜之矽鍺層412b至第一未摻雜之矽鍺層與底部未摻雜之矽鍺層之上。第二區域包括具有<111>平面之側表面之側壁區域。需注意的是，第二未摻雜之矽鍺層之成長低於第一未摻雜之矽鍺層與底部未摻雜之矽鍺層。在一些實施例中，第二未摻雜之矽鍺層具有厚度為約5-15nm。形成相對高的鍺濃度。應能理解的是，第二鍺/矽氣體流量比高於第一鍺/矽氣體流量比。舉例而言，所施加的鍺/矽氣體之氣體流量比為約0.05至約0.05之間。
如第4g圖所示，摻雜硼之經摻雜之矽鍺層410沉積於第二未摻雜之矽鍺層上。經摻雜之矽鍺層410可以沉積於高於基板之上表面，例如，高於0-15nm。在一些實施例中，可以形成額外約5-15nm的矽或矽鍺蓋層於矽鍺層之上。
可以理解的是，整篇說明書中用以舉例的結構與 其形成方法(比如圖式所示之結構，以及上述形成方法)並不限於對應的結構。方法與結構應視作彼此獨立，且兩者可單獨存在。方法與結構不必然以圖式中的特定方式實施。此外，此處的層狀物可由任何合適方法形成，比如旋塗法、濺鍍法、成長法、及/或沉積法等。
此外，本技術領域中具有通常知識者在閱讀及/或理解說明書與附圖後，應可進行等效置換及/或改良。本發明包含但不限於這些置換與改良。舉例來說，雖然圖示及內容中提及特定的摻雜種類，但本技術領域中具有通常知識者自可將其置換為其他摻雜種類。
此外，一或多個實施方式揭露的特定結構或實施例，可依需要與其他實施方式中一或多個其他結構及/或實施例隨意組合。此外，用語「包含」、「具有」，「含」、及/或其變化，可延伸解釋為包括性的意義，比如「包括」。此外，「實例」僅僅是某一實例而非最佳實例。可以理解的是，上述結構、層、及/或單元對應另一者之特定尺寸及/或方向，僅用於簡化說明和方便理解，其實際尺寸及/或方向可能不同於上述內容。
本揭露有關於具有應變源極/汲極區域之電晶體裝置，應變源極/汲極區域包括第一應變誘發層與下方第二應變誘發層，第一應變誘發層位於較淺的位置且其具有小的應變誘發成份濃度，第二應變誘發層位於較深的位置且其具有較大的應變誘發成份濃度與額外摻雜層。
在一些實施例中，本揭露有關於電晶體裝置。電 晶體裝置包括閘極結構設置於一半導體基板之上。一源極/汲極凹口沿著該閘極結構之一側排列於該半導體基板中。第一應變誘發區域設置於源極/汲極凹口中且由化合物半導體材料所組成，該化合物半導體材料摻雜n型或p型摻雜物。第二應變誘發區域設置於源極/汲極凹口中，以至於位於第一應變誘發區域之下。第二應變誘發區域由化合物半導體材料以未摻雜形式所組成。在不同位置的該第二應變誘發區域之半導體材料之元素化學計量(stoichiometry)是不同的。
在其他實施例中，本揭露有關於一種電晶體裝置。電晶體裝置包括一閘極結構設置於一半導體基板之一通道區域之上。該通道區域具有一第一摻雜類型。一源極/汲極凹口沿著該閘極結構之一側排列於該半導體基板中。一經摻雜之矽鍺區域，設置於該源極/汲極凹口中且其具有相對於該第一摻雜類型之一第二摻雜類型。一未摻雜之矽鍺區域設置於該源極/汲極凹口中且位於該經摻雜之應變誘發區域之下。在該源極/汲極凹口中的不同位置的該未摻雜之應變誘發區域包括不同鍺濃度。
在另一些實施例中，本揭露有關於一種電晶體裝置之形成方法。方法包括形成一閘極結構於一半導體基板之上。方法尚包括沿著該閘極結構之一側形成一源極/汲極凹口於該半導體基板中。方法尚包括沉積一第一未摻雜之應變誘發層於該源極/汲極凹口中且位於該源極/汲極凹口之一上方位置，其中該第一未摻雜之應變誘發層具有一第一應變誘發成份濃度。方法尚包括沉積一第二未摻雜之應變誘發層於該源極/ 汲極凹口中且位於該源極/汲極凹口之一下方位置，其中該第二未摻雜之應變誘發層具有高於該第一應變誘發成份濃度之一第二應變誘發成份濃度。方法尚包括沉積具有第三應變誘發成份濃度到源極/汲極凹口中的第三應變誘發層。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100‧‧‧應變通道電晶體裝置
102‧‧‧半導體基板
103‧‧‧源極/汲極凹口
104a、104b‧‧‧源極/汲極區域
106‧‧‧通道區域
108‧‧‧閘極結構
110‧‧‧經摻雜之應變誘發區域
112a‧‧‧第一未摻雜之應變誘發區域
112b‧‧‧第二未摻雜之應變誘發區域
112c‧‧‧第三未摻雜之應變誘發區域
114‧‧‧矽蓋層
116‧‧‧側壁間隙物
118‧‧‧<110>平面
120‧‧‧閘極介電層
122‧‧‧閘極電極層
124‧‧‧硬罩幕層
126‧‧‧<111>平面
128‧‧‧<100>平面

Claims (10)

  1. 一種電晶體裝置，包括：一閘極結構設置於一半導體基板之上；一源極/汲極凹口沿著該閘極結構之一側排列於該半導體基板中；一經摻雜之應變誘發區域，設置於該源極/汲極凹口中，其中該經摻雜之應變誘發區域包括一化合物半導體材料，該化合物半導體材料摻雜n型或p型摻雜物；以及一未摻雜之應變誘發區域設置於該源極/汲極凹口中且位於該經摻雜之應變誘發區域之下，其中該未摻雜之應變誘發區域包括化合物半導體材料，且在不同位置的該未摻雜之應變誘發區域之應變誘發成份濃度是不同的，且該不同位置的該未摻雜之應變誘發區域之間不存在經摻雜之應變誘發區域。
  2. 如申請專利範圍第1項所述之電晶體裝置，其中該源極/汲極凹口定義具有一凹口表面，該凹口表面具有多個平面表面，該些平面表面具有不同的平面方向(orientations)，且其中該未摻雜之應變誘發區域在靠近不同的該些平面表面分別包括不同的應變誘發成份濃度。
  3. 如申請專利範圍第1項所述之電晶體裝置，其中該未摻雜之應變誘發區域包括：一第一未摻雜之應變誘發層具有一上方<111>平面鄰接於該源極/汲極凹口之一上表面且具有一第一應變誘發成份濃度；以及 一第二未摻雜之應變誘發層具有一下方<111>平面。
  4. 一種電晶體裝置，包括：一閘極結構設置於一半導體基板之一通道區域之上，該通道區域具有一第一摻雜類型；一源極/汲極凹口沿著該閘極結構之一側排列於該半導體基板中；一經摻雜之矽鍺區域，設置於該源極/汲極凹口中且其具有相對於該第一摻雜類型之一第二摻雜類型；以及一未摻雜之矽鍺區域設置於該源極/汲極凹口中且位於該經摻雜之應變誘發區域之下，其中在該源極/汲極凹口中的不同位置的該未摻雜之應變誘發區域包括不同鍺濃度，且該不同位置的該未摻雜之應變誘發區域之間不存在經摻雜之應變誘發區域。
  5. 如申請專利範圍第4項所述之電晶體裝置，其中該未摻雜之矽鍺區域包括：一外部未摻雜之矽鍺層鄰接該該源極/汲極凹口之一上表面且具有一第一鍺濃度；一底部未摻雜之矽鍺層鄰接該該源極/汲極凹口之一下表面且具有一第二鍺濃度；以及一內部未摻雜之矽鍺層介於該外部未摻雜之矽鍺層與該底部未摻雜之矽鍺層之間且具有一第三鍺濃度，該第三鍺濃度高於該第一鍺濃度與該第二鍺濃度。
  6. 如申請專利範圍第4項所述之電晶體裝置，其中該經摻雜之矽鍺層包括一鍺濃度介於約35%至約70%之間。
  7. 如申請專利範圍第4項所述之電晶體裝置，尚包括：一蓋層電性耦合至該經摻雜之矽鍺區域且位於其上，該蓋層包括未摻雜之矽或具有少於約35%之一鍺濃度之矽鍺。
  8. 一種電晶體裝置之形成方法，包括：形成一閘極結構於一半導體基板之上；沿著該閘極結構之一側形成一源極/汲極凹口於該半導體基板中；沉積一第一未摻雜之應變誘發層於該源極/汲極凹口中且位於該源極/汲極凹口之一上方位置，其中該第一未摻雜之應變誘發層具有一第一應變誘發成份濃度；沉積一第二未摻雜之應變誘發層於該源極/汲極凹口中且位於該源極/汲極凹口之一下方位置，其中該第二未摻雜之應變誘發層具有不同於該第一應變誘發成份濃度之一第二應變誘發成份濃度，且該第一未摻雜之應變誘發層與該第二未摻雜之應變誘發層之間不存在經摻雜之應變誘發層。
  9. 如申請專利範圍第8項所述之電晶體裝置之形成方法，尚包括：沉積一經摻雜之應變誘發層位於該第一未摻雜之應變誘發層與該第二未摻雜之應變誘發層之上，以填充該源極/汲極凹口。
  10. 如申請專利範圍第8項所述之電晶體裝置之形成方法，其中該第一未摻雜之應變誘發層包括一尖端區域，其中兩個<111>平面彼此交會於該尖端區域。
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