CN101572246B - 电阻存储器、含有电阻存储器的集成电路的制作方法 - Google Patents
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Abstract
含有电阻存储器的集成电路的制作方法，包括：提供包括核心器件区域和外围电路区域的层间介质层；在层间介质层内分别形成由阻挡层和金属布线构成的第一互连结构和第二互连结构；在层间介质层上形成阻挡介质层；刻蚀阻挡介质层，暴露出核心器件区域的金属布线；在金属布线上形成第一介质层；形成覆盖阻挡介质层以及第一介质层的第一导电层；在第一导电层上形成掩膜，刻蚀第一导电层和阻挡介质层直至暴露出第二互连结构，保留位于第一互连结构上的第一导电层和阻挡介质层；在第一导电层和第二互连结构上分别形成第二导电层和第三导电层。所述方法在形成电阻存储器的同时，可以实现核心器件区域和外围电路区域的层间互连结构。
Description
技术领域
本发明涉及半导体制造技术领域，特别涉及一种电阻存储器、含有电阻存储器的集成电路的制作方法。
背景技术
当前，开发具有成本低，速度快，存储密度高，制造简单且与当前的互补金属氧化物(CMOS)半导体集成电路工艺兼容性好的新型存储技术受到世界范围的广泛关注。基于具有电阻开关特性的金属氧化物的电阻式随机存取存储器(RRAM)的内存技术是目前多家器件制造商开发的重点，因为这种技术可以提供更高密度、更低成本与更低耗电量的非易失性内存。RRAM的存储单元在施加脉冲电压后电阻值会产生很大变化，这一电阻值在断开电源后仍能维持下去。此外，RRAM具有抗辐照、耐高低温、抗强振动、抗电子干扰等性能。
文献“non-volatile resistive switching for advanced memory application”(AnChen，et，al.，IEDM Technical Digest，Dec.2005，Page 746)给出了一种电阻存储器结构，参考附图1所示，具有半导体衬底100，所述衬底内形成有包括源极110和漏极120以及位于半导体衬底100上横跨源极110和漏极120的栅极结构130，钨栓塞140和互连铜线150用于层间互连，160为所述电阻存储器的下电极，例如是金属钨，金属铜等，170为氧化所述下电极形成的电阻可变的存储介质例如氧化钨、氧化铜等材料，180为在存储介质170上形成的上电极，可以是Ti/TiN的双层结构，互连铜线或是互连铝线190用于层间互联。
并且，所述的电阻存储器的制作工艺通常是在介质层中形成下电极160，随后氧化所述的下电极材料，形成存储介质170，随后，在所述的存储介质170上形成光掩膜，曝光、显影所述光掩膜暴露出所述的存储介质170，在所述存储介质上沉积形成上电极180，最后，去除所述光掩膜，所述工艺在形成存储介质170之后，在存储介质170上进行了多次半导体制作工艺，会对存储介质170的界面结构造成不必要的损伤，影响所述的电阻存储器的性能。
而且，现有技术中，对于含有电阻存储器的集成电路，电阻存储器的形成工艺与集成电路中其它存储器的互连结构是分别单独进行的，因此，制作工艺复杂。
发明内容
有鉴于此，本发明解决的技术问题是提供一种含有电阻存储器的集成电路的制作工艺，同时制作所述的电阻存储器以及集成电路的其它存储器的互连结构。
本发明还提供一种电阻存储器。
本发明提供一种含有电阻存储器的集成电路的制作方法，包括：
提供半导体衬底以及位于半导体衬底上的层间介质层，所述半导体衬底和层间介质层包括核心器件区域和外围电路区域；
在核心器件区域以及外围电路区域的层间介质层内分别形成开口，在所述开口内依次填充阻挡层和金属布线，形成第一互连结构和第二互连结构，第一互连结构用于电连接核心器件区域的半导体器件，第二互连结构用于电连接外围电路区域的半导体器件；
在层间介质层上形成阻挡介质层；
刻蚀阻挡介质层，暴露出核心器件区域的金属布线；
在核心器件区域的金属布线上形成第一介质层；
形成覆盖阻挡介质层以及第一介质层的第一导电层；
在第一导电层上形成掩膜，刻蚀第一导电层和阻挡介质层直至暴露出第二互连结构，保留核心器件区域位于第一互连结构上的第一导电层和阻挡介质层；
在第一导电层和第二互连结构上分别形成第二导电层和第三导电层。
所述阻挡介质层为氮化硅或者氧化硅或者氮化硅和氧化硅的复合结构，厚度为20nm～80nm。
其中，所述第一介质层为氧化形成所述第一互连结构的金属形成的具有二元电阻特性的介质薄膜，或者所述第一介质层为通过沉积工艺形成的具有二元电阻特性的介质薄膜。
所述第一导电层为金属铝或者氮化钛、氮化钽或者金属Pt。第一导电层的厚度为20nm至80nm。
所述第二导电层为金属铝、氮化钛或者氮化钽中的任意一种或者几种的复合结构。优选的，所述第二导电层为氮化钛-铝-氮化钛的复合结构。
其中，所述第一互连结构和第二互连结构为金属铜或者钨。
其中，所述含有电阻存储器的集成电路的制作方法，还包括在层间介质层上形成覆盖第二导电层和第三导电层的介质层的工艺步骤。
一种电阻存储器，包括，作为下电极的第一互连结构，所述第一互连结构包括金属布线和位于金属布线外侧壁的阻挡层，位于金属布线上作为存储介质层的第一介质层，位于阻挡层上的阻挡介质层，以及位于阻挡介质层和第一介质层上的第一导电层，以及位于第一导电层上的第二导电层，所述第一导电层和第二导电层构成所述电阻存储器的上电极。
所述阻挡介质层为氮化硅或者氧化硅或者氮化硅和氧化硅的复合结构，厚度为20nm～80nm。
其中，所述第一互连结构为金属铜或者金属钨。
所述第一介质层为氧化形成所述第一互连结构的金属形成的具有二元电阻特性的介质薄膜，或者所述第一介质层为通过沉积工艺形成的具有二元电阻特性的介质薄膜。
所述第一导电层直接采用沉积工艺形成在第一导电层表面，为金属铝或者氮化钛、氮化钽或者金属Pt，厚度为20nm至80nm。
所述第二导电层为金属铝、氮化钛或者氮化钽中的任意一种或者几种的复合结构，优选的，所述第二导电层为氮化钛-铝-氮化钛的复合结构。
与现有技术相比，上述方案具有以下优点：
本发明提供的含有电阻存储器的集成电路的制作方法，在形成电阻存储器的同时，可以实现核心器件区域和外围电路区域的层间互连结构，工艺简单。
本发明中，所述的阻挡介质层形成在层间介质层以及位于层间介质层内的第一互连结构和第二互连结构上，在刻蚀阻挡介质层，暴露出第一互连结构的金属布线，并在金属布线上形成第一介质层的工艺中，用于作为掩膜，保护外围电路区域的第二互连结构表面不会被氧化或污染，从而保证外围电路区域的第二互连结构与互连的导电材料之间的连接可靠性。
在形成的电阻存储器中，阻挡介质层位于第一互连结构的阻挡层上，与第一介质层共同起到隔离第一导电层和第一互连结构的金属布线的作用，避免电阻存储器的上电极和下电极之间产生短路现象。
而且，采用本实施例所述的工艺方法，所形成的电阻存储器的下电极为集成电路的介质层内的层间互连结构，简化了电阻存储器的制作工艺；存储介质层可以是直接氧化下电极形成的金属氧化物，也可以是采用化学气相沉积或者物理气相沉积工艺在下电极上形成的，工艺方法灵活可控，材料选择性广。
所述存储介质层为直接氧化下电极形成的金属氧化物时，由于下电极/存储介质层的界面没有收到后续工艺的污染，具有较高的界面质量。
与现有技术相比，本发明所述电阻存储器的上电极由第一导电层和第二导电层共同构成，在制作所述电阻存储器以及集成电路时，第一导电层和存储介质层的界面没有收到后续工艺的影响，界面质量好，因此，本实施例提供的电阻存储器具有良好的下电极/存储介质层以及存储介质层/上电极的接触界面，形成的电阻存储器的性能较好。
附图说明
图1为现有技术电阻存储器的结构示意图；
图2至图11为本发明含有电阻存储器的集成电路的制作方法的截面结构示意图；
图12为本发明实施例1含有电阻存储器的集成电路的制作方法的工艺流程图。
具体实施方式
本发明的目的在于提供一种含有电阻存储器的集成电路的制作方法，所述方法同时进行电阻存储器以及集成电路的外围电路的互连结构的制作工艺，简化了集成电路的工艺步骤。
本发明的目的还在于提供一种电阻存储器，所述电阻存储器的上电极与下电极之间被有效隔离，并且，存储介质与上电极以及下电极的接触表面具有较好的表面特性。
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明的具体实施方式做详细的说明。
实施例1
本实施例提供一种含有电阻存储器的集成电路的制作方法，参考附图12所示，包括：
提供半导体衬底以及位于半导体衬底上的层间介质层，所述半导体衬底和层间介质层包括核心器件区域和外围电路区域；
在核心器件区域以及外围电路区域的层间介质层内分别形成开口，在所述开口内依次填充阻挡层和金属布线，形成第一互连结构和第二互连结构，第一互连结构用于电连接核心器件区域的半导体器件，第二互连结构用于电连接外围电路区域的半导体器件；
在层间介质层上形成阻挡介质层；
刻蚀阻挡介质层，暴露出核心器件区域的金属布线；
在核心器件区域的金属布线上形成第一介质层；
形成覆盖阻挡介质层以及第一介质层的第一导电层；
在第一导电层上形成掩膜，刻蚀第一导电层和阻挡介质层直至暴露出第二互连结构，保留核心器件区域位于第一互连结构上的第一导电层和阻挡介质层；
在第一导电层和第二互连结构上分别形成第二导电层和第三导电层。
参考附图2所示，提供半导体衬底200以及位于半导体衬底200上的层间介质层211，所述半导体衬底200可以是掺杂硅或者绝缘体上硅以及硅锗等半导体材料。
所述的层间介质层211直接位于半导体衬底200上，在多层集成电路中，所述的层间介质层211还可以是半导体衬底上多层绝缘介质材料中的一层。
所述半导体衬底以及层间介质层内已经形成有半导体器件例如存储器、晶体管等，还可以形成有其它输入或者输出电路或者连线。
所述层间介质层211的材料可以是二氧化硅或者氟硅玻璃(FSG)等绝缘材料，通常采用化学气相沉积工艺形成在半导体衬底或者所述的第一绝缘介质材料层上。
本实施例中，为了描述的方便，将所述的半导体衬底200和层间介质层211划分为二个区域，如附图2中所示，区域I，为核心器件区域，用于形成半导体器件的核心器件，例如电阻存储器，区域II，为外围电路区域，用于形成半导体器件的外围电路。
在本实施例的一个具体实施方式中，提供半导体衬底200，所述半导体衬底为掺杂硅或者绝缘体上硅，层间介质层211位于所述半导体衬底200上，所述的半导体衬底以及层间介质层内形成有半导体器件，在核心器件区域I，所述的半导体器件为NMOS或者PMOS，以PMOS器件为例，半导体衬底的核心器件区域I内形成有N阱201，所述PMOS器件还具有位于半导体衬底200上的栅极结构203，位于栅极结构203两侧的半导体衬底200的N阱中的源极204和漏极205，所述半导体衬底内还形成有隔离结构202，所述隔离结构为浅沟槽隔离结构或者深沟槽隔离结构，用于有源区之间的隔离。
在本实施例中，半导体衬底200以及层间介质层211的外围电路区域II，形成的外围电路例如晶体管，如图2所示，半导体衬底200的外围电路区域II内形成有N阱或者P阱210，所述晶体管还具有位于半导体衬底200上的栅极结构213，位于栅极结构213两侧的半导体衬底200中的源极214和漏极215。
在所述层间介质层211的核心器件区域I和外围电路区域II上分别形成第一开口和第二开口(图中为标示)，在第一开口内填充阻挡层206b和金属布线206a，形成第一互连结构，在第二开口内填充阻挡层216b和金属布线216a，形成第二互连结构，所述形成第一互连结构的金属布线206a的材料不受限制，可以用W，Pt，Al，Cu，Ni，Co，Mo，Au，Ru，Ir，Ag，Pd，Ti等适合用作电阻存储器底电极以及集成电路层间连线的金属材料，较好的，选用金属铜或者钨。
本实施例中，形成第二互连结构的金属布线216a材料也可以是W，Pt，Al，Cu，Ni，Co，Mo，Au，Ru，Ir，Ag，Pd，Ti等适合用作电阻存储器底电极以及集成电路层间连线的金属材料，优选金属钨或者铜。
本实施例中，所述的第一互连结构与核心器件区域I的半导体器件的源极或者漏极或者栅极电连接，第二互连结构与外围电路区域II的外围电路电连接，附图中所示第二互连结构与栅极电连接，实际上，还可以与外围电路区域器件的源极或者漏极以及其它需要进行电连接的部位连接。
所述的阻挡层206b和阻挡层216b的作用在于防止所述的第一互连结构的金属布线206a和第二互连结构的金属布线的216a金属原子向相邻的层间介质层211或者电连接的源极、漏极以及栅极结构的电连接结构扩散，所述阻挡层的材料例如氮化钛。
所述阻挡层的形成方法为现有技术，第一互连结构的金属布线206a和第二互连结构的金属布线216a的制备方法也不受限制，可以为化学气相沉积(CVD)、原子层沉积(ALD)、磁控溅射、物理沉积、电子束蒸发、热蒸发等具有填充孔洞能力的制备方法，较好的，采用化学气相沉积工艺。
本实施例给出一种具体实施方式，例如，在所述层间介质层内分别形成第一开口和第二开口(图中未标出)，所述第一开口位于核心器件区域I，与半导体器件的源极或者漏极或者栅极电连接，所述第二开口位于外围电路区域II，与外围电路器件的栅极结构或者源极或者漏极电连接，采用化学气相沉积工艺在第一开口以及第二开口内壁以及层间介质层211上形成阻挡层206b和阻挡层216b，然后在所述阻挡层206b和阻挡层216b上采用化学气相沉积法沉积导电材料，形成金属布线206a和金属布线216a，最后采用化学机械抛光工艺去除层间介质层211上的阻挡层以及导电材料，暴露出层间介质层211，在核心器件区域和外围电路区域分别形成第一互连结构和第二互连结构。
参考附图3所示，在层间介质层211上形成阻挡介质层220，所述的阻挡介质层220的材料为氮化硅或者氧化硅或者氮化硅和氧化硅复合结构等介质材料，厚度较好的为20～80nm，所述的阻挡介质层220的工艺可以采用本领域技术人员熟知的任何现有技术，例如采用化学气相沉积法。
参考附图4所示，刻蚀阻挡介质层220，暴露出核心器件区域的金属布线，刻蚀阻挡介质层220的工艺例如在阻挡介质层220上形成光刻胶层，曝光、显影所述光刻胶层，形成与核心器件区域的金属布线位置对应的光刻胶开口，然后，采用例如等离子体刻蚀工艺刻蚀阻挡介质层，直至暴露出核心器件区域的金属布线，之后，去除所述的光刻胶层。
参考附图5所示，在第一互连结构的金属布线206a上形成第一介质层207，形成第一介质层207的工艺可以是直接氧化第一互连结构的金属布线206a形成的，也可以是在第一互连结构的金属布线206a上采用物理气相沉积或者化学气相沉积工艺形成的，本实施例优选直接氧化第一互连结构的金属布线206a形成第一介质层。
在本实施例的一个具体实施方式中，采用热氧化工艺氧化核心器件区域的第一互连结构的金属布线206a表面的导电材料，形成第一介质层207，形成的第一介质层207的厚度范围为10nm～30nm。
由于第一介质层207为直接热氧化所述第一互连结构的金属布线206a形成的，因此，第一介质层/第一互连结构的金属布线的接触界面没有受到其它半导体制作工艺的影响，性能良好。
第一互连结构的金属布线206a的导电材料为金属钨时，所述的第一介质层和第二介质层为氧化钨(WOX)，第一互连结构的金属布线206a的导电材料为金属铜时，所述的第一介质层和第二介质层为氧化铜(CuOX)。
另一方面，所述的第一介质层207的形成工艺还可以是：采用化学气相沉积或者物理气相沉积的工艺，直接在第一互连结构的金属布线206a上沉积WOX，TiO2，NiO，ZrO2，HfO2，CeO2，RuOX，CuOX，SrZrO3或(Pr，Ca)MnO3等任何阻值具有开关效应的材料，所述材料在外场作用下能够在高阻态与低阻态之间切换，是具有二元电阻特性的介质薄膜，一般有半导体材料的性质。
参考附图6所示，形成覆盖阻挡介质层220以及第一介质层207的第一导电层212，所述第一导电层212的材料为金属铝，氮化钛、氮化钽等金属氮化物，或者金属Pt等贵金属以及其它适合用作电阻存储器顶电极的导电材料。
所述第一导电层212的形成工艺例如化学气相沉积工艺或者物理气相沉积工艺等，厚度为20nm至80nm。
在第一介质层207上直接沉积第一导电层212，并且，本实施例随后所述的工艺步骤都没有影响到第一介质层/第一导电层的接触界面，因此，第一介质层/第一导电层的接触界面性能良好。
参考附图7所示，在第一导电层212上形成掩膜层218，所述掩膜层218例如为光刻胶层。
参考附图8所示，曝光、显影所述光刻胶层218，去除外围电路区域II的光刻胶以及核心器件区域I与第一互连结构对应的位置之外的光刻胶层，只保留核心器件区域与第一互连结构对应的第一导电层212上的光刻胶层。
参考附图9所示，以所述光刻胶层218为掩膜，刻蚀第一导电层212以及阻挡介质层220，直至暴露出层间介质层211，形成第一导电层212a以及阻挡介质层220a，刻蚀之后，只有核心器件区域I与第一互连结构对应位置上的第一导电层212a被保留，刻蚀第一导电层212的工艺为本领域技术人员熟知的任何现有技术，常用的为干法刻蚀，例如等离子体刻蚀。
参考附图10所示，去除光刻胶层218，工艺例如采用光刻胶灰化工艺。
参考附图11所示，分别在核心器件区域I的第一导电层以及外围电路区域II的第二互连结构上沉积导电材料，形成第二导电层209和第三导电层219。形成所述第二导电层209和第三导电层219的工艺为化学气相沉积或者物理气相沉积等。
所述的第二导电层209和第三导电层219材料为金属铝，氮化钛、氮化钽、金属Pt等适合用作电阻存储器顶电极的导电材料，还可以是所述材料中的一种或者几种，例如，所述的第二导电层209和第三导电层219为氮化钛-铝-氮化钛的复合结构。
在核心器件区域I，第一互连结构、阻挡介质层，第一介质层、第一导电层以及第二导电层共同构成具有可变电阻的电阻存储器，其中，第一互连结构为所述电阻存储器的下电极，第一介质层为电阻存储器的存储介质层，第一导电层和第二导电层共同构成电阻存储器的上电极。
本实施例中，所述的阻挡介质层直接形成在层间介质层以及位于层间介质层内的第一互连结构和第二互连结构上，在刻蚀阻挡介质层，暴露出第一互连结构的金属布线，并在金属布线上形成第一介质层的工艺中，用于作为掩膜，保护外围电路区域的第二互连结构表面不会被氧化或污染，从而保证外围电路区域的第二互连结构与互连的导电材料之间的连接可靠性。
现有技术中，没有阻挡介质层时，通常直接氧化核心器件区域的第一互连结构形成第一介质层，由于第一互连结构的阻挡层通常为氮化硅等材料，不容易被氧化，在第一介质层上形成作为上电极的第一导电层之后，未被氧化的阻挡层和第一导电层之间会产生电接触，导致电阻存储器短路。本实施例中，在第一互连结构上形成阻挡介质层，可以以阻挡介质层为掩膜，仅仅暴露出第一互连结构的金属布线，直接氧化第一互连结构的金属布线，形成第一介质层，形成电阻存储器之后，作为下电极的第一互连结构和作为上电极的第一导电层之间有阻挡介质层和第一介质层隔离，避免电阻存储器的上电极和下电极之间产生短路现象。
在外围电路区域II，第二互连结构和第三导电层作为外围电路区域的层间布线，实现外围电路的层间互连。
采用本实施例所述的工艺方法，在形成电阻存储器的同时，可以实现核心器件区域和外围电路区域的层间互连结构，工艺简单。
而且，采用本实施例所述的工艺方法，所形成的电阻存储器的下电极为集成电路的层间介质层内的第一互连结构，简化了电阻存储器的制作工艺；存储介质层可以是直接氧化第一互连结构的金属布线形成的金属氧化物，也可以是采用化学气相沉积或者物理气相沉积工艺在第一互连结构上形成的，工艺方法灵活可控，材料选择性广。
所述存储介质层为直接氧化下电极形成的金属氧化物时，由于下电极/存储介质层的界面没有收到后续工艺的污染，具有较高的界面质量。
与现有技术相比，上电极由第一导电层和第二导电层共同构成，在制作所述电阻存储器以及集成电路时，第一导电层和存储介质层的界面没有收到后续工艺的影响，界面质量好，因此，本实施例提供的电阻存储器具有良好的下电极/存储介质层以及存储介质层/上电极的接触界面，形成的电阻存储器的性能较好。
而且，第二导电层直接形成在第一导电层上，材料选择的范围比较宽。
实施例2
本实施例提供一种电阻存储器，参考附图11所示，包括，作为下电极的第一互连结构，所述第一互连结构包括金属布线206a和位于金属布线外侧壁的阻挡层206b，位于金属布线206a上作为存储介质层的第一介质层207，位于阻挡层206b上的刻蚀阻挡层220a，以及位于刻蚀阻挡层220a和第一介质层207上的第一导电层212a，以及位于第一导电层212a上的第二导电层209，所述第一导电层212a和第二导电层209构成所述电阻存储器的上电极。
所述阻挡介质层为氮化硅或者氧化硅或者氮化硅和氧化硅的复合结构，厚度为20nm～80nm。
其中，所述第一互连结构位于层间介质层内，包括金属布线和位于金属布线外侧壁的阻挡层，所述金属布线的材料为W，Pt，Al，Cu，Ni，Co，Mo，Au，Ru，Ir，Ag，Pd，Ti等适合用作电阻存储器底电极以及集成电路层间连线的金属材料，较好的，选用金属铜或者钨。所述的阻挡层的材料例如氮化钛等金属氮化物。
所述第一互连结构位于核心区间区域I，与附图11所述集成电路的外围电路区域II的第二互连结构同时形成，形成工艺为本领域技术人员熟知的任何现有技术。
本实施例所述的电阻存储器的第一互连结构的阻挡层206b上形成有阻挡介质层220a，所述阻挡介质层220a为氮化硅或者氧化硅或者氮化硅和氧化硅的复合结构，形成工艺较好的为化学气相沉积工艺，厚度为20nm～80nm。
第一介质层207位于第一互连结构的金属布线206a上，可以是直接氧化第一互连结构的金属布线206a形成的，优选热氧化工艺。或者是采用化学气相沉积或者物理气相沉积的工艺，直接在第一互连结构的金属布线206a上沉积的WOX，TiO2，NiO，ZrO2，HfO2，CeO2，RuOX，CuOX，SrZrO3或(Pr，Ca)MnO3等任何阻值具有开关效应的材料，所述材料在外场作用下能够在高阻态与低阻态之间切换。
本实施例的电阻存储器形成第一介质层工艺方法灵活可控，材料选择性广。所述存储介质层为直接氧化下电极形成的金属氧化物时，由于下电极/存储介质层的界面没有收到后续工艺的污染，具有较高的界面质量。
所述的阻挡介质层位于第一互连结构的阻挡层上，与第一介质层一起用于隔离作为下电极的第一互连结构的金属布线和第一导电层，避免现有技术在采用热氧化第一互连结构形成第一介质层时，第一互连结构的阻挡层不容易被氧化，造成上电极和下电极之间产生短路的缺陷。
本实施例中，所述第二导电层212的厚度为20nm至80nm，直接采用沉积工艺形成在第一导电层表面，所述沉积工艺包括物理气相沉积和化学气相沉积，材料为为金属铝或者氮化钛、氮化钽等金属氮化物或者金属Pt以及其它适合用作电阻存储器上电极的材料中的任意一种或者几种。例如，所述第二导电层为氮化钛-铝-氮化钛的复合结构。
与现有技术相比，上电极由第一导电层和第二导电层共同构成，在制作所述电阻存储器时，第一导电层和存储介质层的界面没有收到后续工艺的影响，界面质量好，因此，本实施例提供的电阻存储器具有良好的下电极/存储介质层以及存储介质层/上电极的接触界面，形成的电阻存储器的性能较好。
本实施例所述的电阻存储器的制作方法可以与外围电路的层间互连结构同时完成，简化了集成电路的制作工艺。
虽然本发明以较佳实施例披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
Claims (10)
1.一种含有电阻存储器的集成电路的制作方法，其特征在于，包括：
提供半导体衬底以及位于半导体衬底上的层间介质层，所述半导体衬底和层间介质层包括核心器件区域和外围电路区域；
在核心器件区域以及外围电路区域的层间介质层内分别形成开口，在所述开口内依次填充阻挡层和金属布线，形成第一互连结构和第二互连结构，第一互连结构用于电连接核心器件区域的半导体器件，第二互连结构用于电连接外围电路区域的半导体器件；
在层间介质层上形成阻挡介质层；
刻蚀阻挡介质层，暴露出核心器件区域的金属布线；
在核心器件区域的金属布线上形成第一介质层；
形成覆盖阻挡介质层以及第一介质层的第一导电层；
在第一导电层上形成掩膜，刻蚀第一导电层和阻挡介质层直至暴露出第二互连结构，保留核心器件区域位于第一互连结构上的第一导电层和阻挡介质层；
在第一导电层和第二互连结构上分别形成第二导电层和第三导电层。
2.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，所述阻挡介质层为氮化硅、氧化硅或者氮化硅和氧化硅的复合结构。
3.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，所述阻挡介质层的厚度为20nm～80nm。
4.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，第一介质层是通过氧化形成所述第一互连结构的金属形成的具有二元电阻特性的介质薄膜。
5.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，第一介质层是通过沉积工艺形成的具有二元电阻特性的介质薄膜。
6.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，所述第一导电层为金属铝或者氮化钛或者氮化钽或者金属Pt。
7.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，第一导电层的厚度为20nm至80nm。
8.根据权利要求1所述含有电阻存储器的集成电路的制作方法，其特征在于，所述第二导电层为金属铝或者氮化钛或者氮化钽中的任意一种或者几种的复合结构。
9.根据权利要求8所述含有电阻存储器的集成电路的制作方法，其特征在于，所述第二导电层为氮化钛-铝-氮化钛的复合结构。
10.根据权利要求1至3中任一项所述含有电阻存储器的集成电路的制作方法，其特征在于，所述第一互连结构和第二互连结构为金属铜或者钨。
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