KR101637694B1 - 스트레인 유도 기법을 포함하는 트랜지스터 및 그 형성방법 - Google Patents

스트레인 유도 기법을 포함하는 트랜지스터 및 그 형성방법 Download PDF

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Abstract

트랜지스터 디바이스는 반도체 기판의 채널 영역 위에 배치된 게이트 구조를 포함한다. 소스/드레인 리세스는 반도체 기판에 게이트 구조 옆에 배열된다. 도핑된 실리콘-게르마늄(SiGe) 영역이 소스/드레인 리세스 내에 배치되고, 채널의 도핑 형태와는 반대인 도핑 형태를 갖는다. 비도핑된 SiGe 영역이 또한 소스/드레인 리세스 내에 배치된다. 비도핑된 SiGe 영역은 도핑된 SiGe 영역의 밑에 있으며, 소스/드레인 리세스 내에 상이한 위치들에서 상이한 게르마늄 농도들을 갖는다.

Description

트랜지스터 스트레인 유도 기법{TRANSISTOR STRAIN-INDUCING SCHEME}
다음 개시는 반도체 제조 방법에 관한 것이다. 특히, 다음 개시는 반도체 디바이스에 컨택트를 형성하기 위한 방법에 관한 것이다.
반도체 산업은, 무어의 법칙에 따라 집적 칩(integrated chip; IC) 부품들의 최소 피쳐(feature) 크기를 조정함(scaling)으로써 집적 칩들의 성능을 지속하여 향상시켜왔다. 그러나, 최근, 일부 IC 부품들의 크기 조정이 점차 곤란해졌다. 크기 조정의 요구를 경감시키기 위하여, 반도체 산업은 집적 칩의 성능을 향상시키기 위한 다른 방도를 모색해왔다.
트랜지스터 디바이스의 성능을 향상시키기 위하여, 스트레인 공학이 자주 이용된다. 예컨대, 압축 응력을 PMOS 트랜지스터의 채널 영역으로 유도함으로써, 트랜지스터의 이동성 및 성능이 향상된다. 트랜지스터 성능을 향상시키기 위하여 스트레인 공학을 사용함으로써, 집적 칩 설계의 크기를 조정하려는(예컨대, 게이트 유전체 두께를 또한 감소시키려는) 요구가 경감된다.
본 개시의 태양은, 첨부된 도면과 함께 이해될 때 다음의 상세한 설명으로부터 가장 잘 이해된다. 산업 표준 관행에 따라, 다양한 피쳐들은 일정한 비례에 따라 도시된 것이 아님이 주목된다. 사실상, 다양한 피쳐들의 치수는 논의의 명료성을 위하여 임의로 증가되거나 축소될 수도 있다.
도 1은 스트레인 채널 트랜지스터 디바이스의 일부 실시예들의 단면도를 도시한다.
도 2는 스트레인 채널 트랜지스터 디바이스의 일부 다른 실시예들의 단면도를 도시한다.
도 3은 스트레인 채널 트랜지스터 디바이스의 형성 방법의 일부 실시예들의 흐름도를 도시한다.
도 4a 내지 도 4g는 일부 실시예들에 따른 스트레인 채널 트랜지스터 디바이스의 제조 방법의 예시적인 중간 단계들을 도시한다.
다음 개시는 주제의 상이한 피쳐들을 구현하기 위한 많은 상이한 실시예들 또는 예들을 제공한다. 본 개시를 단순화하기 위하여 부품들과 배열들의 특정 예들이 이하에 설명된다. 물론 이들은 단지 예이며, 제한하고자 의도되지 않는다. 예컨대, 다음의 설명에서 제2 피쳐 위에 또는 제2 피쳐 상의 제1 피쳐의 형성은, 제1 및 제2 피쳐들이 직접 접촉하여 형성되는 실시예들을 포함할 수도 있고, 또한 제1 피쳐와 제2 피쳐 사이에 추가의 피쳐가 형성될 수도 있어서, 제1 및 제2 피쳐가 직접 접촉하지 않을 수도 있는 실시예들을 포함할 수도 있다. 추가로, 본 개시는 다양한 예들에서 도면 부호 및/또는 문자를 반복할 수도 있다. 이 반복은 단순성와 명료성을 위한 것이고, 그 자체로 논의된 다양한 실시예들 및/또는 구성들 간의 관계를 나타내지 않는다.
여기서의 설명은 도면을 참조하여 행해지고, 도면 전체에 걸쳐 유사한 도면 번호가 유사한 요소를 지칭하도록 일반적으로 이용되며, 다양한 구조들은 반드시 비례대로 도시된 것은 아니다. 다음의 설명에서, 설명을 목적으로, 이해를 용이하게 하기 위하여 다수의 특정 상세들을 나타내었다. 그러나, 여기서 설명된 하나 이상의 태양들은 이들 특정 상세들의 덜한 정도로 실행될 수도 있다는 것은 당업자에게 명백할 수도 있다. 다른 경우들에서, 이해를 용이하게 하기 위하여 알려진 구조들 및 디바이스들은 블록도로 도시되었다.
스트레인 채널 MOSFET(metal-oxide-semiconductor field effect transistor; 금속 산화물 반도체 전계 효과 트랜지스터) 디바이스는 채널 영역의 대향 단부들에서 스트레인 유도 소스 및 드레인 영역들을 형성함으로써 형성될 수도 있다. 스트레인 유도 소스 및 드레인 영역들은, 기판 내에 소스 및 드레인 리세스들을 형성하고, 후속하여 소스 및 드레인 리세스들 내에 스트레인 유도 재료를 적층함으로써 형성된다. 예컨대, 실리콘 게르마늄(SiGe)과 같은 게르마늄 함유 재료가 p 채널 MOSFET의 소스 또는 드레인 리세스 내에 적층되어, 그 사이의 채널 영역을 향하여 측면 압축 응력을 제공할 수도 있다. 채널 영역에서의 이 측면 압축 응력은, 예시적인 p채널 MOSFET에서 다수 캐리어들인 홀(hole)들의 이동성을 향상시킨다. 유사하게는, 실리콘 탄화물(SiC)과 같은 탄소 함유 재료가, n채널 MOSFET에 대한 전자 이동성을 향상시키는 인장 스트레인을 유도하도록 이용될 수도 있다.
향상된 PMOS 기술 노드(예컨대, 28 nm 게이트 폭 이하)에서의 채널 이동도 향상에 대하여, 인 시츄(in-situ) 붕소 도핑 처리가, 도핑된 SiGe 소스/드레인 영역을 형성하기 위하여 SiGe의 에피택셜 성장 동안 수행될 수도 있다. SiGe 에피택시 동안의 인 시츄 붕소 도핑은 유리하게는, 계단 접합(abrupt junction), 작은 소스-드레인 저항, 및 작은 컨택트 저항을 제공한다. 이것은 또한, SiGe층들과 실리콘 기판들 간의 격자 불일치를 완화시킨다. 그러나, 불행히도, 붕소 도펀트는 도핑된 SiGe 소스/드레인 영역들로부터 디바이스의 채널 영역의 하부에까지 아웃 디퓨젼(out-diffusion)되어, 작은 피쳐 크기에 대하여 현저해지는 단채널 효과(short channel effect)를 유발할 수 있다.
이러한 단채널 효과가 발생하는 것을 제한하기 위하여, 본 개시는, 도핑된 스트레인 유도 소스/드레인 영역 및 밑에 있는 비도핑된 스트레인 유도 소스/드레인 영역을 갖는 트랜지스터 디바이스에 관한 것이며, 이들 영역 모두는 단일 소스/드레인 리세스 내에 배열된다. 비도핑된 스트레인 유도 영역은, 트랜지스터의 도핑된 스트레인 유도 소스/드레인 영역으로부터 채널 영역까지의 도펀트의 확산을 지연시킨다. 특히, 비도핑된 스트레인 유도 영역은, 스트레인 유도 성분의 상이한 농도들을 갖는 몇몇 상이한 영역들을 가질 수 있다. 스트레인 유도 성분의 상이한 농도들은, 도펀트가 관통하여 확산되는 정도를 제어할 수 있다. 예컨대, 비도핑된 스트레인 유도 영역이 SiGe(Ge는 스트레인 유도 성분임)로 제조되는 경우, Ge의 상이한 농도들은, 도핑된 SiGe 소스/드레인 영역으로부터 채널 영역에까지 붕소에 대한 상이한 확산율(diffusion rate)에 대응할 수 있고, 보다 낮은 게르마늄 농도는 증가된 붕소 아웃 디퓨젼에 대응하고, 보다 높은 게르마늄 농도는 감소된 붕소 아웃 디퓨젼에 대응한다. 그 결과로서, 스트레인 유도 성분 농도는, 향상된 캐리어 이동성을 위하여 채널에 적합한 응력을 여전히 유지하면서, 단채널 효과를 방지하기 위하여 비교적 깊은 소스/드레인 위치들에서 덜한 도펀트 확산을 제공하도록, 또한 비교적 얕은 소스/드레인 위치들에서 더한 도펀트 확산을 제공하도록 조정될 수 있다. 이들 기술은 n형 및 p형 트랜지스터들에 대하여 실행될 수 있으며, n형 및 p형 트랜지스터 모두 본 개시의 범위 내에 있는 것으로서 고려된다.
도 1은 스트레인 채널 트랜지스터 디바이스(100)의 일부 실시예들의 단면도를 도시한다. 게이트 구조(108)는 반도체 기판(102) 상에 배치된다. 다양한 실시예에서, 반도체 기판(102)은, 반도체 및/또는 이와 연관된 에피택셜층들의 임의의 다른 형태는 물론, 반도체 웨이퍼 및/또는 반도체 웨이퍼 상의 하나 이상의 다이와 같은 반도체 본체(예컨대, 실리콘, 실리콘-게르마늄, 실리콘-온-인슐레이터 등)의 임의의 형태를 구비할 수도 있다. 소스/드레인 리세스는, 예컨대 도면 부호 103이며, 게이트 구조(108)의 대향하는 에지들 옆에 형성된다. 소스/드레인 영역(104a)/(104b)은 소스/드레인 리세스 내에 형성되고, 도핑된 스트레인 유도 영역(110)과 비도핑된 스트레인 유도 영역(112)을 구비한다. 도핑된 스트레인 유도 영역(110)은, 예컨대 붕소로 도핑된, 예컨대 SiGe 영역을 구비할 수 있다. 비도핑된 스트레인 유도 영역(112)은, 예컨대 비도핑된 또는 고유의(intrinsic) SiGe를 구비할 수 있고, 소스/드레인 리세스 내에 도핑된 스트레인 유도 영역(110)의 밑에 있다.
비도핑된 스트레인 유도 영역(112)은 스트레인 유도 성분들의 상이한 농도들을 갖는 상이한 영역들을 포함할 수 있다. 제1 비도핑된 스트레인 유도층(112a)은, 밑에 있는 제2 비도핑된 스트레인 유도층(112b)의 제2 스트레인 유도 성분 농도보다 낮은 제1 스트레인 유도 성분 농도를 가질 수 있다. 제1 비도핑된 스트레인 유도층(112a)은 소스/드레인 리세스(103)의 상부 표면과 인접하는 상부 <111>면(118)을 갖고, 밑에 있는 제2 비도핑된 스트레인 유도층(112b)은 하부 <111>면(126)을 갖는다. 일부 실시예들에서, 소스/드레인 리세스(103)의 바닥면과 인접하는 <100>면(128)을 갖는 제3 비도핑된 스트레인 유도층(112c)이 있다. 제1 비도핑된 스트레인 유도층(112a)은, 낮은 스트레인 유도 성분 농도로, 트랜지스터(100)의 제1 도핑된 스트레인 유도 영역(110)으로부터 채널 영역(106)까지 보다 많은 붕소 확산을 도입한다. 제2 비도핑된 스트레인 유도층(112b)은, 보다 높은 스트레인 유도 성분 농도로, 제1 도핑된 스트레인 유도 영역(110)으로부터 채널 영역(106) 하부에 붕소 확산을 지연시켜, 단채널 효과가 감소된다.
일부 실시예에서, 게이트 구조(108)는, 게이트 유전체층(120), 게이트 전극층(122), 및 하드마스크층(124)을 포함하는 스택 구조를 포함할 수도 있다. 게이트 유전체층(120)은 반도체 기판(102) 상에 배치된다. 게이트 전극층(122)(예컨대, 폴리실리콘, 대체 금속 등)이 게이트 유전체층(120) 상에 배치되고, 하드마스크층(124)(예컨대, SiO2 또는 다른 유전체)가 게이트 전극층(122) 상에 배치된다. 일부 실시예에서, 사이드월 스페이서들(116)은 게이트 구조(108)의 대향측들에 위치된다. 사이드월 스페이서들(116)은, 스트레인 소스 및 드레인 영역들(104a)(104b)로부터 게이트 전극층(122)을 절연시키기 위하여 구성된다.
스트레인 소스/드레인 영역(104a/104b)은, 채널 영역(106) 상에 스트레인(예컨대 압축 응력 또는 인장 응력)을 유도하도록 구성된다.
일부 실시예들에서, 스트레인 유도 재료는 실리콘 게르마늄을 포함할 수도 있고, 스트레인 유도 성분은 게르마늄을 포함할 수도 있다. 이러한 실시예들에서, 게르마늄은, 게르마늄(Ge)와 실리콘(Si)으로 구성된 격자의 차이로 인하여, 채널 영역(106) 상에 스트레인을 유도하도록 구성된다. 다른 실시예들에서, 스트레인 유도 재료는, 예컨대 실리콘 탄화물(SiC)과 같은 대안 재료를 포함할 수도 있다.
일부 실시예에서, 스트레인 유도 재료(예컨대, SiGe)는, 스트레인 소스 및 드레인 영역들(104a)(104b)의 리세스 내에 배치된 복수의 구별된 에피택셜층들을 구비할 수도 있다. 일부 실시예들에서, 복수의 구별된 에피택셜층들 각각은, 인접한 층들 간의 교차점에서 불연속적인 상이한 스트레인 유도 성분 농도 프로파일들(예컨대, 게르마늄 농도 프로파일)을 가질 수도 있다.
스트레인 소스 및 드레인 영역들(104a)(104b)이 3층 영역들로서 스트레인 채널 트랜지스터 디바이스(100)에서 도시되었지만, 개시된 스트레인 소스 및 드레인 영역들(104a)(104b)은 그러한 층들에 제한되지 않는다는 것이 이해될 것이다. 다른 실시예들에서, 스트레인 소스 및 드레인 영역들(104a)(104b)은 부가적인 층들(예컨대, 제4 SiGe층, 제5 SiGe층 등)을 구비할 수도 있다.
도 2는, 스트레인 채널 트랜지스터 디바이스(200)의 일부 대안적인 실시예들의 단면도를 도시한다.
스트레인 채널 트랜지스터 디바이스(200)는, 반도체 기판(202) 상에 배치된 게이트 구조(208), 및 반도체 기판(202) 내에 다이아몬드형 또는 "V"형 캐비티를 제공하는 이방성 에칭 프로파일을 가지며, 반도체 기판(202)에서의 소스/드레인 리세스 내의, 게이트 구조(208)의 측을 따른 소스/드레인 영역(204)을 포함한다. "V"형 캐비티는, <111> 표면들(220a, 220b)의 옆에 있는 <100> 표면(222)을 구비한다.
소스/드레인 영역(204)은, 212a, 212b 및 212c와 같은 복수의 비도핑된 실리콘 게르마늄(SiGe)층들, 및 위에 덮인 도핑된 실리콘 게르마늄(SiGeB)층(210)을 구비한다. 제1 게르마늄 농도를 갖는 외부 비도핑된 SiGe층(212a)은 소스/드레인 리세스의 상부 표면과 인접하여 위치되고, 제2 게르마늄 농도를 갖는 하부 비도핑된 SiGe층(212c)은 하나 이상의 부가적인 비도핑된 SiGe층들 아래에 위치된다. 제3 게르마늄 농도를 갖는 내부 비도핑된 SiGe층(212b)은, 외부 비도핑된 SiGe층과 하부 비도핑된 SiGe층 사이에 위치된다. 외부 비도핑된 SiGe층은, 소스/드레인 리세스의 2개의 교차되는 <111>면 측 표면들(216, 218) 상에 배치되어, 팁 영역을 형성한다. 하부 비도핑된 SiGe층(212c)은, 여기서 바닥면으로서 총칭되는 <100> 표면(222) 상에 배치된다. 내부 비도핑된 SiGe층은, 외부 비도핑된 SiGe층과 하부 비도핑된 SiGe층 사이에 하부 <111>면 측 표면(220)과 <110>면 측 표면(230) 상에 배치된다. 비도핑된 SiGe층들(212)의 게르마늄 농도는, 제1 및 제2 게르마늄 농도가 제3 게르마늄 농도보다 낮다는 일정한 상이한 값들일 수 있다. 또는, 게르마늄 농도는 증가하거나, 감소하거나, 연속이거나 또는 불연속인 프로파일들일 수 있다. 게르마늄 농도 프로파일은 보다 양호한 성능을 달성하기 위하여 불연속일 수 있다. 예로서, 외부 및 하부 비도핑된 SiGe층들의 제1 및 제2 게르마늄 농도들은 약 5% 내지 약 25%의 범위일 수 있다. 내부 비도핑된 SiGe층의 제3 게르마늄 농도는 약 15% 내지 약 35%의 범위일 수 있다. 도핑된 SiGe층(210)의 게리마늄 농도는 약 35% 내지 약 70%의 범위일 수 있다. 트랜지스터 디바이스(200)는 비도핑된 순수 실리콘을 포함하는 실리콘 캡층(214)을 더 구비할 수 있고, 예컨대 게르마늄 농도를 갖는 SiGe 캡층은 약 35%보다 작다. 소스/드레인 리세스는 도면 부호 222와 같은 <100> 표면과, 도면 부호 220과 218과 같은 <111> 표면을 가지므로, 용어 '위에 덮다(overlying)'는 엄격하게 수직으로 위에 덮는 것에 제한되지 않는다는 것이 이해될 것이다. 예컨대, 용어 '위에 덮다'는 또한, <111> 표면에 수직인 선을 따라 위에 덮는 것(예컨대, 45°각을 따라 위에 덮는 것)을 의미할 수도 있다.
도 3은 스트레인 채널 트랜지스터 디바이스를 형성하는 방법(300)의 일부 실시예들의 흐름도를 도시한다.
개시된 방법들(예컨대, 방법들(300))이 일련의 동작들 또는 이벤트들로서 이하에 도시되고 설명되었으나, 그러한 동작들 또는 이벤트들의 설명된 순서는 제한적인 개념으로 해석되어서는 안되는 것이 이해될 것이다. 예컨대, 일부 동작들은 여기서 도시되고 및/또는 설명된 것 외의 다른 동작들 또는 이벤트들과는 상이한 순서로 및/또는 이들과 동시에 발생할 수도 있다. 또한, 하나 이상의 태양들 또는 여기의 설명의 실시예들을 구현하는 데 모든 설명된 동작들이 요구되지 않을 수도 있다. 또한, 여기서 설명된 동작들 중 하나 이상은 하나 이상의 구분된 동작들 및/또는 단계들에서 수행될 수도 있다.
302에서, 도 4a에 도시된 예로서, 반도체 기판 상에 게이트 구조가 형성된다. 다양한 실시예들에서, 반도체 기판은, 반도체의 임의의 다른 형태 및/또는 이것과 연관된 에피택셜층들은 물론, 반도체 웨이퍼와 같은 반도체 본체(예컨대, 실리콘, 실리콘-게르마늄, 실리콘-온-인슐레이터 등)의 임의의 형태, 및/또는 반도체 웨이퍼 상의 하나 이상의 다이를 구비할 수도 있다.
304에서, 도 4b에 도시된 예로서, 게이트 구조의 측을 따라 위치된 위치에서 반도체 기판 내인 소스/드레인 영역에서 임플란테이션(implantation)이 형성된다. 일부 실시예들에서, 포켓 임플란테이션과 선택적 저농도 도핑된 드레인(lightly doped drain; LDD) 임플란트가 연속하여 수행된다.
306에서, 도 4c 및/또는 도 4d에 도시된 예로서, 반도체 기판에 소스/드레인 영역 내에 소스/드레인 리세스가 형성된다. 일부 실시예들에서, 소스/드레인 리세스를 형성하기 위하여 복수의 에칭 처리가 사용될 수도 있다. 예컨대, 일부 실시예들에서, 반도체 기판 상에 등방성 에칭 처리가 수행되어, 반도체 기판에 리세스를 형성할 수도 있다. 다음, 이방성 에칭이 수행되어, V형 소스/드레인 리세스를 달성할 수도 있다.
308에서, 제1 비도핑된 스트레인 유도층이 소스/드레인 리세스의 상부 레벨에서 소스/드레인 리세스에 제1 비도핑된 스트레인 유도 성분 농도를 갖고 적층된다. 일부 실시예들에서, 스트레인 유도 성분은 게르마늄을 포함할 수도 있다.
일부 실시예들에서, 스트레인 유도 재료는, 복수의 구별되는 애피택셜층들로서 소스/드레인 리세스 내에 적층될 수도 있다. 일부 실시예들에서, 복수의 구별되는 에피택시얼층들은 동일한 처리 챔버 내에 인 시츄 적층될 수도 있다(즉, 처리 챔버로부터 반도체 기판을 제거하지 않고). 적층은, 다른 기술들 중에서, 물리적 기상 증착(Physical Vapor Deposition; PVD), 화학적 기상 증착(Chemical Vapor Deposition; CVD), 또는 에피택시에 의하여 적용될 수 있다. 310에서, 제2 비도핑된 스트레인 유도층은, 소스/드레인 리세스의 하부 레벨에서 소스/드레인 리세스에, 제1 스트레인 유도 성분 농도보다 높은 제2 스트레인 유도 성분 농도를 갖고 적층된다.
312에서, 도핑 재료를 포함하는 제3 성분 농도를 갖는 도핑된 스트레인 유도층이 적층되어 제1 비도핑된 스트레인 유도층과 제2 비도핑된 스트레인 유도층 위를 덮는다. 제3 성분 농도는 제1 또는 제2 스트레인 유도 성분 농도보다 높거나 낮을 수 있다.
314에서, 일부 실시예들에서 고온 어닐링이 적층 다층 SiGe층들과 동시에 수행될 수도 있다. 고온 어닐링은, 약 700℃ 내지 약 900℃의 범위의 온도에서 그리고 약 10 torr 내지 약 200 torr의 범위를 갖는 압력에서 실행되는 처리 챔버 내에서 약 30s 내지 약 240s의 시간 동안 수행될 수도 있다.
도 4a 내지 도 4g는, 스트레인 채널 트랜지스터 디바이스를 형성하는 방법을 도시하는 반도체 기판의 단면도의 일부 실시예들을 도시한다. 도 4a 내지 도 4g가 방법(300)에 관하여 설명되었지만, 도 4a 내지 도 4g에 개시된 구조가 이러한 방법에 제한되지 않는다는 것이 이해될 것이다.
도 4a에 도시된 바와 같이, 반도체 기판(402) 상에 게이트 구조가 형성된다. 게이트 구조는, 반도체 기판(402) 상에 선택적으로 형성된 게이트 유전체층(420)을 포함한다. 게이트 유전체층(420)은, 적층 처리(예컨대 화학적 기상 증착, 물리적 기상 증착 등)에 의하여 또는 열적 산화에 의하여 형성될 수도 있다. 일부 실시예들에서, 게이트 유전체층(420)은, 예컨대 이산화규소(SiO2) 또는 하이 k 유전체 재료와 같은 절연 물질을 포함할 수도 있다.
게이트 유전체층(420) 위에 게이트 전극층(422)이 형성된다. 게이트 전극층(422)은, 적층 처리에 의하여 적층된 폴리실리콘 또는 금속 게이트 재료를 포함할 수도 있다. 다음, 게이트 전극층(422)과 게이트 유전체층(420) 위에 하드마스크층(424)이 선택적으로 형성된다. 게이트 유전체층(420)과 게이트 전극층(422)이 하드마스크층(424)에 따라 후속하여 에칭되어, 게이트 영역을 정의한다.
도 4b에 도시된 바와 같이, 반도체 기판(402)에 도펀트를 도입하기 위하여 하나 이상의 임플란테이션(502)이 수행되어, 게이트 구조들 사이에 배치된 임플란테이션 영역들(504)을 형성한다. 일부 실시예들에서, 하나 이상의 임플란테이션들(502)은 포켓 임플란테이션을 포함할 수도 있다. 포켓 임플란테이션 영역들은, 스택 게이트 구조의 밑에 있는 위치들까지 연장될 수도 있다. 포켓 임플란테이션은 트랜지스터 디바이스의 제어를 통하여 안티 펀치(anti-punch)를 향상시킨다. 다양한 실시예들에서, 포켓 임플란테이션은 비소(As) 도펀트 및/또는 인(P) 도펀트를 포함할 수도 있다. 일부 실시예들에서, 포켓 임플란테이션은, 약 20 KeV(킬로일렉트론 볼트) 내지 약 80 KeV의 범위를 갖는 에너지에서, 약 1e12 atoms/cm2 내지 약 1e14 atoms/cm2의 범위를 갖는 도우즈(dose)로, 약 15°내지 약 45°의 범위를 갖는 틸트각에서 수행될 수도 있다.
다른 실시예들에서, 하나 이상의 임플란테이션들(502)은 반도체 기판(402) 상에 수행된 저농도 도핑된 드레인(LDD) 임플란테이션을 포함할 수도 있다. LDD 임플란테이션은 SCE(short channel effects; 단채널 효과) 제어를 향상시킨다. 다양한 실시예들에서, LDD 임플란테이션은, 보론 다이플로라이드(BF2) 도펀트, 또는 붕소(B) 도펀트를 포함할 수도 있다. LDD 임플란테이션은, 약 1 KeV 내지 약 10 KeV의 범위를 갖는 에너지에서, 약 1e13 atoms/cm2 내지 약 1e16 atoms/cm2의 범위를 갖는 도우즈로, 약 0°내지 약 30°의 범위를 갖는 틸트각에서 수행될 수도 있다.
도 4c에 도시된 바와 같이, 반도체 기판(402)은 선택적으로 에칭되어 소스 및 드레인 리세스들(508a, 508b)을 형성한다. 일부 실시예들에서, 소스 및 드레인 리세스들(508a, 508b)은 멀티 에칭 처리에 의하여 형성될 수도 있다. 반도체 기판(402)은, 등방성 에칭 프로파일(예컨대, U형 에칭 프로파일)을 갖는 리세스들(508a, 508b)을 생성하도록 구성된 등방성 에천트(506)에 노출될 수도 있다. 일부 실시예들에서, 등방성 에천트(506)는 건식 에천트를 포함할 수도 있다. 예컨대, 일부 실시예들에서, 등방성 에천트(506)는, 테트라플루오로메탄(CH4), 염소 가스(Cl2), 삼불화질소(NF3), 육불화황(SF6), 및/또는 헬륨(He)을 포함하는 처리 가스를 사용하는 건식 에천트를 포함할 수도 있다.
도 4d에 도시된 바와 같이, 반도체 기판(402)은 이방성 에천트(510)에 또한 노출될 수도 있다. 이방성 에천트(510)는 리세스들(508a, 508b)을 더 에칭하여, 이방성 에칭 프로파일을 갖는 소스 및 드레인 리세스들(404a, 404b)을 생성한다. 일부 실시예들에서, 이방성 에천트(510)는 습식 에천트를 포함할 수도 있다. 예컨대, 이방성 에천트(510)는 테트라메틸암모니움 하이드록사이드(TMAH)를 포함할 수도 있다. TMAH는, 약 110도 내지 약 140도의 틸트각을 갖는 'V'형 또는 다이아몬트형 리세스를 형성하기 위하여 <111>면을 생성한다. 일부 실시예들에서, 반도체 기판(402)은, 약 20℃ 내지 약 100℃의 온도에서 행해지는 처리 챔버 내에서 1~30% 사이의 농도를 갖는 수용액을 포함하는 TMAH 에천트에 노출되어, 약 300Å 내지 약 1000Å의 리세스 깊이를 형성할 수도 있다.
일부 실시예들에서, 사이드월 스페이서들(416)은, 소스 및 드레인 리세스들(404a, 404b)의 형성 전에 게이트 구조의 대향측들 상에 형성될 수도 있다. 일부 실시예들에서, 사이드월 스페이서들(416)은, 반도체 기판(402) 상에 질화물을 적층시키고, 이 질화물을 선택적으로 에칭하여 사이드월 스페이서들(416)을 형성하는 것으로 형성될 수도 있다.
도 4e 내지 도 4g에 도시된 바와 같이, 다층 SiGe 성장 처리는 소스 및 드레인 리세스들(404a, 404b) 내에 스트레인 유도 SiGe 재료를 적층시키기 위하여 수행된다. 일부 실시예들에서, 세정전(pre-clean) 처리가 수행되어, 소스 및 드레인 리세스들 내에 실리콘-게르마늄(SiGe) 재료의 적층 전에, 소스 및 드레인 리세스들로부터 표면 결함들 및/또는 오염물을 제거한다. 일부 실시예들에서, 세정전 처리는, 습식 세정 처리(예컨대, 불산(HF) 기저를 갖는) 또는 건식 세정 처리(예컨대, 프리-Ni 실리사이드(SiCoNi) 또는 세르타스(Certas)를 사용하는)를 포함할 수도 있다.
도 4e에 도시된 바와 같이, 제1 비도핑된 SiGe층(412a) 및 바닥 비도핑된 SiGe층(412c)이 소스 및 드레인 리세스들(404a, 404b)의 팁 영역 및 바닥 영역에 적층된다. 팁 영역은 2개의 측면들과 <111>면들의 교차점을 구비한다. 바닥 영역과 팁 영역에서의 제1 에피택셜 레이트는, <111>면을 갖는 측면을 갖는 사이드월 영역에서의 제2 에피택셜 레이트보다 빠르다. 일부 실시예들에서, 제1 비도핑된 SiGe층은 약 2-10 nm의 두께를 갖고, 바닥 비도핑된 SiGe층은 약 5-15 nm의 두께를 갖는다. 비교적 낮은 게르마늄 농도가 형성된다. 제1 Ge/Si 가스 흐름비가 적층 동안 적용된다. 예컨대, 약 0.001 내지 약 0.01의 Ge/Si의 가스 흐름비가 적용될 수 있다.
도 4f에 도시된 바와 같이, 제2 비도핑된 SiGe층(412b)은 제1 비도핑된 SiGe층과 바닥 비도핑된 SiGe층 위에 적층된다. 제2 영역은 <111>면을 갖는 측면을 갖는 사이드월 영역을 구비한다. 특히, 제2 비도핑된 SiGe층의 성장은, 제1 비도핑된 SiGe층 및 바닥 비도핑된 SiGe층의 성장보다 느리다. 일부 실시예에서, 제2 비도핑된 SiGe층은 약 5-15 nm의 두께를 갖는다. 비교적 높은 게르마늄 농도가 형성된다. 제1 Ge/Si 가스 흐름비보다 큰 제2 Ge/Si 가스 흐름비에 의하여 구현될 수 있다. 예컨대, 약 0.05 내지 약 0.05의 Ge/Si의 가스 흐름비가 적용될 수 있다.
도 4g에 도시된 바와 같이, 붕소로 도핑된 도핑된 SiGe층(410)이 제2 비도핑된 SiGe층 상에 적층된다. 이것은 기판의 상부 표면보다, 예컨대 약 0-15 nm 더 높게 성장될 수 있다. 일부 실시예들에서, 약 5-15 nm의 부가적인 Si 또는 SiGe 캡층이 SiGe층 상에 이후에 형성될 수 있다.
여기서 설명된 방법들의 태양들의 논의시 본 문서 전체에 걸쳐 예시적인 구조들에 대하여 참조하지만, 이들 방법들은 제시된 대응하는 구조들에 의하여 제한되지 않는다는 것이 이해될 것이다. 오히려, 방법들(및 구조들)은 서로 독립적인 것으로 고려되어야 하고, 스탠드 얼론(stand alone)이 가능하며, 도면들에서 설명된 특정 태양들 중 임의의 태양을 고려하지 않고 실행된다. 부가적으로, 여기서 설명된 층들은, 스핀 온, 스퍼터링, 성장 및/또는 적층 기술 등으로와 같이, 임의의 적합한 방식으로 형성될 수 있다.
또한, 명세서 및 첨부된 도면들의 이해에 기초하여 등가의 변화 및/또는 수정이 당업자에게 일어날 수도 있다. 여기서의 개시는 그러한 모든 변화 및 수정을 포함하며, 일반적으로 그에 따라 제한하고자 함이 아니다. 예컨대, 여기서 제공된 도면들이 도시되고 특정 도핑 형태를 갖는 것으로 설명되었으나, 당업자에 의하여 이해되는 바와 같이, 대안적인 도핑 형태가 이용될 수도 있다는 것이 이해될 것이다.
또한, 몇몇 구현 중 하나만에 관하여 특정 특징 또는 태양이 개시될 수도 있었으나, 이러한 특징 또는 태양은, 원할 때, 다른 구현들의 하나 이상의 다른 특징들 및/또는 태양들과 병합될 수도 있다. 용어 "포함하다", "갖는", "갖다", "함께", 및/또는 그 변형이 여기서 사용되는 경우에서, 이러한 용어들은 "구비한다"와 같은 의미에서 포괄적인 것으로 의도된다. 또한, "예시적인"이란, 최상인 것이라기 보다는, 예를 의미하는 것을 의미할 뿐이다. 또한, 여기서 설명된 특징들, 층들, 및/또는 요소들은 단순성과 이해의 용이성의 목적을 위하여 서로에 관하여 특정 치수들 및/또는 배향들을 갖는 것으로 설명되며, 실제 치수들 및/또는 배향들은 여기서 설명된 것과는 실질적으로 상이할 수도 있다는 것이 이해되어야 한다.
본 개시는, 보다 작은 스트레인 유도 성분 농도를 갖는, 얕은 레벨의 제1 스트레인 유도층, 보다 큰 스트레인 유도 성분 농도를 갖는, 보다 깊은 레벨의 밑에 있는 제2 스트레인 유도층, 및 부가적인 도핑층을 구비하는 스트레인 소스/드레인 영역을 갖는 트랜지스터 디바이스에 관한 것이다.
일부 실시예들에서, 본 개시는 트랜지스터 디바이스에 관한 것이다. 트랜지스터는, 반도체 기판 위에 배열된 게이트 구조를 포함한다. 소스/드레인 리세스는, 반도체 기판에서 게이트 구조 옆에 배열된다. 제1 스트레인 유도 영역이 소스/드레인 리세스 내에 배치되고, n형 또는 p형 도펀트 불순물로 도핑된 복합 반도체 재료로 제조된다. 제2 스트레인 유도 영역이, 제1 스트레인 유도 영역의 밑에 있도록 소스/드레인 리세스 내에 배치된다. 제2 스트레인 유도 영역은 비도핑된 형식으로 복합 반도체 재료로 구성된다. 복합 반도체 재료를 구성하는 성분들의 화학양론(stoichiometry)은, 제2 스트레인 유도 영역 내에서 상이한 위치들에서 상이하다.
다른 실시예들에서, 본 개시는 트랜지스터 디바이스에 관한 것이다. 트랜지스터 디바이스는, 반도체 기판의 채널 영역 위에 배치된 게이트 구조를 포함한다. 채널 영역은 제1 도핑 형태를 갖는다. 소스/드레인 리세스는 반도체 기판에서 게이트 구조 옆에 배열된다. 도핑된 실리콘-게르마늄(SiGe) 영역은 소스/드레인 리세스 내에 배치되고, 제1 도핑 형태와는 반대되는 제2 도핑 형태를 갖는다. 비도핑된 SiGe 영역이 소스/드레인 리세스 내에 배치되고, 도핑된 SiGe 영역의 밑에 있다. 비도핑된 SiGe 영역은 소스/드레인 리세스 내에 상이한 위치들에서 상이한 게르마늄 농도들을 갖는다.
또다른 실시예들에서, 본 개시는 트랜지스터 디바이스를 형성하는 방법에 관한 것이다. 본 방법은 반도체 기판 상에 게이트 구조를 형성하는 단계를 포함한다. 본 방법은, 게이트 구조의 측을 따라 위치된 위치에서 반도체 기판 내에 소스/드레인 리세스를 형성하는 단계를 더 포함한다. 본 방법은, 소스/드레인 리세스의 상부 레벨에서 소스/드레인 리세스에 제1 스트레인 유도 성분 농도를 갖는 제1 비도핑된 스트레인 유도층을 적층하는 단계를 더 포함한다. 본 방법은, 소스/드레인 리세스의 하부 레벨에서 소스/드레인 리세스에, 제1 스트레인 유도 성분 농도보다 높은 제2 스트레인 유도 성분 농도를 갖는 제2 비도핑된 스트레인 유도층을 적층하는 단계를 더 포함한다. 본 방법은, 제3 스트레인 유도 성분 농도를 갖는 도핑된 스트레인 유도층을 소스/드레인 리세스에 적층하는 단계를 더 포함한다.

Claims (10)

  1. 트랜지스터 디바이스로서,
    반도체 기판 상에 배치된 게이트 구조;
    상기 게이트 구조의 옆에 상기 반도체 기판에 배열된 V형 소스/드레인 리세스로서, 상기 소스/드레인 리세스는, 상기 반도체 기판의 상부 표면 아래에서 이격된 바닥 팁(bottom tip) 및 상기 바닥 팁의 대향하는 측면들 상에 있되 상기 반도체 기판의 상부 표면 아래에서 이격되는 최외부 에지들을 갖는 것인, 상기 소스/드레인 리세스;
    상기 소스/드레인 리세스 내에 배치되며, n형 또는 p형 도펀트 불순물들로 도핑된 복합 반도체 재료를 포함하는 도핑된 스트레인 유도 영역; 및
    상기 도핑된 스트레인 유도 영역의 하부에서 상기 소스/드레인 리세스 내에 배치되는 비도핑된 스트레인 유도 영역을 포함하고, 상기 비도핑된 스트레인 유도 영역은, 상기 소스/드레인 리세스의 바닥 팁 근처에서 제1 화학양론(stoichiometry)의 상기 복합 반도체 재료를 포함하되 상기 소스/드레인 리세스의 최외부 에지 근처에서 상기 제1 화학양론과 상이한 제2 화학양론의 복합 반도체 재료를 포함하는 것인, 포함하는 트랜지스터 디바이스.
  2. 제 1 항에 있어서, 상기 소스/드레인 리세스는 상이한 평면 배향들을 갖는 평면 표면들을 갖는 리세스 표면을 정의하고, 상기 비도핑된 스트레인 유도 영역은 상기 상이한 평면 표면들 각각의 근처에서 상이한 스트레인 유도 성분 농도들을 갖는 것인 트랜지스터 디바이스.
  3. 제 1 항에 있어서, 상기 복합 반도체 재료는 실리콘 게르마늄(SiGe)을 포함하는 것인 트랜지스터 디바이스.
  4. 제 1 항에 있어서, 상기 비도핑된 스트레인 유도 영역은,
    상기 소스/드레인 리세스의 상부 표면과 인접하는 상부 <111>면을 갖고, 제1 스트레인 유도 성분 농도를 갖는 제1 비도핑된 스트레인 유도층; 및
    하부 <111>면을 갖는 제2 비도핑된 스트레인 유도층
    을 포함하는 것인 트랜지스터 디바이스.
  5. 트랜지스터 디바이스로서,
    반도체 기판의, 제1 도핑 형태를 갖는 채널 영역 위에 배치된 게이트 구조;
    상기 게이트 구조의 옆에 상기 반도체 기판에 배열된 소스/드레인 리세스;
    상기 소스/드레인 리세스 내에 배치되며, 상기 제1 도핑 형태와는 반대인 제2 도핑 형태를 갖는 도핑된 실리콘-게르마늄(SiGe) 영역; 및
    상기 소스/드레인 리세스 내에 배치되며, 상기 도핑된 SiGe 영역의 하부에 있으며, 상기 소스/드레인 리세스 내의 상이한 위치들에서 상이한 게르마늄 농도들을 갖는 비도핑된 SiGe 영역을 포함하고,
    상기 비도핑된 SiGe 영역은,
    상기 소스/드레인 리세스의 상부 표면에 인접하며, 제1 게르마늄 농도를 갖는 외부 비도핑된 SiGe층;
    상기 소스/드레인 리세스의 바닥 표면과 인접하며, 제2 게르마늄 농도를 갖는 하부 비도핑된 SiGe층;
    상기 외부 비도핑된 SiGe층과 상기 하부 비도핑된 SiGe층 사이에서, 상기 제1 및 제2 게르마늄 농도들 각각보다 높은 제3 게르마늄 농도를 갖는 내부 비도핑된 SiGe층을 포함하는 것인, 트랜지스터 디바이스.
  6. 삭제
  7. 제 5 항에 있어서, 상기 도핑된 SiGe 영역에 전기적으로 연결되며, 그 도핑된 SiGe 영역 위에 배치되고, 비도핑된 실리콘을 포함하거나, 35%보다 작은 게르마늄 농도를 갖는 SiGe를 포함하는 캡층을 더 포함하는 트랜지스터 디바이스.
  8. 트랜지스터 디바이스의 형성 방법으로서,
    반도체 기판 상에 게이트 구조를 형성하는 단계;
    상기 게이트 구조의 측면을 따라 위치된 지점에서 상기 반도체 기판 내에 V형 소스/드레인 리세스 - 상기 소스/드레인 리세스는, 상기 반도체 기판의 상부 표면 아래에서 이격된 바닥 팁 및 상기 바닥 팁의 대향하는 측면들 상에 있되 상기 반도체 기판의 상부 표면 아래에서 이격되는 최외부 에지들을 가짐 - 를 형성하는 단계;
    상기 소스/드레인 리세스의 최외부 에지 근처에서 상기 소스/드레인 리세스에, 제1 스트레인 유도 성분 농도를 갖는 제1 비도핑된 스트레인 유도층을 적층시키는 단계; 및
    상기 소스/드레인 리세스의 바닥 팁 근처에서 상기 소스/드레인 리세스에, 상기 제1 스트레인 유도 성분 농도와는 상이한 제2 스트레인 유도 성분 농도를 갖는 제2 비도핑된 스트레인 유도층을 적층시키는 단계
    를 포함하는 트랜지스터 디바이스의 형성 방법.
  9. 제 8 항에 있어서, 상기 제1 비도핑된 스트레인 유도층은, 상기 제2 비도핑된 스트레인 유도층이 적층되는 제2 에피택시얼 성장률보다 빠른 에피택시얼 성장률로 적층되는 것인 트랜지스터 디바이스의 형성 방법.
  10. 제 8 항에 있어서, 상기 제1 비도핑된 스트레인 유도층을 적층시키는 데 사용되는 제1 Ge/Si 가스 흐름비는, 상기 제2 비도핑된 스트레인 유도층을 적층시키는 데 사용되는 제2 Ge/Si 가스 흐름비보다 작은 것인 트랜지스터 디바이스의 형성 방법.
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