CN102165571B - 具有高应力沟道的mos器件的制造方法 - Google Patents

具有高应力沟道的mos器件的制造方法 Download PDF

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Abstract

本发明提供用于形成包含含硅衬底的器件的方法。一种示例性的方法包含沉积覆盖该含硅衬底的多晶硅层，非晶化该多晶硅层，蚀刻该非晶化的多晶硅层以形成栅极电极，沉积覆盖该栅极电极的应力感生层，退火该含硅衬底以再结晶该栅极电极，去除该应力感生层，使用该栅极电极作为蚀刻掩模将凹槽蚀刻到该衬底中以及在该凹槽中外延生长杂质掺杂的含硅区域。

Description

具有高应力沟道的MOS器件的制造方法
技术领域
本发明涉及制造半导体器件的方法，具体来说，涉及制造具有高应力沟道(highly stressed channel)的金属氧化物半导体器件的方法。
背景技术
现在绝大多数的集成电路(IC)都是使用多个互联的场效应晶体管(FET)(也叫金属氧化物半导体场效应晶体管(MOSFET)，简称MOS晶体管)实现的。MOS晶体管包括栅极电极作为控制电极，该栅极电极覆盖半导体衬底且将位于该衬底内的源极和漏极区域分隔开，电流可在其间流动。施加在栅极电极上的电压控制源极与漏极区域之间衬底内部的沟道中的电流。
众所周知，晶体管器件的性能可以通过给沟道区域施加适当应力(stress)以提高多数载流子的移动性来提高。例如，电子(N沟道MOS(NMOS)晶体管的多数载流子)的移动性可以通过向沟道施加拉张纵向应力来提高。类似地，空穴(P沟道MOS(PMOS)晶体管的多数载流子)的移动性可以通过向沟道施加压缩纵向应力来提高。对于65nm，45nm，32nm工艺，NMOS和PMOS器件都分别并入了拉张和压缩应力的衬垫膜，作为沟道应力感生层(stress-inducing layer)。但是，因为这些膜的厚度随着器件节距(device pitch)而减小，所以所施加的应力(以及由此获得的性能提升)也随着每一代的新技术而下降。
因此，提供一种制造具有高压沟道的MOS器件的方法是非常合乎需要的。进一步，从后面对本发明的详细描述和所附权利要求中，并结合附图和本发明的这种背景技术，本发明的其他理想特征和特性将变得显而易见。
发明内容
依照本发明的示例性实施方式，提供一种形成半导体器件的方法，该半导体器件包含含硅衬底。一种示例性方法包括覆盖含硅衬底的多晶硅层，非晶化(amorphize)该多晶硅层，蚀刻非晶化的多晶硅层以形成栅极电极，沉积覆盖该栅极电极的应力感生层，退火(anneal)该含硅衬底以再结晶该栅极电极，去除该应力感生层，使用该栅极电极作为蚀刻掩模在该衬底中蚀刻凹槽，以及在该凹槽中外延生长杂质掺杂的、含硅区域。
根据本发明的另一个示例性实施方式，提供一种在具有第一表面的含硅衬底上和该含硅衬底内制造MOS晶体管的方法。该方法包括沉积覆盖该含硅衬底的该第一表面的多晶硅层，非晶化该多硅晶层，形成栅极堆垛，该栅极堆垛包括从该多晶硅层制造的并具有侧壁的栅极电极，该栅极堆垛覆盖在该含硅衬底的该第一表面上，毗邻该栅极电极的该侧壁形成偏置垫片，沉积覆盖该栅极堆垛、该偏置垫片和该第一表面的应力感生氮化硅层，退火该含硅衬底，去除该应力感生氮化硅层，使用该栅极堆垛和该偏置垫片作为蚀刻掩模来蚀刻该含硅衬底的该第一表面以在该含硅衬底中形成凹槽，该蚀刻步骤在该去除步骤之后执行，以及在该凹槽中外延形成杂质掺杂的含硅区域。
根据本发明的另一个示例性实施方式，提供一种在具有第一表面的含硅衬底上和该含硅衬底内制造MOS晶体管的方法。该方法包括沉积覆盖该含硅衬底的该第一表面的多晶硅层，非晶化该多硅晶层，形成栅极堆垛，该栅极堆垛包括从该多晶硅层制造的并具有侧壁的栅极电极，该栅极堆垛覆盖在该含硅衬底的该第一表面上，毗邻该栅极电极的该侧壁形成偏置垫片，用该栅极堆栈和该偏置垫片作为蚀刻掩模来蚀刻该含硅衬底的该第一表面以在该含硅衬底中形成凹槽，该凹槽暴露该含硅衬底的第二表面，沉积覆盖该栅极堆垛、该偏置垫片和该第二表面的应力感生氮化硅层，退火该含硅衬底，去除该应力感生氮化硅层；以及在该凹槽中外延形成杂质掺杂的含硅区域。
附图说明
下面，结合随后的附图描述本发明，其中类似的参考标号代表类似的元件，而且其中：
图1-12用剖面图示意性地描绘了根据本发明的示例性实施方式制造MOS晶体管的方法；以及
图13-18用剖面图示意性地描绘了根据本发明的另一种示例性实施方式制造MOS晶体管的方法。
具体实施方式
下面对本发明的详细描述仅仅是示意性的，并无意限制本发明或本发明的应用和用途。而且，其不受在本发明的前述背景技术部分和本发明的后续具体描述部分所呈现的任何理论的约束。
在此提供了制造具有高压沟道的MOS器件的方法。该方法可以被利用在直到32纳米乃至更高的技术节点，以增加根据该方法形成的晶体管器件的性能。本发明的各种实施方式在NMOS器件的沟道中带来纵向方位(longitudinal-oriented)的拉张应力和竖直方位(vertically-oriented)的压缩应力，在PMOS器件的沟道中带来纵向方位的压缩应力和竖直方位的拉张应力。在NMOS器件中，外延生长的eSi:C源/漏应力器膜与沉积的牺牲应力感生层集成以提供附加的应力效果，与只适用一种技术时相比增强了所产生的纵向拉张/竖直压缩应力。在PMOS器件中，外延生长的eSi:C源/漏应力器膜与沉积的牺牲应力感生层集成以提供更大的纵向压缩/竖直拉张应力。这些方法包括新颖的应力感生工艺的结合，它们可被一起使用而不会损伤每个工艺的单独的应力效果。
图1-12用剖面图示意性地描绘了按照本发明的示例性实施方式形成MOS晶体管100的方法。虽然术语“MOS晶体管”一般是指具有金属栅极电极和氧化物栅极绝缘体的器件，然而该术语在全文中将被用于指代任何这样的半导体器件：该半导体器件包括导电栅极电极(不论是金属还是其它导电材料)，该栅极电极位于栅极绝缘体(不论氧化物还是其他绝缘体)上方，该栅极绝缘体又位于含硅衬底上方。本文所介绍的实施方式既指N沟道MOS(NMOS)晶体管，又指P沟道MOS(PMOS)晶体管。虽然只描绘了一个MOS晶体管的制造，要认识到该图1-12所示的方法可以用来制造任何数量的这种晶体管。MOS元件的各制造步骤是公知的，所以为简短起见，许多常规的步骤在本文中将只简要提及或完全省略，而不提供大家熟知的工艺细节。
参考图1，该方法首先形成覆盖在硅衬底110上的栅极绝缘体层104。本文中术语“硅衬底”涵盖了半导体行业中通常使用的相对纯净的硅，以及与其它元素如锗，碳等混合的硅。硅衬底可能是体硅晶片，也可以是绝缘层上的硅薄层(通常称为绝缘体硅(silicon-on-insulator)或SOI)，该绝缘层又由载体晶片支撑。硅衬底的至少表面区域106是杂质掺杂的，例如，通过形成N型阱区和P型阱区，以分别制造PMOS晶体管和NMOS晶体管。如果该硅衬底是SOI型的，则硅薄层的厚度优选足以使得该外延的深源极和漏极区域(下面会更加详细地描述)被该绝缘层间隔开至少约10nm。
通常情况下，栅极绝缘层104可包含热生长二氧化硅，或者替代地(如图所示)，沉积绝缘体，如氧化硅、氮化硅、HfO2、Al2O3，等等。沉积绝缘体可以是，例如，采用化学气相沉积(CVD)、低压化学气相沉积(LPCVD)或等离子增强化学气相沉积(PECVD)而沉积的。栅极绝缘体层104优选具有约1-10nm的厚度，尽管实际厚度可以根据该晶体管在所实现的电路中的应用而确定。
栅极电极层114是覆盖在该栅极绝缘层104之上而形成的，并且根据本发明的一个实施方式，包括非掺杂多晶硅。栅极电极层114可以通过硅烷(SiH4)的氢还原用LPCVD沉积，并具有从约50nm到约100纳米的范围内的厚度，优选是约70纳米厚。然后，使用高能离子注入工艺将栅极层114的形态由多晶转变为非晶(amorphous)。在一个示例性实施方式中，氙(Xe)、锗(Ge)，或硅(Si)的离子(由箭头118代表)被注入到栅极电极层114。在另一个示例性实施方式中，采用约3keV到约20keV的加速电压，以及从约1×1014cm-2到约5×1015cm-2的剂量，将离子注入。用于非晶化栅极电极层114的特定的能量和剂量将相应地取决于这层的厚度。
参考图2，包含氧化硅的氧化物盖层(capping layer)122被沉积而覆盖在栅极电极层114上方。氧化物盖层122是采用低温沉积工艺沉积的，以避免非晶化的栅极电极层114的再结晶。例如，氧化物盖层122可使用SiH4或正硅酸乙酯Si(OC2H5)4(TEOS)通过低压化学气相沉积工艺沉积。替代地，可以使用用SiH4和氧气(O2)或氧化氮(N2O)之一做反应物的PECVD工艺。氧化物盖层122的厚度范围是从约5到约10纳米，优选为约8nm厚。接下来，包含氮化硅(Si3N4)的氮化物盖层126被沉积而覆盖在氧化物盖层122上。氮化物盖层126也是采用低温沉积工艺沉积的以避免非晶化栅极电极层114的再结晶，并且可以例如通过使用存在氩(Ar)等离子情况下的SiH4和氨气(NH3)或氮气(N2)的PECVD工艺沉积。氮化物盖层126的厚度范围为从约10纳米到约50纳米，优选为从约20纳米至约40纳米厚。
参考图3，采用光刻和反应离子蚀刻(RIE)序列图案化氮化物盖层126以形成氮化物盖(cap)138。氮化物盖层126可例如，由使用三氟化碳/氧(CHF3/O2)等离子体化学物质蚀刻。在此蚀刻之后，使用氮化物盖138和/或任何剩余的光阻(photoresist)作为蚀刻掩模而序贯地、各向异性地蚀刻氧化物盖层122、栅极电极层114和栅极绝缘体层104。对于每一层，使用选择性蚀刻工艺以最小化氮化物盖138的侵蚀，并可包括用于蚀刻氧化物盖层122和栅极绝缘体层104的CHF3、CF4或SF6化学物质，以及用于蚀刻栅极电极层114的Cl-或HBr/O2化学物质。当这些蚀刻完成后，形成栅极堆垛140，其包括栅极绝缘体108、栅极电极130、氧化物盖134和氮化物盖138。接下来，任何剩余的光阻被去除且包含氧化硅的第一介电层142被保形毯式沉积(blanketdeposit)以覆盖MOS晶体管100。
接下来，使用上面描述的用于蚀刻氧化物和氮化物的方法各向异性地蚀刻第一介电层142以沿着栅极堆垛140的侧壁形成偏置垫片(offset spacer)146，如图4所示。偏置垫片146是使用低温沉积和蚀刻工艺形成的，以避免多晶硅栅极电极130的再结晶。出于这个原因，使用高温工艺(比如通过沿着栅极电极130的侧壁的热氧化生长)形成的侧壁垫片得以避免。偏置垫片146被蚀刻到其基底(base)处的最终厚度，范围从约10nm到约20nm。继偏置垫片146之后，通过杂质掺杂衬底110，例如，通过适于MOS晶体管100的极性的掺杂物离子的离子注入(如箭头150所示)而形成源极和漏极延伸部158。栅极堆垛140和偏置垫片146被用作注入掩模以延伸部158的自对准。延伸部158与栅极沟道144的间隔可以通过改变垫片146的目标厚度(通过如前所述执行更多或更少地蚀刻)而被调整。对于N沟道MOS晶体管，源极和漏极延伸部158优选是通过注入砷(As)离子形成，虽然也可使用磷(P)离子。这种注入工艺中使用的加速电压的范围在约2至约5keV，且剂量范围在约1×1015cm-2到约5×1015cm-2。对于P沟道MOS晶体管，源极和漏极延伸部158优选通过注入硼(B)离子而形成。使用从约0.5到约3keV的加速电压和从约1×1015cm-2到约5×1015cm-2的剂量。MOS晶体管100然后可被清洁以消除任何已在硅衬底110的表面106上形成的氧化物，例如，使用稀释的氢氟酸。在源极和漏极延伸部158形成之后，包括氮化硅的可处理(disposable)垫片层被毯式沉积而覆盖MOS晶体管100，并且被各向异性蚀刻，如上所述，以毗邻偏置垫片146而形成第二垫片154(通常称为可处理垫片)，如图5所示。在一个示例性实施方式中，可处理垫片154被蚀刻到具有约10纳米到30纳米的最终厚度。
在图6中所示的可选实施方式中，第一、深的源极和漏极区域166是通过注入杂质掺杂离子注入到衬底110的表面(用箭头170代表)而形成的，例如，对于NMOS晶体管该离子是磷或砷离子，而对PMOS晶体管是硼离子。通过使用可处理垫片154、偏置垫片146和栅极堆垛140作为注入掩模注入离子170，第一区域166被限定为自对准到栅极堆垛140。对于NMOS器件，这种注入工艺中使用的加速电压的范围是从约10到约30keV，而对于PMOS，电压范围是从约0.5到约3keV。NMOS和PMOS器件使用的剂量的范围都是从约1×1015cm-2到约5×1015cm-2。
该方法继续，如图7所示，在MOS晶体管100上方毯式沉积包含氧化硅的氧化物衬垫162。在一个示例性实施方式中，使用低温CVD或PECVD工艺沉积氧化物衬垫162。接下来，使用低温沉积工艺(比如前面描述的)沉积包含氮化硅的应力感生层174而覆盖氧化物衬垫162。应力感生层174的厚度范围是从约30nm到约70nm，优选地为约50nm厚。对于NMOS器件，应力感生层174是使用CVD、LPCVD或PECVD工艺施加的，其带来拉张应力感生膜，该膜对栅极电极130施加拉张力(用箭头164表示)，该拉张力大体平行于MOS晶体管100的纵轴163。对于PMOS器件，使用CVD、LPCVD或PECVD工艺施加应力感生层174，其导致压缩应力感生膜，该膜对栅极电极130施加压缩力(用箭头168表示)，该压缩力大体睥睨个性与纵轴163。正如本领域的技术人员所公知的，沉积的氮化硅膜中的应力可以通过调整气相沉积工艺的工作条件(包括温度、压强和气体比)而改变以实现具有期望的拉张或压缩应力性质的膜。
然后使用例如快速热退火(RTA)或激光退火使MOS晶体管100经受高温退火。退火温度的范围是从约1000摄氏度到约1300摄氏度，持续时间从约2纳秒到约3秒，并激活(activate)分别注入到延伸部和第一、深源极和漏极区域158和166的掺杂物。随着掺杂物向下扩散到衬底110中并朝沟道144扩散，退火工艺还在某种程度上扩张源极和漏极区域158和166。进一步，在这种退火过程中，栅极电极130的形态(被覆盖的应力感生层174以拉张(对于NMOS)或压缩(对于PMOS)方式加压(stress))被从非晶态转化到多晶态，使得体积分别增大或减小。当栅极电极130在退火后冷却时，体积的变化产生类似的拉张应力169或压缩应力171，该应力被通过栅极绝缘体108转移到沟道区域144。因此，在退火/重结晶工艺过程中该拉张或压缩应力(由应力感生层174初始产生)被转移到栅极电极130和沟道144并在去除应力感生层174后在沟道144中保持不变(被记住)。然后使用例如热磷酸/水混合物去除应力感生层174，如图8中所示，其中该热磷酸/水混合物的体积比为约1∶3到约1∶10，温度为从约120摄氏度到约160摄氏度。氧化物衬垫162充当蚀刻阻挡(etch stop)，遮蔽氮化物盖138、可处理垫片154和MOS晶体管100的因为侵蚀而产生的任何其它暴露表面区域。然后氧化物衬垫162被使用稀释的或缓冲的(buffered)氢氟酸溶液去除。
参考图9，使用栅极堆垛140和可处理垫片154作为蚀刻掩模将凹槽178各向异性蚀刻到贴近栅极堆垛140的硅衬底110中。在此蚀刻过程中，氮化物盖138的厚度被减小而可处理垫片154也被一定程度上侵蚀。例如，可以通过使用HBr/O2化学物质的活性离子蚀刻(RIE)蚀刻该凹槽。根据一个示例性实施方式，凹槽178被蚀刻到从约50nm到约100nm的深度，优选地蚀刻到约60nm。在另一示例性实施方式中，将凹槽178蚀刻到一定程度从而第一、深源极和漏极区域166的一部分保持围绕凹槽178。可以通过在凹槽178的形成过程中去除毗邻沟道144的支撑材料而进一步增强由沟道144内记住的拉张或压缩应力169和171产生的应变(strain)。这是与不形成凹槽178的传统应力记忆技术(SMT)(而且，因此，毗邻沟道144的支撑材料保留)所进行的对比。在本发明的各实施方式中，凹槽178的形成去除了这种支撑材料，并相应地有助于在沟道144内实现更多的应变。
参考图10，含硅膜182在凹槽178中外延生长已形成外延生长的源极和漏极区域180。该外延工艺是对硅表面选择性地执行的，以便非硅表面(比如可处理垫片154或氮化物盖138)上的生长被阻止。外延含硅膜182可以通过在存在氢氯酸(HCl)的情况下还原硅烷(SiH4)或二氯甲硅烷(SiH2Cl2)生长以控制生长选择性。在一个示例性实施方式中，除了外延生长反应物外，还提供杂质掺杂元素以在生长含硅膜182的时候恰当地原地掺杂外延生长的源极和漏极区域180。例如，对于PMOS应用在深源极/漏极区域的外延生长过程中可以向反应物中添加硼，而对于NMOS应用在外延生长过程中可以向反应物中添加砷或磷。
在替代实施方式中，含硅膜182可以在存在附加应力感生元素(比如，例如碳或锗)的情况下外延生长从而将它们并入晶格。在一个示例性实施方式中，嵌入的硅锗(eSi:Ge)优选被用于向PMOS晶体管的沟道144施加压缩应力(用箭头181表示)。在另一个实施方式中，eSi:Ge包括最多约40％锗，优选包含从约25％到约35％的锗。在另一示例性实施方式中，NMOS晶体管的外延生长的源极和漏极区域180可以通过外延生长单晶嵌入硅碳(eSi:C)以类似方式制造，该单晶嵌入硅碳向沟道144施加拉张应力(用箭头179表示)。在又一个进一步实施方式中，外延的eSi:C膜182包括最多约3％的碳并优选包括约2％的碳。拉张和压缩应力179和181可以分别是对图7-9的应力169和171的补充以增加施加到沟道144的总应力。在外延生长后，使用上面描述的热磷酸蚀刻去除氮化物盖138和可处理垫片154。
参考图11，通过在施加覆盖晶体管100的氮化硅毯式膜然后进行如前所述的各向异性氮化物蚀刻，在偏置垫片146的周围形成包含氮化硅的最终垫片186。最终垫片186在其基底处的厚度范围是从约30nm到约50nm或优选地为约40nm厚。随后使用包含稀释或缓冲的氢氟酸的湿法蚀刻剂去除氧化物盖134并通过去除可能形成的任何表面氧化物而清洁含硅膜182的表面187。然后可以使用公知的金属沉积、退火和金属蚀刻工艺形成金属硅化物接触区190以提供到栅极电极130和MOS晶体管100的外延生长的源极和漏极区域180的电连接，如图12中所示。
图13-18用剖面视图描绘了根据本发明的另一示例性实施方式形成MOS晶体管100的方法。图13-18中所示的方法利用了在图1-5中所示的步骤，因此为了简明，在此处不再重复那些步骤。相应地，在形成图5的氮化硅可处理垫片154之后，形成氧化物垫片194而覆盖可处理垫片154，如图13中所示。使用低温CVD、LPCVD或PECVD氧化硅毯式沉积工艺，继之以对氧化物有选择性的各向异性蚀刻而形成氧化物垫片194以最小化对氮化物盖138的侵蚀。在形成氧化物垫片194之后，使用栅极堆垛140、偏置和可处理垫片146和154和氧化物垫片194作为蚀刻掩模将凹槽196蚀刻到贴近栅极堆垛140的硅衬底110中。例如，通过使用以某种方式对硅有选择性的HBr/O2化学物质的活性离子蚀刻(RIE)执行蚀刻以避免氧化物垫片194或氮化物盖138的过度侵蚀。凹槽196被蚀刻到从约50nm到约100nm的深度，优选地到约60nm的深度。
接下来，如图14所示，包含氮化硅的应力感生层198被毯式沉积而覆盖MOS晶体管100，分别包括凹槽196的底部和侧面表面200和204。以导致拉张应力感生膜(对于NMOS器件)或压缩应力感生膜(对于PMOS器件)的方式、使用低温CVD或PECVD工艺沉积应力感生层198。应力感生层198是在足够低的温度下形成的以避免非晶化栅极电极130的再结晶，并具有约30nm到约70nm的厚度，并且优选为约50nm厚。在沉积应力感生层198后，将衬底110退火以激活延伸部注入的掺杂物并再结晶栅极电极130。退火的温度范围是从约1000摄氏度到约1300摄氏度，持续时间是从约5毫秒到约3秒，并使得注入到延伸部158中的掺杂物进一步扩散到衬底110中并向内朝沟道144扩散。栅极电极130的再结晶在应力感生层198施加的拉张应力(用箭头195表示)或压缩应力(用箭头197表示)的影响下发生，并由此增加(在拉张时)或减小(在压缩时)栅极电极130的体积。相应地，这种体积的变化在冷却时固定了沟道内类似的拉张应力(用箭头205表示)或压缩应力(用箭头207表示)。在此实施方式中，在沉积应力感生层198之前形成凹槽196，并且因此应力感生层形成比图7的应力感生层174更深的、覆盖MOS晶体管100的遮蔽，并且相应地可进一步分别提高纵向拉张和压缩应力205和207。进一步，当应力感生层在凹槽196中形成时，产生大体垂直于衬底110的纵轴163和表面106(图5)的压缩应力209(对于NMOS器件)或拉张应力211(对于PMOS器件)。这些应力增强了每种相应器件类型中多数载流子的移动性并因此具有与拉张纵向应力205和压缩纵向应力207类似的有益效果。在再结晶退火之后，使用前面描述的热磷酸蚀刻去除应力感生层198和氮化物盖138，如图15中所示。
参考图16，使用稀释的氢氟酸蚀刻清洁MOS晶体管100的暴露表面，其还可以去除氧化物垫片194并可部分去除氧化物盖134。然后在凹槽196(图15)内生长用磷或砷(对于NMOS)或硼(对于PMOS)原地掺杂的含硅外延膜202以形成深的源极和漏极区域230。在一个实施方式中，对于NMOS器件，外延膜202是包含eSi:C的拉张应力感生材料，其可包括最多约3％的碳，优选包括约2％的碳。在另一个实施方式中，对于PMOS器件，外延膜202是包含eSi:Ge的压缩应力感生材料，其可包括最多约40％的锗，优选包括从约25％到约35％的锗。这些嵌入外延膜分别产生的拉张或压缩应力213和215潜在地分别补充由应力感生层198带来的应力205和207。在外延生长后，使用前面描述的热磷酸蚀刻去除可处理垫片154。使用如前所述的毯式沉积和各向异性蚀刻形成氮化硅垫片206以覆盖偏置垫片146、源极/漏极延伸部158以及深源极/漏极区域230的一部分，如图17中所示。然后使用稀释或缓冲的氢氟酸去除氧化物盖134并清洁栅极电极130的暴露表面和深源极和漏极区域230，从而去除已经形成的任何表面氧化物。然后可使用公知的金属沉积、退火和金属蚀刻工艺形成金属硅化物接触区210以覆盖栅极电极130和深源极和漏极区域230，如图18所示。
相应地，本文描述的实施方式提供了向NMOS或PMOS晶体管的沟道施加应力的新颖方法。这些方法允许牺牲应力感生层产生的应力被兼容地与通过嵌入外延的应力感生膜所产生的应力相叠加以提供更大的沟道应力和更好的器件性能。这种兼容性是通过在形成嵌入外延应力感生膜之前执行栅极再结晶退火，以避免它们的应力效果的缓和而实现的。通过在沉积应力感生层(其除去毗邻沟道的支撑材料以增强沉积的应力感生层的应变效应)之前或之后在源极和漏极区域中形成凹槽而进一步增强沟道应力。而且，当这些凹槽是在应力感生层沉积之前沉积的时，该应力感生层形成覆盖MOS晶体管的更深的遮蔽，从而向沟道转移更大的纵向方位的和竖直方位的应力。相应地，这些方法导致在PMOS和NMOS器件的沟道中的更强的纵向和竖直应力，并可被集成到传统制造程序中以提供更好的器件性能。
尽管在上面的详细描述中已经介绍了至少一个示例性实施方式，然而应当认识到，存在许许多多的变形。还应当认识到，该一个或更多示例性实施方式仅仅是示例，不是为了以任何方式限制本发明的范围、适用性或配置。相反，上面的详细描述将为本领域的技术人员提供实现该一个或更多示例性实施方式的方面的路线图。应该理解，可以对各元件的功能和排列进行各种改变而不违背如所附权利要求及其合法等同所阐明的本发明的范围。

Claims (33)

1.一种用于形成包含含硅衬底的半导体器件的方法，其中所述方法包含以下步骤：
沉积覆盖所述含硅衬底的多晶硅层；
非晶化所述多晶硅层；
蚀刻非晶化的所述多晶硅层以形成栅极电极；
沉积覆盖所述栅极电极的应力感生层；
退火所述含硅衬底以再结晶所述栅极电极；
去除所述应力感生层；
在去除所述应力感生层之后：
使用所述栅极电极作为蚀刻掩模将凹槽蚀刻到所述衬底中；以及
在所述凹槽中外延生长杂质掺杂的含硅区域。
2.根据权利要求1所述的方法，其中非晶化所述多晶硅层的所述步骤包含用高能离子注入工艺非晶化所述多晶硅层。
3.根据权利要求1所述的方法，其中沉积应力感生层的所述步骤包含沉积厚度范围为从约30nm到约70nm的应力感生层。
4.根据权利要求1所述的方法，其中沉积应力感生层的所述步骤包含沉积拉张应力感生氮化硅层。
5.根据权利要求1所述的方法，其中沉积应力感生层的所述步骤包含沉积压缩应力感生氮化硅层。
6.根据权利要求1所述的方法，其中外延生长杂质掺杂的含硅区域的所述步骤包含外延生长进一步包含碳或锗的杂质掺杂的含硅区域。
7.根据权利要求1所述的方法，其中蚀刻凹槽的所述步骤包含蚀刻深度的范围为从约50nm到约100nm的凹槽。
8.一种在具有第一表面的含硅衬底上和所述含硅衬底内制造MOS晶体管的方法，所述方法包含以下步骤：
沉积覆盖所述含硅衬底的所述第一表面的多晶硅层；
非晶化所述多晶硅层；
形成包含栅极电极的栅极堆垛，所述栅极电极是从所述多晶硅层制造的并具有侧壁，所述栅极堆垛覆盖于所述含硅衬底的所述第一表面上；
形成毗邻所述栅极电极的所述侧壁的偏置垫片；
沉积覆盖所述栅极堆垛、所述偏置垫片和所述第一表面的应力感生氮化硅层；
退火所述含硅衬底；
去除所述应力感生氮化硅层；
使用所述栅极堆垛和所述偏置垫片作为蚀刻掩模蚀刻所述含硅衬底的所述第一表面以在所述含硅衬底中形成凹槽，其中所述蚀刻步骤在所述去除步骤之后执行；以及
在所述凹槽中外延形成杂质掺杂的含硅区域。
9.根据权利要求8所述的方法，其中沉积应力感生氮化硅层的所述步骤包含沉积厚度范围为从约30nm到约70nm的应力感生氮化硅层。
10.根据权利要求8所述的方法，其中沉积应力感生氮化硅层的所述步骤包含沉积拉张应力感生氮化硅层。
11.根据权利要求8所述的方法，其中沉积应力感生氮化硅层的所述步骤包含沉积压缩应力感生氮化硅层。
12.根据权利要求8所述的方法，其中蚀刻所述含硅衬底的所述第一表面的所述步骤包含蚀刻所述含硅衬底的所述第一表面以形成深度范围为从约50nm到约100nm的凹槽。
13.根据权利要求8所述的方法，其中外延形成杂质掺杂的含硅区域的所述步骤包含外延形成进一步包含碳或锗的杂质掺杂的含硅区域。
14.一种在具有第一表面的含硅衬底上和所述含硅衬底内制造MOS晶体管的方法，所述方法包含：
沉积覆盖所述含硅衬底的所述第一表面的多晶硅层；
非晶化所述多晶硅层；
形成包含栅极电极的栅极堆垛，所述栅极电极是从所述多晶硅层制造的并具有侧壁，所述栅极堆垛覆盖于所述含硅衬底的所述第一表面上；
形成毗邻所述栅极电极的所述侧壁的偏置垫片；
使用所述栅极堆垛和所述偏置垫片作为蚀刻掩模蚀刻所述含硅衬底的所述第一表面以在所述含硅衬底中形成凹槽，所述凹槽暴露所述含硅衬底的第二表面；
沉积覆盖所述栅极堆垛、所述偏置垫片和所述第二表面的应力感生氮化硅层；
退火所述含硅衬底；
去除所述应力感生氮化硅层；以及
在去除所述应力感生氮化硅层之后，在所述凹槽中外延形成杂质掺杂的含硅区域。
15.根据权利要求14所述的方法，其中沉积所述应力感生氮化硅层包含沉积厚度范围为从约30nm到约70nm的应力感生氮化硅层。
16.根据权利要求14所述的方法，其中沉积所述应力感生氮化硅层包含沉积拉张应力感生氮化硅层。
17.根据权利要求14所述的方法，其中沉积所述应力感生氮化硅层包含沉积压缩应力感生氮化硅层。
18.根据权利要求14所述的方法，其中蚀刻所述第一表面包含蚀刻所述第一表面以形成深度范围为从约50nm到约100nm的凹槽。
19.根据权利要求14所述的方法，其中外延形成杂质掺杂的含硅区域包含外延形成进一步包含碳或锗的杂质掺杂的含硅区域。
20.一种用于形成包含含硅衬底的半导体器件的方法，其中所述方法包含：
沉积覆盖所述含硅衬底的多晶硅层；
非晶化所述多晶硅层；
蚀刻非晶化的所述多晶硅层以形成栅极电极；
使用所述栅极电极作为蚀刻掩模将凹槽蚀刻到所述衬底中；
在将凹槽蚀刻到所述衬底中之后沉积覆盖所述栅极电极的应力感生层；
退火所述含硅衬底；
去除所述应力感生层；以及
在去除所述应力感生层之后，在所述凹槽中外延生长杂质掺杂的含硅区域。
21.根据权利要求20所述的方法，其中沉积所述应力感生层包含在所述凹槽中沉积压缩应力感生层。
22.根据权利要求21所述的方法，其中退火所述含硅衬底导致在所述栅极电极下方的沟道区域中的纵向压缩应力，所述纵向压缩应力是由在所述凹槽中沉积的所述压缩应力感生层产生的。
23.根据权利要求20所述的方法，其中沉积所述应力感生层包含在所述凹槽中沉积拉张应力感生层。
24.根据权利要求23所述的方法，其中退火所述含硅衬底导致在所述栅极电极下方的沟道区域中的纵向拉张应力，所述纵向拉张应力是由在所述凹槽中沉积的所述拉张应力感生层产生的。
25.根据权利要求20所述的方法，所述应力感生层被沉积在所述凹槽中，其中在所述凹槽中外延生长杂质掺杂的含硅区域补充由在所述凹槽中沉积的所述应力感生层在所述栅极电极下方的沟道区域中感生的应力。
26.根据权利要求20所述的方法，当所述应力感生层在所述凹槽中形成时，产生大体垂直于所述含硅衬底的纵轴和表面的压缩应力或拉张应力。
27.根据权利要求20所述的方法，其中退火所述含硅衬底是在沉积所述应力感生层之后且在去除所述应力感生层之前执行的。
28.根据权利要求20所述的方法，其中蚀刻凹槽包含蚀刻深度范围为从约50nm到约100nm的凹槽。
29.一种在具有第一表面的含硅衬底上和所述含硅衬底内制造MOS晶体管的方法，所述方法包含：
沉积覆盖所述含硅衬底的所述第一表面的多晶硅层；
非晶化所述多晶硅层；
形成包含栅极电极的栅极堆垛，所述栅极电极是从所述多晶硅层制造的并具有侧壁，所述栅极堆垛覆盖于所述含硅衬底的所述第一表面上；
形成毗邻所述栅极电极的所述侧壁的偏置垫片；
使用所述栅极堆垛和所述偏置垫片作为蚀刻掩模蚀刻所述含硅衬底的所述第一表面以在所述含硅衬底中形成凹槽；
沉积覆盖所述栅极堆垛、所述偏置垫片和所述凹槽的应力感生氮化硅层；
退火所述含硅衬底；
去除所述应力感生氮化硅层；以及
在去除所述应力感生氮化硅层之后，在所述凹槽中外延形成杂质掺杂的含硅区域。
30.根据权利要求29所述的方法，其中退火所述含硅衬底导致纵向应力被从所述栅极堆垛转移到所述栅极堆垛下方的所述含硅衬底的沟道区域，其中由在所述凹槽中沉积的所述应力感生氮化硅层能进一步提高从所述栅极堆垛转移的所述纵向应力。
31.根据权利要求29所述的方法，其中在所述凹槽中外延生长杂质掺杂的含硅区域补充由在所述凹槽中沉积的所述应力感生淡化硅层在所述栅极堆垛下方的沟道区域中感生的应力。
32.根据权利要求29所述的方法，其中蚀刻凹槽包含将凹槽各向异性地蚀刻到贴近所述栅极堆垛的所述含硅衬底中。
33.根据权利要求29所述的方法，其中退火所述含硅衬底是在沉积所述应力感生氮化硅层之后且在去除所述应力感生氮化硅层之前执行的。
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