JP5181459B2

JP5181459B2 - 半導体装置およびその製造方法

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Publication number: JP5181459B2
Application number: JP2006292072A
Authority: JP
Inventors: 道博菅野
Original assignee: Sony Corp
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Priority date: 2006-10-27
Filing date: 2006-10-27
Publication date: 2013-04-10
Anticipated expiration: 2026-10-27
Also published as: JP2008108998A

Description

本発明は、半導体装置およびその製造方法に関し、特にはチャネル部への応力の印加によってキャリア移動度を向上させる構成の半導体装置とその製造方法に関する。

ＭＯＳ型の電界効果トランジスタの能力向上のため、ゲート線幅９０ｎｍ以降では、ストレス（応力）を利用した移動度向上策が有効な方法としてプロセスに導入されている。つまり、ｎ型の電界効果トランジスタ（ｎＭＯＳ）においてはチャネル部に引っ張り応力を印加し、ｐ型の電界効果トランジスタ（ｐＭＯＳ）においてはチャネル部に圧縮応力を印加することで、各トランジスタのチャネル部におけるキャリアの移動度が向上するのである。このようなチャネル部への引っ張り応力および圧縮応力は、ｐＭＯＳおよびｎＭＯＳを覆う応力膜（いわゆるストレス・ライナー膜であり例えば例えば窒化シリコン膜）、素子分離(shallow trench isolation：ＳＴＩ）、さらにはこれらの素子のソース／ドレイン表面に形成されるシリサイド層によって印加される（以上、例えば下記非特許文献１〜３参照）。

また、以上のようなストレスを利用した移動度向上策を、ｎＭＯＳとｐＭＯＳとの両方を備えたＣＭＯＳに対して比較的簡便に導入する手法として、ｎＭＯＳ領域とｐＭＯＳ領域とをそれぞれ異なる応力膜（ストレス・ライナー膜）で覆うデュアル・ストレス・ライナープロセスがあり、次のように行われる。

先ず、図９（１）に示すように、単結晶シリコンからなる基板１の表面側にＳＴＩからなる素子分離２を形成し、基板１の表面層をアクティブ領域１ａ毎に分割する。次に、基板１上にゲート絶縁膜３を介してゲート電極４を形成した後、エクステンション領域（またはポケット領域）５形成のためのイオン注入を行う。次に、ゲート電極４の側壁にサイドウォールスペーサ６を形成した後、ソース／ドレイン７形成のためのイオン注入を行う。以上の各イオン注入は、ｎＭＯＳ領域１ｎとｐＭＯＳ領域１ｐとでそれぞれ異なるマスクを形成して行われる。その後、不純物の活性化熱処理を行うことにより、基板１の表面側にｎＭＯＳ１０ｎとｐＭＯＳ１０ｐとを形成する。

次に、図９（２）に示すように、基板１に対して引っ張り応力を与える引っ張り応膜１１を基板１上のｎＭＯＳ領域１ｎのみに形成する。その後、図９（３）に示すように、基板１に対して圧縮応力を与える圧縮応力膜１２を基板１上のｐＭＯＳ領域１ｐのみに形成する。次に、図９（４）に示すように、応力膜１１，１２上に層間絶縁膜１３を成膜して平坦化し、この層間絶縁膜１３および応力膜１１，１２に対してｐＭＯＳ１０ｐおよびｎＭＯＳ１０ｎに達する接続孔１３ａを形成する。その後は、接続孔１３ａを介してｐＭＯＳ１０ｐおよびｎＭＯＳ１０ｎに接続された配線１５を層間絶縁膜１３上に形成して半導体装置を完成させる。

「2003 Symposium on VLSI Technology Digest of Technical Papers」「2003 IEEE（Institute of Electrical and Electronics Engineers）」、（米国）、２００３年「2000 IEEE（Institute of Electrical and Electronics Engineers）」、（米国）、２０００年

しかしながら、上述した応力膜を用いた構成では、図９（４）を用いて説明したように、応力膜１１，１２に接続孔１３ａが設けられるため、接続孔１３ａのレイアウトによっては、ソース／ドレイン７間のチャネル部への応力の印加状態に差が生じることになる。すなわち、接続孔１３ａのレイアウトは、接続孔１３ａ間のショートを発生させないような最小値設計を満たすように形成されるが、その範囲でどのようにレイアウトされるかは製品毎に異なるため幾通りもある。このため、接続孔１３ａを形成する前の状態において、応力膜１１，１２によるチャネル部への応力の印加状態が同じであっても、接続孔１３ａの形成後には、チャネル部に近い位置に配置される接続孔１３の数や、その配置状態によってチャネル部への応力の印加状態にバラツキが生じることになるのである。また、このような応力のバラツキは、素子の配置状態そのものにも影響をうけることになる。

そして、このようなチャネル部への応力の印加状態のバラツキは、トランジスタ特性のバラツキを引き起こす要因となる。これを防止するためには、設計段階において接続孔の配置状態にある程度の制限を設ける必要があるが、このような制限は半導体装置の性能を低下させる要因になる。

そこで本発明は、チャネル部に制御性良好に大きな応力を印加することが可能で、これにより特性バラツキが小さく、かつ性能が高く維持された半導体装置を提供することを目的とする。

このような目的を達成するための本発明の半導体装置は、応力膜を備えたＭＯＳ型のトランジスタに関する。このような半導体装置は、ゲート電極下のチャネル部に応力を印加するために、ゲート電極とその両脇における基板の表面とを覆う状態で応力膜が設けられている。このような構成において、特に、ゲート電極の両側でゲート電極の外側方向へ所定幅で離間した位置に、基板の表面層を掘り下げた段差が設けられている。そして応力膜が、少なくとも前記ゲート電極上方から前記ゲート電極の側方および前記ゲート電極側方の前記基板表面上を順に経由して前記段差の側壁の下端までを連続して覆う状態で設けられていることを特徴としている。

このような構成の半導体装置では、ゲート電極下のチャネル部が、ゲート電極から段差の側壁までを連続して覆う応力膜によって挟まれた状態となる。このため、チャネル部に印加される応力が逃げ難くなる。また、チャネル部に印加される応力は、ゲート電極から段差側壁までの距離および段差側壁の高さなど、ゲート電極から段差側壁までの応力膜によって連続して覆われる部分の設計値によって制御される。以上より、チャネル部に対してより大きな応力が、確実に制御された値で印加されるようになる。

また本発明は、上記構成の半導体装置の製造方法でもあり、次の手順を行うことを特徴としている。先ず、基板上にゲート電極を形成し当該ゲート電極脇における当該基板の表面層にソース／ドレイン拡散層を形成する。次に、ゲート電極の側壁にダミーのサイドウォールを形成する。次いで、ゲート電極およびダミーサイドウォールから露出する基板の表面層をエッチングし、当該基板の表面層に段差を形成する。そして、ダミーのサイドウォールを除去した後に、ゲート電極および段差の側壁を覆う状態で当該ゲート電極下のチャネル部に応力を印加するための応力膜を成膜する。

以上説明したように本発明によれば、チャネル部に対してより大きな応力を、確実に制御した値で印加することが可能になるため、特性バラツキが小さく、かつ性能が高く維持された半導体装置を得ることが可能になる。

以下本発明の実施の形態を図面に基づいて詳細に説明する。尚、各実施の形態においては、先ず半導体装置の製造工程を説明し、次いでこの工程で得られる半導体装置の構成を説明する。

＜第１実施形態＞
先ず、図１（１）に示すように、単結晶シリコンからなる基板１の表面側にｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとを形成する。この工程は、従来と同様の手順で行って良く、例えば次のように行われる。

先ず、基板１の表面側に酸化シリコンからなるＳＴＩ構造の素子分離２を形成し、基板１の表面層をアクティブ領域１ａ毎に分割する。分割された複数のアクティブ領域１ａのいくつかはｐＭＯＳトランジスタ１０ｐを形成するｐＭＯＳ領域１ｐとなり、残りのいくつかはｎＭＯＳトランジスタ１０ｎを形成するｎＭＯＳ領域１ｎとなる。

次に、基板１上にゲート絶縁膜３を介してポリシリコンからなるゲート電極４を形成する。ここでは、例えば線幅の最小値Ｌmin＝４０ｎｍのゲート電極４を形成する。その後、エクステンション領域５さらにはポケット領域形成のためのイオン注入を行う。この際、例えばエクステンション領域５の深さは約２０ｎｍとなるようにイオン注入エネルギーを調整する。また、このイオン注入は、ｐＭＯＳ領域１ｐとｎＭＯＳ領域１ｎとでそれぞれ異なるマスクを形成して行われる。

次に、ゲート電極４の側壁に絶縁性のサイドウォール６を形成する。このサイドウォール６は、幅５０ｎｍ程度であることとし、常圧ＣＶＤ法によって成膜した酸化シリコン（ＳｉＯ₂）膜をエッチバックすることによって形成する。

その後、このサイドウォール６をマスクにしてソース／ドレイン７形成のためのイオン注入を行う。この際、ソース／ドレイン７の深さが約１２０ｎｍとなるようにイオン注入エネルギーを調整する。また、このイオン注入は、ｐＭＯＳ領域１ｐとｎＭＯＳ領域１ｎとでそれぞれ異なるマスクを形成して行われる。

以上の後には、不純物の活性化熱処理を行うことにより、基板１の表面側にｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとを形成する。

次に、図１（２）に示すように、サイドウォール６を第１サイドウォール６とし、この外側に第２サイドウォール１０１を形成する。この第２サイドウォール１０１は、後に除去されるダミーのサイドウォールとして形成されるもので、第１サイドウォール６とは異なる材質で構成されることとし、ここでは例えば窒化シリコン（ＳｉＮ）で構成されることとする。この際、窒化シリコン膜を堆積成膜し、基板１の表面をストッパとして窒化シリコン膜をエッチバックすることにより第２サイドウォール１０１を形成する。

また、第２サイドウォール１０１の幅Ｗは、例えばＷ＝５０ｎｍ以下の所定幅であることとする。ここで、第２サイドウォール１０１の幅Ｗを大きく設定するほど、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとにおけるチャネル移動度が高められる。このため、この幅Ｗは、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとに許容される領域１ｐ，１ｎの大きさの範囲内において、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとに要求されるトランジスタ特性（特にチャネル移動度）を満たすように適切な値に設定されることとする。尚、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとで個別の値に設定されていても良い。

次に、図１（３）に示すように、窒化シリコンからなる第２サイドウォール１０１と、酸化シリコンからなる第１サイドウォール６および素子分離２をマスクにして、単結晶シリコンからなる基板１をエッチングする。これにより、基板１の表面層に段差ｄを設ける。この段差ｄは、ソース／ドレイン７の深さを越えない範囲であることが好ましく、ここでは例えば約２０ｎｍ程度の大きさで形成することとする。尚、このエッチングにおいては、ポリシリコンで構成されたゲート電極４のエッチングも進む。

以上の後、図１（４）に示すように、基板１の露出表面層、すなわち段差ｄの底部に対して、イオン注入によって不純物を追加導入することにより、ソース／ドレイン７の一部を深く形成する。この工程は、ｐＭＯＳ領域１ｐとｎＭＯＳ領域１ｎとでそれぞれ異なるマスクを形成して行われる。また、イオン注入後には不純物の活性化熱処理を行う。

次に、図２（１）に示すように、ポリシリコンからなるゲート電極４、および単結晶シリコンからなる基板１（ソース／ドレイン７）の露出面に、セルフアラインでシリサイド層１０３を形成する。

次いで、図２（２）に示すように、窒化シリコンからなる第２サイドウォール１０１を、ホット燐酸を用いたウェットエッチングによって選択的に除去する。これにより、ゲート電極４の両脇には、第２サイドウォール１０１の幅Ｗに対応する広さで、基板１における段差ｄの上部が露出する。

以上の後には、ｐＭＯＳ領域１ｐとｎＭＯＳ領域１ｎとをそれぞれ個別に覆う応力膜を形成する。この工程は、従来と同様の手順で行って良く、例えば次のように行われる。

先ず、図２（３）に示すように、基板１上の全面に引っ張り応力膜１１を成膜する。この際、基板１表面に形成した段差ｄの内壁をカバレッジ性良好に覆うように引っ張り応力膜１１を成膜する。ここでは例えば、成膜条件を調整することにより基板１に対して引っ張り応力が加わるような膜質の窒化シリコン膜を、引っ張り応力膜１１として成膜する。このような成膜条件として、例えば、成膜温度を４００℃としたプラズマＣＶＤ法により、基板１に対して１．０〜１．４ＧＰａの引っ張り応力を印加する窒化シリコン膜からなる引っ張り応力膜１１を成膜する。その後、引っ張り応力膜１１の上部に、ここでの図示を省略したレジストパターンを形成し、このレジストパターンをマスクに用いたエッチングによって、ｎＭＯＳ領域１ｎのみに引っ張り応力膜１１を残す。尚、エッチング終了後にはレジストパターンを除去する。

次に、図２（４）に示すように、基板１上の全面に圧縮応力膜１２を成膜する。この際、基板１表面に形成した段差ｄの内壁をカバレッジ性良好に覆うように圧縮応力膜１２を成膜する。ここでは例えば、成膜条件を調整することにより基板１に対して圧縮応力が加わるような膜質の窒化シリコン膜を、圧縮応力膜１２として成膜する。このような成膜条件として、例えば、成膜温度を４８０℃としたプラズマＣＶＤ法により、基板１に対して２．０〜２．４ＧＰａの圧縮応力を印加する窒化シリコン膜からなる圧縮応力膜１２を成膜する。その後、圧縮応力膜１２の上部に、ここでの図示を省略したレジストパターンを形成し、このレジストパターンをマスクに用いたエッチングによって、ｐＭＯＳ領域１ｐのみに圧縮応力膜１２を残す。この際、ｐＭＯＳ領域１ｐとｎＭＯＳ領域１ｎとの境界部分では、引っ張り応力膜１１と圧縮応力膜１２とをオーバーラップさせる構造とする。これにより、圧縮応力膜１２のエッチングにおいては、１層目の引っ張り応力膜１１をストッパとしたエッチングを行う。尚、エッチング終了後にはレジストパターンを除去する。

次に、図３（１）に示すように、応力膜１１，１２上に、ゲート電極４を埋め込む厚膜の層間絶縁膜１３を成膜する。ここでは先ず、例えば常圧ＣＶＤ法（基板温度４５０℃）によって酸化シリコンからなる層間絶縁膜１３を膜厚５００ｎｍで成膜し、この層間絶縁膜１３を表面側から平坦化処理することによって１５０ｎｍ削り、膜厚３５０ｎｍの表面平坦な層間絶縁膜１３を形成することとする。

その後、この層間絶縁膜１３および応力膜１１，１２に、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎに達する各接続孔１３ａを形成する。これらの接続孔１３ａは、段差ｄの下部において、ソース／ドレイン７のシリサイド層１０３に達するように設けられることが重要である。またここでの図示は省略したが、ゲート電極４のシリサイド層１０３に達する接続孔も、同時に形成して良い。これらの接続孔１３ａの形成は、応力膜１１，１２をストッパにした層間絶縁膜１３のパターンエッチングと、その後の応力膜１１，１２のエッチングによって行う。

次に、図３（２）に示すように、接続孔１３ａを介してｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎに接続された配線１５を層間絶縁膜１３上に形成する。この際、接続孔１３ａ内を埋め込むプラグを形成し、このプラグに接続されるように層間絶縁膜１３上に配線を形成しても良い。

以上により、ｎＭＯＳトランジスタ１０ｎを引っ張り応力膜１１で覆い、ｐＭＯＳトランジスタ１０ｐを圧縮応力膜１２で覆ってなり、いわゆるデュアル・ストレス・ライナープロセスを適用した半導体装置１０７-1を完成させる。

このようにして得られた半導体装置１０７-1は、ｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎのそれぞれが、ゲート電極４に対して所定幅（Ｗに対応する）で離間した位置に、基板１の表面層をソース／ドレイン７の深さの範囲で掘り下げた段差ｄを備えている。そして、各応力膜１１，１２は、少なくともゲート電極４の上方から段差ｄの側壁までを連続して覆うように構成されたものとなる。

図４の要部拡大図に示すように、このような構成の半導体装置１０７-1では、ゲート電極４下のチャネル部ｃｈが、ゲート電極４から段差９の側壁までを連続して覆う応力膜１１（１２）によって挟まれた状態となる。このため、応力膜１１（１２）によって印加される応力がチャネル部ｃｈから逃げ難くなる。また、チャネル部ｃｈに印加される応力は、ゲート電極４から段差ｄ側壁までにおいて、応力膜１１（１２）によって連続して覆われる部分の設計値、すなわちゲート電極４から段差ｄの側壁までの距離Ｗおよび段差ｄの側壁の高さなどによって制御される。つまり、ゲート電極４の両脇において、応力膜１１（１２）と基板１とが連続して接触する幅Ｗが大きい程、チャネル部ｃｈに印加される応力が大きくなる。また、ゲート電極４の両脇から連続して段差ｄの側壁を覆う応力膜１１（１２）の長さ、すなわち段差ｄの高さが高いほど、チャネル部に印加される応力を外側に逃がさずに押さえつけておく作用が強い。

したがって、上記幅Ｗが、図２（２）を用いて説明したように第２サイドウォール１０１の幅Ｗによって自己整合的に高精度に制御される本実施形態の構成においては、チャネル部に対して確実に制御した値の応力を印加することが可能である。また、ゲート電極４から段差ｄの側壁までを連続した応力膜１１，１２で覆う本実施形態の構成では、チャネル部に対して応力を逃がすことなく印加することが可能である。特に、応力膜１１，１２に形成する接続孔１３ａを段差ｄの下部としたことで、ゲート電極４から段差ｄの側壁までが部分的に途切れることもなく完全に連続した応力膜１１，１２で覆われるため、接続孔１３ａの形成による応力の低下が起こり難く、また接続孔１３ａのレイアウトに依存する応力のバラツキも発生することはない。

この結果、特性バラツキが小さく、かつキャリア移動度が高くて性能が高く維持されたｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎを備えた半導体装置１０７-1を得ることが可能になる。また接続孔のレイアウトに依存せずにチャネル部に印加する応力を一定にできるため、設計段階において応力のバラツキを考慮する必要もない。

＜第２実施形態＞
本第２実施形態は、第１実施形態の手順において第１サイドウォールと第２サイドウォールの材質を変更した実施形態であり、次のように行う。尚、第１実施形態と重複する手順の説明は省略する。

先ず、図５（１）に示すように、単結晶シリコンからなる基板１の表面側にｎＭＯＳトランジスタ１０ｎとｐＭＯＳトランジスタ１０ｐとを形成する。この際、ゲート電極４の側壁に形成する絶縁性の第１サイドウォール６’を、窒化シリコン（ＳｉＮ）で構成するところが、第１実施形態と異なる。

次に、図５（２）に示すように、第１サイドウォール６’の外側に、ダミーのサイドウォールとして第２サイドウォール１０１’を形成する。この際、第２サイドウォール１０１’を、酸化シリコン（ＳｉＯ₂）で構成するところが第１実施形態と異なる。尚、第２サイドウォール１０１’の幅Ｗは、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとに許容される領域１ｐ，１ｎの大きさの範囲内において、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとに要求されるトランジスタ特性（特にチャネル移動度）を満たすように適切な値に設定されることは、第１実施形態と同様である。

その後の工程は、第１実施形態と同様に行って良い。

つまり、先の図１（３）を用いて説明したと同様にして、酸化シリコンからなる第２サイドウォール１０１’と、窒化シリコンからなる第１サイドウォール６’と、酸化シリコンからなる素子分離２をマスクにして、単結晶シリコンからなる基板１をエッチングし、基板１の表面層に段差ｄを設ける。その後、図１（４）を用いて説明したと同様にして、段差ｄの底部に対して、イオン注入によって不純物を追加導入することにより、ソース／ドレイン７を深く形成する。次に、図２（１）を用いて説明したと同様にして、ポリシリコンからなるゲート電極４および基板１の露出面に、セルフアラインでシリサイド層１０３を形成する。

その後、図５（３）に示すように、酸化シリコンからなる第２サイドウォール１０１’を、希フッ酸を用いたウェットエッチングによって選択的に除去する。これにより、ゲート電極４の両脇には、第２サイドウォール１０１’の幅Ｗに対応する広さで、基板１における段差ｄの上部が露出する。またこれと共に、酸化シリコンからなるＳＴＩ構造の素子分離２もエッチングが進み、素子分離２を低くできる。

その後の工程は、第１実施形態において図２（３）〜図３（２）を用いて説明したと同様に行って良く、ｐＭＯＳ領域１ｐとｎＭＯＳ領域１ｎとをそれぞれ個別に覆う応力膜を形成し、さらに層間絶縁膜、接続孔、および配線の形成を行う。

以上により、図５（４）に示すように、ｎＭＯＳトランジスタ１０ｎを引っ張り応力膜１１で覆い、ｐＭＯＳトランジスタ１０ｐを圧縮応力膜１２で覆ってなり、いわゆるデュアル・ストレス・ライナープロセスを適用した半導体装置１０７-2を完成させる。

このようにして得られた半導体装置１０７-2は、第１実施形態と同様に、ｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎのそれぞれが、ゲート電極４に対して所定幅（Ｗに対応する）で離間した位置に、基板１の表面層をソース／ドレイン７の深さの範囲で掘り下げた段差ｄを備えている。そして、各応力膜１１，１２は、少なくともゲート電極４の上方から段差ｄの側壁までを連続して覆うように構成されたものとなる。したがって、第１実施形態と同様に、特性バラツキが小さく、かつキャリア移動度が高くて性能が高く維持されたｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎを備えた半導体装置１０７-2を得ることが可能になる。

また以上に加えて、図５（３）を用いて説明したように、素子分離２が低くなるため段差ｄの底部と素子分離２との高低差が小さくなり、層間絶縁膜１３による埋め込みや、接続孔１３ａ形成におけるプロセスマージンを拡大することができる。

＜第３実施形態＞
本第３実施形態は、第１実施形態の手順においてゲート電極上にオフセット絶縁膜を積層した実施形態であり、次のように行う。尚、第１実施形態と重複する手順の説明は省略する。

先ず、図６（１）に示すように、単結晶シリコンからなる基板１の表面側にｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとを形成する。この際、ゲート電極４の上部に酸化シリコンからなるオフセット絶縁膜２０１を積層させておくところが第１実施形態と異なる。このオフセット絶縁膜２０１は、膜厚２０ｎｍ程度の酸化シリコン膜からなることとする。

その後の工程は、第１実施形態と同様に行って良い。

すなわち先ず、図６（２）に示すように、酸化シリコンからなる第１サイドウォール６の外側に、窒化シリコンからなる第２サイドウォール１０１を形成する。尚、第２サイドウォール１０１の幅Ｗは、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとに許容される領域１ｐ，１ｎの大きさの範囲内において、ｐＭＯＳトランジスタ１０ｐとｎＭＯＳトランジスタ１０ｎとに要求されるトランジスタ特性（特にチャネル移動度）を満たすように適切な値に設定されることは、第１実施形態と同様である。

次に、図６（３）に示すように、窒化シリコンからなる第２サイドウォール１０１と、酸化シリコンからなる第１サイドウォール６および素子分離２、さらにオフセット絶縁膜２０１をマスクにして、単結晶シリコンからなる基板１をエッチングし、基板１の表面層に段差ｄを設ける。この際、オフセット絶縁膜２０１がマスクとなり、ポリシリコンからなるゲート電極４がエッチングされることを防止できる。

その後の工程は、第１実施形態において図１（４）〜図３（２）を用いて説明したと同様に行って良く、ｐＭＯＳ領域とｎＭＯＳ領域とをそれぞれ個別に覆う応力膜を形成し、さらに層間絶縁膜、接続孔、および配線の形成を行う。

以上により、図６（４）に示すように、ｎＭＯＳトランジスタ１０ｎを引っ張り応力膜１１で覆い、ｐＭＯＳトランジスタ１０ｐを圧縮応力膜１２で覆ってなり、いわゆるデュアル・ストレス・ライナープロセスを適用した半導体装置１０７-3を完成させる。

このようにして得られた半導体装置１０７-3は、第１実施形態と同様に、ｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎのそれぞれが、ゲート電極４に対して所定幅（Ｗに対応する）で離間した位置に、基板１の表面層をソース／ドレイン７の深さの範囲で掘り下げた段差ｄを備えている。そして、各応力膜１１，１２は、少なくともゲート電極４の上方から段差ｄの側壁までを連続して覆うように構成されたものとなる。したがって、第１実施形態と同様に、特性バラツキが小さく、かつキャリア移動度が高くて性能が高く維持されたｐＭＯＳトランジスタ１０ｐおよびｎＭＯＳトランジスタ１０ｎを備えた半導体装置１０７-3を得ることが可能になる。

また以上に加えて、図６（３）を用いて説明したように、基板１に段差ｄを形成する場合のエッチングにおいて、オフセット絶縁膜２０１がマスクとなってゲート電極４がエッチングされることがない。このため、ゲート電極４の高さばらつきを減らすことができる。したがって、ゲート電極４から段差ｄの側壁を連続して覆う応力膜１１，１２の大きさが均一化され、応力膜１１，１２によるチャネル部への応力の印加を、さらに安定した値に保つことができる。

また、次の工程で追加のイオン注入を行う場合に、注入イオン種がゲート電極を突き抜けることを防止でき、ゲート電極４下のチャネル部に於ける不純物濃度を高精度に保つことができると共に、ゲート絶縁膜の信頼性を維持することが可能である。

＜第４実施形態＞
本第４実施形態は、第２実施形態と第３実施形態とを組み合わせた実施形態である。つまり、図７（１）に示すように、第２実施形態のように第１サイドウォール６’を窒化シリコン（ＳｉＮ）で構成し、第２サイドウォール１０１'を素子分離２と同様の酸化シリコン（ＳｉＯ₂）で構成する手順において、第３実施形態のようにゲート電極４上にオフセット絶縁膜２０１’を積層した構成とする。この場合、オフセット絶縁膜２０１’は、第１サイドウォール６’と同様の窒化シリコン（ＳｉＮ）で構成するところが重要である。

このような実施形態によれば、第２サイドウォール１０１’、オフセット絶縁膜２０１’、および素子分離（ＳｉＯ₂）をマスクにして、単結晶シリコンからなる基板１をエッチングして基板１の表面層に段差ｄを設ける際、オフセット絶縁膜２０１’がマスクとなり、ポリシリコンからなるゲート電極４がエッチングされることを防止できる。

その後、図７（２）に示すように、酸化シリコンからなる第２サイドウォール１０１’を、希フッ酸を用いたウェットエッチングによって選択的に除去する際、酸化シリコンからなるＳＴＩ構造の素子分離２もエッチングが進み、素子分離２を低くできる。

したがって、第１実施形態から第３実施形態で説明した効果を合わせて得ることができる。

＜第５実施形態＞
本第５実施形態は、上述した第１〜第４実施形態の構成のＭＯＳトランジスタと共に、従来の構成のＭＯＳトランジスタを基板の表面側に設けた実施形態である。

ここでは、先ず図８に示すように、単結晶シリコンからなる基板１上に、複数のｎＭＯＳトランジスタ１０ｎとｐＭＯＳトランジスタ１０ｐとを複数形成する。ここでは、２つのｎＭＯＳトランジスタ１０ｎと、１つのｐＭＯＳトランジスタ１０ｐを図示した。

そして、マスクを用いた加工によって、一部のｎＭＯＳトランジスタ１０ｎ、およびここでの図示を省略した一部のｐＭＯＳトランジスタ１ｐに対して、ゲート電極４の両脇において幅Ｗだけ離間させた位置に段差ｄを形成する。そして、段差ｄを形成したｎＭＯＳトランジスタを、ｎＭＯＳトランジスタ１０ｎ’とする。また、ここでの図示は省略したが、段差ｄを形成したｐＭＯＳトランジスタをｐＭＯＳトランジスタ１０ｐ’とする。この工程は、例えば第１実施形態において図１（２）〜図２（２）を用いて説明したと同様に行う。尚、図２（２）で説明したシリサイド化の工程は、全てのＭＯＳトランジスタ１０ｐ，１０ｎに対して行って良い。

以上の後には、段差ｄの形成にかかわらず、全てのｎＭＯＳトランジスタ１０ｎ，１０ｎ’を引っ張り応力膜１１で覆い、全てのｐＭＯＳトランジスタ１０ｐ，１０ｐ’を圧縮応力膜１２で覆う。次に、これらの応力膜１１，１２上に層間絶縁膜１３を成膜して平坦化し、この層間絶縁膜および応力膜１１,１２に対して接続孔１３ａを形成する。そして、これらの接続孔１３ａを介してＭＯＳトランジスタ１０ｎ，１０ｎ’，１０ｐ，１０ｐ’に接続する配線１５を形成する。

その後、段差を形成していないＭＯＳトランジスタ１０ｎ，１０ｐのうち、特に高いトランジスタ特性（キャリア移動度）が要求される素子について特性試験を行う。特性試験の結果、トランジスタ特性が不充分であると判断されたＭＯＳトランジスタ１０ｎ，１０ｐが検出された場合には、検出されたＭＯＳトランジスタ（例えばｎＭＯＳトランジスタ１０ｎまたはｐＭＯＳトランジスタ１０ｐ）に換えて段差ｄを形成したｎＭＯＳトランジスタ１０ｎ’（またはｐＭＯＳトランジスタ１０ｐ’を用いて回路が形成されるように、配線１５の一部を切断および接続させる。

以上のような第５実施形態によれば、トランジスタ特性が不充分と判断されたＭＯＳトランジスタのみを、段差ｄを備えたことによって高機能化された上記第１実施形態のＭＯＳトランジスタに差し替えることができる。これにより、高機能ではあるが、接続孔１３ａの形成位置に制限が加わることで素子領域が拡大される段差ｄを備えた第１実施形態のＭＯＳトランジスタの形成数を最小限に抑えつつ、所望の機能を備えた半導体装置１０８を得ることができる。

そして、製品の量産立ち上げ時のPerformance改善の設計変更を簡便にでき、又は設計上の冗長をこれでもたせることも出来る。

尚、本第５実施形態における段差ｄを備えたＭＯＳトランジスタの形成には、第１実施形態の適用に限定されることはなく、第２〜第４実施形態を適宜選択して適用することができる。

第１実施形態を説明するための断面工程図（その１）である。第１実施形態を説明するための断面工程図（その２）である。第１実施形態を説明するための断面工程図（その３）である。発明の効果を説明するための要部拡大断面図である。第２実施形態を説明するための断面工程図である。第３実施形態を説明するための断面工程図である。第４実施形態を説明するための断面工程図である。第５実施形態を説明するための断面図である。従来例を説明するための断面工程図である。

符号の説明

１…基板、４…ゲート電極、７…ソース／ドレイン、６，６’…第１サイドウォール、１０ｎ，１０ｎ’…ｎＭＯＳトランジスタ、１０ｐ…ｐＭＯＳトランジスタ、１１…引っ張り応力膜、１２…圧縮応力膜、１０１，１０１’…第２サイドウォール（ダミーのサイドウォール）、１０７-1、１０７-2、１０７-3、１０８5…半導体装置、２０１，２０１’…オフセット絶縁膜、ｄ…段差、Ｗ…幅

Claims

基板上に設けられたゲート電極と、当該ゲート電極脇における前記基板の表面層に設けられたソース／ドレイン拡散層と、前記ゲート電極下のチャネル部に応力を印加するための応力膜とを備えた半導体装置において、
前記ゲート電極の両側で前記ゲート電極の外側方向へ所定幅で離間した位置に、前記基板の表面層を掘り下げた段差が設けられ、
前記応力膜は、少なくとも前記ゲート電極上方から前記ゲート電極の側方および前記ゲート電極側方の前記基板表面上を順に経由して前記段差の側壁の下端までを連続して覆う
ことを特徴とする半導体装置。
請求項１に記載の半導体装置において、
前記応力膜は、前記ゲート電極と共に当該ゲート電極の側壁に設けられた絶縁性のサイドウォールを覆う状態で設けられ、
前記段差は前記サイドウォールに対して離間した位置に設けられていることを特徴とする半導体装置。
請求項１または請求項２に記載の半導体装置において、
前記段差の下部における前記応力膜部分に、前記ソース／ドレイン拡散層に達する接続孔が設けられていることを特徴とする半導体装置。
請求項１乃至３の何れか１項に記載の半導体装置において、
前記ソース／ドレイン拡散層は、前記段差の下部に対応する部分が他の部分よりも深く形成されている
ことを特徴とする半導体装置。
請求項１乃至４の何れか１項に記載の半導体装置において、
前記基板の表面層を前記ソース／ドレイン拡散層の深さの範囲で掘り下げた段差が設けられた素子と共に、
前記段差を設けていない素子を備えたことを特徴とする半導体装置。
基板上にゲート電極を形成し当該ゲート電極脇における当該基板の表面層にソース／ドレイン拡散層を形成する工程と、
前記ゲート電極の側壁にダミーのサイドウォールを形成する工程と、
前記ゲート電極およびダミーサイドウォールから露出する前記基板の表面層をエッチングし、当該基板の表面層に段差を形成する工程と、
前記ダミーのサイドウォールを除去した後に前記ゲート電極および前記段差部分の側壁を覆う状態で当該ゲート電極下のチャネル部に応力を印加するための応力膜を成膜する工程とを行うことを特徴とする半導体装置の製造方法。
請求項６記載の半導体装置の製造方法において、
前記ゲート電極はポリシリコンからなると共に上部にオフセット絶縁膜が積層され、
前記段差を形成する工程では、前記オフセット絶縁膜によって前記ゲート電極を保護しつつ前記基板の表面層のみをエッチングすることを特徴とする半導体装置の製造方法。
請求項６または請求項７に記載の半導体装置の製造方法において、
前記段差を形成した後、前記応力膜を形成する前に、前記基板の表面層に不純物を追加導入することにより前記ソース／ドレイン拡散層を深く形成することを特徴とする半導体装置の製造方法。
請求項６乃至請求項８の何れか１項に記載の半導体装置の製造方法において、
前記ソース／ドレイン拡散層を形成する工程では、前記ゲート電極の側壁にサイドウォールを形成し、その前と後とで前記基板の表面層に不純物を導入し、
前記ダミーのサイドウォールを形成する工程では、前記サイドウォールに対して選択的に除去可能な材料を用いて当該サイドウォールの外側に当該ダミーのサイドウォールを形成することを特徴とする半導体装置の製造方法。
請求項６乃至請求項９の何れか１項に記載の半導体装置の製造方法において、
前記基板の表面層を前記ソース／ドレイン拡散層の深さの範囲で掘り下げた段差が設けられた素子と共に、前記段差を設けていない素子を形成し、
前記段差を設けていない素子の特性が不充分であると判断された場合に、当該不充分と判断された素子に換えて前記段差が設けられた素子を用いて回路を形成する
ことを特徴とする半導体装置の製造方法。
基板上に設けられたゲート電極と、
当該ゲート電極脇における前記基板の表面層に設けられたソース／ドレイン拡散層と、
前記ゲート電極の両側でかつ前記ゲート電極の外側方向へ所定幅で離間した位置において前記基板の表面を掘り下げた段差と、
前記ゲート電極下のチャネル部へ応力を印加するために、少なくとも前記ゲート電極と、前記ゲート電極両側でかつ側方の前記基板の表面と、前記段差と、を覆う状態で設けられた応力膜と、を備える半導体装置の製造方法であって、
前記所定幅を変えることによって前記チャネル部へ印加する応力の大きさを変えることを特徴とする半導体装置の製造方法。
基板上に設けられたゲート電極と、
当該ゲート電極脇における前記基板の表面層に設けられたソース／ドレイン拡散層と、
前記ゲート電極の両側でかつ前記ゲート電極の外側方向へ所定幅で離間した位置において前記基板の表面を掘り下げた段差と、
前記ゲート電極下のチャネル部へ応力を印加するために、少なくとも前記ゲート電極と、前記ゲート電極両側でかつ側方の前記基板の表面と、前記段差と、を覆う状態で設けられた応力膜と、を備える半導体装置の製造方法であって、
前記所定幅と前記段差の深さとを変えることによって前記チャネル部へ印加する応力の大きさを変えることを特徴とする半導体装置の製造方法。