CN1885556A - 半导体器件及其制造方法 - Google Patents

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Abstract

本发明公开一种半导体器件及其制造方法，其能够抑制短沟道效应，并且提高载流子迁移率。在该方法中，对应于源极区和漏极区在硅衬底中形成沟槽。当外延生长p型半导体混合晶体层以填充沟槽时，沟槽的表面被小平面划界，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间形成半导体混合晶体层的延伸部，并且所述延伸部与源极延伸区和漏极延伸区接触。

Description

半导体器件及其制造方法
相关申请的交叉参考
本专利申请基于在2005年6月22日申请的日本在先专利申请No.2005-182382，在此通过参考的方式援引其全部内容。
技术领域
本发明一般涉及一种半导体器件及制造该半导体器件的方法，更具体地涉及一种由于施加应力而具有高工作速度的半导体器件及制造该半导体器件的方法。
背景技术
为了增加半导体器件的工作速度并扩充其功能，以越来越小的尺寸制造半导体器件，并且迄今为止，制造出包括具有栅极长度小于100nm的晶体管的大规模集成电路(LSI)。当依据定标法则使晶体管越来越小型化时，半导体器件的工作速度相应增加。但是，当栅极长度变得非常短时，阈值电压降低，也就是，所谓的“短沟道”效应出现。已经提出多种减少短沟道效应的方法，但是这些方法的效果越来越受到限制。
另一方面，由于在硅中空穴的迁移率低于电子的迁移率，因此在相关技术中增加其中空穴用作载流子的p沟道MOS(金属-氧化物-硅)晶体管的工作速度就成为至关重要的问题。
p沟道MOS晶体管是CMOS(互补金属氧化物半导体)反相电路的元件，其是逻辑电路的基本元件。因此，如果p沟道MOS晶体管不能以高速运行，则CMOS反相电路的速度就不会增加，或者，LSI的速度也不会增加。
通过对硅衬底的沟道区施加压应力(compressive stress)以提高空穴迁移率是一种公知的方法。
图1是受到压应力的p沟道MOS晶体管100的横截面图。
如图1所示，在硅衬底101上设置栅极103，其间具有栅极绝缘膜102。在栅极103的侧壁上，设置侧壁绝缘膜104A和104B以覆盖硅衬底101的表面。
在硅衬底101中，在栅极103的下方形成沟道区。另外，在硅衬底101中，在栅极103的两侧上形成其中注入p型杂质元素的源极延伸区101A和漏极延伸区101B。此外，在源极延伸区101A和漏极延伸区101B的外侧形成其中注入p型杂质元素的源极区101S和漏极区101D。空穴从源极区101S移动，经过源极延伸区101A、沟道区和漏极延伸区101B，最后到达漏极区101D。通过在沟道区中对栅极103施加的栅极电压来控制空穴的电流强度。
此外，在p沟道MOS晶体管100中，在硅衬底101中的侧壁绝缘膜104A和104B的外侧区域中形成SiGe混合晶体层105A和105B。通过外延生长在硅衬底101中形成SiGe混合晶体层105A和105B。因为SiGe混合晶体层105A和105B的晶格常数大于硅衬底101的晶格常数，所以在SiGe混合晶体层105A和105B中产生水平方向上的压应力，如图1中箭头“a”所示。由于该压应力，SiGe混合晶体层105A和105B的晶格在垂直方向上伸长，如图1中箭头“b”所示，也就是说，会出现晶格变形。
由于这种变形在由SiGe混合晶体层105A和105B夹在中间的硅衬底101的沟道区中，随着SiGe混合晶体层105A和105B的晶格的伸长，硅衬底101的晶格在垂直方向上伸长，如图1中箭头“c”所示。结果，在硅衬底101的沟道区中，产生水平方向上的单轴压应力，如图1中箭头“d”所示。
在图1所示的p沟道MOS晶体管100中，由于沟道区中的单轴压应力，沟道区中的硅晶体的对称性被局部调整。随着沟道区中对称性的变化，重空穴价带和轻重空穴价带的简并(degeneracy)就被去除。结果，沟道区中增大了空穴迁移率，并且晶体管的工作速度提高。特别地，由于沟道区中局部引起的压应力而导致的空穴迁移率的增大以及晶体管工作速度的增加在栅极长度小于100nm的晶体管中效果显著。
例如，此技术的详细内容可参考美国专利No.6621131(下文中称为“参考文献1”)。
发明内容
因此，本发明的总的目的是解决相关技术的一个或者多个问题。
本发明的更具体的目的是提供一种能够抑制短沟道效应并且提高载流子迁移率的半导体器件及制造该半导体器件的方法。
根据本发明的第一方案，提供一种半导体器件，其包括：硅衬底，其具有沟道区；栅极，其对应于沟道区形成在硅衬底上，在该硅衬底与栅极之间具有栅极绝缘膜；第一侧壁绝缘膜，其形成在栅极的侧壁上；第二侧壁绝缘膜，其形成在第一侧壁绝缘膜的侧面上；源极延伸区和漏极延伸区，其由具有预定导电性的扩散区形成，所述扩散区形成在栅极两侧上的硅衬底中，以将沟道区夹在其中；源极区和漏极区，其由具有预定导电性的扩散区形成，所述扩散区形成在第二侧壁绝缘膜外部的硅衬底中，并且分别与源极延伸区和漏极延伸区接触；以及半导体混合晶体层，其形成在第二侧壁绝缘膜外部的硅衬底中，并且在硅衬底上外延生长；其中在预定导电性是p型时，该半导体混合晶体层由SiGe混合晶体形成，或者在预定导电性是n型时，该半导体混合晶体层由SiC混合晶体形成，该半导体混合晶体层包含具有预定导电性的杂质，该半导体混合晶体层生长到与硅衬底和栅极绝缘膜之间的界面不同的高度，以及该半导体混合晶体层具有位于第二侧壁绝缘膜的底面与硅衬底的表面之间的延伸部，所述延伸部与源极延伸区和漏极延伸区的一部分接触。
根据本发明，因为具有预定导电性的半导体混合晶体层在沟道区的侧面外延生长，所以在沟道区中产生单轴应力，并且这样大大提高了穿过沟道区的载流子的迁移率。
此外，因为半导体混合晶体层具有延伸部，其位于第二侧壁绝缘膜的底面与硅衬底的表面之间，并且与源极延伸区和漏极延伸区的其中之一的一部分接触，所以根据本发明的发明人的研究，半导体混合晶体层的延伸部会在紧接在半导体混合晶体层下方的硅衬底中的衬平面内产生与单轴应力相反的应力，并且直接产生与沟道区中硅晶体上的单轴应力方向相同的应力。因为该应力与单轴应力方向相同，所以易于增大沟道区中的应力，由此进一步增大载流子的迁移率。
例如，当半导体器件是p沟道MOS晶体管时，半导体混合晶体层由SiGe混合晶体形成，并且从沟道区两侧上的SiGe混合晶体层沿着空穴的移动方向对沟道区施加压应力。因为SiGe混合晶体层的延伸部与在源极区和漏极区的附近的源极延伸区或者漏极延伸区的一部分接触，所以SiGe混合晶体层的延伸部对源极延伸区或者漏极延伸区施加拉应力。在这种情况下，因为源极区和漏极区的侧面由SiGe混合晶体层固定，所以SiGe混合晶体层的延伸部引起与延伸部接触的源极延伸区和漏极延伸区的伸长变形，并且这种伸长变形会在未与SiGe混合晶体层接触的沟道区中的硅晶体中产生反向应力。结果，在由源极区和漏极区中的SiGe混合晶体层产生变形的同时，能够有效地对沟道区施加压应力。这样进一步增大载流子的迁移率。
另一方面，当半导体器件是n沟道MOS晶体管时，该半导体混合晶体层由SiC混合晶体层形成，并且在沟道区中沿电子移动方向产生拉应力。在这种情况下，由于SiC混合晶体层的延伸部，所以对靠近沟道区的源极延伸区和漏极延伸区施加了压应力，并且能够有效地对沟道区施加拉应力，由此进一步增大沟道区中电子的迁移率。
此外，因为半导体混合晶体层包含导电杂质，并且与源极延伸区和漏极延伸区的其中之一的一部分接触，所以能够大大地减小寄生电阻，从而能够提高半导体器件的驱动电流。
根据本发明的另一方案，提供一种制造半导体器件的方法，该半导体器件包括在沟道区两侧上的半导体混合晶体层，其用于在沟道区中产生应力，该方法包括下列步骤：在硅衬底上形成栅极绝缘膜；对应于沟道区在硅衬底上形成栅极，在该硅衬底与栅极之间具有栅极绝缘膜；在栅极的各侧上的硅衬底中形成第一扩散区，并且其具有预定导电性；在栅极绝缘膜和栅极的侧壁上形成第一侧壁绝缘膜，该第一侧壁绝缘膜的一部分在硅衬底上延伸；在第一侧壁绝缘膜的侧面上形成第二侧壁绝缘膜；在第二侧壁绝缘膜外部的硅衬底中形成第二扩散区，并且其具有预定导电性，所述第二扩散区形成源极区和漏极区；通过蚀刻在对应于源极区和漏极区的硅衬底中形成沟槽，以使所述沟槽的侧面和底面被第二扩散区连续覆盖，所述沟槽具有由小平面限定的侧面；去除一部分第一侧壁绝缘膜；通过外延生长来生长半导体混合晶体层，以填充沟槽，所述半导体混合晶体层生长到与硅衬底和栅极绝缘膜之间的界面不同的高度，其中在去除步骤中，第二侧壁绝缘膜的底面与硅衬底的表面之间的一部分第一侧壁绝缘膜被去除，以形成空隙，以及在生长半导体混合晶体层的步骤中，所述半导体混合晶体层填充该空隙。
根据本发明，形成沟槽，并且在第二侧壁绝缘膜的底面与硅衬底的表面之间的一部分第一侧壁绝缘膜被去除之后，形成空隙，将半导体混合晶体层外延生长到填充沟槽和空隙。
半导体混合晶体层从空隙中的硅衬底的表面开始生长，半导体混合晶体层填充空隙，并且沿第二侧壁绝缘膜生长。因此，在利用HF的处理中，半导体混合晶体层和第二侧壁绝缘膜紧密接触，并且空隙被填充。这就防止HF进入半导体混合晶体层与第二侧壁绝缘膜之间的空隙，并且防止第一侧壁绝缘膜直接被露出。结果，能够防止第一侧壁绝缘膜被部分去除以露出硅衬底，并且在形成硅化物层的步骤中，能够防止硅化物层像长钉一样损坏硅衬底。
参照附图从给出的优选实施例的下述详细说明中，本发明的这些以及其它目的、特征和优点将更加明显。
附图说明
图1是受到压应力的p沟道MOS晶体管100的横截面图。
图2是参考文献2中公开的MOS晶体管的横截面图。
图3是示出根据本发明第一实施例的半导体器件实例的横截面图。
图4A至图4C是示出图3中半导体器件10的一些部分的横截面图，用于示出制造根据本发明本实施例的半导体器件10的方法。
图5A和图5B是接着图4C示出图3中半导体器件10的一些部分的横截面图，用于示出制造本发明本实施例的半导体器件10的方法。
图6是示出根据本发明第二实施例的半导体器件30的实例的横截面图。
图7A和图7B是示出图6中半导体器件30的一些部分的横截面图，用于示出制造根据本发明第二实施例的半导体器件30的方法。
图8是示出根据本发明第三实施例的半导体器件40的实例的横截面图。
图9A至图9C是示出图8中半导体器件40的一些部分的横截面图，用于示出制造根据本发明第三实施例的半导体器件40的方法。
图10是示出根据本发明第四实施例的半导体器件50的实例的横截面图。
图11A至图11C是示出图10中半导体器件50的一些部分的横截面图，用于示出制造根据本发明第四实施例的半导体器件50的方法。
图12A至图12C是接着图11C示出图10中半导体器件50的一些部分的横截面图，用于示出制造本发明本实施例的半导体器件50的方法。
图13是接着图12C示出半导体器件50的一部分的横截面图，用于示出制造本发明本实施例的半导体器件50的方法。
图14是示出根据本发明第五实施例的半导体器件60的实例的横截面图。
图15是示出根据本发明第六实施例的半导体器件65的实例的横截面图。
图16是示出根据本发明第七实施例的半导体器件70的实例的横截面图。
图17是示出根据本发明第八实施例的半导体器件的实例的横截面图。
图18是示出根据本发明第九实施例的半导体器件的实例的横截面图。
图19是示出根据本发明第十实施例的半导体器件的实例的横截面图。
图20是示出根据本发明第十一实施例的半导体器件的实例的横截面图。
图21是示出根据本发明第十二实施例的半导体器件的实例的横截面图。
具体实施方式
下面参考附图说明本发明的优选实施例。
本发明的发明人发现了下述迄今为止未公开过的新技术主题。
已知的是，在晶体管的沟道区中产生的压应力增大时，沟道区中的空穴迁移率就会增大，并且晶体管的驱动电流增加。然而，在图1所示的p沟道MOS晶体管100中，当SiGe混合晶体层105A与105B之间的间距很大时，在硅衬底101的沟道区中心处的垂直伸长量就变得很小，这样，在沟道区中就不会产生足够大的压应力。为了增大压应力，减小SiGe混合晶体层105A与105B之间的间距是有效的方式。
但是，在具有非常短的栅极长度的晶体管中，在沟道区的两侧上的源极延伸区101A和漏极延伸区101B，以及在源极延伸区101A和漏极延伸区101B的内侧上形成的袋区(未示出)具有抑制短沟道效应的作用。因为在将杂质注入源极延伸区101A、漏极延伸区101B以及袋区中之后，形成SiGe混合晶体层105A和105B，所以需要在这些杂质区的附近形成沟槽。由此，在试图减小SiGe混合晶体层105A与105B之间的间距的情况下，当形成沟槽时，杂质分布(profile)被扰乱，阈值电压的跌落(roll-off)特性会退化，并且漏电流会增大，即，出现短沟道效应。
换句话说，当试图通过缩小SiGe混合晶体层105A与105B之间的间距以增大压应力并且由此增大驱动电流时，应当考虑与抑制短沟道效应之间的平衡。
例如，S.E.Thompson等人在“IEEE Transaction on Electrons Devices，卷51，11号，2004年11月，1790-1797页”中讨论了这个问题(下文中称为“参考文献2”)。
图2是参考文献2中公开的MOS晶体管的横截面图。
该MOS晶体管是图1中MOS晶体管100的变型，因此，利用相同的附图标记表示与图1中相同的那些元件，并且省略重复的描述。
如图2中所示，SiGe混合晶体层105A和105B再次外延生长，以填充硅衬底101中形成的沟槽105Aa和105Ba，直到图2中由虚线所指示的高度L。如图2中所示，高度L高于硅衬底101与栅极绝缘膜102之间的界面。
在图2中，在SiGe混合晶体层105A和105B上形成硅化物层106；实际上，在90nm或者小于90nm的半导体器件中使用镍硅化物层。当形成镍硅化物层时，利用HF(氢氟酸)进行预处理，以去除SiGe混合晶体层105A和105B的表面上原有的氧化膜。在该处理中，如果由于SiGe混合晶体层105A和105B的小平面使得SiGe混合晶体层105A和105B与侧壁绝缘膜104A和104B的外表面之间存在空隙，则由二氧化硅膜构成的栅极绝缘膜102、或者侧壁绝缘膜104A和104B就被HF溶解，并且硅衬底101的一部分表面最终被暴露。如果在这种条件下形成硅化物层106，则硅化物层106就像长钉一样可能会破坏源极延伸区101A和漏极延伸区101B与n型硅衬底101之间形成的pn结，并且延伸到硅衬底101的n阱区中，导致很强的结漏。
如随后的实施例中所述，本发明提供一种解决这些问题的半导体器件及制造该半导体器件的方法。
第一实施例
图3是示出根据本发明第一实施例的半导体器件实例的横截面图。
图3中所示的半导体器件10是p沟道MOS晶体管，其中在具有作为主平面的(100)晶面的单晶体硅衬底11上形成通过元件分隔区12划界的器件区11A。对应于作为n型半导体区的器件区11A，在硅衬底11中形成n型Si阱11n。
在包括n型器件区11A的硅衬底11上，对应于硅衬底中的沟道区，在硅衬底上形成栅极绝缘膜13。例如，栅极绝缘膜13可由热氧化膜、氮化硅膜、氮氧化硅膜等形成。在该实例中，假定栅极绝缘膜13由具有1.2nm厚的氮氧化硅膜形成。
在栅极绝缘膜13上，栅极14由包含硼(B)或者其它p型杂质的多晶硅膜形成。
在栅极绝缘膜13和栅极14的叠层结构的侧壁上，例如通过CVD由二氧化硅膜形成第一侧壁绝缘膜16A和16B。第一侧壁绝缘膜16A和16B覆盖除栅极绝缘膜13覆盖之外的硅衬底的部分，并且覆盖栅极绝缘膜13和栅极14的叠层结构的侧壁。
在第一侧壁绝缘膜16A和16B的侧面上例如由氮化硅膜形成第二侧壁绝缘膜18A和18B。
在硅衬底11中，分别在第二侧壁绝缘膜18A和18B的外侧形成沟槽111A和111B。在沟槽111A和111B中外延生长包含p型杂质的SiGe混合晶体层19A和19B以分别填充沟槽111A和111B。在硅衬底11上外延生长的SiGe混合晶体层19A和19B的晶格常数大于硅衬底11的晶格常数，并且如参照图1所述的，单轴压应力施加在硅衬底11中紧接在栅极14之下的沟道区上。第二侧壁绝缘膜18A和18B覆盖SiGe混合晶体层19A和19B的一部分，并且覆盖第一侧壁绝缘膜16A和16B的侧面。
在图3所示的p沟道MOS晶体管10中，在栅极绝缘膜13的两侧上的器件区11A中形成n型袋注入区11pc。例如，n型袋注入区11pc由倾斜注入的Sb或者其它n型杂质形成。此外，形成源极延伸区11EA和漏极延伸区11EB以部分覆盖n型袋注入区11pc。
源极延伸区11EA和漏极延伸区11EB是p型，并且分别接触p型扩散区11Sp和11Dp(其分别形成p沟道MOS晶体管10的源极区11S和漏极区11D)。p型扩散区11Sp和11Dp分别包围SiGe混合晶体层19A和19B(其为源极区11S和漏极区11D的一部分)。由于这种结构，所以具有小带隙的p型SiGe混合晶体层19A和19B不直接接触n型阱11n，这样减小了在Si和SiGe之间界面处的pn结中的漏电流。
在SiGe混合晶体层19A和19B上分别形成硅化物层20A和20B，并且在栅极14上形成硅化物层20C。因为硅化物层20A、20B和20C是金属与SiGe混合晶体层19A和19B之间的实际反应产物，所以硅化物层20A、20B和20C包含金属氢化锗硅化物和金属硅化物。下面为了简便说明，就简单描述为硅化物层20A、20B和20C由“硅化物”形成。
虽然未示出，但是在SiGe混合晶体层19A和19B上形成包含p型杂质的硅层，并且在硅层上可能形成硅化物层，即，将硅层的表面转成硅化物。相比上述直接消耗SiGe混合晶体层19A和19B的硅化物层，这种不含Ge的硅化物层的热阻更高。
在图3所示的p沟道MOS晶体管10中，每个SiGe混合晶体层19A和19B具有侧面19b和底面19c，其将SiGe混合晶体层19A和19B划界。侧面19b或者底面19c是平坦的小平面。底面19c是平行于硅衬底11的主平面的(100)平面，并且侧面19b几乎垂直于底面19c。这样，彼此相对的SiGe混合晶体层19A的侧面19b和SiGe混合晶体层19B的侧面19b几乎垂直于硅衬底11的主平面，并且这种结构能有效地限制沟道区中的单轴压应力。
由于Ge的浓度大于20原子百分比，所以优选地，SiGe混合晶体层19A和19B中的Ge的浓度在从20原子百分比至40原子百分比的范围内，这样能够在沟道区上施加强的压应力，并且在硅衬底11与SiGe混合晶体层19A和19B之间的界面上可防止错位缺陷。
根据本发明的试验结果，在半导体器件的器件区11A中，发现即使构成在有限面积的区域中形成的SiGe混合晶体层19A和19B的半导体层的厚度生长到大于所谓的临界膜厚，有时生长的半导体层的质量也没有降低。这不同于二维连续外延生长的模型。此外，还发现即使Ge的浓度增长到大于临界浓度，并且认为这种临界浓度可能导致错位缺陷，可有时该生长的半导体层的质量也没有降低。此外，还发现在生长温度降低时有效临界膜厚增大，并且在本发明中，利用局部低温选择性地生长的SiGe混合晶体层19A和19B的薄膜，能够有效地使沟道变形。从这个试验中，发现当SiGe混合晶体层19A和19B中的Ge的浓度小于或者等于40原子百分比时，SiGe混合晶体层19A和19B能够外延生长。
已经知道，在具有高Ge浓度的SiGe混合晶体层19A和19B中，硼的溶解度增大，并且杂质的浓度可高到1×1022cm-3。在SiGe混合晶体层19A和19B中的杂质浓度被设定在从1×1019cm-3到1×1021cm-3的范围内。这样，就能够减小SiGe混合晶体层19A和19B的电阻。
SiGe混合晶体层19A和19B具有延伸部19Aa和19Ba，其形成在第二侧壁绝缘膜18A和18B的底面之下的第一侧壁绝缘膜16A和16B各自的侧边上，并且覆盖硅衬底11的表面。延伸部19Aa和19Ba分别与源极延伸区11EA和漏极延伸区11EB接触。如下所述，由于延伸部19Aa和19Ba，SiGe混合晶体层19A和19B是包含高活性p型杂质的低电阻CVD膜，所以能够大大减小寄生电阻。结果，不会出现短沟道效应，并且提高了p沟道MOS晶体管10的电流驱动能力。
延伸部19Aa和19Ba在紧接在延伸部19Aa和19Ba之下的硅衬底11上外延生长。在本发明中进行的试验中，通过利用会聚电子衍射和对应的高次衍射电子束进行的变形分析，本发明的发明人发现在紧接在SiGe混合晶体层19A和19B下方的硅衬底11上施加有栅极长度方向上的拉应力。因此，推断很可能是延伸部19Aa和19Ba导致了紧接在延伸部19Aa和19Ba下方的硅衬底11中栅极长度方向上的拉应力。在这种情况下，因为侧面19b由SiGe混合晶体层19A和19B固定，所以相信SiGe混合晶体层19A和19B的延伸部会导致源极延伸区11EA和漏极延伸区11EB中的伸长变形，并且这种伸长变形会产生相对于沟道区中硅晶体的应力。结果，在图3所示的p沟道MOS晶体管10中，由于与源极延伸区11EA和漏极延伸区11EB接触的延伸部19Aa和19Ba，所以能够进一步增大空穴迁移率。
形成延伸部19Aa和19Ba以填充第二侧壁绝缘膜18A和18B与硅衬底11的表面之间的空隙。此外，由于延伸部19Aa和19Ba，所以SiGe混合晶体层19A和19B从延伸部19Aa和19Ba开始在第二侧壁绝缘膜18A和18B的外表面上连续生长。因此，SiGe混合晶体层19A和19B与第二侧壁绝缘膜18A和18B紧密接触，并且SiGe混合晶体层19A和19B的延伸部19Aa和19Ba覆盖第一侧壁绝缘膜16A和16B的端部。从而，在形成硅化物膜的步骤中的HF处理过程中，第一侧壁绝缘膜16A和16B不会被腐蚀，并且能够防止在硅衬底11中形成长钉状的硅化物。特别地，当使用镍形成硅化物层时，相比在Si上的硅化物反应，很难在SiGe上产生镍的硅化物反应。但是，由于延伸部19Aa和19Ba，所以能够有效防止镍扩散到源极延伸区11EA和漏极延伸区11EB。由此，能够防止硅化物层20A和20B与n阱11n直接接触，并且减小漏电流。
优选地，延伸部19Aa和19Ba与沟道区和紧接在沟道区上方的栅极绝缘膜13有一定距离。下面说明其原因。当SiGe混合晶体层19A和19B的延伸部19Aa和19Ba在沟道区和紧接在沟道区上方的栅极绝缘膜13附近时，在随后处理的热处理中，SiGe混合晶体层19A和19B中的Ge原子扩散到沟道区中，并且可能会引起沟道电流的传播。此外，SiGe混合晶体层19A和19B中的Ge原子可能扩散到栅极绝缘膜13，由此降低栅极绝缘膜13的可靠性。考虑到寄生电阻或者应力的大小、在HF处理过程中对第一侧壁绝缘膜16A和16B的保护以及由于Ge原子的扩散导致的器件性能降低，适当地确定延伸部19Aa和19Ba的纵向长度，以及延伸部19Aa和19Ba与栅极绝缘膜13之间的距离。
SiGe混合晶体层19A和19B生长至比硅衬底和栅极绝缘膜13之间的界面高5nm至40nm。由此，能够有效地引致压应力。
当硅化物层20A和20B由镍硅化物形成时，由于通常镍硅化物层会引起对沟道的拉应力，所以这种拉应力易于抵消压应力。但是，因为硅化物层20A和20B形成在SiGe混合晶体层19A和19B上，并且处于比硅衬底和栅极绝缘膜13之间的界面高得多的位置，所以在硅化物层20A和20B中产生的拉应力不会抵消在沟道区中产生的压应力。
优选地，栅极14接近沿方向<110>在硅衬底11上延伸，但是栅极14也可接近沿方向<100>延伸。
在图3所示的p沟道MOS晶体管10中，在硅衬底11是所谓的(100)衬底，并且硅衬底11上的栅极长度方向是沿着<110>方向或者<100>方向时，特别是在<110>方向上时，由于对沟道区施加的压应力使得空穴迁移率的增强尤为显著。这里，<100>方向包括[100]方向和菱形结构中等效于[100]方向的方向。对于<110>方向是同理。
下面参照图4A至图4C以及图5A和图5B说明制造图3中的半导体器件10的方法。
图4A至图4C是示出图3中半导体器件10的一些部分的横截面图，用于示出制造根据本发明本实施例的半导体器件10的方法。
在图4A所示的步骤中，在p型硅衬底11上，通过STI型的元件分隔区12将器件区11A划界；将n型杂质注入器件区11A，由此相应于器件区11A形成n型Si阱11n。
下一步，在图4B所示的步骤中，在硅衬底11上，对应于器件区11A，由SiON膜和多晶硅膜的图案结构形成栅极绝缘膜13和栅极14，其均匀地形成在硅衬底11上。
然后，利用栅极14作为掩模，将Sb或者其它n型杂质倾斜注入到器件区11A中，由此形成图3中所示的袋区11pc。在图4B和随后的附图中，未示出袋区11pc。
然后，利用栅极14作为掩模，将硼(B)或者其它p型杂质注入到器件区11A中，由此形成源极延伸区11EA和漏极延伸区11EB。
然后，在栅极14上形成第一侧壁绝缘膜16A和16B和第二侧壁绝缘膜18A和18B。此外，注入硼(B)或者其它p型杂质，并且在硅衬底11的器件区11A中，在第二侧壁绝缘膜18A和18B的外侧形成p型扩散区11Sp和11Dp。
下一步，在图4C所示的步骤中，在硅衬底11中，通过干蚀刻，将第二侧壁绝缘膜18A和18B外侧的一部分器件区11A蚀刻成10至60nm深。由于该蚀刻工艺，在器件区11A中形成沟槽111A和111B，其通过与硅衬底11的主平面几乎垂直的侧面19b以及与硅衬底11的主平面几乎平行的侧面19c划界。
图5A和图5B是接着图4C示出图3中半导体器件10的一些部分的横截面图，用于示出制造本发明本实施例的半导体器件10的方法。
在图5A所示的步骤中，通过各向同性蚀刻去除由二氧化硅膜形成的第一侧壁绝缘膜16A和16B的一部分，并且在第二侧壁绝缘膜18A和18B的底面的下方，露出硅衬底11的表面，由此形成空隙16A1和16B1，它们就像是沿栅极宽度方向的裂缝。
这里，在各向同性蚀刻中，使用HF的水溶液(例如，HF的浓度为5体积百分比)或者HF蒸汽。这里，只要能够通过各向同性蚀刻选择性地蚀刻第一侧壁绝缘膜16A和16B，就不会限制各向同性蚀刻的条件。在各向同性蚀刻的过程中，也蚀刻栅极14上的第一侧壁绝缘膜16A和16B，由此形成开口16A2和16B2。
优选地，通过各向同性蚀刻形成空隙16A1和16B1，从而通过空隙16A1和16B1露出硅衬底11的大部分表面，在所述大部分表面上形成源极延伸区11EA和漏极延伸区11EB，并且空隙16A1和16B1不会到达栅极绝缘膜13。
例如，在图5A中，每个第一侧壁绝缘膜16A和16B可形成为L形，并且覆盖栅极绝缘膜13和栅极14的侧面。
在各向同性蚀刻中，通过蚀刻时间或者HF的浓度确定第一侧壁绝缘膜16A和16B将被去除的量，并且以不露出栅极绝缘膜13和栅极14的侧面的方式进行各向同性蚀刻。
在各向同性蚀刻中，还去除沟槽111A和111B上的原有氧化膜。
下一步，在图5B所示的步骤中，将其上形成有图5A中的结构的衬底置于低压CVD装置中，其填充有氢气、氮气、或者氩气、氦气或者其它惰性气体，并且保持在5至1330Pa的气压。
然后，在氢气氛中将温度提高到400至550℃之后，将气压保持在5至1330Pa的范围内5分钟，以在氢气氛中执行衬底的烘焙。
然后，在400至550℃的衬底温度下，并且利用在5至1330Pa范围内的氢气、氮气、或者氩气、氦气或者其它惰性气体的分气压，在1至40分钟的时段内提供下列气体，即，具有从1至10Pa范围内的分气压的硅烷(SiH4)气体(作为硅的气相材料)、具有从0.1至10Pa范围内的分气压的氢化锗(GeH4)气体(作为Ge的气相材料)、具有从1×10-5至1×10-3Pa范围内的分气压的乙硼烷(B2H6)气体(作为掺杂气体)、以及具有从1至10Pa范围内的分气压的HCl(氯化氢)气体(作为提高选择性的前体)。由此，在沟槽111A和111B中外延生长p型SiGe混合晶体层19A和19B。
此时，SiGe混合晶体层19A和19B的延伸部19Aa和19Ba形成在第二侧壁绝缘膜18A和18B的底面之下的空隙16A1和16B1中。此外，SiGe混合晶体层19A和19B在与第二侧壁绝缘膜18A和18B的侧面紧密接触的同时向上生长。
下一步，在图5B所示的步骤之后，SiGe混合晶体层19A和19B的表面被转化成硅化物层。特别地，通过使用HF处理图5B中的结构的表面，从而去除表面上原有的氧化膜。然后，例如通过溅射形成镍膜以覆盖图5B中的结构。接着，使用RTP(快速热处理)装置进行热处理(在400至500℃)，以使源极区19A、漏极区19B、以及在栅极14上例如形成具有20nm厚的镍硅化物层(包括氢化锗-硅化物)的SiGe混合晶体层19C发生反应。
然后，未反应的镍膜通过使用氨和过氧化氢的混合物进行湿蚀刻来蚀刻(第一处理)，并且通过使用硫磺酸和过氧化氢的混合物进行湿蚀刻来进一步蚀刻(第二处理)，这样去除未反应的镍膜。在需要时，可以省略一个或者多个湿蚀刻步骤。然后，如果需要，使用RTP装置在400至500℃进行热处理。
这里，代替镍硅化物膜，可以形成Co、Ta、Ti、或者PT硅化物膜。
这样，制造出图3中的p沟道MOS晶体管10。
在本实施例的方法中，因为通过利用p型杂质作为掺杂剂的CVD形成SiGe混合晶体层19A和19B，所以即使不进行热处理，杂质的激活率也几乎为100％。这个比率高于通过离子注入注入的杂质的激活率。因此，SiGe混合晶体层19A和19B具有低电阻，并且延伸部19Aa和19Ba分别与源极延伸区11EA和漏极延伸区11EB接触，从而可大大减少寄生电阻，并且提高了p沟道MOS晶体管10的电流驱动能力。
在形成硅化物膜以通过使用HF进行处理从而去除SiGe混合晶体层19A和19B上的原有氧化膜的步骤中，能够防止SiGe混合晶体层19A和19B的延伸部19Aa和19Ba与第一侧壁绝缘膜16A和16B接触，因此第一侧壁绝缘膜16A和16B不会被腐蚀，并且硅衬底11的表面不会露出。此外，当硅化物层由镍硅化物形成时，相比在Si上镍的硅化物反应，很难在SiGe上发生镍的硅化物反应。由此，能够防止长钉状的硅化物形成在n阱11n中。
在图5B所示的步骤中，代替上述处理，在SiGe混合晶体层19A和19B生长的初始阶段，可将氢化锗(GeH4)气体(作为Ge的气相材料)的分气压设定得相对较低，并且随着SiGe混合晶体层19A和19B的生长，可逐步增加氢化锗(GeH4)气体的分气压。借此，能够防止硅衬底11与SiGe混合晶体层19A和19B之间的界面中的错位，并且有效地形成SiGe混合晶体层19A和19B内部的水平压缩变形。
在图5B所示的步骤之后，在形成硅化物膜的步骤之前，主要包含Si的p型半导体层可被沉积在SiGe混合晶体层19A和19B上。通过使主要包含Si的p型半导体层转化为硅化物，能够防止热阻的恶化或者形态结构(morphogy)的退化，而这在SiGe混合晶体层19A和19B中Ge的浓度很高时的硅化物转化工艺中容易出现。
特别地，在温度等于或者低于SiGe混合晶体层19A和19B的温度下，一起提供具有从1至10Pa范围内的分气压的硅烷(SiH4)气体、具有从1×10-4至1×10-2Pa范围内的分气压的乙硼烷(B2H6)气体、以及具有从1至10Pa范围内的分气压的HCl(氯化氢)气体，并且在SiGe混合晶体层19A和19B上形成小于20nm厚的p型半导体层。
因为考虑到随后的硅化物转化步骤而提供p型半导体层，所以优选地，p型半导体层是能够容易被转化成硅化物的p型硅层，但是p型半导体层可以包含Ge，其浓度低于SiGe混合晶体层19A和19B中Ge的浓度。当p型半导体层包含Ge时，在p型半导体层生长中，可以提供具有从0至0.4Pa分气压的GeHe4气体。
如上所述，在图3中的p沟道MOS晶体管10中，因为在沟道区的侧面上外延生长p型SiGe混合晶体层19A和19B，所以对沟道区施加了单轴压应力。由于彼此相对的SiGe混合晶体层19A的侧面19a和SiGe混合晶体层19B的侧面19b几乎垂直于硅衬底11的主平面，所以能够有效地产生沟道区中的压应力。
此外，因为SiGe混合晶体层19A和19B具有与源极延伸区11EA和漏极延伸区11EB接触的延伸部19Aa和19Ba，所以可以预见延伸部19Aa和19Ba能够减小延伸电阻，并且延伸部19Aa和19Ba对紧接在延伸部19Aa和19Ba下方的硅衬底施加栅极长度方向上的拉应力。为此，期望对沟道区间接施加压应力，这样进一步加强了施加在沟道区上的压应力。结果，能够提高p沟道MOS晶体管10的电流驱动能力。
第二实施例
图6是示出根据本发明第二实施例的半导体器件30的实例的横截面图。
在随后的说明中，相同的附图标记表示与上述实施例中所述的相同的那些元件，并且省略重复的说明。
图6中所示的半导体器件30是p沟道MOS晶体管。除了硅衬底11中沟槽111A和111B的侧面19d是由沿Si(111)平面的小平面形成的之外，p沟道MOS晶体管30基本与第一实施例的p沟道MOS晶体管10相同。
在p沟道MOS晶体管30中，硅衬底11中的每个沟槽111A和111B均包括与硅衬底11的主平面几乎平行的底面19c以及侧面19d，该侧面19d由沿相对于底面19c成56°角的Si(111)平面的小平面形成。
P型SiGe混合晶体层19A和19B在沟槽111A和111B中外延生长，以分别填充沟槽111A和111B。
与第一实施例相同，SiGe混合晶体层19A和19B具有延伸部19Aa和19Ba，其覆盖硅衬底11中形成源极延伸区11EA和漏极延伸区11EB的部分的表面。SiGe混合晶体层19A和19B沿第二侧壁绝缘膜18A和18B的外表面向上生长。
P沟道MOS晶体管30具有与第一实施例中的p沟道MOS晶体管10相同的效能；另外，在p沟道MOS晶体管30中，因为沿Si(111)平面的小平面沿着源极区11S和漏极区11D中的杂质浓度分布形成，并且在干扰杂质浓度分布的同时，源极延伸区11EA和漏极延伸区11EB、SiGe混合晶体层19A和19B在沟道区附近形成。因此，能够更有效地产生沟道区中的压应力。
下面，将参照图7A和图7B说明制造图6中半导体器件30的方法。
图7A和图7B是示出图6中半导体器件30的一些部分的横截面图，用于示出制造根据本发明第二实施例的半导体器件30的方法。
在图7A所示的步骤中，进行第一实施例中图4A至图4C和图5A中所示的工艺。
在至此制造的结构中，每个沟槽111A和111B均包括底面19c和与底面19c几乎垂直的侧面19b；空隙16A1和16B1形成在第二侧壁绝缘膜18A和18B的底面的下方以及硅衬底11的表面上；并且开口16A2和16B2形成在栅极14的上部旁边。
此外，在图7A所示的步骤中，垂直侧面19b被蚀刻以在相对硅衬底11的主平面成56°角的Si(111)平面中形成小平面。在该蚀刻工艺中，使用有机碱蚀刻剂(例如，四甲基氢氧化铵，如TMAH、胆碱)或者氢氧化铵进行湿蚀刻。可选地，通过在800℃的氢和HCl气氛中的热处理来进行蚀刻工艺。
这样形成所述小平面，即，使得侧面19d的上端未到达栅极绝缘膜13。为此，将侧面19d形成为从沟槽111A和111B的底面19c与垂直侧面19b的相交线19e起以相对于底面19c成56°角向上倾斜地延伸。因此，在图4C中的步骤中，适当地选择形成垂直侧面19b的位置。
侧面19d处于被源极区11S和漏极区11D、以及源极延伸区11EA和漏极延伸区11EB所包围的位置，以使侧面19d不会穿透n阱11n。
下一步，在图7B所示的步骤中，以与图5B中所示的方式相同的方式形成SiGe混合晶体层19A和19B。然后，如上书进行硅化物转化步骤。借此，制造出图6中的p沟道MOS晶体管30。
在本实施例的方法中，SiGe混合晶体层19A和19B填充沟槽111A和111B；形成延伸部19Aa和19Ba；并且向上生长的SiGe混合晶体层19A和19B与第二侧壁绝缘膜18A和18B的外表面紧密接触。因此，能够防止在硅化物转化步骤中的HF处理期间露出硅衬底11的表面，并且能够防止在硅化物转化步骤中长钉状的硅化物形成在n阱11n中。此外，当通过使用镍形成硅化物层时，相比在Si上镍的硅化物反应，很难在SiGe上发生镍的硅化物反应，因此，能够有效地防止在n阱11n中形成长钉状的硅化物。
第三实施例
图8是示出根据本发明第三实施例的半导体器件40的实例的横截面图。
在随后的说明中，相同的附图标记表示与上述实施例中所述的相同的那些元件，并且省略重复的说明。
图8中所示的半导体器件40是p沟道MOS晶体管。除了硅衬底11中沟槽111A和111B的侧面19d和侧面19f是由沿不同取向的Si(111)平面的小平面形成的之外，p沟道MOS晶体管40基本与第一实施例的p沟道MOS晶体管10相同。
在p沟道MOS晶体管40中，硅衬底11中的每个沟槽111A和111B均包括底面19c、侧面19d以及侧面19f，其中底面19c与硅衬底11的主平面几乎平行；侧面19d由相对于底面19c成56°角的Si(111)平面中的小平面形成，并且向内延伸；而侧面19f由相对于底面19c成124°角的Si(111)平面中的小平面形成。侧面19f从硅衬底11的表面，即硅衬底11与栅极绝缘膜13之间的界面起向内延伸。
侧面19d与侧面19f相交，由此形成朝向内的楔形。
P型SiGe混合晶体层19A和19B在沟槽111A和111B中外延生长，以分别填充沟槽111A和111B。与第一实施例相同，SiGe混合晶体层19A和19B具有延伸部19Aa和19Ba，其覆盖硅衬底11中形成源极延伸区11EA和漏极延伸区11EB的部分的表面。SiGe混合晶体层19A和19B与第二侧壁绝缘膜18A和18B的底面接触，并且沿第二侧壁绝缘膜18A和18B的外表面向上生长。
在SiGe混合晶体层19A和19B中，楔的前端19g，即侧面19d与侧面19f的相交线，形成在相对于第二侧壁绝缘膜18A或18B的外表面的内部位置，并且SiGe混合晶体层19A和19B在紧接在栅极14下方的沟道区附近。但是，楔的前端19g被形成为不从源极区11S和漏极区11D穿透进入n阱11n的内部，这样SiGe混合晶体层19A与19B之间间距小于前述实施例中的间距。
P沟道MOS晶体管40具有与第一实施例中的p沟道MOS晶体管10相同的效能；另外，在p沟道MOS晶体管40中，相比p沟道MOS晶体管10和30，能够在沟道区中产生更强的压应力。因此，能够进一步增大空穴迁移率，并且提高p沟道MOS晶体管40的电流驱动能力。
下面，将参照图9A至图9C说明制造图8中半导体器件40的方法。
图9A至图9C是示出图8中半导体器件40的一些部分的横截面图，用于示出制造根据本发明第三实施例的半导体器件40的方法。
在图9A所示的步骤中，进行第一实施例中图4A至图4C中所示的工艺。
在至此制造的结构中，在第二侧壁绝缘膜18A和18B外部的器件区中，每个沟槽111A和111B均包括底面19c和与底面19c几乎垂直的侧面19b。在此阶段，限定沟槽111A和111B的侧面19b与底面19c之间的相交线，并且限定第一侧壁绝缘膜16A和16B的端部19h的位置。因为这些位置限定在下一步骤中形成的两个不同Si(111)平面中的小平面的起始位置，所以这样形成侧面19b和侧面19c，使得在下一步骤中能够形成期望的侧面。
应当注意，不需使侧面19b与底面19c垂直，因此，可以灵活限定Si(111)平面中小平面的起始位置。
此外，在图9A所示的步骤中，蚀刻垂直侧面19b，以形成由两个小平面形成的侧面19d和侧面19f。与图7A中的步骤相同，在该蚀刻工艺中，使用有机碱蚀刻剂(例如，四甲基氢氧化铵，如TMAH、胆碱)或者氢氧化铵进行湿蚀刻。可选地，通过在800℃下的氢和HCl气氛中的热处理来进行蚀刻工艺。
结果，侧面19d和侧面19f均由Si(111)平面中的小平面形成，但是侧面19d由相对于硅衬底11的主平面成56°角的Si(111)平面中的小平面形成，而侧面19f由相对于硅衬底11的主平面成124°角的Si(111)平面中的小平面形成。
由于侧面19d是由Si(111)平面中的小平面形成的，所以一旦限定了底面19c与垂直侧面19b(参见图4C)的相交线19e的位置，就能够控制侧面19d的形成。另一方面，由于侧面19f也是由Si(111)平面中的小平面形成的，所以一旦限定了第一侧壁绝缘膜16A和16B的端部19h的位置，就能够控制侧面19f的形成。
因此，由于能够控制楔的前端19g即侧面19d与侧面19f的相交线的形成，所以能够防止楔的前端19g从源极区11S和漏极区11D穿透进入n阱11n的内部，并且防止干扰杂质分布。
下一步，在图9B所示的步骤中，以与图5B中所示的方式相同的方式，通过各向同性蚀刻去除第一侧壁绝缘膜16A和16B的某些部分。
下一步，在图9C所示的步骤中，以与图5B中所示的方式相同的方式形成SiGe混合晶体层19A和19B。SiGe混合晶体层19A和19B分别填充沟槽111A和111B，并且同时，以与第一实施例中的方式相同的方式，接近填满第二侧壁绝缘膜18A和18B的底面与硅衬底11的表面之间的空隙16A1和16B1，并且沿第二侧壁绝缘膜18A和18B的外表面生长。
然后，以与上述方式相同的方式形成硅化物层20A至20C。借此，制造出图8中的p沟道MOS晶体管40。
在本实施例的方法中，因为形成包括底面19c和垂直侧面19b的沟槽111A和111B以限定蚀刻的起始位置，并且进行蚀刻从而选择性地露出Si(111)平面，由此能够控制朝向内的突出楔的侧面的形成。因此，能够在增大压应力的同时，防止短沟道效应；由此能够增大沟道区中的空穴迁移率，并且提高p沟道MOS晶体管40的电流驱动能力。
第四实施例
图10是示出根据本发明第四实施例的半导体器件50的实例的横截面图。
在随后的说明中，相同的附图标记表示与上述实施例中所述的相同的那些元件，并且省略重复的说明。
图10中所示的半导体器件50是p沟道MOS晶体管。除了元件分隔区的结构不同之外，p沟道MOS晶体管50基本与第一实施例的p沟道MOS晶体管10相同。
在p沟道MOS晶体管50中，元件分隔区52包括在元件分隔凹槽112的表面上形成的抗HF膜52C、覆盖抗HF膜52C并且填充元件分割凹槽112的CVD氧化膜52B、以及覆盖CVD氧化膜52B的抗HF膜55。
抗HF膜52C和55可以是SiN膜、SiOCN膜、或者SiCN膜。特别地，优选使用SiOCN膜或者SiCN膜，因为它们在抗HF性上更强。
在元件分隔区52中，因为抗HF膜52C和55覆盖整个CVD氧化膜52B(该CVD氧化膜52B用于去除原有氧化膜)，所以可防止在为了去除硅衬底11上的原有氧化膜而反复执行的HF处理时导致的元件分隔区的削减(subduction)。
在如上述实施例中制造半导体器件的方法中，通过HF处理蚀刻第一侧壁绝缘膜16A和16B的某些部分，并且在该工艺中，可能过度进行HF处理。在本实施例中，即使过度进行了HF处理，在p沟道MOS晶体管50中也可防止元件分隔区52的腐蚀。因此，能够防止源极或者漏极的硅化物层到达硅衬底11中的n阱11n，并且防止结漏。
下面，将参照图11A至图11C、图12A至图12C、以及图13说明制造图10中半导体器件50的方法。
图11A至图11C是示出图10中半导体器件50的一部分的横截面图，用于示出制造根据本发明第四实施例的半导体器件50的方法。
这里，假定抗HF膜52C和55是SiOCN膜或者SiCN膜。
在图11A所示的步骤中，在硅衬底11上，形成10nm厚的牺牲氧化膜53，然后，通过在775℃的衬底温度下的热CVD，在牺牲氧化膜53上形成105nm厚的SiN膜。
将SiN膜54图案化。利用获得的SiN图案54作为掩模，在硅衬底11中形成元件分割凹槽112，以将器件区11A划界。
下一步，在图11B所示的步骤中，在元件分隔凹槽112的侧面和底面上形成3nm厚的热氧化膜52A。
然后，作为抗HF膜52C，通过利用BTBAS(二叔丁基氨基硅烷)作为原材料的LPCVD(低压CVD)，形成20nm厚的SiOCN膜或者SiCN膜，以覆盖位于元件分隔凹槽112的侧面和底面上的热氧化膜52A。
二叔丁基氨基硅烷的化学式如下。
SiH2[NH(C4H9)]2
Figure A20051010886000261
在LPCVD中，发生由下述化学反应式所表示的反应。
或者
并且形成由SiOxCyNz表示的SiOCN膜。如此获得的SiOCN膜包含浓度超过掺杂剂浓度的C。举例说来，按照如此获得的SiOCN膜的分析结果，发现所获得的SiOCN膜中Si、O、N和C的比率为2∶2∶2∶1。
如果使用氨取代上述反应中的O2或N2O，则发生下列反应：
并且形成由SiCxNy表示的SiCN膜。
此外，在图11B所示的步骤中，通过高密度等离子体CVD，在抗HF膜52C上沉积CVD氧化膜52B，以填充元件分隔凹槽112。然后，通过CMP(化学机械抛光)抛光并去除SiN图案54上沉积的CVD氧化膜52B，由此，CVD氧化膜52B的高度与SiN图案54的高度相等。
下一步，在图11C所示的步骤中，对CVD氧化膜52B进行HF处理，也就是，通过使用HF的湿蚀刻而蚀刻CVD氧化膜52B，结果，CVD氧化膜52B降低了80nm至120nm。
图12A至图12C是接着图11C示出图10中半导体器件50的一些部分的横截面图，用于示出制造本发明本实施例的半导体器件50的方法。
下一步，在图12A所示的步骤中，在图11C所示的结构上，通过利用BTBAS(二叔丁基氨基硅烷)作为原材料的LPCVD沉积作为抗HF膜55的SiOCN膜或者SiCN膜。
将抗HF膜55沉积到其与硅衬底11的表面等高的厚度。
下一步，在图12B所示的步骤中，通过高密度等离子体CVD，在图12A所示的结构上沉积二氧化硅膜。然后，通过CMP抛光并去除二氧化硅膜，由此，在对应于元件分隔凹槽112的抗HF膜55上形成二氧化硅膜图案56。
下一步，在图12C所示的步骤中，利用二氧化硅膜图案56作为掩模，通过热磷酸盐处理溶解并去除抗HF膜55和抗HF膜55下方的SiN图案54。然后，通过使用HF的湿蚀刻，去除二氧化硅膜图案56。这里，因为SiOCN膜或者SiCN膜在热磷酸盐中可溶解，并且其具有与SiN相似或者比SiN稍慢的蚀刻速度，因此，在热磷酸盐处理中，即使去除SiN图案，在此之前，也不会在元件分隔凹槽112中去除抗HF膜52C和55，这样一点也不会露出CVD氧化膜52B。此外，在热磷酸盐处理之后，可以突出一部分抗HF膜55，以形成凸起55a。在这种情况下，可以通过CMP使抗HF膜55变平坦。借此，形成元件分隔区52，其中CVD氧化膜52B整体上被抗HF膜52C和55覆盖。
图13是接着图12C示出半导体器件50的一部分的横截面图，用于示出制造本发明本实施例的半导体器件50的方法。
在图13所示的步骤中，在图12C中的器件区11A中，进行第一实施例中图4A至图4C以及图5A中所示的工艺。也就是，将n型杂质注入器件区11A中(图4A)形成栅极绝缘膜13、栅极14、源极延伸区11EA、漏极延伸区11EB、第一侧壁绝缘膜16A和16B、第二侧壁绝缘膜18A和18B(图4B)在器件区11A中形成沟槽111A和111B(图4C)以及通过各向同性蚀刻去除第一侧壁绝缘膜16A和16B的由二氧化硅膜形成的某些部分，并且通过露出硅衬底11在第二侧壁绝缘膜18A和18B的底面下方的表面形成空隙16A1和16B1。
在图13中的步骤之后，形成如图5B所示的硅化物层。
借此，制造出图10中的p沟道MOS晶体管50。
在本实施例的方法中，在图13所示的步骤中，由于去除了第一侧壁绝缘膜16A和16B的某些部分，所以即使过度进行了HF处理，由于整个元件分隔区52被抗HF膜52C和55覆盖，也可防止被HF溶解。因此，可防止元件分隔区52的腐蚀，并且能够防止结漏。
第五实施例
图14是示出根据本发明第五实施例的半导体器件60的实例的横截面图。
图14中所示的作为p沟道MOS晶体管的半导体器件60，除了用图13中的元件分隔区52替换元件分隔区12之外，基本与第二实施例的图6中的p沟道MOS晶体管30相同。因此，p沟道MOS晶体管60具有与第四实施例的图10中的p沟道MOS晶体管50相同的效能。
第六实施例
图15是示出根据本发明第六实施例的半导体器件65的实例的横截面图。
图15中所示的作为p沟道MOS晶体管的半导体器件65，除了用图13中的元件分隔区52替换元件分隔区12之外，基本与第三实施例的图8中的p沟道MOS晶体管40相同。因此，p沟道MOS晶体管65具有与第四实施例的图10中的p沟道MOS晶体管50相同的效能。
第七实施例
图16是示出根据本发明第七实施例的半导体器件70的实例的横截面图。
在随后的说明中，相同的附图标记指定与上述实施例中所述的那些相同的元件，并且省略重复的说明。
图16中所示的半导体器件70是n沟道MOS晶体管。在n沟道MOS晶体管中，替代第二实施例的图3中p沟道MOS晶体管30中的SiGe混合晶体层19A和19B，采用SiC混合晶体层71A和71B来产生沟道区中的拉应力。
另外，引入到n沟道MOS晶体管70中的杂质具有的导电性与引入到图3中的p沟道MOS晶体管10中的杂质的导电性相反，即，SiC混合晶体层71A和71B包含n型杂质。此外，在n沟道MOS晶体管70中，将p型杂质注入器件区11A、袋区11pc、以及Si阱区，而将n型杂质注入源极延伸区11EA和漏极延伸区11EB、源极区11Sn和漏极区11Dn。除了上述几点外，n沟道MOS晶体管70与第二实施例的图3中的p沟道MOS晶体管30基本相同。
在硅衬底11中，在第二侧壁绝缘膜18A和18B的外部分别形成沟槽111A和111B。包含n型杂质的SiC混合晶体层71A和71B在沟槽111A和111B中外延生长，以分别填充沟槽111A和111B。在硅衬底11上外延生长的SiC混合晶体层71A和71B具有的晶格常数小于硅衬底11，如上述参照图1所述的，产生与箭头“a”、“b”、“c”、“d”相反的应力。结果，对硅衬底11中紧接在栅极14下方的沟道区施加单轴拉应力。由于该拉应力，在沟道区中的电子迁移率增大，并且提高了n沟道MOS晶体管70的电流驱动能力。
与图3中SiGe混合晶体层19A和19B相同，SiC混合晶体层71A和71B具有延伸部71Aa和71Ba，其形成在第二侧壁绝缘膜18A和18B的底面下方的、第一侧壁绝缘膜16A和16B的各侧上，并且覆盖硅衬底11的表面。延伸部71Aa和71Ba分别与源极延伸区11EA和漏极延伸区11EB接触。如下述，因为SiC混合晶体层71A和71B是包含高活性的n型杂质的低电阻CVD膜，因此延伸部71Aa和71Ba的存在能够极大地减小寄生电阻。结果，不会出现短沟道效应，并且提高了n沟道MOS晶体管70的电流驱动能力。
此外，期望延伸部71Aa和71Ba引致紧接在延伸部71Aa和71Ba下方的硅衬底11中栅极长度方向上的压应力。在这种情况下，因为侧面19b由SiC混合晶体层71A和71B固定，所以确信SiC混合晶体层71A和71B的延伸部71Aa和71Ba导致了源极延伸区11EA和漏极延伸区11EB中的压缩变形，并且这种压缩变形产生沟道区中硅晶体中的相对拉应力。结果，在图16所示的n沟道MOS晶体管70中，由于与源极延伸区11EA和漏极延伸区11EB接触的延伸部71Aa和71Ba，所以能够进一步增大电子迁移率。
由于SiC混合晶体层71A和71B的良好结晶性质，优选地，C的原子浓度在SiC混合晶体层71A和71B中为0.1原子百分比至2.0原子百分比。例如，SiC混合晶体层71A和71B中的n型杂质是P(磷)或者As(砷)，并且n型杂质的浓度为从1×1019cm-3到1×1020cm-3。
例如，通过使用低压CVD装置能够形成SiC混合晶体层71A和71B。其方法如下。
进行第一实施例中图4A至图4C以及图5A中所示的工艺。将其上形成有沟槽111A和111B的衬底置于低压CVD装置中，其填充有氢气、氮气、氩气、氦气或者其它惰性气体，并且保持在5至1330Pa的气压。
然后，在氢气氛中将温度提高到400至550℃之后，将气压保持在5至1330Pa的范围内5分钟，以在氢气氛中执行衬底的烘焙。
然后，在400至550℃的衬底温度下，并且利用在5至1330Pa范围内的氢气、氮气、氩气、氦气或者其它惰性气体的分气压，在1至40分钟的时段内提供下列气体，即，具有从1至10Pa范围内的分气压的硅烷(SiH4)气体(作为硅的气相材料)、具有从0.01至1Pa范围内的分气压的一甲硅烷(SiH3CH3)气体(作为C的气相材料)、具有从1×10-5至1×10-2Pa范围内的分气压的磷化氢(PH3)气体(作为掺杂气体)、以及具有从1至10Pa范围内的分气压的HCl(氯化氢)气体(作为提高选择性的前体)。
由此，在沟槽111A和111B中外延生长n型SiC混合晶体层71A和71B。借此，SiC混合晶体层71A和71B也在第二侧壁绝缘膜18A和18B的底面下方的空隙中生长，并且形成SiC混合晶体层71A和71B的延伸部71Aa和71Ba。此外，SiC混合晶体层71A和71B在与第二侧壁绝缘膜18A和18B的侧面紧密接触的同时向上生长。
在本实施例的n沟道MOS晶体管70中，硅衬底11中沟槽111A和111B(这些沟槽填充有SiC混合晶体层71A和71B)的侧面的形状与上述p沟道MOS晶体管的形状相同。
第八实施例
图17是示出根据本发明第八实施例的半导体器件的实例的横截面图。
在本实施例中，相同的附图标记指定与上述实施例中所述的那些相同的元件，并且省略重复的说明。
图17中所示的半导体器件75是n沟道MOS晶体管。在n沟道MOS晶体管75中，SiC混合晶体层71A和71B的侧面19d与第二实施例中图6中的那些相同。
在n沟道MOS晶体管75中，除了应力与第二实施例中的应力相反之外，能够获得相同的效果，并且进一步提高了n沟道MOS晶体管75的电流驱动能力。
第九实施例
图18是示出根据本发明第九实施例的半导体器件的实例的横截面图。
在本实施例中，相同的附图标记指定与上述实施例中所述的那些相同的元件，并且省略重复的说明。
图18中所示的半导体器件80是n沟道MOS晶体管。在n沟道MOS晶体管80中，SiC混合晶体层71A和71B的侧面19d、19f与第三实施例中图8中的那些相同。
在n沟道MOS晶体管80中，除了应力与第三实施例中的应力相反之外，能够获得相同的效果，并且进一步提高了n沟道MOS晶体管80的电流驱动能力。
第十实施例
图19是示出根据本发明第十实施例的半导体器件的实例的横截面图。
在本实施例中，相同的附图标记指定与上述实施例中所述的那些相同的元件，并且省略重复的说明。
图19中所示的半导体器件85是n沟道MOS晶体管，其是通过将图10中所示的元件分隔区52并入第七实施例的n沟道MOS晶体管而获得的。
在n沟道MOS晶体管85的元件分隔区52中，因为抗HF膜52C和55覆盖了用于去除原有氧化膜的整个CVD氧化膜52B，所以可防止在为去除一部分第一侧壁绝缘膜16A和16B或者为去除硅衬底11上的原有氧化膜而执行的HF处理时导致的元件分隔区52的腐蚀。结果，能够防止源极或者漏极的硅化物层到达硅衬底11中的n阱11n，并且防止结漏。
第十一实施例
图20是示出根据本发明第十一实施例的半导体器件的实例的横截面图。
在本实施例中，相同的附图标记指定与上述实施例中所述的那些相同的元件，并且省略重复的说明。
图20中所示的半导体器件90是n沟道MOS晶体管，其是通过将图10中所示的元件分隔区52并入第八实施例的n沟道MOS晶体管而获得的。
n沟道MOS晶体管90具有与n沟道MOS晶体管85相同的效能。
第十二实施例
图21是示出根据本发明第十二实施例的半导体器件的实例的横截面图。
图21中所示的半导体器件95是n沟道MOS晶体管，其是通过将图10中所示的元件分隔区52并入第九实施例的n沟道MOS晶体管而获得的。
n沟道MOS晶体管95具有与n沟道MOS晶体管85相同的效能。
为了举例说明的目的，上述参照选择的具体实施例对本发明进行了说明，但是很明显本发明并不限于这些实施例，本领域技术人员在不脱离本发明的基本概念和范围的条件下，可以进行大量改型。

Claims (19)

1、一种半导体器件，包括：
硅衬底，其具有沟道区；
栅极，其对应于该沟道区形成在该硅衬底上，在该硅衬底与该栅极之间具有栅极绝缘膜；
第一侧壁绝缘膜，其形成在该栅极的侧壁上；
第二侧壁绝缘膜，其形成在该第一侧壁绝缘膜的侧面上；
源极延伸区和漏极延伸区，其由具有预定导电性的扩散区形成，所述扩散区形成在该栅极两侧上的硅衬底中，以将该沟道区夹在其中；
源极区和漏极区，其由所述具有预定导电性的扩散区形成，所述扩散区形成在该第二侧壁绝缘膜外部的硅衬底中，并且分别与该源极延伸区和该漏极延伸区接触；以及
半导体混合晶体层，其形成在该第二侧壁绝缘膜外部的硅衬底中，并且在该硅衬底上外延生长；
其中
在该预定导电性是p型时，该半导体混合晶体层由SiGe混合晶体形成，或者在该预定导电性是n型时，该半导体混合晶体层由SiC混合晶体形成，
该半导体混合晶体层包含具有该预定导电性的杂质，
该半导体混合晶体层生长到与该硅衬底和该栅极绝缘膜之间的界面不同的高度，以及
该半导体混合晶体层具有延伸部，其位于该第二侧壁绝缘膜的底面与该硅衬底的表面之间，所述延伸部与该源极延伸区和该漏极延伸区的其中之一的一部分接触。
2、根据权利要求1的半导体器件，其中
该硅衬底具有作为主平面的(100)平面；以及
该栅极在该硅衬底上以近似<110>方向或者近似<100>方向延伸。
3、根据权利要求1的半导体器件，其中该半导体混合晶体层被形成为与该第二侧壁绝缘膜的外表面接触。
4、根据权利要求1的半导体器件，其中该半导体混合晶体层的侧面包括相对于该硅衬底的主平面成预定角的小平面。
5、根据权利要求4的半导体器件，其中所述小平面包括在与该硅衬底的主平面垂直的方向上延伸的小平面。
6、根据权利要求4的半导体器件，其中所述小平面被形成为使两个半导体混合晶体层的侧面之间的距离在预定方向上减小。
7、根据权利要求4的半导体器件，其中
所述小平面包括上小平面和下小平面，
所述下小平面被形成为使两个半导体混合晶体层的侧面之间的距离在预定方向上减小；以及
所述上小平面被形成为使两个半导体混合晶体层的侧面之间的距离在预定方向上增大。
8、根据权利要求4的半导体器件，其中所述小平面是由平坦的平面形成。
9、根据权利要求8的半导体器件，其中所述小平面是由晶面形成。
10、根据权利要求1的半导体器件，其中该第一侧壁绝缘膜和该第二侧壁绝缘膜由具有不同蚀刻选择性的绝缘材料形成。
11、根据权利要求1的半导体器件，还包括：
元件分隔区，其形成在该硅衬底上用于将元件区划界；
其中该元件分隔区包含覆盖整个元件分隔区的抗氢氟酸膜。
12、根据权利要求1的半导体器件，其中
该半导体器件是p沟道晶体管，其中该预定导电性是p型，并且该半导体混合晶体层由包含p型杂质的SiGe混合晶体层形成，以及
该SiGe混合晶体层中Ge的浓度低于40原子百分比。
13、根据权利要求12的半导体器件，其中
该SiGe混合晶体层包含B杂质，以及
该SiGe混合晶体层中B的浓度是从1×1019cm-3至1×1021cm-3的范围。
14、一种制造半导体器件的方法，该半导体器件包括在沟道区两侧上的用于在该沟道区中产生应力的半导体混合晶体层，该方法包括下列步骤：
在该硅衬底上形成栅极绝缘膜；
对应于该沟道区在该硅衬底上形成栅极，在该硅衬底与该栅极之间具有该栅极绝缘膜；
在该栅极的各侧上的硅衬底中形成第一扩散区，并且其具有预定导电性；
在该栅极绝缘膜和该栅极的侧壁上形成第一侧壁绝缘膜，该第一侧壁绝缘膜的一部分在该硅衬底上延伸；
在该第一侧壁绝缘膜的侧面上形成第二侧壁绝缘膜；
在该第二侧壁绝缘膜外部的硅衬底中形成第二扩散区，并且其具有预定导电性，所述第二扩散区形成源极区和漏极区；
通过蚀刻在对应于该源极区和该漏极区的硅衬底中形成沟槽，以使所述沟槽的侧面和底面被该第二扩散区连续覆盖，所述沟槽具有由小平面限定的侧面；
去除该第一侧壁绝缘膜的一部分；
通过外延生长来生长该半导体混合晶体层，以填充所述沟槽，所述半导体混合晶体层生长到与该硅衬底和该栅极绝缘膜之间的界面不同的高度，
其中
在所述去除步骤中，该第二侧壁绝缘膜的底面与该硅衬底的表面之间的一部分第一侧壁绝缘膜被去除，以形成空隙，以及
在所述生长半导体混合晶体层的步骤中，所述半导体混合晶体层填充该空隙。
15、根据权利要求14的方法，其中
该第一侧壁绝缘膜和该第二侧壁绝缘膜由具有不同蚀刻选择性的绝缘材料形成，以及
在所述去除步骤中，使用使得该第一侧壁绝缘膜中的蚀刻速度能够大于该第二侧壁绝缘膜中的蚀刻速度的蚀刻溶液。
16、根据权利要求14的方法，其中在所述形成沟槽的步骤中，通过干蚀刻形成所述小平面，以使所述沟槽的侧面与该硅衬底的主平面垂直。
17、根据权利要求14的方法，其中在所述形成沟槽的步骤中，具有与该硅衬底的主平面垂直的小平面的侧面被蚀刻，以形成沿不同Si(111)平面的多个小平面。
18、根据权利要求14的方法，其中在所述去除步骤和所述生长步骤之间，具有与该硅衬底的主平面垂直的小平面的侧面被蚀刻，以形成沿Si(111)平面的小平面。
19、根据权利要求14的方法，其中所述生长步骤是通过利用具有该预定导电性的掺杂气体的低压化学气相沉积而进行的，其中将所述掺杂气体添加到Si气体原材料以及Ge或C气体原材料中。
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