KR100416628B1 - 게이트 스페이서를 포함하는 반도체 소자 제조 방법 - Google Patents
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Abstract
게이트 스페이서(gate spacer)를 포함하는 반도체 소자 제조 방법을 제공한다. 본 발명의 일 관점에 의한 제조 방법은, 반도체 기판에 활성 영역을 구획 짓는 소자 분리층을 형성하고, 게이트를 형성한다. 게이트를 덮고 소자 분리층을 덮도록 연장되는 제1스페이서층을 제1절연 물질로 형성하고, 제2스페이서층을 제2절연 물질로 형성한다. 제2스페이서층의 일부를 제거하여 게이트 측벽 상에 잔류하는 제2스페이서를 형성한다. 제2스페이서를 마스크(mask)로 제1스페이서층의 노출되는 부분을 부분 식각하여 두께를 줄여, 제2스페이서에 의해 보호된 제1스페이서층 부분으로 제1스페이서를 형성하고 두께가 감소된 제1스페이서층 부분을 잔류시켜 소자 분리층을 보호하는 보호층을 형성한다. 제2스페이서를 선택적으로 제거한다. 잔류된 보호층을 제거하여 제1스페이서로 이루어지는 게이트 스페이서를 형성한다.
Description
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 게이트(gate)의 측벽에 스페이서(spacer)를 형성하는 방법을 포함하는 반도체 소자 제조 방법에 관한 것이다.
CMOS FET(Complementary Metal Oxide Semiconductor Field Effect Transistor)의 게이트 주위에 도입되는 스페이서는, 통상적으로, 자기 정렬되는 드레인 및 소오스 이온 주입(self aligned drain and source implantation)에서 이온 주입 마스크(mask)로 이용되기 위해서 형성된다. 또한, 이러한 스페이서는 또한 실리사이드(silicide) 과정을 통해서 드레인 및 소오스 전극이 형성될 때, 드레인 및 소오스 전극과 게이트 전극 간을 격리시키기 위해서 도입된다.
최근에 이러한 게이트 스페이서의 작용에 대한 신뢰성을 높이고 또한 스페이서의 형성에 수반되는 하부 기판 등에 대한 결함의 발생 등을 억제하기 위해서, 다중층으로 스페이서를 형성하고 이 중 일부 층을 제거하여 결과적으로 "L" 형태로 게이트 측벽에 형성되는 스페이서가 제시되고 있다. 이러한 스페이서 제조 방법에 대한 일 예는 라마스와미(Shrinath Ramaswami) 등에 의한 미합중국 특허 제5,783,475호(1998년 7월 21일 등록)에 제시되고 있다.
또한, 이러한 스페이서 제조 방법은 자기 정렬되는 이온 주입에 의해서 LDD(Lighly Doped Drain) 형태의 드레인 및 소오스 영역을 형성할 때, LDD 구조의 도핑 불순물 농도 분포의 신뢰성을 높이기 위해서 채용되고 있다. 이러한 일 례는 첸(Teh-Yi James Chen) 등에 의한 미합중국 특허 제5,766,991호(1998년 6월 16일 등록)에 제시되고 있다.
그런데, 이러한 "L"자 형태를 FET와 같은 실제 트랜지스터 소자 제조에 적용할 경우, 스페이서를 위해 도입되는 다중층의 일부를 제거하는 과정에서 소자 분리층이 리세스(recess)되는 현상이 불가피하게 수반될 수 있다.
도 1 및 도 2는 종래의 스페이서 형성 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1을 참조하면, 반도체 기판(100)에 소자 분리층(45)을 형성한다. 소자 분리층(45)은 알려진 얕은 트렌치 소자 분리(STI:Shallow Trench Isolation)에 따라 형성될 수 있다. 이러한 소자 분리층(45)과 반도체 기판(10)의 계면에는 버퍼층(buffer layer:41)이 도입될 수 있다. 소자 분리층(45)에 의해서 설정된 반도체 기판(10)의 활성 영역(11) 상에 게이트 유전층(21)이 형성되고, 게이트 유전층(21) 상에 게이트(25)가 형성된다.
게이트(25)의 측면에는 실리콘 질화물로 이루어지는 제1스페이서(50)가 "L"자 형태로 도입되고, 제1스페이서(50) 상에는 실리콘 산화물의 제2스페이서(60)가 후속에 제거될 스페이서로 도입된다. 게이트(25)와 제1스페이서(50)의 사이에는 실리콘 산화물의 절연층(30)이 도입될 수 있다.
도 2를 참조하면, 이러한 제2스페이서(60)는 드레인 및 소오스 영역(도시되지 않음)을 위한 이온 주입 공정에서 이온 주입 마스크로 이용된 후 제거되게 된다. 그런데, 제2스페이서(60)의 제거 식각 과정에서 소자 분리층(45)이 함께 식각되어 함께 식각되는 현상이 발생할 수 있다. 제2스페이서(60)를 제거하는 공정은 종래의 경우 습식 식각으로 수행되는 데, 이러한 습식 과정에서 이러한 습식 식각에 이용되는 에천트(etchant)가 STI 형태의 소자 분리층(45)의 표면에도 도입되게 된다. 제2스페이서(60)는 실리콘 산화물로 도입되며 STI 형태의 소자 분리층(45) 또한 실리콘 산화물로 도입되므로, 상기한 식각에 의해서 소자 분리층(45)이 원하지 않게 식각되게 된다. 이러한 원하지 않는 소자 분리층(45)의 식각에 의해 소자 분리층(45)이 리세스된다.
소자 분리층(45)이 리세스되면, 드레인 및 소오스 전극(도시되지 않음)을 위한 실리사이드(silicide) 공정에서 게이트(25)가 소자 분리층(45)으로 연장되는 경계 부분에 드레인 및 소오스 전극을 위한 실리사이드층이 게이트(25) 아래의 채널 영역으로 침투하는 현상이 발생할 수 있다. 이와 같이 드레인 및 소오스 전극을 위한 실리사이드층이 원하지 않게 게이트(25) 아래의 채널 영역 방향으로 확장되게 형성되면, 트랜지스터의 동작 시에 누설 전류(leakage current)를 유발시키는 요인으로 작용할 수 있다. 이때, 누설 전류의 주된 경로는 게이트(25) 아래의 채널 영역과 소자 분리층(25)과의 경계를 따라 형성되게 된다.
따라서, 이와 같은 제거될 스페이서(disposable spacer:도 1의 제2스페이서(60))를 도입하여 "L"자 형태의 보다 얇은 스페이서(도 1의 제1스페이서(50))를 도입하고자 할 때, 상기한 바와 같은 STI 형태의 소자 분리층(45)이 원하지 않게 리세스되는 현상이 발생하는 것을 방지하는 것이 점차 중요 시 되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 제거될 스페이서(disposable spacer)를 이용하여 보다 얇은 두께의 스페이서를 게이트의 측벽에 도입할 때, 제거될 스페이서를 제거하기 위해 도입되는 식각 공정에 의해서 원하지 않는 소자 분리층이 리세스되는 현상을 방지할 수 있는 스페이서 형성 방법을 포함하는 반도체소자 제조 방법을 제공하는 데 있다.
도 1 및 도 2는 종래의 게이트 스페이서를 제조하는 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 내지 도 9는 본 발명의 실시예에 의한 게이트 스페이서를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
<도면의 주요 부호에 대한 간략한 설명>
100: 반도체 기판, 250: 게이트,
300: 절연층, 450: 소자 분리층,
500: 제1스페이서층, 510: 보호층,
600: 제2스페이서층,
상기의 기술적 과제들을 달성하기 위한 본 발명의 일 관점은, 게이트 스페이서를 포함하는 반도체 소자 제조 방법을 제공한다.
상기 제조 방법은 반도체 기판에 활성 영역을 구획 짓는 소자 분리층을 형성하는 단계와, 상기 활성 영역의 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 덮고 상기 소자 분리층을 덮도록 연장되는 제1스페이서층을 제1절연 물질로 형성하는 단계와, 상기 제1스페이서층 상에 제2스페이서층을 제2절연 물질로 형성하는 단계와, 상기 제2스페이서층의 일부를 제거하여 상기 게이트 측벽 상에 잔류하는 제2스페이서를 형성하는 단계와, 상기 제2스페이서를 마스크로 상기 제1스페이서층의 노출되는 부분을 부분 식각하여 두께를 줄여, 상기 제2스페이서에 의해 보호된 상기 제1스페이서층 부분으로 제1스페이서를 형성하고 두께가 감소된 상기 제1스페이서층 부분을 잔류시켜 상기 소자 분리층을 보호하는 보호층을 형성하는 단계와, 상기 제2스페이서를 선택적으로 제거하는 단계, 및 상기 잔류된 보호층을 제거하여 상기 제1스페이서로 이루어지는 게이트 스페이서를 형성하는 단계를 포함한다.
상기 제1스페이서층은 상기 제1절연 물질로 실리콘 질화물이 증착되어 형성될 수 있다. 상기 제2스페이서층은 상기 실리콘 질화물과 식각 선택비를 가지도록 상기 제2절연 물질로 실리콘 산화물이 증착되어 형성될 수 있다.
상기 보호층을 형성하는 부분 식각은 상기 실리콘 산화물에 대해서 선택적으로 상기 실리콘 질화물을 식각하는 인산을 이용한 습식 식각으로 수행될 수 있다. 또는, 상기 보호층을 형성하는 부분 식각은 상기 실리콘 산화물에 대해서 선택적으로 상기 실리콘 질화물을 식각하는 불화 탄소 가스 또는 불화 수소화 탄소 가스 및 산소 가스를 포함하는 반응 가스로부터 여기되는 플라스마(plasma)를 이용한 건식 식각으로 수행될 수 있다.
상기 제2스페이서를 제거하는 단계는 상기 실리콘 질화물에 대해서 선택적으로 상기 실리콘 산화물을 식각하는 불산을 이용한 습식 식각으로 수행될 수 있다.
상기 보호층을 제거하는 단계는 상기 보호층을 이루는 실리콘 질화물을 식각하는 인산을 이용한 습식 식각으로 수행될 수 있다.
상기 방법은 상기 제1스페이서층 아래에 실리콘 산화물의 절연층을 형성하는 단계를 더 포함할 수 있다. 상기 절연층을 형성하는 단계는 상기 반도체 기판으로부터 열적 산화로 산화층을 성장시키는 단계를 포함할 수 있다.
상기 제2스페이서를 형성하는 단계는 상기 제1스페이서층이 일부 노출되도록 상기 제2스페이서층을 이방성 식각하는 단계를 포함할 수 있다.
또한, 상기 제조 방법은 반도체 기판에 활성 영역을 구획 짓는 소자 분리층을 형성하는 단계와, 상기 활성 영역의 반도체 기판 상에 게이트를 형성하는 단계와, 상기 게이트를 덮고 상기 소자 분리층을 덮도록 연장되는 제1스페이서층을 제1절연 물질로 형성하는 단계와, 상기 제1스페이서층 상에 제2스페이서층을 제2절연 물질로 형성하는 단계와, 상기 제2스페이서층의 일부를 제거하여 상기 게이트 측벽 상에 잔류하는 제2스페이서를 형성하는 단계와, 상기 제2스페이서를 마스크로 상기제1스페이서층의 노출되는 부분을 부분 식각하여 두께를 줄여, 상기 제2스페이서에 의해 보호된 상기 제1스페이서층 부분으로 제1스페이서를 형성하고 두께가 감소된 상기 제1스페이서층 부분을 잔류시켜 상기 소자 분리층을 보호하는 보호층을 형성하는 단계와, 상기 제2스페이서를 마스크로 드레인 및 소오스 영역을 이루는 불순물층을 이온 주입하는 단계와, 상기 제2스페이서를 선택적으로 제거하는 단계와, 상기 잔류된 보호층을 제거하여 상기 제1스페이서로 이루어지는 게이트 스페이서를 형성하는 단계, 및 상기 게이트 스페이서에 의해 노출되는 상기 반도체 기판 상에 실리사이드층을 자기 정렬되게 형성하는 단계를 포함한다.
여기서, 상기 제2스페이서를 마스크로 이온 주입된 불순물층은 고농도 불순물층일 수 있고, 상기 제조 방법은 상기 게이트를 마스크로 상기 드레인 및 소오스 영역을 엘디디(LDD:Lightly Doped Drain) 구조로 이루는 저농도 불순물층을 이온 주입하는 단계를 더 포함할 수 있다. 또는, 상기 제2스페이서를 마스크로 이온 주입된 불순물층은 고농도 불순물층이고, 상기 제조 방법은 상기 게이트 스페이서를 마스크로 상기 드레인 및 소오스 영역을 엘디디(LDD:Lightly Doped Drain) 구조로 이루는 저농도 불순물층을 이온 주입하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 제거될 스페이서(disposable spacer)를 이용하여 보다 얇은 두께의 스페이서를 게이트의 측벽에 도입할 때, 제거될 스페이서를 제거하기 위해 도입되는 식각 공정에 의해서 소자 분리층이 리세스되는 현상이 발생하는 것을 방지할 수 있는 스페이서 형성 방법을 제공한다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명한다. 그러나,본 발명의 실시예들은 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술하는 실시예들로 인해 한정되어지는 것으로 해석되어져서는 안된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것이다. 따라서, 도면에서의 요소의 형상 등은 보다 명확한 설명을 강조하기 위해서 과장되어진 것이며, 도면 상에서 동일한 부호로 표시된 요소는 동일한 요소를 의미한다. 또한, 어떤 층이 다른 층 또는 반도체 기판의 "상"에 있다라고 기재되는 경우에, 상기 어떤 층은 상기 다른 층 또는 반도체 기판에 직접 접촉하여 존재할 수 있고, 또는, 그 사이에 제3의 층이 개재되어질 수 있다.
본 발명의 실시예들에서는 제거될 스페이서(disposable spacer)를 이용하여 보다 얇은 두께의 스페이서를 게이트의 측벽에 도입할 때, 제거될 스페이서를 제거하기 위해 도입되는 식각 공정에 의해서 소자 분리층이 리세스되는 현상을 방지하는 스페이서 형성 방법을 제공한다. 소자 분리층의 원하지 않는 리세스를 방지하기 위해서 제거될 스페이서 아래에 도입되는 실질적인 스페이서층의 일부를 소자 분리층의 표면을 덮은 상태로 유지되게 잔류시킨 상태에서 제거될 스페이서의 제거 과정을 수행하는 바를 제시한다. 보다 상세하게는 바람직한 실시예를 제시하여 본 발명을 설명한다.
도 3 내지 도 9는 본 발명의 실시예에 의한 게이트 스페이서를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3을 참조하면, 게이트(250)를 덮는 제1스페이서층(500) 및제2스페이서층(600)을 순차적으로 형성한다. 구체적으로, 반도체 기판(100)에 알려진 소자 분리 과정으로 STI 형태의 소자 분리층(450)을 형성한다. 이러한 STI 형태의 소자 분리층(450)은 실리콘 산화물로 형성될 수 있다. 소자 분리층(450)의 아래에는 반도체 기판(100)과의 계면 특성을 개선하기 위한 버퍼층(buffer layer:410)이 도입될 수 있다. 버퍼층(410)은 열산화에 의한 실리콘 산화물층과 실리콘 질화물층(Si3N4layer) 등을 포함하는 다중층으로 도입될 수 있다.
소자 분리층(450)에 의해 구획되어지는 반도체 기판(100), 즉, 활성 영역의 반도체 기판(100) 상에 게이트 유전층(210)을 수반하는 스택(stack) 형태의 게이트(250)가 형성된다. 게이트(250)는 도전성의 폴리 실리콘(poly silicon) 등과 같은 도전 물질로 형성될 수 있다.
게이트(250)를 덮는 제1스페이서층(500)이 형성된다. 이러한 제1스페이서층(500)은 증착에 의해서 형성된다. 이러한 제1스페이서층(500)은 후속 공정 과정을 거쳐 소자에서 게이트(250) 측벽을 덮는 실질적인 게이트 스페이서를 위해서 도입된다.
이러한 제1스페이서층(500)을 위한 증착 과정 이전에 게이트(250) 및 게이트(250)의 패터닝 과정에 의해서 노출될 반도체 기판(100) 상 등에 산화층을 성장시키기 위한 열 공정을 수반하는 재산화(reoxidation) 과정을 수행한다. 재산화 과정에 의해서 게이트(250)의 노출된 표면과 반도체 기판(100) 상에 절연층(300)이 형성된다. 이러한 절연층(300)은 상기한 열 공정을 수반하는 재산화 과정에 의해서 성장된 열 산화물(thermal oxide)로 이루어지므로, 소자분리층(450)의 표면에는 실질적으로 성장되지 않는다.
이후에, 트랜지스터의 드레인 및 소오스 영역을 LDD(Lightly Doped Drain)으로 구성할 경우, 저농도 불순물층(710)을 이온 주입으로 형성한다. 이러한 저농도 불순물층(710)은 n-도전형으로 도면에 표현되었으나 경우에 따라 p-도전형일 수도 있다. 이러한 이온 주입 과정에서 게이트(250) 및 소자 분리층(450) 등은 이온 주입 마스크(mask)로 이용될 수 있으며, 절연층(300)은 이온 주입 과정에서의 패드 산화층(pad oxide layer)으로 이용될 수 있다.
제1스페이서층(500)은 게이트(250)의 선폭 또는 소자의 디자인 룰(design rule)에 따라 그 두께를 달리 할 수 있으나, 0.25㎛ 내지 0.05㎛ 급의 디자인 룰에 대해서 대략 300Å 내지 500Å 정도의 두께로 형성될 수 있다. 이러한 제1스페이서층(500)은 후속에 형성될 제거될 스페이서와는 충분한 식각 선택비를 나타낼 수 있는 절연 물질로 형성되는 것이 바람직하다. 그리고, 하부의 열 산화물의 절연층(300) 등과 충분한 식각 선택비를 구현할 수 있는 절연 물질로 형성되는 것이 바람직하다. 예를 들어, 제1스페이서층(500)은 실리콘 질화물(Si3N4)로 이루어질 수 있다. 이러한 제1스페이서층(500)은 증착 과정에 의해서 게이트(250)의 형태를 따라 형성된다.
제1스페이서층(500) 상에는 제2스페이서층(600)이 형성된다. 제2스페이서층(600)은 후속 공정 과정에서 제거될 스페이서(disposable)를 위해서 도입된다. 따라서, 제거 과정에서 보다 용이하게 제거될 수 있는 절연 물질, 즉,식각 속도가 상대적으로 우수한 절연 물질로 형성될 수 있다. 또한, 제1스페이서층(500)과 충분한 식각 선택비를 나타낼 수 있는 절연 물질로 형성되는 것이 바람직하다. 예를 들어, 실리콘 산화물로 제2스페이서층(600)이 증착된다. 예를 들어, 반도체 소자 제조에 채용되는 다양한 실리콘 산화물 들 중에 화학 기상 증착(CVD) 기술에 의한 TEOS(TetraEthylOrthoSilicate) 등으로 이러한 제2스페이서층(600)을 형성할 수 있다. 제2스페이서층(600)은 게이트(250)의 선폭 또는 소자의 디자인 룰(design rule)에 따라 그 두께를 달리 할 수 있으나, 0.25㎛ 내지 0.05㎛ 급의 디자인 룰에 대해서 대략 300Å 내지 500Å 정도의 두께로 형성될 수 있다.
이와 같은 제1스페이서층(500) 및 제2스페이서층(600)은 반도체 기판(100)의 모든 표면에 대해서 증착되므로, 소자 분리층(450)의 표면을 덮도록 연장되게 된다.
도 4를 참조하면, 제2스페이서층(도 3의 600)으로부터 후속 공정 과정에서 제거될 스페이서인 제2스페이서(650)를 형성한다. 구체적으로, 제2스페이서층(도 3의 600)의 전면을 건식 식각하여 게이트(250)의 측벽에만 제2스페이서층(600)을 잔류시킴으로써 제2스페이서(650)를 형성한다. 이러한 건식 식각은 이방성 식각으로 수행되는 것이 바람직하다.
제2스페이서(650)는 실리콘 산화물로 바람직하게 형성되었으므로, 불화 탄소계 가스(예컨대, 카본 테트라플루오라이드(CF4)) 또는 불화 수소화 탄소계 가스(예컨대, 트리플루오로 메탄(CHF3)), 및 아르곤(Ar) 등을 포함하는 반응 가스로부터 생성된 플라즈마를 이용하는 반응성 이온 식각(RIE:Reactive Ion Etch)으로 형성될 수 있다. 이때, 제1스페이서층(500)을 바람직하게 이루는 실리콘 질화물에 대한 식각 선택비를 높이기 위해서 불활성 분위기, 예를 들어, N2가스 등이 포함된 분위기를 도입할 수도 있다. 이러한 실리콘 산화물에 대한 식각은 실리콘 질화물로 바람직하게 형성된 제1스페이서층(500)과는 충분한 식각 선택비를 가지도록 수행되는 것이 바람직하다.
한편, 제2스페이서(650)의 선폭에 의해서 실질적인 스페이서의 선폭이 결정되므로, 소자에서 요구되는 정도의 두께로 제2스페이서층(600)을 식각하여 제2스페이서(650)를 형성한다. 예를 들어, 제2스페이서(650)는 대략 200Å 내지 300Å 정도의 선폭이 잔류되도록 상기한 이방성 식각을 수행할 수 있다.
도 5를 참조하면, 제2스페이서(650) 마스크로 제1스페이서층(500)의 노출되는 부분을 일부 두께 부분 식각(partial etch)하여 제거한다. 이러한 부분 식각은 제2스페이서(650)를 이루는 물질, 예컨대, 실리콘 산화물과 충분한 식각 선택비를 가질 수 있도록 수행된다. 예를 들어, 제1스페이서층(500)이 실리콘 질화물로 바람직하게 형성되었으므로, 인산을 이용하는 습식 식각으로 제1스페이서층(500)의 노출된 부분을 부분 식각한다. 이러한 부분 식각은 타임 식각(time etch)으로 제어되어 잔류되는 두께를 제어할 수 있다.
이러한 부분 식각에 의해서 제2스페이서(650) 아래 제1스페이서층(500) 부분은 보호되어 "L"자 형태의 제1스페이서(550)로 형성된다. 그리고, 이러한 부분 식각에 의해 두께가 감소되어 잔류된 부분은 이러한 제1스페이서(550)로부터 연장되어 소자 분리층(450)을 덮어 보호하는 보호층(510)으로 형성된다. 이러한 잔류되는 보호층(510)은 후속 과정에서 제거되는 데, 이러한 제거 과정에서 제1스페이서(550)의 두께 감소를 수반시킬 수 있다. 따라서, 소자에서 요구되는 제1스페이서(500)의 최소 두께가 유지될 수 있는 두께 정도로 보호층(510)이 형성되는 것이 바람직하다. 예를 들어, 제1스페이서(550)가 최종적으로 적어도 100Å 내지 300Å 정도 유지되어야 하므로, 보호층(510)은 제1스페이서(550)가 이러한 두께로 유지될 수 있는 정도의 두께 이하로만 잔류될 수 있다.
이러한 부분 식각을 인산을 이용하는 습식 식각으로 수행하는 바를 제시하였으나, 건식 식각을 이용하여 수행할 수도 있다. 예를 들어, 불화 탄소계 가스(예컨대, 카본 테트라플루오라이드(CF4)) 또는 불화 수소화 탄소계 가스(예컨대, 트리플루오로 메탄(CHF3)), 산소 가스 및 아르곤(Ar) 등을 포함하는 반응 가스로부터 생성된 플라즈마를 이용하는 반응성 이온 식각(RIE:Reactive Ion Etch)을 이용하여 이러한 부분 식각을 수행할 수 있다. 이때, 각각의 반응 가스의 부분압을 조절함으로써, 제1스페이서층(500)을 이루는 실리콘 질화물을 실리콘 산화물에 대해서 식각 선택비를 가지며 식각할 수 있다. 이러한 건식 식각에서 상기한 산소 가스는 상기한 실리콘 산화물에 대한 식각을 방지하는 스토퍼(stopper)로 작용할 수 있다.
도 6을 참조하면, 제2스페이서(650) 및 제1스페이서(550)를 마스크로 반도체 기판(100)에 고농도 불순물층(750)을 도입한다. 이에 따라, LDD 구조를 가지는 드레인 및 소오스 영역(710, 750)이 저농도 불순물층(710) 및 고농도 불순물층(750)으로 형성된다. 이러한 고농도 불순물층(750)은 n+도전형으로 형성될 수 있으나, 경우에 따라 p+도전형으로 도입될 수도 있다.
도 7을 참조하면, 제2스페이서(650)를 선택적으로 제거한다. 제2스페이서(650)는 바람직하게 실리콘 산화물로 형성되었으므로, 하부의 제1스페이서(550) 및 소자 분리층(450)을 보호하는 보호층(510)을 바람직하게 이루는 실리콘 질화물과 충분한 선택비를 가지는 식각 과정으로 제2스페이서(650)를 제거한다. 예를 들어, 불산(HF acid)을 이용하는 습식 식각으로 제2스페이서(650)를 제거한다. 이러한 불산은 대략 100:1 내지 500:1 정도로 희석되어 이러한 식각 제거 공정에 이용될 수 있다.
이러한 불산을 이용하는 습식 식각은 실리콘 질화물에 대해서 매우 높은 식각 선택비를 구현하며 실리콘 산화물을 선택적으로 제거할 수 있다. 그러므로, 제2스페이서(650) 외에 실리콘 산화물로 이루어지는 반도체 기판(100) 상의 다른 부분, 예를 들어, STI 형태의 소자 분리층(450)이 이러한 불산에 노출되면 심각하게 습식 식각될 수 있다. 그러나, 본 발명에서는 소자 분리층(450) 상에는 제1스페이서층(500)으로부터 형성된 보호층(510)이 소자 분리층(450)을 덮어 보호하고 있으므로, 소자 분리층(450)은 이러한 불산을 이용한 습식 식각에 영향을 받지 않게 된다.
도 8을 참조하면, 보호층(510)을 제거하여 스페이서(550')를 완성한다. 제1스페이서(550)에 연장되어 잔류된 보호층(510)을 제거한다. 이러한 보호층(510) 및제1스페이서(550) 등은 바람직하게 실리콘 질화물로 이루어졌으므로, 하부의 바람직하게 열산화물로 이루어진 절연층(300)과 충분한 선택비를 구현하며 보호층(510)은 제거되는 것이 바람직하다. 예를 들어, 인산을 이용하는 습식 식각을 수행하여 보호층(510)을 완전히 제거한다. 이러한 습식 식각에 의해서 게이트(250)의 상측에 잔류하던 제1스페이서층(600)의 잔류 부분도 함께 제거된다. 또한, 이러한 습식 식각에 의해서 제1스페이서(550)의 두께도 감소될 수 있다. 그러나, 앞서 설명한 바와 같이 소자에서 요구되는 게이트 스페이서(550')의 최소 두께 범위를 넘지 않도록, 미리 보호층(510)의 잔류하는 두께를 설정함으로써 완성되는 게이트 스페이서(550')가 소자의 요구에 부합되는 두께를 가질 수 있다.
이와 같은 보호층(510)의 제거에 의해서 게이트(250)의 측벽에는 "L"자 형태의 실질적인 게이트 스페이서(550')가 완성된다.
도 9를 참조하면, 실리사이드(silicide) 공정으로 드레인 및 소오스 접촉 전극(770)을 형성한다. 스페이서(550')에 의해서 노출되는 절연층(300) 부분을 불산을 이용하는 습식 식각 등으로 제거하여 드레인 및 소오스 영역(710, 750)을 이루는 고농도 불순물층(750)의 반도체 기판(100)의 표면을 노출한다. 이러한 제거 과정에서 게이트(250)의 표면을 덮고 있는 절연층(300) 부분도 함께 제거되어 게이트(250)의 상측 표면이 노출될 수 있다. 상기한 불순을 이용한 습식 식각은 실리콘의 반도체 기판(100)에 대해 충분한 식각 선택비를 가지며 열적 산화물로 이루어진 절연층(300) 부분을 식각한다.
노출되는 반도체 기판(100)에 자기 정렬 실리사이드(salicide:Self AlignedSilicide) 과정을 수행하여 드레인 및 소오스 영역(710, 750)의 고농도 불순물층(750)에 전기적으로 연결되는 드레인 및 소오스 접촉 전극(770)을 도전성 실리사이드층으로 형성된다. 이러한 도전성 실리사이드층으로는 코발트(Co) 실리사이드층을 예시할 수 있다. 이러한 실리사이드 과정에서, 게이트(250)가 폴리 실리콘 등으로 이루어졌다면, 노출된 게이트(250)의 표면에도 코발트 실리사이드층이 선택적으로 형성되어 게이트 접촉 전극(270)이 형성될 수 있다.
이때, 본 발명의 게이트(250)의 스페이서(550')를 형성하는 과정에서는 소자 분리층(450)이 리세스되는 것이 효과적으로 방지되었으므로, 소자 분리층(450)과 게이트(250) 하부의 채널 영역과의 계면으로 실리사이드층, 즉, 드레인 및 소오스 접촉 전극(770)이 침투 확장되는 것이 효과적으로 방지된다. 따라서, 이러한 실리사이드층의 확장에 의해서 누설 전류 등이 발생하는 것을 효과적으로 방지할 수 있다.
한편, 본 발명의 실시예에 의한 스페이서 형성 방법은, LDD 구조의 드레인 및 소오스 영역을 구현할 때 고농도 불순물층을 이온 주입한 후에 후속 공정으로 저농도 불순물층을 이온 주입하는 방법에도 적용될 수 있다. 보다 상세하게 설명하면, 도 3에서 설명한 바와 같이 게이트(250)를 마스크로 저농도 불순물층(710)을 이온 주입하는 공정을 생략하고, 도 6을 참조하여 설명한 바와 같이 고농도 불순물층(750)을 이온 주입한다. 이후에, 도 8을 참조하여 설명한 바와 같이 제1스페이서(650)를 제거한 후, 보호층(510) 부분을 제거한 제1스페이서(550), 즉, 실질적인 "L"자형 스페이서(550')를 이온 주입 마스크로 이용하여 저농도 불순물층을 이온 주입하여 LDD 형태의 드레인 및 소오스 구조를 완성할 수 있다.
이러한 LDD 구조를 구현하는 방법은 고농도 불순물층의 도핑 불순물이 이온 주입 후에 수반되는 어닐링(annealing)을 위한 열처리 공정에서 이미 도핑되어 있는 저농도 불순물층으로 고농도 불순물층의 도핑 불순물이 원하지 않게 확산되는 현상을 방지하는 데 효과가 있다. 이러한 방법에서는 고농도 불순물층과 저농도 불순물층 사이에 중농도 불순물층(도시되지 않음)을 더 개입시킬 수도 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.
상술한 본 발명에 따르면, 제거될 스페이서를 도입하여 실질적인 스페이서를 보다 얇은 두께로 형성할 때, 제거될 스페이서를 제거하는 과정에서 소자 분리층이 리세스되는 것을 효과적으로 방지할 수 있다.
Claims (27)
- 반도체 기판에 활성 영역을 구획 짓는 소자 분리층을 형성하는 단계;상기 활성 영역의 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트를 덮고 상기 소자 분리층을 덮도록 연장되는 제1스페이서층을 제1절연 물질로 형성하는 단계;상기 제1스페이서층 상에 제2스페이서층을 제2절연 물질로 형성하는 단계;상기 제2스페이서층의 일부를 제거하여 상기 게이트 측벽 상에 잔류하는 제2스페이서를 형성하는 단계;상기 제2스페이서를 마스크로 상기 제1스페이서층의 노출되는 부분을 부분 식각하여 두께를 줄여, 상기 제2스페이서에 의해 보호된 상기 제1스페이서층 부분으로 제1스페이서를 형성하고 두께가 감소된 상기 제1스페이서층 부분을 잔류시켜 상기 소자 분리층을 보호하는 보호층을 형성하는 단계;상기 제2스페이서를 선택적으로 제거하는 단계; 및상기 잔류된 보호층을 제거하여 상기 제1스페이서로 이루어지는 게이트 스페이서를 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제1스페이서층을 형성하는 단계는상기 제1절연 물질로 실리콘 질화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제2항에 있어서, 상기 제2스페이서층을 형성하는 단계는상기 실리콘 질화물과 식각 선택비를 가지도록 상기 제2절연 물질로 실리콘 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 보호층을 형성하는 부분 식각은상기 실리콘 산화물에 대해서 선택적으로 상기 실리콘 질화물을 식각하는 인산을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 보호층을 형성하는 부분 식각은상기 실리콘 산화물에 대해서 선택적으로 상기 실리콘 질화물을 식각하는 불화 탄소 가스 또는 불화 수소화 탄소 가스 및 산소 가스를 포함하는 반응 가스로부터 여기되는 플라스마(plasma)를 이용한 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제3항에 있어서, 상기 제2스페이서를 제거하는 단계는상기 실리콘 질화물에 대해서 선택적으로 상기 실리콘 산화물을 식각하는 불산을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제2항에 있어서, 상기 보호층을 제거하는 단계는상기 보호층을 이루는 실리콘 질화물을 식각하는 인산을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서,상기 제1스페이서층 아래에 실리콘 산화물의 절연층을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제8항에 있어서, 상기 절연층을 형성하는 단계는상기 반도체 기판으로부터 열적 산화로 산화층을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 제2스페이서를 형성하는 단계는상기 제1스페이서층이 일부 노출되도록 상기 제2스페이서층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 소자 분리층을 형성하는 단계는상기 반도체 기판에 얕은 트렌치 소자 분리(STI)층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제1항에 있어서, 상기 얕은 트렌치 소자 분리층은실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 반도체 기판에 활성 영역을 구획 짓는 소자 분리층을 형성하는 단계;상기 활성 영역의 반도체 기판 상에 게이트를 형성하는 단계;상기 게이트를 덮고 상기 소자 분리층을 덮도록 연장되는 제1스페이서층을 제1절연 물질로 형성하는 단계;상기 제1스페이서층 상에 제2스페이서층을 제2절연 물질로 형성하는 단계;상기 제2스페이서층의 일부를 제거하여 상기 게이트 측벽 상에 잔류하는 제2스페이서를 형성하는 단계;상기 제2스페이서를 마스크로 상기 제1스페이서층의 노출되는 부분을 부분 식각하여 두께를 줄여, 상기 제2스페이서에 의해 보호된 상기 제1스페이서층 부분으로 제1스페이서를 형성하고 두께가 감소된 상기 제1스페이서층 부분을 잔류시켜 상기 소자 분리층을 보호하는 보호층을 형성하는 단계;상기 제2스페이서를 마스크로 드레인 및 소오스 영역을 이루는 불순물층을 이온 주입하는 단계;상기 제2스페이서를 선택적으로 제거하는 단계;상기 잔류된 보호층을 제거하여 상기 제1스페이서로 이루어지는 게이트 스페이서를 형성하는 단계; 및상기 게이트 스페이서에 의해 노출되는 상기 반도체 기판 상에 실리사이드층을 자기 정렬되게 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서, 상기 제1스페이서층을 형성하는 단계는상기 제1절연 물질로 실리콘 질화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제14항에 있어서, 상기 제2스페이서층을 형성하는 단계는상기 실리콘 질화물과 식각 선택비를 가지도록 상기 제2절연 물질로 실리콘 산화물을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제15항에 있어서, 상기 보호층을 형성하는 부분 식각은상기 실리콘 산화물에 대해서 선택적으로 상기 실리콘 질화물을 식각하는 인산을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제15항에 있어서, 상기 보호층을 형성하는 부분 식각은상기 실리콘 산화물에 대해서 선택적으로 상기 실리콘 질화물을 식각하는 불화 탄소 가스 또는 불화 수소화 탄소 가스 및 산소 가스를 포함하는 반응 가스로부터 여기되는 플라스마(plasma)를 이용한 건식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제15항에 있어서, 상기 제2스페이서를 제거하는 단계는상기 실리콘 질화물에 대해서 선택적으로 상기 실리콘 산화물을 식각하는 불산을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제14항에 있어서, 상기 보호층을 제거하는 단계는상기 보호층을 이루는 실리콘 질화물을 식각하는 인산을 이용한 습식 식각으로 수행되는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서,상기 제1스페이서층 아래에 실리콘 산화물의 절연층을 형성하는 단계; 및상기 보호층의 제거에 의해서 상기 게이트 스페이서에 의해서 노출되는 상기 절연층 부분을 제거하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제20항에 있어서, 상기 절연층을 형성하는 단계는상기 반도체 기판으로부터 열적 산화로 산화층을 성장시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제21항에 있어서, 상기 절연층을 제거하는 단계는상기 열적 산화로 성장된 산화층을 불산을 이용하는 습식 식각으로 제거하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서, 상기 제2스페이서를 형성하는 단계는상기 제1스페이서층이 일부 노출되도록 상기 제2스페이서층을 이방성 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서,상기 제2스페이서를 마스크로 이온 주입된 불순물층은 고농도 불순물층이고,상기 게이트를 마스크로 상기 드레인 및 소오스 영역을 엘디디(LDD:Lightly Doped Drain) 구조로 이루는 저농도 불순물층을 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제13항에 있어서,상기 제2스페이서를 마스크로 이온 주입된 불순물층은 고농도 불순물층이고,상기 게이트 스페이서를 마스크로 상기 드레인 및 소오스 영역을 엘디디(LDD:Lightly Doped Drain) 구조로 이루는 저농도 불순물층을 이온 주입하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제12항에 있어서, 상기 소자 분리층을 형성하는 단계는상기 반도체 기판에 얕은 트렌치 소자 분리(STI)층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
- 제26항에 있어서, 상기 얕은 트렌치 소자 분리층은실리콘 산화물로 형성되는 것을 특징으로 하는 반도체 소자 제조 방법.
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