KR20080088919A - 반도체 소자의 형성 방법 - Google Patents

반도체 소자의 형성 방법 Download PDF

Info

Publication number
KR20080088919A
KR20080088919A KR1020070031805A KR20070031805A KR20080088919A KR 20080088919 A KR20080088919 A KR 20080088919A KR 1020070031805 A KR1020070031805 A KR 1020070031805A KR 20070031805 A KR20070031805 A KR 20070031805A KR 20080088919 A KR20080088919 A KR 20080088919A
Authority
KR
South Korea
Prior art keywords
forming
gate
semiconductor substrate
nitride film
ion implantation
Prior art date
Application number
KR1020070031805A
Other languages
English (en)
Inventor
최기수
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020070031805A priority Critical patent/KR20080088919A/ko
Publication of KR20080088919A publication Critical patent/KR20080088919A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/0226—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process
    • H01L21/02263—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase
    • H01L21/02271—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a deposition process deposition from the gas or vapour phase deposition by decomposition or reaction of gaseous or vapour phase compounds, i.e. chemical vapour deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823418—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the source or drain structures, e.g. specific source or drain implants or silicided source or drain structures or raised source or drain structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823468—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate sidewall spacers, e.g. double spacers, particular spacer material or shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 형성 방법에 관한 것으로서, 종래 기술에 따른 게이트 스페이서 산화막을 형성하는 공정에서 게이트 폴리실리콘층이 유실되어 게이트가 쓰러지고 게이트의 전기적 특성이 열화되는 문제를 해결하기 위하여, 게이트 스페이서 산화막을 형성하기 전에 게이트의 측벽에 기울어짐(Leaning) 방지용 질화막을 먼저 형성하고 라디칼 산화(Radical Oxidation) 공정을 이용하여 반도체 기판 전면에 스페이서 산화막을 형성하는 방법을 사용함으로써, 게이트의 안정적인 전기적 특성을 유지하면서 게이트의 쓰러짐을 방지할 수 있도록 하는 발명에 관한 것이다.

Description

반도체 소자의 형성 방법{METHOD FOR FORMING SEMICONDUCTOR DEVICE}
도 1a 내지 도 1d 는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들.
본 발명은 반도체 소자의 형성 방법에 관한 것으로서, 종래 기술에 따른 게이트 스페이서 산화막을 형성하는 공정에서 게이트 폴리실리콘층이 유실되어 게이트가 쓰러지고 게이트의 전기적 특성이 열화되는 문제를 해결하기 위하여, 게이트 스페이서 산화막을 형성하기 전에 게이트의 측벽에 기울어짐(Leaning) 방지용 질화막을 먼저 형성하고 라디칼 산화(Radical Oxidation) 공정을 이용하여 반도체 기판 전면에 스페이서 산화막을 형성하는 방법을 사용함으로써, 게이트의 안정적인 전기적 특성을 유지하면서 게이트의 쓰러짐을 방지할 수 있도록 하는 발명에 관한 것이다.
통상의 게이트 형성 공정은 게이트의 측벽에 질화막 스페이서를 형성함으로써, LDD(Lightly Doped Drain) 영역을 용이하게 형성할 수 있고, 후속의 랜딩 플러그 형성 공정에서 게이트가 손상되는 것을 방지하고 SAC(Self Aligned Contact) 공 정을 수행할 수 있도록 하는 역할을 한다.
그러나, 질화막 스페이서를 형성하는 공정에서 게이트에 스트레스가 가해져서 게이트의 전기적 특성이 저하되는 문제점이 있다.
이와 같이 게이트에 가해지는 스트레스를 완화하기 위하여 게이트의 표면에 버퍼 산화막을 형성한 후 질화막 스페이서를 형성하는 공정을 수행하였다.
그러나 버퍼 산화막 형성 공정을 고온의 습식 산화(Wet Oxidation) 공정 또는 건식 산화(Dry Oxidation) 공정으로 수행하면서 게이트 전극층에 스트레스가 가해지거나 일부 유실이 발생하여 게이트의 전기적 특성이 열화되거나 게이트가 기울어지는 문제가 발생하였다.
특히 반도체 소자가 고집적화되면서 게이트의 기울어짐 문제는 더 심화되고 있으며, 게이트의 전기적 특성 저하에 따른 반도체 소자의 신뢰성이 저하되고 공정 수율이 감소되는 문제가 발생하였다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 게이트 스페이서 산화막을 형성하기 전에 게이트의 측벽에 기울어짐(Leaning) 방지용 질화막을 먼저 형성한 후에 라디칼 산화(Radical Oxidation) 공정을 이용하여 반도체 기판 전면에 스페이서 산화막을 형성하는 방법을 사용함으로써, 게이트 폴리실리콘층의 유실을 방지하고 게이트에 가해지는 스트레스를 완화시킬 수 있는 반도체 소자의 형성 방법을 제공하는 것을 그 목적으로 한다.
본 발명은 상기와 같은 목적을 달성하기 위한 것으로서, 본 발명에 따른 반도체 소자의 형성 방법은,
반도체 기판상에 게이트 산화막, 게이트 전극용 폴리실리콘층, 게이트 전극용 금속층 및 하드마스크층의 적층구조로 이루어진 게이트를 형성하는 단계와,
상기 게이트의 측벽에 기울어짐 방지용 질화막을 형성하는 단계와,
상기 반도체 기판 전면에 라디칼 산화(Radical Oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 게이트의 표면에 스페이서 산화막을 형성하는 단계 및
상기 게이트 사이의 반도체 기판에 소스/드레인 불순물 이온 주입 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
여기서, 상기 기울어짐 방지용 질화막 형성 공정은 반도체 기판 전면에 질화막(Si3N4)을 형성하는 단계 및 상기 질화막을 이방성 식각하여 게이트의 측벽에만 잔류시키는 단계를 포함하는 것을 특징으로 하고, 상기 질화막 형성 공정은 플라즈마 화학기상증착방법(Plasma Enhanced Chemical Vapor Deposition : PECVD) 또는 저압 화학기상증착법(Low Pressure Chemical Vapor Deposition : LPCVD)을 이용하여 형성하는 것을 특징으로 하고, 상기 라디칼 산화 공정은 H2 및 O2의 소스가스를 이용하는 것을 특징으로 하고, 상기 라디칼 산화 공정은 700 ~ 900℃의 온도 범위에서 수행하는 것을 특징으로 하고, 상기 라디칼 산화 공정은 0.1 ~ 10torr의 압력하에서 수행하는 것을 특징으로 하고, 상기 라디칼 산화 공정에서 상기 기울어짐 방지용 질화막도 산화되는 것을 특징으로 하고, 상기 반도체 기판에 소스/드레인 불순물 이온 주입 영역을 형성하는 단계는 상기 스페이서 산화막이 구비된 반도체 기판에 불순물 이온 주입 공정을 수행하여 LDD(Lightly Doped Drain) 불순물 이온 주입 영역을 형성하는 단계와, 상기 게이트의 측벽에 질화막 스페이서를 형성하는 단계 및 상기 반도체 기판에 소스/드레인 불순물 이온 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체 소자의 형성 방법에 관하여 첨부도면을 참조하여 상세히 설명하면 다음과 같다.
도 1a 내지 도 1d 는 본 발명에 따른 반도체 소자의 형성 방법을 도시한 단면도들이다.
도 1a 를 참조하면, 반도체 기판(100)에 활성영역(120)을 정의하는 소자분리막(130)을 형성한다. 이때, 소자분리막(130)은 STI(Shallow Trench Isolation) 공정을 이용하여 형성하는 것이 바람직하다.
다음에는, 반도체 기판(100) 상부에 게이트 산화막(140), 게이트 전극용 폴리실리콘층(150), 게이트 전극용 금속층(160) 및 하드마스크층(170)의 적층구조로 이루어진 게이트(180)를 형성한다.
그 다음에는, 반도체 기판(100) 전면에 질화막(Si3N4)(200)을 형성한다. 이때, 질화막(200) 형성 공정은 플라즈마 화학기상증착방법(Plasma Enhanced Chemical Vapor Deposition : PECVD) 또는 저압 화학기상증착법(Low Pressure Chemical Vapor Deposition : LPCVD)을 이용하여 형성하는 것이 바람직하다.
도 1b를 참조하면, 질화막(200)을 이방성 식각하여 게이트의 측벽에만 질화막(200)이 잔류하여 기울어짐 방지용 질화막(210)으로 작용하도록 한다.
도 1c를 참조하면, 반도체 기판(100) 전면에 라디칼 산화(Radical Oxidation) 공정을 수행하여 반도체 기판(100)의 표면 및 게이트(180)의 표면에 균일한 두께의 스페이서 산화막(220)을 형성한다. 이때, 라디칼 산화 공정은 H2 및 O2의 소스가스를 이용하고 700 ~ 900℃의 온도 및 0.1 ~ 10torr의 압력하에서 산화 비율(Oxidation Rate)을 천천히 조절하는 것이 바람직하다.
여기서, 라디칼 산화 공정은 소스 가스에 UV 또는 전자 빔(Electron Beam)을 조사하거나, 마이크로 웨이브 자극(Micro wave stimulation)을 주거나, 플라즈마 처리를 수행하여 O* 또는 OH* 와 같은 산소 라디칼(Oxygen Radical)을 형성한 후 상기 산소 라디칼에 적절한 온도 및 압력을 가하여 산화시키는 공정으로 안정적인 공정으로 균일한 두께의 산화막을 형성할 수 있다.
라디칼 산화 공정에 의해서 기울어짐 방지용 질화막(210)도 산화되며 스페이서 산화막(220)에 의해서 후속의 게이트 스페이서 영역이 안정적으로 확보되고, 불순물 이온 주입 공정 시 반도체 기판(100)에 가해지는 충격을 감소시킬 수 있다.
다음에는, 반도체 기판(100)의 상부에 활성영역(120)을 노출시키는 마스크 패턴을 형성한 후 불순물 이온 주입 공정을 수행하여 LDD(Lightly Doped Drain) 불순물 이온 주입 영역(220)을 형성한다. 그 다음에는, 마스크 패턴을 제거한다.
도 1d를 참조하면, 반도체 기판(100) 전며에 질화막을 형성한 후 이방성 식 각 공정을 수행하여 게이트 스페이서(240)를 형성한다.
다음에는, 반도체 기판(100) 상부에 활성영역(120)을 노출시키는 마스크 패턴(미도시)을 형성한 후 불순물 이온 주입 공정을 수행하여 소스/드레인 불순물 이온 주입 영역(250)을 형성한다. 그 다음에는, 마스크 패턴을 제거한다.
이와 같이 게이트 형성 후 라이칼 산화(Radical Oxidation) 공정을 이용하여 반도체 기판 전면에 스페이서 산화막을 형성할 경우, 후속의 공정을 진행하면서 반도체 기판 및 게이트에 가해지는 충격을 완화시킬 수 있다. 따라서, 게이트에서 발생하는 누설전류를 감소시킬 수 있으며, 반도체 소자의 형성 방법에 의하여 게이트의 안정적인 전기적 특성을 확보할 수 있다.
이상에서 설명한 바와 같이, 본 발명에 따른 반도체 소자의 형성 방법은 게이트 스페이서 산화막을 형성하기 전에 게이트의 측벽에 기울어짐(Leaning) 방지용 질화막을 먼저 형성한 후에 라디칼 산화(Radical Oxidation) 공정을 이용하여 반도체 기판 전면에 스페이서 산화막을 형성하는 방법을 사용함으로써, 게이트 폴리실리콘층의 유실을 방지하고 후속의 불순물 이온 주입 공정에서 반도체 기판에 가해지는 스트레스를 완화시킬 수 있다. 따라서, 반도체 소자의 전기적 특성을 향상시켜 반도체 소자의 신뢰성을 향상시키고 공정 수율을 증가시킬 수 있는 효과를 제공한다.
아울러 본 발명의 바람직한 실시예는 예시의 목적을 위한 것으로, 당업자라면 첨부된 특허청구범위의 기술적 사상과 범위를 통해 다양한 수정, 변경, 대체 및 부가가 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (8)

  1. 반도체 기판상에 게이트 산화막, 게이트 전극용 폴리실리콘층, 게이트 전극용 금속층 및 하드마스크층의 적층구조로 이루어진 게이트를 형성하는 단계;
    상기 게이트의 측벽에 기울어짐 방지용 질화막을 형성하는 단계;
    상기 반도체 기판 전면에 라디칼 산화(Radical Oxidation) 공정을 수행하여 상기 반도체 기판 및 상기 게이트의 표면에 스페이서 산화막을 형성하는 단계; 및
    상기 게이트 사이의 반도체 기판에 소스/드레인 불순물 이온 주입 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  2. 제 1 항에 있어서,
    상기 기울어짐 방지용 질화막 형성 공정은
    반도체 기판 전면에 질화막(Si3N4)을 형성하는 단계; 및
    상기 질화막을 이방성 식각하여 게이트의 측벽에만 잔류시키는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  3. 제 2 항에 있어서,
    상기 질화막 형성 공정은 플라즈마 화학기상증착방법(Plasma Enhanced Chemical Vapor Deposition : PECVD) 또는 저압 화학기상증착법(Low Pressure Chemical Vapor Deposition : LPCVD)을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  4. 제 1 항에 있어서,
    상기 라디칼 산화 공정은 H2 및 O2의 소스가스를 이용하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  5. 제 1 항에 있어서,
    상기 라디칼 산화 공정은 700 ~ 900℃의 온도 범위에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  6. 제 1 항에 있어서,
    상기 라디칼 산화 공정은 0.1 ~ 10torr의 압력하에서 수행하는 것을 특징으로 하는 반도체 소자의 형성 방법.
  7. 제 1 항에 있어서,
    상기 라디칼 산화 공정에서 상기 기울어짐 방지용 질화막도 산화되는 것을 특징으로 하는 반도체 소자의 형성 방법.
  8. 제 1 항에 있어서,
    상기 반도체 기판에 소스/드레인 불순물 이온 주입 영역을 형성하는 단계는
    상기 스페이서 산화막이 구비된 반도체 기판에 불순물 이온 주입 공정을 수행하여 LDD(Lightly Doped Drain) 불순물 이온 주입 영역을 형성하는 단계;
    상기 게이트의 측벽에 질화막 스페이서를 형성하는 단계; 및
    상기 반도체 기판에 소스/드레인 불순물 이온 주입 영역을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 형성 방법.
KR1020070031805A 2007-03-30 2007-03-30 반도체 소자의 형성 방법 KR20080088919A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070031805A KR20080088919A (ko) 2007-03-30 2007-03-30 반도체 소자의 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070031805A KR20080088919A (ko) 2007-03-30 2007-03-30 반도체 소자의 형성 방법

Publications (1)

Publication Number Publication Date
KR20080088919A true KR20080088919A (ko) 2008-10-06

Family

ID=40150874

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070031805A KR20080088919A (ko) 2007-03-30 2007-03-30 반도체 소자의 형성 방법

Country Status (1)

Country Link
KR (1) KR20080088919A (ko)

Similar Documents

Publication Publication Date Title
KR100464852B1 (ko) 반도체 장치의 게이트 산화막 형성방법
KR100416628B1 (ko) 게이트 스페이서를 포함하는 반도체 소자 제조 방법
CN106952810B (zh) 半导体结构的制造方法
US7259105B2 (en) Methods of fabricating gate spacers for semiconductor devices
US6849532B2 (en) Method of manufacturing a transistor in a semiconductor device
KR100780598B1 (ko) 벌브형 리세스 게이트를 갖는 반도체 소자의 제조 방법
KR20060135214A (ko) 플래시 메모리 소자의 ｏｎｏ막 식각방법
KR20080088919A (ko) 반도체 소자의 형성 방법
KR20020045260A (ko) 반도체 소자의 게이트 전극 형성 방법
US7338870B2 (en) Methods of fabricating semiconductor devices
KR100564424B1 (ko) 반도체장치의 게이트절연막 형성방법
US7416988B2 (en) Semiconductor device and fabrication process thereof
US20090170313A1 (en) Method for Manufacturing Semiconductor Device
KR100672739B1 (ko) 반도체 소자의 게이트 형성 방법
KR100672140B1 (ko) 반도체 소자의 제조 방법
KR20030001954A (ko) 반도체 소자의 제조방법
KR100680972B1 (ko) 트랜지스터 및 그의 형성방법
KR100609035B1 (ko) 반도체 장치의 모스트랜지스터 게이트 제조방법
KR100745061B1 (ko) 반도체 장치의 스페이서 제조 방법
JP2007188956A (ja) 半導体装置の製造方法
KR100784082B1 (ko) 반도체 메모리 소자 및 그것의 제조 방법
KR101130715B1 (ko) 반도체 소자의 제조방법
KR100929063B1 (ko) 반도체 소자의 게이트 전극 형성 방법
KR100236094B1 (ko) 반도체 소자의 콘택형성방법
KR100546059B1 (ko) 반도체 제조 방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination