KR20030001954A - 반도체 소자의 제조방법 - Google Patents

반도체 소자의 제조방법 Download PDF

Info

Publication number
KR20030001954A
KR20030001954A KR1020010037827A KR20010037827A KR20030001954A KR 20030001954 A KR20030001954 A KR 20030001954A KR 1020010037827 A KR1020010037827 A KR 1020010037827A KR 20010037827 A KR20010037827 A KR 20010037827A KR 20030001954 A KR20030001954 A KR 20030001954A
Authority
KR
South Korea
Prior art keywords
spacer
silicon substrate
gate
substrate
forming
Prior art date
Application number
KR1020010037827A
Other languages
English (en)
Inventor
안재영
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020010037827A priority Critical patent/KR20030001954A/ko
Publication of KR20030001954A publication Critical patent/KR20030001954A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/6656—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using multiple spacer layers, e.g. multiple sidewall spacers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31105—Etching inorganic layers
    • H01L21/31111—Etching inorganic layers by chemical means
    • H01L21/31116—Etching inorganic layers by chemical means by dry-etching
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66568—Lateral single gate silicon transistors
    • H01L29/66575—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate
    • H01L29/6659—Lateral single gate silicon transistors where the source and drain or source and drain extensions are self-aligned to the sides of the gate with both lightly doped source and drain extensions and source and drain self-aligned to the sides of the gate, e.g. lightly doped drain [LDD] MOSFET, double diffused drain [DDD] MOSFET

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

본 발명은 반도체 소자의 제조방법에 관한 것으로, 스페이서용 산화막과 실리콘 기판을 보호하는 버퍼용 질화막과의 식각 선택비를 향상시켜 반도체 공정의 안정화를 가져올 수 있는 반도체 소자의 제조방법에 관한 것이다.
이를 위한 본 발명의 반도체 소자의 제조방법은, 실리콘 기판 상부에 게이트를 형성하는 단계; 상기 게이트 양측의 실리콘 기판내에 저농도 불순물 영역을 형성하는 단계; 상기 게이트와 상기 기판 상에 질화막을 형성하는 단계; 상기 질화막 상부에 산화막을 형성하는 단계; 상기 산화막을 50mTorr 압력하에서 탑 플레이트 전극에는 2000W를 인가하고 바텀 플레이트 전극에는 1200W를 인가하며, C4F8, CH3F, 및 O2 가스 분위기에서 선택적으로 식각하여 스페이서를 형성하면서, 상기 질화막 표면을 노출시키는 단계; 및 상기 스페이서 양측의 기판내에 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.

Description

반도체 소자의 제조방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자의 제조방법에 관한 것으로, 보다 구체적으로는 LDD(Lightly Doped Drain) 공정의 스페이서 형성방법에 관한 것이다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 각 단계별 제조공정도이다.
먼저, 도 1a에 도시된 바와같이, 소자분리막(2)이 형성된 실리콘 기판(1)을 제공한다. 실리콘 기판(1) 상부에 통상의 공정에 의해 게이트(3)를 형성한다. 이어서, 상기 게이트(3) 형성시 플라즈마 식각에 의한 데미지 및 실리콘 기판(1)의 산화를 방지하기 위해 게이트(3)가 형성된 기판 전면에 실리콘 질화막(5)을 증착한다. 그런다음, 소오스/드레인 전극을 형성하기 위해 스페이서용 산화막(10)을 실리콘 질화막(5) 상부에 증착한다. 이는 LDD 공정을 수행하기 위한 것이다.
그 다음, 도 1b에 도시된 바와같이, 스페이서용 산화막(10)을 선택적으로 식각하여 스페이서(10a)를 형성한다. 이때, 상기 식각은 반응성 이온 식각으로 1500mTorr 압력하에서 1200W의 전력을 인가하고, CHF3 및 CF4의 가스 분위기에서 실시한다.
이어서, 도면에는 도시하지 않았지만, 소오스/드레인 전극 형성 공정 등 계속해서 반도체 소자의 제조 공정을 수행한다.
그러나, 상기 스페이서(10a) 형성시 스페이서용 산화막과 실리콘 질화막(5)간의 식각 선택비는 최대 3 이상 확보하기가 어렵다. 이에 따라, 스페이서용 산화막(10)을 선택적으로 식각할 때 실리콘 질화막(5)의 선택성이 저하되기 때문에 실리콘 기판(1)의 활성영역 표면이 플라즈마에 노출되는 문제점이 발생한다.
실리콘 기판 표면이 상기 플라즈마에 노출되면 식각 데미지가 발생하므로 기존에 형성되어 있는 웰 도펀트의 감소가 발생하고, 이후 포토 레지스트가 직접 실리콘 기판에 코팅되어 유기물 오염이 발생된다. 또한, 소오스/드레인 전극 형성을 위한 이온 주입시 유기물 오염에 의해 이온 주입 효과가 저하될 수 있는 문제점이 있다.
따라서, 상기 문제점을 해결하기 위해 안출된 본 발명의 목적은, 스페이서용 산화막과 실리콘 기판을 보호하는 버퍼용 질화막과의 식각 선택비를 향상시켜 버퍼용 질화막을 보호할 수 있는 반도체 소자의 제조방법을 제공하는 데 있다.
도 1a 및 도 1b는 종래의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 단면도.
도 3은 종래와 본 발명의 실시예를 비교 설명하기 위한 SEM 사진.
* 도면의 주요 부분에 대한 부호 설명 *
20 : 실리콘 기판 21 : 소자분리막
22 : 게이트 절연막 24 : 게이트용 도전막
26 : 하드마스크막 26a : 마스크 패턴
30 : 게이트 32 : 질화막
50 : 스페이서용 산화막 50a : 스페이서
상기 목적 달성을 위한 본 발명의 반도체 소자의 제조방법은, 실리콘 기판 상부에 게이트를 형성하는 단계; 상기 게이트 양측의 실리콘 기판내에 저농도 불순물 영역을 형성하는 단계; 상기 게이트와 상기 기판 상에 질화막을 형성하는 단계; 상기 질화막 상부에 산화막을 형성하는 단계; 상기 산화막을 50mTorr 압력하에서 탑 플레이트 전극에는 2000W를 인가하고 바텀 플레이트 전극에는 1200W를 인가하며, C4F8, CH3F, 및 O2 가스 분위기에서 선택적으로 식각하여 스페이서를 형성하면서, 상기 질화막 표면을 노출시키는 단계; 및 상기 스페이서 양측의 기판내에 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2d는 본 발명의 반도체 소자의 제조방법을 설명하기 위한 제조공정도이고, 도 3은 실리콘 기판의 손실에 대해 종래와 본 발명의 실시예롤 비교설명하기 위한 SEM(Scanning Electron Microscope) 사진이다.
먼저, 도 2a에 도시된 바와같이, 소자분리막(21)이 구비된 실리콘 기판(20)을 제공한다. 실리콘 기판(20) 상부에 게이트 절연막(22)을 증착하고, 게이트 절연막(22) 상부에 게이트 전극용 도전막(24) 및 하드마스크막(26)을 차례로 증착한다.
그 다음, 도 2b에 도시된 바와같이, 하드마스크막(26) 상부에 게이트 형성영역을 한정하는 감광막 패턴(미도시)을 형성하고, 상기 감광막 패턴을 식각장벽으로 하드마스크막을 식각하여 마스크 패턴(26a)을 형성한다.
이어서, 도 2c에 도시된 바와같이, 상기 마스크 패턴(26a)을 식각 장벽으로 게이트용 도전막(24) 및 게이트 절연막(22)을 차례로 식각하여 게이트(30)를 형성한다. 그런다음, 게이트(30) 양측의 실리콘 기판(20)내에 저농도 불순물 이온 주입을 실시한다.
그후, 상기 게이트(30) 형성시 플라즈마 데미지를 완화하고 실리콘 기판(20)의 산화를 방지할 목적으로 버퍼용 질화막(32)을 기판 전면에 증착한다. 그리고나서, LDD(Lightly Doped Drain) 공정을 위해 버퍼용 질화막(32) 상부에 스페이서용 산화막(50)을 증착한다.
그 다음, 도 2d에 도시된 바와같이, 스페이서용 산화막(50)을 선택적으로 식각하여 스페이서(50a)를 형성하면서 버퍼용 질화막(32)을 노출시킨다. 이때, 상기 스페이서용 산화막의 식각은 IEM(Ion Energy Modulation) 소스 및 HDP(High Density Plasma) 소스 중 어느 하나를 이용하는데, 이것은 50mTorr 압력하에서 탑(top) 플레이트 전극에는 2000W를 인가하고 바텀(bottom) 플레이트 전극에는1200W를 인가하며, C4F8, CH3F, 및 O2 가스 분위기에서 실시함으로써 버퍼용 질화막(32)에 대한 식각 선택비를 15 이상으로 올릴 수 있다. 이에의해, 스페이서(50a) 형성시 실리콘 기판(20)의 어텍(attack)을 방지할 수 있다.
이어서, 도면에는 도시하지 않았지만, 상기 스페이서(50a) 양측의 실리콘 기판(20)내에 고농도 불순물 이온주입 및 어닐링을 실시하여 소오스/드레인 영역을 형성한다.
도 3에 도시된 SEM 사진은 종래 기술과 본 발명의 실시예에 따른 스페이서용 산화막 식각시 실리콘 기판의 손실량을 나타낸 것으로 (a)에 도시된 바와같이 종래에는 실리콘 기판이 약 200Å 정도 손실이 발생했으며, (b)에 도시된 바와같이 본 발명에서는 실리콘 기판에 손실이 발생하지 않은 것을 나타낸다.
한편, 이상에서 설명한 본 발명은 상술한 실시예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위내에서 여러가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상술한 본 발명의 반도체 소자의 제조방법은 스페이서용 산화막(50) 식각시 버퍼용 질화막(32)에 대한 식각 선택비를 15 이상으로 향상시킴으로써, 스페이서(50a) 형성시 실리콘 기판(20)의 어텍(attack)을 방지할 수 있다. 이에따라, 소오스/드레인 전극을 형성할 때 실리콘 기판 표면이 대기중에 노출되는 문제점을 해결할 수 있다.
또한, 이후 유기물에 의한 오염뿐 아니라 포토 레지스트의 접촉에 의한 유기물에 의한 오염을 방지할 수 있어 반도체 공정의 안정화를 가져올 수 있다.

Claims (2)

  1. 실리콘 기판 상부에 게이트를 형성하는 단계;
    상기 게이트 양측의 실리콘 기판내에 저농도 불순물 영역을 형성하는 단계;
    상기 게이트와 상기 기판 상에 질화막을 형성하는 단계;
    상기 질화막 상부에 산화막을 형성하는 단계;
    상기 산화막을 50mTorr 압력하에서 탑 플레이트 전극에는 2000W를 인가하고 바텀 플레이트 전극에는 1200W를 인가하며, C4F8, CH3F, 및 O2 가스 분위기에서 선택적으로 식각하여 스페이서를 형성하면서, 상기 질화막 표면을 노출시키는 단계; 및
    상기 스페이서 양측의 기판내에 고농도 불순물을 이온주입하여 소오스/드레인 영역을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1항에 있어서,
    상기 스페이서용 산화막의 식각은 IEM(Ion Energy Modulation) 소스 및 HDP(High Density Plasma) 소스 중 어느 하나를 이용하는 것을 특징으로 하는 반도체 소자의 제조방법
KR1020010037827A 2001-06-28 2001-06-28 반도체 소자의 제조방법 KR20030001954A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020010037827A KR20030001954A (ko) 2001-06-28 2001-06-28 반도체 소자의 제조방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020010037827A KR20030001954A (ko) 2001-06-28 2001-06-28 반도체 소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20030001954A true KR20030001954A (ko) 2003-01-08

Family

ID=27712033

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010037827A KR20030001954A (ko) 2001-06-28 2001-06-28 반도체 소자의 제조방법

Country Status (1)

Country Link
KR (1) KR20030001954A (ko)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672140B1 (ko) * 2005-05-03 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7282420B2 (en) 2005-05-03 2007-10-16 Hynix Semiconductor Inc. Method of manufacturing a flash memory device
KR100838373B1 (ko) * 2007-01-05 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
KR100889552B1 (ko) * 2007-06-26 2009-03-23 주식회사 동부하이텍 반도체 소자의 스페이서 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100672140B1 (ko) * 2005-05-03 2007-01-19 주식회사 하이닉스반도체 반도체 소자의 제조 방법
US7282420B2 (en) 2005-05-03 2007-10-16 Hynix Semiconductor Inc. Method of manufacturing a flash memory device
KR100838373B1 (ko) * 2007-01-05 2008-06-13 주식회사 하이닉스반도체 반도체 소자의 층간 절연막 형성 방법
KR100889552B1 (ko) * 2007-06-26 2009-03-23 주식회사 동부하이텍 반도체 소자의 스페이서 형성방법

Similar Documents

Publication Publication Date Title
US5851861A (en) MIS semiconductor device having an LDD structure and a manufacturing method therefor
KR20000004553A (ko) 반도체 소자의 소자분리방법
EP1401012A2 (en) Method of forming organic spacers and using them to form semiconductor device features
KR20050071156A (ko) 반도체 소자의 게이트 스페이서형성방법
KR20030001954A (ko) 반도체 소자의 제조방법
KR100244402B1 (ko) 반도체소자의 트렌치 아이솔레이션 제조방법
US6440809B1 (en) Method of preventing fluorine ions from residing in a gate to result in boron ion penetration into a gate oxide
US10204960B2 (en) Method of forming polysilicon gate structure in image sensor device
KR100386610B1 (ko) 반도체 소자 및 그 제조방법
KR0131992B1 (ko) 반도체 소자 및 그 제조방법
KR100486825B1 (ko) 반도체 소자의 제조방법
KR100351911B1 (ko) 반도체 소자의 게이트 스페이서 형성 방법
KR100940440B1 (ko) 반도체 소자의 제조 방법
KR100493418B1 (ko) 반도체 소자의 트랜지스터 및 그 제조 방법
KR100359162B1 (ko) 트랜지스터의 제조 방법
KR100314808B1 (ko) 반도체 소자의 이온주입 장벽 산화막 형성 방법
KR101024252B1 (ko) 반도체소자 제조 방법
KR100532739B1 (ko) 반도체의 게이트 스페이서 형성 방법
KR100398574B1 (ko) 반도체 소자의 게이트 스페이서 형성방법
KR100348305B1 (ko) 반도체소자의 격리막 형성방법
KR100298463B1 (ko) 반도체 소자 및 그의 제조방법
KR20080001530A (ko) 리세스 채널을 갖는 반도체 소자의 제조방법
KR20060114158A (ko) 반도체 소자의 제조 방법
KR100419747B1 (ko) 고전압트랜지스터형성방법
KR100383002B1 (ko) 반도체 소자 제조방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination