KR20080001530A - 리세스 채널을 갖는 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 리세스 채널 형성시 패드산화막과 반도체 기판의 식각선택비로 인해 리세스 채널의 상부모서리에 첨점이 형성되어, 게이트절연막의 얇아짐현상이 유발되는 것을 방지하기 위한 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하기 위한 것으로, 본 발명은 활성영역이 정의된 반도체 기판을 준비하는 단계, 상기 활성영역 중에서 채널로 예정된 지역을 소정 깊이로 식각하여 리세스를 형성하는 단계, 수소분위기의 열처리를 통해 상기 리세스의 상부 모서리를 라운딩시키는 단계를 포함하고, 리세스 채널의 상부모서리를 라운딩시켜 후속 게이트절연막의 균일한 두께로의 형성을 가능하게 하여 게이트절연막의 게이트산화막신뢰성을 확보함으로써 반도체 소자의 신뢰성 및 수율향상에 효과가 있다.
라운딩, 위크포인트, 첨점, 어닐링
Description
도 1a 및 도 1b는 종래 기술에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도,
도 2는 종래 기술에 따른 리세스 채널의 TEM사진,
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도.
도 4는 본 발명의 바람직한 실시예에 따른 리세스 채널의 TEM사진.
* 도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : 소자분리막
33 : 패드산화막 34 : 하드마스크패턴
35 : 반사방지막 36 : 감광막패턴
37 : 리세스 38 : 게이트절연막
39 : 게이트패턴
본 발명은 반도체 제조 기술에 관한 것으로, 특히 리세스 채널을 갖는 반도체 소자의 제조방법에 관한 것이다.
반도체 소자가 초고집적화 됨에 따라 게이트를 평탄한 활성영역 위에 형성하는 기존의 플라나 게이트(Planar Gate)배선 형성 방법은 게이트 채널길이(Gate channel Length)가 점점 작아지고 이온주입도핑(Implant Dopping)농도가 증가함에 따라 전계(Electric Filed) 증가에 의해 접합 누설전류(Junction Leakage)가 생겨 소자의 리프레시특성을 확보하기가 어렵다.
이를 개선하기 위해 채널의 길이를 넓혀서 리프레스 특성을 확보하는 리세스채널에 대한 연구가 진행되고 있다.
도 1a 및 도 1b는 종래 기술에 따른 리세스채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 1a에 도시된 바와 같이, 반도체 기판(11)에 소자분리막(12)을 형성하고, 반도체 기판(11)을 국부적으로 소정깊이 식각하여 리세스채널(13)을 형성한다. 이때, 리세스채널(13)의 상부모서리(Top Corner)에 첨점(Sharpness, 100)이 발생한다.
리세스채널(13)은 반도체 기판 상에 패드산화막 및 하드마스크가 적층된 하드마스크패턴을 식각마스크로 반도체 기판을 소정 깊이 식각하여 형성한다. 이때, 패드산화막과 반도체 기판의 계면에서 식각선택비 차이에 의해, 상부모서리에 첨점(100)이 발생한다.
도 1b에 도시된 바와 같이, 리세스채널(13)을 포함한 전면에 게이트절연막(14)을 형성한다. 이때, 리세스채널(13) 상부모서리에 게이트절연막의 얇아짐현상(Thinning, 100A)형상이 발생된다.
도 2는 종래 기술에 따른 리세스 채널을 나타내는 TEM사진이다.
도 2에 도시된 바와 같이, 리세스채널의 상부모서리에 뾰족한 첨점(100)이 형성된 것을 알 수 있다.
상기한 첨점은 도 1b에 도시된 바와 같이 게이트절연막의 얇아짐현상을 유발하고, 이러한 얇아짐현상은 후속 공정들을 거치면서 게이트절연막의 신뢰성을 약화시켜 게이트산화막신뢰성(Gate Oxide Integrity;GOI) 패일(Fail)을 유발시키는 취약점(Weak Point)으로 작용하여, 소자의 신뢰성 및 수율을 저하시키는 요인이 된다.
본 발명은 상기한 종래 기술의 문제점을 해결하기 위해 제안된 것으로, 리세스 채널 형성시 패드산화막과 반도체 기판의 식각선택비로 인해 리세스 채널의 상부모서리에 첨점이 형성되어, 게이트절연막의 얇아짐현상이 유발되는 것을 방지하기 위한 리세스 채널을 갖는 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
본 발명에 의한 리세스 채널을 갖는 반도체 소자의 제조방법은 활성영역이 정의된 반도체 기판을 준비하는 단계, 상기 활성영역 중에서 채널로 예정된 지역을 소정 깊이로 식각하여 리세스를 형성하는 단계, 수소분위기의 열처리를 통해 상기 리세스의 상부 모서리를 라운딩시키는 단계를 포함하는 것을 특징으로 한다.
특히, 상기 수소분위기의 열처리는 적어도 900℃이상의 고온에서 90초∼1200초 동안 실시하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부된 도면을 참조하여 설명하기로 한다.
도 3a 내지 도 3e는 본 발명의 바람직한 실시예에 따른 리세스 채널을 갖는 반도체 소자의 제조방법을 설명하기 위한 공정 단면도이다.
도 3a에 도시된 바와 같이, 반도체 기판(31)에 소자분리막(32)을 형성한다. 여기서, 소자분리막(32)은 반도체 기판(31)의 활성영역을 정의하기 위한 것으로, 반도체 기판(31)을 소정 깊이 식각하고 절연막을 매립하여 형성하되, 후속 형성되는 리세스 채널보다 더 깊게 형성한다.
이어서, 반도체 기판(31) 상에 리세스 채널 예정지역을 오픈시키는 하드마스크패턴(34)을 형성한다. 여기서, 하드마스크패턴(34)은 후속 리세스 채널 형성시 감광막패턴의 식각마진을 확보하기 위한 것으로, 예컨대 폴리실리콘, SiN, SiON, 산화막 및 비정질카본(Amorphous Carbon)의 그룹 중에서 선택된 어느 하나 또는 둘 이상의 단독 또는 다층구조로 형성할 수 있다.
하드마스크패턴(34)의 형성공정을 자세히 살펴보면, 반도체 기판(31) 상에 희생산화막(33), 하드마스크패턴(34), 반사방지막(35)을 형성하고, 반사방지막(Bottom Anti Reflection Coating;BARC)(35) 상에 감광막을 형성한 후 노광 및 현상으로 리세스 채널 예정지역을 오픈시키는 감광막패턴(36)을 형성한다. 이어서, 감광막패턴(36)을 식각마스크로 반사방지막(35), 하드마스크패턴(34)과 희생산화막(33)을 순차로 식각하여 리세스 채널 예정지역을 오픈시킨다. 이때, 희생산화막(33)은 예컨대 소자분리막(32) 형성시 사용된 패드산화막, VT스크린산화막 또는 증착이나 열공정으로 형성된 산화막 중에서 어느 하나일 수 있다.
도 3b에 도시된 바와 같이, 하드마스크패턴(34)을 식각마스크로 반도체 기판(31)을 소정 깊이 식각하여 리세스 채널(37)을 형성한다. 여기서, 리세스 채널(37)은 채널길이를 늘려서 리프레시 특성을 확보하기 위한 것으로, 소자분리막(32)보다 낮은 깊이로 형성하되, 예컨대 300Å∼2000Å의 깊이로 형성한다.
리세스 채널(37)을 형성하기 위해서는 TCP(Transformer Coupled Plasma) 또는 ICP(Inductively Coupled Plasma) 챔버에서 탑파워를 300Ｗ∼1300Ｗ, 바텀파워를 10Ｗ∼700Ｗ, 압력을 5mT∼50mT로 인가하여 식각공정을 실시하되, Cl2, HBr, O2, SF6 및 N2 의 그룹 중에서 선택된 어느 하나 또는 둘이상의 단독 또는 혼합가스를 사용하여 실시한다.
특히, 하드마스크패턴(34)을 식각배리어로 반도체 기판(31)을 식각할 때, 감광막패턴(36) 제거 후 실시하되, 하드마스크패턴(34)을 비정질카본으로 형성한 경우는 하드마스크패턴(34) 식각 및 리세스 채널(37) 형성공정을 인시튜(In-situ) 또는 엑시튜(Ex-Situ)로 진행할 수 있다.
이어서, 하드마스크패턴(34)을 제거한다.
도 3c에 도시된 바와 같이, 식각후처리(Light Etch Treatment)공정과 습식세정공정을 실시하여 큐어링과 동시에 희생산화막(33)을 제거한다.
식각후처리공정을 실시하기 전에, 습식세정(Wet Cleaning)을 실시하여 리세스 채널(37) 형성시 발생한 폴리머(Polymer) 및 잔류물(Residue)를 제거할 수 있다. 또한, 식각후처리공정은 반도체 기판(31) 표면의 손상층(Damaged Layer)을 제거하는 큐어링(Curing)함과 동시에 반도체 기판(31)의 활성영역과 소자분리막(32)의 계면(접하는 부분)에서 발생하는 혼(Horn)을 제거하기 위한 것으로, 플라즈마 식각장비(Plasma Etcher)에서 CF4/O2/N2 분위기로 실시한다.
이어서, 습식세정(Wet Chemical)공정은 희생산화막(33)과 리세스 채널(37) 형성시 생성된 자연산화막(Native Oxide)을 제거하기 위한 것으로, 불산(HF)/NH3OH:H2O의 혼합물을 이용하여 실시한다.
도 3d에 도시된 바와 같이, 수소분위기에서 열처리를 실시하여 리세스 채널(37)의 상부모서리를 라운딩(Rounding, 200)시킨다. 여기서, 어닐링은 적어도 900℃이상의 어닐링을 실시하되, 90초∼1200초동안 지속한다. 어닐링의 지속시간에 따라 원하는 라운딩수준으로의 조절이 가능하다. 고온의 수소(H2)분위기에서 열처리를 진행하면 실리콘 표면에너지를 감소시키기 위해서 리세스 채널(37) 코너부분의 실리콘 원자이동이 활발해지게 되고, 이로 인해 리세스 채널(37)의 상부모서리가 라운드해진다. 이때, 상기 습식식각과 열처리는 인시튜(In-Situ)로 실시한다.
따라서, 리세스 채널(37)의 상부모서리를 라운딩(200) 하므로써, 후속 게이트절연막의 얇아짐현상없이 균일한 두께로의 형성이 가능하고, 이로 인해 후속 공정에서 게이트절연막의 게이트산화막신뢰성(GOI)를 확보할 수 있다.
도 3e에 도시된 바와 같이, 리세스 채널(37)을 포함한 반도체 기판(31) 전면에 게이트절연막(38)을 형성한다. 여기서, 게이트절연막(38)은 열산화 또는 증착방법을 이용한 산화막으로 형성할 수 있다.
이어서, 게이트절연막(38) 상에 리세스 채널(37)에 일부 매립되고, 나머지는 반도체 기판(31) 상부로 돌출되는 게이트패턴(39)을 형성한다. 여기서, 게이트패턴(39)은 폴리실리콘전극(39A), 메탈전극(39B)과 게이트하드마스크질화막(39C)이 순차로 적층된 구조로 형성하되, 메탈전극(39B)는 텅스텐 또는 텅스텐실리사이드로 형성할 수 있다.
도 4는 본 발명의 바람직한 실시예에 따른 리세스 채널의 TEM사진이다.
도 4를 참조하면, 수소분위기에서 고온의 어닐링공정을 실시한 후 리세스 채널의 상부모서리가 라운딩 된 것을 알 수 있다.
상술한 본 발명은, 리세스 채널 형성 후 수소분위기에서 고온의 열처리를 실시하여 리세스 채널의 상부모서리를 라운딩시켜 후속 게이트절연막(38)의 균일한 두께로의 형성을 가능하게 하여 게이트절연막(38)의 게이트산화막신뢰성을 확보할 수 있는 장점이 있다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 리세스 채널의 상부모서리를 라운딩시켜 후속 게이트절연막의 균일한 두께로의 형성을 가능하게 하여 게이트절연막의 게이트산화막신뢰성을 확보함으로써 반도체 소자의 신뢰성 및 수율향상에 효과가 있다.
Claims (6)
- 활성영역이 정의된 반도체 기판을 준비하는 단계;상기 활성영역 중에서 채널로 예정된 지역을 소정 깊이로 식각하여 리세스를 형성하는 단계; 및수소분위기의 열처리를 통해 상기 리세스의 상부 모서리를 라운딩시키는 단계를 포함하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 수소분위기의 열처리는,적어도 900℃이상의 고온에서 90초∼1200초 동안 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제1항에 있어서,상기 수소분위기의 어닐공정을 실시하여 상기 리세스의 탑부분을 라운딩시키는 단계 전에,LET공정을 실시하는 단계; 및습식세정공정을 실시하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 LET공정은 CF4/O2/N2 분위기에서 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 습식세정공정을 실시하는 단계는,HF와 암모늄/수산화/과산화 혼합물을 사용하여 실시하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제5항에 있어서,상기 습식세정공정과 수소분위기의 어닐링공정은 인시튜로 진행하는 것을 특징으로 하는 반도체 소자의 제조방법.
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| KR1020060060009A KR20080001530A (ko) | 2006-06-29 | 2006-06-29 | 리세스 채널을 갖는 반도체 소자의 제조방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020060060009A KR20080001530A (ko) | 2006-06-29 | 2006-06-29 | 리세스 채널을 갖는 반도체 소자의 제조방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20080001530A true KR20080001530A (ko) | 2008-01-03 |
Family
ID=39213535
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020060060009A KR20080001530A (ko) | 2006-06-29 | 2006-06-29 | 리세스 채널을 갖는 반도체 소자의 제조방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20080001530A (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8835257B2 (en) | 2011-03-08 | 2014-09-16 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device including a recessed channel |
-
2006
- 2006-06-29 KR KR1020060060009A patent/KR20080001530A/ko not_active Application Discontinuation
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8835257B2 (en) | 2011-03-08 | 2014-09-16 | Samsung Electronics Co., Ltd. | Method of fabricating semiconductor device including a recessed channel |
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