KR100652795B1 - 질소성분이 함유된 금속막하드마스크를 이용한반도체소자의 스토리지노드콘택 형성 방법 - Google Patents
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Abstract
본 발명은 감광막 마진을 유지하면서 난반사를 감소시키 SNC 키오픈 마스크와 식각, 스트립/세정 공정을 생략하고, 스토리지노드콘택의 과도손실없이 추가적인 층간산화막 리세스건식식각 공정을 생략하여 공정을 단순화시킬 수 있는 반도체소자의 스토리지노드콘택 형성 방법을 제공하기 위한 것으로, 본 발명의 반도체소자의 스토리지노드콘택 형성 방법은 질소성분을 함유하는 금속막 하드마스크(TiN, WN)를 식각장벽으로 하여 층간산화막을 식각하여 스토리지노드콘택홀을 형성하고, 스토리지노드콘택홀 형성후 잔류하는 금속막 하드마스크를 모두 제거한 상태에서 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그를 형성하는 단계로 이루어지며, 이와 같은 본 발명은 스토리지노드콘택홀을 형성하기 위한 하드마스크 물질로 질소성분이 함유된 금속막을 사용하므로써 감광막 마진은 유지하면서 난반사를 감소시켜 키오픈마스크, 식각, 스트립 및 세정공정을 생략할 수 있는 효과가 있고, 또한, 본 발명은 스토리지노드콘택홀 형성후 세정 공정에서 SNC 하드마스크를 모두 제거해주므로 스토리지노드콘택홀의 변형이 없고 층간산화막 리세스 건식식각을 진행하지 않아도 되어 공정을 단순화시킬 수 있는 효과가 있다.
캐패시터, 스토리지노드콘택, 하드마스크, 난반사, 세정
Description
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 스토리지노드콘택 형성방법을 개략적으로 도시한 도면,
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 스토리지노드콘택 형성 방법을 도시한 공정 단면도,
도 3은 본 발명의 실시예에 따른 세정공정에 노출되는 막의 식각률을 나타낸 도면.
* 도면의 주요 부분에 대한 부호의 설명
21 : 반도체기판 22 : 층간산화막
23 : SNC 하드마스크 24 : SNC 마스크
25 : 스토리지노드콘택홀 26 : SNC 스페이서
27 : 스토리지노드콘택플러그
본 발명은 반도체 제조 기술에 관한 것으로, 특히 반도체소자의 스토리지노드콘택 형성 방법에 관한 것이다.
90nm급 이하의 반도체소자에서 스토리지노드콘택 공정은 폴리실리콘을 하드마스크로 사용하여 ArF 포토레지스트의 부족한 감광막 마진을 확보하고 있으나, 스토리지노드콘택 형성의 전/후에는 이를 제거하기 위한 많은 수의 공정스텝 증가를 초래하게 된다.
도 1a 내지 도 1c는 종래기술에 따른 반도체소자의 스토리지노드콘택 형성방법을 개략적으로 도시한 도면이다.
도 1a에 도시된 바와 같이, 셀지역과 주변지역이 정의된 반도체기판(11) 상에 층간산화막(12)을 형성한 후, 층간산화막(12) 상에 SNC 하드마스크폴리실리콘(13)을 증착한다.
이어서, SNC 하드마스크폴리실리콘(13) 상에 SNC 마스크(14)를 형성한 후, SNC 마스크(14)를 식각장벽으로 하여 SNC 하드마스크폴리실리콘(13)을 식각한다.
도 1b에 도시된 바와 같이, SNC 마스크(14)를 스트립한 후, SNC 하드마스크폴리실리콘(13)을 식각장벽으로 층간산화막(12)을 식각하여 스토리지노드콘택홀(15)을 형성한다.
이어서, SN 스페이서질화막을 증착한 후 블랭킷에치백을 진행하여 스토리지 노드콘택홀의 양측벽에 접하는 SNC 스페이서(16)를 형성한다.
이어서, 스토리지노드콘택홀(15)을 채울때까지 폴리실리콘(17)을 증착한다.
도 1c에 도시된 바와 같이, 블랭킷 폴리실리콘 에치백(Blanket polysilicon etchback)을 진행하여 스토리지노드콘택홀(15)에 매립되는 스토리지노드콘택플러그(17a)를 형성한다. 이때, SNC 하드마스크폴리실리콘(13)도 블랭킷 폴리실리콘 에치백시 제거해준다.
이어서, 층간산화막(12)을 일정 부분 리세스 건식식각한다.
그러나, 상술한 종래기술은, 난반사가 심한 SNC 하드마스크리실리콘(13)을 일정 두께 이상으로 사용하면, 포토마스크 작업 상에 하부 키(Key)와의 오정렬(Misalign)이 발생하게 된다. 따라서, SNC 키오픈 마스크(Key open mask)와 식각 그리고 스트립/세정의 추가 공정이 필요하다.
또한, 층간산화막(12) 식각후 셀/주변지역간 남아있는 SNC 하드마스크폴리실리콘(13a, 13b)의 두께 차이가 발생하게 된다. 패턴이 조밀한 셀지역의 SNC 하드마스크폴리실리콘(13a)이 패턴이 없는 주변지역보다 손실이 심해 층간산화막(12) 식각후 주변지역에 SNC 하드마스크폴리실리콘(13b)이 더 많이 남게 된다.
이와 같이, 셀/주변지역간 SNC 하드마스크폴리실리콘 두께 차이를 가지고 있는 상태에서 스토리지노드콘택플러그(17) 형성을 위한 블랭킷 폴리실리콘 에치백을 진행할 때 웨이퍼 전면에 잔류하는 SNC 하드마스크폴리실리콘(13)을 완전히 제거하여야 하는데, 셀지역과 주변지역의 SNC 하드마스크폴리실리콘 두께 차이로 인해 주변지역을 기준으로 과도식각이 이루어져야 하고, 이때 셀지역에서는 스토리지노드 콘택플러그(17)의 과도손실이 발생한다. 현재는 스토리지노드콘택플러그(17)의 과도손실을 제거하고자 마지막에 층간산화막 리세스 건식식각 공정을 추가로 진행하여 층간산화막(12)을 일정 두께 낮춤으로써 스토리지노드콘택플러그(17)와의 높이를 맞추게 된다.
전술한 것처럼, 종래기술은 난반사가 심한 SNC 하드마스크폴리실리콘을 도입함에 따라 SNC 키오픈 마스크(Key open mask)와 식각 그리고 스트립/세정의 추가 공정이 필요하며, 또한 셀지역과 주변지역의 SNC 하드마스크폴리실리콘 두께 차이를 해결하기 위해 층간산화막 리세스 건식식각이 더 필요하여, 공정이 매우 복잡해져 생산성이 저하되는 단점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위해 제안된 것으로, 감광막 마진을 유지하면서 난반사를 감소시키 SNC 키오픈 마스크와 식각, 스트립/세정 공정을 생략하고, 스토리지노드콘택의 과도손실없이 추가적인 층간산화막 리세스건식식각 공정을 생략하여 공정을 단순화시킬 수 있는 반도체소자의 스토리지노드콘택 형성 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체소자의 스토리지노드콘택 형성 방법은 반도체 기판 상부에 층간산화막을 형성하는 단계, 상기 층간산화막 상에 질 소성분을 함유하는 금속막 하드마스크를 형성하는 단계, 상기 금속막 하드마스크 상에 마스크를 형성하는 단계, 상기 마스크를 식각장벽으로 하여 상기 금속막 하드마스크를 식각하는 단계, 상기 금속막하드마스크를 식각장벽으로 상기 층간산화막을 식각하여 상기 반도체 기판의 표면을 개방시키는 스토리지노드콘택홀을 형성하는 단계, 상기 스토리지노드콘택홀 형성후 잔류하는 금속막 하드마스크를 모두 제거하는 단계, 상기 스토리지노드콘택홀의 양측벽에 스토리지노드콘택스페이서를 형성하는 단계, 및 상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 하고, 상기 금속막 하드마스크는 TiN 또는 WN으로 형성하는 것을 특징으로 하며, 상기 스토리지노드콘택홀 형성후 잔류하는 금속막 하드마스크를 모두 제거하는 단계는 동일 습식스테이션에서 1차 세정공정과 2차 세정 공정으로 나누어 진행하는 것을 특징으로 하고, 상기 1차 세정 공정은 상기 습식스테이션의 1차 배스에서 솔벤트 용액을 이용하여 진행하는 것을 특징으로 하며, 상기 2차 세정 공정은 상기 습식스테이션의 2차 배스에서 NH4OH/H2O2 용액에 물(H2O)을 혼합한 희석용액을 이용하여 진행하는 것을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2e는 본 발명의 실시예에 따른 반도체소자의 스토리지노드콘 택 형성 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 셀지역과 주변지역이 정의된 반도체기판(21) 상에 층간산화막(22)을 형성한다. 여기서, 층간산화막(22) 아래에는 폴리실리콘으로 형성한 랜딩플러그콘택(도시 생략)이 형성되어 있으며, 층간산화막(22)은 고밀도플라즈마산화막(High Density Plasma Oxide)으로 형성한다.
이어서, 층간산화막(22) 상에 SNC 하드마스크(23)를 형성한다. 이때, SNC 하드마스크(23)는 폴리실리콘을 사용하는 것이 아니라 TiN 또는 WN 중에서 선택되는 질소 성분을 함유하는 금속막을 하드마스크로 사용하는데, 질소 성분을 함유하는 금속막은 막 자체의 난반사율이 낮다. 특히, 폴리실리콘보다는 난반사율이 훨씬 낮다.
따라서, 위와같이 난반사율이 낮은 질소성분을 함유하는 금속막을 SNC 하드마스크(23)로 이용하여 포토 작업시 난반사방지막 역할을 하도록 하면, SNC 키오픈마스크 및 식각, 그리고 스트립/세정 공정을 진행할 필요가 없다.
도 2b에 도시된 바와 같이, SNC 하드마스크(23) 상에 SNC 마스크(24)를 형성한 후, SNC 마스크(24)를 식각장벽으로 하여 SNC 하드마스크(23)를 식각한다.
이때, SNC 하드마스크(23)를 식각할 때, 식각가스는 폴리실리콘 식각가스로 사용되는 염소 베이스(Chlorine base) 가스, 예컨대 Cl2 가스를 사용한다.
도 2c에 도시된 바와 같이, SNC 마스크(24)를 스트립한 후, SNC 하드마스크(23)를 식각장벽으로 층간산화막(22)을 식각하여 반도체기판(21)의 표면을 개방시 키는 스토리지노드콘택홀(25)을 형성한다.
상기 층간산화막(22) 식각후 셀/주변지역간 남아있는 SNC 하드마스크(23a, 23b)의 두께 차이가 발생하게 된다. 패턴이 조밀한 셀지역의 SNC 하드마스크(23a)이 패턴이 없는 주변지역보다 손실이 심해 층간산화막(22) 식각후 주변지역에 SNC 하드마스크(23b)가 더 많이 남게 된다.
이와 같이 서로 다른 두께로 잔류하는 SNC 하드마스크(23a, 23b)와 층간산화막(22) 식각시 발생한 폴리머(polymer) 및 감광막레시듀(PR residue)를 제거하기 위해 본 발명은 세정 공정을 진행한다.
도 2d에 도시된 바와 같이, 서로 다른 두께로 잔류하는 SNC 하드마스크(23a, 23b)와 층간산화막(22) 식각시 발생한 폴리머(polymer) 및 감광막레시듀를 제거하기 위해 세정 공정을 진행하되, 동일 습식스테이션(Wet station)에서 1차 세정공정과 2차 세정 공정으로 나누어 진행한다.
1차 세정 공정시에는 1차 배스(First Bath)에서 솔벤트(Solvent) 용액을 이용하여 폴리머 및 감광막레시듀를 제거하고, 2차 세정 공정시에는 2차 배스(Second bath)에서 NH4OH/H2O2 용액에 물(H2O)을 혼합한 희석용액을 이용하여 SNC 하드마스크(23a, 23b)를 제거한다.
1차 세정공정과 2차 세정공정으로 이루어지는 세정 공정시, 1차 배스와 2차 배스는 30℃∼150℃의 온도를 유지하고, SNC 하드마스크(23a, 23b)를 제거하기 위한 2차 세정공정시 NH4OH/H2O2+물(H2O)의 혼합용액에서 NH4OH:H2O2:H2O의 비율을 1:2 ∼6:10∼30으로 하여 SNC 하드마스크(23a, 23b)의 식각효율을 높인다.
도 3은 본 발명의 실시예에 따른 세정공정에 노출되는 막의 식각률을 나타낸 도면으로서, 스토리지노드콘택홀 형성후 세정 공정에 노출되는 반도체기판(폴리실리콘으로 된 랜딩플러그콘택), 층간산화막(고밀도플라즈마산화막), SNC 하드마스크로 사용된 TiN, WN의 식각률을 나타낸 것이다.
도 3에 도시된 바에 따르면, 층간산화막 및 폴리실리콘 대비 SNC 하드마스크로사용된 TiN, WN은 높은 식각률을 가짐을 알 수 있다.
이와 같이, 본 발명에서 SNC 하드마스크로 사용된 TiN, WN이 높은 식각률을 가짐에 따라 1차 및 2차 세정으로 나누어 진행하는 세정 공정시 하부막의 어택없이 SNC 하드마스크만을 선택적으로 제거(Sheet-off)할 수 있다. 참고로, 종래기술에서 SNC 하드마스크로 폴리실리콘을 사용하는 경우에도 스토리지노드콘택홀 형성후 세정 공정(BOE 용액 사용)을 진행하는데, 이때는 폴리머 및 감광막레시듀를 제거할 수는 있으나 하드마스크로 사용된 폴리실리콘을 제거하기는 어렵고, 제거한다고 하더라도 폴리실리콘 제거시 하부의 층간산화막이 어택받는 것을 피할 수 없어 스토리지노드콘택홀의 높이 감소 및 변형을 초래한다.
따라서, 본 발명의 세정 공정에 의하면, 셀지역과 주변지역에서 서로 다른 두께를 갖고 잔류하는 SNC 하드마스크만을 선택적으로 모두 제거하므로 하부의 층간산화막 어택이 없어 스토리지노드콘택홀(25)의 변형이 없다.
도 2e에 도시된 바와 같이, 세정공정이 완료된 스토리지노드콘택홀(25)을 포함한 층간산화막(22) 상에 SN 스페이서질화막을 증착한 후 블랭킷에치백을 진행하 여 스토리지노드콘택홀(25)의 양측벽에 접하는 SNC 스페이서(26)를 형성한다.
이어서, 스토리지노드콘택홀(25)을 채울때까지 폴리실리콘을 증착한 후, 블랭킷 폴리실리콘 에치백(Blanket polysilicon etchback)을 진행하여 스토리지노드콘택홀(25)에 매립되는 스토리지노드콘택플러그(27)를 형성한다.
상기 블랭킷 폴리실리콘 에치백 공정이 셀지역과 주변지역에서 서로 다른 두께로 잔류하는 SNC 하드마스크를 제거한 상태에서 진행하므로, 층간산화막 리세스 건식식각 공정을 추가로 진행하지 않아도 된다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 본 발명은 스토리지노드콘택홀을 형성하기 위한 하드마스크 물질로 질소성분이 함유된 금속막을 사용하므로써 감광막 마진은 유지하면서 난반사를 감소시켜 키오픈마스크, 식각, 스트립 및 세정공정을 생략할 수 있는 효과가 있다.
또한, 본 발명은 스토리지노드콘택홀 형성후 세정 공정에서 SNC 하드마스크를 모두 제거해주므로 스토리지노드콘택홀의 변형이 없고 층간산화막 리세스 건식식각을 진행하지 않아도 되어 공정을 단순화시킬 수 있는 효과가 있다.
Claims (7)
- 반도체 기판 상부에 층간산화막을 형성하는 단계;상기 층간산화막 상에 질소성분을 함유하는 금속막 하드마스크를 형성하는 단계;상기 금속막 하드마스크 상에 마스크를 형성하는 단계;상기 마스크를 식각장벽으로 하여 상기 금속막 하드마스크를 식각하는 단계;상기 금속막하드마스크를 식각장벽으로 상기 층간산화막을 식각하여 상기 반도체 기판의 표면을 개방시키는 스토리지노드콘택홀을 형성하는 단계;상기 스토리지노드콘택홀 형성후 잔류하는 금속막 하드마스크를 모두 제거하는 단계;상기 스토리지노드콘택홀의 양측벽에 스토리지노드콘택스페이서를 형성하는 단계; 및상기 스토리지노드콘택홀에 매립되는 스토리지노드콘택플러그를 형성하는 단계를 포함하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제1항에 있어서,상기 금속막 하드마스크는,TiN 또는 WN으로 형성하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제1항에 있어서,상기 스토리지노드콘택홀 형성후 잔류하는 금속막 하드마스크를 모두 제거하는 단계는,동일 습식스테이션에서 1차 세정공정과 2차 세정 공정으로 나누어 진행하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제3항에 있어서,상기 1차 세정 공정은,상기 습식스테이션의 1차 배스에서 솔벤트 용액을 이용하여 진행하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제3항에 있어서,상기 2차 세정 공정은,상기 습식스테이션의 2차 배스에서 NH4OH/H2O2 용액에 물(H2O)을 혼합한 희석용액을 이용하여 진행하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제4항 또는 제5항에 있어서,상기 1차 배스와 상기 2차 배스의 온도는 30℃∼150℃의 온도를 유지하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
- 제5항에 있어서,상기 2차 세정공정시,상기 희석용액에서 NH4OH:H2O2:H2O의 비율을 1:2∼6:10∼30으로 하는 것을 특징으로 하는 반도체소자의 스토리지노드콘택 형성 방법.
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TW383462B (en) * | 1998-05-29 | 2000-03-01 | United Semiconductor Corp | Manufacturing method for via |
US6664196B1 (en) * | 1999-03-15 | 2003-12-16 | Matsushita Electric Industrial Co., Ltd. | Method of cleaning electronic device and method of fabricating the same |
JP4065670B2 (ja) * | 2001-08-09 | 2008-03-26 | 株式会社ルネサステクノロジ | 半導体集積回路装置の製造方法 |
US6734097B2 (en) * | 2001-09-28 | 2004-05-11 | Infineon Technologies Ag | Liner with poor step coverage to improve contact resistance in W contacts |
US6878646B1 (en) * | 2002-10-16 | 2005-04-12 | Taiwan Semiconductor Manufacturing Company | Method to control critical dimension of a hard masked pattern |
KR100505675B1 (ko) * | 2003-02-27 | 2005-08-03 | 삼성전자주식회사 | 전극 표면에 대한 다단계 습식 처리 과정을 도입한커패시터 제조 방법 |
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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